CN102376364A

CN102376364A - 维特比译码器及写入与读取方法

Info

Publication number: CN102376364A
Application number: CN201010262235XA
Authority: CN
Inventors: 卢耿志
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2010-08-23
Filing date: 2010-08-23
Publication date: 2012-03-14

Abstract

本发明公开了一种维特比译码器，可有效减少内存使用量，包含有一存活内存单元，用来于一频率的相间隔时间点，根据一写入区块顺序及一写入字段顺序，将复数个存活衡量值储存至复数个区块中一写入区块的一写入字段中；以及一回溯单元，用来于该频率的各时间点，根据与该写入区块顺序及该写入字段顺序相反的一读取区块顺序及一读取字段顺序，读取未执行储存动作的各区块的一读取字段。

Description

维特比译码器及写入与读取方法

技术领域

本发明涉及一种维特比译码器及储存与读取方法，尤指一种可有效减少内存使用量的维特比译码器及储存与读取方法。

背景技术

最大相似性序列估测的技术已被广泛应用于各种数字译码中，而维特比检测器(Viterbi detector)即是利用最大相似性序列估测一序列旋积编码(convolution codes)的一种装置。如业界所公知，一般通讯信道中具有附加性白高斯噪声(Additive white Gaussian noise，AWGN)或是其它干扰源，而为了降低侦测信号时发生错误的机率，大多数的通讯系统都会对传送的数据先进行编码，例如，利用特殊的算法对欲传送的数据进行旋积(convolution)运算，以适当地增加冗余位。如此一来，接收机进行译码前，就可以利用算法的特性来侦测所接收到的资料是否正确，甚至可以还原发生错误的位。

请参考图1，图1为一公知维特比译码器10的功能方块示意图。维特比译码器10包含有一分支衡量值产生器102、一加法比较选择器104、一存活内存单元106、一回溯单元108及一后进先出缓冲储存器(last in first outbuffer)110。分支衡量值产生器102可接收一序列信号Data_seq将其转换为软决定信息(soft decision information)，并据以输出分支冲量值(branch metric)至加法比较选择器104。加法比较选择器104可根据分支冲量值产生各状态的路径衡量值(path metric)及存活衡量值(survivor metric)，并将存活衡量值写入存活内存单元106。回溯(trace back)单元108可读取储存于存活内存单元106中的存活衡量值以进行回溯，并于回溯超过一预设路径深度后(即路径确定收敛)，输出译码数据至后进先出缓冲储存器110，后进先出缓冲储存器110可将最先储存的数据最后输出，即输入顺序与输出顺序相反，以产生一译码序列信号Dec_seq。

关于维特比译码器10的运作情形，请参考图2。图2为公知具有四种状态S00、S01、S10、S11的维特比算法的格子树形图(Trellis tree diagram)的示意图。图2所示的格子树的架构包含有对应于序列信号Data_seq的一数据Data_x的四种当前状态S00、S01、S10、S11、对应于一先前数据Data_x-1的四种先前状态S00’、S01’、S10’、S11’及其间分支，各分支分别用来表示于编码为1或0时，各当前状态与各先前状态的关系。维特比译码器10于接收到数据Data_x时，分支衡量值产生器102计算对应于各分支的分支衡量值，接着加法比较选择器104依据分支衡量值及由复数个分支衡量值累积而成的路径衡量值，判断各状态的路径衡量值及存活衡量值。其中，每一状态的路径衡量值的运算如下列方程式所示：

P_S00＝min{(P_S00’+B_{S00’-＞S00})，(P_S01’+B_{S01’-＞S00})}方程式(一)

P_S10＝min{(P_S00’+B_{S00’-＞S10})，(P_S01’+B_{S01’-＞S10})}方程式(二)

P_S01＝min{(P_S10’+B_{S10’-＞S01})，(P_S11’+B_{S11’-＞S01})}方程式(三)

P_S11＝min{(P_S10’+B_{S10’-＞S11})，(P_S11’+B_{S11’-＞S11})}方程式(四)

接着，请参考图3，图3为图1中加法比较选择器104的示意图。加法比较选择器104包含有加法器302、304、一比较器306及一多任务器308。加法器302、304分别可将分支衡量值B_{S00’-＞S00}及B_{S0′1’-＞S00}加总先前状态S00’及S01’的路径衡量值P_S00’及P_S01’，以产生加法结果Add1及Add2。比较器306可根据加法结果Add1及Add2，输出一存活衡量值Sur至多任务器308以反映比较结果；多任务器308可根据存活衡量值Sur，选择输出加法结果Add1及Add2中较小的输出值为路径衡量值P_S00。同理，其它路径衡量值的运算电路皆与图3所示的电路架构相同且具有相同的操作方式，于此不再赘述。其中，当序列信号Data_seq的下一数据进入时，上一数据的状态成为下一数据的一先前状态，同时不断更新对应于每一目前状态的路径衡量值。

关于维特比译码器10的写入与读取操作，请参考图4，图4为公知对图1中存活内存单元106进行循序写入时，写入与读取的示意图。存活内存单元106包含有区块Bank_1～Bank_4，区块Bank_1～Bank_4分别另包含字段Col_1～Col_n，字段Col_1～Col_n分别用来储存对应于序列信号Data_seq的各数据时，各状态的存活衡量值。加法比较选择器104对写入区块wr进行写入动作，回溯单元108对回溯区块tb与译码区块dc进行读取动作，即回溯超过一预设路径深度后(图中为两个区块的大小)开始进行译码。其中，由于回溯与译码同为读取动作，因此写入速度与读取速度比为1∶3。如图4所示，公知技术采循序写入，因此加法比较选择器104系由区块Bank_1的字段Col_1开始进行写入动作，直到写完区块Bank_1的字段Col_n后，才跳至区块Bank_2的字段Col_1继续写入，而回溯单元108进行读取动作时，需根据与写入顺序相反的顺序，即由区块Bank_4的字段Col_n开始进行回溯动作，直到回溯完区块Bank_4的字段Col_1后，才跳至区块Bank_3的字段Col_n继续回溯，并于回溯超过预设路径深度后开始进行译码。

然而，由于回溯单元108进行回溯译码时，必须按写入顺序相反的读取顺序读取数据，因此于频率的各时间点中，只有一个内存区块用作写入，另一个内存区块用作读取，余下的两个内存区块处于闲置状态，造成内存使用效率低。此外，公知技术的架构虽可透过将内存切割更多区块，使读写速度比增加以减少内存使用量，但却会因此增加路径延迟，且于内存切割过多时反而会增加内存使用量。有鉴于此，公知技术实有改进的必要。

发明内容

因此，本发明的主要目的即在于提供一种维特比译码器及储存与读取方法。

本发明公开一种维特比译码器，可有效减少内存使用量。该维特比译码器包含有一存活内存单元，包含有复数个区块，用来于一频率的相间隔时间点，根据一写入区块顺序及一写入字段顺序，将相对应复数个状态的复数个存活衡量值储存至该复数个区块中一写入区块的一写入字段中；以及一回溯单元，耦接于该存活内存单元，用来于该频率的各时间点，根据与该写入区块顺序及该写入字段顺序相反的一读取区块顺序及一读取字段顺序，读取该复数个区块中未执行储存动作的各区块的一读取字段，并于读取数据超过一预设路径深度后，输出复数个译码数据。

本发明另公开一种写入与读取方法，用于一维特比译码器中，可有效减少内存使用量。该写入与读取方法包含有于一频率的相间隔时间点，根据一写入区块顺序及一写入字段顺序，将相对应复数个状态的复数个存活衡量值储存至一存活内存单元的复数个区块中一写入区块的一写入字段中；以及于该频率的各时间点，根据与该写入区块顺序及该写入字段顺序相反的一读取区块顺序及一读取字段顺序，读取该复数个区块中未执行储存动作的各区块的一读取字段。

在此配合下列图示、实施例的详细说明及权利要求书，将上述及本发明的其它目的与优点详述于后。

附图说明

图1为一公知维特比译码器的功能方块示意图。

图2为公知具有四种状态的维特比算法的Trellis树形图的示意图。

图3为图1中一加法比较选择器的示意图。

图4为公知对图1中一存活内存单元进行循序写入时，写入与读取的示意图。

图5为本发明实施例使用分布式写入的一维特比译码器的功能方块示意图。

图6为本发明对图5中一存活内存单元进行分布式写入时，写入与读取的示意图。

图7为本发明实施例图5中一加法比较选择器的示意图。

图8为图7中一预先回溯单元的示意图。

图9为图5中一回溯单元的示意图。

图10为本发明实施例一写入与读取流程的示意图。

其中，附图标记说明如下：

10、50 维特比译码器

102、502 分支衡量值产生器

104、504 加法比较选择器

106、506 存活内存单元

108、508 回溯单元

110、510 后进先出缓冲储存器

302、304 加法器

306 比较器

308、806、Mux_S、Mux_PS 多任务器

710 预先回溯单元

802、804 缓存器

902、904、906 回溯组件

908 时间点选择器

910 状态缓存器

912、914、916 回溯状态产生器

100 写入与读取流程

1000 步骤

Data_seq 序列信号

Dec_seq 译码序列信号

S00、S01、S10、S11、S00’、S01’、S10’、S11’ 状态

Data_x、Data_x-1 资料

P_S00、P_S00’、P_S01’ 路径衡量值

B_{S00’-＞S00}、B_{S01’-＞S00} 分支衡量值

Add1、Add2 加法结果

Sur、Sur_A、Sur_B 存活衡量值

Bank_1～Bank_4 区块

Col_1～Col_n 字段

wr、WR 写入区块

tb 回溯区块

dc 解碼区块

RD 读取区块

T0、T1、T2、T3、T4、T5 时间点

PreSur 先前存活衡量值

TBResult 回溯结果

TBSta_A、TBSta_B、TBSta_C 回溯状态

具体实施方式

请参考图5，图5为本发明实施例使用分布式写入的一维特比译码器50的功能方块示意图。维特比译码器50包含有一分支衡量值产生器502、一加法比较选择器504、一存活内存单元506、一回溯单元508及一后进先出缓冲储存器510。比较图1与图5可知，维特比译码器50的架构与维特比译码器10的架构相同，然而两者不同的地方在于加法比较选择器504对存活内存单元506系采分布式写入，即加法比较选择器504于写完存活内存单元506中一写入区块的一写入字段后，即跳至下一个写入区块的一写入字段进行写入动作，如此回溯单元508在进行读取时，可同时对存活内存单元506中未进行写入的各区块的一读取字段进行读取动作，以增加内存使用效率，进而有效减少后进先出缓冲储存器510所需的内存空间。

详细说明，请参考图6，图6为本发明对图5中存活内存单元506进行分布式写入时，写入与读取的示意图。如图6所示，存活内存单元506包含有区块Bank_1～Bank_3，区块Bank_1～Bank_3分别另包含字段Col_1～Col_n。加法比较选择器504可于一频率的相间隔时间点，根据一写入区块顺序及一写入字段顺序，将相对应各状态的存活衡量值，写入区块Bank_1～Bank_3中一写入区块WR的一写入字段中，即于时间点T1、T3、T5…，加法比较选择器504分别将各状态的存活衡量值依区块Bank_1的字段Col_1→区块Bank_2的字段Col_1→区块Bank_3的字段Col_1→Bank_1的字段Col_2…的顺序写入至存活内存单元506。回溯单元508则于频率的各时间点，根据与写入区块顺序及写入字段顺序相反的一读取区块顺序及一读取字段顺序，读取区块Bank_1～Bank_3中未执行储存动作的各读取区块RD的一读取字段，即于时间点T0时，回溯单元508依区块Bank_3的字段Col_n→区块Bank_2的字段Col_n→区块Bank_1的字段Col_n的顺序读取；于时间点T1时，依区块Bank_3的字段Col_n-1→区块Bank_2的字段Col_n-1的顺序读取；于时间点T2时，依区块Bank_1的字段Col_n-1→区块Bank_3的字段Col_n-2→区块Bank_2的字段Col_n-2的顺序读取，其余依此类推。其中，于时间点T1时，由于加法比较选择器504对区块Bank_1进行写入动作，因此回溯单元508先不对区块Bank_1的字段Col_n-1进行读取，而于时间点T2时，才由区块Bank_1的字段Col_n-1开始依序读取。在此情况下，由于每两个时间点仅做一次写入动作，因此写入速度与读取速度比可视为1∶5，相较于公知技术，本发明增加内存使用效率，进而有效减少内存使用量。

此外，请参考图7，图7为本发明实施例图5中加法比较选择器504的示意图。为清楚说明本发明的精神，与图3作用及结构相同的组件，其图标及符号与皆沿用图3的图标及符号，以求简洁。加法比较选择器504与加法比较选择器104的差别在于：加法比较选择器504另包含一预先回溯单元710，用来根据存活衡量值Sur，进行预先回溯产生一先前存活衡量值PreSur，而加法比较选择器504可于相间隔时间点将先前存活衡量值PreSur与存活衡量值Sur一同写入写入区块WR的写入字段中，使得回溯单元508读取时能同时读取存活衡量值Sur及先前存活衡量值PreSur(即一次回溯两笔序列信号Data_seq的数据)，以两倍速度进行回溯。如此一来，虽然相较于先前技术写入速度与读取速度比为1∶3，本发明的写入速度与读取速度比为1∶5，但由于预先回溯单元710可进行预先回溯，使回溯单元508回溯速度加倍，因此路径延迟可缩减为与写入速度与读取速度比为1∶3时相同，以减少路径延迟；此外，虽然加法比较选择器504将先前存活衡量值PreSur与存活衡量值Sur一同写入存活内存单元506使得字段长度加倍，但因内存使用效率增加，仍可有效减少内存使用量。

以透过卫星传送的数字视讯广播(digital video broadcasting over satellite，DVB-S)系统为例，其维特比编码有64个状态，假设路径深度大于160时开始收敛，在此情况下，公知技术于写入速度与读取速度比为1∶3时(即写入速度：译码速度：回溯速度为1∶1∶2)，各区块最小值宽度(路径深度除以回溯速度比)，乘上区块数目，再乘上字段长度，可得内存使用量为(160/2)*4*64位；同样地，与公知技术中写入速度与读取速度比为1∶3具有相同路径延迟的本发明，其速度与读取速度比为1∶5，可得内存使用量为(160/4)*3*64*2位，内存使用量仅为公知技术的3/4。由上述可知，本发明可增加内存使用效率，进而有效减少内存使用量。此外，相较于后进先出缓冲储存器110需160/2*2位的内存，本发明的后进先出缓冲储存器510仅需160/4*2位的内存，亦少于公知技术的内存使用量。

另外，预先回溯单元710的实现可参考图8，图8为图7中预先回溯单元710的示意图。预先回溯单元710包含有缓存器802、804及多任务器806。缓存器802、804分别可储存先前状态的存活衡量值Sur_A、Sur_B，而多任务器806可依存活衡量值Sur，决定以先前存活衡量值Sur_A或Sur_B为先前存活衡量值PreSur输出。举例来说，若先前状态S00’为对应于目前状态S00的存活衡量值，则多任务器806可由先前状态S00’及S01’的存活衡量值中，以先前状态S00’的存活衡量值为先前存活衡量值PreSur输出。如此一来，预先回溯单元710可进行预先回溯动作，产生先前存活衡量值PreSur，使加法比较选择器504能将先前存活衡量值PreSur与存活衡量值Sur一同写入写入区块WR的写入字段中。

另一方面，回溯单元508的实现可参考图9，图9为图5中回溯单元508的示意图。回溯单元508包含有回溯组件902、904、906、一时间点选择器908及一状态缓存器910。状态缓存器910可输出一回溯状态TBSta_A至回溯组件902，以指示开始进行回溯的状态。回溯组件902包含有多任务器Mux_S、Mux_PS及一回溯状态产生器912。多任务器Mux_S、Mux_PS可根据回溯状态TBSta_A，分别输出读取字段中对应于回溯状态TBSta_A的存活衡量值Sur及先前存活衡量值PreSur，回溯状态产生器912可产生回溯状态TBSta_B及一回溯结果TBResult予下一回溯组件。依此类推，回溯组件904、906可分别产生回溯状态TBSta_C、TBSta_A及回溯结果TBResult至回溯组件906及状态缓存器910。其中，于回溯大于一预设路径深度时，可将回溯结果TBResult输出为译码数据至后进先出缓冲储存器510，以产生一译码序列信号Dec_seq。此外，由于时间点选择器908于相间隔时间点(即于时间点T1、T3、T5…)，跳过回溯组件902的运作(因不对写入区块读取，所以少一次回溯动作)，即于相间隔时间点，回溯组件904以状态缓存器910输出的回溯状态TBSta_A为输入。

值得注意的是，本发明的主要精神在于对存活内存单元506进行分布式写入以增加内存使用效率，进而有效减少内存使用量，以及加法比较选择器504可进行预先回溯，将先前存活衡量值与存活衡量值一同写入写入区块的写入字段中，使得回溯单元508能同时读取存活衡量值及先前存活衡量值(即一次回溯两笔序列信号Data_seq的数据)，以两倍速度进行回溯，等效缩减路径延迟。本领域普通技术人员当可依此精神修改或变化而不限于此。举例来说，预先回溯功能系为使分布式写入时，将路径延迟减少至与读取速度较慢时相等，并非必须与分布式写入同时存在，即仅进行分布式写入而未预先回溯时，加法比较选择器504可不包含预先回溯单元710，而回溯组件902、904、906可不包含多任务器Mux_PS。此外，预先回溯单元710与回溯组件902、904、906的实现亦不限于本发明的电路，只要能完成其功能即可。另一方面，于最初回溯组件906尚未产生回溯状态TBSta_A至状态缓存器910储存时，由于回溯超过路径深度后路径会收敛，因此状态缓存器910可以任意状态为最初的回溯状态TBSta_A。

维特比译码器50采分布式写入时的读取与写入运作可归纳为一写入与读取流程100，如图10所示。写入与读取流程100包含以下步骤：

步骤1000：开始。

步骤1002：于频率的相间隔时间点，根据写入区块顺序及写入字段顺序，将各状态的存活衡量值写入至存活内存单元506的区块Bank_1～Bank_3中写入区块WR的写入字段中。

步骤1004：于频率的各时间点，根据与写入区块顺序及写入字段顺序相反的读取区块顺序及读取字段顺序，读取区块Bank_1～Bank_3中未执行储存动作的各读取区块RD的读取字段。

步骤1006：结束。

写入与读取流程100可参考前述，在此不予赘述，以求简洁。

在公知技术中，维特比译码器10采循序式写入，使得回溯单元108进行回溯译码时，内存使用效率低，虽可将内存切割更多区块，以减少内存使用量，但减少有限且会增加路径延迟。相较之下，本发明的维特比译码器50采分布式写入且具有预先回溯功能，不但可以增加内存使用效率，进而有效减少内存使用量，同时回溯单元508能同时读取存活衡量值及先前存活衡量值，以两倍速度进行回溯，等效缩减路径延迟。

综上所述，本发明可增加内存使用效率，有效减少内存使用量，同时以两倍速度进行回溯，等效缩减路径延迟。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种维特比译码器，可有效减少内存使用量，其特征在于，该维特比译码器包含有：

一存活内存单元，包含有复数个区块，用来于一频率的相间隔时间点，根据一写入区块顺序及一写入字段顺序，将相对应复数个状态的复数个存活衡量值储存至该复数个区块中一写入区块的一写入字段中；以及

一回溯单元，耦接于该存活内存单元，用来于该频率的各时间点，根据与该写入区块顺序及该写入字段顺序相反的一读取区块顺序及一读取字段顺序，读取该复数个区块中未执行储存动作的各区块的一读取字段。

2.如权利要求1所述的维特比译码器，其特征在于，另包含一加法比较选择器，耦接于该存活内存单元，用来产生该复数个存活衡量值。

3.如权利要求2所述的维特比译码器，其特征在于，该加法比较选择器包含有：

一第一加法器，用来加总一第一先前状态的一第一分支衡量值及一第一路径衡量值，以产生一第一加法结果；

一第二加法器，用来加总一第二先前状态的一第二分支衡量值及一第二路径衡量值，以产生一第二加法结果；

一比较器，耦接于该第一加法器及该第二加法器，用来比较该第一加法结果及该第二加法结果，以产生一存活衡量值；以及

一多任务器，耦接于该比较器，用来根据该存活衡量值，产生一路径衡量值。

4.如权利要求2所述的维特比译码器，其特征在于，该加法比较选择器另用来根据该复数个存活衡量值，预先回溯至该复数个状态的复数个先前状态，并取得该复数个先前状态的复数个先前存活衡量值，以输出该复数个先前存活衡量值。

5.如权利要求4所述的维特比译码器，其特征在于，该存活内存单元另于该写入区块的该写入字段，写入该复数个先前存活衡量值。

6.如权利要求4所述的维特比译码器，其特征在于，该加法比较选择器包含有：

一比较器，耦接于该第一加法器及该第二加法器，用来比较该第一加法结果及该第二加法结果，以产生一存活衡量值；

一第一多任务器，耦接于该比较器，用来根据该存活衡量值，产生一路径衡量值；以及

一预先回溯单元，耦接于该第一多任务器，用来根据该存活衡量值，产生一先前存活衡量值。

7.如权利要求6所述的维特比译码器，其特征在于，该预先回溯单元另包含：

一第一缓存器，用来储存该第一先前状态的一第一存活衡量值；

一第二缓存器，用来储存该第二先前状态的一第二存活衡量值；以及

一第二多任务器，耦接于该第一缓存器及该第二缓存器，用来根据该存活衡量值、该第一存活衡量值及该第二存活衡量值，输出该先前存活衡量值。

8.如权利要求1所述的维特比译码器，其特征在于，该回溯单元包含有：

复数个回溯组件，各回溯组件用来根据一第一回溯状态，读取一第一读取字段中对应于该第一回溯状态的一存活衡量值，以输出一第二回溯状态至另一回溯组件；以及

一时间点选择器，用来于该频率的相间隔时间点，跳过一回溯组件的运作。

9.如权利要求8所述的维特比译码器，其特征在于，各回溯组件为：

一多任务器，用来根据该第一回溯状态，输出该第一读取字段中对应于该第一回溯状态的该存活衡量值；以及

一回溯状态产生器，用来根据该第一回溯状态及该存活衡量值，输出该第二回溯状态。

10.如权利要求4所述的维特比译码器，其特征在于，该回溯单元包含有：

复数个回溯组件，各回溯组件用来根据一第一回溯状态，读取一第一读取字段中对应于该第一回溯状态的一存活衡量值及一先前存活衡量值，以输出一第二回溯状态至另一回溯组件；以及

11.如权利要求10所述的维特比译码器，其特征在于，各回溯组件包含有：

一第一多任务器，用来根据该第一回溯状态，输出该第一读取字段中对应于该第一回溯状态的该存活衡量值；

一第二多任务器，用来根据该第一回溯状态，输出该第一读取字段中对应于该第一回溯状态的该先前存活衡量值；以及

一回溯状态产生器，用来根据该第一回溯状态、该存活衡量值及该先前存活衡量值，输出该第二回溯状态。

12.一种写入与读取方法，用于一维特比译码器中，可有效减少内存使用量，

其特征在于，该写入与读取方法包含有：

于一频率的相间隔时间点，根据一写入区块顺序及一写入字段顺序，将相对应复数个状态的复数个存活衡量值储存至一存活内存单元的复数个区块中一写入区块的一写入字段中；以及

于该频率的各时间点，根据与该写入区块顺序及该写入字段顺序相反的一读取区块顺序及一读取字段顺序，读取该复数个区块中未执行储存动作的各区块的一读取字段。

13.如权利要求12所述的写入与读取方法，其特征在于，另包含产生该复数个存活衡量值。

14.如权利要求13所述的写入与读取方法，其特征在于，于该频率的相间隔时间点，计算该复数个存活衡量值的步骤，包含有：

加总一第一先前状态的一第一分支衡量值及一第一路径衡量值，以产生一第一加法结果；

加总一第二先前状态的一第二分支衡量值及一第二路径衡量值，以产生一第二加法结果；

比较该第一加法结果及该第二加法结果，以产生一存活衡量值；以及根据该存活衡量值，产生一路径衡量值。

15.如权利要求13所述的写入与读取方法，其特征在于，另包含有：

根据该复数个存活衡量值，预先回溯至该复数个状态的复数个先前状态；

取得该复数个先前状态的复数个先前存活衡量值；以及

输出该复数个先前存活衡量值。

16.如权利要求15所述的写入与读取方法，其特征在于，另包含于该写入区块的该写入字段，写入该复数个先前存活衡量值。

17.如权利要求15所述的写入与读取方法，其特征在于，根据该复数个存活衡量值，预先回溯至该复数个先前状态取得该复数个先前存活衡量值的步骤，另包含有：

比较该第一加法结果及该第二加法结果，以产生一存活衡量值；

根据该存活衡量值，产生一路径衡量值；以及

根据该存活衡量值，产生一先前存活衡量值。

18.如权利要求17所述的写入与读取方法，其特征在于，根据该存活衡量值，产生一先前存活衡量值的步骤，包含有：

储存该第一先前状态的一第一存活衡量值；

储存该第二先前状态的一第二存活衡量值；以及

根据该存活衡量值、该第一存活衡量值及该第二存活衡量值，输出该先前存活衡量值。

19.如权利要求12所述的写入与读取方法，其特征在于，于该频率的各时间点，根据与该写入区块顺序及该写入字段顺序相反的该读取区块顺序及该读取字段顺序，读取该复数个区块中未执行写入动作的各区块的该读取字段的步骤，另包含有：

进行复数个回溯动作；以及

于该频率的相间隔时间点，跳过一回溯动作。

20.如权利要求19所述的写入与读取方法，其特征在于，各回溯动作包含根据一第一回溯状态，读取一第一读取字段中对应于该第一回溯状态的一存活衡量值，以输出一第二回溯状态至另一回溯动作。

21.如权利要求15所述的写入与读取方法，其特征在于，于该频率的各时间点，根据与该写入区块顺序及该写入字段顺序相反的该读取区块顺序及该读取字段顺序，读取该复数个区块中未执行写入动作的各区块的该读取字段的步骤，另包含有：

进行复数个回溯动作；以及

于该频率的相间隔时间点，跳过一回溯动作。

22.如权利要求21所述的写入与读取方法，其特征在于，各回溯动作包含根据一第一回溯状态，读取一第一读取字段中对应于该第一回溯状态的一存活衡量值及一先前存活衡量值，以输出一第二回溯状态至另一回溯动作。