JP2996615B2 - ビタビ復号装置及びその方法 - Google Patents
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、畳み込み符号の誤
り訂正復号を行うパストレース方式のビタビ復号装置及
び方法に関するものである。
り訂正復号を行うパストレース方式のビタビ復号装置及
び方法に関するものである。
【０００２】
【従来の技術】ビタビ（Viterbi ）復号装置は、畳み込
み符号の最尤復号法に使用されるものであり、誤り訂正
能力が高いことから、伝送誤りが生じやすい衛星通信、
衛星放送等の伝送方式における復号器に用いられてい
る。復調回路の高速化及び集積化に伴い、低消費電力で
あり高速動作可能なビタビ復号装置が望まれている。
み符号の最尤復号法に使用されるものであり、誤り訂正
能力が高いことから、伝送誤りが生じやすい衛星通信、
衛星放送等の伝送方式における復号器に用いられてい
る。復調回路の高速化及び集積化に伴い、低消費電力で
あり高速動作可能なビタビ復号装置が望まれている。
【０００３】図１４は、畳み込み符号の符号器の構成例
を示す図である。図１４に示す符号器は、３つのシフト
レジスタ１３ａ、１３ｂ及び１３ｃを備えており、１ビ
ットのデータＹから２ビットの畳み込み符号Ｘ1 、Ｘ0
を生成する。シフトレジスタ１３ａは２つ前に入力され
たデータＳ1 を保持し、シフトレジスタ１３ｂは１つ前
に入力されたデータＳ0 を保持している。また、シフト
レジスタ１３ｃは入力されたデータＹを保持する。符号
Ｘ1 は、データＳ1 及びＹから求められ、符号Ｘ0 は、
データＳ1 、Ｓ0 及びＹから求められる（このことを、
［１＋Ｄ2 ，１＋Ｄ＋Ｄ2 ］と表す）。また、符号器が
備えているシフトレジスタの数（図１４では３である）
を符号器の拘束長という。
を示す図である。図１４に示す符号器は、３つのシフト
レジスタ１３ａ、１３ｂ及び１３ｃを備えており、１ビ
ットのデータＹから２ビットの畳み込み符号Ｘ1 、Ｘ0
を生成する。シフトレジスタ１３ａは２つ前に入力され
たデータＳ1 を保持し、シフトレジスタ１３ｂは１つ前
に入力されたデータＳ0 を保持している。また、シフト
レジスタ１３ｃは入力されたデータＹを保持する。符号
Ｘ1 は、データＳ1 及びＹから求められ、符号Ｘ0 は、
データＳ1 、Ｓ0 及びＹから求められる（このことを、
［１＋Ｄ2 ，１＋Ｄ＋Ｄ2 ］と表す）。また、符号器が
備えているシフトレジスタの数（図１４では３である）
を符号器の拘束長という。
【０００４】図１４に示す符号器の状態は、シフトレジ
スタ１３ａ及び１３ｂに保持された２ビットのデータＳ
1 、Ｓ0 によって決定され（以後、状態Ｓ1 Ｓ0 と表
す）、各状態において出力される畳み込み符号Ｘ1 、Ｘ
0 は、入力されるデータＹに従って一義的に定まる。状
態Ｓ1 Ｓ0 においてデータＹが入力されたときに畳み込
み符号Ｘ1 Ｘ0 が出力されることを図１５（ａ）のよう
に表すとすると、図１４に示す符号器の動作は、図１５
（ｂ）に示すような状態遷移図によって表現することが
できる。例えば、状態０１においてデータ１が入力され
たとき、畳み込み符号として１０が出力されると共に、
シフトレジスタのシフト動作によって符号器の状態が１
１に変化する。また符号器の状態の数は、畳み込み符号
の拘束長をＫとすると、２(K-1) になる。
スタ１３ａ及び１３ｂに保持された２ビットのデータＳ
1 、Ｓ0 によって決定され（以後、状態Ｓ1 Ｓ0 と表
す）、各状態において出力される畳み込み符号Ｘ1 、Ｘ
0 は、入力されるデータＹに従って一義的に定まる。状
態Ｓ1 Ｓ0 においてデータＹが入力されたときに畳み込
み符号Ｘ1 Ｘ0 が出力されることを図１５（ａ）のよう
に表すとすると、図１４に示す符号器の動作は、図１５
（ｂ）に示すような状態遷移図によって表現することが
できる。例えば、状態０１においてデータ１が入力され
たとき、畳み込み符号として１０が出力されると共に、
シフトレジスタのシフト動作によって符号器の状態が１
１に変化する。また符号器の状態の数は、畳み込み符号
の拘束長をＫとすると、２(K-1) になる。
【０００５】各状態から出るパスを時間的に横方向に並
べたものがトレリス線図である。図１６は、図１５
（ｂ）に示した状態遷移図を基に作成されたトレリス線
図である。図１６において、各状態から出る実線の矢印
は入力データＹが０のときのパス、破線の矢印は入力デ
ータＹが１のときのパスを示す。また、各状態に対応す
る点をノードという。
べたものがトレリス線図である。図１６は、図１５
（ｂ）に示した状態遷移図を基に作成されたトレリス線
図である。図１６において、各状態から出る実線の矢印
は入力データＹが０のときのパス、破線の矢印は入力デ
ータＹが１のときのパスを示す。また、各状態に対応す
る点をノードという。
【０００６】ビタビ復号とは、図１６に示すようなトレ
リス線図上において、送信された符号系列によるパスに
最も近いパス（最尤パスという）を求め、最尤パスをト
レースバックすることによって復号を行うものである。
リス線図上において、送信された符号系列によるパスに
最も近いパス（最尤パスという）を求め、最尤パスをト
レースバックすることによって復号を行うものである。
【０００７】例えば、点ａに注目すると、符号器の状態
は０１であり、この状態０１は、状態００にデータ１が
入力されたか又は状態１０にデータ１が入力されたかの
いずれかによって生じたものである。図１７は、このと
きの符号器の動作を示す図である。図１７から分かるよ
うに、状態００にデータ１が入力されたときはシフトレ
ジスタからデータ０がシフトアウトされ、状態１０にデ
ータ１が入力されたときはシフトレジスタからデータ１
がシフトアウトされる。このシフトアウトされたデータ
は、パスがどの状態から来たのかを表すパスセレクト信
号（ＰＳ信号）となる。すなわち、パスが上から来たと
き（状態００から来たとき）０になり、パスが下から来
たとき（状態１０から来たとき）１になる。
は０１であり、この状態０１は、状態００にデータ１が
入力されたか又は状態１０にデータ１が入力されたかの
いずれかによって生じたものである。図１７は、このと
きの符号器の動作を示す図である。図１７から分かるよ
うに、状態００にデータ１が入力されたときはシフトレ
ジスタからデータ０がシフトアウトされ、状態１０にデ
ータ１が入力されたときはシフトレジスタからデータ１
がシフトアウトされる。このシフトアウトされたデータ
は、パスがどの状態から来たのかを表すパスセレクト信
号（ＰＳ信号）となる。すなわち、パスが上から来たと
き（状態００から来たとき）０になり、パスが下から来
たとき（状態１０から来たとき）１になる。
【０００８】したがって、最尤パスが通過する各ノード
のＰＳ信号自体が、符号器からシフトアウトされた信号
すなわち過去に入力された信号となるので、最尤パスを
トレースバックして各ノードのＰＳ信号を求めることに
よって復号が行われる。
のＰＳ信号自体が、符号器からシフトアウトされた信号
すなわち過去に入力された信号となるので、最尤パスを
トレースバックして各ノードのＰＳ信号を求めることに
よって復号が行われる。
【０００９】以下、従来のビタビ復号装置について説明
する。
する。
【００１０】従来のビタビ復号装置の例として、マルチ
ポートメモリを４分割して４つのトレースバックメモリ
を構成し、各トレースバックメモリの動作のパイプライ
ン化を行い、動作の高速化且つ低消費電力化を図ったも
のがある（'A 45-Mbit/sec.VLSI Viterbi Decorder for
Digital Video Applications' IEEE Natl Telesystems
Conf. Vol. 1993 p.127-130' 93.STANFORD TELECOM
）。
ポートメモリを４分割して４つのトレースバックメモリ
を構成し、各トレースバックメモリの動作のパイプライ
ン化を行い、動作の高速化且つ低消費電力化を図ったも
のがある（'A 45-Mbit/sec.VLSI Viterbi Decorder for
Digital Video Applications' IEEE Natl Telesystems
Conf. Vol. 1993 p.127-130' 93.STANFORD TELECOM
）。
【００１１】図１８は、従来のビタビ復号装置の構成を
示すブロック図である。図１８において、８０１は入力
された受信符号からパスセレクト信号を生成するＡＣＳ
（Adder Compare Select）回路、８０２はマルチポート
メモリからなるトレースバックメモリ、８０３はトレー
スバック回路、８０４はアドレス生成回路、８０５は装
置全体の動作タイミングを制御するタイミング生成回路
である。トレースバックメモリ８０２は、４つのバンク
（ｂａｎｋ０，ｂａｎｋ１，ｂａｎｋ２及びｂａｎｋ
３）に分割されており、送信側の符号器の拘束長をＫ、
復号のためのトレースバックを行う単位であるトレース
バック長をｍとすると、各バンクのデータビット幅は２
(K-1) でありワード数はｍとなる。
示すブロック図である。図１８において、８０１は入力
された受信符号からパスセレクト信号を生成するＡＣＳ
（Adder Compare Select）回路、８０２はマルチポート
メモリからなるトレースバックメモリ、８０３はトレー
スバック回路、８０４はアドレス生成回路、８０５は装
置全体の動作タイミングを制御するタイミング生成回路
である。トレースバックメモリ８０２は、４つのバンク
（ｂａｎｋ０，ｂａｎｋ１，ｂａｎｋ２及びｂａｎｋ
３）に分割されており、送信側の符号器の拘束長をＫ、
復号のためのトレースバックを行う単位であるトレース
バック長をｍとすると、各バンクのデータビット幅は２
(K-1) でありワード数はｍとなる。
【００１２】また、ＡＣＳ回路８０１は、受信符号を入
力として複数のブランチメトリックを生成するブランチ
メトリック生成手段８０６、加算器８０７、比較器８０
８、セレクタ８０９及びパスメトリックを記憶するパス
メトリック記憶手段８１０を有している。
力として複数のブランチメトリックを生成するブランチ
メトリック生成手段８０６、加算器８０７、比較器８０
８、セレクタ８０９及びパスメトリックを記憶するパス
メトリック記憶手段８１０を有している。
【００１３】ＡＣＳ回路８０１によるＰＳ信号の求め方
を、図１９（ａ）を用いて説明する。図１９（ａ）は拘
束長３の符号器のトレリス線図であり、各時刻における
各ノードのＰＳ信号によって示されたパスのみが記され
ている。また、ｆは受信符号が入力される時間刻みを表
すシンボルレートである。
を、図１９（ａ）を用いて説明する。図１９（ａ）は拘
束長３の符号器のトレリス線図であり、各時刻における
各ノードのＰＳ信号によって示されたパスのみが記され
ている。また、ｆは受信符号が入力される時間刻みを表
すシンボルレートである。
【００１４】例として、時刻（Ｔ0 ＋ｆ）におけるノー
ド２のＰＳ信号を求める場合を説明する。まず、時刻
（Ｔ0 ＋ｆ）において、ノード２に到達する可能性のあ
るパスのパスメトリックを計算する。時刻（Ｔ0 ＋ｆ）
においてノード２に到達する可能性のあるパスは、時刻
Ｔ0 においてノード１又はノード３を通るパスである。
ここで、時刻Ｔ0 においてノード１を通るパスのパスメ
トリックをＰＭ1 、ノード３を通るパスのパスメトリッ
クをＰＭ3 とする。このパスメトリックは、パスメトリ
ック記憶手段８１０に記憶されている。
ド２のＰＳ信号を求める場合を説明する。まず、時刻
（Ｔ0 ＋ｆ）において、ノード２に到達する可能性のあ
るパスのパスメトリックを計算する。時刻（Ｔ0 ＋ｆ）
においてノード２に到達する可能性のあるパスは、時刻
Ｔ0 においてノード１又はノード３を通るパスである。
ここで、時刻Ｔ0 においてノード１を通るパスのパスメ
トリックをＰＭ1 、ノード３を通るパスのパスメトリッ
クをＰＭ3 とする。このパスメトリックは、パスメトリ
ック記憶手段８１０に記憶されている。
【００１５】時刻（Ｔ0 ＋ｆ）において入力された受信
符号に対し、ブランチメトリック生成手段８０６によっ
て複数のブランチメトリックが生成される。ノード１か
らノード２に分岐するときのブランチメトリックをＢＭ
12、ノード３からノード２に分岐するブランチメトリッ
クをＢＭ32とする。このとき、ノード１を介してノード
２に到達するパスのパスメトリックは（ＰＭ1 ＋ＢＭ1
2）となり、ノード３を介してノード２に到達するパス
のパスメトリックは（ＰＭ3 ＋ＢＭ32）となる。この加
算は加算器８０７によって行われる。
符号に対し、ブランチメトリック生成手段８０６によっ
て複数のブランチメトリックが生成される。ノード１か
らノード２に分岐するときのブランチメトリックをＢＭ
12、ノード３からノード２に分岐するブランチメトリッ
クをＢＭ32とする。このとき、ノード１を介してノード
２に到達するパスのパスメトリックは（ＰＭ1 ＋ＢＭ1
2）となり、ノード３を介してノード２に到達するパス
のパスメトリックは（ＰＭ3 ＋ＢＭ32）となる。この加
算は加算器８０７によって行われる。
【００１６】パスメトリックは、そのパスが確からしい
ほど小さな値となる。そこで、２つのパスメトリックが
比較器８０８によって比較され、比較器８０８はパスメ
トリックの値が小さい方のパスに対応するＰＳ信号を出
力する。セレクタ８０９は、比較器８０８から出力され
たＰＳ信号に従ってパスメトリックを選択し、新たにパ
スメトリック記憶手段８１０に入力する。
ほど小さな値となる。そこで、２つのパスメトリックが
比較器８０８によって比較され、比較器８０８はパスメ
トリックの値が小さい方のパスに対応するＰＳ信号を出
力する。セレクタ８０９は、比較器８０８から出力され
たＰＳ信号に従ってパスメトリックを選択し、新たにパ
スメトリック記憶手段８１０に入力する。
【００１７】時刻（Ｔ0 ＋ｆ）におけるノード２ではノ
ード１を介してノード２に到達するパスが選択されたの
で、ＰＳ信号は０になっている。ＡＣＳ回路８０１は、
受信符号が入力されると各ノードについてＰＳ信号の演
算を行う。このため、ＡＣＳ回路８０１から出力された
ＰＳ信号のビット数は、ノード数すなわち符号器の状態
数となる。図１９では、符号器の拘束長が３であるため
ノード数が４となり、したがって、ＰＳ信号のビット数
も４になる。ＡＣＳ回路８０１から出力されたＰＳ信号
は、アドレス生成回路８０４によって生成された書き込
みアドレスに従って、図１９（ｂ）に示すようにトレー
スバックメモリ８０２に書き込まれる。
ード１を介してノード２に到達するパスが選択されたの
で、ＰＳ信号は０になっている。ＡＣＳ回路８０１は、
受信符号が入力されると各ノードについてＰＳ信号の演
算を行う。このため、ＡＣＳ回路８０１から出力された
ＰＳ信号のビット数は、ノード数すなわち符号器の状態
数となる。図１９では、符号器の拘束長が３であるため
ノード数が４となり、したがって、ＰＳ信号のビット数
も４になる。ＡＣＳ回路８０１から出力されたＰＳ信号
は、アドレス生成回路８０４によって生成された書き込
みアドレスに従って、図１９（ｂ）に示すようにトレー
スバックメモリ８０２に書き込まれる。
【００１８】次に、トレースバックによって信号を復号
する方法について説明する。前述したように、最尤パス
が通過する各ノードのＰＳ信号が復号信号となるので、
トレリス線図上において最尤パスを求めることができれ
ば信号を復号することができる。図１９（ａ）におい
て、実線で示されたパスが最尤パスであるとすると、最
尤パスは時刻（Ｔ0 ＋５ｆ）においてノード１を通過し
ているので、ノード１からトレースバックを行うことに
より信号を復号することができる。
する方法について説明する。前述したように、最尤パス
が通過する各ノードのＰＳ信号が復号信号となるので、
トレリス線図上において最尤パスを求めることができれ
ば信号を復号することができる。図１９（ａ）におい
て、実線で示されたパスが最尤パスであるとすると、最
尤パスは時刻（Ｔ0 ＋５ｆ）においてノード１を通過し
ているので、ノード１からトレースバックを行うことに
より信号を復号することができる。
【００１９】ここで、ノードｉのＰＳ信号をＰＳi とし
たとき、最尤パスが１シンボル前に通過するノードの番
号ｊは、 ｊ＝ＰＳi ・２(K-2) ＋［ｉ／２］ ・・・（１） （ただし、［ｘ］はｘを越えない最大の整数を意味す
る）で表される。
たとき、最尤パスが１シンボル前に通過するノードの番
号ｊは、 ｊ＝ＰＳi ・２(K-2) ＋［ｉ／２］ ・・・（１） （ただし、［ｘ］はｘを越えない最大の整数を意味す
る）で表される。
【００２０】まず、時刻（Ｔ0 ＋５ｆ）におけるノード
１のＰＳ信号が“０”であるので、復号信号として
“０”を出力する。次に、式（１）にｉ＝１、ＰＳi ＝
０を代入するとｊ＝０となるので、時刻（Ｔ0 ＋４ｆ）
において最尤パスが通過するノードの番号は０であるこ
とが分かる。時刻（Ｔ0 ＋４ｆ）におけるノード０のＰ
Ｓ信号は“１”であるので、復号信号として“１”を出
力する。
１のＰＳ信号が“０”であるので、復号信号として
“０”を出力する。次に、式（１）にｉ＝１、ＰＳi ＝
０を代入するとｊ＝０となるので、時刻（Ｔ0 ＋４ｆ）
において最尤パスが通過するノードの番号は０であるこ
とが分かる。時刻（Ｔ0 ＋４ｆ）におけるノード０のＰ
Ｓ信号は“１”であるので、復号信号として“１”を出
力する。
【００２１】次に、式（１）にｉ＝０、ＰＳｉ＝１を代
入するとｊ＝２となるので、時刻（Ｔ0 ＋３ｆ）におい
て最尤パスが通過するノードの番号は２であることが分
かる。時刻（Ｔ0 ＋３ｆ）におけるノード２のＰＳ信号
は“１”であるので、復号信号として“１”を出力す
る。以下、同様に最尤パスをトレースバックしていく
と、復号信号は｛０，１，１，０，０，０｝となる。こ
の復号信号は送信された順序とは逆の順序で得られるの
で、時間関係を逆転して｛０，０，０，１，１，０｝と
する。このように、トレースバックを行うことによっ
て、信号を復号することができる。
入するとｊ＝２となるので、時刻（Ｔ0 ＋３ｆ）におい
て最尤パスが通過するノードの番号は２であることが分
かる。時刻（Ｔ0 ＋３ｆ）におけるノード２のＰＳ信号
は“１”であるので、復号信号として“１”を出力す
る。以下、同様に最尤パスをトレースバックしていく
と、復号信号は｛０，１，１，０，０，０｝となる。こ
の復号信号は送信された順序とは逆の順序で得られるの
で、時間関係を逆転して｛０，０，０，１，１，０｝と
する。このように、トレースバックを行うことによっ
て、信号を復号することができる。
【００２２】ただし、このようなトレースバックを行う
ためには、トレースバックを開始する開始ノード番号を
求める必要がある。
ためには、トレースバックを開始する開始ノード番号を
求める必要がある。
【００２３】図１９（ａ）から分かるように、時刻（Ｔ
0 ＋５ｆ）において各ノードに到達しているパスは、時
刻Ｔ0 において全てノード０を通過する。また、時刻Ｔ
0 よりも過去の最尤パスは、時刻Ｔ0 においてノード０
を通過することは明らかである。一般的に、各ノードに
到達しているパスは、拘束長Ｋの数倍過去の時点で全て
同一のノードを通過する。したがって、時刻Ｔ0 におい
て最尤パスが通過したノードの番号は、時刻（Ｔ0 ＋５
ｆ）においてようやく検出することができる。
0 ＋５ｆ）において各ノードに到達しているパスは、時
刻Ｔ0 において全てノード０を通過する。また、時刻Ｔ
0 よりも過去の最尤パスは、時刻Ｔ0 においてノード０
を通過することは明らかである。一般的に、各ノードに
到達しているパスは、拘束長Ｋの数倍過去の時点で全て
同一のノードを通過する。したがって、時刻Ｔ0 におい
て最尤パスが通過したノードの番号は、時刻（Ｔ0 ＋５
ｆ）においてようやく検出することができる。
【００２４】図２０は、図１７に示すビタビ復号装置の
動作を説明するための図である。同図中、（ａ）は時刻
Ｔ0 からＴ5 までの受信符号から生成される最尤パス、
（ｂ）は時刻Ｔ0 からＴ5 までの、トレースバックメモ
リ８０２の各バンクの動作状態を示している。
動作を説明するための図である。同図中、（ａ）は時刻
Ｔ0 からＴ5 までの受信符号から生成される最尤パス、
（ｂ）は時刻Ｔ0 からＴ5 までの、トレースバックメモ
リ８０２の各バンクの動作状態を示している。
【００２５】まず、ステート１において、トレースバッ
クメモリ８０２の各バンクには、ＡＣＳ回路８０１から
出力されたｍ個のＰＳ信号が書き込まれる。時刻Ｔ0 か
らＴ1 の間はバンク０がステート１であるので、バンク
０にＰＳ信号が書き込まれる。時刻Ｔ1 からＴ2 の間は
バンク１がステート１であるので、バンク１にＰＳ信号
が書き込まれる。同様に、時刻Ｔ2 からＴ3 の間はバン
ク２にＰＳ信号が書き込まれ、時刻Ｔ3 からＴ4 の間は
バンク３にＰＳ信号が書き込まれる。
クメモリ８０２の各バンクには、ＡＣＳ回路８０１から
出力されたｍ個のＰＳ信号が書き込まれる。時刻Ｔ0 か
らＴ1 の間はバンク０がステート１であるので、バンク
０にＰＳ信号が書き込まれる。時刻Ｔ1 からＴ2 の間は
バンク１がステート１であるので、バンク１にＰＳ信号
が書き込まれる。同様に、時刻Ｔ2 からＴ3 の間はバン
ク２にＰＳ信号が書き込まれ、時刻Ｔ3 からＴ4 の間は
バンク３にＰＳ信号が書き込まれる。
【００２６】時刻Ｔ0 からＴ1 までのＰＳ信号から送信
信号を復号するためには、時刻Ｔ1において最尤パスが
通過するノードの番号Ａを知る必要がある。ノード番号
Ａは、時刻Ｔ1 から時刻Ｔ2 までのＰＳ信号を任意のノ
ードからトレースバックすることによって求めることが
できる。なぜなら、時刻Ｔ2 において各ノードを通過す
る全てのパスは、時刻Ｔ1 において最尤パスが通過する
ノードを通過するからである。このような仮のトレース
バックを行うのがステート２である。
信号を復号するためには、時刻Ｔ1において最尤パスが
通過するノードの番号Ａを知る必要がある。ノード番号
Ａは、時刻Ｔ1 から時刻Ｔ2 までのＰＳ信号を任意のノ
ードからトレースバックすることによって求めることが
できる。なぜなら、時刻Ｔ2 において各ノードを通過す
る全てのパスは、時刻Ｔ1 において最尤パスが通過する
ノードを通過するからである。このような仮のトレース
バックを行うのがステート２である。
【００２７】したがって、ノード番号Ａが求まるのはバ
ンク１においてステート２が終了したときであり、バン
ク１がステート２のときバンク０はアクセスのないステ
ート３となる。
ンク１においてステート２が終了したときであり、バン
ク１がステート２のときバンク０はアクセスのないステ
ート３となる。
【００２８】最後に、ステート４において、最尤パスの
トレースバックが行われ送信信号が復号される。バンク
０は、時刻Ｔ3 からＴ4 の間はステート４となり、ノー
ドＡから最尤パスのトレースバックが行われ、トレース
バックの結果から時刻Ｔ0 からＴ1 の間の送信信号が復
号される。同様に、バンク１は、時刻Ｔ4 からＴ5 の間
はステート４となり、バンク２のステート２において求
められたノードＢから最尤パスのトレースバックが行わ
れ、トレースバックの結果から時刻Ｔ1 からＴ2 の間の
送信符号が復号される。
トレースバックが行われ送信信号が復号される。バンク
０は、時刻Ｔ3 からＴ4 の間はステート４となり、ノー
ドＡから最尤パスのトレースバックが行われ、トレース
バックの結果から時刻Ｔ0 からＴ1 の間の送信信号が復
号される。同様に、バンク１は、時刻Ｔ4 からＴ5 の間
はステート４となり、バンク２のステート２において求
められたノードＢから最尤パスのトレースバックが行わ
れ、トレースバックの結果から時刻Ｔ1 からＴ2 の間の
送信符号が復号される。
【００２９】このように、各バンクの動作状態がステー
ト１からステート４まで巡回的に変化することにより、
復号が行われる。すなわち、図１８に示すビタビ復号装
置の動作はパイプライン化されている。なお、トレース
バックによる復号では送信された順序とは逆に復号され
るので、トレースバック回路８０３には時間関係を逆転
するための何らかの手段が必要となる。
ト１からステート４まで巡回的に変化することにより、
復号が行われる。すなわち、図１８に示すビタビ復号装
置の動作はパイプライン化されている。なお、トレース
バックによる復号では送信された順序とは逆に復号され
るので、トレースバック回路８０３には時間関係を逆転
するための何らかの手段が必要となる。
【００３０】このようなパイプライン化されたトレース
バックにより、受信符号のシンボルレートと復号のレー
トとが等しくなるので、高速な復号が実現可能である。
また、トレースメモリ８０２が通常のＲＡＭで実現され
るので、消費電力を低減することができる。
バックにより、受信符号のシンボルレートと復号のレー
トとが等しくなるので、高速な復号が実現可能である。
また、トレースメモリ８０２が通常のＲＡＭで実現され
るので、消費電力を低減することができる。
【００３１】
【発明が解決しようとする課題】しかしながら、従来の
ビタビ復号装置には以下のような問題がある。
ビタビ復号装置には以下のような問題がある。
【００３２】ビタビ復号において誤り訂正能力を向上さ
せるためには、トレースバック長ｍを拘束長ｋに対して
十分大きくする必要がある。ところが、トレースバック
長ｍを大きくすると必要となるトレースバックメモリの
容量が増大する。しかも、図１８に示すようなビタビ復
号装置によると、トレースバックメモリ８０２の各バン
クは４つ必要になるので、装置の高集積化に適さなくな
る。
せるためには、トレースバック長ｍを拘束長ｋに対して
十分大きくする必要がある。ところが、トレースバック
長ｍを大きくすると必要となるトレースバックメモリの
容量が増大する。しかも、図１８に示すようなビタビ復
号装置によると、トレースバックメモリ８０２の各バン
クは４つ必要になるので、装置の高集積化に適さなくな
る。
【００３３】また、マルチポートのメモリを使用するた
め、メモリサイズの増加に伴い装置の高速化に制約が生
じるといった問題がある。
め、メモリサイズの増加に伴い装置の高速化に制約が生
じるといった問題がある。
【００３４】前記の問題に鑑み、本発明は、信号の復号
に要するトレースバックメモリの記憶容量が従来よりも
格段に小さくなり、高集積度且つ低消費電力であり而も
高速動作が可能であるビタビ復号装置及び方法を提供す
ることを目的とする。
に要するトレースバックメモリの記憶容量が従来よりも
格段に小さくなり、高集積度且つ低消費電力であり而も
高速動作が可能であるビタビ復号装置及び方法を提供す
ることを目的とする。
【００３５】
【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた解決手段は、畳み込み符号
化された受信符号をパストレース方式によって復号する
ビタビ復号方法として、トレースバック長分のパスセレ
クト信号を記憶可能である記憶部を複数個用い、受信符
号から生成された１トレースバック長分のパスセレクト
信号を一の記憶部に書き込むと共に、この一の記憶部に
書き込むパスセレクト信号から、他の記憶部に書き込ま
れた，前記一の記憶部に書き込むパスセレクト信号の前
の１トレースバック長分のパスセレクト信号における最
尤パスの終端のノード番号を求める第１のステップと、
前記第１のステップにおいて求めたノード番号を開始ノ
ード番号として前記他の記憶部に書き込まれたパスセレ
クト信号に対してトレースバックを行い、信号を復号す
る第２のステップとを備えたものである。
め、請求項１の発明が講じた解決手段は、畳み込み符号
化された受信符号をパストレース方式によって復号する
ビタビ復号方法として、トレースバック長分のパスセレ
クト信号を記憶可能である記憶部を複数個用い、受信符
号から生成された１トレースバック長分のパスセレクト
信号を一の記憶部に書き込むと共に、この一の記憶部に
書き込むパスセレクト信号から、他の記憶部に書き込ま
れた，前記一の記憶部に書き込むパスセレクト信号の前
の１トレースバック長分のパスセレクト信号における最
尤パスの終端のノード番号を求める第１のステップと、
前記第１のステップにおいて求めたノード番号を開始ノ
ード番号として前記他の記憶部に書き込まれたパスセレ
クト信号に対してトレースバックを行い、信号を復号す
る第２のステップとを備えたものである。
【００３６】請求項１の発明によると、第１のステップ
において、受信符号から生成された１トレースバック長
分のパスセレクト信号を一の記憶部に書き込む処理と、
他の記憶部に書き込まれた，前記一の記憶部に書き込ま
れたパスセレクト信号の前の１トレースバック長分のパ
スセレクト信号における最尤パスの終端のノード番号を
求める処理とを合わせて実行する。すなわち、従来の方
法では別の処理として実行していた２つの処理を同時に
実行するので、従来必要であった，最尤パスの終端のノ
ード番号を求めるための仮のトレースバックを行うだけ
の処理を省くことができ、処理時間を削減することがで
きる。したがって、従来よりも信号の復号を高速に行う
ことができる。
において、受信符号から生成された１トレースバック長
分のパスセレクト信号を一の記憶部に書き込む処理と、
他の記憶部に書き込まれた，前記一の記憶部に書き込ま
れたパスセレクト信号の前の１トレースバック長分のパ
スセレクト信号における最尤パスの終端のノード番号を
求める処理とを合わせて実行する。すなわち、従来の方
法では別の処理として実行していた２つの処理を同時に
実行するので、従来必要であった，最尤パスの終端のノ
ード番号を求めるための仮のトレースバックを行うだけ
の処理を省くことができ、処理時間を削減することがで
きる。したがって、従来よりも信号の復号を高速に行う
ことができる。
【００３７】そして請求項２の発明では、前記請求項１
のビタビ復号方法における各記憶部の動作状態を、当該
記憶部を前記一の記憶部として前記第１のステップを実
行する第１のステートと、前記第１のステートにおいて
実行された第１のステップにより当該記憶部に書き込ま
れたパスセレクト信号の後の１トレースバック長分のパ
スセレクト信号を書き込む記憶部に対して、この記憶部
を前記一の記憶部として前記第１のステップが実行され
るのを待つ第２のステートと、当該記憶部を前記他の記
憶部として前記第２のステップを実行する第３のステー
トとに順に巡回的に変化させるものとする。
のビタビ復号方法における各記憶部の動作状態を、当該
記憶部を前記一の記憶部として前記第１のステップを実
行する第１のステートと、前記第１のステートにおいて
実行された第１のステップにより当該記憶部に書き込ま
れたパスセレクト信号の後の１トレースバック長分のパ
スセレクト信号を書き込む記憶部に対して、この記憶部
を前記一の記憶部として前記第１のステップが実行され
るのを待つ第２のステートと、当該記憶部を前記他の記
憶部として前記第２のステップを実行する第３のステー
トとに順に巡回的に変化させるものとする。
【００３８】請求項２の発明によると、各記憶部の動作
状態を第１ステートから第３ステートまで順に変化させ
ると、１トレースバック長分の信号を復号することがで
きる。すなわち、従来の方法では必要であった，最尤パ
スの終端のノード番号を求めるための仮のトレースバッ
クを行うステートが不要になり、信号復号のために必要
なステート数が４から３に削減される。このため、信号
復号を連続的に行うためには従来は４個の記憶部が必要
であったところを、本発明では３個の記憶部があればよ
いことになるので、パスセレクト信号を記憶するための
記憶容量を削減することができる。
状態を第１ステートから第３ステートまで順に変化させ
ると、１トレースバック長分の信号を復号することがで
きる。すなわち、従来の方法では必要であった，最尤パ
スの終端のノード番号を求めるための仮のトレースバッ
クを行うステートが不要になり、信号復号のために必要
なステート数が４から３に削減される。このため、信号
復号を連続的に行うためには従来は４個の記憶部が必要
であったところを、本発明では３個の記憶部があればよ
いことになるので、パスセレクト信号を記憶するための
記憶容量を削減することができる。
【００３９】さらに請求項３の発明では、前記請求項２
のビタビ復号方法における複数の記憶部として３個の記
憶部を用い、各記憶部の動作状態を、１ステートずつず
らして前記第１〜第３のステートの順に巡回的に変化さ
せるものとする。
のビタビ復号方法における複数の記憶部として３個の記
憶部を用い、各記憶部の動作状態を、１ステートずつず
らして前記第１〜第３のステートの順に巡回的に変化さ
せるものとする。
【００４０】また請求項４の発明では、前記請求項１の
ビタビ復号方法における各記憶部は、当該記憶部を前記
一の記憶部とした前記第１のステップと、当該記憶部を
前記他の記憶部とした前記第２のステップとを並列に実
行可能に構成されており、前記各記憶部の動作状態を、
当該記憶部を前記他の記憶部として前記第２のステップ
をトレースバックの方向を当該記憶部のアドレスの昇順
の方向として実行すると共に、当該記憶部を前記一の記
憶部として前記第１のステップをパスセレクト信号の書
き込み方向を当該記憶部のアドレスの昇順の方向として
実行する第１のステート、前記第１のステートにおいて
実行された第１のステップにより当該記憶部に書き込ま
れたパスセレクト信号の後のパスセレクト信号が書き込
まれる記憶部に対して、この記憶部を前記一の記憶部と
して前記第１のステップが実行されるのを待つ第２のス
テート、当該記憶部を前記他の記憶部として前記第２の
ステップをトレースバックの方向を当該記憶部のアドレ
スの降順の方向として実行すると共に、当該記憶部を前
記一の記憶部として前記第１のステップをパスセレクト
信号の書き込み方向を当該記憶部のアドレスの降順の方
向として実行する第３のステート、前記第３のステート
において実行された第１のステップにより当該記憶部に
書き込まれたパスセレクト信号の後のパスセレクト信号
が書き込まれる記憶部に対して、この記憶部を前記一の
記憶部として前記第１のステップが実行されるのを待つ
第４のステートの順に巡回的に変化させるものとする。
ビタビ復号方法における各記憶部は、当該記憶部を前記
一の記憶部とした前記第１のステップと、当該記憶部を
前記他の記憶部とした前記第２のステップとを並列に実
行可能に構成されており、前記各記憶部の動作状態を、
当該記憶部を前記他の記憶部として前記第２のステップ
をトレースバックの方向を当該記憶部のアドレスの昇順
の方向として実行すると共に、当該記憶部を前記一の記
憶部として前記第１のステップをパスセレクト信号の書
き込み方向を当該記憶部のアドレスの昇順の方向として
実行する第１のステート、前記第１のステートにおいて
実行された第１のステップにより当該記憶部に書き込ま
れたパスセレクト信号の後のパスセレクト信号が書き込
まれる記憶部に対して、この記憶部を前記一の記憶部と
して前記第１のステップが実行されるのを待つ第２のス
テート、当該記憶部を前記他の記憶部として前記第２の
ステップをトレースバックの方向を当該記憶部のアドレ
スの降順の方向として実行すると共に、当該記憶部を前
記一の記憶部として前記第１のステップをパスセレクト
信号の書き込み方向を当該記憶部のアドレスの降順の方
向として実行する第３のステート、前記第３のステート
において実行された第１のステップにより当該記憶部に
書き込まれたパスセレクト信号の後のパスセレクト信号
が書き込まれる記憶部に対して、この記憶部を前記一の
記憶部として前記第１のステップが実行されるのを待つ
第４のステートの順に巡回的に変化させるものとする。
【００４１】さらに請求項５の発明では、前記請求項４
のビタビ復号方法における複数の記憶部として２個の記
憶部を用い、各記憶部の動作状態を、１ステートずつず
らして前記第１，第２、第３および第４のステートの順
に巡回的に変化させるものとする。
のビタビ復号方法における複数の記憶部として２個の記
憶部を用い、各記憶部の動作状態を、１ステートずつず
らして前記第１，第２、第３および第４のステートの順
に巡回的に変化させるものとする。
【００４２】また、請求項６の発明が講じた解決手段
は、入力された受信符号をパストレース方式によって復
号するビタビ復号装置として（送信側の符号器の拘束長
をＫ（Ｋは正の整数）、復号のためのトレースバックを
行う単位であるトレースバック長をｍ（ｍは正の整数）
とする）、前記受信符号を入力とし、各受信符号に対し
て、前記符号器の状態を示す各ノードに各ビットが対応
する２ (K-1) ビットのパスセレクト信号を生成出力する
ＡＣＳ（Add Compare Select）回路と、ビット幅が２
(K-1) でありワード数がｍである記憶領域を有してお
り、前記ＡＣＳ回路から出力されたパスセレクト信号を
ｍ個ずつ記憶する第１、第２及び第３の記憶部と、前記
第１〜第３の記憶部に対する書き込みアドレス及び読み
出しアドレスを生成するアドレス生成回路と、前記第１
〜第３の記憶部のいずれか１つを順次選択し、選択した
記憶部に前記ＡＣＳ回路から出力されたパスセレクト信
号を前記アドレス生成回路によって生成された書き込み
アドレスに従って書き込む信号書き込み回路と、前記第
１〜第３の記憶部のいずれか１つを順次選択し、選択し
た記憶部から前記アドレス生成回路によって生成された
読み出しアドレスに従ってパスセレクト信号を読み出す
信号読み出し回路と、前記ＡＣＳ回路から生成出力され
たパスセレクト信号をｍ個ずつ入力し、入力したｍ個の
パスセレクト信号から、このｍ個のパスセレクト信号の
１つ前のパスセレクト信号において最尤パスが通過する
ノードの番号である開始ノード番号を決定する開始ノー
ド番号決定回路と、前記信号読み出し回路によって読み
出されたｍ個のパスセレクト信号を入力とし、このｍ個
のパスセレクト信号に対して、前記開始ノード番号決定
回路によって決定された開始ノード番号に対応するビッ
トから順にトレースバックを行い、信号を復号するトレ
ースバック回路とを備え、前記ＡＣＳ回路から生成出力
されたｍ個のパスセレクト信号が前記信号書き込み回路
によって前記第１〜第３の記憶部のいずれか１つに書き
込まれると共に前記開始ノード番号決定回路によって開
始ノード番号が決定されると、前記ｍ個のパスセレクト
信号の前に生成されたｍ個のパスセレクト信号が、前記
第１〜第３の記憶部のいずれか１つから書き込みとは逆
の順序で読み出され、読み出されたｍ個のパスセレクト
信号が前記トレースバック回路によって前記開始ノード
番号に対応するビットから順にト レースバックされるも
のである。
は、入力された受信符号をパストレース方式によって復
号するビタビ復号装置として（送信側の符号器の拘束長
をＫ（Ｋは正の整数）、復号のためのトレースバックを
行う単位であるトレースバック長をｍ（ｍは正の整数）
とする）、前記受信符号を入力とし、各受信符号に対し
て、前記符号器の状態を示す各ノードに各ビットが対応
する２ (K-1) ビットのパスセレクト信号を生成出力する
ＡＣＳ（Add Compare Select）回路と、ビット幅が２
(K-1) でありワード数がｍである記憶領域を有してお
り、前記ＡＣＳ回路から出力されたパスセレクト信号を
ｍ個ずつ記憶する第１、第２及び第３の記憶部と、前記
第１〜第３の記憶部に対する書き込みアドレス及び読み
出しアドレスを生成するアドレス生成回路と、前記第１
〜第３の記憶部のいずれか１つを順次選択し、選択した
記憶部に前記ＡＣＳ回路から出力されたパスセレクト信
号を前記アドレス生成回路によって生成された書き込み
アドレスに従って書き込む信号書き込み回路と、前記第
１〜第３の記憶部のいずれか１つを順次選択し、選択し
た記憶部から前記アドレス生成回路によって生成された
読み出しアドレスに従ってパスセレクト信号を読み出す
信号読み出し回路と、前記ＡＣＳ回路から生成出力され
たパスセレクト信号をｍ個ずつ入力し、入力したｍ個の
パスセレクト信号から、このｍ個のパスセレクト信号の
１つ前のパスセレクト信号において最尤パスが通過する
ノードの番号である開始ノード番号を決定する開始ノー
ド番号決定回路と、前記信号読み出し回路によって読み
出されたｍ個のパスセレクト信号を入力とし、このｍ個
のパスセレクト信号に対して、前記開始ノード番号決定
回路によって決定された開始ノード番号に対応するビッ
トから順にトレースバックを行い、信号を復号するトレ
ースバック回路とを備え、前記ＡＣＳ回路から生成出力
されたｍ個のパスセレクト信号が前記信号書き込み回路
によって前記第１〜第３の記憶部のいずれか１つに書き
込まれると共に前記開始ノード番号決定回路によって開
始ノード番号が決定されると、前記ｍ個のパスセレクト
信号の前に生成されたｍ個のパスセレクト信号が、前記
第１〜第３の記憶部のいずれか１つから書き込みとは逆
の順序で読み出され、読み出されたｍ個のパスセレクト
信号が前記トレースバック回路によって前記開始ノード
番号に対応するビットから順にト レースバックされるも
のである。
【００４３】請求項６の発明により、ＡＣＳ回路から出
力されたパスセレクト信号は、信号書き込み回路によっ
て、第１〜第３の記憶部のいずれか１つにｍ個ずつ順次
書き込まれる。またこのとき、開始ノード番号決定回路
によって、書き込まれたｍ個のパスセレクト信号の１つ
前のパスセレクト信号において最尤パスが通過するノー
ドの番号が決定される。このノード番号が、前記ｍ個の
パスセレクト信号の前に生成されたｍ個のパスセレクト
信号のトレースバックを行う際の開始ノード番号とな
る。開始ノード番号が決定されたｍ個のパスセレクト信
号は、信号読み出し回路によって、第１〜第３の記憶部
のいずれか１つから書き込みとは逆の順序で読み出さ
れ、トレースバック回路によって、決定された開始ノー
ド番号に対応するビットから順にトレースバックされ、
信号が復号される。
力されたパスセレクト信号は、信号書き込み回路によっ
て、第１〜第３の記憶部のいずれか１つにｍ個ずつ順次
書き込まれる。またこのとき、開始ノード番号決定回路
によって、書き込まれたｍ個のパスセレクト信号の１つ
前のパスセレクト信号において最尤パスが通過するノー
ドの番号が決定される。このノード番号が、前記ｍ個の
パスセレクト信号の前に生成されたｍ個のパスセレクト
信号のトレースバックを行う際の開始ノード番号とな
る。開始ノード番号が決定されたｍ個のパスセレクト信
号は、信号読み出し回路によって、第１〜第３の記憶部
のいずれか１つから書き込みとは逆の順序で読み出さ
れ、トレースバック回路によって、決定された開始ノー
ド番号に対応するビットから順にトレースバックされ、
信号が復号される。
【００４４】すなわち、受信符号から生成されたｍ個の
パスセレクト信号を記憶部に書き込む処理と、このｍ個
のパスセレクト信号の前のｍ個のパスセレクト信号につ
いての開始ノード番号を求める処理とを同時に実行する
ことができるので、従来必要であった，開始ノード番号
を求めるために仮のトレースバックを行うための処理時
間を削減することができる。したがって、従来よりも信
号の復号を高速に行うことができる。
パスセレクト信号を記憶部に書き込む処理と、このｍ個
のパスセレクト信号の前のｍ個のパスセレクト信号につ
いての開始ノード番号を求める処理とを同時に実行する
ことができるので、従来必要であった，開始ノード番号
を求めるために仮のトレースバックを行うための処理時
間を削減することができる。したがって、従来よりも信
号の復号を高速に行うことができる。
【００４５】また、従来必要であった，開始ノード番号
を求めるための仮のトレースバックを行うステートが不
要になり、信号復号のために必要なステート数を４から
３に削減することができるので、従来は信号復号を連続
的に行うためには、４ｍ個のパスセレクト信号を記憶可
能であることが必要であったところを、本発明では多く
とも３ｍ個のパスセレクト信号が記憶可能であればよい
ので、パスセレクト信号を記憶するための記憶容量を削
減することができ、大幅な回路の削減が実現できる。ま
た、１ポートメモリを使用することが可能になり、レイ
アウト面積の大幅な削減も可能になり、さらに高速動作
も可能になる。
を求めるための仮のトレースバックを行うステートが不
要になり、信号復号のために必要なステート数を４から
３に削減することができるので、従来は信号復号を連続
的に行うためには、４ｍ個のパスセレクト信号を記憶可
能であることが必要であったところを、本発明では多く
とも３ｍ個のパスセレクト信号が記憶可能であればよい
ので、パスセレクト信号を記憶するための記憶容量を削
減することができ、大幅な回路の削減が実現できる。ま
た、１ポートメモリを使用することが可能になり、レイ
アウト面積の大幅な削減も可能になり、さらに高速動作
も可能になる。
【００４６】そして、請求項７の発明では、前記請求項
６のビタビ復号装置は、前記ＡＣＳ回路から出力された
パスセレクト信号と前記トレースバック回路から出力さ
れた復号信号とを合成して、前記信号書き込み回路に入
力するビット合成回路と、前記信号書き込み回路により
読み出された信号をパスセレクト信号と復号信号とに分
離して出力するビット分離回路とを備えたものとし、前
記第１〜第３の記憶部はビット幅が１でありワード数が
ｍである記憶領域をさらに有しており、前記信号書き込
み回路は、択した記憶部に前記ビット合成回路から入力
された信号を書き込み、前記信号読み出し回路は選択し
た記憶部から読み出した信号を前記ビット分離回路に入
力するものとする。
６のビタビ復号装置は、前記ＡＣＳ回路から出力された
パスセレクト信号と前記トレースバック回路から出力さ
れた復号信号とを合成して、前記信号書き込み回路に入
力するビット合成回路と、前記信号書き込み回路により
読み出された信号をパスセレクト信号と復号信号とに分
離して出力するビット分離回路とを備えたものとし、前
記第１〜第３の記憶部はビット幅が１でありワード数が
ｍである記憶領域をさらに有しており、前記信号書き込
み回路は、択した記憶部に前記ビット合成回路から入力
された信号を書き込み、前記信号読み出し回路は選択し
た記憶部から読み出した信号を前記ビット分離回路に入
力するものとする。
【００４７】請求項７の発明によると、トレースバック
を行うことによって求められた復号信号を時間的に逆転
して出力することができる。
を行うことによって求められた復号信号を時間的に逆転
して出力することができる。
【００４８】また、請求項８の発明では、前記請求項６
のビタビ復号装置におけるアドレス生成回路は、前記受
信符号と同じ周期で生成されるクロック信号のクロック
数を計数し、計数値のｍの剰余を出力するカウンタと、
前記カウンタの出力データを入力とし、該出力データの
（ｍ−１）の補数を生成して出力する補数生成回路とを
備え、前記カウンタの出力データ及び前記補数生成回路
の出力データのうち、一方を書き込みアドレスとして前
記信号書き込み回路に入力し、他方を読み出しアドレス
として前記信号読み出し回路に入力するものとする。
のビタビ復号装置におけるアドレス生成回路は、前記受
信符号と同じ周期で生成されるクロック信号のクロック
数を計数し、計数値のｍの剰余を出力するカウンタと、
前記カウンタの出力データを入力とし、該出力データの
（ｍ−１）の補数を生成して出力する補数生成回路とを
備え、前記カウンタの出力データ及び前記補数生成回路
の出力データのうち、一方を書き込みアドレスとして前
記信号書き込み回路に入力し、他方を読み出しアドレス
として前記信号読み出し回路に入力するものとする。
【００４９】また、請求項９の発明が講じた解決手段
は、入力された受信符号をパストレース方式によって復
号するビタビ復号装置として（送信側の符号器の拘束長
をＫ（Ｋは正の整数）、復号のためのトレースバックを
行う単位であるトレースバック長をｍ（ｍは正の整数）
とする）、前記受信符号を入力とし、各受信符号に対し
て、前記符号器の状態を示す各ノードに各ビットが対応
する２ (K-1) ビットのパスセレクト信号を生成出力する
ＡＣＳ（Add Compare Select）回路と、ビット幅が２
(K-1) でありワード数が（ｍ＋ａ）（ａは０又は正の整
数）である記憶領域を有しており、前記ＡＣＳ回路から
出力されたパスセレクト信号をｍ個ずつ記憶する第１及
び第２の記憶部と、前記第１及び第２の記憶部に対する
書き込みアドレス及び読み出しアドレスを生成するアド
レス生成回路と、前記第１の記憶部及び第２の記憶部の
いずれかを交互に選択し、選択した記憶部に、前記ＡＣ
Ｓ回路から出力されたパスセレクト信号を前記アドレス
生成回路によって生成された書き込みアドレスに従って
書き込む信号書き込み回路と、前記第１の記憶部及び第
２の記憶部のいずれかを交互に選択し、選択した記憶部
から、前記アドレス生成回路によって生成された読み出
しアドレスに従ってパスセレクト信号を読み出す信号読
み出し回路と、前記ＡＣＳ回路から生成出力されたパス
セレクト信号をｍ個ずつ入力し、入力したｍ個のパスセ
レクト信号から、このｍ個のパスセレクト信号の１つ前
のパスセレクト信号において最尤パスが通過するノード
の番号である開始ノード番号を決定する開始ノード番号
決定回路と、前記信号読み出し回路によって読み出され
たｍ個のパスセレクト信号を入力とし、このｍ個のパス
セレクト信号に対して、前記開始ノード番号決定回路に
よって決定された開始ノード番号に対応するビットから
順にトレースバックを行い、信号を復号するトレースバ
ック回路とを備え、前記ＡＣＳ回路から生成出力された
ｍ個のパスセレクト信号が前記信号書き込み回路によっ
て前記第１および第２の記憶部のいずれか１つに書き込
まれると共に前記開始ノード番号決定回路によって開始
ノード番号が決定されると、前記ｍ個のパスセレクト信
号の前に生成されたｍ個のパスセレクト信号が、前記第
１および第２の記憶部のいずれか１つから書き込みとは
逆の順序で読み出され、読み出されたｍ個のパスセレク
ト信号が前記トレースバック回路によって前記開始ノー
ド番号に対応するビットから順にトレースバックされ、
さらに、前記アドレス生成回路は、書き込みアドレスを
昇順に出力するときは該書き込みアドレスにａを加算し
た値を読み出しアドレスとして前記書き込みアドレスと
共に出力する一方、書き込みアドレスを降順に出力する
ときは該書き込みアドレスからａを減算した値を読み出
しアドレスとして前記書き込みアドレスと共に出力し、
前記アドレス生成回路から出力された書き込みアドレス
に従って一の記憶部にｍ個のパスセレクト信号が書き込
まれるとき、前記アドレス生成回路から出力された読み
出しアドレスに従って前記一の記憶部からｍ個のパスセ
レクト信号が読み出されるものである。
は、入力された受信符号をパストレース方式によって復
号するビタビ復号装置として（送信側の符号器の拘束長
をＫ（Ｋは正の整数）、復号のためのトレースバックを
行う単位であるトレースバック長をｍ（ｍは正の整数）
とする）、前記受信符号を入力とし、各受信符号に対し
て、前記符号器の状態を示す各ノードに各ビットが対応
する２ (K-1) ビットのパスセレクト信号を生成出力する
ＡＣＳ（Add Compare Select）回路と、ビット幅が２
(K-1) でありワード数が（ｍ＋ａ）（ａは０又は正の整
数）である記憶領域を有しており、前記ＡＣＳ回路から
出力されたパスセレクト信号をｍ個ずつ記憶する第１及
び第２の記憶部と、前記第１及び第２の記憶部に対する
書き込みアドレス及び読み出しアドレスを生成するアド
レス生成回路と、前記第１の記憶部及び第２の記憶部の
いずれかを交互に選択し、選択した記憶部に、前記ＡＣ
Ｓ回路から出力されたパスセレクト信号を前記アドレス
生成回路によって生成された書き込みアドレスに従って
書き込む信号書き込み回路と、前記第１の記憶部及び第
２の記憶部のいずれかを交互に選択し、選択した記憶部
から、前記アドレス生成回路によって生成された読み出
しアドレスに従ってパスセレクト信号を読み出す信号読
み出し回路と、前記ＡＣＳ回路から生成出力されたパス
セレクト信号をｍ個ずつ入力し、入力したｍ個のパスセ
レクト信号から、このｍ個のパスセレクト信号の１つ前
のパスセレクト信号において最尤パスが通過するノード
の番号である開始ノード番号を決定する開始ノード番号
決定回路と、前記信号読み出し回路によって読み出され
たｍ個のパスセレクト信号を入力とし、このｍ個のパス
セレクト信号に対して、前記開始ノード番号決定回路に
よって決定された開始ノード番号に対応するビットから
順にトレースバックを行い、信号を復号するトレースバ
ック回路とを備え、前記ＡＣＳ回路から生成出力された
ｍ個のパスセレクト信号が前記信号書き込み回路によっ
て前記第１および第２の記憶部のいずれか１つに書き込
まれると共に前記開始ノード番号決定回路によって開始
ノード番号が決定されると、前記ｍ個のパスセレクト信
号の前に生成されたｍ個のパスセレクト信号が、前記第
１および第２の記憶部のいずれか１つから書き込みとは
逆の順序で読み出され、読み出されたｍ個のパスセレク
ト信号が前記トレースバック回路によって前記開始ノー
ド番号に対応するビットから順にトレースバックされ、
さらに、前記アドレス生成回路は、書き込みアドレスを
昇順に出力するときは該書き込みアドレスにａを加算し
た値を読み出しアドレスとして前記書き込みアドレスと
共に出力する一方、書き込みアドレスを降順に出力する
ときは該書き込みアドレスからａを減算した値を読み出
しアドレスとして前記書き込みアドレスと共に出力し、
前記アドレス生成回路から出力された書き込みアドレス
に従って一の記憶部にｍ個のパスセレクト信号が書き込
まれるとき、前記アドレス生成回路から出力された読み
出しアドレスに従って前記一の記憶部からｍ個のパスセ
レクト信号が読み出されるものである。
【００５０】請求項９の発明により、ＡＣＳ回路から出
力されたパスセレクト信号は、信号書き込み回路によっ
て、第１および第２の記憶部のいずれかにｍ個ずつ順次
書き込まれる。またこのとき、開始ノード番号決定回路
によって、書き込まれたｍ個のパスセレクト信号の１つ
前のパスセレクト信号において最尤パスが通過するノー
ドの番号が決定される。このノード番号が、前記ｍ個の
パスセレクト信号の前に生成されたｍ個のパスセレクト
信号のトレースバックを行う際の開始ノード番号とな
る。開始ノード番号が決定されたｍ個のパスセレクト信
号は、信号読み出し回路によって、第１および第２の記
憶部のいずれかから書き込みとは逆の順序で読み出さ
れ、トレースバック回路によって、決定された開始ノー
ド番号に対応するビットから順にトレースバックされ、
信号が復号される。
力されたパスセレクト信号は、信号書き込み回路によっ
て、第１および第２の記憶部のいずれかにｍ個ずつ順次
書き込まれる。またこのとき、開始ノード番号決定回路
によって、書き込まれたｍ個のパスセレクト信号の１つ
前のパスセレクト信号において最尤パスが通過するノー
ドの番号が決定される。このノード番号が、前記ｍ個の
パスセレクト信号の前に生成されたｍ個のパスセレクト
信号のトレースバックを行う際の開始ノード番号とな
る。開始ノード番号が決定されたｍ個のパスセレクト信
号は、信号読み出し回路によって、第１および第２の記
憶部のいずれかから書き込みとは逆の順序で読み出さ
れ、トレースバック回路によって、決定された開始ノー
ド番号に対応するビットから順にトレースバックされ、
信号が復号される。
【００５１】すなわち、受信符号から生成されたｍ個の
パスセレクト信号を記憶部に書き込む処理と、このｍ個
のパスセレクト信号の前のｍ個のパスセレクト信号につ
いての開始ノード番号を求める処理とを同時に実行する
ことができるので、従来必要であった，開始ノード番号
を求めるために仮のトレースバックを行うための処理時
間を削減することができる。したがって、従来よりも信
号の復号を高速に行うことができる。
パスセレクト信号を記憶部に書き込む処理と、このｍ個
のパスセレクト信号の前のｍ個のパスセレクト信号につ
いての開始ノード番号を求める処理とを同時に実行する
ことができるので、従来必要であった，開始ノード番号
を求めるために仮のトレースバックを行うための処理時
間を削減することができる。したがって、従来よりも信
号の復号を高速に行うことができる。
【００５２】さらに、一の記憶部にｍ個のパスセレクト
信号が書き込まれるとき、前記一の記憶部からｍ個のパ
スセレクト信号が読み出される。このとき、前記一の記
憶部に記憶されたパスセレクト信号が読み出される前に
更新されないように、アドレス生成回路から書き込みア
ドレス及び読み出しアドレスが出力される。すなわち、
パスセレクト信号の書き込みとトレースバックとが１つ
の記憶部に対して並行して行われる。しかも、各記憶部
の容量はａワード分増やすだけでよい。したがって、記
憶部の記憶容量を従来の半分近くに減らすことができ、
大幅な回路の削減が実現できる。
信号が書き込まれるとき、前記一の記憶部からｍ個のパ
スセレクト信号が読み出される。このとき、前記一の記
憶部に記憶されたパスセレクト信号が読み出される前に
更新されないように、アドレス生成回路から書き込みア
ドレス及び読み出しアドレスが出力される。すなわち、
パスセレクト信号の書き込みとトレースバックとが１つ
の記憶部に対して並行して行われる。しかも、各記憶部
の容量はａワード分増やすだけでよい。したがって、記
憶部の記憶容量を従来の半分近くに減らすことができ、
大幅な回路の削減が実現できる。
【００５３】そして、請求項１０の発明では、前記請求
項９のビタビ復号装置は、前記ＡＣＳ回路から出力され
たパスセレクト信号と前記トレースバック回路から出力
された復号信号とを合成して、前記信号書き込み回路に
入力するビット合成回路と、前記信号書き込み回路から
読み出された信号をパスセレクト信号と復号信号とに分
離して出力するビット分離回路とを備え、前記第１及び
第２の記憶部はビット幅が１でありワード数が（ｍ＋
ａ）である記憶領域をさらに有しており、前記信号書き
込み回路は選択した記憶部に前記ビット合成回路から入
力された信号を書き込み、前記信号読み出し回路は選択
した記憶部から読み出した信号を前記ビット分離回路に
入力するものである。
項９のビタビ復号装置は、前記ＡＣＳ回路から出力され
たパスセレクト信号と前記トレースバック回路から出力
された復号信号とを合成して、前記信号書き込み回路に
入力するビット合成回路と、前記信号書き込み回路から
読み出された信号をパスセレクト信号と復号信号とに分
離して出力するビット分離回路とを備え、前記第１及び
第２の記憶部はビット幅が１でありワード数が（ｍ＋
ａ）である記憶領域をさらに有しており、前記信号書き
込み回路は選択した記憶部に前記ビット合成回路から入
力された信号を書き込み、前記信号読み出し回路は選択
した記憶部から読み出した信号を前記ビット分離回路に
入力するものである。
【００５４】請求項１０の発明により、トレースバック
を行うことによって求められた復号信号を時間的に逆転
して出力することができる。
を行うことによって求められた復号信号を時間的に逆転
して出力することができる。
【００５５】また、請求項１１の発明では、前記請求項
９のビタビ復号装置におけるアドレス生成回路は、前記
受信符号と同じ周期で生成されるクロック信号のクロッ
ク数を計数し、計数値のｍの剰余を出力するカウンタ
と、前記カウンタの出力データを入力とし、該出力デー
タの（ｍ−１）の補数を生成して出力する補数生成回路
と、前記カウンタの出力データを入力とし、該出力デー
タにオフセット値ａを加算する第１のオフセット加算手
段と、前記補数生成回路の出力データを入力とし、該出
力データにオフセット値ａを加算する第２のオフセット
加算手段と、前記カウンタの出力データ又は前記第２の
オフセット加算手段の出力データのいずれか一方を選択
し、選択したデータを書き込みアドレスとして前記信号
書き込み回路に入力する第１の選択手段と、前記補数生
成回路の出力データ又は前記第１のオフセット加算手段
の出力データのいずれか一方を選択し、選択したデータ
を読み出しアドレスとして前記信号読み出し回路に入力
する第２の選択手段とを備え、前記第１の選択手段によ
って前記カウンタの出力データが選択されたときは前記
第２の選択手段によって前記第１のオフセット加算手段
の出力データが選択される一方、前記第１の選択手段に
よって前記第２のオフセット加算手段の出力データが選
択されたときは前記第２の選択手段によって前記補数生
成回路の出力データが選択されるものとする。
９のビタビ復号装置におけるアドレス生成回路は、前記
受信符号と同じ周期で生成されるクロック信号のクロッ
ク数を計数し、計数値のｍの剰余を出力するカウンタ
と、前記カウンタの出力データを入力とし、該出力デー
タの（ｍ−１）の補数を生成して出力する補数生成回路
と、前記カウンタの出力データを入力とし、該出力デー
タにオフセット値ａを加算する第１のオフセット加算手
段と、前記補数生成回路の出力データを入力とし、該出
力データにオフセット値ａを加算する第２のオフセット
加算手段と、前記カウンタの出力データ又は前記第２の
オフセット加算手段の出力データのいずれか一方を選択
し、選択したデータを書き込みアドレスとして前記信号
書き込み回路に入力する第１の選択手段と、前記補数生
成回路の出力データ又は前記第１のオフセット加算手段
の出力データのいずれか一方を選択し、選択したデータ
を読み出しアドレスとして前記信号読み出し回路に入力
する第２の選択手段とを備え、前記第１の選択手段によ
って前記カウンタの出力データが選択されたときは前記
第２の選択手段によって前記第１のオフセット加算手段
の出力データが選択される一方、前記第１の選択手段に
よって前記第２のオフセット加算手段の出力データが選
択されたときは前記第２の選択手段によって前記補数生
成回路の出力データが選択されるものとする。
【００５６】そして、請求項１２の発明では、前記請求
項６または９記載のビタビ復号装置における開始ノード
番号決定回路は、パスセレクト信号の各ビットに対応す
るすなわち前記符号器の各ノードに対応する２(K-1)
個のノード決定回路を備えており、前記ノード決定回路
は、それぞれ、当該開始ノード番号決定回路に入力され
たパスセレクト信号の，当該ノード決定回路に対応する
ビットを入力とし、このビットに対応するノードに達す
るパスが前記パスセレクト信号の１つ前のパスセレクト
信号において通過したノードの番号を計算するノード番
号計算手段と、ノード番号を記憶するノード番号記憶手
段と、各ノード決定回路が有するノード番号記憶手段に
記憶されたノード番号を入力とし、前記ノード番号計算
手段によって計算された番号のノードに対応するノード
決定回路が有するノード番号記憶手段に記憶されている
ノード番号を選択出力する第１の選択手段と、前記ノー
ド番号計算手段によって計算されたノード番号又は前記
第１の選択手段によって選択出力されたノード番号のい
ずれか一方を選択し、前記ノード番号記憶手段に入力す
る第２の選択手段とを備えたものとする。そして、当該
開始ノード番号決定回路にｍ個のパスセレクト信号が入
力されるとき、前記第２の選択手段は、１番目のパスセ
レクト信号が入力されたときは前記ノード番号計算手段
によって計算されたノード番号を選択する一方、（２〜
ｍ）番目のパスセレクト信号が入力されたときは前記第
１の選択手段によって選択出力されたノード番号を選択
し、ｍ番目のパスセレクト信号が入力された後、前記ノ
ード番号記憶手段に記憶されているノード番号が前記開
始ノード番号になるものとする。
項６または９記載のビタビ復号装置における開始ノード
番号決定回路は、パスセレクト信号の各ビットに対応す
るすなわち前記符号器の各ノードに対応する２(K-1)
個のノード決定回路を備えており、前記ノード決定回路
は、それぞれ、当該開始ノード番号決定回路に入力され
たパスセレクト信号の，当該ノード決定回路に対応する
ビットを入力とし、このビットに対応するノードに達す
るパスが前記パスセレクト信号の１つ前のパスセレクト
信号において通過したノードの番号を計算するノード番
号計算手段と、ノード番号を記憶するノード番号記憶手
段と、各ノード決定回路が有するノード番号記憶手段に
記憶されたノード番号を入力とし、前記ノード番号計算
手段によって計算された番号のノードに対応するノード
決定回路が有するノード番号記憶手段に記憶されている
ノード番号を選択出力する第１の選択手段と、前記ノー
ド番号計算手段によって計算されたノード番号又は前記
第１の選択手段によって選択出力されたノード番号のい
ずれか一方を選択し、前記ノード番号記憶手段に入力す
る第２の選択手段とを備えたものとする。そして、当該
開始ノード番号決定回路にｍ個のパスセレクト信号が入
力されるとき、前記第２の選択手段は、１番目のパスセ
レクト信号が入力されたときは前記ノード番号計算手段
によって計算されたノード番号を選択する一方、（２〜
ｍ）番目のパスセレクト信号が入力されたときは前記第
１の選択手段によって選択出力されたノード番号を選択
し、ｍ番目のパスセレクト信号が入力された後、前記ノ
ード番号記憶手段に記憶されているノード番号が前記開
始ノード番号になるものとする。
【００５７】請求項１２の発明により、前記開始ノード
番号決定回路を簡単な構成によって実現することができ
る。
番号決定回路を簡単な構成によって実現することができ
る。
【００５８】また、請求項１３の発明では、前記請求項
６または９のビタビ復号装置におけるトレースバック回
路は、前記信号読み出し回路によって読み出されたパス
セレクト信号及び前記開始ノード番号決定回路によって
決定された開始ノード番号を入力とし、復号信号を出力
する復号回路と、ｍビットのデータを保持可能である第
１のＬＩＦＯ（Last In First Out メモリ）及び第２の
ＬＩＦＯと、前記第１のＬＩＦＯ及び第２のＬＩＦＯの
いずれか一方を選択し、選択したＬＩＦＯに前記復号回
路から出力されたｍ個の復号信号を入力する第１の選択
手段と、前記第１のＬＩＦＯ及び第２のＬＩＦＯのいず
れか一方を選択し、選択したＬＩＦＯからｍ個の復号信
号を出力する第２の選択手段とを備え、前記第１の選択
手段が前記第１のＬＩＦＯ及び第２のＬＩＦＯのいずれ
か一方を選択して復号信号を入力するとき、前記第２の
選択手段は他方のＬＩＦＯを選択して復号信号を出力す
るものとする。
６または９のビタビ復号装置におけるトレースバック回
路は、前記信号読み出し回路によって読み出されたパス
セレクト信号及び前記開始ノード番号決定回路によって
決定された開始ノード番号を入力とし、復号信号を出力
する復号回路と、ｍビットのデータを保持可能である第
１のＬＩＦＯ（Last In First Out メモリ）及び第２の
ＬＩＦＯと、前記第１のＬＩＦＯ及び第２のＬＩＦＯの
いずれか一方を選択し、選択したＬＩＦＯに前記復号回
路から出力されたｍ個の復号信号を入力する第１の選択
手段と、前記第１のＬＩＦＯ及び第２のＬＩＦＯのいず
れか一方を選択し、選択したＬＩＦＯからｍ個の復号信
号を出力する第２の選択手段とを備え、前記第１の選択
手段が前記第１のＬＩＦＯ及び第２のＬＩＦＯのいずれ
か一方を選択して復号信号を入力するとき、前記第２の
選択手段は他方のＬＩＦＯを選択して復号信号を出力す
るものとする。
【００５９】請求項１３の発明により、トレースバック
を行うことによって求められた復号信号を時間的に逆転
して出力することができる。
を行うことによって求められた復号信号を時間的に逆転
して出力することができる。
【００６０】また、請求項１４の発明が講じた解決手段
は、畳み込み符号化された受信符号をパストレース方式
によって復号するビタビ復号方法として（送信側の符号
器の拘束長をＫ（Ｋは正の整数）、復号のためのトレー
スバックを行う単位であるトレースバック長をｍ（ｍは
正の整数）、シンボルレートをｆ（ｆは正の実数）とす
る）、ビット幅が２(K-1) でありワード数がｍである記
憶領域をそれぞれ有する第１のメモリ、第２のメモリ及
び第３のメモリを設け、入力された受信符号に対して、
前記符号器の状態を示す各ノードに各ビットが対応する
２(K-1) ビットのパスセレクト信号を生成するパスセレ
クト信号生成処理と、生成されたｍ個のパスセレクト信
号を前記第１〜第３のメモリのいずれか１つに書き込む
と同時に、前記ｍ個のパスセレクト信号の１つ前のパス
セレクト信号において最尤パスが通過するノードの番号
を求め、該ノードの番号を前記ｍ個のパスセレクト信号
の前のｍ個のパスセレクト信号に対するトレースバック
の開始ノード番号として決定する開始ノード番号決定処
理と、前記第１〜第３のメモリのいずれか１つから書き
込みとは逆の順序でｍ個のパスセレクト信号を読み出す
と共に、前記開始ノード番号決定処理によって決定され
た開始ノード番号に対応するビットから順にトレースバ
ックを行い復号するトレースバック処理とを備え、各メ
モリの動作状態を（ｍ×ｆ）の時間間隔でステート１、
ステート２及びステート３の順に巡回的に変化させ、ス
テート１において前記開始ノード番号決定処理を実行
し、ステート２において処理を実行せず、ステート３に
おいて前記トレースバック処理を実行するものである。
は、畳み込み符号化された受信符号をパストレース方式
によって復号するビタビ復号方法として（送信側の符号
器の拘束長をＫ（Ｋは正の整数）、復号のためのトレー
スバックを行う単位であるトレースバック長をｍ（ｍは
正の整数）、シンボルレートをｆ（ｆは正の実数）とす
る）、ビット幅が２(K-1) でありワード数がｍである記
憶領域をそれぞれ有する第１のメモリ、第２のメモリ及
び第３のメモリを設け、入力された受信符号に対して、
前記符号器の状態を示す各ノードに各ビットが対応する
２(K-1) ビットのパスセレクト信号を生成するパスセレ
クト信号生成処理と、生成されたｍ個のパスセレクト信
号を前記第１〜第３のメモリのいずれか１つに書き込む
と同時に、前記ｍ個のパスセレクト信号の１つ前のパス
セレクト信号において最尤パスが通過するノードの番号
を求め、該ノードの番号を前記ｍ個のパスセレクト信号
の前のｍ個のパスセレクト信号に対するトレースバック
の開始ノード番号として決定する開始ノード番号決定処
理と、前記第１〜第３のメモリのいずれか１つから書き
込みとは逆の順序でｍ個のパスセレクト信号を読み出す
と共に、前記開始ノード番号決定処理によって決定され
た開始ノード番号に対応するビットから順にトレースバ
ックを行い復号するトレースバック処理とを備え、各メ
モリの動作状態を（ｍ×ｆ）の時間間隔でステート１、
ステート２及びステート３の順に巡回的に変化させ、ス
テート１において前記開始ノード番号決定処理を実行
し、ステート２において処理を実行せず、ステート３に
おいて前記トレースバック処理を実行するものである。
【００６１】また、請求項１５の発明が講じた解決手段
は、畳み込み符号化された受信符号をパストレース方式
によって復号するビタビ復号方法を対象とし（送信側の
符号器の拘束長をＫ（Ｋは正の整数）、復号のためのト
レースバックを行う単位であるトレースバック長をｍ
（ｍは正の整数）、シンボルレートをｆ（ｆは正の実
数）とする）、ビット幅が２(K-1) でありワード数が
（ｍ＋ａ）（ａは０又は正の整数）である記憶領域をそ
れぞれ有する第１のメモリ及び第２のメモリを設け、入
力された受信符号に対して、前記符号器の状態を示す各
ノードに各ビットが対応する２(K-1) ビットのパスセレ
クト信号を生成するパスセレクト信号生成処理と、生成
されたｍ個のパスセレクト信号を前記第１及び第２のメ
モリのいずれかに記憶領域の先頭アドレス０からアドレ
スを昇順にして書き込むと同時に、前記ｍ個のパスセレ
クト信号の１つ前のパスセレクト信号において最尤パス
が通過するノードの番号を求め、該ノードの番号を前記
ｍ個のパスセレクト信号の前のｍ個のパスセレクト信号
に対するトレースバックの開始ノード番号として決定す
る第１の開始ノード番号決定処理と、生成されたｍ個の
パスセレクト信号を前記第１及び第２のメモリのいずれ
かに記憶領域の最後尾アドレス（ｍ＋ａ−１）からアド
レスを降順にして書き込むと同時に、前記ｍ個のパスセ
レクト信号の１つ前のパスセレクト信号において最尤パ
スが通過するノードの番号を求め、該ノードの番号を前
記ｍ個のパスセレクト信号の前のｍ個のパスセレクト信
号に対するトレースバックの開始ノード番号として決定
する第２の開始ノード番号決定処理と、前記第１及び第
２のメモリのいずれかから、記憶領域の最後尾アドレス
（ｍ＋ａ−１）からアドレスを降順にして書き込まれた
ｍ個のパスセレクト信号を書き込みとは逆の順序で読み
出すと共に、決定された開始ノード番号に対応するビッ
トから順にトレースバックを行い復号する第１のトレー
スバック処理と、前記第１及び第２のメモリのいずれか
から、記憶領域の先頭アドレス０からアドレスを昇順に
して書き込まれたｍ個のパスセレクト信号を書き込みと
は逆の順序で読み出すと共に、決定された開始ノード番
号に対応するビットから順にトレースバックを行い復号
する第２のトレースバック処理とを備え、各メモリの動
作状態を（ｍ×ｆ）の時間間隔でステート１、ステート
２、ステート３及びステート４の順に巡回的に変化さ
せ、ステート１において前記第１の開始ノード番号決定
処理及び第１のトレースバック処理を実行し、ステート
２及びステート４において処理を実行せず、ステート３
において前記第２の開始ノード番号決定処理及び第２の
トレースバック処理を実行するものである。
は、畳み込み符号化された受信符号をパストレース方式
によって復号するビタビ復号方法を対象とし（送信側の
符号器の拘束長をＫ（Ｋは正の整数）、復号のためのト
レースバックを行う単位であるトレースバック長をｍ
（ｍは正の整数）、シンボルレートをｆ（ｆは正の実
数）とする）、ビット幅が２(K-1) でありワード数が
（ｍ＋ａ）（ａは０又は正の整数）である記憶領域をそ
れぞれ有する第１のメモリ及び第２のメモリを設け、入
力された受信符号に対して、前記符号器の状態を示す各
ノードに各ビットが対応する２(K-1) ビットのパスセレ
クト信号を生成するパスセレクト信号生成処理と、生成
されたｍ個のパスセレクト信号を前記第１及び第２のメ
モリのいずれかに記憶領域の先頭アドレス０からアドレ
スを昇順にして書き込むと同時に、前記ｍ個のパスセレ
クト信号の１つ前のパスセレクト信号において最尤パス
が通過するノードの番号を求め、該ノードの番号を前記
ｍ個のパスセレクト信号の前のｍ個のパスセレクト信号
に対するトレースバックの開始ノード番号として決定す
る第１の開始ノード番号決定処理と、生成されたｍ個の
パスセレクト信号を前記第１及び第２のメモリのいずれ
かに記憶領域の最後尾アドレス（ｍ＋ａ−１）からアド
レスを降順にして書き込むと同時に、前記ｍ個のパスセ
レクト信号の１つ前のパスセレクト信号において最尤パ
スが通過するノードの番号を求め、該ノードの番号を前
記ｍ個のパスセレクト信号の前のｍ個のパスセレクト信
号に対するトレースバックの開始ノード番号として決定
する第２の開始ノード番号決定処理と、前記第１及び第
２のメモリのいずれかから、記憶領域の最後尾アドレス
（ｍ＋ａ−１）からアドレスを降順にして書き込まれた
ｍ個のパスセレクト信号を書き込みとは逆の順序で読み
出すと共に、決定された開始ノード番号に対応するビッ
トから順にトレースバックを行い復号する第１のトレー
スバック処理と、前記第１及び第２のメモリのいずれか
から、記憶領域の先頭アドレス０からアドレスを昇順に
して書き込まれたｍ個のパスセレクト信号を書き込みと
は逆の順序で読み出すと共に、決定された開始ノード番
号に対応するビットから順にトレースバックを行い復号
する第２のトレースバック処理とを備え、各メモリの動
作状態を（ｍ×ｆ）の時間間隔でステート１、ステート
２、ステート３及びステート４の順に巡回的に変化さ
せ、ステート１において前記第１の開始ノード番号決定
処理及び第１のトレースバック処理を実行し、ステート
２及びステート４において処理を実行せず、ステート３
において前記第２の開始ノード番号決定処理及び第２の
トレースバック処理を実行するものである。
【００６２】請求項１６の発明が講じた解決手段は、畳
み込み符号化された受信符号をパストレース方式によっ
て復号するビタビ復号装置として、受信符号から生成さ
れた１トレースバック長分のパスセレクト信号を記憶部
に書き込むとともに、前記記憶部に書き込まれたパスセ
レクト信号から、このパスセレクト信号の前の１トレー
スバック長分のパスセレクト信号における最尤パスの終
端のノード番号を求め、このノード番号を開始ノード番
号として、前記記憶部に書き込まれたパスセレクト信号
の前のパスセレクト信号に対してトレースバックを行
い、信号を復号するものである。
み込み符号化された受信符号をパストレース方式によっ
て復号するビタビ復号装置として、受信符号から生成さ
れた１トレースバック長分のパスセレクト信号を記憶部
に書き込むとともに、前記記憶部に書き込まれたパスセ
レクト信号から、このパスセレクト信号の前の１トレー
スバック長分のパスセレクト信号における最尤パスの終
端のノード番号を求め、このノード番号を開始ノード番
号として、前記記憶部に書き込まれたパスセレクト信号
の前のパスセレクト信号に対してトレースバックを行
い、信号を復号するものである。
【００６３】
【発明の実施の形態】（第１の実施形態） 図１は、本発明の第１の実施形態に係るビタビ復号装置
の構成を示すブロック図である。本実施形態では、トレ
ースバック長をｍ、符号器の拘束長をＫ、シンボルレー
トをｆとする。
の構成を示すブロック図である。本実施形態では、トレ
ースバック長をｍ、符号器の拘束長をＫ、シンボルレー
トをｆとする。
【００６４】図１において、１００は受信符号を入力と
し、パスセレクト信号（ＰＳ信号）を出力するＡＣＳ
（Add Compare Select）回路である。１０１は第１の記
憶部としての第１のメモリ、１０２は第２の記憶部とし
ての第２のメモリ、１０３は第３の記憶部としての第３
のメモリであり、それぞれ、データビット幅が
２(K-1)、ワード数がｍである１ポートＲＡＭ（ランダ
ムアクセスメモリ）からなる。１０４は、第１のメモリ
１０１、第２のメモリ１０２及び第３のメモリ１０３の
うち１つを選択し、選択したメモリにＡＣＳ回路１００
から出力されるＰＳ信号を書き込む信号書き込み回路、
１０５は、第１のメモリ１０１、第２のメモリ１０２及
び第３のメモリ１０３のうち１つを選択し、選択したメ
モリからＰＳ信号を読み出す信号読み出し回路である。
し、パスセレクト信号（ＰＳ信号）を出力するＡＣＳ
（Add Compare Select）回路である。１０１は第１の記
憶部としての第１のメモリ、１０２は第２の記憶部とし
ての第２のメモリ、１０３は第３の記憶部としての第３
のメモリであり、それぞれ、データビット幅が
２(K-1)、ワード数がｍである１ポートＲＡＭ（ランダ
ムアクセスメモリ）からなる。１０４は、第１のメモリ
１０１、第２のメモリ１０２及び第３のメモリ１０３の
うち１つを選択し、選択したメモリにＡＣＳ回路１００
から出力されるＰＳ信号を書き込む信号書き込み回路、
１０５は、第１のメモリ１０１、第２のメモリ１０２及
び第３のメモリ１０３のうち１つを選択し、選択したメ
モリからＰＳ信号を読み出す信号読み出し回路である。
【００６５】また、１０６はＡＣＳ回路１００から出力
されるＰＳ信号を入力とし、最尤パスの開始ノード番号
を決定する開始ノード番号決定回路であり、その内部構
成は符号器の拘束長Ｋによって異なる。開始ノード番号
決定回路１０６の内部構成及び動作については後述す
る。
されるＰＳ信号を入力とし、最尤パスの開始ノード番号
を決定する開始ノード番号決定回路であり、その内部構
成は符号器の拘束長Ｋによって異なる。開始ノード番号
決定回路１０６の内部構成及び動作については後述す
る。
【００６６】１１１は、開始ノード番号決定回路１０６
から出力される最尤パスの開始ノード番号及び信号読み
出し回路１０５から出力されるＰＳ信号を入力とし、ト
レースバックを行って信号を復号するトレースバック回
路である。トレースバック回路１１１において、１１２
はノード番号記憶手段、１１３はノード番号記憶手段１
１２の出力データを入力とし、信号読み出し回路１０５
から出力されるＰＳ信号の特定のビットを選択出力する
ビット選択回路、１１４はビット選択回路１１３の出力
ビット及びノード番号記憶手段１１２の記憶データを入
力とし、１シンボル前のノード番号を計算するノード番
号計算手段、１１５は開始ノード番号決定回路１０６の
出力データ及びノード番号計算手段１１４の出力データ
を入力とし、いずれか一方のデータを前記ノード番号記
憶手段１１２に選択出力する選択手段である。ノード番
号記憶手段１１２、ビット選択回路１１３、ノード番号
計算手段１１４、及び選択手段１１５によって復号回路
が構成されている。
から出力される最尤パスの開始ノード番号及び信号読み
出し回路１０５から出力されるＰＳ信号を入力とし、ト
レースバックを行って信号を復号するトレースバック回
路である。トレースバック回路１１１において、１１２
はノード番号記憶手段、１１３はノード番号記憶手段１
１２の出力データを入力とし、信号読み出し回路１０５
から出力されるＰＳ信号の特定のビットを選択出力する
ビット選択回路、１１４はビット選択回路１１３の出力
ビット及びノード番号記憶手段１１２の記憶データを入
力とし、１シンボル前のノード番号を計算するノード番
号計算手段、１１５は開始ノード番号決定回路１０６の
出力データ及びノード番号計算手段１１４の出力データ
を入力とし、いずれか一方のデータを前記ノード番号記
憶手段１１２に選択出力する選択手段である。ノード番
号記憶手段１１２、ビット選択回路１１３、ノード番号
計算手段１１４、及び選択手段１１５によって復号回路
が構成されている。
【００６７】また、１１６は第１のＬＩＦＯ（Last In
First Out メモリ）、１１７は第２のＬＩＦＯ、１１８
はビット選択回路１１３の出力ビットを、第１のＬＩＦ
Ｏ１１６又は第２のＬＩＦＯ１１７のいずれか一方に入
力する第１の選択手段、１１９は第１のＬＩＦＯ１１６
又は第２のＬＩＦＯ１１７のうち、第１の選択手段１１
８が選択していない方のＬＩＦＯの出力データを選択出
力する第２の選択手段である。
First Out メモリ）、１１７は第２のＬＩＦＯ、１１８
はビット選択回路１１３の出力ビットを、第１のＬＩＦ
Ｏ１１６又は第２のＬＩＦＯ１１７のいずれか一方に入
力する第１の選択手段、１１９は第１のＬＩＦＯ１１６
又は第２のＬＩＦＯ１１７のうち、第１の選択手段１１
８が選択していない方のＬＩＦＯの出力データを選択出
力する第２の選択手段である。
【００６８】１２０は、第１〜第３のメモリ１０１、１
０２、１０３の書き込みアドレス及び読み出しアドレス
を生成し、信号書き込み回路１０４又は信号読み出し回
路１０５に出力するアドレス生成回路である。１２３
は、装置全体の動作タイミングを制御するタイミング生
成回路である。アドレス生成回路１２０において、１２
１はタイミング生成回路１２３から出力されるクロック
信号（受信符号が入力されるタイミングに同期してい
る）を周期ｍで計数するカウンタ、１２２はカウンタ１
２１の計数データに対して（ｍ−１）の補数を生成する
する補数生成回路である。
０２、１０３の書き込みアドレス及び読み出しアドレス
を生成し、信号書き込み回路１０４又は信号読み出し回
路１０５に出力するアドレス生成回路である。１２３
は、装置全体の動作タイミングを制御するタイミング生
成回路である。アドレス生成回路１２０において、１２
１はタイミング生成回路１２３から出力されるクロック
信号（受信符号が入力されるタイミングに同期してい
る）を周期ｍで計数するカウンタ、１２２はカウンタ１
２１の計数データに対して（ｍ−１）の補数を生成する
する補数生成回路である。
【００６９】図２は開始ノード番号決定回路１０６の内
部構成を示すブロック図である。開始ノード番号決定回
路１０６内には、ＡＣＳ回路１００から出力されるＰＳ
信号の各ビットに対して、ノード番号計算手段、ノード
番号記憶手段、第１の選択手段及び第２の選択手段から
なるノード決定回路がそれぞれ構成される。ＰＳ信号の
ビット数は２(K-1) であるので、２(K-1) 個のノード決
定回路が開始ノード番号決定回路１０６内に構成される
ことになる。図２は符号器の拘束長Ｋが３である場合を
示しており、４（＝２2 ）個のノード番号計算手段１０
７ａ〜１０７ｄ、４個のノード番号記憶手段１０８ａ〜
１０８ｄ、４個の第１の選択手段１０９ａ〜１０９ｄ及
び４個の第２の選択手段１１０ａ〜１１０ｄが構成され
ている。
部構成を示すブロック図である。開始ノード番号決定回
路１０６内には、ＡＣＳ回路１００から出力されるＰＳ
信号の各ビットに対して、ノード番号計算手段、ノード
番号記憶手段、第１の選択手段及び第２の選択手段から
なるノード決定回路がそれぞれ構成される。ＰＳ信号の
ビット数は２(K-1) であるので、２(K-1) 個のノード決
定回路が開始ノード番号決定回路１０６内に構成される
ことになる。図２は符号器の拘束長Ｋが３である場合を
示しており、４（＝２2 ）個のノード番号計算手段１０
７ａ〜１０７ｄ、４個のノード番号記憶手段１０８ａ〜
１０８ｄ、４個の第１の選択手段１０９ａ〜１０９ｄ及
び４個の第２の選択手段１１０ａ〜１１０ｄが構成され
ている。
【００７０】以上のように構成されたビタビ復号装置に
ついて、その動作を説明する。
ついて、その動作を説明する。
【００７１】まず、開始ノード番号決定回路１０６の動
作について説明する。図３は、図２に示す開始ノード番
号決定回路１０６の動作を説明するための図である。同
図中、（ａ）は各時刻におけるＰＳ信号及び最尤パスを
示すトレリス線図であり、各時刻の各ノードの肩に示し
た数字がＰＳ信号であり、実線が最尤パスを示してい
る。また（ｂ）は、各時刻におけるノード番号記憶手段
１０８ａ〜１０８ｄの記憶内容を表す図である。
作について説明する。図３は、図２に示す開始ノード番
号決定回路１０６の動作を説明するための図である。同
図中、（ａ）は各時刻におけるＰＳ信号及び最尤パスを
示すトレリス線図であり、各時刻の各ノードの肩に示し
た数字がＰＳ信号であり、実線が最尤パスを示してい
る。また（ｂ）は、各時刻におけるノード番号記憶手段
１０８ａ〜１０８ｄの記憶内容を表す図である。
【００７２】従来技術の項で説明したように、ノードｉ
のＰＳ信号をＰＳi としたとき、最尤パスが１シンボル
前に通過するノードの番号ｊは、 ｊ＝ＰＳi ・２(K-2) ＋［ｉ／２］ ・・・（１） （ただし、［ｘ］はｘを越えない最大の整数を意味す
る）で表される。各ノード番号計算手段１０７ａ〜１０
７ｄは、式（１）の計算を、対応するノードに対してそ
れぞれ行う。
のＰＳ信号をＰＳi としたとき、最尤パスが１シンボル
前に通過するノードの番号ｊは、 ｊ＝ＰＳi ・２(K-2) ＋［ｉ／２］ ・・・（１） （ただし、［ｘ］はｘを越えない最大の整数を意味す
る）で表される。各ノード番号計算手段１０７ａ〜１０
７ｄは、式（１）の計算を、対応するノードに対してそ
れぞれ行う。
【００７３】まず、時刻Ｔ1 において、各ノードに対応
するＰＳ信号は｛０，１，０，１｝なので、各ノード番
号計算手段１０８ａ〜１０８ｄの出力データは｛０，
２，１，３｝となる。このデータは、時刻Ｔ1 において
各ノードに到達するパスが、時刻（Ｔ1 −ｆ）において
通過するノードの番号を示している。このとき、選択手
段１０９ａ〜１０９ｄは、各ノード番号計算手段１０７
ａ〜１０７ｄの出力データを各ノード番号記憶手段１０
８ａ〜１０８ｄにそれぞれ入力する。
するＰＳ信号は｛０，１，０，１｝なので、各ノード番
号計算手段１０８ａ〜１０８ｄの出力データは｛０，
２，１，３｝となる。このデータは、時刻Ｔ1 において
各ノードに到達するパスが、時刻（Ｔ1 −ｆ）において
通過するノードの番号を示している。このとき、選択手
段１０９ａ〜１０９ｄは、各ノード番号計算手段１０７
ａ〜１０７ｄの出力データを各ノード番号記憶手段１０
８ａ〜１０８ｄにそれぞれ入力する。
【００７４】次に、時刻（Ｔ1 ＋ｆ）において、各ノー
ドに対応するＰＳ信号は｛０，０，０，１｝なので、各
ノード番号計算手段１０７ａ〜１０７ｄの出力データは
｛０，０，１，３｝となる。このデータは、時刻（Ｔ1
＋ｆ）において各ノードに到達するパスが、時刻Ｔ1 に
おいて通過するノードの番号を示している。このとき、
第１の選択手段１０９ａ〜１０９ｄは、各ノード番号計
算手段１０７ａ〜１０７ｄの出力データに従ってノード
番号記憶手段１０８ａ〜１０８ｄの中の１つを選択し、
選択したノード番号記憶手段の記憶データを出力する。
第２の選択手段１１０ａ〜１１０ｄは、各ノード番号計
算手段１０７ａ〜１０７ｄの出力データを選択せず、第
１の選択手段１０９ａ〜１０９ｄの出力データを選択し
て、ノード番号記憶手段１０８ａ〜１０８ｄにそれぞれ
入力する。
ドに対応するＰＳ信号は｛０，０，０，１｝なので、各
ノード番号計算手段１０７ａ〜１０７ｄの出力データは
｛０，０，１，３｝となる。このデータは、時刻（Ｔ1
＋ｆ）において各ノードに到達するパスが、時刻Ｔ1 に
おいて通過するノードの番号を示している。このとき、
第１の選択手段１０９ａ〜１０９ｄは、各ノード番号計
算手段１０７ａ〜１０７ｄの出力データに従ってノード
番号記憶手段１０８ａ〜１０８ｄの中の１つを選択し、
選択したノード番号記憶手段の記憶データを出力する。
第２の選択手段１１０ａ〜１１０ｄは、各ノード番号計
算手段１０７ａ〜１０７ｄの出力データを選択せず、第
１の選択手段１０９ａ〜１０９ｄの出力データを選択し
て、ノード番号記憶手段１０８ａ〜１０８ｄにそれぞれ
入力する。
【００７５】ここで、第１の選択手段１０９ａ〜１０９
ｄは、各ノード番号計算手段１０７ａ〜１０７ｄの出力
データが示す番号のノードに対応するノード番号記憶手
段を選択する。例えば、ノード番号計算手段１０７ａの
出力データは“０”なので、第１の選択手段１０９ａ
は、ノード０に対応するノード番号記憶手段１０８ａの
記憶データを選択出力する。時刻Ｔ1 におけるノード番
号記憶手段１０８ａの記憶データは“０”であったの
で、ノード番号記憶手段１０８ａには“０”が入力され
る。
ｄは、各ノード番号計算手段１０７ａ〜１０７ｄの出力
データが示す番号のノードに対応するノード番号記憶手
段を選択する。例えば、ノード番号計算手段１０７ａの
出力データは“０”なので、第１の選択手段１０９ａ
は、ノード０に対応するノード番号記憶手段１０８ａの
記憶データを選択出力する。時刻Ｔ1 におけるノード番
号記憶手段１０８ａの記憶データは“０”であったの
で、ノード番号記憶手段１０８ａには“０”が入力され
る。
【００７６】また、ノード番号計算手段１０７ｃの出力
データは“１”なので、第１の選択手段１０９ｃは、ノ
ード１に対応するノード番号記憶手段１０８ｂの記憶デ
ータを選択出力する。時刻Ｔ1 におけるノード番号記憶
手段１０８ｂの記憶データは“２”であったので、ノー
ド番号記憶手段１０８ｃには“２”が入力される。
データは“１”なので、第１の選択手段１０９ｃは、ノ
ード１に対応するノード番号記憶手段１０８ｂの記憶デ
ータを選択出力する。時刻Ｔ1 におけるノード番号記憶
手段１０８ｂの記憶データは“２”であったので、ノー
ド番号記憶手段１０８ｃには“２”が入力される。
【００７７】このようにして、各ノード番号記憶手段１
０８ａ〜１０８ｄの記憶データは｛０，２，１，３｝か
ら｛０，０，２，３｝に更新される。このデータは、時
刻（Ｔ1 ＋ｆ）において各ノードに到達するパスが、時
刻（Ｔ1 −ｆ）において通過するノードの番号を示して
いる。
０８ａ〜１０８ｄの記憶データは｛０，２，１，３｝か
ら｛０，０，２，３｝に更新される。このデータは、時
刻（Ｔ1 ＋ｆ）において各ノードに到達するパスが、時
刻（Ｔ1 −ｆ）において通過するノードの番号を示して
いる。
【００７８】同様に、時間ｆが経過する毎に、各ノード
番号記憶手段１０８ａ〜１０８ｄの記憶データは更新さ
れる。時刻（Ｔ1 ＋５ｆ）において、全てのノード番号
記憶手段１０８ａ〜１０８ｄの記憶データは“０”にな
り一致する。これは、最尤パスが時刻（Ｔ1 −ｆ）にお
いてノード０を通過したことが、時刻（Ｔ1 ＋５ｆ）に
おいて検出できたことを意味している。トレースバック
長ｍを十分大きくとることによって、ＰＳ信号の読み込
みと共に、最尤パスが時間（ｍ−１）ｆ前に通過したノ
ードの番号を求めることができる。
番号記憶手段１０８ａ〜１０８ｄの記憶データは更新さ
れる。時刻（Ｔ1 ＋５ｆ）において、全てのノード番号
記憶手段１０８ａ〜１０８ｄの記憶データは“０”にな
り一致する。これは、最尤パスが時刻（Ｔ1 −ｆ）にお
いてノード０を通過したことが、時刻（Ｔ1 ＋５ｆ）に
おいて検出できたことを意味している。トレースバック
長ｍを十分大きくとることによって、ＰＳ信号の読み込
みと共に、最尤パスが時間（ｍ−１）ｆ前に通過したノ
ードの番号を求めることができる。
【００７９】すなわち、本実施形態は、ＰＳ信号の読み
込みと同時に、開始ノード番号決定回路１０６によって
最尤パスが通過したノードの番号を検出することができ
ることを特徴とする。
込みと同時に、開始ノード番号決定回路１０６によって
最尤パスが通過したノードの番号を検出することができ
ることを特徴とする。
【００８０】図４は、図１に示すビタビ復号装置の動作
を説明するための図である。本実施形態に係るＡＣＳ回
路１００の動作は従来例と同様であり、図４（ａ）に実
線で示すような最尤パスを構成するＰＳ信号が、時刻Ｔ
0 からＴ5 にかけてＡＣＳ回路１００から出力されたと
する。
を説明するための図である。本実施形態に係るＡＣＳ回
路１００の動作は従来例と同様であり、図４（ａ）に実
線で示すような最尤パスを構成するＰＳ信号が、時刻Ｔ
0 からＴ5 にかけてＡＣＳ回路１００から出力されたと
する。
【００８１】図４（ｂ）に示すように、第１〜第３のメ
モリはそれぞれ、ステート１〜３の３つの状態を巡回的
に繰り返していく。例えば、第１のメモリ１０１は、時
刻Ｔ0 からＴ1 までがステート１、時刻Ｔ1 からＴ2 ま
でがステート２、時刻Ｔ2 からＴ3 までがステート３と
なる。また、第２のメモリ１０２は、時刻Ｔ1 から順に
ステート１、２、３と変化していき、第３のメモリ１０
３は、時刻Ｔ2 から順にステート１、２、３と変化して
いく。各ステートの時間間隔は、ｍ×ｆ（トレースバッ
ク長×シンボルレート）である。
モリはそれぞれ、ステート１〜３の３つの状態を巡回的
に繰り返していく。例えば、第１のメモリ１０１は、時
刻Ｔ0 からＴ1 までがステート１、時刻Ｔ1 からＴ2 ま
でがステート２、時刻Ｔ2 からＴ3 までがステート３と
なる。また、第２のメモリ１０２は、時刻Ｔ1 から順に
ステート１、２、３と変化していき、第３のメモリ１０
３は、時刻Ｔ2 から順にステート１、２、３と変化して
いく。各ステートの時間間隔は、ｍ×ｆ（トレースバッ
ク長×シンボルレート）である。
【００８２】また、アドレス生成回路１２０におけるカ
ウンタ１２１は、タイミング生成回路１２３からシンボ
ルレートｆ毎に出力されるクロックを周期ｍで計数す
る。時刻Ｔ0 において、カウンタ１２１の計数値は０で
あるとする。
ウンタ１２１は、タイミング生成回路１２３からシンボ
ルレートｆ毎に出力されるクロックを周期ｍで計数す
る。時刻Ｔ0 において、カウンタ１２１の計数値は０で
あるとする。
【００８３】まず、時刻Ｔ0 からＴ1 において、第１の
メモリ１０１がステート１となり、ＡＣＳ回路１００か
ら出力されるＰＳ信号が信号書き込み回路１０４によっ
て第１のメモリ１０１に書き込まれる。カウンタ１２１
の計数値を書き込みアドレスとすることにより、第１の
メモリ１０１には、アドレス０からアドレス（ｍ−１）
まで、順次ＰＳ信号が書き込まれる。
メモリ１０１がステート１となり、ＡＣＳ回路１００か
ら出力されるＰＳ信号が信号書き込み回路１０４によっ
て第１のメモリ１０１に書き込まれる。カウンタ１２１
の計数値を書き込みアドレスとすることにより、第１の
メモリ１０１には、アドレス０からアドレス（ｍ−１）
まで、順次ＰＳ信号が書き込まれる。
【００８４】時刻Ｔ1 からＴ2 において、第１のメモリ
１０１はステート２となり、休止状態となる。このとき
第１のメモリに書き込まれたＰＳ信号をトレースバック
できないのは、時間Ｔ0 からＴ1 までの最尤パスの終端
ノードの番号である開始ノード番号Ａがまだ決定できな
いからである。
１０１はステート２となり、休止状態となる。このとき
第１のメモリに書き込まれたＰＳ信号をトレースバック
できないのは、時間Ｔ0 からＴ1 までの最尤パスの終端
ノードの番号である開始ノード番号Ａがまだ決定できな
いからである。
【００８５】代わって、第２のメモリ１０２がステート
１となり、アドレス０からアドレス（ｍ−１）まで、順
次ＰＳ信号が書き込まれる。このとき、ＰＳ信号は開始
ノード番号決定回路１０６にも順次入力され、すでに説
明したように、時刻（Ｔ2 −ｆ）において、最尤パスが
時刻（Ｔ1 −ｆ）において通過するノードの番号がノー
ド番号記憶手段１０８ａ〜１０８ｄに記憶されている。
この番号は、第１のメモリ１０１に書き込まれたＰＳ信
号が示す最尤パスの開始ノード番号Ａを意味している。
したがって、ステート１の動作では、ＰＳ信号をメモリ
に書き込むと同時に、その前に別のメモリに書き込まれ
たＰＳ信号が示す最尤パスの開始ノード番号Ａを検出す
ることが可能となる。
１となり、アドレス０からアドレス（ｍ−１）まで、順
次ＰＳ信号が書き込まれる。このとき、ＰＳ信号は開始
ノード番号決定回路１０６にも順次入力され、すでに説
明したように、時刻（Ｔ2 −ｆ）において、最尤パスが
時刻（Ｔ1 −ｆ）において通過するノードの番号がノー
ド番号記憶手段１０８ａ〜１０８ｄに記憶されている。
この番号は、第１のメモリ１０１に書き込まれたＰＳ信
号が示す最尤パスの開始ノード番号Ａを意味している。
したがって、ステート１の動作では、ＰＳ信号をメモリ
に書き込むと同時に、その前に別のメモリに書き込まれ
たＰＳ信号が示す最尤パスの開始ノード番号Ａを検出す
ることが可能となる。
【００８６】時刻Ｔ2 からＴ3 において、第２のメモリ
１０２はステート２となり、休止状態となる。代わって
第３のメモリ１０３がステート１となり、アドレス０か
らアドレス（ｍ−１）まで、順次ＰＳ信号が書き込まれ
る。また、第１のメモリ１０１はステート３となり、開
始ノード番号Ａからトレースバックが行われる。
１０２はステート２となり、休止状態となる。代わって
第３のメモリ１０３がステート１となり、アドレス０か
らアドレス（ｍ−１）まで、順次ＰＳ信号が書き込まれ
る。また、第１のメモリ１０１はステート３となり、開
始ノード番号Ａからトレースバックが行われる。
【００８７】ステート３において行われるトレースバッ
ク動作について説明する。ここで、拘束長Ｋを３、トレ
ースバック長ｍを６とし、第１のメモリ１０１には、図
３（ａ）に示すような時刻Ｔ0 から時刻（Ｔ0 ＋５ｆ）
までのＰＳ信号が６シンボル分書き込まれているものと
する。
ク動作について説明する。ここで、拘束長Ｋを３、トレ
ースバック長ｍを６とし、第１のメモリ１０１には、図
３（ａ）に示すような時刻Ｔ0 から時刻（Ｔ0 ＋５ｆ）
までのＰＳ信号が６シンボル分書き込まれているものと
する。
【００８８】また、読み出しアドレスとして補数生成回
路１２２から出力されるデータが用いられる。時刻Ｔ2
において、カウンタ１２１の計数値は０であるので、補
数生成回路１２２の出力は５である。
路１２２から出力されるデータが用いられる。時刻Ｔ2
において、カウンタ１２１の計数値は０であるので、補
数生成回路１２２の出力は５である。
【００８９】時刻Ｔ2 において、開始ノード番号決定回
路１０６内のノード番号記憶手段１０８ａ〜１０８ｄに
記憶されているノード番号が、トレースバック回路１１
１内の選択手段１１５を介してノード番号記憶手段１１
２に入力される。このノード番号は、時刻Ｔ0 からＴ1
の間の最尤パスの終端ノードの番号すなわち開始ノード
番号Ａであり、図３（ａ）に示す最尤パスでは１とな
る。ビット選択回路１１３は、第１のメモリ１０１のア
ドレス５から信号読み出し回路１０５によって読み出さ
れたデータ｛００１１｝（このデータは時刻（Ｔ0 ＋５
ｆ）におけるＰＳ信号である）から、ノード番号記憶手
段１１２に記憶されたノード番号に対応するビットデー
タを選択出力する。この場合、ノード番号記憶手段１１
２に記憶されたノード番号は１であるので、データ｛０
０１１｝のうち第２ビットの“０”がビット選択回路１
１３から出力される。ビタビ復号の原理では、このビッ
トデータ（時刻（Ｔ0 ＋５ｆ）のノード１におけるＰＳ
信号）が時刻（Ｔ0 ＋５ｆ）における復号信号となる。
路１０６内のノード番号記憶手段１０８ａ〜１０８ｄに
記憶されているノード番号が、トレースバック回路１１
１内の選択手段１１５を介してノード番号記憶手段１１
２に入力される。このノード番号は、時刻Ｔ0 からＴ1
の間の最尤パスの終端ノードの番号すなわち開始ノード
番号Ａであり、図３（ａ）に示す最尤パスでは１とな
る。ビット選択回路１１３は、第１のメモリ１０１のア
ドレス５から信号読み出し回路１０５によって読み出さ
れたデータ｛００１１｝（このデータは時刻（Ｔ0 ＋５
ｆ）におけるＰＳ信号である）から、ノード番号記憶手
段１１２に記憶されたノード番号に対応するビットデー
タを選択出力する。この場合、ノード番号記憶手段１１
２に記憶されたノード番号は１であるので、データ｛０
０１１｝のうち第２ビットの“０”がビット選択回路１
１３から出力される。ビタビ復号の原理では、このビッ
トデータ（時刻（Ｔ0 ＋５ｆ）のノード１におけるＰＳ
信号）が時刻（Ｔ0 ＋５ｆ）における復号信号となる。
【００９０】次に、ノード番号計算手段１１４は、ノー
ド番号記憶手段１１２に記憶されているノード番号及び
ビット選択回路１１３から出力される復号信号から、１
シンボル前のノード番号を計算する。この計算は式
（１）に基づいて行われ、計算結果は、時刻（Ｔ2 ＋
ｆ）において、選択手段１１５を介してノード番号記憶
手段１１２に入力される。この場合のノード番号は０と
なる。
ド番号記憶手段１１２に記憶されているノード番号及び
ビット選択回路１１３から出力される復号信号から、１
シンボル前のノード番号を計算する。この計算は式
（１）に基づいて行われ、計算結果は、時刻（Ｔ2 ＋
ｆ）において、選択手段１１５を介してノード番号記憶
手段１１２に入力される。この場合のノード番号は０と
なる。
【００９１】時刻（Ｔ2 ＋ｆ）において、ビット選択回
路１１３は、第１のメモリ１０１のアドレス４から信号
読み出し回路１０５によって読み出されたデータ｛１０
０１｝（このデータは時刻（Ｔ0 ＋４ｆ）におけるＰＳ
信号である）から、ノード番号記憶手段１１２に記憶さ
れたノード番号に対応するビットデータを選択出力す
る。この場合、ノード番号記憶手段１１２に記憶された
ノード番号は０であるので、データ｛１００１｝のうち
第１ビットの“１”がビット選択回路１１３から復号信
号として出力される。以下、同様の手順によって最尤パ
スの復号が実行され、復号信号は｛０，１，１，０，
０，０｝となる。
路１１３は、第１のメモリ１０１のアドレス４から信号
読み出し回路１０５によって読み出されたデータ｛１０
０１｝（このデータは時刻（Ｔ0 ＋４ｆ）におけるＰＳ
信号である）から、ノード番号記憶手段１１２に記憶さ
れたノード番号に対応するビットデータを選択出力す
る。この場合、ノード番号記憶手段１１２に記憶された
ノード番号は０であるので、データ｛１００１｝のうち
第１ビットの“１”がビット選択回路１１３から復号信
号として出力される。以下、同様の手順によって最尤パ
スの復号が実行され、復号信号は｛０，１，１，０，
０，０｝となる。
【００９２】ところが、復号は時刻（Ｔ0 ＋５ｆ）から
時刻Ｔ0 まで過去に遡って行われたことになるので、得
られた復号信号を時間的に逆転する必要がある。このた
め、トレースバック回路１１１は第１のＬＩＦＯ１１６
及び第２のＬＩＦＯ１１７を備えている。
時刻Ｔ0 まで過去に遡って行われたことになるので、得
られた復号信号を時間的に逆転する必要がある。このた
め、トレースバック回路１１１は第１のＬＩＦＯ１１６
及び第２のＬＩＦＯ１１７を備えている。
【００９３】まず、時刻Ｔ2 からＴ3 の間は、ビット選
択回路１１３から出力される復号信号は、選択手段１１
８を介して第１のＬＩＦＯ１１６に入力される。次に、
時刻Ｔ3 からＴ4 の間は、ビット選択回路１１３から出
力される復号信号は選択手段１１８を介して第２のＬＩ
ＦＯ１１７に入力されると共に、第１のＬＩＦＯ１１６
から選択手段１１９を介して復号信号が出力される。こ
の復号信号は、ビット選択回路１１３から出力される復
号信号とは時間関係が逆転しており、｛０，０，０，
１，１，０｝となる。この信号列が、真の復号信号とな
る。
択回路１１３から出力される復号信号は、選択手段１１
８を介して第１のＬＩＦＯ１１６に入力される。次に、
時刻Ｔ3 からＴ4 の間は、ビット選択回路１１３から出
力される復号信号は選択手段１１８を介して第２のＬＩ
ＦＯ１１７に入力されると共に、第１のＬＩＦＯ１１６
から選択手段１１９を介して復号信号が出力される。こ
の復号信号は、ビット選択回路１１３から出力される復
号信号とは時間関係が逆転しており、｛０，０，０，
１，１，０｝となる。この信号列が、真の復号信号とな
る。
【００９４】以上説明したように、本実施形態による
と、トレースバックメモリの容量を大幅に削減すること
が可能である。また、トレースバックメモリとして汎用
のＲＡＭを用いることが可能であるので、低消費電力化
が可能である。さらに、トレースバックメモリを独立し
た３つの１ポートメモリで構成することによって、ステ
ート２のような休止状態においてメモリへのクロック等
の入力を全て遮断することが可能になるので、さらなる
低消費電力化が可能になる。さらに、完全にパイプライ
ン化することが可能であるため、高速動作が可能にな
る。
と、トレースバックメモリの容量を大幅に削減すること
が可能である。また、トレースバックメモリとして汎用
のＲＡＭを用いることが可能であるので、低消費電力化
が可能である。さらに、トレースバックメモリを独立し
た３つの１ポートメモリで構成することによって、ステ
ート２のような休止状態においてメモリへのクロック等
の入力を全て遮断することが可能になるので、さらなる
低消費電力化が可能になる。さらに、完全にパイプライ
ン化することが可能であるため、高速動作が可能にな
る。
【００９５】なお、本実施形態では、１ポートのメモリ
を３面用いて行ったが、３面の合計容量と等しいマルチ
ポートメモリを分割してトレースバックメモリを実現し
ても構わない。
を３面用いて行ったが、３面の合計容量と等しいマルチ
ポートメモリを分割してトレースバックメモリを実現し
ても構わない。
【００９６】（第２の実施形態） 図５は、本発明の第２の実施形態に係るビタビ復号装置
の構成を示すブロック図である。第１の実施形態と同様
に、トレースバック長をｍ、符号器の拘束長をＫ、シン
ボルレートをｆとする。
の構成を示すブロック図である。第１の実施形態と同様
に、トレースバック長をｍ、符号器の拘束長をＫ、シン
ボルレートをｆとする。
【００９７】図５において、図１に示したビタビ復号装
置と同じ構成を持つ要素には図１と同一の符号を付して
おり、ここでは説明を省略する。２０１は第１の記憶部
としての第１のメモリ、２０２は第２の記憶部としての
第２のメモリ、２０３は第３の記憶部としての第３のメ
モリであり、それぞれ、データビット幅が（２(K-1)＋
１）（第１の実施形態に係るビタビ復号装置の各メモリ
より１ビット多い点が特徴）、ワード数がｍである１ポ
ートＲＡＭからなる。
置と同じ構成を持つ要素には図１と同一の符号を付して
おり、ここでは説明を省略する。２０１は第１の記憶部
としての第１のメモリ、２０２は第２の記憶部としての
第２のメモリ、２０３は第３の記憶部としての第３のメ
モリであり、それぞれ、データビット幅が（２(K-1)＋
１）（第１の実施形態に係るビタビ復号装置の各メモリ
より１ビット多い点が特徴）、ワード数がｍである１ポ
ートＲＡＭからなる。
【００９８】また、２０４は、ＡＣＳ回路１００から出
力されるＰＳ信号に後述するトレースバック回路２０３
の出力信号を合成して出力するビット合成回路である。
２０５は、信号読み出し回路１０５の出力信号から復号
信号に当たるビットを分離して出力すると共に、復号信
号以外のビットをトレースバック回路２０６に出力する
ビット分離回路である。信号書き込み回路１０４及びビ
ット合成回路２０４は、選択したメモリに、ＡＣＳ回路
１００から出力されたＰＳ信号とトレースバック回路２
０３から出力された復号信号とを合成して書き込む。信
号読み出し回路１０５及びビット分離回路２０５は、選
択したメモリから読み出した信号をＰＳ信号と復号信号
とに分離して出力する。
力されるＰＳ信号に後述するトレースバック回路２０３
の出力信号を合成して出力するビット合成回路である。
２０５は、信号読み出し回路１０５の出力信号から復号
信号に当たるビットを分離して出力すると共に、復号信
号以外のビットをトレースバック回路２０６に出力する
ビット分離回路である。信号書き込み回路１０４及びビ
ット合成回路２０４は、選択したメモリに、ＡＣＳ回路
１００から出力されたＰＳ信号とトレースバック回路２
０３から出力された復号信号とを合成して書き込む。信
号読み出し回路１０５及びビット分離回路２０５は、選
択したメモリから読み出した信号をＰＳ信号と復号信号
とに分離して出力する。
【００９９】２０６は、開始ノード番号決定回路１０６
から出力される最尤パスの開始ノード番号及びビット分
離回路２０５の出力信号を入力とし、トレースバックを
行って信号を復号するトレースバック回路である。トレ
ースバック回路２０６は、ノード番号記憶手段１１２、
ビット選択回路１１３、ノード番号計算手段１１４及び
選択手段１１５によって構成されている。図１に示され
たトレースバック回路１１１と比較すると、第１のＬＩ
ＦＯ１１６、第２のＬＩＦＯ１１７、選択手段１１８及
び選択手段１１９が省かれており、ビット選択回路１１
３の出力信号がビット合成回路２０４に入力されてい
る。
から出力される最尤パスの開始ノード番号及びビット分
離回路２０５の出力信号を入力とし、トレースバックを
行って信号を復号するトレースバック回路である。トレ
ースバック回路２０６は、ノード番号記憶手段１１２、
ビット選択回路１１３、ノード番号計算手段１１４及び
選択手段１１５によって構成されている。図１に示され
たトレースバック回路１１１と比較すると、第１のＬＩ
ＦＯ１１６、第２のＬＩＦＯ１１７、選択手段１１８及
び選択手段１１９が省かれており、ビット選択回路１１
３の出力信号がビット合成回路２０４に入力されてい
る。
【０１００】以上のように構成されたビタビ復号装置に
ついて、その動作を説明する。
ついて、その動作を説明する。
【０１０１】図６は、図５に示すビタビ復号装置の動作
を説明するための図である。同図中、（ａ）は入力され
る受信符号による最尤パスを示す図であり、（ｂ）は各
時刻における第１〜第３のメモリ２０１，２０２，２０
３の動作状態を示す図である。
を説明するための図である。同図中、（ａ）は入力され
る受信符号による最尤パスを示す図であり、（ｂ）は各
時刻における第１〜第３のメモリ２０１，２０２，２０
３の動作状態を示す図である。
【０１０２】時刻Ｔ0 からＴ5 にかけて、図６（ａ）に
示すような最尤パスを構成するＰＳ信号が、ＡＣＳ回路
１００から出力されたとする。図６（ｂ）に示すよう
に、第１〜第３のメモリ２０１、２０２及び２０３はそ
れぞれ、第１の実施形態と同様に、ステート１〜３の３
つの状態を巡回的に繰り返していく。
示すような最尤パスを構成するＰＳ信号が、ＡＣＳ回路
１００から出力されたとする。図６（ｂ）に示すよう
に、第１〜第３のメモリ２０１、２０２及び２０３はそ
れぞれ、第１の実施形態と同様に、ステート１〜３の３
つの状態を巡回的に繰り返していく。
【０１０３】第１の実施形態と異なるのは、ステート３
においてトレースバックによって得られた復号信号を、
ステート１の状態にあるトレースバックメモリの空き領
域に格納する点である。格納された復号信号は、ステー
ト３において、時間的に逆転されて出力される。
においてトレースバックによって得られた復号信号を、
ステート１の状態にあるトレースバックメモリの空き領
域に格納する点である。格納された復号信号は、ステー
ト３において、時間的に逆転されて出力される。
【０１０４】復号信号が時間的に逆転される仕組みを、
図７を用いてさらに詳細に説明する。図７において、第
１のメモリ２０１は、時刻Ｔ0 からのステート１におい
て、ＰＳ信号がすでに書き込まれているものとする。
図７を用いてさらに詳細に説明する。図７において、第
１のメモリ２０１は、時刻Ｔ0 からのステート１におい
て、ＰＳ信号がすでに書き込まれているものとする。
【０１０５】時刻Ｔ2 から第１のメモリ２０１はステー
ト３となり、第１の実施形態と同様にトレースバックが
行われる。実線で示されているのが最尤パスであるとす
ると、まず時刻Ｔ2 において、開始ノード番号決定回路
１０６から出力される開始ノード番号に従って、アドレ
ス＃５からトレースバック回路２０６によってＰＳ信号
が復号信号として選択出力される。ここでは開始ノード
番号が１であり、復号信号として“０”が出力される。
ト３となり、第１の実施形態と同様にトレースバックが
行われる。実線で示されているのが最尤パスであるとす
ると、まず時刻Ｔ2 において、開始ノード番号決定回路
１０６から出力される開始ノード番号に従って、アドレ
ス＃５からトレースバック回路２０６によってＰＳ信号
が復号信号として選択出力される。ここでは開始ノード
番号が１であり、復号信号として“０”が出力される。
【０１０６】トレースバック回路２０６は第１の実施形
態のようにＬＩＦＯを備えておらず、ビット選択回路１
１３の出力信号を直接出力する。この信号はビット合成
回路２０４に入力され、ＡＣＳ回路１００から出力され
るＰＳ信号と合成されて、ステート１の状態にある第３
のメモリ２０３のアドレス＃０に書き込まれる。このと
きのＰＳ信号は｛０，０，０，１｝であり復号信号は
“０”であるので、第３のメモリ２０３のアドレス＃０
には｛０，０，０，１，０｝が書き込まれる。
態のようにＬＩＦＯを備えておらず、ビット選択回路１
１３の出力信号を直接出力する。この信号はビット合成
回路２０４に入力され、ＡＣＳ回路１００から出力され
るＰＳ信号と合成されて、ステート１の状態にある第３
のメモリ２０３のアドレス＃０に書き込まれる。このと
きのＰＳ信号は｛０，０，０，１｝であり復号信号は
“０”であるので、第３のメモリ２０３のアドレス＃０
には｛０，０，０，１，０｝が書き込まれる。
【０１０７】次に、時刻（Ｔ2 ＋ｆ）において、第１の
メモリ２０１のアドレス＃４から復号信号が読み出され
て、第３のメモリ２０３のアドレス＃１に書き込まれ
る。このような動作が時刻（Ｔ2 ＋５ｆ）まで順次繰り
返され、第３のメモリ２０３の特定ビット（図７では最
下段のビット）に、トレースバック回路２０６の出力
（すなわち、第１のメモリ２０１をトレースバックした
ことによって得られた復号信号）が書き込まれる。ここ
では、復号信号は｛０，１，１，０，０，０｝となる。
メモリ２０１のアドレス＃４から復号信号が読み出され
て、第３のメモリ２０３のアドレス＃１に書き込まれ
る。このような動作が時刻（Ｔ2 ＋５ｆ）まで順次繰り
返され、第３のメモリ２０３の特定ビット（図７では最
下段のビット）に、トレースバック回路２０６の出力
（すなわち、第１のメモリ２０１をトレースバックした
ことによって得られた復号信号）が書き込まれる。ここ
では、復号信号は｛０，１，１，０，０，０｝となる。
【０１０８】この後、時刻Ｔ4 から第３のメモリ２０３
がステート３となり、トレースバックが行われる。この
とき、信号読み出し回路１０５によってアドレス＃５か
ら順に読み出されたデータのうち、ステート１において
復号信号が書き込まれた特定ビットがビット分離回路２
０５によって分離され、復号信号として出力される。こ
の結果、復号信号は、第３のメモリ２０３に書き込まれ
た順序とは逆の順序で読み出され、｛０，０，０，１，
１，０｝となる。この信号列が、真の復号信号となる。
がステート３となり、トレースバックが行われる。この
とき、信号読み出し回路１０５によってアドレス＃５か
ら順に読み出されたデータのうち、ステート１において
復号信号が書き込まれた特定ビットがビット分離回路２
０５によって分離され、復号信号として出力される。こ
の結果、復号信号は、第３のメモリ２０３に書き込まれ
た順序とは逆の順序で読み出され、｛０，０，０，１，
１，０｝となる。この信号列が、真の復号信号となる。
【０１０９】以上説明したように、本実施形態による
と、復号信号の時間関係を補正するためのＬＩＦＯ等の
回路がトレースバック回路内に不要になり、しかも、ト
レースバックメモリの通常動作によって復号信号の時間
関係が補正できるので、特殊な制御回路も不要であるこ
とから、回路規模の大幅な削減が可能になる。
と、復号信号の時間関係を補正するためのＬＩＦＯ等の
回路がトレースバック回路内に不要になり、しかも、ト
レースバックメモリの通常動作によって復号信号の時間
関係が補正できるので、特殊な制御回路も不要であるこ
とから、回路規模の大幅な削減が可能になる。
【０１１０】なお、第１の実施形態と同様に、１ポート
のメモリを３面用いて行ったが、３面の合計容量と等し
いマルチポートメモリを分割してトレースバックメモリ
を実現しても構わない。
のメモリを３面用いて行ったが、３面の合計容量と等し
いマルチポートメモリを分割してトレースバックメモリ
を実現しても構わない。
【０１１１】（第３の実施形態） 図８は、本発明の第３の実施形態に係るビタビ復号装置
の構成を示すブロック図である。第１及び第２の実施形
態と同様に、トレースバック長をｍ、符号器の拘束長を
Ｋ、シンボルレートをｆとする。
の構成を示すブロック図である。第１及び第２の実施形
態と同様に、トレースバック長をｍ、符号器の拘束長を
Ｋ、シンボルレートをｆとする。
【０１１２】図８において、図１に示したビタビ復号装
置と同じ構成を持つ要素には図１と同一の符号を付して
おり、ここでは説明を省略する。３０１は第１の記憶部
としての第１のメモリ、３０２は第２の記憶部としての
第２のメモリであり、それぞれ、データビット幅が２
(K-1) 、ワード数が（ｍ＋１）（第１及び第２の実施形
態の各メモリより１ワード多い点が特徴）であるマルチ
ポートＲＡＭからなる。３０３は、第１のメモリ３０１
及び第２のメモリ３０２のいずれかを選択し、選択した
メモリにＡＣＳ回路１００から出力されるＰＳ信号を書
き込む信号書き込み回路、３０４は、第１のメモリ３０
１及び第２のメモリ３０２のいずれかを選択し、選択し
たメモリからＰＳ信号を読み出す信号読み出し回路であ
る。
置と同じ構成を持つ要素には図１と同一の符号を付して
おり、ここでは説明を省略する。３０１は第１の記憶部
としての第１のメモリ、３０２は第２の記憶部としての
第２のメモリであり、それぞれ、データビット幅が２
(K-1) 、ワード数が（ｍ＋１）（第１及び第２の実施形
態の各メモリより１ワード多い点が特徴）であるマルチ
ポートＲＡＭからなる。３０３は、第１のメモリ３０１
及び第２のメモリ３０２のいずれかを選択し、選択した
メモリにＡＣＳ回路１００から出力されるＰＳ信号を書
き込む信号書き込み回路、３０４は、第１のメモリ３０
１及び第２のメモリ３０２のいずれかを選択し、選択し
たメモリからＰＳ信号を読み出す信号読み出し回路であ
る。
【０１１３】３０５は、第１のメモリ３０１及び第２の
メモリ３０２の書き込みアドレス及び読み出しアドレス
を生成し、信号書き込み回路３０３又は信号読み出し回
路３０４に出力するアドレス生成回路である。アドレス
生成回路３０５は、周期ｍのカウンタ１２１及び補数生
成回路１２２に加えて、カウンタ１２１の計数値に１を
加算する第１のオフセット加算手段３０６と、補数生成
回路１２２の出力データに１を加算する第２のオフセッ
ト加算手段３０７と、カウンタ１２１の計数値及び第２
のオフセット加算手段３０７の出力データのいずれか一
方を選択して信号書き込み回路３０３に出力する第１の
選択手段３０８と、第１のオフセット加算手段３０６の
出力データ及び補数生成回路１２２の出力データのいず
れか一方を選択して信号読み出し回路３０４に出力する
第２の選択手段３０９とを備えている。第１の選択手段
３０８及び第２の選択手段３０９の動作は、装置全体の
動作タイミングを制御するタイミング生成回路１２３に
よって制御される。
メモリ３０２の書き込みアドレス及び読み出しアドレス
を生成し、信号書き込み回路３０３又は信号読み出し回
路３０４に出力するアドレス生成回路である。アドレス
生成回路３０５は、周期ｍのカウンタ１２１及び補数生
成回路１２２に加えて、カウンタ１２１の計数値に１を
加算する第１のオフセット加算手段３０６と、補数生成
回路１２２の出力データに１を加算する第２のオフセッ
ト加算手段３０７と、カウンタ１２１の計数値及び第２
のオフセット加算手段３０７の出力データのいずれか一
方を選択して信号書き込み回路３０３に出力する第１の
選択手段３０８と、第１のオフセット加算手段３０６の
出力データ及び補数生成回路１２２の出力データのいず
れか一方を選択して信号読み出し回路３０４に出力する
第２の選択手段３０９とを備えている。第１の選択手段
３０８及び第２の選択手段３０９の動作は、装置全体の
動作タイミングを制御するタイミング生成回路１２３に
よって制御される。
【０１１４】以上のように構成されたビタビ復号装置に
ついて、その動作を説明する。本実施形態は、トレース
バック動作とＰＳ信号の書き込みとが並行して行われる
ことを特徴とする。
ついて、その動作を説明する。本実施形態は、トレース
バック動作とＰＳ信号の書き込みとが並行して行われる
ことを特徴とする。
【０１１５】図９は、図８に示すビタビ復号装置の動作
を説明するための図である。同図中、（ａ）は入力され
る受信信号による最尤パスを示すトレリス線図、（ｂ）
は各時刻における第１及び第２のメモリ３０１、３０２
の動作状態を示す図である。
を説明するための図である。同図中、（ａ）は入力され
る受信信号による最尤パスを示すトレリス線図、（ｂ）
は各時刻における第１及び第２のメモリ３０１、３０２
の動作状態を示す図である。
【０１１６】時刻Ｔ0 からＴ5 にかけて、図９（ａ）に
示すような最尤パスを構成するＰＳ信号が、ＡＣＳ回路
１００から出力されたとする。このとき、第１及び第２
のメモリ３０１、３０２は、図９（ｂ）に示すように、
それぞれステート１〜４の４つの状態を巡回的に繰り返
していく。図９（ｂ）において、斜線の入った矢印は各
メモリがアクセスされる方向を示している。
示すような最尤パスを構成するＰＳ信号が、ＡＣＳ回路
１００から出力されたとする。このとき、第１及び第２
のメモリ３０１、３０２は、図９（ｂ）に示すように、
それぞれステート１〜４の４つの状態を巡回的に繰り返
していく。図９（ｂ）において、斜線の入った矢印は各
メモリがアクセスされる方向を示している。
【０１１７】また、図１０は、各ステートにおける読み
出しアドレス及び書き込みアドレスを示す図である。図
１０に示すように、メモリがステート１のとき、書き込
みアドレスとしてカウンタ１２１の計数データが第１の
選択手段３０８によって選択されると共に、読み出しア
ドレスとして第１のオフセット加算手段３０６の出力デ
ータ（図１０ではオフセット値を１としている）が第２
の選択手段３０９によって選択される。また、メモリが
ステート３のとき、読み出しアドレスとして補数生成回
路１２２の出力データが第２の選択手段３０９によって
選択されると共に、書き込みアドレスとして第２のオフ
セット加算手段３０７の出力データ（図１０ではオフセ
ット値を１としている）が第１の選択手段３０８によっ
て選択される。
出しアドレス及び書き込みアドレスを示す図である。図
１０に示すように、メモリがステート１のとき、書き込
みアドレスとしてカウンタ１２１の計数データが第１の
選択手段３０８によって選択されると共に、読み出しア
ドレスとして第１のオフセット加算手段３０６の出力デ
ータ（図１０ではオフセット値を１としている）が第２
の選択手段３０９によって選択される。また、メモリが
ステート３のとき、読み出しアドレスとして補数生成回
路１２２の出力データが第２の選択手段３０９によって
選択されると共に、書き込みアドレスとして第２のオフ
セット加算手段３０７の出力データ（図１０ではオフセ
ット値を１としている）が第１の選択手段３０８によっ
て選択される。
【０１１８】まず、時刻Ｔ0 〜Ｔ1 において、第１のメ
モリ３０１がステート１となり、ＡＣＳ回路１００から
出力されるＰＳ信号が書き込まれる。このとき、第１の
選択手段３０８によってカウンタ１２１の計数値データ
が書き込みアドレスとして選択され、第１のメモリ３０
１のアドレス０からアドレス（ｍ−１）に、ＰＳ信号が
順次書き込まれる。
モリ３０１がステート１となり、ＡＣＳ回路１００から
出力されるＰＳ信号が書き込まれる。このとき、第１の
選択手段３０８によってカウンタ１２１の計数値データ
が書き込みアドレスとして選択され、第１のメモリ３０
１のアドレス０からアドレス（ｍ−１）に、ＰＳ信号が
順次書き込まれる。
【０１１９】次に、時刻Ｔ1 〜Ｔ2 において、第１のメ
モリ３０１はステート２となり、休止状態となる。代わ
って第２のメモリ３０２がステート１となり、第１のメ
モリ３０１のステート１と同様に、第１の選択手段３０
８によって選択されたカウンタ１２１の計数値データを
書き込みアドレスとして、アドレス０からアドレス（ｍ
−１）にＡＣＳ回路１００から出力されるＰＳ信号が順
次書き込まれる。このとき、第１の実施形態と同様に、
開始ノード番号決定回路１０６の動作によって、時刻
（Ｔ2 −ｆ）において、第１のメモリ３０１に書き込ま
れたＰＳ信号が構成する最尤パスの終端ノード番号が検
出される。この終端ノードのＰＳ信号は、第１のメモリ
３０１のアドレス（ｍ−１）に記憶されている。
モリ３０１はステート２となり、休止状態となる。代わ
って第２のメモリ３０２がステート１となり、第１のメ
モリ３０１のステート１と同様に、第１の選択手段３０
８によって選択されたカウンタ１２１の計数値データを
書き込みアドレスとして、アドレス０からアドレス（ｍ
−１）にＡＣＳ回路１００から出力されるＰＳ信号が順
次書き込まれる。このとき、第１の実施形態と同様に、
開始ノード番号決定回路１０６の動作によって、時刻
（Ｔ2 −ｆ）において、第１のメモリ３０１に書き込ま
れたＰＳ信号が構成する最尤パスの終端ノード番号が検
出される。この終端ノードのＰＳ信号は、第１のメモリ
３０１のアドレス（ｍ−１）に記憶されている。
【０１２０】次に、時刻Ｔ2 〜Ｔ3 において、第１のメ
モリ３０１がステート３となり、第１の実施形態と同様
にトレースバックが行われる。このとき、第２の選択手
段３０９によって補数生成回路１２２の出力データが読
み出しアドレスとして選択され、第１のメモリ３０１の
アドレス（ｍ−１）からアドレス０までＰＳ信号が順次
読み出され、トレースバック回路１１１の動作によって
トレースバックが行われ、復号信号が出力される。
モリ３０１がステート３となり、第１の実施形態と同様
にトレースバックが行われる。このとき、第２の選択手
段３０９によって補数生成回路１２２の出力データが読
み出しアドレスとして選択され、第１のメモリ３０１の
アドレス（ｍ−１）からアドレス０までＰＳ信号が順次
読み出され、トレースバック回路１１１の動作によって
トレースバックが行われ、復号信号が出力される。
【０１２１】またこのとき、ＡＣＳ回路１００から出力
されるＰＳ信号は、第１の選択手段３０８によって選択
された第２のオフセット加算手段３０７の出力データを
書き込みアドレスとして、第１メモリ３０１に書き込ま
れる。すなわち、本実施形態のステート３では、トレー
スバックとＰＳ信号の書き込みとが並行して行われる。
第２のオフセット加算手段３０７は補数生成回路１２２
の出力データにオフセット値（ここでは１とする）を加
算して出力するので、書き込みアドレスは読み出しアド
レスより常に１大きくなる。このため、新たなＰＳ信号
は第１のメモリ３０１のアドレスｍからアドレス１に順
次書き込まれるので、アドレス（ｍ−１）から行われる
トレースバック動作の妨げにはならない。
されるＰＳ信号は、第１の選択手段３０８によって選択
された第２のオフセット加算手段３０７の出力データを
書き込みアドレスとして、第１メモリ３０１に書き込ま
れる。すなわち、本実施形態のステート３では、トレー
スバックとＰＳ信号の書き込みとが並行して行われる。
第２のオフセット加算手段３０７は補数生成回路１２２
の出力データにオフセット値（ここでは１とする）を加
算して出力するので、書き込みアドレスは読み出しアド
レスより常に１大きくなる。このため、新たなＰＳ信号
は第１のメモリ３０１のアドレスｍからアドレス１に順
次書き込まれるので、アドレス（ｍ−１）から行われる
トレースバック動作の妨げにはならない。
【０１２２】次に、時刻Ｔ3 〜Ｔ4 において、第１のメ
モリ３０１はステート４となり、休止状態となる。代わ
って第２のメモリ３０２がステート３となり、第１のメ
モリ３０１のステート３と同様に、トレースバック動作
と並行して新たなＰＳ信号の書き込みが行われる。第２
の選択手段３０９によって選択された補数生成回路１２
２の出力データを読み出しアドレスとして、アドレス
（ｍ−１）からアドレス０までＰＳ信号が順次読み出さ
れ、トレースバックが行われる。これと並行して、第１
の選択手段３０８によって選択された第２のオフセット
加算手段３０７の出力データを書き込みアドレスとし
て、アドレスｍからアドレス１まで新たなＰＳ信号が順
次書き込まれる。
モリ３０１はステート４となり、休止状態となる。代わ
って第２のメモリ３０２がステート３となり、第１のメ
モリ３０１のステート３と同様に、トレースバック動作
と並行して新たなＰＳ信号の書き込みが行われる。第２
の選択手段３０９によって選択された補数生成回路１２
２の出力データを読み出しアドレスとして、アドレス
（ｍ−１）からアドレス０までＰＳ信号が順次読み出さ
れ、トレースバックが行われる。これと並行して、第１
の選択手段３０８によって選択された第２のオフセット
加算手段３０７の出力データを書き込みアドレスとし
て、アドレスｍからアドレス１まで新たなＰＳ信号が順
次書き込まれる。
【０１２３】次に、時刻Ｔ4 〜Ｔ5 において、第１のメ
モリ３０１が再びステート１となり、アドレス０からア
ドレス（ｍ−１）にＰＳ信号が順次書き込まれる。とこ
ろが、ステート３でアドレスｍからアドレス１までＰＳ
信号が書き込まれているので、このＰＳ信号を、新たな
ＰＳ信号の書き込みと並行してトレースバックする。す
でに書き込まれているＰＳ信号が構成する最尤パスの終
端ノード番号は、時刻（Ｔ4 −ｆ）において検出されて
おり、この終端ノードのＰＳ信号は、第１のメモリ３０
１のアドレス１に記憶されている。したがって、トレー
スバックはアドレス１からアドレスｍまで、順次行われ
る。
モリ３０１が再びステート１となり、アドレス０からア
ドレス（ｍ−１）にＰＳ信号が順次書き込まれる。とこ
ろが、ステート３でアドレスｍからアドレス１までＰＳ
信号が書き込まれているので、このＰＳ信号を、新たな
ＰＳ信号の書き込みと並行してトレースバックする。す
でに書き込まれているＰＳ信号が構成する最尤パスの終
端ノード番号は、時刻（Ｔ4 −ｆ）において検出されて
おり、この終端ノードのＰＳ信号は、第１のメモリ３０
１のアドレス１に記憶されている。したがって、トレー
スバックはアドレス１からアドレスｍまで、順次行われ
る。
【０１２４】以下、同様の動作を繰り返しながら復号を
行っていく。
行っていく。
【０１２５】以上のような構成により、読み出しアドレ
スと書き込みアドレスにオフセット値を設け、常に読み
出しを完了したアドレスに新しいＰＳ信号を書き込んで
いくため、トレースバックメモリの効率的な使用が可能
である。このためメモリ容量の大幅な削減が可能にな
る。
スと書き込みアドレスにオフセット値を設け、常に読み
出しを完了したアドレスに新しいＰＳ信号を書き込んで
いくため、トレースバックメモリの効率的な使用が可能
である。このためメモリ容量の大幅な削減が可能にな
る。
【０１２６】なお、この実施形態ではマルチポートメモ
リを別々に持つ構成としたが、２つメモリの合計容量に
等しい１つのマルチポートメモリを分割して用いても構
わない。
リを別々に持つ構成としたが、２つメモリの合計容量に
等しい１つのマルチポートメモリを分割して用いても構
わない。
【０１２７】（第４の実施形態） 図１１は、本発明の第４の実施形態に係るビタビ復号装
置の構成を示すブロック図である。第１〜第３の実施形
態と同様に、トレースバック長をｍ、符号器の拘束長を
Ｋ、シンボルレートをｆとする。
置の構成を示すブロック図である。第１〜第３の実施形
態と同様に、トレースバック長をｍ、符号器の拘束長を
Ｋ、シンボルレートをｆとする。
【０１２８】図１１において、図１に示したビタビ復号
装置と同じ構成を持つ要素には図１と同一の符号を付し
ており、ここでは説明を省略する。また、図５に示した
ビタビ復号装置と同じ構成を持つ要素には図５と同一の
符号を付し、図８に示したビタビ復号装置と同じ構成を
持つ要素には図８と同一の符号を付し、ここでは説明を
省略する。
装置と同じ構成を持つ要素には図１と同一の符号を付し
ており、ここでは説明を省略する。また、図５に示した
ビタビ復号装置と同じ構成を持つ要素には図５と同一の
符号を付し、図８に示したビタビ復号装置と同じ構成を
持つ要素には図８と同一の符号を付し、ここでは説明を
省略する。
【０１２９】４０１は第１の記憶部としての第１のメモ
リ、４０２は第２の記憶部としての第２のメモリであ
り、それぞれデータビット幅が２(K-1) ＋１、ワード数
が（ｍ＋１）であるマルチポートＲＡＭからなる。信号
書き込み回路３０３及びビット合成回路２０４は、選択
したメモリに、ＡＣＳ回路１００から出力されたＰＳ信
号とトレースバック回路２０６から出力された復号信号
とを合成して書き込む。また、信号読み出し回路３０４
及びビット分離回路２０５は、選択したメモリから読み
出した信号をＰＳ信号と復号信号とに分離して出力す
る。
リ、４０２は第２の記憶部としての第２のメモリであ
り、それぞれデータビット幅が２(K-1) ＋１、ワード数
が（ｍ＋１）であるマルチポートＲＡＭからなる。信号
書き込み回路３０３及びビット合成回路２０４は、選択
したメモリに、ＡＣＳ回路１００から出力されたＰＳ信
号とトレースバック回路２０６から出力された復号信号
とを合成して書き込む。また、信号読み出し回路３０４
及びビット分離回路２０５は、選択したメモリから読み
出した信号をＰＳ信号と復号信号とに分離して出力す
る。
【０１３０】以上のように構成されたビタビ復号装置に
ついて、その動作を説明する。本実施形態は、第２及び
第３の実施形態の特徴を合せ持つものである。
ついて、その動作を説明する。本実施形態は、第２及び
第３の実施形態の特徴を合せ持つものである。
【０１３１】図１２は、図１１に示すビタビ復号装置の
動作を説明するための図である。同図中、（ａ）は入力
される受信信号による最尤パスを示すトレリス線図、
（ｂ）は各時刻における第１及び第２のメモリ４０１、
４０２の動作状態を示す図である。
動作を説明するための図である。同図中、（ａ）は入力
される受信信号による最尤パスを示すトレリス線図、
（ｂ）は各時刻における第１及び第２のメモリ４０１、
４０２の動作状態を示す図である。
【０１３２】時刻Ｔ0 からＴ5 にかけて、図１２（ａ）
に示すような最尤パスを構成するＰＳ信号がＡＣＳ回路
１００から出力されたとする。このとき第１のメモリ４
０１及び第２のメモリ４０２は、図１２（ａ）に示すよ
うに、第３の実施形態とほぼ同様に、それぞれステート
１〜４の４つの状態を巡回的に繰り返していく。図１２
（ｂ）において、斜線の入った矢印は各メモリがアクセ
スされる順序を示している。
に示すような最尤パスを構成するＰＳ信号がＡＣＳ回路
１００から出力されたとする。このとき第１のメモリ４
０１及び第２のメモリ４０２は、図１２（ａ）に示すよ
うに、第３の実施形態とほぼ同様に、それぞれステート
１〜４の４つの状態を巡回的に繰り返していく。図１２
（ｂ）において、斜線の入った矢印は各メモリがアクセ
スされる順序を示している。
【０１３３】まず、時刻Ｔ0 〜Ｔ1 において、第１のメ
モリ４０１がステート１となり、アドレス０からアドレ
ス（ｍ−１）にビット合成回路２０４の出力信号が順次
書き込まれる。ビット合成回路２０４の出力信号は、Ａ
ＣＳ回路１００から出力されるＰＳ信号とトレースバッ
ク回路２０６から出力される復号信号との合成ビットで
あるが、ここではまだ復号信号は得られないので、第１
のメモリ４０１にはＰＳ信号のみが書き込まれる。
モリ４０１がステート１となり、アドレス０からアドレ
ス（ｍ−１）にビット合成回路２０４の出力信号が順次
書き込まれる。ビット合成回路２０４の出力信号は、Ａ
ＣＳ回路１００から出力されるＰＳ信号とトレースバッ
ク回路２０６から出力される復号信号との合成ビットで
あるが、ここではまだ復号信号は得られないので、第１
のメモリ４０１にはＰＳ信号のみが書き込まれる。
【０１３４】次に、時刻Ｔ1 〜Ｔ2 において、第２のメ
モリ４０２がステート１となり、第１のメモリ４０１の
ステート１と同様に、アドレス０からアドレス（ｍ−
１）にビット合成回路２０４の出力信号が順次書き込ま
れる。このとき、第１の実施形態と同様に、開始ノード
番号決定回路１０６の動作によって、時刻（Ｔ2 −ｆ）
の時点で、第１のメモリ４０１に書き込まれたＰＳ信号
が構成する最尤パスの終端ノード番号が検出される。こ
の終端ノードのＰＳ信号は、第１のメモリ４０１のアド
レス（ｍ−１）に記憶されている。
モリ４０２がステート１となり、第１のメモリ４０１の
ステート１と同様に、アドレス０からアドレス（ｍ−
１）にビット合成回路２０４の出力信号が順次書き込ま
れる。このとき、第１の実施形態と同様に、開始ノード
番号決定回路１０６の動作によって、時刻（Ｔ2 −ｆ）
の時点で、第１のメモリ４０１に書き込まれたＰＳ信号
が構成する最尤パスの終端ノード番号が検出される。こ
の終端ノードのＰＳ信号は、第１のメモリ４０１のアド
レス（ｍ−１）に記憶されている。
【０１３５】次に、時刻Ｔ2 〜Ｔ3 において、第１のメ
モリ４０１がステート３となり、第３の実施形態と同様
に、トレースバックとＰＳ信号の書き込みとが並行して
行われる。まず、アドレス（ｍ−１）からアドレス０ま
でデータが順次読み出され、読み出されたデータからビ
ット分離回路２０５によってＰＳ信号が分離され、トレ
ースバック回路２０６の動作によってトレースバックが
行われる。このトレースバック動作は、第２の実施形態
と同様である。また、トレースバック回路２０６から出
力される復号信号は、ビット合成回路２０４によってＡ
ＣＳ回路１００から出力されるＰＳ信号と合成され、第
１のメモリ４０１のアドレスｍからアドレス１まで、順
次書き込まれる。
モリ４０１がステート３となり、第３の実施形態と同様
に、トレースバックとＰＳ信号の書き込みとが並行して
行われる。まず、アドレス（ｍ−１）からアドレス０ま
でデータが順次読み出され、読み出されたデータからビ
ット分離回路２０５によってＰＳ信号が分離され、トレ
ースバック回路２０６の動作によってトレースバックが
行われる。このトレースバック動作は、第２の実施形態
と同様である。また、トレースバック回路２０６から出
力される復号信号は、ビット合成回路２０４によってＡ
ＣＳ回路１００から出力されるＰＳ信号と合成され、第
１のメモリ４０１のアドレスｍからアドレス１まで、順
次書き込まれる。
【０１３６】例えば、第１のメモリ４０１のアドレス
（ｍ−１）に記憶されているＰＳ信号から得られた復号
信号は、第１のメモリ４０１のアドレスｍの特定ビット
（図１２では最上段のビット）に一旦記憶される。この
結果、時刻Ｔ1 〜Ｔ2 の復号信号は、第１のメモリ４０
１のアドレス１からアドレスｍまでの特定ビットに、時
間的に正しい順序に記憶される。
（ｍ−１）に記憶されているＰＳ信号から得られた復号
信号は、第１のメモリ４０１のアドレスｍの特定ビット
（図１２では最上段のビット）に一旦記憶される。この
結果、時刻Ｔ1 〜Ｔ2 の復号信号は、第１のメモリ４０
１のアドレス１からアドレスｍまでの特定ビットに、時
間的に正しい順序に記憶される。
【０１３７】次に、時刻Ｔ3 〜Ｔ4 において、第２のメ
モリ４０２がステート３となり、第１のメモリ４０１の
ステート３と同様に、アドレス（ｍ−１）からアドレス
０までトレースバックが行われるのに並行して、アドレ
スｍからアドレス１までＰＳ信号及び復号信号が書き込
まれる。
モリ４０２がステート３となり、第１のメモリ４０１の
ステート３と同様に、アドレス（ｍ−１）からアドレス
０までトレースバックが行われるのに並行して、アドレ
スｍからアドレス１までＰＳ信号及び復号信号が書き込
まれる。
【０１３８】次に、時刻Ｔ4 〜Ｔ5 において、第１のメ
モリ４０１が再びステート１となり、アドレス０からア
ドレス（ｍ−１）にビット合成回路２０４の出力信号が
順次書き込まれると共に、アドレス１からアドレスｍま
でトレースバックが行われる。トレースバックのとき読
み出されたデータは、ビット分離回路２０５によってＰ
Ｓ信号と復号信号とに分離される。この復号信号は時間
的に正しい復号信号となる。
モリ４０１が再びステート１となり、アドレス０からア
ドレス（ｍ−１）にビット合成回路２０４の出力信号が
順次書き込まれると共に、アドレス１からアドレスｍま
でトレースバックが行われる。トレースバックのとき読
み出されたデータは、ビット分離回路２０５によってＰ
Ｓ信号と復号信号とに分離される。この復号信号は時間
的に正しい復号信号となる。
【０１３９】また、トレースバックによって得られた復
号信号はビット合成回路２０４によって新たなＰＳ信号
と合成され、アドレス０からアドレス（ｍ−１）までの
特定ビットに、時間的に逆転した順序で記憶される。こ
の復号信号は、次のステート３のトレースバック動作と
共に、アドレス（ｍ−１）からアドレス０まで順に読み
出されるので、時間的に正しい復号信号となる。
号信号はビット合成回路２０４によって新たなＰＳ信号
と合成され、アドレス０からアドレス（ｍ−１）までの
特定ビットに、時間的に逆転した順序で記憶される。こ
の復号信号は、次のステート３のトレースバック動作と
共に、アドレス（ｍ−１）からアドレス０まで順に読み
出されるので、時間的に正しい復号信号となる。
【０１４０】以下、同様の動作を繰り返しながら復号を
行っていく。
行っていく。
【０１４１】この構成により、読みだしアドレスと書き
込みアドレスにオフセット値を設け、常に読み出しを完
了したアドレスに新しいＰＳ信号を書き込んでいくた
め、メモリの効率的な使用が可能である。このためメモ
リ容量の大幅な削減が可能になる。さらにトレースバッ
ク手段に必要であった時間関係を補正するためのＬＩＦ
Ｏのような回路が不要となりさらに、回路規模の削減が
可能である。
込みアドレスにオフセット値を設け、常に読み出しを完
了したアドレスに新しいＰＳ信号を書き込んでいくた
め、メモリの効率的な使用が可能である。このためメモ
リ容量の大幅な削減が可能になる。さらにトレースバッ
ク手段に必要であった時間関係を補正するためのＬＩＦ
Ｏのような回路が不要となりさらに、回路規模の削減が
可能である。
【０１４２】なお、この実施形態ではマルチポートメモ
リを別々に持つ構成としたが、２つの合計容量に等しい
マルチポートメモリ一つで実現することも容易である。
リを別々に持つ構成としたが、２つの合計容量に等しい
マルチポートメモリ一つで実現することも容易である。
【０１４３】（第５の実施形態） 図１３は、本発明の第５の実施形態に係るビタビ復号装
置の構成を示すブロック図である。図１３において、５
０１はＣＰＵ、５０２はビタビ復号のプログラムを記憶
するプログラムＲＯＭ、５０３はデータメモリ、５０４
ａ、５０４ｂ及び５０４ｃは第１，第２及び第３の記憶
部としてのトレースバックメモリ、５０５は受信符号を
入力すると共に復号信号を出力する外部インターフェー
ス（Ｉ／Ｆ）である。
置の構成を示すブロック図である。図１３において、５
０１はＣＰＵ、５０２はビタビ復号のプログラムを記憶
するプログラムＲＯＭ、５０３はデータメモリ、５０４
ａ、５０４ｂ及び５０４ｃは第１，第２及び第３の記憶
部としてのトレースバックメモリ、５０５は受信符号を
入力すると共に復号信号を出力する外部インターフェー
ス（Ｉ／Ｆ）である。
【０１４４】トレースバック長をｍ、符号器の拘束長を
Ｋとするとき、トレースバックメモリ５０４ａ、５０４
ｂ及び５０４ｃのデータビット幅を２(K-1) 、ワード数
をｍとする。また、シンボルレートをｆとする。
Ｋとするとき、トレースバックメモリ５０４ａ、５０４
ｂ及び５０４ｃのデータビット幅を２(K-1) 、ワード数
をｍとする。また、シンボルレートをｆとする。
【０１４５】図１３に示す装置を用いたビタビ復号方法
について説明する。
について説明する。
【０１４６】まず最初に、ＣＰＵ５０１はプログラムＲ
ＯＭ５０２からビタビ復号のプログラムをロードする。
以下の動作は、このプログラムに従って行われる。
ＯＭ５０２からビタビ復号のプログラムをロードする。
以下の動作は、このプログラムに従って行われる。
【０１４７】次に、受信符号を外部インターフェース５
０５を介してデータメモリ５０３に格納する。データメ
モリ５０３に格納された受信符号からＰＳ信号を求め
（パスセレクト信号生成処理）、トレースバックメモリ
５０４ａ、５０４ｂ及び５０４ｃのいずれか１つに順次
格納する。１つのトレースバックメモリにｍ個のＰＳ信
号が格納されると、続いて別のトレースバックメモリに
ＰＳ信号を順次格納する。また、ｍ個のＰＳ信号をトレ
ースバックメモリに格納すると共に該ｍ個のＰＳ信号の
１つ前のＰＳ信号において最尤パスが通過するノードの
番号を求め、開始ノード番号としてデータメモリ５０３
に格納する（開始ノード番号決定処理）。
０５を介してデータメモリ５０３に格納する。データメ
モリ５０３に格納された受信符号からＰＳ信号を求め
（パスセレクト信号生成処理）、トレースバックメモリ
５０４ａ、５０４ｂ及び５０４ｃのいずれか１つに順次
格納する。１つのトレースバックメモリにｍ個のＰＳ信
号が格納されると、続いて別のトレースバックメモリに
ＰＳ信号を順次格納する。また、ｍ個のＰＳ信号をトレ
ースバックメモリに格納すると共に該ｍ個のＰＳ信号の
１つ前のＰＳ信号において最尤パスが通過するノードの
番号を求め、開始ノード番号としてデータメモリ５０３
に格納する（開始ノード番号決定処理）。
【０１４８】次に、求められた開始ノード番号を最尤パ
スの終端ノード番号とするｍ個のＰＳ信号を対象にし
て、トレースバックを行う。該当するｍ個のＰＳ信号が
格納されたトレースバックメモリから、格納されたとき
と逆の順序でＰＳ信号を順次読み出し、トレースバック
を行い復号する（トレースバック処理）。
スの終端ノード番号とするｍ個のＰＳ信号を対象にし
て、トレースバックを行う。該当するｍ個のＰＳ信号が
格納されたトレースバックメモリから、格納されたとき
と逆の順序でＰＳ信号を順次読み出し、トレースバック
を行い復号する（トレースバック処理）。
【０１４９】３つのトレースバックメモリ５０４ａ，５
０４ｂ及び５０４ｃの動作状態は、第１の実施形態と同
様に、ステート１，ステート２及びステート３の順に時
間間隔（ｍ×ｆ）で巡回的に変化する。各トレースバッ
クメモリに対し、ステート１において前記開始ノード番
号決定処理を実行し、ステート２において処理を実行せ
ず、ステート３において前記トレースバック処理を実行
する。
０４ｂ及び５０４ｃの動作状態は、第１の実施形態と同
様に、ステート１，ステート２及びステート３の順に時
間間隔（ｍ×ｆ）で巡回的に変化する。各トレースバッ
クメモリに対し、ステート１において前記開始ノード番
号決定処理を実行し、ステート２において処理を実行せ
ず、ステート３において前記トレースバック処理を実行
する。
【０１５０】最後に、復号された信号を一旦データメモ
リ５０３に格納し、時間関係を逆転した上で外部インタ
ーフェース５０５を介して出力する。
リ５０３に格納し、時間関係を逆転した上で外部インタ
ーフェース５０５を介して出力する。
【０１５１】このような方法により、トレースバックメ
モリの容量を大幅に削減することが可能になる。さら
に、トレースバックメモリに通常のＲＡＭを使用するこ
とが可能であり、低消費電力化を図ることが可能であ
る。さらに、ＰＳ信号の書き込みサイクルと復号サイク
ルが等しいため、高速復号が可能なる。
モリの容量を大幅に削減することが可能になる。さら
に、トレースバックメモリに通常のＲＡＭを使用するこ
とが可能であり、低消費電力化を図ることが可能であ
る。さらに、ＰＳ信号の書き込みサイクルと復号サイク
ルが等しいため、高速復号が可能なる。
【０１５２】なお、ＰＳ信号の生成又は開始ノード番号
の決定をＣＰＵ以外の機能ブロックによって実行させる
ことにより、ＣＰＵの負荷を軽減することができるの
で、さらなる高速動作が可能になる。さらに、各データ
をデータメモリ５０３に格納する代わりにＣＰＵの内部
レジスタに格納することによって、ハードウェアを削減
することが可能である。
の決定をＣＰＵ以外の機能ブロックによって実行させる
ことにより、ＣＰＵの負荷を軽減することができるの
で、さらなる高速動作が可能になる。さらに、各データ
をデータメモリ５０３に格納する代わりにＣＰＵの内部
レジスタに格納することによって、ハードウェアを削減
することが可能である。
【０１５３】また、トレースバックメモリ５０４ａ，５
０４ｂ及び５０４ｃの代わりに、ビット幅が２(K-1) 、
ワード数が（ｍ＋１）である２つのマルチポートメモリ
を用いてもよい。この第１及び第２の記憶部としての２
つのトレースバックメモリの動作状態は、第３の実施形
態と同様に、ステート１，ステート２，ステート３及び
ステート４の順に時間間隔（ｍ×ｆ）で巡回的に変化す
る。各トレースバックメモリに対し、ステート１におい
て、先頭アドレスからＰＳ信号を書き込む開始ノード番
号決定処理及び最後尾アドレスから書き込まれたＰＳ信
号をトレースバックするトレースバック処理を実行し、
ステート３において、最後尾アドレスからＰＳ信号を書
き込む開始ノード番号決定処理及び先頭アドレスから書
き込まれたＰＳ信号をトレースバックするトレースバッ
ク処理を実行し、ステート２及びステート４において処
理を実行しない。
０４ｂ及び５０４ｃの代わりに、ビット幅が２(K-1) 、
ワード数が（ｍ＋１）である２つのマルチポートメモリ
を用いてもよい。この第１及び第２の記憶部としての２
つのトレースバックメモリの動作状態は、第３の実施形
態と同様に、ステート１，ステート２，ステート３及び
ステート４の順に時間間隔（ｍ×ｆ）で巡回的に変化す
る。各トレースバックメモリに対し、ステート１におい
て、先頭アドレスからＰＳ信号を書き込む開始ノード番
号決定処理及び最後尾アドレスから書き込まれたＰＳ信
号をトレースバックするトレースバック処理を実行し、
ステート３において、最後尾アドレスからＰＳ信号を書
き込む開始ノード番号決定処理及び先頭アドレスから書
き込まれたＰＳ信号をトレースバックするトレースバッ
ク処理を実行し、ステート２及びステート４において処
理を実行しない。
【０１５４】このような方法により、トレースバックメ
モリの効率的な使用が可能となるため、そのメモリ容量
をさらに大幅に削減することができる。
モリの効率的な使用が可能となるため、そのメモリ容量
をさらに大幅に削減することができる。
【０１５５】
【発明の効果】以上のように、本発明によると、パスセ
レクト信号をトレースバックメモリに書き込むと共に開
始ノード番号を決定することができるので、開始ノード
番号を求めるための仮のトレースバックが不要になり、
トレースバックメモリの容量を削減でき大幅な回路の削
減が実現できる。また、１ポートメモリを使用すること
が可能になり、レイアウト面積の大幅な削減も実現でき
る。さらに高速動作も可能になる。
レクト信号をトレースバックメモリに書き込むと共に開
始ノード番号を決定することができるので、開始ノード
番号を求めるための仮のトレースバックが不要になり、
トレースバックメモリの容量を削減でき大幅な回路の削
減が実現できる。また、１ポートメモリを使用すること
が可能になり、レイアウト面積の大幅な削減も実現でき
る。さらに高速動作も可能になる。
【０１５６】また、パスセレクト信号の書き込みとトレ
ースバック動作とを１つのメモリに対して並行して行う
ことができるので、トレースバックメモリの容量をさら
に削減でき大幅な回路の削減が実現できる。
ースバック動作とを１つのメモリに対して並行して行う
ことができるので、トレースバックメモリの容量をさら
に削減でき大幅な回路の削減が実現できる。
【０１５７】また、開始ノード番号の決定及び復号信号
の時間的補正を簡単な回路構成によって実現することが
できる。
の時間的補正を簡単な回路構成によって実現することが
できる。
【図１】本発明の第１の実施形態に係るビタビ復号装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１に示すビタビ復号装置が備えている開始ノ
ード番号決定回路の構成を示すブロック図である。
ード番号決定回路の構成を示すブロック図である。
【図３】開始ノード番号決定回路の動作を説明するため
の図であり、（ａ）は最尤パス及びＰＳ信号を示すトレ
リス線図、（ｂ）は（ａ）のトレリス線図におけるノー
ド番号記憶手段のデータの変化を示す図である。
の図であり、（ａ）は最尤パス及びＰＳ信号を示すトレ
リス線図、（ｂ）は（ａ）のトレリス線図におけるノー
ド番号記憶手段のデータの変化を示す図である。
【図４】図１に示すビタビ復号装置の動作を説明するた
めの図である。
めの図である。
【図５】本発明の第２の実施形態に係るビタビ復号装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】図５に示すビタビ復号装置の動作を説明するた
めの図である。
めの図である。
【図７】図５に示すビタビ復号装置の動作を説明するた
めの図である。
めの図である。
【図８】本発明の第３の実施形態に係るビタビ復号装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図９】図８に示すビタビ復号装置の動作を説明するた
めの図である。
めの図である。
【図１０】図８に示すビタビ復号装置の動作を説明する
ための図である。
ための図である。
【図１１】本発明の第４の実施形態に係るビタビ復号装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図１２】図１１に示すビタビ復号装置の動作を説明す
るための図である。
るための図である。
【図１３】本発明の第５の実施形態に係るビタビ復号装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図１４】畳み込み符号の符号器の構成図である。
【図１５】畳み込み符号の符号器の動作を表す状態遷図
である。
である。
【図１６】畳み込み符号の符号器の動作を表すトレリス
線図である。
線図である。
【図１７】畳み込み符号の符号器の動作を説明するため
の図である。
の図である。
【図１８】従来のビタビ復号装置の構成を示すブロック
図である。
図である。
【図１９】図１８のビタビ復号装置の動作を説明するた
めの図である。
めの図である。
【図２０】図１８のビタビ復号装置の動作を説明するた
めの図である。
めの図である。
１００ ＡＣＳ回路 １０１ 第１のメモリ（第１の記憶部） １０２ 第２のメモリ（第２の記憶部） １０３ 第３のメモリ（第３の記憶部） １０４ 信号書き込み回路 １０５ 信号読み出し回路 １０６ 開始ノード番号決定回路 １０７ａ，１０７ｂ，１０７ｃ，１０７ｄ ノード番号
計算手段 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ ノード番号
記憶手段 １０９ａ，１０９ｂ，１０９ｃ，１０９ｄ 第１の選択
手段 １１０ａ，１１０ｂ，１１０ｃ，１１０ｄ 第２の選択
手段 １１１ トレースバック回路 １１２ ノード番号記憶手段 １１３ ビット選択回路 １１４ ノード番号計算手段 １１５ 選択手段 １１６ 第１のＬＩＦＯ １１７ 第２のＬＩＦＯ １１８ 第１の選択手段 １１９ 第２の選択手段 １２０ アドレス生成回路 １２１ カウンタ １２２ 補数生成回路 １２３ タイミング生成回路 ２０１ 第１のメモリ（第１の記憶部） ２０２ 第２のメモリ（第２の記憶部） ２０３ 第３のメモリ（第３の記憶部） ２０４ ビット合成回路 ２０５ ビット分離回路 ２０６ トレースバック回路 ３０１ 第１のメモリ（第１の記憶部） ３０２ 第２のメモリ（第２の記憶部） ３０３ 信号書き込み回路 ３０４ 信号読み出し回路 ３０５ アドレス生成回路 ３０６ 第１のオフセット加算手段 ３０７ 第２のオフセット加算手段 ３０８ 第１の選択手段 ３０９ 第２の選択手段 ４０１ 第１のメモリ（第１の記憶部） ４０２ 第２のメモリ（第２の記憶部） ５０４ａ，５０４ｂ，５０４ｃ トレースバックメモリ
（第１〜第３の記憶部）
計算手段 １０８ａ，１０８ｂ，１０８ｃ，１０８ｄ ノード番号
記憶手段 １０９ａ，１０９ｂ，１０９ｃ，１０９ｄ 第１の選択
手段 １１０ａ，１１０ｂ，１１０ｃ，１１０ｄ 第２の選択
手段 １１１ トレースバック回路 １１２ ノード番号記憶手段 １１３ ビット選択回路 １１４ ノード番号計算手段 １１５ 選択手段 １１６ 第１のＬＩＦＯ １１７ 第２のＬＩＦＯ １１８ 第１の選択手段 １１９ 第２の選択手段 １２０ アドレス生成回路 １２１ カウンタ １２２ 補数生成回路 １２３ タイミング生成回路 ２０１ 第１のメモリ（第１の記憶部） ２０２ 第２のメモリ（第２の記憶部） ２０３ 第３のメモリ（第３の記憶部） ２０４ ビット合成回路 ２０５ ビット分離回路 ２０６ トレースバック回路 ３０１ 第１のメモリ（第１の記憶部） ３０２ 第２のメモリ（第２の記憶部） ３０３ 信号書き込み回路 ３０４ 信号読み出し回路 ３０５ アドレス生成回路 ３０６ 第１のオフセット加算手段 ３０７ 第２のオフセット加算手段 ３０８ 第１の選択手段 ３０９ 第２の選択手段 ４０１ 第１のメモリ（第１の記憶部） ４０２ 第２のメモリ（第２の記憶部） ５０４ａ，５０４ｂ，５０４ｃ トレースバックメモリ
（第１〜第３の記憶部）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 - 13/22
Claims (16)
- 【請求項１】 畳み込み符号化された受信符号をパスト
レース方式によって復号するビタビ復号方法であって、 トレースバック長分のパスセレクト信号を記憶可能であ
る記憶部を複数個用い、 受信符号から生成された１トレースバック長分のパスセ
レクト信号を一の記憶部に書き込むと共に、この一の記
憶部に書き込むパスセレクト信号から、他の記憶部に書
き込まれた，前記一の記憶部に書き込むパスセレクト信
号の前の１トレースバック長分のパスセレクト信号にお
ける最尤パスの終端のノード番号を求める第１のステッ
プと、 前記第１のステップにおいて求めたノード番号を開始ノ
ード番号として前記他の記憶部に書き込まれたパスセレ
クト信号に対してトレースバックを行い、信号を復号す
る第２のステップとを備えたことを特徴とするビタビ復
号方法。 - 【請求項２】 請求項１記載のビタビ復号方法におい
て， 前記各記憶部の動作状態を、 当該記憶部を前記一の記憶部として、前記第１のステッ
プを実行する第１のステートと、 前記第１のステートにおいて実行された第１のステップ
により当該記憶部に書き込まれたパスセレクト信号の後
の１トレースバック長分のパスセレクト信号を書き込む
記憶部に対して、この記憶部を前記一の記憶部として前
記第１のステップが実行されるのを待つ第２のステート
と、 当該記憶部を前記他の記憶部として、前記第２のステッ
プを実行する第３のステートとに順に巡回的に変化させ
ることを特徴とするビタビ復号方法。 - 【請求項３】 請求項２記載のビタビ復号方法におい
て、 前記複数の記憶部として３個の記憶部を用い、 各記憶部の動作状態を、１ステートずつずらして前記第
１〜第３のステートの順に巡回的に変化させることを特
徴とするビタビ復号方法。 - 【請求項４】 請求項１記載のビタビ復号方法におい
て、 前記各記憶部は、当該記憶部を前記一の記憶部とした前
記第１のステップと、当該記憶部を前記他の記憶部とし
た前記第２のステップとを並列に実行可能に構成されて
おり、 前記各記憶部の動作状態を、 当該記憶部を前記他の記憶部として前記第２のステップ
を、トレースバックの方向を当該記憶部のアドレスの昇
順の方向として、実行すると共に、当該記憶部を前記一
の記憶部として前記第１のステップを、パスセレクト信
号の書き込み方向を当該記憶部のアドレスの昇順の方向
として、実行する第１のステート、 前記第１のステートにおいて実行された第１のステップ
により当該記憶部に書き込まれたパスセレクト信号の後
のパスセレクト信号が書き込まれる記憶部に対して、こ
の記憶部を前記一の記憶部として前記第１のステップが
実行されるのを待つ第２のステート、当該記憶部を前記他の記憶部として前記第２のステップ
を、トレースバックの方向を当該記憶部のアドレスの降
順の方向として、実行すると共に、当該記憶部を前記一
の記憶部として前記第１のステップを、パスセレクト信
号の書き込み方向を当該記憶部のアドレスの降順の方向
として、実行する第３のステート、 前記第３のステートにおいて実行された第１のステップ
により当該記憶部に書き込まれたパスセレクト信号の後
のパスセレクト信号が書き込まれる記憶部に対して、こ
の記憶部を前記一の記憶部として前記第１のステップが
実行されるのを待つ第４のステート の順に巡回的に変化
させることを特徴とするビタビ復号方法。 - 【請求項５】 請求項４記載のビタビ復号方法におい
て、 前記複数の記憶部として２個の記憶部を用いて、 各記憶部の動作を、１ステートずつずらして前記第１，
第２、第３および第４のステートの順に巡回的に変化さ
せることを特徴とするビタビ復号方法。 - 【請求項６】 入力された受信符号をパストレース方式
によって復号するビタビ復号装置であって（送信側の符
号器の拘束長をＫ（Ｋは正の整数）、復号のためのトレ
ースバックを行う単位であるトレースバック長をｍ（ｍ
は正の整数）とする）、 前記受信符号を入力とし、各受信符号に対して、前記符
号器の状態を示す各ノードに各ビットが対応する２
(K-1) ビットのパスセレクト信号を生成出力するＡＣＳ
（Add Compare Select）回路と、 ビット幅が２(K-1) でありワード数がｍである記憶領域
を有しており、前記ＡＣＳ回路から出力されたパスセレ
クト信号をｍ個ずつ記憶する第１、第２及び第３の記憶
部と、 前記第１〜第３の記憶部に対する書き込みアドレス及び
読み出しアドレスを生成するアドレス生成回路と、 前記第１〜第３の記憶部のいずれか１つを順次選択し、
選択した記憶部に、前記ＡＣＳ回路から出力されたパス
セレクト信号を前記アドレス生成回路によって生成され
た書き込みアドレスに従って書き込む信号書き込み回路
と、 前記第１〜第３の記憶部のいずれか１つを順次選択し、
選択した記憶部から、前記アドレス生成回路によって生
成された読み出しアドレスに従ってパスセレクト信号を
読み出す信号読み出し回路と、 前記ＡＣＳ回路から生成出力されたパスセレクト信号を
ｍ個ずつ入力し、入力したｍ個のパスセレクト信号か
ら、このｍ個のパスセレクト信号の１つ前のパスセレク
ト信号において最尤パスが通過するノードの番号である
開始ノード番号を決定する開始ノード番号決定回路と、 前記信号読み出し回路によって読み出されたｍ個のパス
セレクト信号を入力とし、このｍ個のパスセレクト信号
に対して、前記開始ノード番号決定回路によって決定さ
れた開始ノード番号に対応するビットから順にトレース
バックを行い、信号を復号するトレースバック回路とを
備え、 前記ＡＣＳ回路から生成出力されたｍ個のパスセレクト
信号が前記信号書き込み回路によって前記第１〜第３の
記憶部のいずれか１つに書き込まれると共に前 記開始ノ
ード番号決定回路によって開始ノード番号が決定される
と、前記ｍ個のパスセレクト信号の前に生成されたｍ個
のパスセレクト信号が、前記第１〜第３の記憶部のいず
れか１つから書き込みとは逆の順序で読み出され、読み
出されたｍ個のパスセレクト信号が前記トレースバック
回路によって前記開始ノード番号に対応するビットから
順にトレースバックされる ことを特徴とするビタビ復号
装置。 - 【請求項７】 請求項６記載のビタビ復号装置におい
て、 前記ＡＣＳ回路から出力されたパスセレクト信号と前記
トレースバック回路から出力された復号信号とを合成し
て、前記信号書き込み回路に入力するビット合成回路
と、前記信号書き込み回路により 読み出された信号をパスセ
レクト信号と復号信号とに分離して出力するビット分離
回路とを備え、 前記第１〜第３の記憶部は、ビット幅が１でありワード
数がｍである記憶領域をさらに有しており、 前記信号書き込み回路は、選択した記憶部に前記ビット
合成回路から入力された信号を書き込み、 前記信号読み出し回路は、選択した記憶部から読み出し
た信号を前記ビット分離回路に入力することを特徴とす
るビタビ復号装置。 - 【請求項８】 請求項６記載のビタビ復号装置におい
て、 前記アドレス生成回路は、 前記受信符号と同じ周期で生成されるクロック信号のク
ロック数を計数し、計数値のｍの剰余を出力するカウン
タと、 前記カウンタの出力データを入力とし、該出力データの
（ｍ−１）の補数を生成して出力する補数生成回路とを
備え、 前記カウンタの出力データ及び前記補数生成回路の出力
データのうち、一方を書き込みアドレスとして前記信号
書き込み回路に入力し、他方を読み出しアドレスとして
前記信号読み出し回路に入力することを特徴とするビタ
ビ復号装置。 - 【請求項９】 入力された受信符号をパストレース方式
によって復号するビタビ復号装置であって（送信側の符
号器の拘束長をＫ（Ｋは正の整数）、復号のためのトレ
ースバックを行う単位であるトレースバック長をｍ（ｍ
は正の整数）とする）、 前記受信符号を入力とし、各受信符号に対して、前記符
号器の状態を示す各ノードに各ビットが対応する２
(K-1) ビットのパスセレクト信号を生成出力するＡＣＳ
（Add Compare Select）回路と、 ビット幅が２(K-1) でありワード数が（ｍ＋ａ）（ａは
０又は正の整数）である記憶領域を有しており、前記Ａ
ＣＳ回路から出力されたパスセレクト信号をｍ個ずつ記
憶する第１及び第２の記憶部と、 前記第１及び第２の記憶部に対する書き込みアドレス及
び読み出しアドレスを生成するアドレス生成回路と、 前記第１の記憶部及び第２の記憶部のいずれかを交互に
選択し、選択した記憶部に、前記ＡＣＳ回路から出力さ
れたパスセレクト信号を前記アドレス生成回路によって
生成された書き込みアドレスに従って書き込む信号書き
込み回路と、 前記第１の記憶部及び第２の記憶部のいずれかを交互に
選択し、選択した記憶部から、前記アドレス生成回路に
よって生成された読み出しアドレスに従ってパスセレク
ト信号を読み出す信号読み出し回路と、 前記ＡＣＳ回路から生成出力されたパスセレクト信号を
ｍ個ずつ入力し、入力したｍ個のパスセレクト信号か
ら、このｍ個のパスセレクト信号の１つ前のパスセレク
ト信号において最尤パスが通過するノードの番号である
開始ノード番号を決定する開始ノード番号決定回路と、 前記信号読み出し回路によって読み出されたｍ個のパス
セレクト信号を入力とし、このｍ個のパスセレクト信号
に対して、前記開始ノード番号決定回路によって決定さ
れた開始ノード番号に対応するビットから順にトレース
バックを行い、信号を復号するトレースバック回路と を
備え、前記ＡＣＳ回路から生成出力されたｍ個のパスセレクト
信号が前記信号書き込み回路によって前記第１および第
２の記憶部のいずれか１つに書き込まれると共に前記開
始ノード番号決定回路によって開始ノード番号が決定さ
れると、前記ｍ 個のパスセレクト信号の前に生成された
ｍ個のパスセレクト信号が、前記第１および第２の記憶
部のいずれか１つから書き込みとは逆の順序で読み出さ
れ、読み出されたｍ個のパスセレクト信号が前記トレー
スバック回路によって前記開始ノード番号に対応するビ
ットから順にトレースバックされ、さらに、 前記アドレス生成回路は、書き込みアドレスを昇順に出
力するときは該書き込みアドレスにａを加算した値を読
み出しアドレスとして前記書き込みアドレスと共に出力
する一方、書き込みアドレスを降順に出力するときは該
書き込みアドレスからａを減算した値を読み出しアドレ
スとして前記書き込みアドレスと共に出力し、 前記アドレス生成回路から出力された書き込みアドレス
に従って一の記憶部にｍ個のパスセレクト信号が書き込
まれるとき、前記アドレス生成回路から出力された読み
出しアドレスに従って前記一の記憶部からｍ個のパスセ
レクト信号が読み出されることを特徴とするビタビ復号
装置。 - 【請求項１０】 請求項９記載のビタビ復号装置におい
て、 前記ＡＣＳ回路から出力されたパスセレクト信号と前記
トレースバック回路から出力された復号信号とを合成し
て、前記信号書き込み回路に入力するビット合成回路
と、 前記信号書き込み回路から読み出された信号をパスセレ
クト信号と復号信号とに分離して出力するビット分離回
路とを備え、 前記第１及び第２の記憶部は、ビット幅が１でありワー
ド数が（ｍ＋ａ）である記憶領域をさらに有しており、 前記信号書き込み回路は、選択した記憶部に前記ビット
合成回路から入力された信号を書き込み、 前記信号読み出し回路は、選択した記憶部から読み出し
た信号を前記ビット分離回路に入力することを特徴とす
るビタビ復号装置。 - 【請求項１１】 請求項９記載のビタビ復号装置におい
て、 前記アドレス生成回路は、 前記受信符号と同じ周期で生成されるクロック信号のク
ロック数を計数し、計数値のｍの剰余を出力するカウン
タと、 前記カウンタの出力データを入力とし、該出力データの
（ｍ−１）の補数を生成して出力する補数生成回路と、 前記カウンタの出力データを入力とし、該出力データに
オフセット値ａを加算する第１のオフセット加算手段
と、 前記補数生成回路の出力データを入力とし、該出力デー
タにオフセット値ａを加算する第２のオフセット加算手
段と、 前記カウンタの出力データ又は前記第２のオフセット加
算手段の出力データのいずれか一方を選択し、選択した
データを書き込みアドレスとして前記信号書き込み回路
に入力する第１の選択手段と、 前記補数生成回路の出力データ又は前記第１のオフセッ
ト加算手段の出力データのいずれか一方を選択し、選択
したデータを読み出しアドレスとして前記信号読み出し
回路に入力する第２の選択手段とを備え、 前記第１の選択手段によって前記カウンタの出力データ
が選択されたときは前記第２の選択手段によって前記第
１のオフセット加算手段の出力データが選択される一
方、前記第１の選択手段によって前記第２のオフセット
加算手段の出力データが選択されたときは前記第２の選
択手段によって前記補数生成回路の出力データが選択さ
れることを特徴とするビタビ復号装置。 - 【請求項１２】 請求項６または９記載のビタビ復号装
置において、 前記開始ノード番号決定回路は、パスセレクト信号の各
ビットに対応するすなわち前記符号器の各ノードに対応
する２(K-1) 個のノード決定回路を備えており、 前記ノード決定回路は、それぞれ、 当該開始ノード番号決定回路に入力されたパスセレクト
信号の，当該ノード決定回路に対応するビットを入力と
し、このビットに対応するノードに達するパスが前記パ
スセレクト信号の１つ前のパスセレクト信号において通
過したノードの番号を計算するノード番号計算手段と、 ノード番号を記憶するノード番号記憶手段と、 各ノード決定回路が有するノード番号記憶手段に記憶さ
れたノード番号を入力とし、前記ノード番号計算手段に
よって計算された番号のノードに対応するノード決定回
路が有するノード番号記憶手段に記憶されているノード
番号を選択出力する第１の選択手段と、 前記ノード番号計算手段によって計算されたノード番号
又は前記第１の選択手段によって選択出力されたノード
番号のいずれか一方を選択し、前記ノード番号記憶手段
に入力する第２の選択手段とを備えたものであり、 当該開始ノード番号決定回路にｍ個のパスセレクト信号
が入力されるとき、前記第２の選択手段は、１番目のパ
スセレクト信号が入力されたときは前記ノード番号計算
手段によって計算されたノード番号を選択する一方、
（２〜ｍ）番目のパスセレクト信号が入力されたときは
前記第１の選択手段によって選択出力されたノード番号
を選択し、ｍ番目のパスセレクト信号が入力された後、
前記ノード番号記憶手段に記憶されているノード番号が
前記開始ノード番号になることを特徴とするビタビ復号
装置。 - 【請求項１３】 請求項６または９記載のビタビ復号装
置において、 前記トレースバック回路は、 前記信号読み出し回路によって読み出されたパスセレク
ト信号及び前記開始ノード番号決定回路によって決定さ
れた開始ノード番号を入力とし、復号信号を出力する復
号回路と、 ｍビットのデータを保持可能である第１のＬＩＦＯ（La
st In First Out メモリ）及び第２のＬＩＦＯと、 前記第１のＬＩＦＯ及び第２のＬＩＦＯのいずれか一方
を選択し、選択したＬＩＦＯに前記復号回路から出力さ
れたｍ個の復号信号を入力する第１の選択手段と、 前記第１のＬＩＦＯ及び第２のＬＩＦＯのいずれか一方
を選択し、選択したＬＩＦＯからｍ個の復号信号を出力
する第２の選択手段とを備え、 前記第１の選択手段が前記第１のＬＩＦＯ及び第２のＬ
ＩＦＯのいずれか一方を選択して復号信号を入力すると
き、前記第２の選択手段は他方のＬＩＦＯを選択して復
号信号を出力することを特徴とするビタビ復号装置。 - 【請求項１４】 畳み込み符号化された受信符号をパス
トレース方式によって復号するビタビ復号方法であって
（送信側の符号器の拘束長をＫ（Ｋは正の整数）、復号
のためのトレースバックを行う単位であるトレースバッ
ク長をｍ（ｍは正の整数）、シンボルレートをｆ（ｆは
正の実数）とする）、 ビット幅が２(K-1) でありワード数がｍである記憶領域
をそれぞれ有する第１の記憶部、第２の記憶部及び第３
の記憶部を設け、 入力された受信符号に対して、前記符号器の状態を示す
各ノードに各ビットが対応する２(K-1) ビットのパスセ
レクト信号を生成するパスセレクト信号生成処理と、 生成されたｍ個のパスセレクト信号を前記第１〜第３の
記憶部のいずれか１つに書き込むと同時に、前記ｍ個の
パスセレクト信号の１つ前のパスセレクト信号において
最尤パスが通過するノードの番号を求め、該ノードの番
号を前記ｍ個のパスセレクト信号の前のｍ個のパスセレ
クト信号に対するトレースバックの開始ノード番号とし
て決定する開始ノード番号決定処理と、 前記第１〜第３の記憶部のいずれか１つから書き込みと
は逆の順序でｍ個のパスセレクト信号を読み出すと共
に、前記開始ノード番号決定処理によって決定された開
始ノード番号に対応するビットから順にトレースバック
を行い復号するトレースバック処理とを備え、 各記憶部の動作状態を（ｍ×ｆ）の時間間隔でステート
１、ステート２及びステート３の順に巡回的に変化さ
せ、 ステート１において前記開始ノード番号決定処理を実行
し、ステート２において処理を実行せず、ステート３に
おいて前記トレースバック処理を実行することを特徴と
するビタビ復号方法。 - 【請求項１５】 畳み込み符号化された受信符号をパス
トレース方式によって復号するビタビ復号方法であって
（送信側の符号器の拘束長をＫ（Ｋは正の整数）、復号
のためのトレースバックを行う単位であるトレースバッ
ク長をｍ（ｍは正の整数）、シンボルレートをｆ（ｆは
正の実数）とする）、 ビット幅が２(K-1) でありワード数が（ｍ＋ａ）（ａは
０又は正の整数）である記憶領域をそれぞれ有する第１
の記憶部及び第２の記憶部を設け、 入力された受信符号に対して、前記符号器の状態を示す
各ノードに各ビットが対応する２(K-1) ビットのパスセ
レクト信号を生成するパスセレクト信号生成処理と、 生成されたｍ個のパスセレクト信号を前記第１及び第２
の記憶部のいずれかに記憶領域の先頭アドレス０からア
ドレスを昇順にして書き込むと同時に、前記ｍ個のパス
セレクト信号の１つ前のパスセレクト信号において最尤
パスが通過するノードの番号を求め、該ノードの番号を
前記ｍ個のパスセレクト信号の前のｍ個のパスセレクト
信号に対するトレースバックの開始ノード番号として決
定する第１の開始ノード番号決定処理と、 生成されたｍ個のパスセレクト信号を前記第１及び第２
の記憶部のいずれかに記憶領域の最後尾アドレス（ｍ＋
ａ−１）からアドレスを降順にして書き込むと同時に、
前記ｍ個のパスセレクト信号の１つ前のパスセレクト信
号において最尤パスが通過するノードの番号を求め、該
ノードの番号を前記ｍ個のパスセレクト信号の前のｍ個
のパスセレクト信号に対するトレースバックの開始ノー
ド番号として決定する第２の開始ノード番号決定処理
と、 前記第１及び第２の記憶部のいずれかから、記憶領域の
最後尾アドレス（ｍ＋ａ−１）からアドレスを降順にし
て書き込まれたｍ個のパスセレクト信号を書き込みとは
逆の順序で読み出すと共に、決定された開始ノード番号
に対応するビットから順にトレースバックを行い復号す
る第１のトレースバック処理と、 前記第１及び第２の記憶部のいずれかから、記憶領域の
先頭アドレス０からアドレスを昇順にして書き込まれた
ｍ個のパスセレクト信号を書き込みとは逆の順序で読み
出すと共に、決定された開始ノード番号に対応するビッ
トから順にトレースバックを行い復号する第２のトレー
スバック処理とを備え、 各記憶部の動作状態を（ｍ×ｆ）の時間間隔でステート
１、ステート２、ステート３及びステート４の順に巡回
的に変化させ、 ステート１において前記第１の開始ノード番号決定処理
及び第１のトレースバック処理を実行し、ステート２及
びステート４において処理を実行せず、ステート３にお
いて前記第２の開始ノード番号決定処理及び第２のトレ
ースバック処理を実行することを特徴とするビタビ復号
方法。 - 【請求項１６】 畳み込み符号化された受信符号をパス
トレース方式によって復号するビタビ復号装置であっ
て、 受信符号から生成された１トレースバック長分のパスセ
レクト信号を記憶部に書き込むとともに、前記記憶部に
書き込まれたパスセレクト信号から、このパスセレクト
信号の前の１トレースバック長分のパスセレクト信号に
おける最尤パスの終端のノード番号を求め、このノード
番号を開始ノード番号として、前記記憶部に書き込まれ
たパスセレクト信号の前のパスセレクト信号に対してト
レースバックを行い、信号を復号することを特徴とする
ビタビ復号装置。
Priority Applications (2)
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|---|---|---|---|
| JP8001003A JP2996615B2 (ja) | 1996-01-08 | 1996-01-08 | ビタビ復号装置及びその方法 |
| US08/833,483 US6041433A (en) | 1996-01-08 | 1997-04-07 | Viterbi decoder and viterbi decoding method |
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|---|---|---|---|
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| US08/833,483 US6041433A (en) | 1996-01-08 | 1997-04-07 | Viterbi decoder and viterbi decoding method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191258A JPH09191258A (ja) | 1997-07-22 |
| JP2996615B2 true JP2996615B2 (ja) | 2000-01-11 |
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