JPH01291525A

JPH01291525A - スタック型逐次復号器

Info

Publication number: JPH01291525A
Application number: JP12065588A
Authority: JP
Inventors: Atsushi Yamashita; 敦山下; Makoto Uchijima; 誠内島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-19
Filing date: 1988-05-19
Publication date: 1989-11-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ブロック単位の畳込み符号の誤り訂正復号を行うスタッ
ク型逐次復号器に関し、回路規模を削減すると共に、復号速度を向上させること
を目的とし、ブロック単位の畳込み符号の信号を受信蓄積する入力バ
ッファと、該入力バッファに１ブロック分蓄積される毎
に、受信順序と逆方向に該１ブロックの後尾から技展開
処理を行う枝展開処理回路と、メトリック値メモリ部と
深さメモリ部と少なくともその一部をそれぞれ２面構成
とした内部状態メモリ部とパスメモリ部とを有するスタ
ックメモリと、前記受信順序と同一方向のトレースバッ
ク処理により復号出力データを出力するトレースバック
処理回路と、前記２面構成の内部状態メモリ部とパスメ
モリ部との一面を技展開処理に使用中は、他面をトレー
スバンク処理に使用するように切替えるセレクタとを備
えて構成した。

〔産業上の利用分野〕

本発明は、ブロック単位の畳込み符号の誤り訂正復号を
行うスタック型逐次復号器に関するものである。

逐次復号器（Ｓｅｑｕｅｎｔｉａｌ　ｄｅｃｏｄｅｒ　
）は、局所的に最も確からしいパスを選択することによ
り、畳込み符号の誤り訂正復号を行うものであり、誤り
訂正能力が大きいことから、衛星通信方式等に於ける復
号器として使用されている。

又スタックアルゴリズム（Ｓ　ｔａｃｋ　ａｌｇｏｒｉ
ｔｈｍ）を用いたスタック型逐次復号器と、ファノアル
ゴリズム（Ｆａｎｏ　ａｌｇｏｒｉｔｈｍ　）を用いた
ファノ型逐次復号器とを比較すると、前者のスタック型
逐次復号器は、所要演算量が少なくて済み、且つ通信回
線の品質が悪い場合でも誤り訂正能力の劣化が少ない利
点がある。しかし、その反面、１回の演算に要する時間
が長くなる為、復号速度を向上させることが容易でなく
、復号速度の向上が要望されている。

〔従来の技術〕

従来例のスタック型逐次復号器は、例えば、第８図に示
す構成を存するもので、５１はメトリック値メモリ部（
ＶＡＬＵＥ）　、５２は深さメモリ部（ＤＥＰＴＨ）　
、５３は内部状態メモリ部（ＳＴＡＴＥ）　、５４はパ
スメモリ部（ＰＡＴＨＰ）、５５はスタックメモリ、５
６はセレクタ、５７は枝展開処理回路、５８はトレース
バック処理回路、５９は入力バッファ、６０は出力バッ
ファ、６１はタイミング発生回路である。

受信データは、所定長のブロック毎に畳込み符号化され
ており、又２面構成の入力バッファ５９及び出カバソフ
ァ６０は、図示を省略した構成によってブロック毎に面
切替えが行われて、一面に対する書込みが行われている
時に、他面に対する読出しが行われる。又タイミング発
生回路６１からのタイミング信号により枝展開処理回路
５７とトレースバック処理回路５８との動作が切替えら
れ、それと共にセレクタ５６の切替制御が行われる。

スタックメモリ５５は、メトリック値メモリ部５１と、
深さメモリ部５２と、内部状態メモリ部５３と、パスメ
モリ部５４とから構成され、枝展開処理回路５７に於い
て技展開処理を行う時に得られる各節点のパスメトリッ
ク値がメトリック値メモリ部５１に書込まれ、各節点の
深さが深さメモリ部５２に書込まれ、内部符号器による
各節点の内部状態が内部状態メモリ部５３に書込まれ、
各節点の枝展開の親節点がパスメモリ部５４に書込まれ
る。

第９図は第８図の動作説明図であり、（ａ）は受信デー
タ、Ｔｂ）はセレクタ５６に加える切替信号、（Ｃ１は
技展開処理、（ｄｌはトレースバック処理、ｔｅｌは復
号出力データを示す。（ａ）に示す受信データは１ブロ
ック分が入力バッファ５９に蓄積される毎に（Ｃ）に示
す枝展開処理が行われるものであり、又Ｔｂ）に示す切
替信号が“１”の時に、セレクタ５６は内部状態メモリ
部５３とパスメモリ部５４とを枝展開処理回路５７に接
続し、枝展開処理回路５７は（Ｃ）に示すように技展開
処理を行う。

この技展開処理に於いて、畳込み符号の符号化率Ｒ＝　
ｎ　／　ｍにより、パスメトリック値が最大の節点から
２″本の技を展開するものであり、深さメモリ部５２の
内容に対応した大カバソファ５９のアドレスから受信デ
ータが読出され、枝展開処理回路５７に於いて枝展開の
数のパスメトリック値が算出され、このパスメトリック
値はメトリック値メモリ部５１に書込まれ、内部符号器
による内部状態が内部状態メモリ部５３に書込まれる。

そして、枝展開が進行する場合は、深さメモリ部５２の
内容が＋１され、又後退した節点から技展開を行う場合
は、後退した節点の深さに対応した値が深さメモリ部５
２の内容から減算される。その場合、入力バッファ５９
の既に読出された受信データが再度読出されて、パスメ
トリック値の演算処理等により技展開が行われる。

■ブロックの受信データについての技展開処理が終了す
ると、（ｂ）に示す切替信号は“０”となり、セレクタ
５６は、内部状態メモリ部５３とパスメモリ部５４とを
トレースバック処理回路５８に接続する。トレースバン
ク処理回路５８は、（ｄ）に示すようにトレースバンク
処理を行う。即ち、パスメトリック値が最大の節点を示
すパスメモリ部５４の内容を基に、内部状態メモリ部５
３から読出したデータを出カバソファ６０に書込み、１
ブロックの受信データについてのトレースバンク処理が
終了すると、出力バッファ６０の面切替えにより、復号
出力データとして出力される。

従って、受信データが入力バッファ５９に加えられ、出
力バッファ６０から復号出力データが出力されるまでの
スループットデイレイは２ブロック分となる。

第１０図は従来例の復号過程説明図であり、ブロック長
が４ビツトで、符号化率Ｒ＝１／２の場合の一例を示す
。従って、この場合の技展開の数は２′＝２となり、受
信順序の方向に枝展開が行われるもので、初期状態の節
点から２本の技が展開され、次の深さ（ＤＥＰＴＨ）１
に於けるパスメトリック値（ＶＡＬＵＥ）が最大の節点
■から２本の枝が伸ばされる。深さ２に於けるパスメト
リック値が最大の節点■から２本の枝を伸ばした時、節
点■を親節点とした深さ３に於ける子節点のパスメトリ
ック値が、何れも深さ２に於ける節点■、■のバメトリ
ック値より小さい場合は、深さ２に於ける節点■から技
を伸ばすことになる。

この節点■から伸ばした深さ３に於ける節点のうち、パ
スメトリック値が最大の節点■から次の枝を伸ばすこと
になり、深さ４に於ける節点のうち、パスメトリック値
が最大の節点■が終端節点となり、枝展開処理が終了す
る。

次に受信順序と逆方向にトレースバック処理を行うもの
で、終端節点■からパスメモリ部５４に記憶された親節
点を辿ることにより、■−■→■−■−〇のトレースバ
ックが行われ、それぞれの節点に対応する内部状態メモ
リ部５３の内容を読出すことにより復号出力データが得
られる。

この復号出力データが出力バッファ６０の一方の面に書
込まれている時に、他方の面から一定の速度で読出され
るものである。

第１１図は先に提案したスタック型逐次復号器のブロッ
ク図であり、７１はメトリック値メモリ部（ＶＡＬＵＥ
）　、７２は深さメモリ部（ＤＥＰＴＨ）　、７３Ａ、
７３Ｂは２面構成とした内部状態メモリ部（ＳＴＡＴＥ
　　Ａ、５ＴＡＴＥ　　Ｂ）、７４Ａ、７４Ｂは２面構
成としたパスメモリ部（ＰＡＴＨＰ　　Ａ、ＰＡＴＨＰ
　　Ｂ）、７５はスタックメモリ、７６はセレクタ、７
７は枝展開処理回路、７８はトレースバンク処理回路、
７９は２面構成とした入力バッファ、８０は２面構成と
した出カバソファ、８１はタイミング発生回路、８２は
Ｔ型フリップフロップである。

セレクタ７６は、フリップフロップ８２のＱ端子出力信
号の切替信号により、ブロック毎に２面構成の内部状態
メモリ部７３Ａ、７３Ｂとパスメモリ部７４Ａ、７４Ｂ
の切替えを行い、枝展開処理回路７７による枝展開処理
と、トレースバック処理回路７８によるトレースバック
処理とを並行して行うものである。

又第１２図は第１１図の動作説明図であり、（ａｌはブ
ロックタイミング信号、（ｂ）は受信データ、（Ｃ１は
切替信号、（ｄ）は枝展開処理、（ｅｌはトレースバッ
ク処理、（ｆ）は復号出力データを示す。タイミング発
生回路８１から（ａｌに示すブロックタイミング信号が
出力されてフリップフロップ８２に加えられる・従って
、このフリップフロップ８２のＱ端子出力信号は、セレ
クタ７６へ加える切替信号となり、（Ｃ）に示すものと
なる。

入力バッファ７９に受信蓄積された１ブロックの受信デ
ータは、次のブロックの期間に、セレクタ７６で選択さ
れた例えば内部状態メモリ部７３Ａとパスメモリ部７４
Ａとが枝展開処理回路７７に接続されて枝展開処理され
、又内部状態メモリ部７３　Ｂとパスメモリ部７４Ｂと
がトレースバック処理回路７８に接続されて、前ブロッ
クで技展開処理された内容についてトレースバック処理
が行われ、出力バッファ８０から復号出力データが読出
される。

従って、枝展開処理とトレースバック処理とが並行して
行われるので、復号速度を向上することができる。この
場合のスループットデイレイは３ブロック分となる。

〔発明が解決しようとする課題〕

前述の第８図に示す従来例のスタック型逐次復号器に於
いては、１ブロックの期間内に枝展開処理とトレースバ
ック処理とを第９図の（０）、　（ｄ）に示すように行
うものであるから、復号速度を高速化することが容易で
なかった。

これに対して、第１１図に示す先に提案した構成に於い
ては、第１２図の（ｄ）、　（１３）に示すように、枝
展開処理とトレースバック処理とを並行して処理するこ
とにより、それぞれ１ブロック期間を総て使用すること
ができるから、復号速度の高速化を図ることができる。

しかし、スタックメモリ７５の内部状態メモリ部７３Ａ
、７３Ｂとパスメモリ部７４Ａ、７４Ｂとを２面構成と
し、又入力バッファ７９及び出力バッファ８０も２面構
成とするものであるから、回路規模が大きくなる。又ス
ルーブツトデイレイが３ブロック分となり、復号遅延が
大きくなる欠点がある。

本発明は、回路規模を削減すると共に、復号速度を向上
させることを目的とするものである。

〔課題を解決するための手段〕

本発明のスタック型逐次復号器は、受信順序の逆方向の
ブロックの後尾から枝展開を行い、受信順序と同一方向
にトレースバックを行って復号するものであり、第１図
を参照して説明する。

ブロック単位の畳込み符号の信号を受信蓄積する入力バ
ッファ１と、この入力バッファ１に受信データが１ブロ
ック分蓄積される毎に受信順序と逆方向に１ブロックの
後尾から枝展開処理を行う枝展開処理回路２と、メトリ
ック値メモリ部（ＶＡＬＵＥ）３と深さメモリ部（ＤＥ
ＰＴＨ）４と、少なくともその一部をそれぞれ２面構成
とした内部状態メモリ部（ＳＴＡＴＥ　　Ａ、５ＴＡＴ
ＥＢ）５Ａ、５Ｂとパスメモリ部（ＰＡＴＨＰＡ、ＰＡ
ＴＨＰ　　Ｂ）６Ａ、６Ｂとを有するスタックメモリ７
と、受信順序と同一方向にトレースバック処理を行って
復号出力データを出力するトレースバック処理回路８と
、前記２面構成の内部状態メモリ部５Ａ、５Ｂとパスメ
モリ部６Ａ、６Ｂとの一面を枝展開処理に使用中は、他
面をトレースバック処理に使用するように切替えるセレ
クタ９とを備えているものである。

〔作用〕

ブロック単位の畳込み符号の受信データのブロック後尾
には、既知の内容のターミネーションビットが付加され
ており、従って、１ブロック分の後尾の既知のターミネ
ーションビットを基にブロックの先頭に向かって技展開
処理を行うことができる。入力バッファ１は、その為に
、１ブロック分の受信データを受信蓄積するものであり
、枝展開処理回路２は、ブロックの後尾から枝展開処理
を行うものである。

この技展開処理の結果は、スタックメモリ７内の２面構
成の内部状態メモリ部５Ａ、５Ｂとパスメモリ部６Ａ、
６Ｂの中の一面に蓄積されるから、枝展開処理回路２に
よる技展開処理中に、他面から前ブロック期間で技展開
処理された結果を、トレースバック処理回路８により受
信順序と同一方向にトレースバック処理を行うことによ
り、直ちに受信順序に従った復号出力データを得ること
ができる。従って、出カバソファを省略することができ
る。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の一実施例のブロック図であり、１１は
メトリック値メモリ部（ＶＡＬＵＥ）、１２は深さメモ
リ部（ＤＥＰＴＨ）　、１３．１３Ａ、１３Ｂは内部状
態メモリ部（ＳＴＡＴＥ、５ＴＡＴＥ　　Ａ、５ＴＡＴ
Ｅ　　Ｂ）、１４Ａ、１４Ｂはパスメモリ部（ＰＡＴＨ
Ｐ　　Ａ、ＰＡＴＨＰＢ）、１５はスタックメモリ、１
６ａ、１６ｂはセレクタ、１７は枝展開処理回路、１８
はトレースバック処理回路、１９は入力バッファ、２０
はフリップフロップ、２１はタイミング発生回路である
。

入力バッファ１９は、従来例と同様に２面構成として、
一面に受信データを受信蓄積している時に、他面の受信
データを読出して技展開処理を行うものである。又枝展
開処理回路１７は、前述のように、１ブロックの後尾に
既知の内容のターミネーションビットが付加されている
から、この既知のターミネーションビットからブロック
の先頭に向かって、即ち、受信順序と逆方向に技展開処
理を行うものである。

又スタックメモリ１５に於ける内部状態メモリ部は、枝
展開処理の為ににピッ）　（Ｋ＝拘束長）の幅を必要と
するものであるが、トレースバック処理には１ビツトで
良いので（−船釣にはＬＳＢ（最下位ビット）を用いる
ものであるが、任意の１ビツトを使用することが可能で
ある）、内部状Ｂ（節点番号）の上位ビットについては
、内部状態メモリ１３に記憶し、２面構成とした内部状
態メモリ部１３Ａ、１３Ｂに１ビツトを記憶する構成と
した場合を示す。なお、２面構成の内部状態メモリ部１
３Ａ、１３Ｂを、節点対応に複数ビットｍを記憶する構
成とすることも可能であり、その場合は、１面構成の内
部状態メモリ部１３を、節点対応に（Ｋ　−ｍ　）ビッ
トを記憶する構成とすることになる。

この２面構成の内部状態メモリ部１３Ａ、１３Ｂと、２
面構成のパスメモリ部１４Ａ、１４Ｂとは、セレクタ１
６ａにより一面Ａが枝展開処理回１１１７とトレースバ
ック処理回路１８とに対して切替接続され、セレクタ１
６ｂにより他面Ｂが枝展開処理回路１７とトレースバッ
ク処理回路１８とに対して切替接続される。そして、ト
レースバック処理回路１８は、受信順序と逆方向の技展
開処理による終端節点からトレースバンクを開始するも
ので、受信順序と同一方向にトレースバック処理を行い
、復号出力データが出力される。

又フリップフロップ２０は、タイミング発生回路２１か
らのブロックタイミング信号により反転動作し、Ｑ端子
からセレクタ１６ａ、１６ｂに対する切替信号を出力し
、前述のように、２面構成の内部状態メモリ部１３Ａ、
１３Ｂとパスメモリ部１４Ａ、１４Ｂとの切替接続によ
り、技展開処理とトレースバック処理とを並行して行う
ものである。

第３図は技展開処理説明図、第４図はトレースバック処
理説明図であり、ブロック長が４ビツトで、符号化率Ｒ
＝１／２の場合の一例を示し、深さ４に於ける節点Ｑｌ
）を初期節点として枝展開を行い、深さ３に於ける節点
（９）、αφの中、パスメトリック値が最大の節点（９
）から技を伸ばす。そして、深さ２に於ける節点（７１
，（８）の中、パスメトリック値が最大の節点（７）か
ら技を伸ばすが、この例の場合は、深さ１に於ける節点
（４１，（５）のパスメトリック値が何れも節点（７）
のパスメトリック値より小さいので、節点（９）から枝
を伸ばした深さ２に於ける節点（８）から枝を伸ばし、
深さ１に於ける節点（３）。

（６）の中、パスメトリック値が最大となる節点（３）
から枝を伸ばして、節点（１１，（２１が得られ、パス
メトリック値が最大となる節点（１）が終端節点となる
。

トレースバック処理は、第４図に示すように、終端節点
（１１から受信順序と同一方向に行われるもので、節点
＋１）→（３）→（８）→（９）→ａυのパスが得られ
、それぞれの節点に於ける内部状態から、受信順序に従
った復号出力データが得られる。従って、パンファリン
グを行うことなく出力することができる。

第５図は本発明の一実施例の動作説明図であり、（ａ）
はタイミング発生回路２１から出力されるブロックタイ
ミング信号、（ｂ）は受信データ、（Ｃ１はフリップフ
ロップ２０のＱ端子出力信号の切替信号、（ｄ）は枝展
開処理、（ｅｌはトレースバック処理を示す。技展開処
理とトレースバック処理とは（ｄ）、　（ｅ）に示すよ
うに並行して行われるものであり、（ｂｌに示す受信デ
ータが入力バッファ１９に１ブロック分受信蓄積される
と、そのｌブロック分の受信データは、枝展開処理回路
１７によりブロックの後尾から受信順序と逆方向に（ｄ
）に示すように技展開処理が行われ、次のブロック期間
にトレースバック処理回路１８により受信順序と同一方
向に（ｅ）に示すようにトレースバック処理が行われて
、復号出力データが得られる。

従って、第１２図に示す先に提案された構成と同様に、
枝展開処理とトレースバック処理とが並行して行われる
ことにより、復号速度を向上することができると共に、
スルーブツトデイレイは２ブロック分となるから、復号
遅延を小さくすることができる。又２面構成の内部状態
メモリ部１３Ａ、１３Ｂは、前述のように、節点対応に
１ビツトで済み、パスメモリ部１４Ａ、１４Ｂのみを完
全な２面構成とするだけで済むから、スタックメモリ１
５は、パスメモリ部１４Ａ、１４Ｂの一面分を増加する
程度の回路規模の拡張となるが、２面構成の出カバソフ
ァを完全に省略することができるから、全体としての回
路規模を縮小することが可能となる。

第６図は本発明の他の実施例のブロック図であり、スタ
ックメモリにサブスタックメモリ部を設けた場合を示す
。同図に於いて、３１はメトリック値メモリ部（ＶＡＬ
ＵＥ）　、３２は深さメモリ部（ＤＥＰＴＨ）　、３３
．３３Ａ、３３Ｂは内部状態メモリ部（ＳＴＡＴＥ、５
ＴＡＴＥ　　Ａ、５ＴＡＴＥ　　Ｂ）　、３４Ａ、３４
Ｂはパスメモリ部（ＰＡＴＨＰ　　Ａ、ＰＡＴＨＰ　　
Ｂ）、３５はスタックメモリ、３６ａ、３６ｂはセレク
タ、３７は枝展開処理回路、３８はトレースバック処理
回路、３９は入力バッファ、４０はフリップフロップ、
４１はタイミング発生回路、４２はクリア回路、４３は
更新データメモリ部（ＳＴＡＣＫＰＴ）　、４４Ａ、４
４Ｂはサブスタックメモリ部（ＡＵＸＰＴ　　Ａ、ＡＵ
ＸＰＴ　　Ｂ＞である。

この実施例は、第２図に示す実施例に対して、更新デー
タを記憶する更新データメモリ部４３と、２面構成のサ
ブスタックメモリ部４４Ａ、４４Ｂと、その内容をクリ
アする為のクリア回路４２とを付加したものであり、サ
ブスタックメモリ部４４Ａ、４４Ｂは、パスメトリック
値をアドレスとして節点のアドレスを書込むものであり
、技展開処理に於けるパスメトリック値最大の節点を検
索することが容易となる。

又枝展開処理回路３７は、受信データの１ブロックの後
尾から受信順序と逆方向に技展開処理を行い、トレース
バンク処理回路３８は受信順序と同一方向にトレースバ
ック処理を行って、復号出力データを出力するものであ
る。又セレクタ３６ａ、３６ｂは、２面構成の内部状態
メモリ部３３Ａ、３３Ｂとパスメモリ部３４Ａ、３４Ｂ
とサブスタックメモリ部４４Ａ、４４Ｂとを、枝展開処
理回路３７とトレースバック処理回路３８とにブロック
期間毎に切替接続し、一面を技展開処理に使用中は、他
面をトレースバック処理に使用するものである。

第７図は本発明の他の実施例の動作説明図であり、（ａ
）はブロックタイミング信号、（ｂ）は受信データ、（
Ｃ）は切替信号、（ｄ）は枝展開処理、（ｅｌはサブス
タックメモリ部のクリア処理、（ｆ）はトレースバック
処理を示し、タイミング発生回路４１からの（ａ）に示
すブロックタイミング信号により、フリップフロップ４
０から（Ｃ）に示す切替信号が出力され、セレクタ３６
ａ、３６ｂが制御される。

例えば、切替信号が“１”の時、セレクタ３６ａにより
内部状態メモリ部３３Ａ、パスメモリ部３４Ａ及びサブ
スタックメモリ部４４Ａが枝展開処理回路３７に接続さ
れ、メトリック値メモリ部３１と、深さメモリ部３２と
、内部状態メモリ部３３と、更新データメモリ部４３と
を用いて、１ブロック分の受信データの受信蓄積により
、受信順序と逆方向に（ｄ）に示すように枝展開処理が
行われる。又セレクタ３６ｂにより内部状態メモリ部３
３Ｂ５パスメモリ部３４Ｂがトレースバック処理回路３
８に接続され、又サブスタックメモリ部４４Ｂがクリア
回路４２に接続されて、受信順序と同一方向に（ｆ）に
示すようにトレースバック処理が行われて復号出力デー
タが得られる。又クリア回路４２によりサブスタックメ
モリ部４４Ｂが（ｅ）に示すようにクリアされる。

次のブロック期間に於いて、切替信号が“０”となると
、セレクタ３６ａにより内部状態メモリ部３３　Ａ−パ
スメモリ部３４Ａがトレースバック処理回路３８に接続
され、サブスタックメモリ部４４Ａがクリア回路４２に
接続されて、受信順序と同一方向のトレースバック処理
とサブスタックメモリ部４４Ａのクリア処理とが行われ
、又セレフタ３６ｂにより内部状態メモリ部３３Ｂ、パ
スメモリ部３４Ｂ及びサブスタックメモリ部４４Ｂが枝
展開処理回路３７に接続されて、メトリック値メモリ部
３１と、深さメモリ部３２と、内部状態メモリ部３３と
、更新データメモリ部４３とを用いて、受信順序と逆方
向の枝展開処理が行われる。

前述のように、枝展開処理とトレースバック処理とクリ
ア処理とが並行して行われるので、復号速度を向上する
ことができると共に、受信順序と同一方向のトレースバ
ック処理により復号出力データが得られるので、スルー
プットデイレイは２ブロック分となり、第１１図に示す
構成に比較して、復号遅延を小さくすることができると
共に、出カバソファを省略できることによる回路規模の
縮小を図ることができる。

前述の各実施例に於いて、スタックメモリ７゜１５．３
５に於ける一部を２面構成としたものであるが、全体を
２面構成とすることも勿論可能である。

〔発明の効果〕

以上説明したように、本発明は、入カバッファエと枝展
開処理回路２とスタックメモリ７とトレースバック処理
回路８とセレクタ９とを備え、スタックメモリ７の内部
状態メモリ部とパスメモリ部との少なくとも一部を２面
構成とし、１ブロック分の受信データを受信する毎に、
枝展開処理回路２により受信順序と逆方向に枝展開処理
を行い、又トレースバック処理回路８により受信順序と
同一方向にトレースバック処理を行って復号出力データ
を得るものであり、トレースバンク処理を復号ビットレ
ートと同一速度で行うことにより、出カバソファを省略
することができるから、回路規模を縮小することができ
る。

又枝展開処理とトレースバック処理とを並行して行うこ
とにより、復号速度を高速化することができると共に、
前述のように、トレースバック処理により直ちに復号出
力データを得ることができるから、スループットデイレ
イを小さくすることができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例のブロック図、第３図は枝展開処理説明図、第４図は
トレースバック処理説明図、第５図は本発明の一実施例
の動作説明図、第６図は本発明の他の実施例のブロック
図、第７図は本発明の他の実施例の動作説明図、第８図
は従来例のブロック図、第９図は第８図の従来例の動作
説明図、第１０図は従来例の復号過程説明図、第１１図
は先に提案したスタック型逐次復号器のブロック図、第
１２図は第１１図の動作説明図である。１は入力バッファ、２は枝展開処理回路、３はメトリッ
ク値メモリ部（ＶＡＩ、ＵＥ）　、４は深さメモリ部（
ＤＥＰＴＨ）　、５Ａ、５Ｂは内部状態メモリ部（ＳＴ
ＡＴＥ　　Ａ、５ＴＡＴＥ　　Ｂ）、６Ａ、６Ｂはパス
メモリ部（ＰＡＴＨＰ　　Ａ、ＰＡＴＨＰ　　Ｂ）　、
７はスタックメモリ、８はトレースバック処理回路、９
はセレクタである。

Claims

【特許請求の範囲】ブロック単位の畳込み符号の信号を受信蓄積する入力バ
ッファ（１）と、該入力バッファ（１）に１ブロック分蓄積される毎に、
受信順序と逆方向に該１ブロックの後尾から枝展開処理
を行う枝展開処理回路（２）と、メトリック値メモリ部
（３）と、深さメモリ部（４）と、少なくともその一部
をそれぞれ２面構成とした内部状態メモリ部（５Ａ、５
Ｂ）とパスメモリ部（６Ａ、６Ｂ）とを有するスタック
メモリ（７）と、前記受信順序と同一方向にトレースバック処理を行って
復号出力データを出力するトレースバック処理回路（８
）と、前記２面構成の内部状態メモリ部（５Ａ、５Ｂ）とパス
メモリ部（６Ａ、６Ｂ）との一面を枝展開処理に使用中
は、他面をトレースバック処理に使用するように切替え
るセレクタ（９）とを備えたことを特徴とするスタック型逐次復号器。