KR20010022310A - 길쌈 부호의 연출력 복호 장치 및 연출력 복호 방법 - Google Patents

길쌈 부호의 연출력 복호 장치 및 연출력 복호 방법 Download PDF

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Abstract

(상태들(states)의 갯수) ×(절단(truncation) 길이내에 있는 데이터(data))에 대한 Iβ(βt부터 βt-D+1까지)가 계산되어진 후에, 계속 이어지는 절단 길이밖의 데이터에 대한 Iβ(βt-D부터 βt-2D+1까지)와 다음 절단 길이내의 데이터에 대한 Iβ가 순서대로 계산되어지면서 절단 길이 밖의 연출력(soft output)이 순서대로 계산되어진다. 그래서, 복호기(4)는 절단 길이내의 Iβ와 절단 길이 혹은 그 이상에 의해 올려지는 Iβ를 병렬로 계산한다. 결과적으로 클럭(clock)당 Iβ의 계산량은 계산량은 매우 적고, 그리고 고속 복호기보다 빠른 것을 의미하는 (상태들의 갯수) × 2 이다.

Description

길쌈 부호의 연출력 복호 장치 및 연출력 복호 방법{SOFT OUTPUT DECODER FOR CONVOLUTION CODE AND SOFT OUTPUT DECODING METHOD}
길쌈 부호의 복호 후의 심볼 오류율을 최소로 하는 복호법으로서, BCJR 알고리즘이 알려져 있다(Bahl, Cocke, Jelinek and Raviv, "Optimal decoding of linear codes for minimizing symbol error rate", IEEE Trans. lnf. Theory, vol. IT-20, pp. 284-287, Mar. 1974). BCJR 알고리즘에서는 복호 결과로서 각 심볼을 출력하지 않고 각 심볼의 우도(尤度)를 출력한다. 이러한 출력을 연출력(soft-output)이라고 부른다.
최근, 연접 부호의 내부호의 복호 출력이나 반복 복호법의 각 반복의 출력을 연출력으로 함으로서, 심볼 오류 확률을 작게 하는 연구가 이루어져 있으며 또한 알맞은 복호법으로서 BCJR 알고리즘이 주목받게 되었다.
이하, BCJR 알고리즘의 내용을 상세하게 설명한다.
BCJR 알고리즘은 복호 결과로서 각 심볼을 출력하는 대신에 각 심볼의 우도를 출력함으로서 길쌈 부호기에 의해 디지탈의 정보를 길쌈 부호화하고, 이 길쌈 부호화된 데이타열을 잡음이 있는 무기억 통신로(memoryless communication channel)를 통하여 관측하는 경우의 알고리즘이다.
여기서, 길쌈 부호기의 시프트 레지스터의 내용을 나타내는 M개의 상태(천이 상태)를 m(0, 1, …, M|1)으로 나타내고, 시각 t의 상태를 St, 시각 t에서의 입력을 it, 시각 t에서의 출력을 Xt로 하고 출력 계열을 Xt t'=Xt, Xt+1, …, Xt'로 한다. 각 상태 간의 천이 확률 pt(m|m')을 다음 수학식 1에 의해 나타낸다.
또, Pr{A|B}는 B가 발생한 조건 하에서의 A가 발생하는 조건부 확률이며, Pr{A ; B}는 A와 B가 모두 발생하는 확률을 나타내는 것으로 한다. 또한, 길쌈 부호기에 의한 길쌈 부호는 상태 S0=0에서부터 시작하고, X1 τ를 출력하여 Sτ=0으로 종료하게 한다.
잡음이 있는 무기억 통신로는 출력 X1 τ를 입력으로 하고, 출력 Y1 τ를 출력한다. 여기서 출력 계열 Yt t'=Yt, Yt+1, …, Yt'로 한다. 여기서 잡음이 있는 무기억 통신로의 천이 확률은 모든 t(1≤t≤τ)에 대하여 다음 수학식 2를 만족하는 함수 R(·|·)에 의해 정의할 수 있다.
이에 따라 확률λt를 다음 수학식 3에 나타낸 바와 같이 정의하면 이 확률λt는 Y1 τ를 수신하였을 때의 시각 t에서의 입력 정보의 우도(尤度)를 나타내고, 이 확률λt가 구해야할 연출력이 된다.
BCJR 알고리즘은 다음 수학식 4 ∼ 수학식 6에 도시한 바와 같은 확률 αt, βt, γt을 정의한다.
αt, βt, γt의 내용을 도 1을 이용하여 간단하게 설명한다. 도 1은 각 확률의 관계를 나타낸 도면이다. αt-1은 부호화 개시 상태 S0=0으로부터 수신어를 바탕으로 시계열순(time series)으로 산출한 시각 t-1에서의 각 상태의 통과 확률에 대응한다. βt는 부호화 종료 상태 Sτ=0으로부터 수신어를 바탕으로 시계열의 역순으로 산출한 시각 T에서의 각 상태의 통과 확률에 대응한다. γt는 시각 t에서의 수신어와 입력 확률을 바탕으로 산출한 시각 t에서 상태 간을 천이하는 각 브렌치(brench)의 출력의 수신 확률에 대응한다.
이 αt, βt, γt를 이용하면 연출력 λt는 다음 수학식 7과 같이 나타낼 수 있다.
그런데, t=1, 2, …, τ에 대하여 다음 수학식 8이 성립한다.
마찬가지로, t=1, 2, …, τ-1에 대하여, 다음 수학식 9가 성립한다.
또한, γt에 대하여, 다음 수학식 10이 성립한다.
γt(m', m, i)
Pt(m｜m')R(Yt,X): 입력 i에서 m'으로부터 m으로 shift하는 경우
= (X는 그 출력)
0 :입력 1에서 m'으로부터 m으로 shift하지 않는 경우
이상의 관계를 바탕으로, BCJR 알고리즘에서는 연출력 λt를 다음 (a) ∼ (c)의 순서로 구한다.
(a) Yt를 수신할 때마다 수학식 8 및 수학식 10을 사용하여 αt(m), γt(m', m,
i)를 계산한다.
(b) 계열 Y1 τ모두를 수신한 후에, 수학식 9를 사용하여 모든 시각 t의 각
상태 m에 대하여 βt(m)을 계산한다.
(c) (a) 및 (b)에서 계산한 αt, βt, γt를 수학식 7에 대입하여 각 시각 t의
연출력 λt를 계산한다.
그런데, 이상 설명한 BCJR 알고리즘에서는 곱연산을 포함하기 위하여 연산량이 크다는 문제와, 부호를 종결할 필요가 있기 때문에 연속 데이타를 수신할 수 없는 문제가 있었다.
이 2개의 문제 중 연산량을 삭감하는 방법으로서 Max-Log-BCJR 알고리즘 및 Log-BCJR 알고리즘(단, 하기 논문 중에서는 각각 Max-Log-MAP 알고리즘 및 Log-MAP 알고리즘)이 제안되며(Robertson, Villebrun and Hoeher, "A comparison of optimal and sub-optimal MAP decoding algorithms operating in the domain", IEEE Int. Conf. on Communications, pp. 1009-1013, June 1995), 연속 데이타를 수신하기 위한 방법으로서 슬라이딩 윈도우 처리를 행하는 SW-BCJR 알고리즘이 제안되고 있다(Benedetto and Montorsi, "Soft-output decoding algorithms in iterative decoding of turbo codes", TDA progress Report 42-124, Feb, 1996) .
이하 이들의 알고리즘의 내용을 설명한다.
우선, Max-Log-BCJR 알고리즘과 Log-BCJR 알고리즘의 내용을 설명한다.
Max-Log-BCJR 알고리즘은 확률 αt, βt, γt및 λt를 e를 저부로 하는 대수(자연 대수)로 나타내고, 수학식 11에 도시한 바와 같이 확률의 곱연산을 대수의 합연산으로 치환하고, 수학식 12에 도시한 바와 같이 확률의 합연산을 대수의 최대치 연산으로 근사한다. 또, max(x, y)는, x, y 중 값이 큰 것을 선택하는 함수이다.
지금, 설명을 간략화하기 위해서 다음 수학식 13 ∼ 수학식 15에 도시한 바와 같이 αt, βt, γt및 λt의 대수를 Iαt, Iβt, Iγt및 Iλt로 둔다. 이하, 「I」는 e를 저부로 하는 대수를 나타내는 것으로 한다.
Max-Log-BCJR 알고리즘은 이들 Iαt, Iβt및 Iγt를 다음 수학식 16 ∼ 수학식 18에 나타낸 바와 같이 근사한다. 여기서, Iαt(m)와 Iβt(m)의 max m'는 입력 i일 때 상태 m으로의 천이가 존재하는 상태 m' 중에서 구하게 한다.
단지, X는 m'로부터 m으로 천이하였을 때의 부호기의 출력이다.
마찬가지로, Iλt에 대해서도 다음 수학식 19에 도시한 바와 같이 근사한다. 여기서, 우측 제1항의 max m'는 입력=1일 때 상태 m으로의 천이가 존재하는 상태 m' 중에서 구하고, 제2항의 max m'는 입력=0일 때 상태 m으로의 천이가 존재하는 상태 m' 중에서 구하게 한다.
이상의 관계를 바탕으로, Max-Log-BCJR 알고리즘에서는 연출력λt를 다음(a) ∼ (c)의 순서로 구한다.
(a) Yt를 수신할 때마다 수학식 16 및 수학식 18을 사용하여 Iαt(m)와 Iγt(m', m, 1)을 계산한다.
(b) 계열 Y1 τ모두를 수신한 후에 수학식 17을 사용하여, 모든 시각 t의 각
상태 m에 대하여 Iβt(m)를 계산한다.
(c) (a) 및 (b)에서 계산한 Iαt, Iβt및 Iγt를 수학식 19에 대입하여, 각 시각
의 연출력 Iλt를 계산한다.
상술한 바와 같이, Max-Log-BCJR 알고리즘에는 곱연산이 포함되어 있지 않기 때문에 BCJR 알고리즘에 비하여 연산량을 대폭 줄일 수 있다.
그런데, 확률의 합연산을 다음 수학식 20에 도시한 바와 같이 변형함으로써 우측 제2항은 변수 |x-y|에 대한 1차원의 함수가 되므로 이것을 테이블화해 둠으로서 합연산이 정확한 대수치를 구할 수 있다.
Max-Log-BCJR 알고리즘 중 수학식 12를 전부 수학식 20에 치환하고, 정확한 확률 계산을 행하는 것이 Log-BCJR 알고리즘이다. Log-BCJR 알고리즘은 Max-Log-BCJR 알고리즘과 비교하면 연산량은 증가하지만 곱연산은 포함되어 있지 않으며, 그 출력은 양자화 오차를 제외하면 BCJR 알고리즘의 연출력에 대응하는 수치 그 자체가 분명하다.
수학식 20에서의 우측 제2항은 변수 |x-y|에 의한 일차 함수가 되기 때문에 예를 들면 테이블화 등에 의해 간이하고 또한 정밀도가 높은 연산 결과를 얻을 수 있다. 이에 따라 Log-BCJR 알고리즘은 Max-Log-BCJR 알고리즘에 비하여 정밀도가 높은 연출력을 얻을 수 있도록 이루어져 있다.
다음에, SW-BCJR 알고리즘의 내용을 설명한다.
BCJR 알고리즘에서는 βt의 계산을 위해 부호가 종결되어 있을 필요가 있으며, 연속된 데이타를 수신할 수 없다. SW-BCJR 알고리즘은 βt의 초기치로서 모든 상태에 대하여 1/M을 부여하여 비터비(Viterbi) 복호의 경우와 마찬가지로 절단 길이를 도입하고, 설정한 절단 길이 D만큼 시각을 거슬러 올라가 연출력을 구하는 것이다(도 2 참조).
SW-BCJR 알고리즘에서는 통상의 BCJR 알고리즘과 마찬가지로 α0의 초기화를 행한 후, 이하의 (a) ∼ (e)의 조작을 매시각 행함으로서 각 시각의 연출력을 구한다.
(a) 시각 t에서의 수신치와 천이 확률을 바탕으로 γt를 구한다.
(b) 모든 상태 m에 대하여 βt(m)=1/M로 초기화한다.
(c) γt-D+1, …, γt를 바탕으로 βt-1…, βt-D를 계산한다.
(d) 구해진 βt-D와 αt-D-1로부터 시각 t-D의 연출력γt-D를 다음 수학식 21에
서 계산한다.
(e) αt-D-1, γt-D보다 αt-D를 계산한다.
또, 전술한 Benedetto 등의 논문에는 이 SW-BCJR 알고리즘과 Log-BCJR 알고리즘을 조합한 SW-Log-BCJR 알고리즘, 및 SW-BCJR 알고리즘과 Max-Log-BCJR 알고리즘을 조합한 SW-Max-Log-BCJR 알고리즘(단, 논문 중에서는 SWAL-BCJR 알고리즘)도 제안되어 있다.
SW-Max-Log-BCJR 알고리즘 또는 SW-Log-BCJR 알고리즘을 이용함으로서 연속 데이타를 수신하여 연출력을 구할 수 있다. 그러나, 이들 알고리즘에서는 종결한 부호를 복호하는 경우와 달리, 1 복호 출력을 구할 때 상태수 ×절단 길이분의 βt를 구할 필요가 있기 때문에, 곱연산을 포함하지 않는다고 해도 실장하기 위해서는 매우 큰 연산량이 필요하다.
상술한 바와 같이, SW-Max-Log-BCJR 알고리즘 또는 SW-Log-BCJR 알고리즘은 길쌈 부호화되어 송신된 연속 데이타를 수신하여 연출력을 구하는 것이 가능하지만, 1 부호 출력을 얻을 때의 연산량이 많고 고속 동작이 곤란하다는 문제점이 있었다.
또한, SW-BCJR 알고리즘과 Log-BCJR 알고리즘을 조합한 SW-Log-BCJR알고리즘, 또는 SW-BCJR 알고리즘과 Max-Log-BCJR 알고리즘을 조합한 SW-Max-Log-BCJR 알고리즘(SWAL-MAP 알고리즘이라고 한다)에 따르면 연산량을 저감하여 연속된 데이타의 연출력을 구할 수 있다.
그런데, 이들의 알고리즘에서는 절단 길이 D만큼 거슬러 올라가 연출력을 얻음으로써 1 복호 출력을 구할 때 상태수 ×절단 길이 D분의 β를 구할 필요가 있다. 이에 따라 곱연산을 포함하지 않는다고 해도 처리에 방대한 연산량이 필요한 문제가 있었다.
본 발명은 예를 들면, 위성 방송 수신 장치 등에 응용하는 데 잘 맞는 길쌈 부호(convolution code)의 연출력 복호 장치 및 연출력 복호 방법에 관한 것이다. 자세하게는 기억 매체에 확률 정보를 절단(truncation) 길이 이상 기억하고, 절단 길이 내측의 확률 정보의 갱신과, 절단 길이 외측의 연출력의 계산을 병렬적으로 실행함으로써, 고속 동작이 가능해지는 연출력 복호 장치 등에 관한 것이다.
도 1은 BCJR 알고리즘 내의 αt, βt, γt의 내용을 설명하기 위한 도면.
도 2는 SW-BCJR 알고리즘의 내용을 설명하기 위한 도면.
도 3은 본 발명을 적용한 통신 모델을 나타낸 블럭도.
도 4는 상기 통신 모델에서의 길쌈 부호기의 구성을 나타낸 블럭도.
도 5는 상기 길쌈 부호기의 격자 구조를 나타낸 도면.
도 6은 상기 통신 모델에서의 복호기의 구성을 나타낸 블럭도.
도 7은 상기 통신 모델에서의 연출력 계산의 순서를 설명하기 위한 도면.
도 8은 상기 복호기에서의 Iγ 계산 기억 회로의 구성을 나타낸 블럭도.
도 9는 상기 Iγ 계산 기억 회로를 구성하는 RAM 등의 동작을 설명하기 위한 타임차트.
도 10은 상기 복호기에서의 Iα 계산 기억 회로의 구성을 나타낸 블럭도.
도 11은 상기 Iα 계산 기억 회로 내의 Iα 계산 회로의 구성을 나타낸 블럭도.
도 12는 상기 Iα 계산 회로 내의 가산 비교 선택 회로의 구성을 나타낸 블럭도.
도 13은 상기 Iα 계산 기억 회로를 구성하는 레지스터 및 RAM 등의 동작을 설명하기 위한 타임차트.
도 14는 상기 Iβ 계산 기억 회로의 구성을 나타낸 블럭도.
도 15는 상기 Iβ 계산 기억 회로 내의 Iβ 계산 회로의 구성을 나타낸 블럭도.
도 16은 Iβ 계산 회로 내의 가산 비교 선택 회로의 구성을 나타낸 블럭도.
도 17은 상기 Iβ 계산 기억 회로를 구성하는 레지스터 등의 동작을 설명하기 위한 타임차트.
도 18은 상기 복호기에서의 연출력 계산 회로의 구성을 나타낸 블럭도.
도 19는 상기 연출력 계산 회로 내의 Iλ1계산 회로의 구성을 나타낸 블럭도.
도 20은 상기 연출력 계산 회로 내의 Iλ0계산 회로의 구성을 나타낸 블럭도.
도 21은 상기 연출력 계산 회로의 동작을 설명하기 위한 타임차트.
도 22a, 도 22b, 도 22c 및 도 22d는 상기 Iγ 계산 기억 회로에서의 메모리 매니지먼트의 내용을 설명하기 위한 도면.
도 23은 상기 메모리 매니지먼트의 타이밍차트.
도 24는 SW-Log-BCJR 알고리즘에 대응한 가산 비교 선택 회로의 구성을 나타낸 블럭도.
도 25는 상기 복호기에서의 Iγ 계산 기억 회로의 다른 구성예를 나타낸 블럭도.
도 26은 상기 Iγ 계산 기억 회로의 동작의 설명하기 위한 타임차트.
도 27은 상기 복호기에서의 Iβ 계산 기억 회로의 다른 구성예를 나타낸 블럭도.
도 28은 상기 Iβ 계산 기억 회로의 동작의 설명하기 위한 타임차트.
＜발명을 실시하기 위한 최량의 형태＞
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 상세하게 설명한다.
본 발명은, 예를 들면 도 3에 도시한 바와 같은 구성의 통신 모델(1)에 적용된다. 통신 모델(1)에서는 길쌈 부호기(2)에 의해 디지탈의 정보 D0을 길쌈 부호화하고, 이 길쌈 부호화된 데이타열을 잡음이 있는 무기억 통신로(3)를 통하여 복호기(4)에 공급하고 복호기(4)에서 길쌈 부호화된 데이타열의 연출력을 복호한다.
이 통신 모델(1)에서의 길쌈 부호기(2)는 1비트의 입력에 대하여 2비트를 출력하는 1 : 2의 부호기이다. 이 길쌈 부호기(2)는 도 4에 도시한 바와 같이, 1비트의 입력 it가 입력되는 입력 단자(21)와, 2비트의 출력 Xt가 출력되는 출력 단자(22a 및 22b)와, 3개의 EX·OR (Logic에서 XOR) 회로(23 ∼ 25)와, 2개의 레지스터(26 및 27)로 구성되어 있다.
입력 단자(21)는 출력 단자(22a)에 접속됨과 함께, EX·OR 회로(23)의 입력측에 접속된다. EX·OR 회로(23)의 출력측은 레지스터(26)의 입력측에 접속됨과 함께, EX·OR 회로(24)의 입력측에 접속된다. EX·OR 회로(24)의 출력측은 출력 단자(22b)에 접속된다. 레지스터(26)의 출력측은 레지스터(27)의 입력측에 접속됨과 함깨 EX·OR 회로(25)의 입력측에 접속된다. 레지스터(27)의 출력측은 EX·OR 회로(24)의 입력측에 접속됨과 함께 EX·OR 회로(25)의 입력측에 접속된다. 그리고, EX·OR 회로(25)의 출력측은 EX·OR 회로(23)의 입력측에 접속된다.
이 길쌈 부호기(2)에서 입력 단자(21)에 공급된 1비트의 입력 it는 그대로 출력 단자(22a)로부터 출력됨과 함께 EX·OR 회로(23)에 입력된다. EX·OR 회로(23)는 상기 입력 it와 EX·OR 회로(24)의 출력과의 배타적 논리합 출력을 레지스터(26, 26, 27)를 통하여 EX·OR 회로(25)에 공급하여 상기 EX·OR 회로(24)의 배타적 논리합 출력이 귀환된다. 또한, 이 EX·OR 회로(23)는 상기 입력 it와 상기 EX·OR 회로(25)의 배타적 논리합 출력과의 배타적 논리합 출력을 직접 및 상기 레지스터(26, 27)를 통하여 EX·OR 회로(25)에 공급한다.
그리고, 상기 EX·OR 회로(25)는 상기 EX·OR 회로(23)의 배타적 논리합 출력과 상기 레지스터(27)의 출력과의 배타적 논리합 출력을 다른 1비트로서 출력 단자(22b)에서 출력한다.
이 길쌈 부호기(2)는 이상과 같이 구성되어 있으며, 입력 단자(21)에 1비트의 입력 it가 입력되면, 출력 단자(22a 및 22b)에서 2비트의 출력 계열 Xt를 출력한다. 도 5는 상기 길쌈 부호기(2)의 격자 구조를 나타내고 있으며, 상태수 M은 4로 되어 있다.
또한, 이 통신 모델(1)에서의 복호기(4)는 SW-Max-Log-BCJR 알고리즘에 기초하는 복호기이며, 도 4에 도시한 구속 길이(3)의 길쌈 부호기(2)에 대응한 복호기이다.
이 복호기(4)는 무기억 통신로(3)를 통하여 입력되는 부호기(2)의 수신치 Yt를 절단 길이 D=4에 의해 처리하고, 연출력λt를 출력하는 것이다. 이 복호기(4)는 도 6에 도시한 바와 같이, 전체의 동작을 제어하기 위한 컨트롤러(41)와, 수신치 Yt, 사전 확률 정보 Pr1=logPr{it=0} 및 Pr2=logPr{it=1}이 입력되는 입력 단자(42y, 42p1 및 42p2)와, Iγ 계산 기억 회로(43)와, Iα 계산 기억 회로(44)와, Iβ 계산 기억 회로(45)와, 연출력 계산 회로(46)와, 연출력 Iλt를 출력하는 출력 단자(47)를 가지고 있다.
이 복호기(4)는 원래의 SW-Max-Log-BCJR 알고리즘과 달리 1시각분의 복호를 행하기 위하여, 상태수 × 절단 길이분의 Iβt를 계산할만한 것은 아니다. 즉, 복호기(4)는 도 7에 도시한 바와 같이, 상태수 × 절단 길이분의 Iβ(βt∼ βt-D+1로 도시함)를 계산한 후, 그에 계속하여 절단 길이 외측의 Iβ(βt-D∼ βt-2D+1로 도시함)를 계산하면서 그 절단 길이 외측의 연출력의 계산을 차례로 행해감과 함께, 다음 절단 길이분의 Iβ를 차례로 계산해가는 것이다. 이와 같이, 복호기(4)는 절단 길이 내측의 Iβ의 계산과, 절단 길이 이상 거슬러 올라간 Iβ의 계산을 병렬적으로 행하는 것으로, 1클럭당 Iβ의 계산은 상태수 × 2가 된다.
Iγ 계산 기억 회로(43)에는 컨트롤러(41)에서 컨트롤 신호 SCγ가 공급됨 과 함께, 입력 단자(42y, 42p1및 42p2)에서 수신치 Yt, 사전 확률 정보 Pr1및Pr2가 공급된다. Iγ 계산 기억 회로(43)는 수신치 Yt, 사전 확률 정보 Pr1및 Pr2를 사용하고, 수신치 Yt마다 수학식 18에 따라서 Iγ를 계산하여 기억하고, 그 후에 Iα 계산 기억 회로(44), Iβ 계산 기억 회로(45) 및 연출력 계산 회로(46)에 각각의 처리에 알맞은 순서로 Iγ를 공급한다.
이 Iγ 계산 기억 회로(43)는, 수신치 Yt마다 부호 패턴과 수신치에 의해 결정되는 제1 확률 γ를 계산하는 제1 계산 수단으로서 기능한다. 또, Iγ 계산 기억 회로(43)에서 Iα 계산 기억 회로(44)에 공급되는 Iγ를 Iγ(α)로 하고, Iγ 계산 기억 회로(43)에서 Iβ 계산 기억 회로(45)에 공급되는 Iγ를 Iγ(β1) 및 Iγ(β2)로 하고, Iγ 계산 기억 회로(43)에서 연출력 계산 회로(46)에 공급되는 Iγ를 Iγ(λ)로 한다.
Iα 계산 기억 회로(44)에는 컨트롤러(41)에서 컨트롤러 신호 SCα가 공급됨 과 함께, Iγ 계산 기억 회로(43)에서 Iγ(α)가 공급된다. 이 Iα 계산 기억 회로(44)는 Iγ(α)를 사용하고, 수학식 16에 따라서 Iα를 계산하여 기억하고, 그 후에 연출력 계산 회로(46)에 그 처리에 알맞은 순서로 Iα를 공급한다. 이 Iα 계산 기억 회로(44)는 제1 확률 Iγ에 기초하여, 각 수신치 Yt마다 부호화 개시 상태로부터 시계열순으로 각 상태에 이르는 제2 확률 Iα를 계산하는 제2 계산 수단으로서 기능한다. 또, Iα 계산 기억 회로(44)에서 연출력 계산 회로(46)에 공급되는 Iα를 Iα(λ)로 한다. Iα 계산 기억 회로(44)에 공급되는 Iγ를 Iγ(α)로 한다.
Iβ 계산 기억 회로(45)에는 컨트롤러(41)에서 컨트롤러 신호 SCβ가 공급됨 과 함께, Iγ 계산 기억 회로(43)에서 Iγ(β1), Iγ(β2)가 공급된다. Iγ(β1), Iγ(β2) 간에는 절단 길이 × 2의 타임 시프트가 있다. Iβ 계산 기억 회로(45)는 Iγ(β1) 및 Iγ(β2)를 사용하고 수학식 17에 따라서 2계통의 Iβ를 병렬적으로 계산하여 기억하고, 그 중 1계통의 Iβ를 연출력 계산 회로(46)에 그 처리에 알맞은 순서로 공급한다. 이 Iβ 계산 기억 회로(45)는 제1 확률 Iγ에 기초하여 각 수신치 Yt마다 절단 상태(truncation state)로부터 시계열순과는 역순으로 각 상태에 이르는 제3 확률 Iβ를 계산하는 제3 계산 수단을 구성하고 있다. 또, Iβ 계산 기억 회로(45)에서 연출력 계산 회로(46)에 공급되는 Iβ를 Iβ(λ)로 한다.
연출력 계산 회로(46)에는 Iγ 계산 기억 회로(43)에서 Iγ(λ)가 공급되며, Iα 계산 기억 회로(44)에서 Iα(λ)가 공급되며, Iβ 기억 계산 회로(45)에서 Iβ(λ)가 공급된다. 이 연출력 계산 회로(46)는 Iγ(λ), Iα(λ) 및 Iβ(λ)를 사용하고, 수학식 19에 따라서 Iλt를 계산하고 시계열순으로 재배열하여 출력한다.
다음에, Iγ 계산 기억 회로(43), Iα 계산 기억 회로(44), Iβ 계산 기억 회로(45) 및 연출력 계산 회로(46)의 구체 구성에 대하여 설명한다.
도 8은 Iγ 계산 기억 회로(43)의 구성을 나타내고 있다. 이 Iγ 계산 기억 회로(43)는, 수신치 Yt, 사전 확률 정보 Pr1및 Pr2, 및 컨트롤 신호 SCγ가 각각 입력되는 입력 단자(301Y, 301P1, 301P2및 301S)와, 입력 단자(301Y)에 공급되는 수신치 Yt를 판독 어드레스 신호로 하고, 각각 각 상태 m에 대한 수신치 Yt의 확률 IR(Yt|00), IR(Yt|01), IR(Yt|10) 및 IR(Yt|11)을 출력하는 테이블을 구성하는 ROM(read only memory ; 302a ∼ 302d)을 가지고 있다.
또한, Iγ 계산 기억 회로(43)는 ROM(302a 및 302b)에서 출력되는 확률 IR(Yt|00) 및 IR(Yt|01)에 대하여, 입력 단자(301P1)에 공급되는 사전 확률 정보 Pr1을 각각 가산하여 격자 구조상의 출력 [00] 및 [01]에 대응하는 각 브렌치의 확률 Iγ[00] 및 Iγ[01]을 얻기 위한 가산기(303a 및 303b)와, ROM(302c 및 302d)에서 출력되는 확률 IR(Yt|10) 및 IR(Yt|11)에 대하여 입력 단자(301P2)에 공급되는 사전 확률 정보Pr2를 각각 가산하여 격자 구조 상의 출력[10] 및 [11]에 대응하는 각 브렌치의 확률 Iγ[10] 및 Iγ[11]을 얻기 위한 가산기(303c, 303d)를 가지고 있다.
여기서, 가산기(303a ∼ 303d)에서 출력되는 각 확률 Iγ[00] ∼ Iγ[11]의 총비트수는 부호화율을 k/n으로 하는 조직적인 길쌈 부호에서는 비트수 × 2n이다. 이에 따라, Iγ 계산 기억 회로(43)에서는 각 확률 Iγ[00] ∼ Iγ[11]을 4비트로 설정하고 확률 Iγ[00], Iγ[01], Iγ[10] 및 Iγ[11]을 전체로 하여 16비트로 출력한다.
또한, Iγ 계산 기억 회로(43)는 가산기(303a ∼ 303d)에서 출력되는 각 확률 Iγ[00] ∼ Iγ[11]을 컨트롤 신호 SCγ에 따라서 차례로 저장하고, 소정의 순서로 출력하는 RAM(random access memory ; 304a ∼ 304d)과, 이들 RAM(304a ∼ 304 d)에서 출력되는 Iγ를 컨트롤 신호 SCγ에 따라서 선택적으로 추출하여 Iγ(α), Iγ(β1), Iγ(β2) 및 Iγ(λ)로 하는 선택 회로(308)와, 이들 Iγ(α), Iγ(β1), Iγ(β2) 및 Iγ(λ)를 출력하는 출력 단자(309a ∼ 309d)를 가지고 있다.
도 8에 도시하는 Iγ 계산 기억 회로(43)에서는 수신치 Yt마다 ROM(302a ∼ 302d)에서 각 상태 m에 대한 수신치 Yt의 확률 IR(Yt|00), IR(Yt|01), IR(Yt|10) 및 IR(Yt|11)이 출력되며, 가산기(303a ∼ 303d)에서 격자 구조상의 출력 [00], [01], [10] 및 [11]에 대응하는 각 브렌치의 확률 Iγ[00], Iγ[01], Iγ[10] 및 Iγ[11]이 얻어진다. 그리고, 이들 확률 Iγ[00] ∼ Iγ[11]이 RAM(304a ∼ 304d)에 차례로 저장되며, 소정의 순서로 판독되며, 선택 회로(308)에서 Iγ(α), Iγ(β1), Iγ(β2) 및 Iγ(λ)로서 추출된다.
도 9는 RAM(304a ∼ 304d)의 매니지먼트를 나타내는 타이밍차트이다. 4개의 RAM(304a ∼ 304d)는 각각 절단 길이 D분 가산기(303a ∼ 303d)의 출력 데이타 Iγ[00] ∼ Iγ[11]을 저장할 수 있도록 16비트×4워드분의 기억 용량을 구비하는 뱅크 구성에 의해 동작하고, 차례로 순환적으로 확률 Iγ[00] ∼ Iγ[11]을 저장한다(도 9의A). 또, 이 도 9에서는 각 시각 t=1, 2, 3, …의 확률 Iγ[00] ∼ Iγ[11]을 γ1, γ2, γ3, …으로 나타내고 있다.
RAM(304a ∼ 304d)으로부터는 절단 길이 D의 2배의 길이 2D에 상당하는 기간만큼 지연하여 확률 Iγ[00] ∼ Iγ[11]이 판독되며, 선택 회로(308)로부터는 이 확률 Iγ[00] ∼ Iγ[11]이 Iα 계산 기억 회로(44)에 공급해야 할 확률 Iγ(α)로서 추출된다(도 9의B).
또한, RAM(304a 및 304b)에 2D분 확률 Iγ[00] ∼ Iγ[11]이 기록된 직후로부터 기록 순서와는 반대로 그 확률 Iγ[00] ∼ Iγ[11]을 판독하는 것과, RAM(304c, 304d)에 2D분 길이의 확률 Iγ[00] ∼ Iγ[11]이 기록된 바로 다음에서부터 기록 순서와는 반대로 그 확률 Iγ[00] ∼ Iγ[11]을 판독하는 것이 교대로 행해진다. 선택 회로(308)로부터는 그 판독된 확률 Iγ[00] ∼ Iγ[11]이 Iβ 계산 기억 회로(45)에 공급해야 할 확률 Iγ(β1)로서 추출된다(도 9의 C).
또한, RAM(304b 및 304c)에 2D분의 길이의 확률 Iγ[00] ∼ Iγ[11]이 기록된 직후로부터 기록 순서와는 반대로 그 확률 Iγ[00] ∼ Iγ[11]을 판독하는 것과, RAM(304d, 304a)에 2D분의 확률 Iγ[00] ∼ Iγ[11]이 기록된 바로 다음에서부터 기록 순서와는 반대로 그 확률 Iγ[00] ∼ Iγ[11]을 판독하는 것이 교대로 행해진다. 선택 회로(308)로부터는 그 판독된 확률 Iγ[00] ∼ Iγ[11]이 Iβ 계산 기억 회로(45)에 공급해야 할 확률 Iγ(β2)로 하여 추출된다(도 9의D).
또한, RAM(304a ∼ 304d) 각각에 절단 길이 D분의 확률 Iγ[00] ∼ Iγ[11]이 기록되며 2D가 경과한 후에, 기록 순서와는 반대로 그 확률 Iγ[00] ∼ Iγ[11]이 판독된다. 선택 회로(308)로부터는 이 확률 Iγ[00] ∼ Iγ[11]이 연출력 계산 회로(46)에 공급해야 할 확률 Iγ(λ)로서 추출된다(도 9의 E).
도 10은 Iα 계산 기억 회로(44)의 구성을 나타내고 있다. 이 Iα 계산 기억 회로(44)는 확률 Iγ(α) 및 컨트롤 신호SCα가 각각 입력되는 입력 단자(401 및 402)와, 입력 단자(401)에 공급되는 확률 Iγ(α)와 레지스터(405)에 세트된 1시각 전의 Iα를 사용하고, 수학식 16에 따라서 Iα를 계산하는 Iα 계산 회로(403)와, Iα 계산 회로(403)에서 출력되는 Iα 또는 초기치 Iα0중 어느 하나를 선택하여 레지스터(405)에 세트하는 셀렉터(404)를 가지고 있다.
셀렉터(404)에서는 컨트롤 신호 SCα에 기초하여 초기화의 시점만 초기치 Iα0이 선택되며, 그 외의 시점에서는 Iα 계산 회로(403)의 출력 데이타가 선택된다. 초기화는 Iγ 계산 기억 회로(43)에서 확률 Iγ(α)의 출력이 시작되는 1시각 전의 시점에서 행해진다. 여기서, 초기치 Iα0으로서, 부호화의 개시점이 수신기측에서 알고 있는 경우에는 상태 0에서의 값으로서 log1(=0)이 그 외의 상태의 값으로서는 log0(=-∞)이 부여된다. 한편, 부호화의 개시점이 수신기측에서 모르는 경우에는 정의한대로 모든 상태에 대하여 log 1/M(이 예에서는 log1/4)이 부여되지만, 실제로는 모든 상태에 대하여 동일한 값이면 좋으며, 예를 들면 모든 상태에 대하여 0을 부여하여도 좋다.
도 11은 Iα 계산 회로(403)의 구성을 나타내고 있다. 이 Iα 계산 회로(403)는 4개의 가산 비교 선택 회로(411a ∼ 411d)를 가지고 구성되어 있다. Iγt[00] ∼ Iγt[11] 및 1 시각 전의 Iαt-1(0) ∼ Iαt-1(3)은 격자 구조 상의 천이에 기초하여 가산 비교 선택 회로(411a ∼ 411d)에 분류되어 있다. 각 가산 비교 선택 회로(411a ∼ 411d)에서는 Iα와 Iγ를 가산한 2개의 가산 결과 중 큰 쪽이 선택되며 다음 시각의 각 상태에서의 Iα가 구해진다.
가산 비교 선택 회로(411a)에는 Iγt[00] 및 Iγt[11]이 공급됨과 함께 Iαt-1(0) 및 Iαt-1(2)가 공급되며 상태 0의 확률 Iαt(0)이 계산된다. 가산 비교 선택 회로(411b)에는 Iγt[11] 및 Iγt[00]이 공급됨과 함께 Iγt-1(2)이 공급되며, 상태 1의 확률 Iαt(1)가 계산된다.
가산 비교 선택 회로(411a)에는 Iγt[10] 및 Iγt[01]이 공급됨과 함께, Iαt-1(1) 및 Iαt-1(3)이 공급되며 상태 2의 확률 Iαt(2)가 계산된다. 또한, 가산 비교 선택 회로(411d)에는 Iγt[01] 및 Iγt[10]이 공급됨과 함께, Iαt-1(1) 및 Iαt-1(3)이 공급되며 상태 3의 확률 Iαt(3)이 계산된다.
각 가산 비교 선택 회로(411a ∼ 411d)는 도 12에 도시한 바와 같이, 공통으로 구성되어 있다. 이하, 가산 비교 선택 회로(411a)에 대하여 설명한다. Iγt[00](도 3에서 상태 0에 이르는 파선에 의한 브렌치의 확률) 및 Iαt-1(0)(도 3에서 1시각 전 상태 0에 이르는 확률)이 가산기(421)에서 가산된다. 또한, Iγt[11](도 5에서 상태 0에 이르는 실선에 의한 브렌치의 확률) 및 Iαt-1(2)(도 5에서 1시각 전의 상태 2까지의 확률)이 가산기(422)에서 가산된다. 그리고, 가산기(421 및 422)의 가산 결과가 비교 회로(423)에서 비교되며 셀렉터(424)에서는 가산기(421 및 422)의 가산 결과 중 큰 쪽이 확률 Iαt(0)으로서 추출된다. 설명은 생략하지만 가산 비교 선택 회로(411b ∼ 411d)에 대해서도 마찬가지이다.
또한, 도 10으로 되돌아가서 Iα 계산 기억 회로(44)는 레지스터(405)에서 출력되는 확률 Iα(0) ∼ Iα(3)을 컨트롤 신호 SCα에 따라서 차례로 저장하고, 소정의 순서에서 출력하는 RAM(406 및 407)과, 이들 RAM(406 및 407)에서 출력되는 Iα를 컨트롤 신호 SCα에 따라서 선택적으로 추출하여 Iγ(λ)로 하는 선택 회로(408)와, 이 Iα(λ)를 출력하는 출력 단자(409)를 가지고 있다. 여기서, Iα 계산 회로(403)에서 출력되는 확률 Iαt(0) ∼ Iαt(3)의 비트수는 Iα의 비트수를 8비트로 하면 32비트가 된다. RAM(406 및 407)에는 이 32비트를 1워드로서 기록이 행해진다.
도 10에 도시하는 Iα 계산 기억 회로(44)에서는 Iγ 계산 기억 회로(43)에서 확률 Iγ(α)(도 9b, 도 13a 참조)의 출력이 개시되기 직전 시점에서 초기화가 행해진다. 초기화에서는 셀렉터(404)에서 초기치 Iα0이 선택되며 레지스터(405)에 초기치 Iα0(Iα0[00] ∼ Iα0[11])이 세트된다(도 13의 B). 그리고, 계속되는 클럭 주기로부터는 Iα 계산 회로(403)에서 Iγ 계산 기억 회로(43)에서 공급되는 확률 Iγ(α)와, 레지스터(405)에서 출력되는 확률 Iαt-1로부터 다음 시각의 1αt가 순차 계산되며(도 13의 B), 그 Iαt가 다시 레지스터(405)에 저장된다. 또, 도 13에서는 각 시각 t=1, 2, 3, …에 대응하는 확률 Iα(0) ∼ Iα(3)을 각각 α1, α2, α3, …으로 나타내고 있다.
도 10의 C, D는 RAM(406, 407)의 매니지먼트를 나타내고 있다. 2개의 RAM(406 및 407)은 각각 절단 길이 D만큼 레지스터(405)의 출력 데이타, 즉 확률 Iα(0) ∼ Iα(3)을 저장할 수 있도록 32비트×4워드분의 기억 용량을 구비하는 뱅크 구성에 의해 동작하고, 차례로 순환적으로 확률 Iα(0) ∼ Iα(3)이 저장된다(도 13의C).
또한, RAM(406)에 절단 길이 D 만큼의 확률 Iα(0) ∼ Iα(3)이 기록된 직후로부터 기록 순서와는 반대로 그 확률 Iα(0) ∼ Iα(3)을 판독하는 것과, RAM(407)에 절단 길이 D 만큼의 확률 Iα(0) ∼ Iα(3)이 기록된 직후로부터 기록 순서와는 반대로 그 확률 Iα(0) ∼ Iα(3)을 판독하는 것이 교대로 행해진다. 선택 회로(408)로부터는 그 판독된 확률 Iα(0) ∼ Iα(3)이 연출력 계산 회로(46)에 공급해야 할 확률 Iα(λ)로서 추출된다(도 13의 D).
도 14는 Iβ 계산 기억 회로(45)의 구성을 나타내고 있다. 이 Iβ 계산 기억 회로(45)는 확률 Iγ(β1) 및 Iγ(β2), 컨트롤 신호 SCβ가 각각 입력되는 입력 단자(501, 502 및 503)와, 입력 단자(501)에 공급되는 확률 Iγ(β1)과 레지스터(506)에 세트되어 있는 확률 Iβ를 사용하고, 수학식 17에 따라서 Iβ를 계산하는 Iβ 계산 회로(504)와, Iβ 계산 회로(504)에서 출력되는 Iβa 중 어느 하나를 선택하여 레지스터(506)에 세트하는 셀렉터(505)를 구비하고 있다.
셀렉터(505)에서는 컨트롤 신호 SCβ에 기초하여, 초기화의 시점만 초기치 Iβa가 선택되며, 그 밖의 시점에서는 Iβ 계산 회로(504)의 출력 데이타가 선택된다. 초기화는 계산 기억 회로(43)에서 확률 Iγ(β1)의 출력이 시작되기 직전 시점에 행해짐과 함께, 그 후는 2D(D는 절단 길이)의 주기마다 행해진다. 여기서, 초기치 Iβa로서 통상은 모든 상태에 대하여 동일한 값 예를 들면 0이나 log 1/M(이 예에서는 log 1/4)이 부여되었지만 종결된 부호를 복호할 때는 종결하는 상태에서의 값으로서 log 1(= 0)이 그 외의 상태에서의 값으로서 log0(=-∞)이 주어진다.
도 15는 Iβ 계산 회로(504)의 구성을 나타내고 있다. 이 Iβ 계산 회로(504)는 4개의 가산 비교 선택 회로(511a ∼ 511d)를 구비하여 구성되어 있다. Iγt[00] ∼ Iγt[11] 및 Iβt(0) ∼ Iβαt(3)는 격자 구조상의 천이에 기초하여 가산 비교 선택 회로(511a ∼ 511d)로 분류되고 있다. 각 가산 비교 선택 회로(511a ∼ 511d)에서는 Iβ와 Iγ를 가산한 2개의 가산 결과 중 큰 쪽이 선택되며, 전 시각의 각 상태에서의 Iβ가 구해진다.
가산 비교 선택 회로(511a)에는 Iγt[00] 및 Iγt[11]가 공급됨과 함께, Iβt(0) 및 Iβt(1)가 공급되며, 상태 0의 확률 Iβt-1(0)이 계산된다. 가산 비교 선택 회로(511b)에는 Iγt[10] 및 Iγt[01]이 공급됨과 함께, Iβt(2) 및 Iβt(3)이 공급되며 상태 1의 확률 Iβt-1(1)이 계산된다.
가산 비교 선택 회로(511c)에는 Iγt[11] 및 Iγt[00]이 공급됨과 함께, Iβt(0) 및 Iβt(1)이 공급되며, 상태 2의 확률 Iβt-1(2)가 계산된다. 또한, 가산 비교 선택 회로(511d)에는 Iγt[01] 및 Iγt[10]이 공급됨과 함께, Iβt(2) 및 Iβt(3)이 공급되며 상태 3의 확률 Iβt-1(3)이 계산된다.
각 가산 비교 선택 회로(511a ∼ 511d)는 도 16에 도시한 바와 같이 공통으로 구성되어 있다. 이하, 가산 비교 선택 회로(511a)에 대하여 설명한다. Iγt[00](도 3에서 상태 0에 이르는 파선에 따른 브렌치의 확률) 및 Iβt(0)(도 5에서 절단 길이의 종점에서부터 시간축을 거스러 올라가 상태 0에 이르는 확률)이 가산기(521)에서 가산된다. 또한, Iγt[11](도 5에서 상태 0에 이르는 실선에 의한 브렌치의 확률) 및 Iβt(1)(도 5에서 절단 길이의 종점에서부터 시간축을 거스러 올라가 상태 1에 이르는 확률)이 가산기(522)에서 가산된다. 그리고, 가산기(521, 522)의 가산 결과가 비교 회로(523)에서 비교되며 셀렉터(524)에서는 가산기(521, 522)의 가산 결과 중 큰 쪽이 확률 Iβt-1(0)으로서 추출된다. 설명은 생략하지만, 가산 비교 선택 회로(511b ∼ 511d)에 대해서도 마찬가지이다.
또한, 도 14로 되돌아가서 Iβ 계산 기억 회로(45)는 입력 단자(502)에 공급되는 확률 Iγ(β2)와 레지스터(509)에 세트되어 있는 확률 Iβ를 사용하고 수학식 17에 따라서 Iβ를 계산하는 Iβ 계산 회로(507)와, Iβ 계산 회로(507)에서 출력되는 Iβ 또는 초기치 Iβb 중 어느 하나를 선택하여 레지스터(509)에 세트하는 셀렉터(508)를 가지고 있다.
셀렉터(508)에서는 컨트롤 신호 SCβ에 기초하여 초기화의 시점만 초기치 Iβb가 선택되며, 그 외의 시점에서는 Iβ 계산 회로(507)의 출력 데이타가 선택된다. 초기화는 Iγ 계산 기억 회로(43)에서 확률 Iγ(β2)의 출력이 개시되기 직전 시점에서 행해짐과 함께, 그 후는 2D(D는 절단 길이)의 주기마다 행해진다. 여기서, 초기치 Iβb도 상술한 초기치 Iβa와 마찬가지로 설정된다. 또, 상세 설명은 생략하지만 Iβ 계산 회로(507)는 상술한 Iβ 계산 회로(504 ; 도 15, 도 16 참조)와 마찬가지로 구성되어 있다.
또한, Iβ 계산 기억 회로(45)는 레지스터(506 및 509)에서 출력되는 확률 Iβ(0) ∼ Iβ(3)을 컨트롤 신호 SCβ에 따라서 선택적으로 추출하여 Iβ(λ)로 하는 선택 회로(510)와, 이 Iβ(λ)를 출력하는 출력 단자(512)를 가지고 있다. 여기서, Iβ 계산 회로(504, 507) 각각에서 출력되는 확률 Iβt-1(0) ∼ Iβt-1(3)의 비트수는 Iβ의 비트수를 8비트로 하면 32비트가 된다.
도 14에 도시하는 Iβ 계산 기억 회로(45)에서는 Iγ 계산 기억 회로(43)에서 확률 Iγ(β1)(도 9의C, 도 17A 참조)의 출력이 개시되기 직전 시점 및 그 후의 2D의 주기마다 레지스터(506)의 초기화가 행해진다. 이 초기화에서는 셀렉터(505)에서 초기치 Iβa가 선택되며 레지스터(506)에 초기치 Iβa가 세트된다. 그리고, 계속되는 클럭 주기로부터는 Iβ 계산 회로(504)에서 Iγ 계산 기억 회로(43)에서 공급되는 확률 Iγ(β1)와, 레지스터(506)에서 출력되는 Iβt로부터 전 시각의 Iβt-1이 차례로 계산되며 그 Iβt-1이 다시 레지스터(506)에 저장되며 다음의 클럭 시점에서의 출력이 된다(도 17의C). 또, 도 17에서는 각 시각 t=1, 2, 3, …에 대응하는 확률 Iβ(0) ∼ Iβ(3)을 각각 β1, β2, β3, …으로 나타내고 있다.
또한, Iγ 계산 기억 회로(43)에서 확률 Iγ(β2)(도 9의D, 도 17의B 참조)의 출력이 개시되기 직전 시점 및 그 후의 2D의 주기마다 레지스터(509)의 초기화가 행해진다. 이 초기화에서는 셀렉터(508)에서 초기치 Iβb가 선택되며 레지스터(509)에 초기치 Iαb가 세트된다. 그리고, 계속되는 클럭 주기로부터는 Iβ 계산 회로(507)에서 Iγ 계산 기억 회로(43)에서 공급되는 확률 Iγ(β2)와, 레지스터(509)에서 출력되는 Iβt로부터 전 시각의 Iβt-1이 차례로 계산되며 그 Iβt-1이 다시 레지스터(509)에 저장되며 다음의 클럭 시점에서의 출력이 된다(도 17의D). 그리고, 선택 회로(510)에서는 도 17의E에 도시한 바와 같이 레지스터(506 및 509)의 출력이 선택적으로 추출되며 연출력 계산 회로(46)에 공급해야 할 확률 Iβ(λ)가 얻어진다.
도 18은 연출력 계산 회로(46)의 구성을 나타내고 있다. 이 연출력 계산 회로(46)는 확률 Iα(λ), Iβ(λ) 및 Iγ(λ)가 각각 입력되는 입력 단자(601, 602 및 603)와, 이들 확률 Iα(λ), Iβ(λ) 및 Iγ(λ)를 사용하여, 수학식 19의 우측 제1항 및 제2항을 각각 계산하는 Iλ1계산 회로(604) 및 Iλ0계산 회로(605)와, 이들 계산 회로(604)의 출력 Iλ1에서 계산 회로(605)의 출력 Iλ0을 감산하여 수학식 19의 Iλt를 얻는 감산기(606)와, 이 감산기(606)에서 출력되는 Iλt를 시계열순으로 재배열하여 출력하는 LIFO(Last-in first-out) 메모리(607)와, 이 연출력 Iλt를 출력하는 출력 단자(608)를 구비하고 있다.
도 19는 Iλ1계산 회로(604)의 구성을 나타내고 있다. 이 Iλ1계산 회로(604)는 4개의 가산기(604a ∼ 604d)와, 최대치 선택 회로(604e)를 구비하여 구성된다. 가산기(604a ∼ 604d)에는 격자 구조상 상태 천이에 기초하여, 신호가 이하와 같이 분류되어 있다. 즉, 가산기(604a)에는 Iαt-1(0), Iβt(1) 및 Iγt[11]이 공급되며 가산기(604b)에는 Iαt-1(0), Iβt(2) 및 Iγt[10]이 공급되며 가산기(604c)에는 Iαt-1(2), Iβt(0) 및 Iγt[11]이 공급되며 또한 가산기(604d)에는 Iαt-1(3), Iβt(3) 및 Iγt[10]이 공급된다.
그리고, 각 가산기(604a ∼ 604d)의 가산 결과의 최대치가 최대치 선택 회로(604e)에서 선택되며 그것이 Iλ1로 출력된다.
마찬가지로, 도 20은 Iλ0계산 회로(605)의 구성을 나타내고 있다.
이 Iλo계산 회로(605)는 4개의 가산기(605a ∼ 605d)와, 최대치 선택 회로(605e)를 구비하여 구성된다. 가산기(604a ∼ 604d)에는 격자 구조 상의 상태 천이에 기초하여 신호가 이하와 같이 분류되어 있다. 즉, 가산기(605a)에는 Iαt-1(0), Iβt(0) 및 Iγt[00]이 공급되며 가산기(605b)에는 Iαt-1(1), Iβt(3) 및 Iγt[01]이 공급되며, 가산기(605c)에는 Iαt-1(2), Iβt(1) 및 Iγt[00]이 공급되며 또한 가산기(605d)에는 Iαt-1(3), Iβt(2) 및 Iγt[01]이 공급된다. 그리고, 각 가산기(605a ∼ 605d)의 가산 결과의 최대치가 최대치 선택 회로(605e)에서 선택되며 그것이 Iλ0으로서 출력된다.
도 18에 도시하는 연출력 계산 회로(46)에서는 입력 단자(601, 602, 603)에 각각 확률 Iα(λ), Iβ(λ), Iγ(λ)가 공급된다(도 21a, b, c). 그리고, 각 클럭 주기마다, Iλ1계산 회로(604)에서는 수학식 19의 우측 제1항의 계산이 행해지며 Iλ1이 얻어짐과 함께, Iλ0계산 회로(605)에서는 수학식 19의 우측 제2항의 계산이 행해져서 Iλ0이 얻어지며, 감산기(606)에서 각 시각 t의 Iλt가 출력된다(도 21의D). 그리고, 감산기(606)에서 차례로 출력되는 Iλt가 LIFO 메모리(607)에 공급되어 재배열이 행해지며 이 LIFO 메모리(607)에서 시계열순으로 재배열된 연출력 Iλt가 출력된다. 또, 도 21에서는 각 시각 t=1, 2, 3, …에 대응하는 연출력 Iλt를 각각 λ1, λ2, λ3, …으로 나타내고 있다.
다음에, 상술한 복호기(4)에서 컨트롤러(41)에 의한 메모리 매니지먼트를 도면을 이용하여 더 상세하게 설명한다. 도 22a, 도 22b, 도 22c 및 도 22d는 RAM(304a ∼ 304d), 레지스터(405), RAM(406 및 407) 및 레지스터(506 및 509)의 기억 내용과 출력을 시계열순으로 도시함으로서 메모리 매니지먼트의 내용을 나타내고 있다. RAM(304a ∼ 304d) 및 RAM(406 및 407)에서 「↓」 표시는 지시하는 어드레스로의 기록을 의미하고 「↑」 표시는 지시하는 어드레스로부터의 판독을 의미하고 있다.
도 22a, 도 22b, 도 22c 및 도 22d 중에서 예를 들면 t=13에서는 이하의 (1) ∼ (6)의 조작이 동시에 행해지고 있다.
(1) Iγ13을 RAM(304d)에 저장한다.
(2) 레지스터(405)에서 출력되는 Iα4와 RAM(304b)에서 출력되는 Iγ5를 바
탕으로 Iα5를 구하여 다시 레지스터(405)에 저장한다.
(3) 레지스터(405)로부터 출력되는 전 시각에 구해진 Iα4를 RAM(407)에
저장한다.
(4) 레지스터(506)에서 출력되는 Iβ4와, RAM(304a)에서 출력되는 Iγ4를
바탕으로 Iβ3을 구하여 다시 레지스터(506)에 저장한다.
(5) 레지스터(509)로부터 출력되는 Iβ12와 RAM(304c)에서 출력되는 Iγ12를
바탕으로 Iβ11을 구하여 다시 레지스터(509)에 저장한다.
(6) 레지스터(506)로부터 출력되는 Iβ4와, RAM(304a)에서 출력되는 Iγ4와,
RAM(406)으로부터 출력되는 Iα3을 바탕으로 Iλ4를 구한다.
다른 시각에 대해서도 마찬가지의 조작이 행해지고 있다. 이것을 반복함으로서 1시각에 1개씩 λt를 구할 수 있다. 단지, 이 방법으로는 λt가 원래의 시계열에 대하여 역순으로 구하므로 상술한 바와 같이 LIFO 메모리(607)를 이용하여 연출력 λt를 원래의 시계열순으로 재배열하고나서 출력한다. 도 23은 이상의 조작에 기초하는 메모리 매니지먼트의 t=13 ∼ t=20의 타이밍 차트를 나타내고 있다.
이상 설명한 바와 같이, 본 실시예에서는 절단 길이 내측의 Iβ의 계산[도 14의 Iβ 계산 회로(507)에 의한 계산]과, 절단 길이 이상 거슬러 올라간 Iβ의 계산[도 14의 Iβ 계산 회로(504)에 의한 계산]을 병렬적으로 행하는 것으로, 1클럭당 Iβ의 계산은 상태수 × 2가 된다. 그 때문에, 종래의 SW-Max-Log-BCJR 알고리즘에 비하여 계산량을 대폭 삭감할 수 있다. 또한, 1클럭당 각 메모리에 대한 억세스가 1회로 끝난다. 따라서, 본 실시에 형태에 따르면 길쌈 부호의 복호 동작을 고속으로 행할 수 있다.
또, 전술한 실시예에서의 메모리 매니지먼트는 Iα, Iβ 및 Iγ의 계산 방법에는 따르지 않으므로, 예를 들면 Iγ의 계산법으로서 ROM 테이블 참조 이외의 방법을 이용할 수 있다.
또한, 도 11, 도 15, 도 19 및 도 20에 도시한 계산 회로에, 수학식 20에 도시한 보정을 조합함으로서 SW-Log-BCJR 알고리즘을 실장하는 것도 가능하다. 이하, SW-Log-BCJR 알고리즘에 기초한 연출력 Iλt를 구하는 경우를 설명한다.
예로서, 도 11의 회로에 [식 20]에 도시한 보정을 조합한 경우를 설명한다.
수학식 20에 도시한 보정을 조합하기 위해서는 각 가산 비교 선택 회로(411a ∼ 411d)를 도 12에 도시한 바와 같은 구성으로부터 도 24에 도시한 바와 같은 구성으로 대체할 필요가 있다. 이 도 24에서 도 9와 대응하는 부분에는 동일 부호를 붙여서 나타내고 있다.
가산 비교 선택 회로(411a)에 대하여 설명한다. Iγt[00] 및 Iαt-1(0)이 가산기(421)에서 가산된다. 또한, Iγt[11] 및 Iαt-1(2)가 가산기(422)에서 가산된다. 그리고, 감산기(426)에 의해 가산기(421 및 422)의 가산 결과 x, y의 감산이 감산기(426)에서 행해지며, 그 감산 결과(x-y)가 정부(正負) 판정 회로(427)에 공급된다. 정부 판정 회로(427)로부터는 감산 결과(x-y)가 0 이상일 때는 "1"의 신호가 출력되며, 0보다 작을 때는 "0"의 신호가 출력된다.
정부 판정 회로(427)의 출력 신호가 셀렉터(424)에 선택 신호 SEL로서 공급된다. 그리고, 셀렉터(424)에서는 선택 신호 SEL이 "1"의 신호일 때는 가산(421)의 가산 결과 x가 추출되며, 한쪽 선택 신호 SEL이 "0"의 신호일 때는 가산(422)의 가산 결과 y가 추출된다. 이에 따라, 셀렉터(424)에서는 가산기(421 및 422)의 가산 결과 x, y 중 큰 쪽이 선택적으로 추출되게 되며 수학식 20의 우측 제1항에 상당하는 연산이 행해지게 된다.
또한, 감산기(426)의 감산 결과(x-y)가 절대치 산출 회로(428)에 공급되어 절대치 |x-y|가 산출된다. 그리고, 이 절대치 |x-y|가 테이블을 구성하는 ROM(429)에 판독 어드레스 신호로서 공급되며, ROM(429)으로부터는 수학식 20에 우측 제2항인 log(1+e-|x-y|)가 얻어진다. 그리고, 가산기(430)에 의해 셀렉터(424)의 출력 신호 max(x-y)와 ROM(429)의 출력 신호 log(1+e-|x-y|)가 가산되며, 그 가산 결과가 확률 Iαt(0)으로서 출력된다. 이 확률 Iαt(0)은 SW-Log-BCJR 알고리즘에 기초를 둔 것이 된다. 또, 설명은 생략하지만 가산 비교 선택 회로(411b ∼ 411d)에 대해서도 마찬가지이다.
이상은 도 11의 회로에 수학식 20에 도시한 보정을 조합한 경우를 설명하였지만, 도 15, 도 19 및 도 20에 도시한 회로에 대해서도 수학식 20에 나타낸 보정을 마찬가지로 행할 수 있으며, 이것에 의해서 SW-Log-BCJR 알고리즘을 실장하는 것이 가능해진다.
또, 전술한 실시예에서는 구속 길이=3 및 절단 길이=4인 경우를 예로 들었지만, 구속 길이, 절단 길이는 이 값에 한하지 않고 임의의 값으로 할 수 있다. 또한 메모리의 기록 및 판독의 내용이 동일하여도 싱글 포트의 RAM이 아니라 멀티 포트의 RAM을 이용함으로써 예를 들면 RAM(304a ∼ 304d)을 2개의 듀얼 포트 RAM으로 대체하거나 RAM(406, 407)을 1개의 듀얼 포트 RAM으로 대체하기도 하는 등 RAM의 구성에는 여러가지 변형이 가능하다.
또한, Iα가 아니라 Iβ를 RAM에서 기억하는 등 메모리 매니지먼트에는 여러가지의 변형이 가능하다. 또한 이상의 예는 SW-Max-Log-BCJR 알고리즘 및 SW-Log-BCJR 알고리즘을 취급하였지만, 이것도 다른 연출력 복호 알고리즘으로의 응용 등 여러가지의 변형이 생각된다.
또, 전술 실시예에서는 RAM(304a ∼ 304d)으로부터 절단 길이 D의 2배의 길이 2D에 상당하는 기간만큼 지연하여 확률 Iγ[00] ∼ Iγ[11]을 판독하여 연출력을 복호하도록 하였지만, 확률 정보의 지연 기간은 절단 길이 D의 2배의 길이2D로 한정되지 않으며 절단 길이 D 이상이면 좋다.
예를 들면, 도 25에 도시한 바와 같이, 전술한 도 8에 도시한 Iγ 계산 기억 회로(43)에 RAM(304e)를 증설하여 확률 정보를 절단 길이 D의 3배의 길이 3D에 상당하는 기간만큼 지연하도록 하여도 좋다.
이 도 25에 도시하는 구성의 Iγ 계산 기억 회로(43)에서는 가산기(303a ∼ 303d)에서 얻어지는 격자 구조상의 출력 [00], [01], [10] 및 [11]에 대응하는 각 브렌치의 확률 Iγ[00], Iγ[01], Iγ[10] 및 Iγ[11]을 RAM(304a ∼ 304e)에 차례로 저장하고(도 26의A), 절단 길이 D의 3배의 길이 3D에 상당하는 기간만큼 지연하여 유지한 데이타 Iγ[00] ∼ Iγ[11]을 출력한다. 그리고, 선택 회로(308)는 이러한 방식으로 지연하여 출력되는 확률 Iγ[00] ∼ Iγ[11]을 lα 계산 기억 회로(13)에 대한 확률 Iγ(α)로서 출력한다(도 26의B 및 C).
또한, RAM(304a ∼ 304e) 및 선택 회로(308)는 확률 Iγ[00] ∼ Iγ[11]을 절단 길이 D 단위로 구획지어서, 각 절단 길이 D의 종단보다 시간축 방향으로 절단 길이 D만큼 경과한 시점에 기준 시점을 설정한다. RAM(304a ∼ 304e) 및 선택 회로(308)는 이들 각 기준 시점까지의 절단 길이 D의 2배에 대응하는 확률 Iγ[00] ∼ Iγ[11]이 축적되면, 이들의 확률 Iγ[00] ∼ Iγ[11]을 입력 순서와는 반대의 순서에 의해 출력한다. 이에 따라 RAM(304a ∼ 304e) 및 선택 회로(308)는 확률 lγ[00] ∼ Iγ[11]을 Iβ 계산 기억 회로(45)에 대한 제1 확률 Iγ(β1)로서 출력하고(도 26의D 및 E), 또한, 이 제1 확률 Iγ(β1)에 대하여 절단 길이 D의 분만큼 지연한 확률 Iγ에 의해 구성되는 확률 Iγ[00] ∼ Iγ[11]을 마찬가지의 순서에 의해 Iβ 계산 기억 회로(45)에 대한 제2 확률 Iγ(β2)로서 출력한다(도 26의 F 및 G).
이에 대하여 RAM(304a ∼ 304e) 및 선택 회로(308)는 연출력 계산 회로(46)에 대한 확률 Iγ(λ)에 있어서는 Iα 계산 기억 회로(44)에 대한 순서에 의해 일정 시간 지연한 타이밍에 의해 유지한 확률 Iγ[00] ∼ Iγ[11]을 출력한다. 이들에 의해 Iγ 계산 기억 회로(43)는 제1 확률 Iγ를 Iα 계산 기억 회로(44), Iβ 계산 기억 회로(45) 및 연출력 계산 회로(46)의 처리에 대응한 순서에 의해 출력한다.
또한, Iβ 계산 기억 회로(45)는 도 27에 도시한 바와 같이 Iβ 계산 회로(504 및 507)에 의해 계산한 확률 βt-1(0) ∼ βt-1(3)을 선택 회로(510)에 RAM(513및 514)을 통하여 공급한다.
이 도 27에 도시하는 Iβ 계산 기억 회로(45)에서 Iβ 계산 회로(504 및 507), 각각 레지스터(506 및 509)로부터 입력되는 1클럭 주기만큼 선행한 확률 βt(0) ∼ βt(3)을 기준으로 하여 , Iγ 계산 기억 회로(43)로부터 출력되는 제1 확률 Iγ(β1) 및 제2 확률 Iγ(β2)에서 수신치 Yt의 각 상태까지 거스러 올라가는 확률 βt-1(0) ∼ βt-1(3)을 계산한다.
즉, 이 Iβ 계산 기억 회로(45)에서 셀렉터(505 및 508)는 컨트롤 신호 SCβ에 의해 각각 Iβ 계산 회로(504 및 507)로부터 출력되는 1클럭 주기만큼 선행한 확률 βt(0) ∼ βt(3) 또는 초기치 Iβa, Iβb를 레지스터(506, 509)에 선택 출력한다.
여기서, 초기치 Iβa, Iβb는 전술한 바와 같이 통상은 모든 상태에 대하여 동일한 값 예를 들면 0이나 log 1/M(이 예에서는 log 1/4)이 부여되지만, 종결된 부호를 복호할 때는 종결하는 상태에서의 값으로서 log 1(=0)이 그 외의 상태에서의 값으로서 log 0(=-∞)이 부여된다.
그리고, 셀렉터(505 및 508)는 도 28에 도시한 바와 같이 전술한 절단 길이 D의 2배의 길이 2D를 단위로 한 시계열을 거스러 올라간 제1 확률 Iγ(β1) 및 제2 확률 Iγ(β2)의 반복에 대응하여 각각 제1 확률 Iγ(β1) 및 제2 확률 Iγ(β2)의 반복이 이 길이 2D를 단위로 하여 전환하는 1클럭 주기 전의 타이밍으로 초기치 Iβa 및 Iβb를 레지스터(506 및 509)에 선택 출력한다(도 28의A, B, D 및 E). 또한, 이외의 타이밍에서는 Iβ 계산 회로(504 및 507)로부터 출력되는 1클럭 주기만큼 선행한 확률 βt(0) ∼ βt(3)을 선택 출력한다.
또한, RAM(513 및 514)은 각각 절단 길이분만큼 확률βt-1(0) ∼ βt-1(3)을 저장할 수 있는 용량을 구비하는 뱅크 구성에 의해 형성되며, 이러한 방식으로 절단 길이분만큼 변위하여 또한 절단 길이 D의 2배의 주기를 단위로 하여 얻어지는 확률βt-1(0) ∼ βt-1(3)으로부터(도 28의B ∼ D), 각각 후반의 절단 길이만큼의 부분으로 얻어지는 확률 βt-1(0) ∼ βt-1(3)을 차례로 순환적으로 입력한다. 이에 따라 RAM(513 및 514)은 초기치 Iβa 및 Iβb를 기준으로 하여 계산한 2계통의 확률βt-1(0) ∼ βt-1(3)보다 충분하게 신뢰성에 충분한 부분을 선택적으로 취득한다. 또한, RAM(513 및 514)은 이러한 방식으로 저장한 확률 βt-1(0) ∼ βt-1(3)을 시계열순으로 출력한다.
이 Iβ 계산 기억 회로(45)는 적어도 제1 확률 Iγ에 대하여 설정한 각 기준 시점에서 대응하는 절단 길이의 범위에서 복수 계열에 의해 동시 병렬적으로 제1 확률 Iγ를 처리하여 복수 계열에 의해 제3 확률 Iβ를 계산하고, 이들 복수 계열의 확률 Iβ보다 절단 길이의 확률 Iβ를 선택 출력하게 된다. 또, 이 실시예에서는 이들 기준 시점이 각 절단 길이에 계속되는 절단 길이의 종료 시점으로 설정되게 된다.
그리고, 선택 회로(510)는 이러한 순서에 의해 RAM(513 및 514)으로부터 절단 길이 D를 단위로 하여 교대로 출력되는 확률 βt-1(0) ∼ βt-1(3)을 연출력 계산 회로(15)에 출력한다.
이상의 구성에서, 입력 it는 길쌈 부호기(2)에서 구속 길이(3)에 의해 길쌈 부호화 처리되며, 여기서 상태수 m이 4의 출력 계열 Xt로 변환되며, 이 출력 계열 Xt가 무기억 통신로(3)를 통하여 복호기(4)에 입력된다. 이 복호기(4)에서 입력 신호는 아날로그 디지탈 변환 처리에 의해 수신치 Yt가 검출되며, 이 수신치 Yt가 Iγ 계산 기억 회로(43)에 입력된다.
이 Iγ 계산 기억 회로(43)에서 수신치 Yt는 각 상태에 대응하는 ROM(302a ∼ 302d)의 테이블에 의해 각 상태에 대응하는 수신치 Yt의 확률이 계산되며(수학식 16의 우측 제1항), 가산기(303a ∼ 303d)에 의해 초기치 log Pr{it=0}, log Pr{it=1}과 가산되며, 이에 따라 시계열에 의해 각 상태 m에 대응하는 제1 확률 Iγ가 차례로 계산된다(도 26의A).
이러한 방식으로 계산된 제1 확률 Iγ는 절단 길이 D를 단위로 하여 형성된 뱅크 구성의 RAM(304a ∼ 304e)에 차례로 저장되며, 절단 길이 D의 3배에 대응하는 기간만큼 지연하여 시계열순으로 Iα 계산 기억 회로(43)에 출력된다(도 26의C). 이에 따라 Iα 계산 기억 회로(43)에 대하여 이 α 계산 기억 회로(43)에서의 처리에 알맞은 순서, 타이밍에 의해 제1 확률 Iγ(α)가 출력된다.
또한 제1 확률 Iγ는 절단 길이 D 단위로 구획지어서 각 절단 길이 D에서 절단 길이분만큼 시간 경과한 시점에 각 기준 시점이 설정되며, 각 절단 길이로부터 대응하는 기준 시점까지 RAM(304a ∼ 304e)에 축적되면, 각 기준점에서부터 시간축을 거슬러 오르는 순서에 의해 Iβ 계산 기억 회로(45)에 출력된다(도 26의D ∼ G). 이 때 이 기준 시점이 계속되는 절단 길이의 종료 시점으로 설정되어 있음으로써, 제1 확률 Iγ는 1의 절단 길이로부터 대응하는 기준 시점까지 분의 출력이 완료되지 않은 가운데, 계속되는 1의 절단 길이로부터 대응하는 기준 시점까지 분의 출력이 개시되며, 이에 따라 1의 절단 길이만큼 내용 및 타이밍이 시프트한 2계통(系統)에 의해 시간축을 거슬러 오르는 순서로 Iβ 계산 기억 회로(45)에 출력된다(도 26의 D ∼ G). 이에 따라 Iβ 계산 기억 회로(45)에 대하여, 이 β 계산 기억 회로(45)에서의 처리에 알맞은 순서, 타이밍에 의해 2계통의 제2 확률 Iγ(β1) 및 Iγ(β2)가 출력된다.
또한, 제1 확률 Iγ는 Iα 계산 기억 회로(44)로의 출력과 마찬가지로, 소정 기간만큼 지연하여, 시계열순으로 연출력 계산 회로(46)에서의 처리에 알맞은 순서 및 타이밍으로 연출력 계산 회로(46)에 출력된다.
그리고, Iα 계산 기억 회로(44)에서 제1 확률 Iγ로부터 각 수신치마다 시간축에 따른 방향으로 각 상태에 이르는 제2 확률α(λ)가 산출되어 연출력 계산 회로(46)에서의 처리에 알맞은 순서 및 타이밍으로 연출력 계산 회로(46)에 출력된다.
이에 대하여 Iβ 계산 기억 회로(45)에서 시간축을 거슬러 오르는 순서에 의해 입력되는 2계통의 확률 Iγ(β1) 및 Iγ(β2)는 각각 Iβ 계산 회로(504 및 507)에서 1클럭 후의 대응하는 상태의 확률 βt로 가산된 후, 값이 큰 것이 선택되며 이에 따라 각 상태마다 시간축을 거스러 오르는 방향의 확률이 계산된다. 또한, 이러한 방식으로 차례로 계산되는 확률이 셀렉터(505 및 508)에 의해 초기치 Iβa 및 Iβb와 선택적으로 Iβ 계산 회로(504 및 507)에 귀환됨으로써 상술한 기준 시점에서 시간축을 거스러 오르는 방향의 확률이 동시 병렬적으로 계산된다(도 28의A, B, D, E).
이러한 방식으로 계산된 2계통의 확률은 기준점보다 멀어져서 충분한 신뢰성에 의한 절단 길이의 확률이 선택적으로 저장되어 출력된다. 이 때, RAM(513 및 514)을 통한 확률의 선택 출력 시에 이들 확률 Iβ(λ)는 저장 시간과는 반대의 시간축에 따른 순서로 재배열되어 연출력 계산 회로(46)에 출력된다. 이에 따라, 제3 확률 Iβ(λ)도 시계열에 따른 연출력 계산 회로(46)의 처리에 대응한 순서에 의해 출력된다.
연출력 계산 회로(46)에서는 도 7에 도시한 바와 같이 입력되는 확률 Iα(λ), Iβ(λ) 및 Iγ(λ)를 재배열하지 않으며 또한 계산한 연출력 Iλ를 재배열하지 않고 처리할 수가 있으며 이들에 의해 간이한 구성으로 연출력을 얻을 수 있다.
또한, 1의 심볼을 복호할 때에 구속 길이×상태수의 계산 대신에 2계통×상태수의 계산에 의해 제3 확률 Iβ를 계산할 수 있음으로써, 그 만큼 연산 처리량이 저감되며 전체 구성이 간략화된다.
즉, 이러한 방식으로 연출력 계산 회로(46)에 입력된 확률 Iα(λ), Iβ(λ), Iγ(λ)는 대응하는 상태마다 가산되며, 이들의 최대치가 각각 값 「1」 및 값 「0」의 입력마다 검출된 후 감산기(606)에 의해 감산됨으로써 얻어지는 연출력 Iλt가 수신치 Yt에 대응하는 시계열순으로 출력된다.
이와 같이, 제1 확률 Iγ를 절단 길이 D에서 구획지어서 대응하는 기준 시각을 설정하고, 각 기준 시각보다 절단 길이의 확률 Iγ를 단위로 하여, 시간축을 거스러 오르는 순서로 복수 계통에 의해 출력하여 처리하도록 구성하고, 이 때 각각에 계속되는 처리에 알맞은 순서에 의해 제1, 제2 및 제3 확률 Iγ, Iα및 Iβ를 출력함으로써, 구속 길이 ×상태수의 계산 대신에, 2계통 ×상태수의 계산에 의해 각 심볼의 연출력을 얻을 수 있다. 이 때 연출력 계산 회로에서 입력된 확률 Iγ, Iα 및 Iβ 또는 계산한 연출력 Iλ를 재배열하지 않고 연출력 Iλ를 계산할 수 있다. 이에 따라 간이한 구성으로 연출력을 복호할 수가 있다.
또, 전술한 실시예에서는 절단 길이를 단위로 하여 기준 시각을 설정하는 경우에 대하여 진술하였지만, 본 발명은 이에 한하지 않고 필요에 따라서 여러가지의 위치에 기준 시각을 설정할 수 있다. 또한, 이러한 방식으로 설정하는 기준 시각에 의해 1의 기준 시각에서부터 대응하는 절단 길이까지의 길이가 전술한 실시예에서 길어진 경우, 그 만큼 제1 확률 Iγ를 많은 계통에 의해 출력하고 또한 Iβ 계산 기억 회로에서 이러한 방식으로 출력되는 확률 Iγ에 대응하는 계통에 의해 처리하는 것이 필요해진다.
또한 전술한 실시예에서는 절단 길이=4에 의해 연출력을 계산하는 경우에 대하여 진술하였지만, 본 발명은 이에 한하지 않고 필요에 따라서 절단 길이를 여러가지 길이로 설정할 수가 있다.
또한 전술한 실시예에서는 구속 길이=3에 의해 길쌈 부호화 처리하는 경우에 대하여 진술하였지만, 본 발명은 이에 한하지 않고 여러가지 구속 길이에 의한 길쌈 부호를 처리하는 경우에 널리 적용할 수 있다.
또한, 전술한 실시예에서는 SW-Max-Log-BCJR 알고리즘에 의해 연출력을 계산하는 경우에 대하여 진술하였지만, 본 발명은 이에 한하지 않고 SW-Log-BCJR 알고리즘 등 여러가지의 연출력 복호 알고리즘에 의해 연출력을 계산하는 경우에 널리 적용할 수 있다.
그래서, 본 발명의 목적은 고속 동작이 가능한 길쌈 부호의 연출력 복호 장치 및 연출력 복호 방법을 제공하는 것에 있다.
또한, 본 발명의 목적은 간이한 구성으로 연출력을 복호할 수 있는 길쌈 부호의 연출력 복호 장치 및 연출력 복호 방법을 제공하는 것에 있다.
본 발명에서는 길쌈 부호의 각 천이 상태에서의 확률 정보를 구하고, 상기 확률 정보를 사용하여 연출력을 계산하여 출력할 때 상기 확률 정보를 소정의 절단 길이 단위로 구획지어서 기억하고, 절단 길이 내측의 확률 정보의 갱신과 절단 길이 외측의 연출력의 계산을 병렬적으로 실행한다.
본 발명에서는 절단 길이 내측의 확률 정보의 갱신과 절단 길이 외측의 연출력의 계산이 병렬적으로 행함으로써, 1클럭당 연산량이나 메모리로의 억세스량이 적게 끝나며 고속 동작이 가능해진다.
즉, 본 발명은 길쌈 부호의 각 천이 상태에서의 확률 정보를 구하는 확률 계산 수단과, 상기 확률 계산 수단에 의해 구해진 상기 확률 정보를 기억하는 확률 기억 수단과, 상기 확률 기억 수단에 기억되어 있는 상기 확률 정보를 사용하여 연출력을 구하는 연출력 계산 수단을 구비하는 길쌈 부호의 연출력 복호 장치로서, 상기 확률 기억 수단은 상기 확률 정보를 절단 길이 이상 기억하고, 상기 확률 기억 수단에 의한 절단 길이 내측의 확률 정보의 갱신과, 상기 연출력 계산 수단에 의한 절단 길이 외측의 연출력의 계산을 병렬적으로 실행하는 것을 특징으로 한다.
또한, 본 발명은 길쌈 부호의 각 천이 상태에서의 확률 정보를 구하는 제1 단계과, 이 제1 단계에서 구하는 상기 확률 정보를 기억 매체에 절단 길이 이상 기억하는 제2 단계와, 이 제2 단계로 기억 매체에 기억된 상기 확률 정보를 사용하여 연출력을 구하는 제3 단계를 구비하는 길쌈 부호의 연출력 복호 방법으로서, 상기 제2 단계에서의 절단 길이 내측의 확률 정보의 갱신과, 상기 제3 단계에서의 절단 길이 외측의 연출력의 계산을 병렬적으로 실행하는 것을 특징으로 한다.
이상과 같이, 본 발명에 따르면 확률 정보를 절단 길이 D 이상 기억하고, 절단 길이 D 내의 확률 정보의 갱신과, 절단 길이 외측의 연출력의 계산을 병렬적으로 실행함으로써 1클럭당 계산량 및 각 메모리에 대한 억세스량을 대폭 삭감할 수 있으며 길쌈 부호의 복호 동작을 고속으로 행할 수 있다. 또한, 절단 길이 이상의 범위를 단위로 하여 시간축을 거슬러 오르는 방향으로 각 상태에 이르는 확률을 복수 계열로 계산하여 처리함으로써 연출력을 계산하도록 하고, 이 때 계산한 확률을 계속되는 계산 처리에 알맞은 순서에 의해 출력함으로써 간이한 구성으로 연출력을 복호할 수가 있는 연출력 복호 장치 및 연출력의 복호 방법을 얻을 수 있다.

Claims (13)

  1. 길쌈 부호(convolution code)의 각 천이 상태에서의 확률 정보를 구하는 확률 계산 수단, 상기 확률 계산 수단으로 구해지는 상기 확률 정보를 기억 매체에 기억하는 확률 기억 수단 및 상기 기억 매체에 기억되어 있는 상기 확률 정보를 사용하여 연출력(soft output)을 구하는 연출력 계산 수단을 구비한 길쌈 부호의 연출력 복호 장치에 있어서,
    상기 확률 기억 수단은 상기 기억 매체에 상기 확률 정보를 절단 길이 이상 기억하고,
    상기 확률 기억 수단에 의한 절단 길이 내측의 확률 정보의 갱신 및 상기 연출력 계산 수단에 의한 절단 길이 외측의 연출력의 계산을 병렬적으로 실행하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 장치.
  2. 제1항에 있어서,
    상기 확률 계산 수단 및 연출력 계산 수단은, 상기 확률의 곱연산을 대수에 의한 합연산에 의해 계산하고, 상기 확률의 합연산을 대수에 의한 최대치 연산에 의해 계산하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 장치.
  3. 제1항에 있어서,
    상기 확률 계산 수단 및 연출력 계산 수단은,
    상기 확률의 곱연산을 대수에 의한 합연산에 의해 계산하고, 상기 확률의 합연산을 대수에 의한 최대치 연산과 일차원의 함수 연산에 의해 계산하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 장치.
  4. 제1항에 있어서, 상기 확률 계산 수단은,
    수신치마다 부호의 출력 패턴과 상기 수신치에 의해서 결정되는 제1 확률을 계산하는 제1 계산 수단,
    상기 제1 확률에 기초하여 상기 각 수신치마다 부호화 개시 상태로부터 시계열(time series)순으로 각 상태에 이르는 제2 확률을 계산하는 제2 계산 수단 및
    상기 제1 확률에 기초하여 상기 각 수신치마다 절단 상태로부터 상기 시계열순과는 반대 순서로 각 상태에 이르는 제3 확률을 계산하는 제3 계산 수단을 포함하되,
    상기 확률 기억 수단의 절단 길이 내에서 갱신되는 확률 정보는 상기 제3 확률의 정보인 것을 특징으로 하는 길쌈 부호의 연출력 복호 장치.
  5. 제4항에 있어서,
    상기 제1 확률 계산 수단은 상기 제1 확률을 상기 확률 기억 수단에 일시 유지하고, 상기 제2 및 제3 확률 계산 수단 및 상기 연출력 계산 수단의 각 처리에 대응한 순서에 의해 차례로 판독하여 출력하고,
    상기 제3 확률 계산 수단은, 상기 제1 확률을 소정의 절단 길이 단위로 구획지어서 상기 절단 길이보다도 시간축 방향으로 상기 기준 시점을 설정하고, 적어도 상기 각 기준 시점보다 대응하는 상기 절단 길이의 범위를 단위로 하여, 복수 계열에 의해 동시 병렬적으로 상기 제1 확률을 처리하여 복수 계열에 의해 상기 제3 확률을 계산하고, 상기 계산된 복수 계열의 상기 제3 확률에서 상기 절단 길이에 대응하는 제3 확률을 선택하여, 상기 수신치에 대응하는 상기 제3 확률을 상기 확률 기억 수단에 일시 유지하고, 상기 연출력 계산 수단의 처리에 대응한 순서에 의해 순차 판독하여 출력하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 장치.
  6. 제5항에 있어서, 상기 제1 확률 계산 수단은,
    상기 확률 기억 수단에 일시 유지된 상기 제1 확률을 시간축에 따른 순서로 소정 시간 지연하여 상기 제2 확률 계산 수단에 출력하고,
    상기 확률 기억 수단에 일시 유지된 상기 제1 확률을 적어도 상기 각 기준 시점보다 대응하는 상기 절단 길이의 상기 제1 확률을 포함하는 범위를 단위로 하여, 복수 계열에 의해 시간축을 거슬러 오르는 순서로 동시 병렬적으로 상기 제3 확률 계산 수단에 출력하고,
    상기 확률 기억 수단에 일시 유지된 상기 제1 확률을, 시간축에 따른 순서로 소정 시간 지연하여 상기 연출력 계산 수단에 출력하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 장치.
  7. 제5항에 있어서,
    상기 기준 시점을 계속되는 상기 절단 길이의 종료 시점으로 설정한 것을 특징으로 하는 길쌈 부호의 연출력 복호 장치.
  8. 길쌈 부호의 각 천이 상태에서의 확률 정보를 구하는 제1 단계, 상기 제1 단계에서 구해진 상기 확률 정보를 기억 매체에 절단 길이 이상 기억하는 제2 단계 및 상기 제2 단계에서 기억 매체에 기억된 상기 확률 정보를 사용하여 연출력을 구하는 제3 단계를 구비하는 길쌈 부호의 연출력 복호 방법에 있어서,
    상기 제2 단계에서의 절단 길이 내측의 확률 정보의 갱신 및 상기 제3 단계에서의 절단 길이 외측의 연출력의 계산을 병렬적으로 실행하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 방법.
  9. 제8항에 있어서, 상기 제1 단계는,
    수신치마다 부호의 출력 패턴과 상기 수신치에 의해서 결정되는 제1 확률을 순차 계산하는 제1 확률 계산의 단계,
    상기 제1 확률에 기초하여 상기 각 수신치마다 시간축에 따른 방향으로 각 상태에 이르는 제2 확률을 계산하는 제2 확률 계산의 단계,
    상기 제1 확률에 기초하여 상기 각 수신치마다 소정의 기준 시점에서 시간축을 거스러 오르는 방향으로 각 상태에 이르는 제3 확률을 계산하는 제3 확률 계산의 단계, 및
    상기 제1, 제2 및 제3 확률에 기초하여 연출력을 계산하는 연출력 계산의 단계를 포함하되,
    상기 제3 확률 계산의 단계에서 상기 제1 확률을 소정의 절단 길이 단위로 구획지어서 상기 절단 길이보다도 시간축 방향으로 상기 기준 시점을 설정하고, 적어도 상기 각 기준 시점에서 대응하는 상기 절단 길이의 범위를 단위로 하여, 복수 계열에 의해 동시 병렬적으로 상기 제1 확률을 처리하여 복수 계열에 의해 상기 제3 확률을 계산하고, 상기 계산된 복수 계열의 상기 제3 확률에서 상기 절단 길이에 대응하는 제3 확률을 선택하여 상기 수신치에 대응하는 상기 제3 확률을 출력하고,
    상기 제1 확률 계산의 단계에서 상기 제1 확률을 확률 기억 수단에 일시 유지하고, 상기 제2 및 제3 확률 계산의 단계 및 상기 연출력 계산의 단계의 각 처리에 대응한 순서에 의해 순차 판독하여 출력하고, 상기 제3 확률 계산의 단계에서 상기 제3 확률을 확률 기억 수단에 일시 유지하고, 상기 연출력 계산의 단계에서의 처리에 대응한 순서에 의해 차례로 판독하여 출력하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 방법.
  10. 제9항에 있어서, 상기 제1 확률 계산의 단계에서는,
    상기 확률 기억 수단에 일시 유지된 제1 확률을 시간축에 따른 순서로 소정 시간 지연하여 상기 제2 확률 계산의 단계에 출력하고, 상기 확률 기억 수단에 일시 유지된 제1 확률을 적어도 상기 각 기준 시점에서 대응하는 상기 절단 길이의 상기 제1 확률을 포함하는 범위를 단위로 하여, 복수 계열에 의해 시간축을 거스러 오르는 순서로 동시 병렬적으로 상기 제3 확률 계산의 단계에 출력하고, 상기 확률 기억 수단에 일시 유지된 제1 확률을 시간축에 따른 순서로 소정 시간 지연하여 상기 연출력 계산의 단계에 출력하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 방법.
  11. 제9항에 있어서, 상기 기준 시점을 계속되는 상기 절단 길이의 종료 시점으로 설정한 것을 특징으로 하는 연출력의 복호 방법.
  12. 제9항에 있어서, 상기 제1, 제2 및 제3 확률 계산의 단계 및 상기 연출력 계산의 단계는, 상기 확률의 곱연산을 대수에 의한 합연산에 의해 계산하고, 상기 확률의 합연산을 대수에 의한 최대치 연산에 의해 계산하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 방법.
  13. 제9항에 있어서, 상기 제1, 제2 및 제3 확률 계산의 단계 및 상기 연출력 계산의 단계는, 상기 확률의 곱연산을 대수에 의한 합연산에 의해 계산하고, 상기 확률의 합연산을 대수에 의한 최대치 연산과 일차원의 함수 연산과의 합에 의해 계산하는 것을 특징으로 하는 길쌈 부호의 연출력 복호 방법.
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