JP2001024521A - ターボデコーダ - Google Patents

ターボデコーダ

Info

Publication number
JP2001024521A
JP2001024521A JP19246799A JP19246799A JP2001024521A JP 2001024521 A JP2001024521 A JP 2001024521A JP 19246799 A JP19246799 A JP 19246799A JP 19246799 A JP19246799 A JP 19246799A JP 2001024521 A JP2001024521 A JP 2001024521A
Authority
JP
Japan
Prior art keywords
metric
memory
result
alpha
beta
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP19246799A
Other languages
English (en)
Other versions
JP3246484B2 (ja
Inventor
Tsugio Maru
次夫 丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP19246799A priority Critical patent/JP3246484B2/ja
Priority to US09/611,228 priority patent/US6516444B1/en
Priority to GB0016801A priority patent/GB2354918B/en
Publication of JP2001024521A publication Critical patent/JP2001024521A/ja
Application granted granted Critical
Publication of JP3246484B2 publication Critical patent/JP3246484B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization
    • H03M13/6583—Normalization other than scaling, e.g. by subtraction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H03M13/2978—Particular arrangement of the component decoders
    • H03M13/2984—Particular arrangement of the component decoders using less component decoders than component codes, e.g. multiplexed decoders and scheduling thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3905—Maximum a posteriori probability [MAP] decoding or approximations thereof based on trellis or lattice decoding, e.g. forward-backward algorithm, log-MAP decoding, max-log-MAP decoding
    • H03M13/3922—Add-Compare-Select [ACS] operation in forward or backward recursions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3905—Maximum a posteriori probability [MAP] decoding or approximations thereof based on trellis or lattice decoding, e.g. forward-backward algorithm, log-MAP decoding, max-log-MAP decoding
    • H03M13/3927—Log-Likelihood Ratio [LLR] computation by combination of forward and backward metrics into LLRs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/395—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using a collapsed trellis, e.g. M-step algorithm, radix-n architectures with n>2
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3961—Arrangements of methods for branch or transition metric calculation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6563—Implementations using multi-port memories
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization
    • H03M13/658—Scaling by multiplication or division

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】 【課題】 従来の軟判定ビタビデコーダより高性能な復
号法であるターボデコーダを、携帯電話を始めとするモ
バイル情報端末に適した形で提供する。 【解決手段】 情報系列を蓄積した第一の受信信号メモ
リ１０１と、第一及び第二のパリティ系列を蓄積した第
二の受信信号メモリ１０２と、繰り返し処理における外
部情報兼事前情報を蓄積するアプリオリメモリ１０３−
１，２と、情報系列と事前情報を加算する加算器１０４
と、第一及び第二のパリティ系列を選択するセレクタ１
０５とを設け、加算器１０４の演算結果の極性とセレク
タ１０５の選択出力の極性とにより、逆極性を含む加算
結果と、逆極性を含む選択結果と、その加算結果と、零
との合計の四つの中から一つを夫々四種の第二のセレク
タで選択し、これ等第二のセレクタの各出力を元にアル
ファメトリックとベータメトリックとを演算する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はターボデコーダに関し、
特に携帯電話用ＬＳＩに適した低消費電力型高速ターボ
デコーダに関するものである。
【０００２】
【従来の技術】従来、陸上移動通信等に使用される軟判
定誤り訂正は、軟判定ビタビデコーダに代表される様
に、その高い符号化利得によって必須の機能となってき
ている。近年、ターボコードと呼ばれるシャノン限界に
近い復号誤り率を達成する新しい符号化法がＢｅｒｒｏ
ｕらによって提案されている。その詳しい記載が、「１
９９３年５月、プロシーディング・オブ・インタナショ
ナル・コンファレンス・オブ・コミュニケーション、１
０６４〜１０７０頁、Ｐｒｏｃｅｅｄｉｎｇ ｏｆＩｎ
ｔａｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｆ
Ｃｏｍｍｕｎｉｃａｔｉｏｎ、 ｐｐ１０６４−１０
７０」に開示されている。
【０００３】
【発明が解決しようとする課題】次世代の陸上移動通信
では、音声のみならず高速インタネットや動画像など広
域マルチメディア通信の増加が予想され、これらをモバ
イルマルチメディアサービスとして提供出来る新しい方
式の開発が期待されている。これらの状況を受けて、タ
ーボコードの次世代陸上移動通信への適用が活発に検討
されている。広域マルチメディア通信を考慮して携帯電
話等へのターボコードの適用を考えた場合、高速にしか
も低消費電力で実現する必要がある。
【０００４】本発明はこのような状況下で考え出された
ものであり、従来の軟判定ビタビデコーダより高性能な
復号法であるターボデコーダを、携帯電話を始めとする
モバイル情報端末に適した形で提供することを目的とし
ている。更に本発明は、上記を実現するために、ターボ
デコーダを高速且つ消費電力の構成で提供するものであ
る。
【０００５】
【課題を解決するための手段】本発明によるターボデコ
ーダは、情報系列を蓄積した第一の受信信号メモリと、
第一のパリティ系列と第二のパリティ系列とを蓄積した
第二の受信信号メモリと、繰り返し処理における外部情
報兼事前情報を蓄積するアプリオリメモリと、前記情報
系列と前記事前情報を加算する第一の加算器と、前記第
一のパリティ系列と前記第二のパリティ系列とを選択す
る選択手段と、前記第一の加算器の演算結果の極性と前
記選択手段の選択出力の極性とにより、逆極性を含む前
記加算結果と、逆極性を含む前記選択結果と、その加算
結果と、零と合計の四つの中から一つを夫々選択する四
種の第二の選択手段とを含み、これ等第二の選択手段の
各出力を元にアルファメトリックとベータメトリックと
を演算することを特徴とする。
【０００６】また、本発明によるターボデコーダは、ガ
ンマメトリックを元に演算したアルファメトリックを蓄
積するアルファメトリック用メモリを含み、前記ガンマ
メトリックを元にベータメトリック更新の演算を逐次行
っていく際に、該ベータメトリックの演算時に得られた
ベータメトリックとガンマメトリックとの加算結果を尤
度演算にも用いることを特徴とする。
【０００７】更に本発明によるターボデコーダは、前記
アルファメトリック用メモリに入力するためのアルファ
メトリック演算に当って、その更新過程で用いられるＡ
ＣＳ回路を複数段の縦続構成とし、アルファメトリック
の更新サイクルは、該縦続構成の段数に合わせて行い、
該縦続構成で得た最終段の結果を前記アルファメトリッ
ク用メモリに入力することを特徴とする。
【０００８】更にはまた本発明によるターボデコーダ
は、前記尤度演算に際し、前記アルファメトリック用メ
モリと前記複数段の縦続構成からなるＡＣＳ回路とを用
い、前記ベータメトリックの更新演算の際に得られたベ
ータメトリックとガンマメトリックの加算結果と該ＡＣ
Ｓ回路の各段の出力結果とを元に、尤度演算を行うとこ
を特徴とする。
【０００９】また、本発明によるターボデコーダは、ガ
ンマメトリックを元に演算したベータメトリックを蓄積
するベータメトリック用メモリを含み、前記ガンマメト
リックを元にアルファメトリック更新の演算を逐次行っ
ていく際に、該アルファメトリックの演算時に得られた
アルファメトリックとガンマメトリックとの加算結果を
尤度演算にも用いることを特徴とする。
【００１０】また、本発明によるターボデコーダは、前
記ベータメトリック用メモリに入力するためのベータメ
トリック演算に当って、その更新過程で用いられるＡＣ
Ｓ回路を複数段の縦続構成とし、ベータメトリックの更
新サイクルは、該縦続構成の段数に合わせて行い、該縦
続構成で得た最終段の結果をベータメトリック用メモリ
に入力することを特徴とする。
【００１１】更に、本発明によるターボデコーダは、前
記尤度演算に際し、前記ベータメトリック用メモリと前
記複数段の縦続構成からなるＡＣＳ回路とを用い、前記
アルファメトリックの更新演算の際に得られたアルファ
メトリックとガンマメトリックの加算結果と該ＡＣＳ回
路の各段の出力結果とを元に、尤度演算を行うとこを特
徴とする。
【００１２】更にはまた本発明によるターボデコーダ
は、前記尤度演算結果から前記情報系列を蓄積した第一
の受信信号出力およびアプリオリメモリ出力を減算し、
シフト加算型の重み付け回路通した結果を外部情報とし
て前記アプリオリメモリに蓄積することを特徴とする。
【００１３】また本発明によるターボデコーダは、前記
繰り返し処理におけるインタリーブを要する回の処理に
おいて、インタリーブ順序をメモリアドレスとして発生
させるアドレス発生手段と、前記情報系列を蓄積した第
一の受信信号メモリと前記アプリオリメモリとを前記メ
モリアドレス発生手段からの発生アドレスよりアクセス
することを特徴とする。
【００１４】また本発明によるターボデコーダは、前記
アルファメトリックの演算に際し、得られた各ステート
に対する演算結果から最大値を検出する手段と、この検
出結果をガンマメトリックから減算する手段とを更に含
み、それまでの演算にパイプライン処理を施し、予め決
められたタイミングに該減算結果を新たにガンマメトリ
ックとして用いたことを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら詳細に説明する。図１１及び図９はタ
ーボコードの一般的な符号器と複合器の一例である。図
１１に示す符号器において、情報ビットは入力１１０４
から供給され、コンポーネント符号器と呼ばれる再帰的
畳み込み符号器に入力される。このコンポーネント符号
器は通常複数個用いられるが、この例では、１１０１と
１１０２との二つを用いている。ターボコードの特徴と
して組織符号であることがあげられる。そのために上段
のコンポーネント符号器１１０１では、パリティビット
１１０６と共に情報ビット１１０５も送出される。
【００１６】下段のコンポーネント符号器１１０２は上
段のコンポーネント符号器１１０１と同じ構造をしてお
り、インタリーバ１１０３を介して情報ビット１１０４
が供給される様になっている。このインタリーバ１１０
３はターボコードを構成する上で重要な役割をはたす
が、本発明では直接関係しないのでこれ以上の言及はし
ない。
【００１７】下段のコンポーネント符号器１１０２の場
合、既に上段のコンポーネント符号器１１０１で情報ビ
ットを送出しているので再度送る必要はなく、パリティ
ビット１１０７のみの送出となる。この用に生成された
パリティビット１１０６と１１０７とは適当なパンクチ
ャリングによって間引いて送出することも可能である
が、この例では、情報ビット１１０５に引き続き交互に
１１０８から送出され情報レート１／３となる。
【００１８】図９はこの様に構成されたターボコードを
復号するためのターボデコーダ（復号器）の一般的なブ
ロック図である。復号の流れを同図と合わせながら説明
する。情報系列９０２及びパリティ系列１，２の９０３
は、上述の図１１に示した符号器を使って発生させたデ
ータが伝送媒体を通ったことによって発生した誤りを含
む軟判定受信データである。軟判定復号器９０６及び９
１３について上述の符号器を参照しながらみることにす
る。
【００１９】図１１のコンポーネント符号器１１０１に
対応する軟判定復号器が９０６である。情報系列９０２
と事前情報ＬＯＧ尤度（対数尤度比：log-liklihood ra
tio；希望としている受信シンボルの尤度と背反関係に
ある受信シンボルの尤度の比に対して対数形としたも
の）９０１の加算器９０４による結果がこの軟判定復号
器９０６に入力される。但し、初回の事前情報ＬＯＧ尤
度は零として優位性を持たせない。パリティ系列１も分
離器９０５により振り分けられ入力される。
【００２０】軟判定復号器９０６の出力は情報系列の各
ビットに対するＬＯＧ尤度である。このＬＯＧ尤度から
遅延器９０７−１，２によって同期を合わせて事前情報
ＬＯＧ尤度及び情報系列成分を加算器９０８により削除
し外部情報ＬＯＧ尤度を発生させる。この外部情報ＬＯ
Ｇ尤度は情報系列とともにインタリーバ９０９，９１０
によって攪拌され次の軟判定復号器９１３へと向かう。
図１１のコンポーネント符号器１１０２に対応する軟判
定復号器が９１３である。上述の外部情報ＬＯＧ尤度は
事前情報ＬＯＧ尤度として用いられる。
【００２１】上述の軟判定復号器９０６と同様に、この
事前情報ＬＯＧ尤度と情報系列とが加算器９１１によっ
て加えられて、その結果がこの軟判定復号器９１３に入
力される。パリティ系列２も分離器９０５により振り分
けられ入力される。軟判定復号器９１３の出力はインタ
リーブされた情報系列の各ビットに対するＬＯＧ尤度で
ある。このＬＯＧ尤度から前回同様に遅延器９１２−
１，２によって同期を合わせて事前情報ＬＯＧ尤度及び
情報系列成分を加算器９１５により削除し外部情報ＬＯ
Ｇ尤度を発生させる。この外部情報ＬＯＧ尤度９２２が
デインタリーバ９１８によって元の順番に戻され軟判定
復号器９０６に次の処理のために、始めに戻される。同
様に、遅延器９１４によってパリティ系列１，２の９１
９と情報系列９２０も次の処理のために同期を取って戻
される。
【００２２】以下、同様に処理を続けこの繰り返しで次
第に高い誤り訂正能力を発揮する。即ち、軟判定出力を
繰り返し利用することにより次第に良い結果を得ること
ができるのである。この様に処理されたＬＯＧ尤度は、
最後に判定器９１６によって硬判定が行われ、デインタ
リーバ９１７によって元の順番に戻されて復号データ９
２１を得ることができる。以上説明したアルゴリズムを
いかに移動体通信に適した構成で実現するかが本発明で
ある。
【００２３】図１０は本発明の概略を示すブロック図で
あるが、本発明の特徴を示すものはこの図からでは分か
らない。その内容は以降で説明するが、全体の構成を理
解するために、先ずこのブロック図から説明する。上述
の説明同様に、中心的な機能を果たすのは軟判定復号器
１０１１である。図９と異なるの点は、一つの軟判定復
号器で構成されていることである。そのために、情報系
列１００２は偶数回（Ｅｖｅｎ）の動作と奇数回（Ｏｄ
ｄ）の動作とによって、インタリーバ１００４を通す場
合と通さない場合に分けられ、スィッチ１００５によっ
て切り替えられる。
【００２４】同様に、パリティ系列１００３も分離器１
００６とスィッチ１００７とによってパリティ系列１と
パリティ系列２とに切り替えられて、軟判定復号器１０
１１に入力される。事前情報ＬＯＧ尤度１００１も、上
述同様に、加算器１００９によって選択された情報系列
と足し合わされて、軟判定復号器１０１１に入力され
る。軟判定復号器１０１１の出力はＬＯＧ尤度であり、
このＬＯＧ尤度から遅延器１０１０によって同期合わせ
を行なった事前情報尤度と情報系列差し引くのが加算器
１０１３の役目である。その結果は外部情報ＬＯＧ尤度
であり次回の事前情報ＬＯＧ尤度１０２０として用いら
れる。
【００２５】この時、次回の処理が奇数番目か偶数番目
かによって情報ビットの並び順が変わる。それに合わせ
るために、インタリーバ１０１５とデインタリーバ１０
１７とがあり、スイッチ１０１９によって切り替えが行
われる。切り替えを司る制御信号は１００８であり、ス
イッチ１００５の制御信号としても使われる。
【００２６】この様にして軟判定情報を繰り返し使うこ
とにより、次第に高い誤り訂正能力を発揮する様にな
り、最後のＬＯＧ尤度判定が制御信号１０１３のスイッ
チ１０１２を通して判定器１０１４により行われる。同
判定器はＬＯＧ尤度を硬判定するものであり、判定結果
はデインタリーバ１０１６によって元の順番に戻され復
号データ１０１８を得ることが出来る。
【００２７】以降、本発明の特徴を示す具体的な各部の
動作説明を行う。図１，２を用いて本発明の第一の実施
例（請求項１Ｉ記載）について説明する。第一の受信信
号メモリ１０１は情報系列を蓄積するものであり、第二
の受信信号メモリ１０２は第一のパリティ系列と第二の
パリティ系列を蓄積するものである。この例では、セレ
クタ１０５によってパリティ系列の第一と第二の選択を
行っているが、例えば単一メモリの上位アドレスと下位
アドレスとに分けて蓄積しアドレス制御によって選択す
ることも適宜可能である。
【００２８】事前情報ＬＯＧ尤度兼外部情報ＬＯＧ尤度
はアプリオリメモリ１０３に蓄積されるが、この例では
セレクタ１０９を用いて二つのメモリを交互に使ってい
る。即ち、片方を事前情報ＬＯＧ尤度として読み出しに
使用されると、他方は外部情報ＬＯＧ尤度として書き込
みに使用される。そして、次の回では、事前情報ＬＯＧ
尤度として使われていたものが、外部情報ＬＯＧ尤度と
して上書きされ、外部情報ＬＯＧ尤度として使われてい
たものが、事前情報ＬＯＧ尤度としてその内容をそのま
ま読み出して使用されるのである。もちろん、デュアル
ポートメモリを採用することにより単一メモリで構成す
ることも可能であり、この時読み出しと書き込みのミス
マッチが生じないように行う。具体的な方法については
以降に説明する。
【００２９】図１における加算器１０４は第一の受信信
号メモリ１０１から取り出された情報系列とアプリオリ
メモリ１０３から取り出された事前情報ＬＯＧ尤度とを
加え合わせるためのものである。事前情報ＬＯＧ尤度を
加算器１０４に入力する際１／２の演算を行っている
が、これは前回の処理における外部情報ＬＯＧ尤度を書
き込むに当って、情報ビットに対する尤度を片方のみと
して扱ったためであり、読み出す際両方に均等に割り当
てるためにに１／２処理を行っている。この処理は単に
配線のシフト接続のみで対応することができる。この加
算結果とセレクタ１０５によって選択されたパリティ系
列とは図２での入力となり、制御端子付きの２の補数回
路２０３と２０４とへ夫々入力される。
【００３０】この制御端子付きの２の補数回路２０３，
２０４は制御端子の信号レベルに応じて入力データの２
の補数をとるか、あるいはそのままの値を出力する機能
を有しており、その制御端子には入力データの極性を表
す最上位ビット２０１が入力されている。この機能によ
ってその出力は絶対値を保持しながら必ず負の値とな
る。それらの和を加算器２０５が取る。従って、加算器
２０５の出力は絶対値を保持しながら加算した負の値と
なる。今情報系列と事前情報ＬＯＧ尤度の加算結果をｙ
（１）、選択されたパリティ系列をｙ（２）とする。こ
れから説明する演算は軟判定復号におけるＢＣＪＲ「１
９７４年３月、・アイ・イ・イ・イ・トランザクション
・オン・インフォメーション・セオリ、２８４〜２８７
頁、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＩＮＦ
ＯＲＭＡＴＩＯＮ ＴＨＥＯＲＹ、ｐｐ２８４−２８
７」のアルゴリズムで、その内のγメトリックに相当し
正規化の機能を持たせたものである。
【００３１】本発明の場合、このγメトリックは通常の
ビタビ復号におけるブランチメトリックに相当し、事前
情報ＬＯＧ尤度を持たせた点が通常のビタビ復号と異な
る。γメトリックの種類を以下に示す。
【００３２】Γ（０，０）＝ｙ（１）＋ｙ（２） Γ（０，１）＝ｙ（１）−ｙ（２） Γ（１，０）＝−ｙ（１）＋ｙ（２） Γ（１，１）＝−ｙ（１）−ｙ（２） γメトリックの正規化はｙ（１），ｙ（２）の各極性に
よって以下の四通りに分けることができる。
【００３３】ｙ（１）＝＋，ｙ（２）＝＋のとき、 Γ（０，０）＝０，Γ（０，１）＝−ｙ（２），Γ
（１，０）＝−ｙ（１），Γ（１，１）＝−ｙ（１）−
ｙ（２） ｙ（１）＝＋，ｙ（２）＝−のとき、 Γ（０，０）＝ｙ（２），Γ（０，１）＝０，Γ（１，
０）＝−ｙ（１）＋ｙ（２），Γ（１，１）＝−ｙ
（１） ｙ（１）＝−，ｙ（２）＝＋のとき、 Γ（０，０）＝ｙ（１），Γ（０，１）＝ｙ（１）−ｙ
（２），Γ（１，０）＝０，Γ（１，１）＝−ｙ（２） ｙ（１）＝−，ｙ（２）＝−のとき、 Γ（０，０）＝ｙ（１）＋ｙ（２），Γ（０，１）＝ｙ
（１），Γ（１，０）＝ｙ（２），Γ（１，１）＝０ 正規化方法はこれに限ったことではなく、例えば、０の
代わりに予め決められた値で袴を全体にはかせることも
適宜可能であるが、本実施例では上記に従って説明をす
る。
【００３４】上記より、ガンマメトリックΓ（０，
０）、Γ（０，１）、Γ（１，０）、Γ（１，１）は制
御端子付き二の補数回路２０３、２０４の出力と加算器
２０５の出力及び０の組み合わせで全て表すことができ
る。上記の組み合わせで選択できるように、セレクタ２
０６から２０９を入力データの極性を表す最上位ビット
２０２で選択する様にしたものが図２の右側に示した図
である。
【００３５】これらの構成により、パイプライン構成を
行っても等価的に一クロックで一段階の処理を行え、し
かも簡単な回路構成で実現出来るのでスピードネックと
なることはなく、低消費電力に適したガンマメトリック
の生成が可能である。即ち、高速インターネットや動画
像など広域マルチメディア通信を携帯端末に適した形で
提供できるのである。
【００３６】次に、図３〜５を用いて本発明の第二の実
施例（請求項２に記載）を説明する。これから説明する
演算は軟判定復号におけるＢＣＪＲアルゴリズムの中の
アルファメトリック、ベータメトリック及び尤度計算に
相当する。その詳細は、「１９７４年３月、・アイ・イ
・イ・イ・トランザクション・オン・インフォメーショ
ン・セオリ、２８４〜２８７頁、ＩＥＥＥ ＴＲＡＮＳ
ＡＣＴＩＯＮ ＯＮＩＮＦＯＲＭＡＴＩＯＮ ＴＨＥＯ
ＲＹ、 ｐｐ２８４−２８７」に開示されている。但
し、ＬＯＧ尤度を取る際最大値による近似を使ってい
る。所謂ＭＡＸ―ＬＯＧＭＡＰにおける演算に相当す
る。
【００３７】図３はアルファメトリックの計算を示した
ものである。アルファメトリックはガンマメトリックを
元にＡＣＳ（Add-Compare-Select）回路３０１によって
実現できる。同図は４つのステート（Ｓ００，Ｓ０１、
Ｓ１０、Ｓ１１）を有するメトリックに対して完全パラ
レル演算を行った場合の実施例である。図中、信号点Ａ
とＡ，ＢとＢ，ＣとＣ，ＤとＤと、互いに夫々接続され
ており、ステートメトリックの更新はステートレジスタ
（Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１）を介して行われ
る。
【００３８】その演算結果はアルファメトリック用メモ
リ３０２に蓄積される。カウンタ３０３はアルファメト
リック用メモリのアドレス制御用のアップダウンカウン
タであり、情報ビット毎にインクリメントされる。この
カウンタ３０３は情報ビット長に相当する長さをカウン
ト幅として有しており、最後のビットが最終アドレスと
なる。
【００３９】図４はベータメトリックの計算過程を模式
的に示したものである。ベータメトリックもガンマメト
リックを元にＡＣＳ回路によって実現できる。本実施例
の場合、上述のアルファメトリック計算と時間が重なら
ないので、信号線の接続をセレクタ（特に図の記載はな
い）にてつなぎ換え、アルファメトリックで使用したＡ
ＣＳ回路を流用している。流用して構成し直したＡＣＳ
回路を図４の４０１に示す。
【００４０】このベータメトリックのブロックと上述の
アルファメトリックのブロックの大きな違いは、アルフ
ァメトリックでは、各時刻の全ステートのメトリックを
アルファメトリック用メモリに蓄積するのにのに対し、
ベータメトリックでは、対象となる単一時刻のメトリッ
クのみを更新用としてステートレジスタ（Ｓ００，Ｓ０
１、Ｓ１０、Ｓ１１）に蓄積している。これは、アルフ
ァメトリックの更新方向とベータメトリックの更新方向
が相反するためであり、対象となる時刻の情報ビットに
対する尤度を求めようと思った場合、その時刻に相当す
るアルファメトリックとベータメトリックを必要し、そ
のために必ず二つの内一つは蓄積用にメモリを必要とす
るからである。
【００４１】尚、ＡＣＳ回路の構成及び動作については
周知であるので、ここでは特に説明しない。ベータメト
リックの更新過程で、図４の４０２に示す様に、ガンマ
メトリックとベータメトリックの加算結果を得ることが
できる。この結果を次の尤度計算に流用しようというの
が本発明のこの第二の実施例の特徴である。
【００４２】図５はその尤度計算を実施するための図で
ある。同図において、上述のガンマメトリックとベータ
メトリックとの加算結果が５０１として入力される。そ
れと同時に、アルファメトリック用メモリ５０３からベ
ータメトリックの計算対象時刻に合わせた時刻のメトリ
ックが読み出される。通常、アルファメトリックは情報
ビット並びに対して時刻順に更新処理が進み、ベータメ
トリックは逆に最後のビットから更新処理が行われる。
従ってベータメトリックの処理に合わせて尤度計算が実
施されたとすると、アルファメトリック用メモリ５３０
は最後の時刻を示すアドレスからカウンタ５０２によっ
てデクリメントしならが尤度計算が進む。
【００４３】図５においては、ＬＯＧ尤度計算回路５０
４はそれらに合わせて動作し、ＬＯＧ尤度結果がこの５
０４より出力される。これらの処理は一方向動作なの
で、パイプライン化が可能であり、特に図には示してい
ないが、Ｆ／Ｆが適宜挿入されている。そのために等価
的に１クロックで１情報ビット当りの処理が実行された
ことになる。
【００４４】ここで、アルファメトリック用メモリ５０
３とそのアドレスカウンタ５０２は図３の３０２と３０
３と同じものを示しており、説明のしやすさから再記し
たものである。この部分での本実施例の特徴は、尤度計
算のためににわざわざベータメトリックとガンマメトリ
ックとの演算を行わない点にある。即ち、ベータメトリ
ック更新の際に生じた演算結果を流用して、尤度計算を
行いそれを等価的に一クロックで完了させこれによっ
て、ベータメトリックに対するメモリを削除したのであ
る。
【００４５】この構成により、パイプライン構成を適用
しても等価的に１クロックで１段階の処理を行え、しか
も大幅に回路の簡略化がなされ、スピードネックとなる
部分が発生することはなく、低消費電力な尤度計算が可
能である。即ち、高速インターネットや動画像なと広域
マルチメディア通信を携帯端末に適した構成を提供でき
るのである。
【００４６】次に、図６，７を用いて本発明の第三の実
施例（請求項３に記載）を説明する。図６はアルファメ
トリックの生成に当って、その更新過程で用いられるＡ
ＣＳ回路を複数段の縦続接続した例である。この実施例
では、ＡＣＳ回路６０４と６０２の２段の縦続構成にな
っている。この時に使用されるガンマメトリックは２つ
の時刻に相当するもので、特に図示はしていないが、上
述のガンマメトリックの生成回路を２つ用いている。
【００４７】このアルファメトリックの更新サイクル
は、既に説明したものに対して２回に１回の割合とな
り、ステートレジスタ（Ｓ００，Ｓ０１，Ｓ１０，Ｓ１
１）６０５を介して行われる。その時得られたアルファ
メトリック６０１（図７では、７０３）が図７のアルフ
ァメトリック用メモリ７０１に蓄積される。
【００４８】この時カウンタ７０２のインクリメント周
期は既に述べた方法に比べ倍の長さで良く、２回に１回
の更新サイクルとなるので、アルファメトリック用メモ
リ７０１は半分のメモリ容量で済むという利点がある。
また半分の更新サイクル数なのでカウンタ７０２を通常
のサイクルで動かせば全体にかかる処理時間が短くて済
むという利点がある。
【００４９】別の解釈すると、その分処理時間に余裕を
持たせることができ、廉価なデバイスの採用をはかるこ
とができるのである。もちろん、これは２段の縦続接続
に限らず、複数段の構成も可能であり、その分アルファ
メトリック用メモリ７０１の容量が少なくて済むことに
なるのである。
【００５０】次に、図６，７を用いて本発明の第４の実
施例（請求項４に記載）を説明する。この実施例では、
ベータメトリックの更新の際に上記の半分に削減したア
ルファメトリック用メモリを使って尤度演算を行うとい
うものである。図７のアルファメトリックからはカウン
タ７０２のアドレス指定に基づいてアルファメトリック
７０４が出力される。
【００５１】このアルファメトリックは時刻を半分に間
引いた内容なので、間に存在するアルファメトリックを
生成する必要がある。図６のＡＣＳ回路を使用してその
間引いた内容を再現する。即ち、６０５のステートメト
リックに代わりにアルファメトリック用メモリ出力７０
４を使用し、ＡＣＳ回路６０４よりアルファメトリック
６０３を再生する。次段のＡＣＳ回路６０２はベータメ
トリックの更新用として既に記した様に構成変更で使う
こともできる。
【００５２】ベータメトリックの更新サイクルに合わせ
た尤度計算は既に記した方法と同じであるが、その時に
使うアルファメトリックは再生したアルファメトリッ
ク、そしてアルファメトリック用メモリ７０１から読み
出しアルファメトリック７０４の順になる。これらのメ
トリックをバッファリングしてパイプライン処理を施し
スピードアップを図ることも可能である。
【００５３】この方法により、削減したアルファメトリ
ックを使っても、尤度計算における処理速度を損なうこ
となく実行できるので、メモリ容量の削減に貢献でき低
消費電力化並びに回路規模の削減に有効である。例え
ば、２段の縦続接続からなるＡＣＳ構成ではメモリ容量
が半分に、３段の縦続接続からなるＡＣＳ構成ではメモ
リ容量が１／３になり、しかもアルファメトリック演算
においては処理スピードが向上し、ベータメトリック更
新に合わせた尤度計算においても処理スピードを損なう
ことはない。
【００５４】次に、本発明の第５の実施例（請求項５〜
７に記載）について説明する。既に記した様に、アルフ
ァメトリックとベータメトリックはその更新方向が異な
るが、どちらを先に計算しても尤度計算には支障がな
い。但し、先に計算を実行したメトリックに対してはメ
モリに蓄える必要がある。尤度計算においても、その更
新方向が変わりそれに合わせてトレリスに相当するＡＣ
Ｓ回路内の接続が変わるだけである。
【００５５】従って、上述した第１〜第４の各実施例で
説明した実施例がそのままアルファとベータを入れ替え
ても成り立つ。その時の尤度計算の出力順は、前者が情
報系列に対して最終ビットから開始ビットに向かうのに
対し、後者が開始ビットから最終ビットへ向かう様に出
力されるだけである。いずれにせよデインターリーブの
処理のためにいったんメモリに蓄える必要がある。
【００５６】次に、図１を用い本発明の第６の実施例
（請求項８に記載）を説明する。図１の右端が外部情報
ＬＯＧ尤度の抽出方法を示した図である。上述の尤度計
算によりＬＯＧ尤度が出力され、図１の加算器１０７に
入力される。加算器１０７には、バッファを介して第一
の受信信号メモリ１０１が接続されており、この情報系
列の軟判定データを減算する様になっている。尚、この
バッファは加算器１０７に入るＬＯＧ尤度と同じ情報ビ
ットの時刻にタイミングを合わせるためのものである。
【００５７】加算器１０７の出力は加算器１０６に入力
され、セレクタ１０９によって選択されたアプリオリメ
モリ１０３の出力である事前情報ＬＯＧ尤度が加算器１
０６によって更に減算される。次に、加算器１０６の出
力はシフト加算型の重み付け回路１０８に入力され、外
部情報ＬＯＧ尤度の確率分布を本来の分布に近づけるべ
くスケーリングが行われ特性の向上が図られている。
【００５８】重み付け回路１０８は、この実施例の場合
配線の入れ替えだけのシフト処理によって１／２、１／
４を作りその加算をとって０．７５倍を実現している。
この重み付け回路１０８の出力はセレクタ１０９に入力
される。セレクタ１０９は、上述した様に、二つのメモ
リを交互に使う構成のアプリオリメモリになっていてそ
れを交互に使うために使われており、片方が事前情報Ｌ
ＯＧ尤度として読み出しに使用されると、もう片方が外
部情報ＬＯＧ尤度として書き込みに使用される。
【００５９】尚、切り替えスウィッチ１１０は最後のＬ
ＯＧ尤度を格納するためのものであり、繰り返し処理を
行っている間は図示した方向に接続されている。この２
つのメモリを交互に使う構成は、デュアルポートメモリ
の採用によって１つのメモリで置き換え可能であり、更
に低消費電力化と回路規模の縮小ができる。
【００６０】次に、同じく図１を用いて本発明の第７の
実施例（請求項９に記載）を説明する。この実施例は繰
り返し処理におけるインタリーブを行う段階で動作する
ものである。本実施例の場合、インタリーブ順序入れ替
え処理用メモリアドレス発生手段は、入れ替え順序が書
き込まれたインタリーブ用ＲＡＭ１１２で実現してい
る。もちろん、このＲＡＭの代わりにランダムロジック
を使って実現することもできる。
【００６１】このメモリアドレス発生手段１１２はイン
タリーブが必要な段間で、セレクタ１１４、１１３の選
択により次の２箇所へ接続される。第一の箇所は情報系
列を蓄積した第一の受信信号メモリ１０１である。これ
によってインタリーブ順序で受信系列が出力される。も
う一箇所は外部情報ＬＯＧ尤度兼事前情報ＬＯＧ尤度用
として動作しているアプリオリメモリ１０３である。こ
れによってアプリオリメモリはインタリーブ順序に従っ
て事前情報ＬＯＧ尤度が読み出され、処理された後に外
情報ＬＯＧ尤度がインタリーブ順序で格納される。この
時のパリティ系列は第二のパリティ系列を使用する。従
って、セレクタ１０５によって第二の受信信号メモリ１
０２から第二のパリティ系列が選択され読み出される。
【００６２】各メモリのアドレス動作を以下に記す。ア
ップダウンカウンタ１１５はアルファメトリック演算時
アップカウント動作を行い、ベータメトリック演算時ダ
ウンカウント動作を行う。第二の受信信号メモリ１０２
とインタリーブ用ＲＡＭ１１２がこのカウント値をアド
レスとしてデータ内容を出力する。インタリーブ用ＲＡ
Ｍ１１２は、更にこの出力された内容をアドレスとして
使用する。インタリーブの無い段階では、全てのメモリ
のアドレスはこのアップダウンカウンタ１１５の出力で
動作する。インタリーブを行う段階でも、上述した以外
のメモリはこのアップダウンカウンタ１１５の出力で動
作する。
【００６３】尚、第二の受信信号メモリ１０２がこの実
施例では２つのメモリで構成されているが、例えばアド
レスの上位ビットの選択により１個のメモリで構成し、
セレクタ１０５を省略することも可能である、同様に、
アプリオリメモリもデュアルポートメモリを採用するこ
とによって１個のメモリで構成可能で、この時２つのア
ドレスの内外部情報ＬＯＧ尤度となった方のアドレスが
処理時間に合わせて若干遅れる様制御することが必要で
り、これはバッファ等をアドレスラインに挿入する等で
実現できる。この処理遅れによって同一メモリセルを使
っていても事前情報ＬＯＧ尤度のデータが外部情報ＬＯ
Ｇ尤度の為に書き換えられることはない。
【００６４】尚、繰り返し回数を管理しているイタレー
ション制御部１１１は、アルファメトリック演算時とベ
ータメトリック演算時の違いによって各メトリックの更
新方向を制御するためのものであり、アップダウンカウ
ンタ１１５をアップカウント動作あるいはダウンカウン
ト動作とすることで実現している。また、最後の繰り返
し動作ではＬＯＧ尤度をそのまま得る必要があるが、ス
イッチ１１０を制御することによりアプリオリメモリを
ＬＯＧ尤度格納用として用いている。
【００６５】これらの構成により、特にインタリーブし
た情報系列用メモリを別に持つことなく、またインタリ
ーブ／デインタリーブ手段においても、インタリーブ順
序を発生させる手段を持つのみで両方実現でき、更に事
前情報ＬＯＧ尤度兼外部情報ＬＯＧ尤度用のアプリオリ
メモリについてもデュアルポートメモリ一つで対応で
き、しかも必要な情報を淀みなく供給できし高速処理が
可能である。
【００６６】即ち、これらの構成によりパイプライン処
理を行っても、等価的に一クロックで処理が完結し、し
かも最低限のメモリ容量でインタリブも含め処理できる
ので、回路規模を削減して、高速インタネットや動画像
など広域マルチメディア通信を携帯端末に適した廉価な
形で提供することができる。
【００６７】次に、図８を用いて本発明の第８の実施例
（請求項１０に記載）を説明する。既に説明した様に、
アルファメトリックあるいはベータメトリックは、その
更新過程でガンマメトリックの値が蓄積される。ガンマ
メトリックは第一の実施例（請求項１に記載）で説明し
た様に、その最大値に対して正規化処理が行われてい
る。しかし、伝送路の雑音成分の多い条件下では、必ず
しもそのトレリス上の最尤パスが正規化した最大値を通
るとは限らない。長い情報系列をフレーム長にもつ情報
系列の場合それらが次第に蓄積されステートメトリック
のオーバーフローの原因となる。
【００６８】そこで、図８に示す様に各ステートのメト
リックから最大値検出回路８０１によりステートメトリ
ックの最大値を検出し、その得られた値をガンマメトリ
ックから減算回路８０３によって削除する。その削除し
た値の適用はカウンタ８０２によって制御されており、
例えば、４回に一回の割合で適用する。それ以外の場合
は、減算回路内のスイッチが通常のガンマメトリック側
に倒れている。これによって、最大値検出から実際に適
用するまでの間の時間を稼ぐことができ、パイプライン
等で構成され時間遅れが発生しても問題なくステートメ
トリックのオーバフローを防ぐことができる。
【００６９】これにより最大値検出のために高速なプロ
セスを使った高価なデバイスを用いることなく、更にガ
ンマメトリックから最大値を減算することによって高速
性の要求されるＡＣＳ回路のループに影響を与えること
なく、オーバフロー防止が実現できる。
【００７０】以上説明した実施例の各部はＡＣＳ回路内
のループを除いて全てパイプライン化が可能であり、等
価的に１クロックで処理が完結する。例えば、ガンマメ
トリックの正規化演算においても、全てのステートに対
するガンマメトリックが１クロックで淀みなく供給され
る。また、尤度計算においてもパイプライン処理による
遅延はあるが処理自体は一クロックで完結される。
【００７１】この遅延もバッファリングで同期合わせが
可能であり、図１に示す様に、外部情報ＬＯＧ尤度生成
時にタイミングを合わせて行うことができる。これら
は、全てパイプライン化が可能であり、等価的に１クロ
ックで完結する。即ち、これらの構成により廉価で高速
性の要求される広域マルチメディア通信用携帯端末を提
供できるのである。
【００７２】
【発明の効果】以上説明した様に、本発明のターボデコ
ーダを用いれば、シャノン限界に近い復号誤り率を達成
する復号器を、高速インタネットや動画像など広域マル
チメディア携帯端末用として提供することができる。即
ち、ガンマメトリックの供給を淀みなく正規化して供給
でき、インタリーブ／デインタリーブを要する処理も最
小限のメモリと最小限のインタリーブ手段で実現でき、
高速で高性能なデコーダを廉価に提供することができ
る。
【００７３】更に本発明によれば、ステートメトリック
に要するメモリ容量（アルファメトリック＋ベータメト
リック）を半分（アルファメトリックまたはベータメト
リック）にすることができ、また回路規模と削減と消費
電力を低減するという効果がある。
【００７４】更にはまた本発明によれば、尤度計算にお
いても、例えばベータメトリックの更新の際に得られる
データを流用できるので、そのためのの回路が必要な
く、回路規模と消費電力を削減するという効果がある。
また本発明によれば、ＡＣＳ回路を多段に組むことによ
り、上記のステートメトリック用メモリ容量を更に削減
するという効果があり、しかもスピードの向上を図るこ
とができる。
【００７５】更に本発明によれば、ガンマメトリックか
らステートメトリックの最大値を間欠的に減算するの
で、処理スピードを損なうことなくステートメトリック
のオーバーフローを予防することができるという効果も
ある。
【図面の簡単な説明】
【図１】本発明のガンマメトリック生成の一部と外部情
報ＬＯＧ尤度兼事前情報ＬＯＧ尤度等の関係を示したブ
ロック図である。
【図２】本発明のガンマメトリックの正規化を示したブ
ロック図である
【図３】本発明のアルファメトリックの生成を示したブ
ロック図である。
【図４】本発明のベータメトリックの生成と尤度計算の
一部を示したブロック図である。
【図５】本発明の尤度計算を示したブロック図である。
【図６】本発明のアルファメトリックの生成を多段構造
とした場合のブロック図である。
【図７】本発明のアルファメトリックの生成を多段構造
とした場合のブロック図であり、図６の続きを示す図で
ある。
【図８】本発明のステートメトリックのオーバーフロー
防止を示したブロック図である。
【図９】ターボ復号器のアルゴリズムを表した一般的な
ブロック図である。
【図１０】本発明の概略を表したブロック図である。
【図１１】ターボ符号器の一般的なブロック図である。
【符号の説明】
１０１ 情報系列蓄積用の第一の受信信号メモリ １０２ 第一及び第二のパリティ系列蓄積用の第二の受
信信号メモリ １０３ アプリオリメモリ １０４，１０６，１０７，２０５，９０４，９０８，９
１５，１００９ 加算器 １０５，１０９，１１３，１１４，２０６，２０７，２
０８，２０９ セレクタ １０８ 重み付け回路 １１０，１００５，１００７，１０１２ スイッチ １１１ イタレーション制御部 １１２ インターリーブ用ＲＡＭ １１５，３０３，５０２，７０２，８０２ カウンタ ２０３，２０４ 制御端子付き２の補数回路 ３０１，４０１，６０２，６０４ ＡＣＳ回路 ３０２，５０３ アルファメトリック用メモリ ４０２、５０１ ガンマメトリックとベータメトリック
の和 ５０４ ＬＯＧ尤度計算回路 ６０５ ステートレジスタ ７０１ アルファメトリック用メモリ ８０１ 最大値検出回路 ８０３ 減算回路 ９０５，１００６ 分離器 ９０６，１０１１ 軟判定復号器 ９０７，９１１，９１２，９１４，１０１０ 遅延器 ９０９，９１０，１０１５ インタリーバ ９１３ 軟判定復号器 ９１６ 判定器 ９１７，９１８，１１０３，１０１６，１０１７ デイ
ンタリーバ １０１４ 判定器 １１０１，１１０２ コンポーネント符号器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C059 KK17 KK49 MA00 SS10 UA02 UA36 5J065 AB05 AC02 AD02 AF03 AG05 AH02 AH06 AH07 AH09 AH17 AH23 5K014 AA01 AA05 BA02 BA11 EA00 FA16 HA00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 情報系列を蓄積した第一の受信信号メモ
    リと、第一のパリティ系列と第二のパリティ系列とを蓄
    積した第二の受信信号メモリと、繰り返し処理における
    外部情報兼事前情報を蓄積するアプリオリメモリと、前
    記情報系列と前記事前情報を加算する第一の加算器と、
    前記第一のパリティ系列と前記第二のパリティ系列とを
    選択する選択手段と、前記第一の加算器の演算結果の極
    性と前記選択手段の選択出力の極性とにより、逆極性を
    含む前記加算結果と、逆極性を含む前記選択結果と、そ
    の加算結果と、零と合計の四つの中から一つを夫々選択
    する四種の第二の選択手段とを含み、これ等第二の選択
    手段の各出力を元にアルファメトリックとベータメトリ
    ックとを演算することを特徴とするターボデコーダ。
  2. 【請求項２】 ガンマメトリックを元に演算したアルフ
    ァメトリックを蓄積するアルファメトリック用メモリを
    含み、前記ガンマメトリックを元にベータメトリック更
    新の演算を逐次行っていく際に、該ベータメトリックの
    演算時に得られたベータメトリックとガンマメトリック
    との加算結果を尤度演算にも用いることを特徴とする請
    求項１記載のターボデコーダ。
  3. 【請求項３】 前記アルファメトリック用メモリに入力
    するためのアルファメトリック演算に当って、その更新
    過程で用いられるＡＣＳ回路を複数段の縦続構成とし、
    アルファメトリックの更新サイクルは、該縦続構成の段
    数に合わせて行い、該縦続構成で得た最終段の結果を前
    記アルファメトリック用メモリに入力することを特徴と
    する請求項２記載のターボデコーダ。
  4. 【請求項４】 前記尤度演算に際し、前記アルファメト
    リック用メモリと前記複数段の縦続構成からなるＡＣＳ
    回路とを用い、前記ベータメトリックの更新演算の際に
    得られたベータメトリックとガンマメトリックの加算結
    果と該ＡＣＳ回路の各段の出力結果とを元に、尤度演算
    を行うとこを特徴とする請求項３記載のターボデコー
    ダ。
  5. 【請求項５】 ガンマメトリックを元に演算したベータ
    メトリックを蓄積するベータメトリック用メモリを含
    み、前記ガンマメトリックを元にアルファメトリック更
    新の演算を逐次行っていく際に、該アルファメトリック
    の演算時に得られたアルファメトリックとガンマメトリ
    ックとの加算結果を尤度演算にも用いることを特徴とす
    る請求項１記載のターボデコーダ。
  6. 【請求項６】 前記ベータメトリック用メモリに入力す
    るためのベータメトリック演算に当って、その更新過程
    で用いられるＡＣＳ回路を複数段の縦続構成とし、ベー
    タメトリックの更新サイクルは、該縦続構成の段数に合
    わせて行い、該縦続構成で得た最終段の結果をベータメ
    トリック用メモリに入力することを特徴とする請求項５
    記載のターボデコーダ。
  7. 【請求項７】 前記尤度演算に際し、前記ベータメトリ
    ック用メモリと前記複数段の縦続構成からなるＡＣＳ回
    路とを用い、前記アルファメトリックの更新演算の際に
    得られたアルファメトリックとガンマメトリックの加算
    結果と該ＡＣＳ回路の各段の出力結果とを元に、尤度演
    算を行うとこを特徴とする請求項６記載のターボデコー
    ダ。
  8. 【請求項８】 前記尤度演算結果から前記情報系列を蓄
    積した第一の受信信号出力およびアプリオリメモリ出力
    を減算し、シフト加算型の重み付け回路通した結果を外
    部情報として前記アプリオリメモリに蓄積することを特
    徴とする請求項１〜７いずれか記載のターボデコーダ。
  9. 【請求項９】 前記繰り返し処理におけるインタリーブ
    を要する回の処理において、インタリーブ順序をメモリ
    アドレスとして発生させるアドレス発生手段と、前記情
    報系列を蓄積した第一の受信信号メモリと前記アプリオ
    リメモリとを前記メモリアドレス発生手段からの発生ア
    ドレスよりアクセスすることを特徴とする請求項１〜８
    いずれか記載のターボデコーダ。
  10. 【請求項１０】 前記アルファメトリックの演算に際
    し、得られた各ステートに対する演算結果から最大値を
    検出する手段と、この検出結果をガンマメトリックから
    減算する手段とを更に含み、それまでの演算にパイプラ
    イン処理を施し、予め決められたタイミングに該減算結
    果を新たにガンマメトリックとして用いたことを特徴と
    する請求項１〜９いずれか記載のターボデコーダ。
JP19246799A 1999-07-07 1999-07-07 ターボデコーダ Expired - Fee Related JP3246484B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP19246799A JP3246484B2 (ja) 1999-07-07 1999-07-07 ターボデコーダ
US09/611,228 US6516444B1 (en) 1999-07-07 2000-07-06 Turbo-code decoder
GB0016801A GB2354918B (en) 1999-07-07 2000-07-07 Turbo-code decoder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19246799A JP3246484B2 (ja) 1999-07-07 1999-07-07 ターボデコーダ

Publications (2)

Publication Number Publication Date
JP2001024521A true JP2001024521A (ja) 2001-01-26
JP3246484B2 JP3246484B2 (ja) 2002-01-15

Family

ID=16291789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19246799A Expired - Fee Related JP3246484B2 (ja) 1999-07-07 1999-07-07 ターボデコーダ

Country Status (3)

Country Link
US (1) US6516444B1 (ja)
JP (1) JP3246484B2 (ja)
GB (1) GB2354918B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075970B2 (en) 2000-06-29 2006-07-11 Nec Corporation Method of decoding turbo-encoded data and receiver for decoding turbo-encoded data
JP2006191392A (ja) * 2005-01-06 2006-07-20 Matsushita Electric Ind Co Ltd ターボ復号器及びターボ復号方法
JP2006261857A (ja) * 2005-03-15 2006-09-28 Fujitsu Ltd 復号器及び復号方法
US7133472B2 (en) 2000-05-12 2006-11-07 Nec Corporation High-speed turbo decoder
JP2006314054A (ja) * 2005-05-09 2006-11-16 Matsushita Electric Ind Co Ltd ターボ復号器
JP2008187738A (ja) * 2001-02-23 2008-08-14 Qualcomm Inc ランダムアクセスマルチ方向ｃｄｍａ２０００のターボコードインターリーバ

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606725B1 (en) * 2000-04-25 2003-08-12 Mitsubishi Electric Research Laboratories, Inc. MAP decoding for turbo codes by parallel matrix processing
JP2002076925A (ja) * 2000-08-31 2002-03-15 Sony Corp 軟出力復号装置及び軟出力復号方法、並びに、復号装置及び復号方法
US6993704B2 (en) * 2001-05-23 2006-01-31 Texas Instruments Incorporated Concurrent memory control for turbo decoders
US7243295B2 (en) * 2001-06-12 2007-07-10 Intel Corporation Low complexity channel decoders
EP1207625B1 (en) * 2001-07-05 2005-05-11 Nec Corporation Method of decoding turbo-encoded data and receiver for decoding turbo-encoded data
JP3876662B2 (ja) * 2001-08-03 2007-02-07 三菱電機株式会社 積符号の復号方法および積符号の復号装置
US7065699B2 (en) * 2001-10-26 2006-06-20 Texas Instruments Incorporated Using quadrant shifting to facilitate binary arithmetic with two's complement operands
KR100703307B1 (ko) * 2002-08-06 2007-04-03 삼성전자주식회사 터보 복호화 장치 및 방법
US7107509B2 (en) * 2002-08-30 2006-09-12 Lucent Technologies Inc. Higher radix Log MAP processor
KR20050042869A (ko) * 2003-11-04 2005-05-11 삼성전자주식회사 구현이 간단한 ｍａｐ디코더 및 그의 디코딩 방법
US20050102600A1 (en) * 2003-11-10 2005-05-12 Anand Anandakumar High data rate communication system for wireless applications
US7813453B2 (en) * 2004-01-21 2010-10-12 Qualcomm Incorporated Data detection for a hierarchical coded data transmission
FR2878385A1 (fr) * 2004-11-19 2006-05-26 Turboconcept Soc Par Actions S Procedes et dispositifs de multiplexage de sections de treillis pour decodage par l'algorithme de viterbi ou aller-retour
US7441174B2 (en) * 2005-09-07 2008-10-21 The University Of Hong Kong Embedded state metric storage for MAP decoder of turbo codes
US20080133997A1 (en) * 2006-12-01 2008-06-05 Broadcom Corporation, A California Corporation Turbo decoder employing ARP (almost regular permutation) interleave and inverse thereof as de-interleave
JP2009246474A (ja) * 2008-03-28 2009-10-22 Fujitsu Ltd ターボデコーダ
US20110202819A1 (en) * 2010-02-12 2011-08-18 Yuan Lin Configurable Error Correction Encoding and Decoding

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11112361A (ja) * 1997-10-01 1999-04-23 Matsushita Electric Ind Co Ltd データ復号装置及びデータ復号方法
US6381728B1 (en) * 1998-08-14 2002-04-30 Qualcomm Incorporated Partitioned interleaver memory for map decoder
US6351832B1 (en) * 1999-05-28 2002-02-26 Lucent Technologies Inc. Turbo code symbol interleaver
US6393076B1 (en) * 2000-10-11 2002-05-21 Motorola, Inc. Decoding of turbo codes using data scaling

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7133472B2 (en) 2000-05-12 2006-11-07 Nec Corporation High-speed turbo decoder
US7075970B2 (en) 2000-06-29 2006-07-11 Nec Corporation Method of decoding turbo-encoded data and receiver for decoding turbo-encoded data
JP2008187738A (ja) * 2001-02-23 2008-08-14 Qualcomm Inc ランダムアクセスマルチ方向ｃｄｍａ２０００のターボコードインターリーバ
US8484532B2 (en) 2001-02-23 2013-07-09 Qualcomm Incorporated Random-access multi-directional CDMA2000 turbo code interleaver
JP2006191392A (ja) * 2005-01-06 2006-07-20 Matsushita Electric Ind Co Ltd ターボ復号器及びターボ復号方法
JP4520861B2 (ja) * 2005-01-06 2010-08-11 パナソニック株式会社 ターボ復号器及びターボ復号方法
JP2006261857A (ja) * 2005-03-15 2006-09-28 Fujitsu Ltd 復号器及び復号方法
JP4528168B2 (ja) * 2005-03-15 2010-08-18 富士通株式会社 復号器及び復号方法
JP2006314054A (ja) * 2005-05-09 2006-11-16 Matsushita Electric Ind Co Ltd ターボ復号器
JP4526433B2 (ja) * 2005-05-09 2010-08-18 パナソニック株式会社 ターボ復号器

Also Published As

Publication number Publication date
US6516444B1 (en) 2003-02-04
JP3246484B2 (ja) 2002-01-15
GB0016801D0 (en) 2000-08-30
GB2354918B (en) 2001-10-17
GB2354918A (en) 2001-04-04

Similar Documents

Publication Publication Date Title
JP3246484B2 (ja) ターボデコーダ
CA2352206C (en) Component decoder and method thereof in mobile communication system
US6445755B1 (en) Two-step soft output viterbi algorithm decoder using modified trace back
EP1127411B1 (en) Efficient trellis state metric normalization
US7636879B2 (en) Error correction decoder
US7246298B2 (en) Unified viterbi/turbo decoder for mobile communication systems
KR20080098391A (ko) 양방향 슬라이딩 윈도우 아키텍처를 갖는 ｍａｐ 디코더
US20100146360A1 (en) Unified Decoder for Convolutional, Turbo, and LDPC Codes
EP1130789A2 (en) Soft-decision decoding of convolutionally encoded codeword
US7584389B2 (en) Turbo decoding apparatus and method
El-Dib et al. Modified register-exchange Viterbi decoder for low-power wireless communications
US7200798B2 (en) Unified serial/parallel concatenated convolutional code decoder architecture and method
JP2004343716A (ja) 畳み込み符号化信号の伝送形式をブラインド検出する方法および復号器
JP2004511162A (ja) チャネルコード化のためのシステム及び方法
JP3540224B2 (ja) ターボ復号器とターボ復号方法及びその方法を記憶した記憶媒体
JP2000341140A (ja) 復号方法及び復号装置
US7584407B2 (en) Decoder and method for performing decoding operation using map algorithm in mobile communication system
JP2000341137A (ja) 復号装置
KR20010011736A (ko) 엠에이피 방식을 사용한 터보 복호기
KR20020066556A (ko) 터보 코드 복호화 장치 및 방법
JP2001094440A (ja) 誤り訂正復号器
KR20000073312A (ko) 터보 복호기에서 최소 메모리를 이용하여 대수 근사화 확률비를구하는 방법
KR20010055840A (ko) 비터비 디코더 및 비터비 디코더의 디코딩 방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071102

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081102

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081102

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091102

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091102

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131102

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees