JP2002076925A - 軟出力復号装置及び軟出力復号方法、並びに、復号装置及び復号方法 - Google Patents

軟出力復号装置及び軟出力復号方法、並びに、復号装置及び復号方法

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JP2002076925A
JP2002076925A JP2000263110A JP2000263110A JP2002076925A JP 2002076925 A JP2002076925 A JP 2002076925A JP 2000263110 A JP2000263110 A JP 2000263110A JP 2000263110 A JP2000263110 A JP 2000263110A JP 2002076925 A JP2002076925 A JP 2002076925A
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circuit
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log likelihood
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Toshiyuki Miyauchi
俊之 宮内
Masayuki Hattori
雅之 服部
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Abstract

(57)【要約】 【課題】 少ない回路規模の単純な構成で任意の符号を
復号する。 【解決手段】 要素復号器５０は、入力される全ての受
信値ＴＲの中から、復号の対象とする復号受信値ＴＳＲ
を選択する復号受信値選択回路７０を備える。要素復号
器５０は、制御回路６０から供給される受信値選択情報
ＣＲＳに基づいて、復号受信値選択回路７０により復号
受信値ＴＳＲを選択し、軟出力復号回路９０に供給す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、軟出力復号を行う
軟出力復号装置及び軟出力復号方法、並びに、繰り返し
復号に適した復号装置及び復号方法に関する。
【０００２】
【従来の技術】近年、連接符号における内符号の復号出
力や繰り返し復号法における各繰り返し復号動作の出力
を軟出力とすることで、シンボル誤り率を小さくする研
究がなされており、それに適した復号法に関する研究が
盛んに行われている。例えば畳み込み符号等の所定の符
号を復号した際のシンボル誤り率を最小にする方法とし
ては、「Bahl, Cocke, Jelinek and Raviv, “Optimal
decoding of linear codes for minimizing symbol err
or rate”, IEEE Trans. Inf. Theory, vol. IT-20, p
p. 284-287, Mar. 1974」に記載されているＢＣＪＲア
ルゴリズムが知られている。このＢＣＪＲアルゴリズム
においては、復号結果として各シンボルを出力するので
はなく、各シンボルの尤度を出力する。このような出力
は、軟出力（soft-output）と呼ばれる。以下、このＢ
ＣＪＲアルゴリズムの内容について説明する。なお、以
下の説明では、図１１２に示すように、ディジタル情報
を図示しない送信装置が備える符号化装置１００１によ
り畳み込み符号化し、その出力を雑音のある無記憶通信
路１００２を介して図示しない受信装置に入力して、こ
の受信装置が備える復号装置１００３により復号し、観
測する場合を考える。
【０００３】まず、符号化装置１００１が備えるシフト
レジスタの内容を表すＭ個のステート（遷移状態）をｍ
（０，１，・・・，Ｍ−１）で表し、時刻ｔのステート
をＳ tで表す。また、１タイムスロットにｋビットの情
報が入力されるものとすると、時刻ｔにおける入力をｉ
t＝（ｉt1，ｉt2，・・・，ｉtk）で表し、入力系統を
Ｉ1 T＝（ｉ1，ｉ2，・・・，ｉT）で表す。このとき、
ステートｍ’からステートｍへの遷移がある場合には、
その遷移に対応する情報ビットをｉ（ｍ’，ｍ）＝（ｉ
1（ｍ’，ｍ），ｉ2（ｍ’，ｍ），・・・，ｉ
k（ｍ’，ｍ））で表す。さらに、１タイムスロットに
ｎビットの符号が出力されるものとすると、時刻ｔにお
ける出力をｘt＝（ｘt1，ｘt2，・・・，ｘtn）で表
し、出力系統をＸ1 T＝（ｘ1，ｘ2，・・・，ｘT）で表
す。このとき、ステートｍ’からステートｍへの遷移が
ある場合には、その遷移に対応する符号ビットをｘ
（ｍ’，ｍ）＝（ｘ1（ｍ’，ｍ），ｘ2（ｍ’，ｍ），
・・・，ｘn（ｍ’，ｍ））で表す。
【０００４】符号化装置１００１による畳み込み符号化
は、ステートＳ0＝０から始まり、Ｘ1 Tを出力してＳT＝
０で終了するものとする。ここで、各ステート間の遷移
確率Ｐt（ｍ｜ｍ’）を次式（１）により定義する。
【０００５】
【数１】
【０００６】なお、上式（１）における右辺に示すＰｒ
｛Ａ｜Ｂ｝は、Ｂが生じた条件の下でのＡが生じる条件
付き確率である。この遷移確率Ｐt（ｍ｜ｍ’）は、次
式（２）に示すように、入力ｉでステートｍ’からステ
ートｍへと遷移するときに、時刻ｔでの入力ｉtがｉで
ある確率Ｐｒ｛ｉt＝ｉ｝と等しいものである。
【０００７】
【数２】
【０００８】雑音のある無記憶通信路１００２は、Ｘ1 T
を入力とし、Ｙ1 Tを出力する。ここで、１タイムスロッ
トにｎビットの受信値が出力されるものとすると、時刻
ｔにおける出力をｙt＝（ｙt1，ｙt2，・・・，ｙtn）
で表し、Ｙ1 T＝（ｙ1，ｙ2，・・・，ｙT）で表す。雑
音のある無記憶通信路１００２の遷移確率は、全てのｔ
（１≦ｔ≦Ｔ）について、次式（３）に示すように、各
シンボルの遷移確率Ｐｒ｛ｙj｜ｘj｝を用いて定義する
ことができる。
【０００９】
【数３】
【００１０】ここで、次式（４）のようにλtjを定義す
る。この次式（４）に示すλtjは、Ｙ1 Tを受信した際の
時刻ｔでの入力情報の尤度を表し、本来求めるべき軟出
力である。
【００１１】
【数４】
【００１２】ＢＣＪＲアルゴリズムにおいては、次式
（５）乃至次式（７）に示すような確率αt，βt及びγ
tを定義する。なお、Ｐｒ｛Ａ；Ｂ｝は、ＡとＢとがと
もに生じる確率を表すものとする。
【００１３】
【数５】
【００１４】
【数６】
【００１５】
【数７】
【００１６】ここで、これらの確率αt，βt及びγtの
内容について、符号化装置１００１における状態遷移図
であるトレリスを図１１３を用いて説明する。同図にお
いて、αt-1は、符号化開始ステートＳ0＝０から受信値
をもとに時系列順に算出した時刻ｔ−１における各ステ
ートの通過確率に対応する。また、βtは、符号化終了
ステートＳT＝０から受信値をもとに時系列の逆順に算
出した時刻ｔにおける各ステートの通過確率に対応す
る。さらに、γtは、時刻ｔにおける受信値と入力確率
とをもとに算出した時刻ｔにステート間を遷移する各枝
の出力の受信確率に対応する。
【００１７】これらの確率αt，βt及びγtを用いる
と、軟出力λtjは、次式（８）のように表すことができ
る。
【００１８】
【数８】
【００１９】ところで、ｔ＝１，２，・・・，Ｔについ
て、次式（９）が成立する。
【００２０】
【数９】
【００２１】同様に、ｔ＝１，２，・・・，Ｔについ
て、次式（１０）が成立する。
【００２２】
【数１０】
【００２３】さらに、γtについて、次式（１１）が成
立する。
【００２４】
【数１１】
【００２５】したがって、復号装置１００３は、ＢＣＪ
Ｒアルゴリズムを適用して軟出力復号を行う場合には、
これらの関係に基づいて、図１１４に示す一連の工程を
経ることにより軟出力λtを求める。
【００２６】まず、復号装置１００３は、同図に示すよ
うに、ステップＳ１００１において、ｙtを受信する毎
に、上式（９）及び上式（１１）を用いて、確率α
t（ｍ）及びγt（ｍ’，ｍ）を算出する。
【００２７】続いて、復号装置１００３は、ステップＳ
１００２において、系列Ｙ1 Tの全てを受信した後に、上
式（１０）を用いて、全ての時刻ｔにおける各ステート
ｍについて、確率βt（ｍ）を算出する。
【００２８】そして、復号装置１００３は、ステップＳ
１００３において、ステップＳ１００１及びステップＳ
１００２において算出した確率αt，βt及びγtを上式
（８）に代入し、各時刻ｔにおける軟出力λtを算出す
る。
【００２９】復号装置１００３は、このような一連の処
理を経ることによって、ＢＣＪＲアルゴリズムを適用し
た軟出力復号を行うことができる。
【００３０】ところで、このようなＢＣＪＲアルゴリズ
ムにおいては、確率を直接値として保持して演算を行う
必要があり、積演算を含むために演算量が大きいという
問題があった。そこで、演算量を削減する手法として、
「Robertson, Villebrun andHoeher, “A comparison o
f optimal and sub-optimal MAP decoding algorithms
operating in the domain”, IEEE Int. Conf. on Comm
unications, pp. 1009-1013, June 1995」に記載されて
いるＭａｘ−Ｌｏｇ−ＭＡＰアルゴリズム及びＬｏｇ−
ＭＡＰアルゴリズム（以下、Ｍａｘ−Ｌｏｇ−ＢＣＪＲ
アルゴリズム及びＬｏｇ−ＢＣＪＲアルゴリズムと称す
る。）がある。
【００３１】まず、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリ
ズムについて説明する。Ｍａｘ−Ｌｏｇ−ＢＣＪＲアル
ゴリズムは、確率αt，βt並びにγt、及び軟出力λtを
自然対数を用いて対数表記し、次式（１２）に示すよう
に、確率の積演算を対数の和演算に置き換えるととも
に、次式（１３）に示すように、確率の和演算を対数の
最大値演算で近似するものである。なお、次式（１３）
に示すｍａｘ（ｘ，ｙ）は、ｘ，ｙのうち大きい値を有
するものを選択する関数である。
【００３２】
【数１２】
【００３３】
【数１３】
【００３４】ここで、記載を簡略化するため、自然対数
をＩと略記し、αt，βt，γt，λtの自然対数値を、そ
れぞれ、次式（１４）に示すように、Ｉαt，Ｉβt，Ｉ
γt，Ｉλtと表すものとする。なお、次式（１４）に示
すｓｇｎは、正負を識別する符号を示す定数、すなわ
ち、“＋１”又は“−１”のいずれかである。
【００３５】
【数１４】
【００３６】このような定数ｓｇｎを与える理由として
は、主に、確率αt，βt，γtが０乃至１の値をとるこ
とから、一般に算出される対数尤度（log likelihood）
Ｉα t，Ｉβt，Ｉγtが負値をとることにある。
【００３７】例えば、復号装置１００３がソフトウェア
として構成される場合には、正負いずれの値をも処理可
能であるため、定数ｓｇｎは“＋１”又は“−１”のい
ずれであってもよいが、復号装置１００３がハードウェ
アとして構成される場合には、ビット数の削減を目的と
して、算出される負値の正負識別符号を反転して正値と
して扱う方が望ましい。
【００３８】すなわち、定数ｓｇｎは、復号装置１００
３が対数尤度として負値のみを扱う系として構成される
場合には、“＋１”をとり、復号装置１００３が対数尤
度として正値のみを扱う系として構成される場合には、
“−１”をとる。以下では、このような定数ｓｇｎを考
慮したアルゴリズムの説明を行うものとする。
【００３９】Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムに
おいては、これらの対数尤度Ｉαt，Ｉβt，Ｉγtを、
それぞれ、次式（１５）乃至次式（１７）に示すように
近似する。ここで、次式（１５）及び次式（１６）に示
すｍｓｇｎ（ｘ，ｙ）は、定数ｓｇｎが“＋１”の場合
には、ｘ，ｙのうち大きい値を有するものを選択する関
数ｍａｘ（ｘ，ｙ）を示し、定数ｓｇｎが“−１”の場
合には、ｘ，ｙのうち小さい値を有するものを選択する
関数ｍｉｎ（ｘ，ｙ）を示すものである。次式（１５）
における右辺のステートｍ’における関数ｍｓｇｎは、
ステートｍへの遷移が存在するステートｍ’の中で求め
るものとし、次式（１６）における右辺のステートｍ’
における関数ｍｓｇｎは、ステートｍからの遷移が存在
するステートｍ’の中で求めるものとする。
【００４０】
【数１５】
【００４１】
【数１６】
【００４２】
【数１７】
【００４３】また、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリ
ズムにおいては、対数軟出力Ｉλtについても同様に、
次式（１８）に示すように近似する。ここで、次式（１
８）における右辺第１項の関数ｍｓｇｎは、入力が
“１”のときにステートｍへの遷移が存在するステート
ｍ’の中で求め、第２項の関数ｍｓｇｎは、入力が
“０”のときにステートｍへの遷移が存在するステート
ｍ’の中で求めるものとする。
【００４４】
【数１８】
【００４５】したがって、復号装置１００３は、Ｍａｘ
−Ｌｏｇ−ＢＣＪＲアルゴリズムを適用して軟出力復号
を行う場合には、これらの関係に基づいて、図１１５に
示す一連の工程を経ることにより軟出力λtを求める。
【００４６】まず、復号装置１００３は、同図に示すよ
うに、ステップＳ１０１１において、ｙtを受信する毎
に、上式（１５）及び上式（１７）を用いて、対数尤度
Ｉαt（ｍ）及びＩγt（ｍ’，ｍ）を算出する。
【００４７】続いて、復号装置１００３は、ステップＳ
１０１２において、系列Ｙ1 Tの全てを受信した後に、上
式（１６）を用いて、全ての時刻ｔにおける各ステート
ｍについて、対数尤度Ｉβt（ｍ）を算出する。
【００４８】そして、復号装置１００３は、ステップＳ
１０１３において、ステップＳ１０１１及びステップＳ
１０１２において算出した対数尤度Ｉαt，Ｉβt及びＩ
γtを上式（１８）に代入し、各時刻ｔにおける対数軟
出力Ｉλtを算出する。
【００４９】復号装置１００３は、このような一連の処
理を経ることによって、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアル
ゴリズムを適用した軟出力復号を行うことができる。
【００５０】このように、Ｍａｘ−Ｌｏｇ−ＢＣＪＲア
ルゴリズムは、積演算が含まれないことから、ＢＣＪＲ
アルゴリズムと比較して、演算量を大幅に削減すること
ができる。
【００５１】つぎに、Ｌｏｇ−ＢＣＪＲアルゴリズムに
ついて説明する。Ｌｏｇ−ＢＣＪＲアルゴリズムは、Ｍ
ａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムによる近似の精度
をより向上させたものである。具体的には、Ｌｏｇ−Ｂ
ＣＪＲアルゴリズムは、上式（１３）に示した確率の和
演算を次式（１９）に示すように補正項を追加すること
で変形し、和演算の正確な対数値を求めるものである。
ここでは、このような補正をｌｏｇ−ｓｕｍ補正と称す
るものとする。
【００５２】
【数１９】
【００５３】ここで、上式（１９）における左辺に示す
演算をｌｏｇ−ｓｕｍ演算と称するものとし、このｌｏ
ｇ−ｓｕｍ演算の演算子を、「S. S. Pietrobon, “Imp
lemntation and performance of a turbo/MAP decode
r”, Int. J. Satellite Commun., vol. 16, pp. 23-4
6, Jan.-Feb. 1998」に記載されている記数法を踏襲
し、次式（２０）に示すように、便宜上“＃”（ただ
し、同論文中では、“Ｅ”。）と表すものとする。
【００５４】
【数２０】
【００５５】なお、上式（１９）及び上式（２０）は、
上述した定数ｓｇｎが“＋１”の場合を示している。定
数ｓｇｎが“−１”の場合には、上式（１９）及び上式
（２０）に相当する演算は、それぞれ、次式（２１）及
び次式（２２）に示すようになる。
【００５６】
【数２１】
【００５７】
【数２２】
【００５８】さらに、ｌｏｇ−ｓｕｍ演算の累積加算演
算の演算子を、次式（２３）に示すように、“＃Σ”
（ただし、同論文中では、“Ｅ”。）と表すものとす
る。
【００５９】
【数２３】
【００６０】これらの演算子を用いると、Ｌｏｇ−ＢＣ
ＪＲアルゴリズムにおける対数尤度Ｉαt，Ｉβt及び対
数軟出力Ｉλtは、それぞれ、次式（２４）乃至次式
（２６）に示すように表すことができる。なお、対数尤
度Ｉγtは、上式（１７）で表されるため、ここでは、
その記述を省略する。
【００６１】
【数２４】
【００６２】
【数２５】
【００６３】
【数２６】
【００６４】なお、上式（２４）における右辺のステー
トｍ’におけるｌｏｇ−ｓｕｍ演算の累積加算演算は、
ステートｍへの遷移が存在するステートｍ’の中で求め
るものとし、上式（２５）における右辺のステートｍ’
におけるｌｏｇ−ｓｕｍ演算の累積加算演算は、ステー
トｍからの遷移が存在するステートｍ’の中で求めるも
のとする。また、上式（２６）における右辺第１項のｌ
ｏｇ−ｓｕｍ演算の累積加算演算は、入力が“１”のと
きにステートｍへの遷移が存在するステートｍ’の中で
求め、第２項のｌｏｇ−ｓｕｍ演算の累積加算演算は、
入力が“０”のときにステートｍへの遷移が存在するス
テートｍ’の中で求めるものとする。
【００６５】したがって、復号装置１００３は、Ｌｏｇ
−ＢＣＪＲアルゴリズムを適用して軟出力復号を行う場
合には、これらの関係に基づいて、先に図１１５に示し
た一連の工程を経ることにより軟出力λtを求めること
ができる。
【００６６】まず、復号装置１００３は、同図に示すよ
うに、ステップＳ１０１１において、ｙtを受信する毎
に、上式（２４）及び上式（１７）を用いて、対数尤度
Ｉαt（ｍ）及びＩγt（ｍ’，ｍ）を算出する。
【００６７】続いて、復号装置１００３は、ステップＳ
１０１２において、系列Ｙ1 Tの全てを受信した後に、上
式（２５）を用いて、全ての時刻ｔにおける各ステート
ｍについて、対数尤度Ｉβt（ｍ）を算出する。
【００６８】そして、復号装置１００３は、ステップＳ
１０１３において、ステップＳ１０１１及びステップＳ
１０１２において算出した対数尤度Ｉαt，Ｉβt及びＩ
γtを上式（２６）に代入し、各時刻ｔにおける対数軟
出力Ｉλtを算出する。
【００６９】復号装置１００３は、このような一連の処
理を経ることによって、Ｌｏｇ−ＢＣＪＲアルゴリズム
を適用した軟出力復号を行うことができる。なお、上式
（１９）及び上式（２１）において、右辺第２項に示す
補正項は、変数｜ｘ−ｙ｜に対する１次元の関数で表さ
れることから、復号装置１００３は、この値を図示しな
いＲＯＭ（Read Only Memory）等にテーブルとして予め
記憶させておくことによって、正確な確率計算を行うこ
とができる。
【００７０】このようなＬｏｇ−ＢＣＪＲアルゴリズム
は、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムと比較する
と演算量は増えるものの積演算を含むものではなく、そ
の出力は、量子化誤差を除けば、ＢＣＪＲアルゴリズム
の軟出力の対数値そのものに他ならない。
【００７１】
【発明が解決しようとする課題】ところで、上述したＢ
ＣＪＲアルゴリズム、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴ
リズム又はＬｏｇ−ＢＣＪＲアルゴリズムは、畳み込み
符号等のトレリス符号の復号を可能とするアルゴリズム
であるが、このトレリス符号を要素符号とし、複数の要
素符号化器をインターリーバを介して連接することによ
り生成される符号の復号にも適用することができる。す
なわち、ＢＣＪＲアルゴリズム、Ｍａｘ−Ｌｏｇ−ＢＣ
ＪＲアルゴリズム又はＬｏｇ−ＢＣＪＲアルゴリズム
は、並列連接畳み込み符号（Parallel Concatenated Co
nvolutional Codes；以下、ＰＣＣＣと記す。）又は縦
列連接畳み込み符号（Serially Concatenated Convolut
ionalCodes；以下、ＳＣＣＣと記す。）や、これらのＰ
ＣＣＣ又はＳＣＣＣを応用して多値変調と組み合わせ、
信号点の配置と誤り訂正符号の復号特性とを統括して考
慮するターボ符号化変調（Turbo Trellis Coded Modula
tion；以下、ＴＴＣＭと記す。）又は縦列連接符号化変
調（Serial Concatenated Trellis Coded Modulation；
以下、ＳＣＴＣＭと記す。）の復号に適用することがで
きる。
【００７２】これらのＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又
はＳＣＴＣＭを復号する復号装置は、ＢＣＪＲアルゴリ
ズム、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズム又はＬｏ
ｇ−ＢＣＪＲアルゴリズムに基づく最大事後確率（Maxi
mum A Posteriori probability；ＭＡＰ）復号を行う複
数の復号器の間で、いわゆる繰り返し復号を行うことに
なる。
【００７３】ここで、各復号器においては、軟出力復号
を行うために必要な情報として、受信値が入力される必
要がある。この軟出力復号を行うために必要とされる受
信値は、符号により異なる。そのため、このような復号
装置を構成する場合には、各符号に固有の構成とする必
要があり、任意の符号を復号することが困難であった。
特に、復号装置をハードウェアとして構成する場合に
は、任意の符号に対応することはできなかった。また、
このような復号装置を実装するには、各復号器に入力す
る受信値を遅延させるための回路を備える必要があり、
回路規模を圧迫するという問題があった。
【００７４】本発明は、このような実情に鑑みてなされ
たものであり、少ない回路規模の単純な構成で任意の符
号を復号することができ、利便に優れた軟出力復号装置
及び軟出力復号方法を提供することを目的とする。ま
た、本発明は、少ない回路規模の単純な構成で任意の符
号を復号することができ、利便に優れた繰り返し復号に
適した復号装置及び復号方法を提供することを目的とす
る。
【００７５】
【課題を解決するための手段】上述した目的を達成する
本発明にかかる軟出力復号装置は、軟入力とされる受信
値に基づいて任意のステートを通過する確率を求め、こ
の確率を用いて復号を行う軟出力復号装置であって、入
力される全ての受信値の中から、復号の対象とする受信
値を選択する復号受信値選択手段と、この復号受信値選
択手段により選択された受信値を入力して軟出力復号を
行い、各時刻における軟出力及び／又は外部情報を生成
する軟出力復号手段とを備えることを特徴としている。
【００７６】このような本発明にかかる軟出力復号装置
は、復号受信値選択手段によって、復号の対象とする受
信値を符号に応じて適宜選択する。
【００７７】また、上述した目的を達成する本発明にか
かる軟出力復号方法は、軟入力とされる受信値に基づい
て任意のステートを通過する確率を求め、この確率を用
いて復号を行う軟出力復号方法であって、入力される全
ての受信値の中から、復号の対象とする受信値を選択す
る復号受信値選択工程と、この復号受信値選択工程にて
選択された受信値を入力して軟出力復号を行い、各時刻
における軟出力及び／又は外部情報を生成する軟出力復
号工程とを備えることを特徴としている。
【００７８】このような本発明にかかる軟出力復号方法
は、復号の対象とする受信値を符号に応じて適宜選択す
る。
【００７９】さらに、上述した目的を達成する本発明に
かかる復号装置は、軟入力とされる受信値に基づいて任
意のステートを通過する確率を求め、この確率を用い
て、複数の要素符号をインターリーバを介して連接して
生成された符号を繰り返し復号するための、要素符号に
対応する復号装置であって、入力される全ての受信値の
中から、復号の対象とする受信値を選択する復号受信値
選択手段と、この復号受信値選択手段により選択された
受信値を入力して軟出力復号を行い、各時刻における軟
出力及び／又は外部情報を生成する軟出力復号手段と、
この軟出力復号手段により生成された外部情報を入力
し、インターリーバと同一の置換位置情報に基づいて、
外部情報の順序を置換して並べ替える、又は、インター
リーバにより並べ替えられた情報の配列を元に戻すよう
に、外部情報の順序を置換して並べ替えるインターリー
ブ手段とを備えることを特徴としている。
【００８０】このような本発明にかかる復号装置は、符
号に応じて復号受信値選択手段により選択した受信値を
用いて、軟出力復号手段により軟出力復号を行う。
【００８１】さらにまた、上述した目的を達成する本発
明にかかる復号方法は、軟入力とされる受信値に基づい
て任意のステートを通過する確率を求め、この確率を用
いて、複数の要素符号を第１のインターリーブ工程を介
して連接して生成された符号を繰り返し復号するため
の、要素符号に対応する復号方法であって、入力される
全ての受信値の中から、復号の対象とする受信値を選択
する復号受信値選択工程と、この復号受信値選択工程に
て選択された受信値を入力して軟出力復号を行い、各時
刻における軟出力及び／又は外部情報を生成する軟出力
復号工程と、この軟出力復号工程にて生成された外部情
報を入力し、第１のインターリーブ工程と同一の置換位
置情報に基づいて、外部情報の順序を置換して並べ替え
る、又は、第１のインターリーブ工程にて並べ替えられ
た情報の配列を元に戻すように、外部情報の順序を置換
して並べ替える第２のインターリーブ工程とを備えるこ
とを特徴としている。
【００８２】このような本発明にかかる復号方法は、符
号に応じて適宜選択した受信値を用いて軟出力復号を行
う。
【００８３】また、上述した目的を達成する本発明にか
かる復号装置は、軟入力とされる受信値に基づいて任意
のステートを通過する確率を求め、この確率を用いて、
複数の要素符号をインターリーバを介して連接して生成
された符号を繰り返し復号する復号装置であって、当該
復号装置は、連接された複数の要素復号器からなり、こ
れらの要素復号器は、それぞれ、入力される全ての受信
値の中から、復号の対象とする受信値を選択する復号受
信値選択手段と、この復号受信値選択手段により選択さ
れた受信値を入力して軟出力復号を行い、各時刻におけ
る軟出力及び／又は外部情報を生成する軟出力復号手段
と、この軟出力復号手段により生成された外部情報を入
力し、インターリーバと同一の置換位置情報に基づい
て、外部情報の順序を置換して並べ替える、又は、イン
ターリーバにより並べ替えられた情報の配列を元に戻す
ように、外部情報の順序を置換して並べ替えるインター
リーブ手段とを備えることを特徴としている。
【００８４】このような本発明にかかる復号装置は、繰
り返し復号を行う際に、符号に応じて復号受信値選択手
段により選択した受信値を用いて、軟出力復号手段によ
り軟出力復号を行う。
【００８５】さらに、上述した目的を達成する本発明に
かかる復号方法は、軟入力とされる受信値に基づいて任
意のステートを通過する確率を求め、この確率を用い
て、複数の要素符号を第１のインターリーブ工程を介し
て連接して生成された符号を繰り返し復号する復号方法
であって、当該復号方法は、複数の要素復号工程が連続
して行われるものであり、これらの要素復号工程は、そ
れぞれ、入力される全ての受信値の中から、復号の対象
とする受信値を選択する復号受信値選択工程と、この復
号受信値選択工程にて選択された受信値を入力して軟出
力復号を行い、各時刻における軟出力及び／又は外部情
報を生成する軟出力復号工程と、この軟出力復号工程に
て生成された外部情報を入力し、第１のインターリーブ
工程と同一の置換位置情報に基づいて、外部情報の順序
を置換して並べ替える、又は、第１のインターリーブ工
程にて並べ替えられた情報の配列を元に戻すように、外
部情報の順序を置換して並べ替える第２のインターリー
ブ工程とを備えることを特徴としている。
【００８６】このような本発明にかかる復号方法は、繰
り返し復号を行う際に、符号に応じて適宜選択した受信
値を用いて軟出力復号を行う。
【００８７】
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について図面を参照しながら詳細に説明す
る。
【００８８】この実施の形態は、図１に示すように、デ
ィジタル情報を図示しない送信装置が備える符号化装置
１により符号化し、その出力を雑音のある無記憶通信路
２を介して図示しない受信装置に入力して、この受信装
置が備える復号装置３により復号する通信モデルに適用
したデータ送受信システムである。
【００８９】このデータ送受信システムにおいて、符号
化装置１は、畳み込み符号等のトレリス符号を要素符号
とする並列連接畳み込み符号（Parallel Concatenated
Convolutional Codes；以下、ＰＣＣＣと記す。）又は
縦列連接畳み込み符号（Serially Concatenated Convol
utional Codes；以下、ＳＣＣＣと記す。）や、これら
のＰＣＣＣ又はＳＣＣＣを応用して多値変調と組み合わ
せたターボ符号化変調（Turbo Trellis Coded Modulati
on；以下、ＴＴＣＭと記す。）又は縦列連接符号化変調
（Serial Concatenated Trellis Coded Modulation；以
下、ＳＣＴＣＭと記す。）を行うものとして構成され
る。これらの符号化は、いわゆるターボ符号化（Turbo
coding）の一種として知られているものである。
【００９０】一方、復号装置３は、符号化装置１により
符号化がなされた符号の復号を行うものであって、「Ro
bertson, Villebrun and Hoeher, “A comparison of o
ptimal and sub-optimal MAP decoding algorithms ope
rating in the domain”, IEEE Int. Conf. on Communi
cations, pp. 1009-1013, June 1995」に記載されてい
るＭａｘ−Ｌｏｇ−ＭＡＰアルゴリズム又はＬｏｇ−Ｍ
ＡＰアルゴリズム（以下、Ｍａｘ−Ｌｏｇ−ＢＣＪＲア
ルゴリズム又はＬｏｇ−ＢＣＪＲアルゴリズムと称す
る。）に基づく最大事後確率（Maximum A Posteriori p
robability；以下、ＭＡＰと記す。）復号を行い、いわ
ゆる確率α，β，γ、及び軟出力（soft-output）λを
自然対数を用いて対数尤度（log likelihood）の形式で
対数表記した対数尤度Ｉα，Ｉβ，Ｉγ、及びいわゆる
事後確率情報（a posteriori probability informatio
n）に対応する対数軟出力Ｉλを求める軟出力復号回路
と、入力したデータを並べ替えるインターリーバとを少
なくとも含むモジュールを、１つの要素復号器とし、複
数の要素復号器を連接することによって、繰り返し復号
を行うものとして構成される。
【００９１】特に、復号装置３は、各要素復号器に対し
て入力される全ての受信値の中から、復号の対象とする
受信値を選択する機能を有することによって、軟出力復
号を行うために入力されるべき情報を適切に選択し、Ｐ
ＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭのうち、任
意の符号を同一の構成で復号することができるものであ
る。
【００９２】なお、以下では、復号装置３における各要
素復号器は、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭ
ＡＰ復号を行うものとして説明する。
【００９３】以下、下記目次に沿って内容を説明してい
く。
【００９４】目次 １． ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及びＳＣＴＣＭに
よる符号化・復号を行う符号化装置及び復号装置の概略 １−１ ＰＣＣＣによる符号化・復号を行う符号化装
置及び復号装置 １−２ ＳＣＣＣによる符号化・復号を行う符号化装
置及び復号装置 ２． 要素復号器の詳細 ２−１ 要素復号器の全体構成 ２−２ 軟出力復号回路の詳細 ２−３ インターリーバの詳細 ３． 要素復号器を連接して構成される復号装置 ４． 要素復号器の全体に関する特徴 ４−１ 符号尤度の切り替え機能 ４−２ 受信値の遅延機能 ４−３ 復号受信値選択機能 ４−４ 復号用の記憶回路と遅延用の記憶回路の共用 ４−５ フレーム先頭情報の遅延機能 ４−６ 軟出力復号回路又はインターリーバ単体動作
機能 ４−７ 遅延モード切り替え機能 ４−８ 次段情報生成機能 ４−９ システム検証機能 ５． 軟出力復号回路に関する特徴 ５−１ 符号情報の持たせ方 ５−１−１ トレリス上の全枝の入出力パターンの算出 ５−１−２ 遷移元のステートと遷移先のステートとの
間での番号付け ５−１−３ 時間軸に沿った番号付け及び時間軸とは逆
順に沿った番号付け ５−１−４ トレリス全体の一意性に基づく番号付け ５−２ 終結情報の入力方法 ５−２−１ 入力ビット数分の情報の終結期間分の入力 ５−２−２ 終結ステートを示す情報の１タイムスロッ
トでの入力 ５−３ 消去位置の処理 ５−４ 対数尤度Ｉγの算出及び分配 ５−４−１ 全入出力パターン分の対数尤度Ｉγの算出
・分配 ５−４−２ 少なくとも一部の入出力パターン分の対数
尤度Ｉγの算出・分配 ５−４−３ 全入出力パターン分の対数尤度Ｉγに対す
る１時刻毎の正規化 ５−４−４ 少なくとも一部の入出力パターン分の対数
尤度Ｉγに対する正規化 ５−５ 対数尤度Ｉα，Ｉβの算出 ５−５−１ 対数尤度Ｉαと対数尤度Ｉγとの和の算出 ５−５−２ パラレルパスに対する前処理 ５−５−３ 加算比較選択回路の共用 ５−５−４ 対数軟出力Ｉλの算出用の対数尤度Ｉγの
出力 ５−５−５ パラレルパスに対する対数尤度Ｉαと対数
尤度Ｉγとの和の算出 ５−５−６ 符号構成に応じた対数尤度の選択 ５−５−７ 対数尤度Ｉα，Ｉβに対する正規化 ５−５−８ ｌｏｇ−ｓｕｍ補正における補正項の算出 ５−５−９ ｌｏｇ−ｓｕｍ演算における選択用の制御
信号の生成 ５−６ 対数軟出力Ｉλの算出 ５−６−１ イネーブル信号を用いたｌｏｇ−ｓｕｍ演
算の累積加算演算 ５−６−２ イネーブル信号を用いないｌｏｇ−ｓｕｍ
演算の累積加算演算 ５−７ 外部情報に対する正規化 ５−８ 受信値の硬判定 ６． インターリーバに関する特徴 ６−１ 複数種類のインターリーブ機能 ６−２ インターリーブ用の記憶回路と遅延用の記憶
回路の共用 ６−３ クロック阻止信号による記憶回路の動作制御 ６−４ デインターリーブ機能 ６−５ 書き込みアドレス及び読み出しアドレスの発
生 ６−６ インターリーブ長分の遅延機能 ６−７ アドレス空間の利用方法 ６−８ パーシャルライト機能によるデータの書き込
み及び読み出し ６−９ 偶数長遅延及び奇数長遅延への対応 ６−１０ 入出力順序入れ替え機能 ７． まとめ
【００９５】１． ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及び
ＳＣＴＣＭによる符号化・復号を行う符号化装置及び復
号装置の概略 まず、本発明の外延をより明確にするために、本発明の
詳細な説明に先立って、図２及び図３に示すＰＣＣＣに
よる符号化・復号を行う符号化装置１’及び復号装置
３’と、図４及び図５に示すＳＣＣＣによる符号化・復
号を行う符号化装置１’’及び復号装置３’’とについ
て説明する。これらの符号化装置１’，１’’は、符号
化装置１の例として位置付けられるものであり、復号装
置３’，３’’は、復号装置３の例として位置付けられ
るものである。特に、復号装置３’，３’’は、要素復
号器を連接することにより構成可能とされるものであ
る。
【００９６】１−１ ＰＣＣＣによる符号化・復号を行
う符号化装置及び復号装置 最初に、ＰＣＣＣによる符号化を行う符号化装置１’
と、この符号化装置１’による符号の復号を行う復号装
置３’について説明する。
【００９７】符号化装置１’としては、図２に示すよう
に、入力したデータを遅延させる遅延器１１と、畳み込
み演算を行う２つの畳み込み符号化器１２，１４と、入
力したデータの順序を並べ替えるインターリーバ１３と
を備えるものがある。この符号化装置１’は、入力した
１ビットの入力データＤ１に対して、符号化率が“１／
３”の並列連接畳み込み演算を行い、３ビットの出力デ
ータＤ４，Ｄ５，Ｄ６を生成し、例えば２相位相（Bina
ry Phase Shift Keying；以下、ＢＰＳＫと記す。）変
調方式や４相位相（Quadrature Phase Shift Keying；
以下、ＱＰＳＫと記す。）変調方式による変調を行う図
示しない変調器を介して外部に出力する。
【００９８】遅延器１１は、３ビットの出力データＤ
４，Ｄ５，Ｄ６が出力されるタイミングを合わせるため
に備えられるものであって、１ビットの入力データＤ１
を入力すると、この入力データＤ１をインターリーバ１
３が要する処理時間と同時間だけ遅延させる。遅延器１
１は、遅延させて得られた遅延データＤ２を、出力デー
タＤ４として外部に出力するとともに、後段の畳み込み
符号化器１２に供給する。
【００９９】畳み込み符号化器１２は、遅延器１１から
出力された１ビットの遅延データＤ２を入力すると、こ
の遅延データＤ２に対して畳み込み演算を行い、演算結
果を出力データＤ５として外部に出力する。
【０１００】インターリーバ１３は、１つのビット系列
からなる入力データＤ１を入力し、この入力データＤ１
を構成する各ビットの順序を並べ替え、生成したインタ
ーリーブデータＤ３を後段の畳み込み符号化器１４に供
給する。
【０１０１】畳み込み符号化器１４は、インターリーバ
１３から供給される１ビットのインターリーブデータＤ
３を入力すると、このインターリーブデータＤ３に対し
て畳み込み演算を行い、演算結果を出力データＤ６とし
て外部に出力する。
【０１０２】このような符号化装置１’は、１ビットの
入力データＤ１を入力すると、この入力データＤ１を組
織成分の出力データＤ４として、遅延器１１を介してそ
のまま外部に出力するとともに、畳み込み符号化器１２
による遅延データＤ２の畳み込み演算の結果得られる出
力データＤ５と、畳み込み符号化器１４によるインター
リーブデータＤ３の畳み込み演算の結果得られる出力デ
ータＤ６とを外部に出力することによって、全体とし
て、符号化率が“１／３”の並列連接畳み込み演算を行
う。この符号化装置１’により符号化されたデータは、
図示しない変調器により所定の変調方式に基づいて信号
点のマッピングが行われ、無記憶通信路２を介して受信
装置に出力される。
【０１０３】一方、符号化装置１’による符号の復号を
行う復号装置３’としては、図３に示すように、軟出力
復号を行う２つの軟出力復号回路１５，１７と、入力し
たデータの順序を並べ替えるインターリーバ１６と、入
力したデータの順序を元に戻す２つのデインターリーバ
１８，２０と、２つのデータを加算する加算器１９とを
備えるものがある。この復号装置３’は、無記憶通信路
２上で発生したノイズの影響により軟入力（soft-inpu
t）とされる受信値Ｄ７から符号化装置１’における入
力データＤ１を推定し、復号データＤ１３として出力す
る。
【０１０４】軟出力復号回路１５は、符号化装置１’に
おける畳み込み符号化器１２に対応して備えられるもの
であり、Ｌｏｇ−ＢＣＪＲに基づくＭＡＰ復号を行う。
軟出力復号回路１５は、軟入力の受信値Ｄ７を入力する
とともに、デインターリーバ１８から出力された軟入力
の情報ビットに対する事前確率情報（a priori probabi
lity information）Ｄ８を入力し、これらの受信値Ｄ７
と事前確率情報Ｄ８とを用いて、軟出力復号を行う。そ
して、軟出力復号回路１５は、符号の拘束条件により求
められる情報ビットに対するいわゆる外部情報（extrin
sic information）Ｄ９を生成し、この外部情報Ｄ９を
後段のインターリーバ１６に軟出力として出力する。
【０１０５】インターリーバ１６は、軟出力復号回路１
５から出力された軟入力である情報ビットに対する外部
情報Ｄ９に対して、符号化装置１’におけるインターリ
ーバ１３と同一の置換位置情報に基づいたインターリー
ブを施す。インターリーバ１６は、インターリーブして
得られたデータを後段の軟出力復号回路１７における情
報ビットに対する事前確率情報Ｄ１０として出力すると
ともに、後段の加算器１９に出力する。
【０１０６】軟出力復号回路１７は、符号化装置１’に
おける畳み込み符号化器１４に対応して備えられるもの
であり、軟出力復号回路１５と同様に、Ｌｏｇ−ＢＣＪ
Ｒアルゴリズムに基づくＭＡＰ復号を行う。軟出力復号
回路１７は、軟入力の受信値Ｄ７を入力するとともに、
インターリーバ１６から出力された軟入力の情報ビット
に対する事前確率情報Ｄ１０を入力し、これらの受信値
Ｄ７と事前確率情報Ｄ１０とを用いて、軟出力復号を行
う。そして、軟出力復号回路１７は、符号の拘束条件に
より求められる情報ビットに対する外部情報Ｄ１１を生
成し、この外部情報Ｄ１１をデインターリーバ１８に軟
出力として出力するとともに、加算器１９に出力する。
【０１０７】デインターリーバ１８は、符号化装置１’
におけるインターリーバ１３によりインターリーブされ
たインターリーブデータＤ３のビット配列を、元の入力
データＤ１のビット配列に戻すように、軟出力復号回路
１７から出力される軟入力の外部情報Ｄ１１にデインタ
ーリーブを施す。デインターリーバ１８は、デインター
リーブして得られたデータを軟出力復号回路１５におけ
る情報ビットに対する事前確率情報Ｄ８として出力す
る。
【０１０８】加算器１９は、インターリーバ１６から出
力された軟入力の情報ビットに対する事前確率情報Ｄ１
０と、軟出力復号回路１７から出力された情報ビットに
対する外部情報Ｄ１１とを加算する。加算器１９は、得
られたデータＤ１２を後段のデインターリーバ２０に軟
出力として出力する。
【０１０９】デインターリーバ２０は、符号化装置１’
におけるインターリーバ１３によりインターリーブされ
たインターリーブデータＤ３のビット配列を、元の入力
データＤ１のビット配列に戻すように、加算器１９から
出力される軟出力のデータＤ１２にデインターリーブを
施す。デインターリーバ２０は、デインターリーブして
得られたデータを復号データＤ１３として外部に出力す
る。
【０１１０】このような復号装置３’は、符号化装置
１’における畳み込み符号化器１２，１４のそれぞれに
対応する軟出力復号回路１５，１７を備えることによっ
て、復号複雑度が高い符号を複雑度の小さい要素に分解
し、軟出力復号回路１５，１７の間の相互作用により特
性を逐次的に向上させることができる。復号装置３’
は、受信値Ｄ７を受信すると、所定の繰り返し回数での
繰り返し復号を行い、この復号動作の結果得られた軟出
力の外部情報に基づいて、復号データＤ１３を出力す
る。
【０１１１】なお、ＴＴＣＭによる符号化を行う符号化
装置は、符号化装置１’の最終段に、例えば８相位相
（8-Phase Shift Keying；以下、８ＰＳＫと記す。）変
調方式による変調を行う変調器を備えることによって実
現することができる。また、ＴＴＣＭによる符号の復号
を行う復号装置は、復号装置３’と同様の構成で実現す
ることができ、受信値として、同相成分及び直交成分の
シンボルを直接入力することになる。
【０１１２】１−２ ＳＣＣＣによる符号化・復号を行
う符号化装置及び復号装置 つぎに、ＳＣＣＣによる符号化を行う符号化装置１’’
と、この符号化装置１’’による符号の復号を行う復号
装置３’’について説明する。
【０１１３】符号化装置１’’としては、図４に示すよ
うに、外符号と呼ばれる符号の符号化を行う畳み込み符
号化器３１と、入力したデータの順序を並べ替えるイン
ターリーバ３２と、内符号と呼ばれる符号の符号化を行
う畳み込み符号化器３３とを備えるものがある。この符
号化装置１’’は、入力した１ビットの入力データＤ２
１に対して、符号化率が“１／３”の縦列連接畳み込み
演算を行い、３ビットの出力データＤ２６，Ｄ２７，Ｄ
２８を生成し、例えばＢＰＳＫ変調方式やＱＰＳＫ変調
方式による変調を行う図示しない変調器を介して外部に
出力する。
【０１１４】畳み込み符号化器３１は、１ビットの入力
データＤ２１を入力すると、この入力データＤ２１に対
して畳み込み演算を行い、演算結果を２ビットの符号化
データＤ２２，Ｄ２３として後段のインターリーバ３２
に供給する。すなわち、畳み込み符号化器３１は、外符
号の符号化として符号化率が“１／２”の畳み込み演算
を行い、生成した符号化データＤ２２，Ｄ２３を後段の
インターリーバ３２に供給する。
【０１１５】インターリーバ３２は、畳み込み符号化器
３１から供給された２つのビット系列からなる符号化デ
ータＤ２２，Ｄ２３を入力し、これらの符号化データＤ
２２，Ｄ２３を構成する各ビットの順序を並べ替え、生
成した２つのビット系列からなるインターリーブデータ
Ｄ２４，Ｄ２５を後段の畳み込み符号化器３３に供給す
る。
【０１１６】畳み込み符号化器３３は、インターリーバ
３２から供給される２ビットのインターリーブデータＤ
２４，Ｄ２５を入力すると、これらのインターリーブデ
ータＤ２４，Ｄ２５に対して畳み込み演算を行い、演算
結果を３ビットの出力データＤ２６，Ｄ２７，Ｄ２８と
して外部に出力する。すなわち、畳み込み符号化器３３
は、内符号の符号化として符号化率が“２／３”の畳み
込み演算を行い、出力データＤ２６，Ｄ２７，Ｄ２８を
外部に出力する。
【０１１７】このような符号化装置１’’は、畳み込み
符号化器３１により外符号の符号化として符号化率が
“１／２”の畳み込み演算を行い、畳み込み符号化器３
３により内符号の符号化として符号化率が“２／３”の
畳み込み演算を行うことによって、全体として、符号化
率が“（１／２）×（２／３）＝１／３”の縦列連接畳
み込み演算を行う。この符号化装置１’’により符号化
されたデータは、図示しない変調器により所定の変調方
式に基づいて信号点のマッピングが行われ、無記憶通信
路２を介して受信装置に出力される。
【０１１８】一方、符号化装置１’’による符号の復号
を行う復号装置３’’としては、図５に示すように、軟
出力復号を行う２つの軟出力復号回路３４，３６と、入
力したデータの順序を元に戻すデインターリーバ３５
と、入力したデータの順序を並べ替えるインターリーバ
３７とを備えるものがある。この復号装置３’’は、無
記憶通信路２上で発生したノイズの影響により軟入力と
される受信値Ｄ２９から符号化装置１’’における入力
データＤ２１を推定し、復号データＤ３６として出力す
る。
【０１１９】軟出力復号回路３４は、符号化装置１’’
における畳み込み符号化器３３に対応して備えられるも
のであり、Ｌｏｇ−ＢＣＪＲに基づくＭＡＰ復号を行
う。軟出力復号回路３４は、軟入力の受信値Ｄ２９を入
力するとともに、インターリーバ３７から出力された軟
入力の情報ビットに対する事前確率情報Ｄ３０を入力
し、これらの受信値Ｄ２９と事前確率情報Ｄ３０とを用
いて、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復
号を行い、内符号の軟出力復号を行う。そして、軟出力
復号回路３４は、符号の拘束条件により求められる情報
ビットに対する外部情報Ｄ３１を生成し、この外部情報
Ｄ３１を後段のデインターリーバ３５に軟出力として出
力する。なお、この外部情報Ｄ３１は、符号化装置
１’’におけるインターリーバ３２によりインターリー
ブされたインターリーブデータＤ２４，Ｄ２５に対応す
るものである。
【０１２０】デインターリーバ３５は、符号化装置
１’’におけるインターリーバ３２によりインターリー
ブされたインターリーブデータＤ２４，Ｄ２５のビット
配列を、それぞれ、元の符号化データＤ２２，Ｄ２３の
ビット配列に戻すように、軟出力復号回路３４から出力
される軟入力の外部情報Ｄ３１にデインターリーブを施
す。デインターリーバ３５は、デインターリーブして得
られたデータを後段の軟出力復号回路３６における符号
ビットに対する事前確率情報Ｄ３２として出力する。
【０１２１】軟出力復号回路３６は、符号化装置１’’
における畳み込み符号化器３１に対応して備えられるも
のであり、Ｌｏｇ−ＢＣＪＲに基づくＭＡＰ復号を行
う。軟出力復号回路３６は、デインターリーバ３５から
出力された軟入力の符号ビットに対する事前確率情報Ｄ
３２を入力するとともに、値が“０”である情報ビット
に対する事前確率情報Ｄ３３を入力し、これらの事前確
率情報Ｄ３２，Ｄ３３を用いて、Ｌｏｇ−ＢＣＪＲアル
ゴリズムに基づくＭＡＰ復号を行い、外符号の軟出力復
号を行う。軟出力復号回路３６は、符号の拘束条件によ
り求められる外部情報Ｄ３４，Ｄ３５を生成し、外部情
報Ｄ３４を復号データＤ３６として外部に出力するとと
もに、外部情報Ｄ３５をインターリーバ３７に軟出力と
して出力する。
【０１２２】インターリーバ３７は、軟出力復号回路３
６から出力された軟入力である符号ビットに対する外部
情報Ｄ３５に対して、符号化装置１’’におけるインタ
ーリーバ３２と同一の置換位置情報に基づいたインター
リーブを施す。インターリーバ３７は、インターリーブ
して得られたデータを軟出力復号回路３４における情報
ビットに対する事前確率情報Ｄ３０として出力する。
【０１２３】このような復号装置３’’は、符号化装置
１’’における畳み込み符号化器３１，３３のそれぞれ
に対応する軟出力復号回路３６，３４を備えることによ
って、復号装置３’と同様に、復号複雑度が高い符号を
複雑度の小さい要素に分解し、軟出力復号回路３４，３
６の間の相互作用により特性を逐次的に向上させること
ができる。復号装置３’’は、受信値Ｄ２９を受信する
と、所定の繰り返し回数での繰り返し復号を行い、この
復号動作の結果得られた軟出力の外部情報に基づいて、
復号データＤ３６を出力する。
【０１２４】なお、ＳＣＴＣＭによる符号化を行う符号
化装置は、符号化装置１’’の最終段に、例えば８ＰＳ
Ｋ変調方式による変調を行う変調器を備えることによっ
て実現することができる。また、ＳＣＴＣＭによる符号
の復号を行う復号装置は、復号装置３’’と同様の構成
で実現することができ、受信値として、同相成分及び直
交成分のシンボルを直接入力することになる。
【０１２５】２． 要素復号器の詳細 本発明の実施の形態として示す復号装置３は、図３中破
線部又は図５中破線部に示すように、軟出力復号回路と
インターリーバ若しくはデインターリーバとを少なくと
も含むモジュールを上述した要素復号器とし、複数の要
素復号器を連接してＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又は
ＳＣＴＣＭのうち、任意の符号を復号するものである。
ここで、デインターリーバは、インターリーバと逆の置
換位置情報に基づいてデータを並べ替えるものであるこ
とから、インターリーバの１形態として擬制することが
できる。そこで、要素復号器としては、軟出力復号回路
とインターリーバとを備えるものであればよく、インタ
ーリーブ処理とデインターリーブ処理とを、インターリ
ーバとデインターリーバとの機能の切り替えを行うこと
で実現することができる。そこで、以下では、特に区別
を要しない場合には、インターリーバはデインターリー
バの機能を併有するものとして説明する。
【０１２６】さて、このような復号装置３における要素
復号器について、以下詳細に説明する。なお、以下で
は、必要に応じて、符号化装置１における各要素符号化
器が備えるシフトレジスタの内容を表すＭ個のステート
（遷移状態）をｍ（０，１，・・・，Ｍ−１）で表し、
時刻ｔのステートをＳtで表す。さらに、１タイムスロ
ットにｋビットの情報が入力されるものとすると、時刻
ｔにおける入力をｉt＝（ｉt1，ｉt2，・・・，ｉtk）
で表し、入力系統をＩ1 T＝（ｉ1，ｉ2，・・・，ｉT）
で表す。このとき、ステートｍ’からステートｍへの遷
移がある場合には、その遷移に対応する情報ビットをｉ
（ｍ’，ｍ）＝（ｉ1（ｍ’，ｍ），ｉ2（ｍ’，ｍ），
・・・，ｉk（ｍ’，ｍ））で表す。さらにまた、１タ
イムスロットにｎビットの符号が出力されるものとする
と、時刻ｔにおける出力をｘt＝（ｘt1，ｘt2，・・
・，ｘtn）で表し、出力系統をＸ1 T＝（ｘ1，ｘ2，・・
・，ｘ T）で表す。このとき、ステートｍ’からステー
トｍへの遷移がある場合には、その遷移に対応する符号
ビットをｘ（ｍ’，ｍ）＝（ｘ1（ｍ’，ｍ），ｘ
2（ｍ’，ｍ），・・・，ｘn（ｍ’，ｍ））で表す。ま
た、無記憶通信路２は、Ｘ1 Tを入力とし、Ｙ1 Tを出力す
るものとする。ここで、１タイムスロットにｎビットの
受信値が出力されるものとすると、時刻ｔにおける出力
をｙt＝（ｙt1，ｙt2，・・・，ｙtn）で表し、Ｙ1 T＝
（ｙ1，ｙ2，・・・，ｙT）で表す。
【０１２７】２−１ 要素復号器の全体構成 ここでは、要素復号器の全体構成について、図６乃至図
８を用いて説明する。
【０１２８】図６に概略を示す要素復号器５０は、大規
模集積回路（Large‐Scale Integrated circuit；以
下、ＬＳＩと記す。）として各部を単一半導体基板に集
積させ、１チップとして構成される。要素復号器５０
は、各部を制御する制御回路６０と、復号する受信値を
選択する復号受信値選択回路７０と、フレームの先頭を
検出するエッジ検出回路８０と、軟出力復号を行う軟出
力復号回路９０と、入力したデータの順序を並べ替える
インターリーバ１００と、このインターリーバ１００が
参照する置換先のアドレスデータを保持するアドレス用
記憶回路１１０と、１０個のセレクタ１２０1，１２
０2，１２０3，１２０4，１２０5，１２０6，１２０7，
１２０8，１２０9，１２０10と、システムの検証のため
に用いられる信号線１３０とを備える。
【０１２９】ここで、同図に示す要素復号器５０の左半
分部分の詳細を図７に示し、右半分部分の詳細を図８に
示す。
【０１３０】制御回路６０は、復号受信値選択回路７
０、軟出力復号回路９０、インターリーバ１００、アド
レス用記憶回路１１０、及び、９個のセレクタ１２
０2，１２０3，１２０4，１２０5，１２０6，１２０7，
１２０8，１２０9，１２０10に対して、それぞれ、各種
情報を生成して供給するとともに、アドレス用記憶回路
１１０からの情報を受け取り、各部の動作を制御する。
【０１３１】具体的には、制御回路６０は、復号受信値
選択回路７０に対して、受信値Ｒ（受信値ＴＲ）のう
ち、復号すべき受信値である復号受信値ＴＳＲを選択さ
せるための受信値選択情報ＣＲＳを生成して供給する。
【０１３２】また、制御回路６０は、軟出力復号回路９
０に対して、受信値Ｒとして入力されるデータが、実際
には受信値又は外部情報のいずれであるのか、さらに
は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化
を行うものであった場合におけるＩ／Ｑ値であるのか、
といった受信値Ｒの形式を示す受信値形式情報ＣＲＴＹ
と、事前確率情報がビット単位で入力されるのかシンボ
ル単位で入力されるのか、といった事前確率情報の形式
を示す事前確率情報形式情報ＣＡＰＰと、符号化装置１
における要素符号化器の符号化率を示す符号化率情報Ｃ
ＲＡＴと、符号化装置１における要素符号化器の生成行
列を示す生成行列情報ＣＧと、符号化装置１がＴＴＣＭ
やＳＣＴＣＭによる符号化を行うものであった場合にお
ける信号点の配置を示す信号点配置情報ＣＳＩＧとを生
成して供給する。
【０１３３】さらに、制御回路６０は、インターリーバ
１００に対して、いかなるインターリーブを行うかの種
別を示すインターリーバタイプ情報ＣＩＮＴと、インタ
ーリーブ長を示すインターリーブ長情報ＣＩＮＬと、後
述するように複数シンボル間で順序を相互に置換するた
めの入出力置換情報といった当該インターリーバ１００
の処理内容に関するインターリーバ入出力置換情報ＣＩ
ＰＴと、符号の終結位置を示す終結位置情報ＣＮＦＴ
と、符号の終結期間を示す終結期間情報ＣＮＦＬと、符
号の終結ステートを示す終結ステート情報ＣＮＦＤと、
符号がパンクチャされている場合におけるパンクチャ周
期を示すパンクチャ周期情報ＣＮＥＬと、パンクチャパ
ターンを示すパンクチャパターン情報ＣＮＥＰとを生成
して供給する。また、制御回路６０は、インターリーバ
１００に対して、後述する動作モードを示す動作モード
情報ＣＢＦを生成して供給する。
【０１３４】さらにまた、制御回路６０は、アドレス用
記憶回路１１０にインターリーバ１００が参照する置換
先のアドレスデータを書き込む場合には、このアドレス
用記憶回路１１０対して、インターリーバタイプ情報Ｃ
ＩＮＴと、アドレス用記憶回路１１０のアドレスを示す
アドレスＣＩＡＤと、インターリーバ１００が参照する
置換先のアドレスデータである書き込みデータＣＩＷＤ
とを供給する。
【０１３５】また、制御回路６０は、６個のセレクタ１
２０2，１２０3，１２０4，１２０5，１２０6，１２０7
に対して、動作モード情報ＣＢＦを供給するとともに、
３つのセレクタ１２０8，１２０9，１２０10に対して、
後述する検証モードであるか否かを示す検証モード情報
ＣＴＨＲを供給する。
【０１３６】一方、制御回路６０は、アドレス用記憶回
路１１０に保持されているインターリーバ１００が参照
する置換先のアドレスデータである読み出しアドレスデ
ータＡＤＡを入力する。
【０１３７】このような制御回路６０は、復号受信値選
択回路７０、軟出力復号回路９０、インターリーバ１０
０、及び、セレクタ１２０2，１２０3，１２０4，１２
０5，１２０6，１２０7，１２０8，１２０9，１２０10
に対して、生成した各種情報を供給し、各部の動作を制
御するとともに、アドレス用記憶回路１１０に対するア
ドレスデータの書き込み制御・動作等を行う。
【０１３８】復号受信値選択回路７０は、後述するよう
に、任意の符号の復号を行うために設けられるものであ
って、制御回路６０から供給される受信値選択情報ＣＲ
Ｓに基づいて、入力された受信値ＴＲのうち、復号受信
値ＴＳＲを選択する。復号受信値選択回路７０は、選択
した復号受信値ＴＳＲを軟出力復号回路９０に供給す
る。
【０１３９】具体的には、復号受信値選択回路７０は、
例えば受信値ＴＲが６系統の受信値ＴＲ０，ＴＲ１，Ｔ
Ｒ２，ＴＲ３，ＴＲ４，ＴＲ５からなり、このうち４系
統の受信値を復号受信値ＴＳＲ０，ＴＳＲ１，ＴＳＲ
２，ＴＳＲ３として選択するものとすると、例えば図９
に示すように、４つのセレクタ７１，７２，７３，７４
を有するものとして実現することができる。このとき、
制御回路６０から供給される受信値選択情報ＣＲＳは、
各セレクタ７１，７２，７３，７４に対して個別に与え
られ、４系統の受信値選択情報ＣＲＳ０，ＣＲＳ１，Ｃ
ＲＳ２，ＣＲＳ３からなる。
【０１４０】すなわち、セレクタ７１は、受信値選択情
報ＣＲＳ０に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ
２，ＴＲ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選
択し、復号受信値ＴＳＲ０として軟出力復号回路９０に
供給する。
【０１４１】また、セレクタ７２は、受信値選択情報Ｃ
ＲＳ１に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ２，Ｔ
Ｒ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選択し、
復号受信値ＴＳＲ１として軟出力復号回路９０に供給す
る。
【０１４２】さらに、セレクタ７３は、受信値選択情報
ＣＲＳ２に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ２，
ＴＲ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選択
し、復号受信値ＴＳＲ２として軟出力復号回路９０に供
給する。
【０１４３】そして、セレクタ７４は、受信値選択情報
ＣＲＳ３に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ２，
ＴＲ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選択
し、復号受信値ＴＳＲ３として軟出力復号回路９０に供
給する。
【０１４４】このように、復号受信値選択回路７０は、
制御回路６０から供給される受信値選択情報ＣＲＳに基
づいて、復号受信値ＴＳＲを選択し、軟出力復号回路９
０に供給する。
【０１４５】エッジ検出回路８０は、外部から供給され
るインターリーブの開始位置、すなわち、フレームの先
頭を示すインターリーブ開始位置信号ＩＬＳ（インター
リーブ開始位置信号ＴＩＬＳ）を入力し、入力される受
信値ＴＲを構成するフレームの先頭を検出する。エッジ
検出回路８０は、検出したフレームの先頭を示すエッジ
信号ＴＥＩＬＳを軟出力復号回路９０及びセレクタ１２
０5に供給する。
【０１４６】具体的には、エッジ検出回路８０は、例え
ば図１０に示すように、レジスタ８１と、ＡＮＤゲート
８２とを有するものとして実現することができる。
【０１４７】レジスタ８１は、例えば１ビットからなる
インターリーブ開始位置信号ＴＩＬＳを１クロックだけ
保持する。レジスタ８１は、保持した遅延インターリー
ブ開始位置信号ＴＩＬＳＤをＡＮＤゲート８２に供給す
る。
【０１４８】ＡＮＤゲート８２は、インターリーブ開始
位置信号ＴＩＬＳと、レジスタ８１から供給される１ク
ロック前のインターリーブ開始位置信号ＴＩＬＳである
遅延インターリーブ開始位置信号ＴＩＬＳＤを反転した
データとの論理積をとる。ＡＮＤゲート８２は、得られ
た論理積をエッジ信号ＴＥＩＬＳとして軟出力復号回路
９０及びセレクタ１２０5に供給する。
【０１４９】すなわち、エッジ検出回路８０は、例えば
外部から供給されるインターリーブ開始位置信号ＴＩＬ
Ｓが“０”から“１”へと切り替わることを検出すれば
よく、ＡＮＤゲート８２による論理積をとることによっ
て、受信値ＴＲを構成するフレームの先頭が入力された
ことを検出することができる。
【０１５０】軟出力復号回路９０は、復号受信値選択回
路７０から供給される復号受信値ＴＳＲと、事前確率情
報として外部から供給される外部情報又はインターリー
ブデータＥＸＴ（外部情報又はインターリーブデータＴ
ＥＸＴ）とを用いて、Ｌｏｇ−ＢＣＪＲアルゴリズムに
基づくＭＡＰ復号を行う。
【０１５１】このとき、軟出力復号回路９０は、制御回
路６０から供給される受信値形式情報ＣＲＴＹと、事前
確率情報形式情報ＣＡＰＰと、符号化率情報ＣＲＡＴ
と、生成行列情報ＣＧと、必要に応じて信号点配置情報
ＣＳＩＧとの他、外部から供給されるパンクチャパター
ンを示す消去情報ＥＲＳ（消去情報ＴＥＲＳ）及び事前
確率情報消去情報ＥＡＰ（事前確率情報消去情報ＴＥＡ
Ｐ）と、符号の終結時刻を示す終結時刻情報ＴＮＰ（終
結時刻情報ＴＴＮＰ）と、終結ステートを示す終結ステ
ート情報ＴＮＳ（終結ステート情報ＴＴＮＳ）とを用い
て、復号処理を行う。
【０１５２】軟出力復号回路９０は、復号処理の結果得
られた軟出力ＳＯＬ及び外部情報ＳＯＥをセレクタ１２
０1に供給する。このとき、軟出力復号回路９０は、外
部から供給される出力データ選択制御信号ＩＴＭ（出力
データ選択制御信号ＣＩＴＭ）に基づいて、情報シンボ
ル又は情報ビットに対する情報と符号シンボル又は符号
ビットに対する情報とを選択的に出力する。また、軟出
力復号回路９０は、硬判定をした場合には、復号値であ
る軟出力を硬判定して得られた復号値硬判定情報ＳＤＨ
及び受信値を硬判定して得られた受信値硬判定情報ＳＲ
Ｈを外部に出力する。このときも、軟出力復号回路９０
は、出力データ選択制御信号ＣＩＴＭに基づいて、情報
シンボル又は情報ビットに対する情報と符号シンボル又
は符号ビットに対する情報とを選択的に出力する。
【０１５３】また、軟出力復号回路９０は、後述するよ
うに、受信値ＴＲ、外部情報又はインターリーブデータ
ＴＥＸＴ、及び、エッジ検出回路８０から供給されるエ
ッジ信号ＴＥＩＬＳを、それぞれ、遅延させることもで
きる。この場合、軟出力復号回路９０は、受信値ＴＲを
遅延させた遅延受信値ＳＤＲをセレクタ１２０3，１２
０6に供給し、外部情報又はインターリーブデータＴＥ
ＸＴを遅延させた遅延外部情報ＳＤＥＸをセレクタ１２
０2に供給し、エッジ信号ＴＥＩＬＳを遅延させた遅延
エッジ信号ＳＤＩＬＳをセレクタ１２０5に供給する。
【０１５４】なお、軟出力復号回路９０の詳細について
は“２−２”において述べる。
【０１５５】インターリーバ１００は、セレクタ１２０
4から供給されたデータＴＩＩに対して、図示しない符
号化装置１におけるインターリーバと同一の置換位置情
報に基づいたインターリーブ、若しくは、符号化装置１
におけるインターリーバによりインターリーブされたイ
ンターリーブデータのビット配列を元のデータのビット
配列に戻すようなデインターリーブを施す。このとき、
インターリーバ１００は、外部から供給されるインター
リーブモード信号ＤＩＮ（インターリーブモード信号Ｃ
ＤＩＮ）に基づいて、インターリーバ又はデインターリ
ーバとして機能する。
【０１５６】インターリーバ１００は、セレクタ１２０
5から供給されるインターリーブ開始位置信号ＴＩＳを
入力すると、アドレス用記憶回路１１０に対して、アド
レスデータＩＡＡを与えてアドレスを指定することによ
って、当該アドレス用記憶回路１１０に保持されている
アドレスデータを読み出しアドレスデータＡＤＡとして
読み出し、この読み出しアドレスデータＡＤＡに基づい
て、インターリーブ又はデインターリーブを行う。この
とき、インターリーバ１００は、制御回路６０から供給
されるインターリーバタイプ情報ＣＩＮＴと、インター
リーブ長情報ＣＩＮＬと、インターリーバ入出力置換情
報ＣＩＰＴとを用いて、インターリーブ又はデインター
リーブを行う。インターリーバ１００は、インターリー
ブ又はデインターリーブして得られたインターリーバ出
力データＩＩＯをセレクタ１２０ 7に供給する。
【０１５７】また、インターリーバ１００は、後述する
ように、セレクタ１２０3から供給される受信値ＴＲ又
は遅延受信値ＳＤＲのうちのいずれか一方のデータＴＤ
Ｉを遅延させることもできる。このとき、インターリー
バ１００は、制御回路６０から供給される動作モード情
報ＣＢＦに基づいて、データＴＤＩを遅延させる。イン
ターリーバ１００は、データＴＤＩを遅延させて得られ
たインターリーブ長遅延受信値ＩＤＯをセレクタ１２０
6に供給する。
【０１５８】さらに、インターリーバ１００は、後述す
るように、制御回路６０から供給される終結位置情報Ｃ
ＮＦＴと、終結期間情報ＣＮＦＬと、終結ステート情報
ＣＮＦＤと、パンクチャ周期情報ＣＮＥＬと、パンクチ
ャパターン情報ＣＮＥＰとに基づいて、当該要素復号器
を複数連接した場合において、次段の要素復号器におけ
る符号の終結時刻及び終結ステートを示す終結時刻情報
ＩＧＴ及び終結ステート情報ＩＧＳと、符号のパンクチ
ャ位置を示す消去位置情報ＩＧＥ及びインターリーバ無
出力位置情報ＩＮＯとを生成する。これと同時に、イン
ターリーバ１００は、セレクタ１２０5から供給される
インターリーブ開始位置信号ＴＩＳを遅延させ、遅延イ
ンターリーブ開始位置信号ＩＤＳを生成する。インター
リーバ１００は、生成した終結時刻情報ＩＧＴ、終結ス
テート情報ＩＧＳ、消去位置情報ＩＧＥ、インターリー
バ無出力位置情報ＩＮＯ、及び、遅延インターリーブ開
始位置信号ＩＤＳを、生成次段情報として、フレームの
先頭に同期させ、セレクタ１２０10に供給する。
【０１５９】なお、インターリーバ１００の詳細につい
ては“２−３”において述べる。
【０１６０】アドレス用記憶回路１１０は、図示しない
が、例えば、複数バンクのＲＡＭ（Random Access Memo
ry）や選択回路等を有し、インターリーバ１００による
インターリーブ又はデインターリーブの際に参照される
データの置換位置情報をアドレスデータとして保持す
る。このアドレス用記憶回路１１０に保持されているア
ドレスデータは、インターリーバ１００により当該アド
レス用記憶回路１１０のアドレスがアドレスデータＩＡ
Ａとして指定されることによって、読み出しアドレスデ
ータＡＤＡとして読み出される。また、アドレス用記憶
回路１１０に対するアドレスデータの書き込みは、制御
回路６０により行われ、当該アドレス用記憶回路１１０
のアドレスがアドレスＣＩＡＤとして指定されることに
よって、アドレスデータが書き込みデータＣＩＷＤとし
て書き込まれる。このようにすることによって、アドレ
ス用記憶回路１１０には、任意のインターリーブのパタ
ーンを書き込むことができる。なお、アドレス用記憶回
路１１０は、インターリーバ１００の内部に備えるよう
にしてもよい。すなわち、要素復号器５０は、インター
リーバ１００とアドレス用記憶回路１１０との両者を以
て、インターリーブ処理又はデインターリーブ処理を行
う。
【０１６１】セレクタ１２０1は、出力データ選択制御
信号ＣＩＴＭに基づいて、軟出力復号回路９０から供給
される軟出力ＳＯＬと外部情報ＳＯＥとのうち、いずれ
か一方を選択し、データＴＬＸとしてセレクタ１２０2
に供給する。すなわち、セレクタ１２０1は、軟出力復
号回路９０が、繰り返し復号における過程で外部情報を
出力すべきものであるのか、或いは、最終結果としての
軟出力を出力すべきものであるのかを、決定するために
設けられるものである。
【０１６２】セレクタ１２０2は、動作モード情報ＣＢ
Ｆに基づいて、軟出力復号回路９０から供給される遅延
外部情報ＳＤＥＸと、セレクタ１２０1から供給される
データＴＬＸとのうち、いずれか一方を選択し、データ
ＴＤＬＸとして、セレクタ１２０4，１２０7に供給す
る。
【０１６３】ここで、要素復号器５０の動作モードにつ
いて説明する。要素復号器５０は、例えば６つの動作モ
ードを有する。第１には、軟出力復号回路９０及びイン
ターリーバ１００が、それぞれ、通常の軟出力復号処理
及びインターリーブ処理を行うモードである。第２に
は、軟出力復号回路９０のみが通常の軟出力復号処理を
行うモードである。第３には、インターリーバ１００の
みが通常のインターリーブ処理を行うモードである。第
４には、軟出力復号回路９０及びインターリーバ１００
が、それぞれ、通常の軟出力復号処理及びインターリー
ブ処理を行わずに、遅延回路として機能するモードであ
る。第５には、軟出力復号回路９０のみが通常の軟出力
復号処理を行わずに、遅延回路として機能するモードで
ある。第６には、インターリーバ１００のみが通常のイ
ンターリーブ処理を行わずに、遅延回路として機能する
モードである。これらの動作モードは、制御回路６０に
より決定され、動作モード情報ＣＢＦとして各部に供給
される。以下では、必要に応じて、第１のモード乃至第
３のモードを通常モードと総称し、第４のモード乃至第
６のモードを遅延モードと総称する。
【０１６４】具体的には、セレクタ１２０2は、動作モ
ード情報ＣＢＦが、軟出力復号回路９０が要する処理時
間と同時間の遅延、インターリーバ１００が要する処理
時間と同時間の遅延、又は、軟出力復号回路９０及びイ
ンターリーバ１００が要する処理時間と同時間の遅延の
いずれかを行うべき遅延モードを示すものであった場合
には、遅延外部情報ＳＤＥＸを選択して出力し、動作モ
ード情報ＣＢＦが、軟出力復号回路９０及び／又はイン
ターリーバ１００による遅延を行わず、軟出力復号回路
９０及び／又はインターリーバ１００による処理を行う
通常モードを示すものであった場合には、データＴＬＸ
を選択して出力する。すなわち、セレクタ１２０2は、
要素復号器５０の動作モードが遅延モードであるのか、
或いは、通常モードであるのかを、決定するために設け
られるものであり、各動作モードに応じて、出力するデ
ータを選択する。
【０１６５】セレクタ１２０3は、動作モード情報ＣＢ
Ｆに基づいて、受信値ＴＲと、軟出力復号回路９０から
供給される遅延受信値ＳＤＲとのうち、いずれか一方を
選択し、データＴＤＩとしてインターリーバ１００に供
給する。具体的には、セレクタ１２０3は、動作モード
情報ＣＢＦが、インターリーバ１００による処理のみを
行う通常モード、又は、インターリーバ１００が要する
処理時間と同時間の遅延を行うべき遅延モードを示すも
のであった場合には、受信値ＴＲを選択して出力し、動
作モード情報ＣＢＦが、それ以外の通常モード又は遅延
モードを示すものであった場合には、遅延受信値ＳＤＲ
を選択して出力する。すなわち、セレクタ１２０3は、
インターリーバ１００に入力されるデータとして、軟出
力復号回路９０による軟出力復号処理又は軟出力復号回
路９０が要する処理時間と同時間の遅延を行ったものを
用いるか否かを決定するために設けられるものであり、
各動作モードに応じて、出力するデータを選択する。
【０１６６】セレクタ１２０4は、動作モード情報ＣＢ
Ｆに基づいて、外部情報又はインターリーブデータＴＥ
ＸＴと、セレクタ１２０2から供給されるデータＴＤＬ
Ｘとのうち、いずれか一方を選択し、データＴＩＩとし
てインターリーバ１００に供給する。具体的には、セレ
クタ１２０4は、動作モード情報ＣＢＦが、インターリ
ーバ１００による処理のみを行う通常モード、又は、イ
ンターリーバ１００が要する処理時間と同時間の遅延を
行うべき遅延モードを示すものであった場合には、外部
情報又はインターリーブデータＴＥＸＴを選択して出力
し、動作モード情報ＣＢＦが、それ以外の通常モード又
は遅延モードを示すものであった場合には、データＴＤ
ＬＸを選択して出力する。すなわち、セレクタ１２０4
は、インターリーバ１００に入力されるデータとして、
軟出力復号回路９０による軟出力復号処理又は軟出力復
号回路９０が要する処理時間と同時間の遅延を行ったも
のを用いるか否かを決定するために設けられるものであ
り、各動作モードに応じて、出力するデータを選択す
る。
【０１６７】セレクタ１２０5は、動作モード情報ＣＢ
Ｆに基づいて、エッジ検出回路８０から供給されるエッ
ジ信号ＴＥＩＬＳと、軟出力復号回路９０から供給され
る遅延エッジ信号ＳＤＩＬＳとのうち、いずれか一方を
選択し、インターリーブ開始位置信号ＴＩＳとしてイン
ターリーバ１００に供給する。具体的には、セレクタ１
２０5は、動作モード情報ＣＢＦが、インターリーバ１
００による処理のみを行う通常モード、又は、インター
リーバ１００が要する処理時間と同時間の遅延を行うべ
き遅延モードを示すものであった場合には、エッジ信号
ＴＥＩＬＳを選択して出力し、動作モード情報ＣＢＦ
が、それ以外の通常モード又は遅延モードを示すもので
あった場合には、遅延エッジ信号ＳＤＩＬＳを選択して
出力する。すなわち、セレクタ１２０5は、インターリ
ーバ１００に入力されるデータとして、軟出力復号回路
９０による軟出力復号処理又は軟出力復号回路９０が要
する処理時間と同時間の遅延を行ったものを用いるか否
かを決定するために設けられるものであり、各動作モー
ドに応じて、出力するデータを選択する。
【０１６８】セレクタ１２０6は、動作モード情報ＣＢ
Ｆに基づいて、軟出力復号回路９０から供給される遅延
受信値ＳＤＲと、インターリーバ１００から供給される
インターリーブ長遅延受信値ＩＤＯとのうち、いずれか
一方を選択し、遅延受信値ＴＤＲとしてセレクタ１２０
8に供給する。具体的には、セレクタ１２０6は、動作モ
ード情報ＣＢＦが、軟出力復号回路９０による処理のみ
を行う通常モード、又は、軟出力復号回路９０が要する
処理時間と同時間の遅延を行うべき遅延モードを示すも
のであった場合には、遅延受信値ＳＤＲを選択して出力
し、それ以外の通常モード又は遅延モードを示すもので
あった場合には、インターリーブ長遅延受信値ＩＤＯを
選択して出力する。すなわち、セレクタ１２０6は、出
力すべきデータとして、インターリーバ１００によるイ
ンターリーブ処理又はインターリーバ１００が要する処
理時間と同時間の遅延を行ったものを用いるか否かを決
定するために設けられるものであり、各動作モードに応
じて、出力するデータを選択する。
【０１６９】セレクタ１２０7は、動作モード情報ＣＢ
Ｆに基づいて、インターリーバ１００から供給されるイ
ンターリーバ出力データＩＩＯと、セレクタ１２０2か
ら供給されるデータＴＤＬＸとのうち、いずれか一方を
選択し、軟出力ＴＳＯとしてセレクタ１２０9に供給す
る。具体的には、セレクタ１２０7は、動作モード情報
ＣＢＦが、軟出力復号回路９０による処理のみを行う通
常モード、又は、軟出力復号回路９０が要する処理時間
と同時間の遅延を行うべき遅延モードを示すものであっ
た場合には、データＴＤＬＸを選択して出力し、それ以
外の通常モード又は遅延モードを示すものであった場合
には、インターリーバ出力データＩＩＯを選択して出力
する。すなわち、セレクタ１２０7は、出力すべきデー
タとして、インターリーバ１００によるインターリーブ
処理又はインターリーバ１００が要する処理時間と同時
間の遅延を行ったものを用いるか否かを決定するために
設けられるものであり、各動作モードに応じて、出力す
るデータを選択する。
【０１７０】セレクタ１２０8は、検証モード情報ＣＴ
ＨＲに基づいて、セレクタ１２０6から供給される遅延
受信値ＴＤＲと、信号線１３０により伝送されてくるス
ルー信号とのうち、いずれか一方を選択し、遅延受信値
ＴＲＮとして外部に出力する。なお、遅延受信値ＴＲＮ
は、遅延受信値ＲＮとして出力される。すなわち、セレ
クタ１２０8は、次段の要素復号器に対する遅延受信値
を出力するのか、システムの検証を行うのかを、決定す
るために設けられるものである。
【０１７１】セレクタ１２０9は、検証モード情報ＣＴ
ＨＲに基づいて、セレクタ１２０7から供給される軟出
力ＴＳＯと、信号線１３０により伝送されてくるスルー
信号とのうち、いずれか一方を選択し、軟出力ＴＩＮＴ
として外部に出力する。なお、この軟出力ＴＩＮＴは、
軟出力ＩＮＴとして出力される。すなわち、セレクタ１
２０9は、次段の要素復号器に対する軟出力を出力する
のか、システムの検証を行うのかを、決定するために設
けられるものである。
【０１７２】セレクタ１２０10は、検証モード情報ＣＴ
ＨＲに基づいて、インターリーバ１００から供給される
終結時刻情報ＩＧＴ及び終結ステート情報ＩＧＳと、消
去位置情報ＩＧＥ及びインターリーバ無出力位置情報Ｉ
ＮＯと、遅延インターリーブ開始位置信号ＩＤＳとから
なる生成次段情報と、信号線１３０により伝送されてく
るスルー信号とのうち、いずれか一方を選択し、次段終
結時刻情報ＴＴＮＰＮ及び次段終結ステート情報ＴＴＮ
ＳＮと、次段消去位置情報ＴＥＲＳＮ及び次段事前確率
情報消去情報ＴＥＡＰＮと、次段インターリーブ開始位
置信号ＴＩＬＳＮとして外部に出力する。なお、これら
の次段終結時刻情報ＴＴＮＰＮ、次段終結ステート情報
ＴＴＮＳＮ、次段消去位置情報ＴＥＲＳＮ、次段事前確
率情報消去情報ＴＥＡＰＮ、及び、次段インターリーブ
開始位置信号ＴＩＬＳＮは、それぞれ、次段終結時刻情
報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、次段消去
位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰ
Ｎ、及び、次段インターリーブ開始位置信号ＩＬＳＮと
して出力される。すなわち、セレクタ１２０10は、次段
の要素復号器に対する次段情報を出力するのか、システ
ムの検証を行うのかを、決定するために設けられるもの
である。
【０１７３】信号線１３０は、後述するように、主に、
複数の要素復号器５０を連接することにより上述した復
号装置３’，３’’と同様の復号装置３を構成した場合
におけるシステムの検証を行うために用いられるもので
ある。信号線１３０は、受信値ＴＲ、外部情報又はイン
ターリーブデータＴＥＸＴ、消去情報ＴＥＲＳ、事前確
率情報消去情報ＴＥＡＰ、終結時刻情報ＴＴＮＰ、終結
ステート情報ＴＴＮＳ、及び、インターリーブ開始位置
信号ＴＩＬＳのそれぞれを伝送するための信号線を束ね
て構成され、これらの信号をセレクタ１２０8，１２
０9，１２０10に供給する。
【０１７４】このような要素復号器５０は、例えば、図
３中破線部又は図５中破線部に示したように、軟出力復
号回路とインターリーバ若しくはデインターリーバとを
少なくとも含むモジュールと等価なものである。この要
素復号器５０は、複数連接されることによって、ＰＣＣ
Ｃ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭのうち、任意の
符号を復号することができる復号装置３を構成すること
ができる。なお、要素復号器５０の全体に関する各種特
徴については、後述する“４．”においてさらに説明す
る。
【０１７５】以下、軟出力復号回路９０及びインターリ
ーバ１００についてさらに詳細に説明していく。
【０１７６】２−２ 軟出力復号回路の詳細 まず、軟出力復号回路９０について詳述する。軟出力復
号回路９０は、図１１に概略を示すように、符号化装置
１における要素符号化器の符号情報を生成する符号情報
生成回路１５１と、符号化装置１におけるパンクチャパ
ターンを示す内部消去情報を生成する内部消去情報生成
回路１５２と、符号化装置１における終結情報を生成す
る終結情報生成回路１５３と、復号処理のために入力さ
れるべき受信値と事前確率情報とを選択するとともに、
符号出力が存在しない位置を尤度が“０”のシンボルに
置き換える受信値及び事前確率情報選択回路１５４と、
受信データと遅延用のデータとをともに記憶する受信デ
ータ及び遅延用記憶回路１５５と、第１の対数尤度であ
る対数尤度Ｉγを算出するＩγ算出回路１５６と、符号
化装置１に応じて算出した対数尤度Ｉγを分配するＩγ
分配回路１５７と、第２の対数尤度である対数尤度Ｉα
を算出するＩα算出回路１５８と、第３の対数尤度であ
る対数尤度Ｉβを算出するＩβ算出回路１５９と、算出
した対数尤度Ｉβを記憶するＩβ記憶回路１６０と、対
数軟出力Ｉλを算出する軟出力算出回路１６１と、受信
値と事前確率情報とを分離する受信値又は事前確率情報
分離回路１６２と、外部情報を算出する外部情報算出回
路１６３と、対数軟出力Ｉλの振幅を調整するとともに
所定のダイナミックレンジにクリップ（clip）する振幅
調整及びクリップ回路１６４と、復号値である軟出力及
び受信値を硬判定する硬判定回路１６５とを有する。
【０１７７】ここで、同図に示す軟出力復号回路９０の
左半分部分の詳細を図１２に示し、右半分部分の詳細を
図１３に示す。
【０１７８】符号情報生成回路１５１は、制御回路６０
から供給される符号化率情報ＣＲＡＴと生成行列情報Ｃ
Ｇとに基づいて、符号化装置１における要素符号化器の
符号情報を生成する。具体的には、符号情報生成回路１
５１は、符号化装置１における要素符号化器の入力ビッ
ト数を示す入力ビット数情報ＩＮと、符号化装置１にお
ける要素符号化器が畳み込み符号化器である場合に、そ
の畳み込み符号化器がいわゆるボーゼンクラフト（Woze
ncraft）型であるかマッシィ（Massey）型であるかを示
す型情報ＷＭと、符号化装置１における要素符号化器の
シフトレジスタ、すなわち、ステート（遷移状態）を表
すメモリの数を示すメモリ数情報ＭＮと、符号化装置１
における要素符号化器の状態遷移図であるトレリスにお
いて、各枝に関する時間軸に沿った入出力情報を示す枝
入出力情報ＢＩＯと、符号化装置１における要素符号化
器からの出力が存在しており、対応する受信値が存在し
ていることを表す出力位置の有効性を示す有効出力位置
情報ＰＥとを生成する。
【０１７９】ここで、ボーゼンクラフト型の畳み込み符
号化器とマッシィ型の畳み込み符号化器とについて説明
する。
【０１８０】ボーゼンクラフト型の畳み込み符号化器
は、遅延素子と組み合わせ回路とからなり、遅延素子に
対して時系列にデータが保持されるものである。ボーゼ
ンクラフト型の畳み込み符号化器の例としては、例えば
図１４に示すように、４つのシフトレジスタ２０１1，
２０１2，２０１3，２０１4と、１６個の排他的論理和
回路２０２1，２０２2，２０２3，２０２4，２０２5，
２０２6，２０２7，２０２8，２０２9，２０２10，２０
２11，２０２12，２０２13，２０２14，２０２15，２０
２16及び２０個のＡＮＤゲートＧ０［０］，ＧＢ
［０］，ＧＢ［１］，ＧＢ［２］，ＧＢ［３］，Ｇ１
［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１
［４］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２
［３］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３
［２］，Ｇ３［３］，Ｇ３［４］で表される組み合わせ
回路とを有し、符号化率が“１／４”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器におい
て、ＡＮＤゲートＧ０［０］，ＧＢ［０］，ＧＢ
［１］，ＧＢ［２］，ＧＢ［３］，Ｇ１［０］，Ｇ１
［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２
［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２
［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３
［３］，Ｇ３［４］は、符号構成により結線するか否か
を示すものであり、全てのＡＮＤゲートが用いられるわ
けではない。すなわち、この畳み込み符号化器は、これ
らのＡＮＤゲートＧ０［０］，ＧＢ［０］，ＧＢ
［１］，ＧＢ［２］，ＧＢ［３］，Ｇ１［０］，Ｇ１
［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２
［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２
［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３
［３］，Ｇ３［４］によって、組み合わせ回路が変化
し、符号構成が変化するものであって、ステート数が最
大で“２4＝１６”のボーゼンクラフト型の畳み込み演
算を行うことができるものである。この畳み込み符号化
器の生成行列Ｇは次式（２７）で表される。次式（２
７）において、ＧＢ（Ｄ），Ｇ１（Ｄ），Ｇ２（Ｄ），
Ｇ３（Ｄ）は、それぞれ、次式（２８）乃至次式（３
１）で表される。
【０１８１】
【数２７】
【０１８２】
【数２８】
【０１８３】
【数２９】
【０１８４】
【数３０】
【０１８５】
【数３１】
【０１８６】また、ボーゼンクラフト型の畳み込み符号
化器の例としては、例えば図１５に示すように、３つの
シフトレジスタ２０３1，２０３2，２０３3と、１２個
の排他的論理和回路２０４1，２０４2，２０４3，２０
４4，２０４5，２０４6，２０４7，２０４8，２０４9，
２０４10，２０４11，２０４12及び１５個のＡＮＤゲー
トＧ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，
Ｇ１［４］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ
２［３］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３
［２］，Ｇ３［３］，Ｇ３［４］で表される組み合わせ
回路とを有し、符号化率が“２／３”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器において
も、ＡＮＤゲートＧ１［０］，Ｇ１［１］，Ｇ１
［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２
［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２［４］，Ｇ３
［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３
［４］は、符号構成により結線するか否かを示すもので
あり、全てのＡＮＤゲートが用いられるわけではなく、
組み合わせ回路が変化し、符号構成が変化するものであ
って、ステート数が最大で“２3＝８”のボーゼンクラ
フト型の畳み込み演算を行うことができるものである。
この畳み込み符号化器の生成行列Ｇは次式（３２）で表
される。次式（３２）において、Ｇ１１（Ｄ），Ｇ２１
（Ｄ），Ｇ３１（Ｄ），Ｇ１２（Ｄ），Ｇ２２（Ｄ），
Ｇ３２（Ｄ）は、それぞれ、次式（３３）乃至次式（３
８）で表される。
【０１８７】
【数３２】
【０１８８】
【数３３】
【０１８９】
【数３４】
【０１９０】
【数３５】
【０１９１】
【数３６】
【０１９２】
【数３７】
【０１９３】
【数３８】
【０１９４】一方、マッシィ型の畳み込み符号化器は、
遅延素子と組み合わせ回路とからなり、入力ビットのい
ずれかが組織成分としてそのまま出力される構成とされ
るものであり、遅延素子に対して時系列にデータが保持
されないものである。マッシィ型の畳み込み符号化器の
例としては、例えば図１６に示すように、３つのシフト
レジスタ２０５1，２０５2，２０５3と、４つの排他的
論理和回路２０６1，２０６2，２０６3，２０６4及び１
１個のＡＮＤゲートＧＢ［０］，ＧＢ［１］，ＧＢ
［２］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１
［３］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２
［３］で表される組み合わせ回路とを有し、符号化率が
“２／３”の畳み込み演算を行うものがある。なお、こ
の畳み込み符号化器においても、ＡＮＤゲートＧＢ
［０］，ＧＢ［１］，ＧＢ［２］，Ｇ１［０］，Ｇ１
［１］，Ｇ１［２］，Ｇ１［３］，Ｇ２［０］，Ｇ２
［１］，Ｇ２［２］，Ｇ２［３］は、符号構成により結
線するか否かを示すものであり、全てのＡＮＤゲートが
用いられるわけではなく、組み合わせ回路が変化し、符
号構成が変化するものであって、ステート数が最大で
“２3＝８”のマッシィ型の畳み込み演算を行うことが
できるものである。この畳み込み符号化器の生成行列Ｇ
は次式（３９）で表される。次式（３９）において、Ｇ
Ｂ（Ｄ），Ｇ１（Ｄ），Ｇ２（Ｄ）は、それぞれ、次式
（４０）乃至次式（４２）で表される。
【０１９５】
【数３９】
【０１９６】
【数４０】
【０１９７】
【数４１】
【０１９８】
【数４２】
【０１９９】また、マッシィ型の畳み込み符号化器の例
としては、例えば図１７に示すように、２つのシフトレ
ジスタ２０７1，２０７2と、３つの排他的論理和回路２
０８ 1，２０８2，２０８3及び１１個のＡＮＤゲートＧ
Ｂ［０］，ＧＢ［１］，Ｇ１［０］，Ｇ１［１］，Ｇ１
［２］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ３
［０］，Ｇ３［１］，Ｇ３［２］で表される組み合わせ
回路とを有し、符号化率が“３／３”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器において
も、ＡＮＤゲートＧＢ［０］，ＧＢ［１］，Ｇ１
［０］，Ｇ１［１］，Ｇ１［２］，Ｇ２［０］，Ｇ２
［１］，Ｇ２［２］，Ｇ３［０］，Ｇ３［１］，Ｇ３
［２］は、符号構成により結線するか否かを示すもので
あり、全てのＡＮＤゲートが用いられるわけではなく、
組み合わせ回路が変化し、符号構成が変化するものであ
って、ステート数が最大で“２2＝４”のマッシィ型の
畳み込み演算を行うことができるものである。この畳み
込み符号化器の生成行列Ｇは次式（４３）で表される。
次式（４３）において、ＧＢ（Ｄ），Ｇ１（Ｄ），Ｇ２
（Ｄ），Ｇ３（Ｄ）は、それぞれ、次式（４４）乃至次
式（４７）で表される。
【０２００】
【数４３】
【０２０１】
【数４４】
【０２０２】
【数４５】
【０２０３】
【数４６】
【０２０４】
【数４７】
【０２０５】ここで、符号情報生成回路１５１により生
成される情報について具体的に説明するために、各畳み
込み符号化器の具体例を示す。
【０２０６】まず、図１４に示したボーゼンクラフト型
の畳み込み符号化器としては、１５個のＡＮＤゲートＧ
０［０］，ＧＢ［２］，ＧＢ［３］，Ｇ１［０］，Ｇ１
［１］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２
［２］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３
［２］，Ｇ３［３］，Ｇ３［４］を結線すると、図１８
に示すように、４つのシフトレジスタ２０１1，２０
１2，２０１3，２０１4と、１１個の排他的論理和回路
２０２1，２０２4，２０２5，２０２7，２０２8，２０
２10，２０２12，２０２13，２０２14，２０２15，２０
２16とを有するものが考えられる。この畳み込み符号化
器は、１ビットの入力データｉ0を入力すると、この入
力データｉ0に対して畳み込み演算を行い、演算結果を
４ビットの出力データＯ0，Ｏ1，Ｏ2，Ｏ3として出力す
る。
【０２０７】この畳み込み符号化器におけるトレリスを
記述すると、図１９に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ／出力デー
タとの関係は、次表１に示すようになる。ここでは、ス
テートは、シフトレジスタ２０１4、シフトレジスタ２
０１3、シフトレジスタ２０１2及びシフトレジスタ２０
１1の内容を順次並べたものであり、“００００”、
“０００１”、“００１０”、“００１１”、“０１０
０”、“０１０１”、“０１１０”、“０１１１”、
“１０００”、“１００１”、“１０１０”、“１０１
１”、“１１００”、“１１０１”、“１１１０”、
“１１１１”のステート番号を、それぞれ、“０”、
“１”、“２”、“３”、“４”、“５”、“６”、
“７”、“８”、“９”、“１０”、“１１”、“１
２”、“１３”、“１４”、“１５”と表している。ま
た、入力データ／出力データは、ｉ0／Ｏ3，Ｏ2，Ｏ1，
Ｏ0である。
【０２０８】
【表１】
【０２０９】このように、図１８に示す畳み込み符号化
器におけるステート数は１６となり、トレリスは、各ス
テートから次時刻におけるステートへと２本のパスが到
達する構造であり、全３２本の枝を有する構造を有する
ものとなる。
【０２１０】符号情報生成部１５１は、この畳み込み符
号化器の場合、入力ビット数情報ＩＮとして“１ビッ
ト”を、型情報ＷＭとして“ボーゼンクラフト型”を、
メモリ数情報ＭＮとして“４”を、枝入出力情報ＢＩＯ
として表１に示すような各枝の入出力パターンを生成す
る。
【０２１１】また、図１５に示したボーゼンクラフト型
の畳み込み符号化器としては、９個のＡＮＤゲートＧ１
［２］，Ｇ１［３］，Ｇ２［０］，Ｇ２［４］，Ｇ３
［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３
［４］を結線すると、図２０に示すように、３つのシフ
トレジスタ２０３1，２０３2，２０３3と、６個の排他
的論理和回路２０４5，２０４6，２０４9，２０４10，
２０４11，２０４12とを有するものが考えられる。この
畳み込み符号化器は、２ビットの入力データｉ0，ｉ1を
入力すると、これらの入力データｉ0，ｉ1に対して畳み
込み演算を行い、演算結果を３ビットの出力データ
Ｏ0，Ｏ1，Ｏ2として出力する。
【０２１２】この畳み込み符号化器におけるトレリスを
記述すると、図２１に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ／出力デー
タとの関係は、次表２に示すようになる。ここでは、ス
テートは、シフトレジスタ２０３3、シフトレジスタ２
０３2及びシフトレジスタ２０３1の内容を順次並べたも
のであり、“０００”、“００１”、“０１０”、“０
１１”、“１００”、“１０１”、“１１０”、“１１
１”のステート番号を、それぞれ、“０”、“１”、
“２”、“３”、“４”、“５”、“６”、“７”と表
している。また、入力データ／出力データは、ｉ1，ｉ0
／Ｏ2，Ｏ1，Ｏ0である。
【０２１３】
【表２】
【０２１４】このように、図２０に示す畳み込み符号化
器におけるステート数は８となり、トレリスは、各ステ
ートから次時刻におけるステートへと４本のパスが到達
する構造であり、全３２本の枝を有するものとなる。
【０２１５】符号情報生成部１５１は、この畳み込み符
号化器の場合、入力ビット数情報ＩＮとして“２ビッ
ト”を、型情報ＷＭとして“ボーゼンクラフト型”を、
メモリ数情報ＭＮとして“３”を、枝入出力情報ＢＩＯ
として表２に示すような各枝の入出力パターンを生成す
る。
【０２１６】さらに、図１６に示したマッシィ型の畳み
込み符号化器としては、３つのＡＮＤゲートＧＢ
［２］，Ｇ１［２］，Ｇ２［１］を結線すると、図２２
に示すように、３つのシフトレジスタ２０５1，２０
５2，２０５3と、２つの排他的論理和回路２０６2，２
０６3とを有するものが考えられる。この畳み込み符号
化器は、２ビットの入力データｉ0，ｉ1を入力すると、
これらの入力データｉ0，ｉ1に対して再帰的組織畳み込
み演算を行い、演算結果を３ビットの出力データＯ0，
Ｏ1，Ｏ2として出力する。
【０２１７】この畳み込み符号化器におけるトレリスを
記述すると、図２３に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ／出力デー
タとの関係は、次表３に示すようになる。ここでは、ス
テートは、シフトレジスタ２０５1、シフトレジスタ２
０５2及びシフトレジスタ２０５3の内容を順次並べたも
のであり、“０００”、“００１”、“０１０”、“０
１１”、“１００”、“１０１”、“１１０”、“１１
１”のステート番号を、それぞれ、“０”、“１”、
“２”、“３”、“４”、“５”、“６”、“７”と表
している。また、入力データ／出力データは、ｉ1，ｉ0
／Ｏ2，Ｏ1，Ｏ0である。
【０２１８】
【表３】
【０２１９】このように、図２２に示す畳み込み符号化
器におけるステート数は８となり、トレリスは、各ステ
ートから次時刻におけるステートへと４本のパスが到達
する構造であり、全３２本の枝を有するものとなる。
【０２２０】符号情報生成部１５１は、この畳み込み符
号化器の場合、入力ビット数情報ＩＮとして“２ビッ
ト”を、型情報ＷＭとして“マッシィ型”を、メモリ数
情報ＭＮとして“３”を、枝入出力情報ＢＩＯとして表
３に示すような各枝の入出力パターンを生成する。
【０２２１】さらにまた、図１７に示したマッシィ型の
畳み込み符号化器としては、６個のＡＮＤゲートＧＢ
［１］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ２
［０］，Ｇ３［０］を結線すると、図２４に示すよう
に、２つのシフトレジスタ２０７1，２０７2と、３つの
排他的論理和回路２０８1，２０８2，２０８3とを有す
るものが考えられる。この畳み込み符号化器は、３ビッ
トの入力データｉ0，ｉ1，ｉ 2を入力すると、これらの
入力データｉ0，ｉ1，ｉ2に対して再帰的組織畳み込み
演算を行い、演算結果を３ビットの出力データＯ0，
Ｏ1，Ｏ2として出力する。
【０２２２】この畳み込み符号化器におけるトレリスを
記述すると、図２５に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ／出力デー
タとの関係は、次表４に示すようになる。ここでは、ス
テートは、シフトレジスタ２０７1及びシフトレジスタ
２０７2の内容を順次並べたものであり、“００”、
“０１”、“１０”、“１１”のステート番号を、それ
ぞれ、“０”、“１”、“２”、“３”と表している。
また、入力データ／出力データは、ｉ2，ｉ1，ｉ0／
Ｏ2，Ｏ1，Ｏ0である。
【０２２３】
【表４】
【０２２４】このように、図２４に示す畳み込み符号化
器におけるステート数は４となり、トレリスは、各ステ
ートから次時刻におけるステートへと４組のパラレルパ
スが到達する構造であり、全３２本の枝を有するものと
なる。
【０２２５】符号情報生成部１５１は、この畳み込み符
号化器の場合、入力ビット数情報ＩＮとして“３ビッ
ト”を、型情報ＷＭとして“マッシィ型”を、メモリ数
情報ＭＮとして“２”を、枝入出力情報ＢＩＯとして表
４に示すような各枝の入出力パターンを生成する。
【０２２６】このように、符号情報生成回路１５１は、
符号化装置１における要素符号化器に応じた符号情報を
生成する。特に、符号情報生成回路１５１は、符号に応
じたトレリス上の全ての枝の入出力パターンを算出し、
枝入出力情報ＢＩＯを生成するが、これについては、さ
らに後述する。符号情報生成回路１５１は、生成した入
力ビット数情報ＩＮを、終結情報生成回路１５３、受信
値及び事前確率情報１５４、Ｉγ算出回路１５６、Ｉγ
分配回路１５７、Ｉα算出回路１５８、Ｉβ算出回路１
５９、軟出力算出回路１６１、受信値又は事前確率情報
分離回路１６２、及び、硬判定回路１６５に供給する。
また、符号情報生成回路１５１は、生成した型情報ＷＭ
を、Ｉγ算出回路１５６、Ｉγ分配回路１５７、Ｉα算
出回路１５８及びＩβ算出回路１５９に供給する。さら
に、符号情報生成回路１５１は、生成したメモリ数情報
ＭＮを、終結情報生成回路１５３、Ｉγ分配回路１５
７、Ｉα算出回路１５８、Ｉβ算出回路１５９、及び、
軟出力算出回路１６１に供給する。さらにまた、符号情
報生成回路１５１は、生成した枝入出力情報ＢＩＯを、
Ｉγ分配回路１５７及び軟出力算出回路１６１に供給す
る。また、符号情報生成回路１５１は、生成した有効出
力位置情報ＰＥを内部消去情報生成回路１５２に供給す
る。
【０２２７】内部消去情報生成回路１５２は、外部から
供給される消去情報ＴＥＲＳと、符号情報生成回路１５
１から供給される有効出力位置情報ＰＥとに基づいて、
パンクチャパターンと有効出力位置とを総括的に考慮し
て得られる符号出力が存在しない位置を示す内部消去位
置情報ＩＥＲＳを生成する。
【０２２８】具体的には、内部消去情報生成回路１５２
は、例えば図２６に示すように、４つのＯＲゲート２１
１1，２１１2，２１１3，２１１4を有するものとして実
現することができる。
【０２２９】ＯＲゲート２１１1，２１１2，２１１3，
２１１4は、それぞれ、消去情報ＴＥＲＳと、符号情報
生成回路１５１から供給される有効出力位置情報ＰＥを
反転したデータとの論理和をとる。ＯＲゲート２１
１1，２１１2，２１１3，２１１4は、それぞれ、得られ
た論理和を内部消去位置情報ＩＥＲＳとして受信値及び
事前確率情報選択回路１５４に供給する。
【０２３０】このように、内部消去情報生成回路１５２
は、ＯＲゲート２１１1，２１１2，２１１3，２１１4に
よる論理和をとることによって、符号出力が存在しない
位置を示す内部消去位置情報ＩＥＲＳを生成する。
【０２３１】終結情報生成回路１５３は、外部から供給
される終結時刻情報ＴＴＮＰ及び終結ステート情報ＴＴ
ＮＳと、符号情報生成回路１５１から供給される入力ビ
ット数情報ＩＮ及びメモリ数情報ＭＮとに基づいて、符
号化装置１における終結情報を生成する。具体的には、
終結情報生成回路１５３は、終結時刻情報ＴＴＮＰ、終
結ステート情報ＴＴＮＳ、入力ビット数情報ＩＮ及びメ
モリ数情報ＭＮに基づいて、符号化装置１における終結
時刻を示す終結時刻情報ＴＰＭ及び終結ステートを示す
終結ステート情報ＴＳＭを生成する。
【０２３２】終結情報生成回路１５３は、例えば図２７
に示すように、複数のレジスタ２１２1，２１２2，２１
２3，２１２4，２１２5，２１２6と、複数のセレクタ２
１３ 1，２１３2，２１３3，２１３4，２１３5，２１
３6，２１３7，２１３8，２１３ 9と、ＡＮＤゲート２１
４とを有するものとして実現することができる。
【０２３３】レジスタ２１２1は、外部から供給される
終結時刻情報ＴＴＮＰを１クロックだけ保持し、保持し
た終結時刻情報ＴＴＮＰをレジスタ２１２2及びセレク
タ２１３3に供給する。
【０２３４】レジスタ２１２2は、レジスタ２１２1から
供給される終結時刻情報ＴＴＮＰを１クロックだけ保持
し、保持した終結時刻情報ＴＴＮＰをレジスタ２１２3
及びセレクタ２１３4に供給する。
【０２３５】レジスタ２１２3は、レジスタ２１２2から
供給される終結時刻情報ＴＴＮＰを１クロックだけ保持
し、保持した終結時刻情報ＴＴＮＰをセレクタ２１３5
に供給する。
【０２３６】レジスタ２１２4は、外部から供給される
終結ステート情報ＴＴＮＳを１クロックだけ保持し、保
持した終結ステート情報ＴＴＮＳをレジスタ２１２5及
びセレクタ２１３6に供給する。
【０２３７】レジスタ２１２5は、レジスタ２１２4から
供給される終結ステート情報ＴＴＮＳを１クロックだけ
保持し、保持した終結ステート情報ＴＴＮＳをレジスタ
２１２6及びセレクタ２１３7に供給する。
【０２３８】レジスタ２１２6は、レジスタ２１２5から
供給される終結ステート情報ＴＴＮＳを１クロックだけ
保持し、保持した終結ステート情報ＴＴＮＳをセレクタ
２１３8に供給する。
【０２３９】セレクタ２１３1は、入力ビット数情報Ｉ
Ｎに基づいて、メモリ数情報ＭＮのうち、例えば、符号
化装置１における要素符号化器のメモリ数が“１”であ
ることを示す情報と、メモリ数が“２”であることを示
す情報とのうち、いずれか一方を選択する。具体的に
は、セレクタ２１３1は、例えば、符号化装置１におけ
る入力ビット数が“１”である場合には、メモリ数が
“１”であることを示す情報を選択する。セレクタ２１
３1は、選択したデータを選択用の制御信号としてセレ
クタ２１３3に供給する。
【０２４０】セレクタ２１３2は、入力ビット数情報Ｉ
Ｎに基づいて、メモリ数情報ＭＮのうち、例えば、符号
化装置１における要素符号化器のメモリ数が“２”であ
ることを示す情報と、メモリ数が“３”であることを示
す情報とのうち、いずれか一方を選択する。具体的に
は、セレクタ２１３2は、例えば、符号化装置１におけ
る入力ビット数が“１”である場合には、メモリ数が
“２”であることを示す情報を選択する。セレクタ２１
３2は、選択したデータを選択用の制御信号としてセレ
クタ２１３4に供給する。
【０２４１】セレクタ２１３3は、セレクタ２１３1によ
り選択されたデータに基づいて、レジスタ２１２1から
供給される終結時刻情報ＴＴＮＰと値が“１”であるデ
ータとのうち、いずれか一方を選択する。具体的には、
セレクタ２１３3は、符号化装置１における要素符号化
器のメモリ数が“１”である場合には、レジスタ２１２
1から供給される終結時刻情報ＴＴＮＰを選択する。セ
レクタ２１３3は、選択したデータをＡＮＤゲート２１
４に供給する。
【０２４２】セレクタ２１３4は、セレクタ２１３2によ
り選択されたデータに基づいて、レジスタ２１２2から
供給される終結時刻情報ＴＴＮＰと値が“１”であるデ
ータとのうち、いずれか一方を選択する。具体的には、
セレクタ２１３4は、符号化装置１における要素符号化
器のメモリ数が“２”である場合には、レジスタ２１２
2から供給される終結時刻情報ＴＴＮＰを選択する。セ
レクタ２１３4は、選択したデータをＡＮＤゲート２１
４に供給する。
【０２４３】セレクタ２１３5は、メモリ数情報ＭＮに
基づいて、レジスタ２１２3から供給される終結時刻情
報ＴＴＮＰと値が“１”であるデータとのうち、いずれ
か一方を選択する。具体的には、セレクタ２１３5は、
符号化装置１における要素符号化器のメモリ数が“３”
である場合には、レジスタ２１２3から供給される終結
時刻情報ＴＴＮＰを選択する。セレクタ２１３5は、選
択したデータをＡＮＤゲート２１４に供給する。
【０２４４】セレクタ２１３6は、メモリ数情報ＭＮに
基づいて、レジスタ２１２4から供給される終結ステー
ト情報ＴＴＮＳと値が“０”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ２１３6
は、符号化装置１における要素符号化器のメモリ数が
“１”である場合には、レジスタ２１２4から供給され
る終結ステート情報ＴＴＮＳを選択する。セレクタ２１
３6は、選択したデータをセレクタ２１３8に供給する。
【０２４５】セレクタ２１３7は、メモリ数情報ＭＮに
基づいて、レジスタ２１２5から供給される終結ステー
ト情報ＴＴＮＳと値が“０”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ２１３7
は、符号化装置１における要素符号化器のメモリ数が
“２”である場合には、レジスタ２１２5から供給され
る終結ステート情報ＴＴＮＳを選択する。セレクタ２１
３7は、選択したデータをセレクタ２１３8に供給する。
【０２４６】セレクタ２１３8は、メモリ数情報ＭＮに
基づいて、レジスタ２１２6から供給される終結ステー
ト情報ＴＴＮＳと値が“０”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ２１３8
は、符号化装置１における要素符号化器のメモリ数が
“３”である場合には、レジスタ２１２6から供給され
る終結ステート情報ＴＴＮＳを選択する。セレクタ２１
３8は、選択したデータをセレクタ２１３8に供給する。
【０２４７】セレクタ２１３9は、入力ビット数情報Ｉ
Ｎに基づいて、外部から供給される終結ステート情報Ｔ
ＴＮＳと、セレクタ２１３6，２１３7，２１３8から供
給されるデータとのうち、いずれか一方を選択する。セ
レクタ２１３9は、選択したデータを終結ステート情報
ＴＳＭとして受信データ及び遅延用記憶回路１５５に供
給する。
【０２４８】ＡＮＤゲート２１４は、外部から供給され
る終結時刻情報ＴＴＮＰと、セレクタ２１３3，２１
３4，２１３5から供給されるデータとの論理積をとる。
ＡＮＤゲート２１４は、得られた論理積を終結時刻情報
ＴＰＭとして受信データ及び遅延用記憶回路１５５に供
給する。
【０２４９】このような終結情報生成回路１５３は、メ
モリ数情報ＭＮに基づいて、終結期間を把握し、この終
結期間に応じたデータの選択をセレクタ２１３3，２１
３4，２１３5，２１３6，２１３7，２１３8により行う
ことによって、任意の終結期間の終結情報を生成するこ
とができる。特に、終結情報生成回路１５３は、後述す
るように、符号化装置１における要素符号化器がボーゼ
ンクラフト型の畳み込み符号化器であった場合には、終
結情報として、入力ビット数分の情報を終結期間分だけ
生成することによって、終結ステートを明示する。ま
た、終結情報生成回路１５３は、後述するように、符号
化装置１における要素符号化器が例えばマッシィ型とい
ったボーゼンクラフト型の畳み込み符号化器以外のもの
であった場合には、終結情報として、終結ステートを示
す情報を１タイムスロットで生成することによって、終
結ステートを１タイムスロットで明示する。
【０２５０】受信値及び事前確率情報選択回路１５４
は、後述するように、任意の符号の復号を行うために設
けられるものである。受信値及び事前確率情報選択回路
１５４は、制御回路６０から供給される受信値形式情報
ＣＲＴＹと、符号情報生成回路１５１から供給される入
力ビット数情報ＩＮと、外部から供給される事前確率情
報消去情報ＴＥＡＰと、内部消去情報生成回路１５２か
ら供給される内部消去位置情報ＩＥＲＳとに基づいて、
入力した復号受信値ＴＳＲと外部情報又はインターリー
ブデータＴＥＸＴとのうち、軟出力復号を行うために必
要な情報を選択する。また、受信値及び事前確率情報選
択回路１５４は、後述するように、内部消去情報生成回
路１５２から供給される内部消去位置情報ＩＥＲＳに基
づいて、符号出力が存在しない位置を尤度が“０”のシ
ンボルに置き換える。すなわち、受信値及び事前確率情
報選択回路１５４は、符号出力が存在しない位置に相当
するビットが“０”であるか“１”であるかの確率が
“１／２”であるものとするような情報を出力する。
【０２５１】具体的には、受信値及び事前確率情報選択
回路１５４は、例えば、復号受信値ＴＳＲが４系統の復
号受信値ＴＳＲ０，ＴＳＲ１，ＴＳＲ２，ＴＳＲ３から
なるとともに、外部情報又はインターリーブデータＴＥ
ＸＴが３系統の外部情報又はインターリーブデータＴＥ
ＸＴ０，ＴＥＸＴ１，ＴＥＸＴ２からなるものとする
と、例えば図２８に示すように、１６個のセレクタ２１
５1，２１５2，２１５3，２１５4，２１５5，２１５6，
２１５7，２１５8，２１５9，２１５10，２１５ 11，２
１５12，２１５13，２１５14，２１５15，２１５16とを
有するものとして実現することができる。
【０２５２】セレクタ２１５1は、受信値形式情報ＣＲ
ＴＹに基づいて、復号受信値ＴＳＲ０と、外部情報又は
インターリーブデータＴＥＸＴ０とのうち、いずれか一
方を選択する。具体的には、セレクタ２１５1は、受信
値形式情報ＣＲＴＹが外部情報を示すものであった場合
には、外部情報又はインターリーブデータＴＥＸＴ０を
選択する。セレクタ２１５1は、選択したデータをセレ
クタ２１５8に供給する。
【０２５３】セレクタ２１５2は、受信値形式情報ＣＲ
ＴＹに基づいて、復号受信値ＴＳＲ１と、外部情報又は
インターリーブデータＴＥＸＴ１とのうち、いずれか一
方を選択する。具体的には、セレクタ２１５2は、受信
値形式情報ＣＲＴＹが外部情報を示すものであった場合
には、外部情報又はインターリーブデータＴＥＸＴ１を
選択する。セレクタ２１５2は、選択したデータをセレ
クタ２１５9に供給する。
【０２５４】セレクタ２１５3は、受信値形式情報ＣＲ
ＴＹに基づいて、復号受信値ＴＳＲ２と、外部情報又は
インターリーブデータＴＥＸＴ２とのうち、いずれか一
方を選択する。具体的には、セレクタ２１５3は、受信
値形式情報ＣＲＴＹが外部情報を示すものであった場合
には、外部情報又はインターリーブデータＴＥＸＴ２を
選択する。セレクタ２１５3は、選択したデータをセレ
クタ２１５10に供給する。
【０２５５】セレクタ２１５4は、受信値形式情報ＣＲ
ＴＹに基づいて、外部情報又はインターリーブデータＴ
ＥＸＴ０と、値が“０”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ２１５
4は、受信値形式情報ＣＲＴＹが外部情報を示すもので
あった場合には、値が“０”である事前確率情報を選択
する。セレクタ２１５4は、選択したデータをセレクタ
２１５12に供給する。
【０２５６】セレクタ２１５5は、受信値形式情報ＣＲ
ＴＹに基づいて、外部情報又はインターリーブデータＴ
ＥＸＴ１と、値が“０”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ２１５
5は、受信値形式情報ＣＲＴＹが外部情報を示すもので
あった場合には、値が“０”である事前確率情報を選択
する。セレクタ２１５5は、選択したデータをセレクタ
２１５13に供給する。
【０２５７】セレクタ２１５6は、受信値形式情報ＣＲ
ＴＹに基づいて、外部情報又はインターリーブデータＴ
ＥＸＴ２と、値が“０”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ２１５
6は、受信値形式情報ＣＲＴＹが外部情報を示すもので
あった場合には、値が“０”である事前確率情報を選択
する。セレクタ２１５6は、選択したデータをセレクタ
２１５14に供給する。
【０２５８】セレクタ２１５7は、受信値形式情報ＣＲ
ＴＹに基づいて、内部消去位置情報ＩＥＲＳのうち、例
えば、符号化装置１における要素符号化器から出力され
る出力ビットのうちの１シンボル目が存在しないことを
示す情報と、２シンボル目が存在しないことを示す情報
とのうち、いずれか一方を選択する。具体的には、セレ
クタ２１５7は、符号化装置１がＴＴＣＭ又はＳＣＴＣ
Ｍによる符号化を行うものでないことを受信値形式情報
ＣＲＴＹが示すものであった場合には、２シンボル目が
存在しないことを示す情報を選択する。セレクタ２１５
7は、選択したデータを選択用の制御信号としてセレク
タ２１５9に供給する。なお、このセレクタ２１５7によ
る選択動作は、符号化装置１がＴＴＣＭやＳＣＴＣＭに
よる符号化を行うものであった場合における消去動作に
起因するものである。すなわち、符号化装置１がＴＴＣ
ＭやＳＣＴＣＭによる符号化を行うものであった場合に
おける消去動作は、同相成分及び直交成分のシンボルを
ともに消去するものとなるため、セレクタ２１５7は、
２シンボル目が存在しないことを示す情報を選択するこ
とになる。
【０２５９】セレクタ２１５8は、内部消去位置情報Ｉ
ＥＲＳに基づいて、セレクタ２１５1から供給されるデ
ータと、値が“０”である情報とのうち、いずれか一方
を選択する。具体的には、セレクタ２１５8は、内部消
去位置情報ＩＥＲＳが符号化装置１における要素符号化
器から出力される出力ビットのうちの１シンボル目が存
在しないことを示すものであった場合には、値が“０”
である情報を選択する。セレクタ２１５8により選択さ
れたデータは、セレクタ２１５9，２１５10，２１
５14，２１５15，２１５16から供給されるデータととも
に束ねられ、選択受信値及び事前確率情報ＲＡＰとして
受信データ及び遅延用記憶回路１５５に供給される。
【０２６０】セレクタ２１５9は、セレクタ２１５7から
供給されるデータに基づいて、セレクタ２１５2から供
給されるデータと、値が“０”である情報とのうち、い
ずれか一方を選択する。具体的には、セレクタ２１５9
は、セレクタ２１５7から供給されるデータが符号化装
置１における要素符号化器から出力される出力ビットの
うちの２シンボル目が存在しないことを示すものであっ
た場合には、値が“０”である情報を選択する。セレク
タ２１５9により選択されたデータは、セレクタ２１
５8，２１５10，２１５14，２１５15，２１５16から供
給されるデータとともに束ねられ、選択受信値及び事前
確率情報ＲＡＰとして受信データ及び遅延用記憶回路１
５５に供給される。
【０２６１】セレクタ２１５10は、内部消去位置情報Ｉ
ＥＲＳに基づいて、セレクタ２１５ 3から供給されるデ
ータと、値が“０”である情報とのうち、いずれか一方
を選択する。具体的には、セレクタ２１５10は、内部消
去位置情報ＩＥＲＳが符号化装置１における要素符号化
器から出力される出力ビットのうちの３シンボル目が存
在しないことを示すものであった場合には、値が“０”
である情報を選択する。セレクタ２１５10により選択さ
れたデータは、セレクタ２１５8，２１５9，２１５14，
２１５15，２１５16から供給されるデータとともに束ね
られ、選択受信値及び事前確率情報ＲＡＰとして受信デ
ータ及び遅延用記憶回路１５５に供給される。
【０２６２】セレクタ２１５11は、内部消去位置情報Ｉ
ＥＲＳに基づいて、復号受信値ＴＳＲ３と、値が“０”
である情報とのうち、いずれか一方を選択する。具体的
には、セレクタ２１５11は、内部消去位置情報ＩＥＲＳ
が符号化装置１における要素符号化器から出力される出
力ビットのうちの４シンボル目が存在しないことを示す
ものであった場合には、値が“０”である情報を選択す
る。セレクタ２１５11は、選択したデータをセレクタ２
１５15に供給する。
【０２６３】セレクタ２１５12は、事前確率情報消去情
報ＴＥＡＰに基づいて、セレクタ２１５4から供給され
るデータと、値が“０”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ２１５12は、事
前確率情報消去情報ＴＥＡＰがパンクチャされているこ
とを示すものであった場合には、値が“０”である情報
を選択する。セレクタ２１５12は、選択したデータをセ
レクタ２１５15，２１５16に供給する。
【０２６４】セレクタ２１５13は、事前確率情報消去情
報ＴＥＡＰに基づいて、セレクタ２１５5から供給され
るデータと、値が“０”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ２１５13は、事
前確率情報消去情報ＴＥＡＰがパンクチャされているこ
とを示すものであった場合には、値が“０”である情報
を選択する。セレクタ２１５13は、選択したデータをセ
レクタ２１５16に供給する。
【０２６５】セレクタ２１５14は、事前確率情報消去情
報ＴＥＡＰに基づいて、セレクタ２１５6から供給され
るデータと、値が“０”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ２１５14は、事
前確率情報消去情報ＴＥＡＰがパンクチャされているこ
とを示すものであった場合には、値が“０”である情報
を選択する。セレクタ２１５14により選択されたデータ
は、セレクタ２１５8，２１５9，２１５10，２１５15，
２１５16から供給されるデータとともに束ねられ、選択
受信値及び事前確率情報ＲＡＰとして受信データ及び遅
延用記憶回路１５５に供給される。
【０２６６】セレクタ２１５15は、入力ビット数情報Ｉ
Ｎに基づいて、セレクタ２１５11から供給されるデータ
と、セレクタ２１５12から供給されるデータとのうち、
いずれか一方を選択する。具体的には、セレクタ２１５
15は、符号化装置１における要素符号化器の符号化率が
“１／ｎ”で表され、且つ、入力ビット数が“１”であ
ることを入力ビット数情報ＩＮが示すものであった場合
には、セレクタ２１５ 11から供給されるデータを選択す
る。セレクタ２１５15により選択されたデータは、セレ
クタ２１５8，２１５9，２１５10，２１５14，２１５16
から供給されるデータとともに束ねられ、選択受信値及
び事前確率情報ＲＡＰとして受信データ及び遅延用記憶
回路１５５に供給される。
【０２６７】セレクタ２１５16は、入力ビット数情報Ｉ
Ｎに基づいて、セレクタ２１５12から供給されるデータ
と、セレクタ２１５13から供給されるデータとのうち、
いずれか一方を選択する。具体的には、セレクタ２１５
16は、符号化装置１における要素符号化器の符号化率が
“１／ｎ”で表され、且つ、入力ビット数が“１”であ
ることを入力ビット数情報ＩＮが示すものであった場合
には、セレクタ２１５ 12から供給されるデータを選択す
る。セレクタ２１５16により選択されたデータは、セレ
クタ２１５8，２１５9，２１５10，２１５14，２１５15
から供給されるデータとともに束ねられ、選択受信値及
び事前確率情報ＲＡＰとして受信データ及び遅延用記憶
回路１５５に供給される。
【０２６８】このような受信値及び事前確率情報選択回
路１５４は、セレクタ２１５1，２１５2，２１５3，２
１５4，２１５5，２１５6により復号受信値ＴＳＲと外
部情報又はインターリーブデータＴＥＸＴとを選択する
ことによって、これらの復号受信値ＴＳＲと外部情報又
はインターリーブデータＴＥＸＴとを符号尤度として切
り替えることができ、軟出力復号を行うために入力され
るべき情報を適切に選択することができる。また、受信
値及び事前確率情報選択回路１５４は、セレクタ２１５
8，２１５9，２１５10，２１５11，２１５12，２１
５13，２１５14による選択動作を行うことによって、符
号出力が存在しない位置を尤度が“０”のシンボルに置
き換えることができる。
【０２６９】受信データ及び遅延用記憶回路１５５は、
図示しないが、例えば、複数バンクのＲＡＭと、制御回
路と、選択回路とを有する。受信データ及び遅延用記憶
回路１５５は、終結情報生成回路１５３から供給される
終結時刻情報ＴＰＭ及び終結ステート情報ＴＳＭと、受
信値及び事前確率情報選択回路１５４から供給される選
択受信値及び事前確率情報ＲＡＰとを記憶する。
【０２７０】そして、受信データ及び遅延用記憶回路１
５５は、内部の制御回路による制御の下に、記憶した終
結時刻情報ＴＰＭ及び終結ステート情報ＴＳＭのうち、
所定の情報を選択回路により選択し、Ｉα算出回路１５
８にて用いる終結情報ＴＡＬ、Ｉβ算出回路１５９にて
用いる終結情報ＴＢ０，ＴＢ１として出力する。終結情
報ＴＡＬは、所定の遅延が施された後、終結情報ＴＡＬ
ＤとしてＩα算出回路１５８に供給される。また、終結
情報ＴＢ０，ＴＢ１は、それぞれ、所定の遅延が施され
た後、終結情報ＴＢ０Ｄ，ＴＢ１ＤとしてＩβ算出回路
１５９に供給される。
【０２７１】また、受信データ及び遅延用記憶回路１５
５は、内部の制御回路による制御の下に、記憶した選択
受信値及び事前確率情報ＲＡＰのうち、所定の情報を選
択回路により選択し、Ｉα算出回路１５８にて用いる受
信データＤＡ、Ｉβ算出回路１５９にて用いる２系統の
受信データＤＢ０，ＤＢ１として出力する。受信データ
ＤＡは、Ｉγ算出回路１５６に供給されるとともに、所
定の遅延が施された後、遅延受信データＤＡＤとして受
信値又は事前確率情報分離回路１６２に供給される。ま
た、受信データＤＢ０，ＤＢ１は、それぞれ、Ｉγ算出
回路１５６に供給される。
【０２７２】なお、要素復号器５０は、連続データを処
理する方法として知られるいわゆるスライディングウィ
ンドウ処理を行うが、このスライディングウィンドウ処
理を行う際の受信データ及び遅延用記憶回路１５５及び
後述するＩβ記憶回路１６０におけるメモリマネジメン
トの手法として、本願出願人が既に国際特許出願してい
る国際公開番号ＷＯ９９／６２１８３号公報に記載され
ているものを採用している。すなわち、要素復号器５０
は、簡略的に説明すると、受信データ及び遅延用記憶回
路１５５から、所定の打ち切り長で区切られた受信デー
タを読み出し、Ｉβ記憶回路１６０によって、対数尤度
Ｉβを記憶することによって、最終的に対数軟出力Ｉλ
が本来の時系列順に求められるようなメモリマネジメン
トを行う。ただし、要素復号器５０は、国際公開番号Ｗ
Ｏ９９／６２１８３号公報に記載されているように、対
数尤度Ｉγを算出してからメモリマネジメントを行うの
ではなく、受信データを受信データ及び遅延用記憶回路
１５５に記憶してから、適切なメモリマネジメントの下
に受信データを読み出し、対数尤度Ｉγを算出してい
る。
【０２７３】さらに、受信データ及び遅延用記憶回路１
５５は、後述するように、遅延用のデータを記憶するこ
ともできる。すなわち、受信データ及び遅延用記憶回路
１５５は、受信値ＴＲと、エッジ検出回路８０から供給
されるエッジ信号ＴＥＩＬＳとを記憶し、軟出力復号回
路９０が要する処理時間と同時間だけ遅延させる。受信
データ及び遅延用記憶回路１５５は、受信値ＴＲを遅延
させて得られた遅延受信値ＰＤＲを、遅延受信値ＳＤＲ
としてセレクタ１２０3，１２０6に供給する。また、受
信データ及び遅延用記憶回路１５５は、エッジ信号ＴＥ
ＩＬＳを遅延させて得られた遅延エッジ信号ＰＤＩＬ
を、遅延エッジ信号ＳＤＩＬＳとしてセレクタ１２０5
に供給する。
【０２７４】Ｉγ算出回路１５６は、受信データ及び遅
延用記憶回路１５５から供給される受信データＤＡ，Ｄ
Ｂ０，ＤＢ１を用いて、対数尤度Ｉγを算出する。具体
的には、Ｉγ算出回路１５６は、“２．”の冒頭に記載
した表記に基づくと、受信値ｙt毎に、次式（４８）に
示す演算を行い、各時刻ｔにおける対数尤度Ｉγを算出
する。なお、次式（４８）に示すｓｇｎは、正負を識別
する符号を示す定数、すなわち、“＋１”又は“−１”
のいずれかである。この定数ｓｇｎは、要素復号器５０
が対数尤度として負値のみを扱う系として構成される場
合には、“＋１”をとり、要素復号器５０が対数尤度と
して正値のみを扱う系として構成される場合には、“−
１”をとる。すなわち、Ｉγ算出回路１５６は、受信値
ｙt毎に、符号の出力パターンと受信値により決定され
る確率γを対数表記した対数尤度Ｉγ又は確率γを対数
表記して正負識別符号を反転した対数尤度Ｉγを算出す
る。
【０２７５】
【数４８】
【０２７６】なお、以下では、必要に応じて、要素復号
器５０が対数尤度として負値又は正値のみを扱う系とし
て構成される場合における議論を行うものの、特に断り
がない場合は、定数ｓｇｎが“−１”である場合、すな
わち、要素復号器５０が対数尤度として正値のみを扱う
系として構成され、確率が高いものほど小さい値で表す
ものとして説明する。
【０２７７】このとき、Ｉγ算出回路１５６は、制御回
路６０から供給される受信値形式情報ＣＲＴＹ、事前確
率情報形式情報ＣＡＰＰ、及び、符号化装置１がＴＴＣ
ＭやＳＣＴＣＭによる符号化を行うものであった場合に
は信号点配置情報ＣＳＩＧと、符号情報生成回路１５１
から供給される入力ビット数情報ＩＮ及び型情報ＷＭと
に基づいて、対数尤度Ｉγを算出する。Ｉγ算出回路１
５６は、算出した対数尤度ＩγをＩγ分配回路１５７に
供給する。すなわち、Ｉγ算出回路１５６は、Ｉα算出
回路１５８にて用いる対数尤度Ｉγを対数尤度ＧＡとし
てＩγ分配回路１５７に供給するとともに、Ｉβ算出回
路１５９にて用いる対数尤度Ｉγを対数尤度ＧＢ０，Ｇ
Ｂ１としてＩγ分配回路１５７に供給する。
【０２７８】このようなＩγ算出回路１５６は、例えば
図２９に示すように、２系統の対数尤度Ｉβ０，Ｉβ１
のうち、対数尤度Ｉβ０を算出するために用いる対数尤
度Ｉγを算出するＩβ０用Ｉγ算出回路２２０1と、対
数尤度Ｉβ１を算出するために用いる対数尤度Ｉγを算
出するＩβ１用Ｉγ算出回路２２０2と、対数尤度Ｉα
を算出するために用いる対数尤度Ｉγを算出するＩα用
Ｉγ算出回路２２０3とを有するものとして実現するこ
とができる。ここで、これらのＩβ０用Ｉγ算出回路２
２０1、Ｉβ１用Ｉγ算出回路２２０2及びＩα用Ｉγ算
出回路２２０3は、入力されるデータが異なるのみで同
一の構成で実現できることから、ここでは、Ｉβ０用Ｉ
γ算出回路２２０1のみの説明を行い、Ｉβ１用Ｉγ算
出回路２２０2及びＩα用Ｉγ算出回路２２０3の説明は
図示とともに省略する。
【０２７９】Ｉβ０用Ｉγ算出回路２２０1は、情報・
符号Ｉγ算出回路２２１と、Ｉγ正規化回路２２２とを
有する。
【０２８０】情報・符号Ｉγ算出回路２２１は、後述す
るように、受信値及び事前確率情報からなる受信データ
ＤＢ０を入力すると、受信値形式情報ＣＲＴＹ、事前確
率情報形式情報ＣＡＰＰ、信号点配置情報ＣＳＩＧ及び
入力ビット数情報ＩＮに基づいて、あり得る全ての入出
力パターン分の対数尤度Ｉγ又は少なくとも一部の入出
力パターン分の対数尤度Ｉγを算出する。
【０２８１】このとき、情報・符号Ｉγ算出回路２２１
は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化
を行うものでない場合には、入力した受信データＤＢ０
から、事前確率情報といわゆる通信路値との和を対数尤
度Ｉγとして算出する。
【０２８２】また、情報・符号Ｉγ算出回路２２１は、
符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行
うものであった場合には、入力した受信データＤＢ０の
内積を算出することによって、対数尤度Ｉγを算出す
る。これは、Ｉ／Ｑ平面上でのユークリッド距離が対数
尤度Ｉγとなるが、ＰＳＫ変調方式の場合には、符号化
装置からの出力の送信振幅が一定値をとることから、ユ
ークリッド距離を求めることは、内積を求めることと等
価となるからである。
【０２８３】情報・符号Ｉγ算出回路２２１は、算出し
た対数尤度Ｉγを、Ｉγ正規化回路２２２に供給する。
【０２８４】Ｉγ正規化回路２２２は、後述するよう
に、情報・符号Ｉγ算出回路２２１による演算結果の分
布の偏りを是正するための正規化を行う。具体的には、
Ｉγ正規化回路２２２は、情報・符号Ｉγ算出回路２２
１により算出された複数の対数尤度Ｉγのうち、確率が
最大値を有するものに対応する対数尤度を、とり得る確
率の最大値に対応する対数尤度に合わせるように、各対
数尤度に対して所定の演算を施す。すなわち、Ｉγ正規
化回路２２２は、要素復号器５０が対数尤度を負値とし
て扱う場合には、情報・符号Ｉγ算出回路２２１により
算出された複数の対数尤度Ｉγのうち、最大値を有する
ものを、要素復号器５０が表現可能な最大値に合わせる
ように、複数の対数尤度Ｉγのそれぞれに対して所定の
値を加算するような正規化を行う。また、Ｉγ正規化回
路２２２は、要素復号器５０が対数尤度を正値として扱
う場合には、情報・符号Ｉγ算出回路２２１により算出
された複数の対数尤度Ｉγのうち、最小値を有するもの
を、要素復号器５０が表現可能な最小値に合わせるよう
に、複数の対数尤度Ｉγのそれぞれから所定の値を減算
するような正規化を行う。Ｉγ正規化回路２２２は、正
規化後の対数尤度Ｉγを、必要なダイナミックレンジに
応じてクリッピングを行い、対数尤度ＧＢ０としてＩγ
分配回路１５７に供給する。
【０２８５】このようなＩβ０用Ｉγ算出回路２２０1
は、対数尤度Ｉβ０を算出するために用いる対数尤度Ｉ
γを算出し、対数尤度ＧＢ０としてＩγ分配回路１５７
に供給する。
【０２８６】また、Ｉβ１用Ｉγ算出回路２２０2は、
Ｉβ０用Ｉγ算出回路２２０1に入力される受信データ
ＤＢ０の代わりに、受信データＤＢ１を入力し、Ｉβ０
用Ｉγ算出回路２２０1と同様の処理を行う。Ｉβ１用
Ｉγ算出回路２２０2は、対数尤度Ｉβ１を算出するた
めに用いる対数尤度Ｉγを算出し、対数尤度ＧＢ１とし
てＩγ分配回路１５７に供給する。
【０２８７】同様に、Ｉα用Ｉγ算出回路２２０3は、
Ｉβ０用Ｉγ算出回路２２０1に入力される受信データ
ＤＢ０の代わりに、受信データＤＡを入力し、Ｉβ０用
Ｉγ算出回路２２０1と同様の処理を行う。Ｉα用Ｉγ
算出回路２２０3は、対数尤度Ｉαを算出するために用
いる対数尤度Ｉγを算出し、対数尤度ＧＡとしてＩγ分
配回路１５７に供給する。
【０２８８】このようなＩγ算出回路１５６は、受信デ
ータＤＡ，ＤＢ０，ＤＢ１を用いて、対数尤度Ｉγとし
て算出した対数尤度ＧＡ，ＧＢ０，ＧＢ１を生成し、こ
れらの対数尤度ＧＡ，ＧＢ０，ＧＢ１をＩγ分配回路１
５７に供給する。
【０２８９】Ｉγ分配回路１５７は、後述するように、
Ｉγ算出回路１５６から供給される対数尤度ＧＡ，ＧＢ
０，ＧＢ１を、それぞれ、符号構成に応じて分配する。
すなわち、Ｉγ分配回路１５７は、符号構成に応じたト
レリス上の枝に対応するように、対数尤度ＧＡ，ＧＢ
０，ＧＢ１を分配する。このとき、Ｉγ分配回路１５７
は、制御回路６０から供給される生成行列情報ＣＧと、
符号情報生成回路１５１から供給される入力ビット数情
報ＩＮ、型情報ＷＭ、メモリ数情報ＭＮ及び枝入出力情
報ＢＩＯとに基づいて、対数尤度ＧＡ，ＧＢ０，ＧＢ１
を分配する。
【０２９０】また、Ｉγ分配回路１５７は、後述するよ
うに、トレリス上にパラレルパスが存在する符号を復号
する際には、これらのパラレルパスを束ねる機能を兼ね
備える。
【０２９１】Ｉγ分配回路１５７は、分配して得られた
対数尤度ＩγをＩα算出回路１５８及びＩβ算出回路１
５９に供給する。すなわち、Ｉγ分配回路１５７は、Ｉ
α算出回路１５８にて用いる対数尤度Ｉγを対数尤度Ｄ
ＧＡとしてＩα算出回路１５８に供給するとともに、Ｉ
β算出回路１５９にて用いる対数尤度Ｉγを対数尤度Ｄ
ＧＢ０，ＤＧＢ１としてＩβ算出回路１５９に供給す
る。また、Ｉγ分配回路１５７は、後述するように、パ
ラレルパスを束ねない状態で得られる対数尤度Ｉγを対
数尤度ＤＧＡＢとしてＩα算出回路１５８に供給する。
【０２９２】具体的には、Ｉγ分配回路１５７は、例え
ば図３０に示すように、符号構成に応じたトレリス上の
枝の入出力情報を算出する枝入出力情報算出回路２２３
と、２系統の対数尤度Ｉβ０，Ｉβ１のうち、対数尤度
Ｉβ０を算出するために用いる対数尤度Ｉγを分配する
Ｉβ０用Ｉγ分配回路２２４1と、対数尤度Ｉβ１を算
出するために用いる対数尤度Ｉγを分配するＩβ１用Ｉ
γ分配回路２２４2と、対数尤度Ｉαを算出するために
用いる対数尤度Ｉγを分配するＩα用Ｉγ分配回路２２
４3と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Ｉβ０を算出するために用いる当該パラ
レルパスを処理するＩβ０用パラレルパス処理回路２２
５1と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Ｉβ１を算出するために用いる当該パラ
レルパスを処理するＩβ１用パラレルパス処理回路２２
５2と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Ｉαを算出するために用いる当該パラレ
ルパスを処理するＩα用パラレルパス処理回路２２５3
とを有するものとして実現することができる。
【０２９３】枝入出力情報算出回路２２３は、生成行列
情報ＣＧと、入力ビット数情報ＩＮと、型情報ＷＭと、
メモリ数情報ＭＮと、枝入出力情報ＢＩＯとに基づい
て、符号構成を識別し、当該符号構成に対応するトレリ
ス上の枝の時間軸とは逆順に沿った枝入出力情報を算出
する。枝入出力情報算出回路２２３は、算出した枝入出
力情報ＢＩをＩβ０用Ｉγ分配回路２２４1及びＩβ１
用Ｉγ分配回路２２４2に供給する。
【０２９４】Ｉβ０用Ｉγ分配回路２２４1は、対数尤
度ＧＢ０を入力すると、枝入出力情報ＢＩに基づいて、
符号構成に応じた分配を行う。Ｉβ０用Ｉγ分配回路２
２４ 1は、分配して得られた対数尤度ＰＧＢ０をＩβ０
用パラレルパス処理回路２２５1に供給する。
【０２９５】Ｉβ１用Ｉγ分配回路２２４2は、対数尤
度ＧＢ１を入力すると、枝入出力情報ＢＩに基づいて、
符号構成に応じた分配を行う。Ｉβ１用Ｉγ分配回路２
２４ 2は、分配して得られた対数尤度ＰＧＢ１をＩβ１
用パラレルパス処理回路２２５2に供給する。
【０２９６】Ｉα用Ｉγ分配回路２２４3は、対数尤度
ＧＡを入力すると、枝入出力情報ＢＩＯに基づいて、符
号構成に応じた分配を行う。Ｉα用Ｉγ分配回路２２４
3は、分配して得られた対数尤度ＰＧＡをＩα用パラレ
ルパス処理回路２２５3に供給する。また、Ｉα用Ｉγ
分配回路２２４3は、分配して得られた対数尤度ＰＧＡ
を、対数尤度ＤＧＡＢとしてＩα算出回路１５８に供給
する。
【０２９７】Ｉβ０用パラレルパス処理回路２２５
1は、後述するように、対数尤度ＰＧＢ０を入力する
と、この対数尤度ＰＧＢ０がパラレルパスに対応するも
のであった場合には、対数尤度ＰＧＢ０を束ね、対数尤
度ＤＧＢ０、すなわち、対数尤度Ｉβ０を算出するため
に用いる対数尤度Ｉγとして出力する。また、Ｉβ０用
パラレルパス処理回路２２５1は、入力した対数尤度Ｐ
ＧＢ０がパラレルパスに対応するものでなかった場合に
は、この対数尤度ＰＧＢ０を対数尤度ＤＧＢ０としてそ
のまま出力する。このとき、Ｉβ０用パラレルパス処理
回路２２５1は、入力ビット数情報ＩＮに基づいて、出
力すべき対数尤度ＤＧＢ０を選択する。
【０２９８】具体的には、Ｉβ０用パラレルパス処理回
路２２５1は、図３１に示すように、復号の対象とする
符号のステート数のうちの最大値の数のパラレルパス用
ｌｏｇ−ｓｕｍ演算回路２２６nと、２対１の選択を行
うセレクタ２２７とを有する。ここでは、Ｉβ０用パラ
レルパス処理回路２２５1は、トレリス上にパラレルパ
スが存在する符号のうち、最大で３２本の枝を有するト
レリスで表され且つ最大で４ステートを有する符号、よ
り具体的には、４ステートに対して各ステートに８本の
パスが到達するようなパラレルパスがトレリス上に存在
する符号の復号を行うものとし、３２本の枝を１６個の
対数尤度Ｉγに変換するための１６個のパラレルパス用
ｌｏｇ−ｓｕｍ演算回路２２６1，２２６2，２２６3，
・・・，２２６16を有するものとする。
【０２９９】パラレルパス用ｌｏｇ−ｓｕｍ演算回路２
２６1は、図３２に示すように、２つの差分器２２９1，
２２９2と、３つのセレクタ２３０，２３１，２３３
と、これらのセレクタ２３０，２３１，２３３による選
択動作を制御するための制御信号を生成する選択用制御
信号生成回路２３２と、いわゆるｌｏｇ−ｓｕｍ補正に
おける補正項の値をテーブルとして記憶するＲＯＭ（Re
ad Only Memory）等から構成されるルックアップテーブ
ル２３４と、加算器２３５とを有する。これらの各部の
うち、差分器２２９1，２２９2、セレクタ２３０，２３
１及び選択用制御信号生成回路２３２は、比較及び絶対
値算出回路２２８を構成する。
【０３００】比較及び絶対値算出回路２２８は、入力し
た２つのデータの大小を比較し、これらの２つのデータ
の差分値の絶対値を算出する。
【０３０１】差分器２２９1は、３２通りの対数尤度Ｉ
γの集合である対数尤度ＰＧＢ０のうち、２つの対数尤
度Ｉγである対数尤度ＰＧ００と対数尤度ＰＧ０１との
差分をとる。厳密には、差分器２２９1は、対数尤度Ｐ
Ｇ００，ＰＧ０１が、それぞれ、例えば９ビットからな
るものとすると、対数尤度ＰＧ００の下位６ビットのデ
ータの最上位ビットに“１”を付したものと、対数尤度
ＰＧ０１の下位６ビットのデータの最上位ビットに
“０”を付したものとの差分をとる。差分器２２９
1は、算出した差分値ＤＡ１をセレクタ２３０及び選択
用制御信号生成回路２３２に供給する。
【０３０２】差分器２２９2は、対数尤度ＰＧ０１と対
数尤度ＰＧ００との差分をとる。厳密には、差分器２２
９2は、対数尤度ＰＧ００，ＰＧ０１が、それぞれ、例
えば９ビットからなるものとすると、対数尤度ＰＧ０１
の下位６ビットのデータの最上位ビットに“１”を付し
たものと、対数尤度ＰＧ００の下位６ビットのデータの
最上位ビットに“０”を付したものとの差分をとる。差
分器２２９2は、算出した差分値ＤＡ０をセレクタ２３
０及び選択用制御信号生成回路２３２に供給する。
【０３０３】セレクタ２３０は、選択用制御信号生成回
路２３２から供給される制御信号ＳＬ１に基づいて、差
分器２２９1から供給される差分値ＤＡ１と、差分器２
２９2から供給される差分値ＤＡ０とのうち、値が大き
いものを選択する。セレクタ２３０は、選択して得られ
たデータＣＡをセレクタ２３１に供給する。
【０３０４】セレクタ２３１は、選択用制御信号生成回
路２３２から供給される制御信号ＳＬ２に基づいて、セ
レクタ２３０から供給されるデータＣＡと、所定の値Ｍ
を有するデータとのうち、いずれか一方を選択する。具
体的には、データＣＡとして供給される差分値に対する
補正項の値は、所定の値に漸近する性質を有しているこ
とから、セレクタ２３１は、データＣＡの値が所定の値
Ｍを超過している場合には、所定の値Ｍを有するデータ
を選択する。セレクタ２３１は、選択して得られたデー
タＤＭをルックアップテーブル２３４に供給する。
【０３０５】選択用制御信号生成回路２３２は、対数尤
度ＰＧ００，ＰＧ０１と、差分値ＤＡ１，ＤＡ０とに基
づいて、セレクタ２３０，２３３による選択動作を制御
するための制御信号ＳＬ１を生成するとともに、セレク
タ２３１による選択動作を制御するための制御信号ＳＬ
２を生成する。この際、選択用制御信号生成回路２３２
は、対数尤度ＰＧ００，ＰＧ０１に基づいて、メトリッ
クの上位ビットと下位ビットとを分割して、選択用の判
定文を示す制御信号ＳＬ１，ＳＬ２を生成するが、これ
については後述する。
【０３０６】このような比較及び絶対値算出回路２２８
は、対数尤度ＰＧ００，ＰＧ０１の差分値の絶対値を算
出する。この際、比較及び絶対値算出回路２２８におい
ては、後述するように、差分器２２９1に供給されるデ
ータは、対数尤度ＰＧ００，ＰＧ０１が、それぞれ、例
えば９ビットからなるものとすると、対数尤度ＰＧ００
の下位６ビットのデータの最上位ビットに“１”を付し
たものと、対数尤度ＰＧ０１の下位６ビットのデータの
最上位ビットに“０”を付したものとである。同様に、
比較及び絶対値算出回路２２８においては、差分器２２
９2に供給されるデータは、対数尤度ＰＧ００の下位６
ビットのデータの最上位ビットに“０”を付したもの
と、対数尤度ＰＧ０１の下位６ビットのデータの最上位
ビットに“１”を付したものとである。すなわち、差分
器２２９1，２２９2には、対数尤度ＰＧ００，ＰＧ０１
のうちの下位ビットの最上位ビットに“１”又は“０”
が付されたデータが供給されるが、これは、対数尤度Ｐ
Ｇ００，ＰＧ０１の大小比較を高速に行うためであり、
また、選択用制御信号生成回路２３２によって、メトリ
ックの上位ビットと下位ビットとを分割して、選択用の
判定文を作成することに関係がある。これについては後
述するものとする。
【０３０７】セレクタ２３３は、選択用制御信号生成回
路２３２から供給される制御信号ＳＬ１に基づいて、対
数尤度ＰＢ００，ＰＧ０１のうち、値が小さいものを選
択する。セレクタ２３３は、選択して得られたデータＳ
ＰＧを加算器２３５に供給する。
【０３０８】ルックアップテーブル２３４は、ｌｏｇ−
ｓｕｍ補正における補正項の値をテーブルとして記憶す
る。ルックアップテーブル２３４は、セレクタ２３１か
ら供給されるデータＤＭの値に対応する補正項の値をテ
ーブルから読み出し、データＲＤＭとして加算器２３５
に供給する。
【０３０９】加算器２３５は、セレクタ２３３から供給
されるデータＳＰＧと、ルックアップテーブル２３４か
ら供給されるデータＲＤＭとを加算し、対数尤度Ｉγを
算出する。加算器２３５は、算出した対数尤度Ｉγを対
数尤度ＰＰＧ００としてセレクタ２２７に供給する。
【０３１０】このようなパラレルパス用ｌｏｇ−ｓｕｍ
演算回路２２６1は、パラレルパスに対応する２つの対
数尤度ＰＧ００，ＰＧ０１を束ね、対数尤度ＰＰＧ００
としてセレクタ２２７に供給する。
【０３１１】パラレルパス用ｌｏｇ−ｓｕｍ演算回路２
２６2は、パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２
６1と同様の構成からなり、パラレルパスに対応する２
つの対数尤度ＰＧ０２，ＰＧ０３を束ね、対数尤度ＰＰ
Ｇ０１としてセレクタ２２７に供給する。
【０３１２】また、パラレルパス用ｌｏｇ−ｓｕｍ演算
回路２２６3は、パラレルパス用ｌｏｇ−ｓｕｍ演算回
路２２６1と同様の構成からなり、パラレルパスに対応
する２つの対数尤度ＰＧ０４，ＰＧ０５を束ね、対数尤
度ＰＰＧ０２としてセレクタ２２７に供給する。
【０３１３】さらに、パラレルパス用ｌｏｇ−ｓｕｍ演
算回路２２６16は、パラレルパス用ｌｏｇ−ｓｕｍ演算
回路２２６1と同様の構成からなり、パラレルパスに対
応する２つの対数尤度ＰＧ０３０，ＰＧ０３１を束ね、
対数尤度ＰＰＧ１５としてセレクタ２２７に供給する。
【０３１４】このように、複数のパラレルパス用ｌｏｇ
−ｓｕｍ演算回路２２６nは、それぞれ、パラレルパス
に対応する２つの対数尤度を束ねる。各パラレルパス用
ｌｏｇ−ｓｕｍ演算回路２２６nにより束ねられて得ら
れた対数尤度ＰＰＧ００，ＰＰＧ０１，ＰＰＧ０２，・
・・，ＰＰＧ１５は、対数尤度ＰＰＧとしてセレクタ２
２７に供給される。
【０３１５】Ｉβ０用パラレルパス処理回路２２５1に
おいて、セレクタ２２７は、入力ビット数情報ＩＮに基
づいて、Ｉβ０用Ｉγ分配回路２２４1から供給される
対数尤度ＰＧＢ０のうち、下位のメトリックに相当する
ものと、各パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２
６nから供給される対数尤度ＰＰＧとのうち、いずれか
一方を選択する。具体的には、セレクタ２２７は、符号
化装置１における要素符号化器がトレリス上にパラレル
パスが存在する符号化を行うものであった場合には、対
数尤度ＰＰＧを選択する。すなわち、ここでは、セレク
タ２２７による選択動作を制御するための制御信号とし
て、入力ビット数情報ＩＮを用いているが、実際には、
トレリス上にパラレルパスが存在する符号であるか否か
を示す制御信号がセレクタ２２７に入力される。
【０３１６】このようなＩβ０用パラレルパス処理回路
２２５1は、対数尤度ＰＧＢ０を入力すると、この対数
尤度ＰＧＢ０がパラレルパスに対応するものであった場
合には、セレクタ２２７によって、束ねられた対数尤度
ＰＰＧを選択し、この対数尤度ＰＰＧと、対数尤度ＰＧ
Ｂ０のうち、上位のメトリックに相当するものとを併
せ、対数尤度ＤＧＢ０としてＩβ算出回路１５９に供給
する。また、Ｉβ０用パラレルパス処理回路２２５
1は、対数尤度ＰＧＢ０がパラレルパスに対応するもの
でなかった場合には、この対数尤度ＰＧＢ０を対数尤度
ＤＧＢ０としてそのまま出力する。
【０３１７】Ｉβ１用パラレルパス処理回路２２５
2は、Ｉβ０用パラレルパス処理回路２２５1と同様の構
成からなるため、詳細な説明は省略するが、対数尤度Ｐ
ＧＢ１を入力すると、この対数尤度ＰＧＢ１がパラレル
パスに対応するものであった場合には、対数尤度ＰＧＢ
１を束ね、対数尤度ＤＧＢ１、すなわち、対数尤度Ｉβ
１を算出するために用いる対数尤度ＩγとしてＩβ算出
回路１５９に供給する。また、Ｉβ１用パラレルパス処
理回路２２５2は、入力した対数尤度ＰＧＢ１がパラレ
ルパスに対応するものでなかった場合には、この対数尤
度ＰＧＢ１を対数尤度ＤＧＢ１としてそのままＩβ算出
回路１５９に供給する。
【０３１８】また、Ｉα用パラレルパス処理回路２２５
3も、Ｉβ０用パラレルパス処理回路２２５1と同様の構
成からなるため、詳細な説明は省略するが、対数尤度Ｐ
ＧＡを入力すると、この対数尤度ＰＧＡがパラレルパス
に対応するものであった場合には、対数尤度ＰＧＡを束
ね、対数尤度ＤＧＡ、すなわち、対数尤度Ｉαを算出す
るために用いる対数尤度ＩγとしてＩα算出回路１５８
に供給する。また、Ｉα用パラレルパス処理回路２２５
3は、入力した対数尤度ＰＧＡがパラレルパスに対応す
るものでなかった場合には、この対数尤度ＰＧＡを対数
尤度ＤＧＡとしてそのままＩα算出回路１５８に供給す
る。
【０３１９】このようなＩγ分配回路１５７は、対数尤
度ＧＡ，ＧＢ０，ＧＢ１を、それぞれ、符号構成に応じ
て分配し、さらに、トレリス上にパラレルパスが存在す
る符号を復号する際には、これらのパラレルパスを束
ね、得られた対数尤度ＤＧＡ，ＤＧＡＢをＩα算出回路
１５８に供給するとともに、得られた対数尤度ＤＧＢ
０，ＤＧＢ１をＩβ算出回路１５９に供給する。
【０３２０】Ｉα算出回路１５８は、Ｉγ分配回路１５
７から供給される対数尤度ＤＧＡ，ＤＧＡＢを用いて、
対数尤度Ｉαを算出する。具体的には、Ｉα算出回路１
５８は、“２．”の冒頭に記載した表記に基づくと、対
数尤度Ｉγを用いて、次式（４９）に示す演算を行い、
各時刻ｔにおける対数尤度Ｉαを算出する。なお、次式
（４９）における演算子“＃”は、いわゆるｌｏｇ−ｓ
ｕｍ演算を示すものであり、入力“０”でステートｍ’
からステートｍへと遷移するときにおける対数尤度と、
入力“１”でステートｍ’’からステートｍへと遷移す
るときにおける対数尤度とのｌｏｇ−ｓｕｍ演算を示す
ものである。より具体的には、Ｉα算出回路１５８は、
定数ｓｇｎが“＋１”の場合には、次式（５０）に示す
演算を行うことによって、一方、定数ｓｇｎが“−１”
の場合には、次式（５１）に示す演算を行うことによっ
て、各時刻ｔにおける対数尤度Ｉαを算出する。すなわ
ち、Ｉα算出回路１５８は、対数尤度Ｉγに基づいて、
受信値ｙt毎に、符号化開始ステートから時系列順に各
ステートに至る確率αを対数表記した対数尤度Ｉα又は
確率αを対数表記して正負識別符号を反転した対数尤度
Ｉαを算出する。
【０３２１】
【数４９】
【０３２２】
【数５０】
【０３２３】
【数５１】
【０３２４】このとき、Ｉα算出回路１５８は、制御回
路６０から供給される生成行列情報ＣＧと、符号情報生
成回路１５１から供給される入力ビット数情報ＩＮ、型
情報ＷＭ及びメモリ数情報ＭＮと、受信データ及び遅延
用記憶回路１５５から供給される終結情報ＴＡＬＤとに
基づいて、対数尤度Ｉαを算出する。Ｉα算出回路１５
８は、算出した対数尤度Ｉαと対数尤度Ｉγとの和を軟
出力算出回路１６１に供給する。すなわち、Ｉα算出回
路１５８は、後述するように、算出した対数尤度Ｉαを
そのまま出力するのではなく、対数軟出力Ｉλの算出に
用いる対数尤度Ｉαと対数尤度Ｉγとの和を、データＡ
Ｇとして出力する。
【０３２５】具体的には、Ｉα算出回路１５８は、例え
ば図３３に示すように、制御信号を生成する制御信号生
成回路２４０と、トレリス上の各ステートから次時刻に
おけるステートへと２本のパスが到達するような符号に
対して、加算比較選択（addcompare select）処理及び
ｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う
加算比較選択回路２４１と、トレリス上の各ステートか
ら次時刻におけるステートへと４本、又は、符号によっ
ては８本のパスが到達するような符号に対して、加算比
較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加
する処理を行う加算比較選択回路２４２と、対数尤度Ｉ
αと対数尤度Ｉγとの和を算出するＩα＋Ｉγ算出回路
２４３と、３対１の選択を行うセレクタ２４４とを有す
るものとして実現することができる。
【０３２６】制御信号生成回路２４０は、生成行列情報
ＣＧ、入力ビット数情報ＩＮ、型情報ＷＭ及びメモリ数
情報ＭＮを用いて、トレリス上の各ステートから次時刻
におけるステートへと４本のパスが到達するような符号
における遷移元のステートを算出し、制御信号ＰＳＴと
して加算比較選択回路２４２に供給する。
【０３２７】加算比較選択回路２４１は、トレリス上の
各ステートから次時刻におけるステートへと２本のパス
が到達するような符号に対して、加算比較選択処理及び
ｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う
ことによって、ｌｏｇ−ｓｕｍ演算を行う。
【０３２８】具体的には、加算比較選択回路２４１は、
図３４に示すように、トレリス上の各ステートから次時
刻におけるステートへと２本のパスが到達するような符
号のうち、復号の対象とする符号のステート数のうちの
最大値の数のｌｏｇ−ｓｕｍ演算回路２４５nを有す
る。ここでは、加算比較選択回路２４１は、最大で１６
ステートを有する符号の復号を行うものとし、１６個の
ｌｏｇ−ｓｕｍ演算回路２４５1，２４５2，２４５3，
・・・，２４５16を有するものとする。
【０３２９】これらのｌｏｇ−ｓｕｍ演算回路２４
５1，２４５2，２４５3，・・・，２４５16には、それ
ぞれ、トレリス上の遷移に基づいて、トレリス上の出力
パターンに対応する枝の対数尤度Ｉγと、各ステートに
おける１時刻前の対数尤度Ｉαが供給される。すなわ
ち、ｌｏｇ−ｓｕｍ演算回路２４５1，２４５2，２４５
3，・・・，２４５16には、それぞれ、対数尤度ＤＧＡ
のうち、トレリス上の出力パターンに対応する枝の対数
尤度Ｉγに相当するものと、算出した１時刻前の対数尤
度ＡＬのうち、各ステートにおける対数尤度Ｉαに相当
するものとが供給される。そして、ｌｏｇ−ｓｕｍ演算
回路２４５1，２４５2，２４５3，・・・，２４５
16は、それぞれ、次時刻の各ステートにおける対数尤度
Ｉαを対数尤度ＡＬとして求める。各ｌｏｇ−ｓｕｍ演
算回路２４５1，２４５2，２４５3，・・・，２４５16
に対する対数尤度ＡＬの分配は、符号構成に応じて異な
り、ここではメモリ数情報ＭＮに基づいて、図示しない
セレクタ等により決定される。この対数尤度ＡＬの分配
については、さらに後述する。
【０３３０】具体的には、ｌｏｇ−ｓｕｍ演算回路２４
５1は、３つの加算器２４６1，２４６2，２４９と、ｌ
ｏｇ−ｓｕｍ補正における補正項の値を算出する補正項
算出回路２４７と、セレクタ２４８と、Ｉα正規化回路
２５０とを有する。
【０３３１】加算器２４６1は、対数尤度ＤＧＡのうち
の対数尤度ＤＧＡ００を入力するとともに、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ０として入力し、これらの対数尤度Ｄ
ＧＡ００，Ａ０を加算する。加算器２４６1は、加算し
て得られた対数尤度Ｉαと対数尤度Ｉγとの和を示すデ
ータＡＭ０を補正項算出回路２４７及びセレクタ２４８
に供給する。
【０３３２】加算器２４６2は、対数尤度ＤＧＡのうち
の対数尤度ＤＧＡ０１を入力するとともに、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ１として入力し、これらの対数尤度Ｄ
ＧＡ０１，Ａ１を加算する。加算器２４６2は、加算し
て得られたＩα＋Ｉγを示すデータＡＭ１を補正項算出
回路２４７及びセレクタ２４８に供給する。
【０３３３】補正項算出回路２４７は、加算器２４６1
から供給されるデータＡＭ０と、加算器２４６2から供
給されるデータＡＭ１とを入力し、補正項の値を示すデ
ータＤＭを算出する。この補正項算出回路２４７は、図
３５に示すように、２つの差分器２５１1，２５１2と、
ｌｏｇ−ｓｕｍ補正における補正項の値をテーブルとし
て記憶する２つのルックアップテーブル２５２1，２５
２2と、３つのセレクタ２４８，２５４，２５５による
選択動作を制御するための制御信号を生成する選択用制
御信号生成回路２５３と、２つのセレクタ２５４，２５
５とを有する。
【０３３４】差分器２５１1は、加算器２４６1から供給
されるデータＡＭ０と、加算器２４６2から供給される
データＡＭ１との差分をとる。厳密には、差分器２５１
1は、データＡＭ０，ＡＭ１が、それぞれ、例えば１２
ビットからなるものとすると、データＡＭ０の下位６ビ
ットのデータの最上位ビットに“１”を付したものと、
データＡＭ１の下位６ビットのデータの最上位ビットに
“０”を付したものとの差分をとる。差分器２５１
1は、算出した差分値ＤＡ１をルックアップテーブル２
５２1及び選択用制御信号生成回路２５３に供給する。
【０３３５】差分器２５１2は、データＡＭ１と、デー
タＡＭ０との差分をとる。厳密には、差分器２５１
2は、データＡＭ０，ＡＭ１が、それぞれ、例えば１２
ビットからなるものとすると、データＡＭ１の下位６ビ
ットのデータの最上位ビットに“１”を付したものと、
データＡＭ０の下位６ビットのデータの最上位ビットに
“０”を付したものとの差分をとる。差分器２５１
2は、算出した差分値ＤＡ０をルックアップテーブル２
５２2及び選択用制御信号生成回路２５３に供給する。
【０３３６】ルックアップテーブル２５２1，２５２
2は、それぞれ、ｌｏｇ−ｓｕｍ補正における補正項の
値をテーブルとして記憶する。ルックアップテーブル２
５２1は、差分器２５１1から供給される差分値ＤＡ１の
値に対応する補正項の値をテーブルから読み出し、デー
タＲＤＡ１としてセレクタ２５４に供給する。また、ル
ックアップテーブル２５２2は、差分器２５１2から供給
される差分値ＤＡ０の値に対応する補正項の値をテーブ
ルから読み出し、データＲＤＡ０としてセレクタ２５４
に供給する。
【０３３７】選択用制御信号生成回路２５３は、データ
ＡＭ０，ＡＭ１と、差分値ＤＡ１，ＤＡ０とに基づい
て、セレクタ２４８，２５４による選択動作を制御する
ための制御信号ＳＥＬを生成するとともに、セレクタ２
５５による選択動作を制御するための制御信号ＳＬを生
成する。この際、選択用制御信号生成回路２５３は、上
述した選択用制御信号生成回路２３２と同様に、データ
ＡＭ０，ＡＭ１に基づいて、メトリックの上位ビットと
下位ビットとを分割して、選択用の判定文を示す制御信
号ＳＥＬ，ＳＬを生成するが、これについては後述す
る。
【０３３８】セレクタ２５４は、選択用制御信号生成回
路２５３から供給される制御信号ＳＥＬに基づいて、ル
ックアップテーブル２５２1から供給されるデータＲＤ
Ａ１と、ルックアップテーブル２５２2から供給される
データＲＤＡ０とのうち、いずれか一方を選択する。具
体的には、セレクタ２５４は、データＡＭ０の値がデー
タＡＭ１の値よりも大きい場合には、ルックアップテー
ブル２５２1からのデータＲＤＡ１を選択する。すなわ
ち、セレクタ２５４は、データＡＭ０とデータＡＭ１と
の差分値の絶対値に対応する補正項の値を選択する。セ
レクタ２５４は、選択して得られたデータＣＡをセレク
タ２５５に供給する。
【０３３９】セレクタ２５５は、選択用制御信号生成回
路２５３から供給される制御信号ＳＬに基づいて、セレ
クタ２５４から供給されるデータＣＡと、所定の値Ｍを
有するデータとのうち、いずれか一方を選択する。具体
的には、データＣＡとして供給される差分値に対する補
正項の値は、所定の値に漸近する性質を有していること
から、セレクタ２５５は、データＣＡの値が所定の値Ｍ
を超過している場合には、所定の値Ｍを有するデータを
選択する。セレクタ２５５は、選択して得られたデータ
ＤＭを加算器２４９に供給する。
【０３４０】このような補正項算出回路２４７は、ｌｏ
ｇ−ｓｕｍ補正における補正項の値を算出する。この
際、補正項算出回路２４７は、後述するように、入力し
た２つのデータの差分値の絶対値を算出してから補正項
の値を求めるのではなく、複数の補正項の値を算出し、
その中から適切なものを選択する。また、補正項算出回
路２４７においては、差分器２５１1に供給されるデー
タは、加算器２４６1から供給されるデータＡＭ０及び
加算器２４６2から供給されるデータＡＭ１が、それぞ
れ、例えば１２ビットからなるものとすると、データＡ
Ｍ０の下位６ビットのデータの最上位ビットに“１”を
付したものと、データＡＭ１の下位６ビットのデータの
最上位ビットに“０”を付したものとである。同様に、
補正項算出回路２４７においては、差分器２５１2に供
給されるデータは、データＡＭ０の下位６ビットのデー
タの最上位ビットに“０”を付したものと、データＡＭ
１の下位６ビットのデータの最上位ビットに“１”を付
したものとである。すなわち、差分器２５１1，２５２2
には、加算器２４６1，２４６2から供給されるデータの
うちの下位ビットの最上位ビットに“１”又は“０”が
付されたデータが供給されるが、これは、データＡＭ
０，ＡＭ１の大小比較を高速に行うためであり、また、
選択用制御信号生成回路２５３によって、メトリックの
上位ビットと下位ビットとを分割して、選択用の判定文
を作成することに関係がある。これについては後述する
ものとする。
【０３４１】セレクタ２４８は、選択用制御信号生成回
路２５３から供給される制御信号ＳＥＬに基づいて、デ
ータＡＭ０，ＡＭ１のうち、値が小さいものを選択す
る。セレクタ２４８は、選択して得られたデータＳＡＭ
を加算器２４９に供給する。
【０３４２】加算器２４９は、セレクタ２４８から供給
されるデータＳＡＭと、補正項算出回路２４７から供給
されるデータＤＭとを加算し、対数尤度Ｉαを算出す
る。加算器２４７は、算出した対数尤度Ｉαを対数尤度
ＣＭとしてＩα正規化回路２５０に供給する。
【０３４３】Ｉα正規化回路２５０は、加算器２４９か
ら供給される対数尤度ＣＭの分布の偏りを是正するため
の正規化を行う。この正規化処理については各種方法が
考えられるが、これについては後述する。また、Ｉα正
規化回路２５０は、終結情報ＴＡＬＤを用いて、終結処
理も行う。Ｉα正規化回路２５０は、正規化後の対数尤
度Ｉαを、必要なダイナミックレンジに応じてクリッピ
ングを行い、対数尤度ＡＬ００として、所定のｌｏｇ−
ｓｕｍ演算回路２４５1，２４５2，２４５3，・・・，
２４５16に供給する。このとき、対数尤度ＡＬ００は、
図示しないレジスタにより１時刻分の遅延がなされた
後、所定のｌｏｇ−ｓｕｍ演算回路２４５ 1，２４５2，
２４５3，・・・，２４５16に供給される。
【０３４４】このようなｌｏｇ−ｓｕｍ演算回路２４５
1は、対数尤度ＡＬ００を求めて出力するとともに、デ
ータＡＭ０，ＡＭ１を束ねてデータＡＧ００として出力
する。すなわち、ｌｏｇ−ｓｕｍ演算回路２４５1は、
求めた対数尤度ＡＬ００を、次時刻における対数尤度Ｉ
αの算出に用いるために、所定のｌｏｇ−ｓｕｍ演算回
路２４５1，２４５2，２４５3，・・・，２４５16に供
給するとともに、対数尤度Ｉαの算出過程において求め
た対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示す
データＡＧ００を出力する。
【０３４５】ｌｏｇ−ｓｕｍ演算回路２４５2は、ｌｏ
ｇ−ｓｕｍ演算回路２４５1と同様の構成からなるた
め、詳細な説明は省略するが、対数尤度ＤＧＡのうちの
対数尤度ＤＧＡ０２，ＤＧＡ０３と、１時刻前に算出さ
れた対数尤度ＡＬのうち、符号に応じて該当するものを
対数尤度Ａ０，Ａ１として入力し、これらの対数尤度Ｄ
ＧＡ０２，ＤＧＡ０３，Ａ０，Ａ１を用いて、対数尤度
Ｉαを算出し、対数尤度ＡＬ０１として、所定のｌｏｇ
−ｓｕｍ演算回路２４５1，２４５2，２４５3，・・
・，２４５16に供給するとともに、対数尤度Ｉαと対数
尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ０１を出力
する。
【０３４６】また、ｌｏｇ−ｓｕｍ演算回路２４５
3も、ｌｏｇ−ｓｕｍ演算回路２４５1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＡの
うちの対数尤度ＤＧＡ０４，ＤＧＡ０５と、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ０，Ａ１として入力し、これらの対数
尤度ＤＧＡ０４，ＤＧＡ０５，Ａ０，Ａ１を用いて、対
数尤度Ｉαを算出し、対数尤度ＡＬ０２として、所定の
ｌｏｇ−ｓｕｍ演算回路２４５1，２４５2，２４５ 3，
・・・，２４５16に供給するとともに、対数尤度Ｉαと
対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ０２を
出力する。
【０３４７】さらに、ｌｏｇ−ｓｕｍ演算回路２４５16
も、ｌｏｇ−ｓｕｍ演算回路２４５ 1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＡの
うちの対数尤度ＤＧＡ３０，ＤＧＡ３１と、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ０，Ａ１として入力し、これらの対数
尤度ＤＧＡ３０，ＤＧＡ３１，Ａ０，Ａ１を用いて、対
数尤度Ｉαを算出し、対数尤度ＡＬ１５として、所定の
ｌｏｇ−ｓｕｍ演算回路２４５1，２４５2，２４５3，
・・・，２４５16に供給するとともに、対数尤度Ｉαと
対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ１５を
出力する。
【０３４８】このような加算比較選択回路２４１は、ト
レリス上の各ステートから次時刻におけるステートへと
２本のパスが到達するような符号における対数尤度Ｉα
を算出する。加算比較選択回路２４１は、後述するよう
に、算出した対数尤度Ｉαを出力するのではなく、対数
尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力する。
すなわち、加算比較選択回路２４１は、ｌｏｇ−ｓｕｍ
演算回路２４５1，２４５2，２４５3，・・・，２４５
16のそれぞれにより求められたデータＡＧ００，ＡＧ０
１，ＡＧ０２，・・・，ＡＧ１５を束ね、データＡＧＴ
としてセレクタ２４４に供給する。
【０３４９】加算比較選択回路２４２は、トレリス上の
各ステートから次時刻におけるステートへと４本、又
は、符号によっては８本のパスが到達するような符号に
対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正によ
り補正項を追加する処理を行うことによって、ｌｏｇ−
ｓｕｍ演算を行う。
【０３５０】具体的には、加算比較選択回路２４２は、
図３６に示すように、トレリス上の各ステートから次時
刻におけるステートへと４本、又は、符号によっては８
本のパスが到達するような符号のうち、復号の対象とす
る符号のステート数のうちの最大値の数のｌｏｇ−ｓｕ
ｍ演算回路２５６nを有する。ここでは、加算比較選択
回路２４２は、最大で８ステートを有する符号の復号を
行うものとし、８個のｌｏｇ−ｓｕｍ演算回路２５
６1，・・・，２５６8を有するものとする。
【０３５１】これらのｌｏｇ−ｓｕｍ演算回路２５
６1，・・・，２５６8には、それぞれ、上述した加算比
較選択回路２４１におけるｌｏｇ−ｓｕｍ演算回路２４
５1，２４５2，２４５3，・・・，２４５16と同様に、
トレリス上の遷移に基づいて、トレリス上の出力パター
ンに対応する枝の対数尤度Ｉγと、各ステートにおける
１時刻前の対数尤度Ｉαが供給される。すなわち、ｌｏ
ｇ−ｓｕｍ演算回路２５６ 1，・・・，２５６8には、そ
れぞれ、対数尤度ＤＧＡのうち、トレリス上の出力パタ
ーンに対応する枝の対数尤度Ｉγに相当するものと、算
出した１時刻前の対数尤度ＡＬのうち、各ステートにお
ける対数尤度Ｉαに相当するものとが供給される。そし
て、ｌｏｇ−ｓｕｍ演算回路２５６1，・・・，２５６8
は、それぞれ、次時刻の各ステートにおける対数尤度Ｉ
αを対数尤度ＡＬとして求める。各ｌｏｇ−ｓｕｍ演算
回路２５６1，・・・，２５６8に対する対数尤度ＡＬの
分配は、符号構成に応じて異なり、ここでは制御信号Ｐ
ＳＴに基づいて、図示しないセレクタ等により決定され
る。この対数尤度ＡＬの分配については、さらに後述す
る。
【０３５２】具体的には、ｌｏｇ−ｓｕｍ演算回路２５
６1は、５つの加算器２５７1，２５７2，２５７3，２５
７4，２７１と、ｌｏｇ−ｓｕｍ補正における補正項の
値を算出する６個の補正項算出回路２５８1，２５８2，
２５８3，２５８4，２５８5，２５８6と、１１個のセレ
クタ２５９，２６０，２６１，２６２，２６３，２６
４，２６５，２６６，２６７，２６８，２６９と、セレ
クタ２６９による選択動作を制御するための制御信号を
生成する選択用制御信号生成回路２７０と、Ｉα正規化
回路２７２とを有する。
【０３５３】加算器２５７1は、対数尤度ＤＧＡのうち
の対数尤度ＤＧＡ００を入力するとともに、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ０として入力し、これらの対数尤度Ｄ
ＧＡ００，Ａ０を加算する。加算器２５７1は、加算し
て得られた対数尤度Ｉαと対数尤度Ｉγとの和を示すデ
ータＡＭ０を補正項算出回路２５８1，２５８3，２５８
5及びセレクタ２５９に供給する。
【０３５４】加算器２５７2は、対数尤度ＤＧＡのうち
の対数尤度ＤＧＡ０１を入力するとともに、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ１として入力し、これらの対数尤度Ｄ
ＧＡ０１，Ａ１を加算する。加算器２５７2は、加算し
て得られたＩα＋Ｉγを示すデータＡＭ１を補正項算出
回路２５８1，２５８4，２５８6及びセレクタ２５９に
供給する。
【０３５５】加算器２５７3は、対数尤度ＤＧＡのうち
の対数尤度ＤＧＡ０２を入力するとともに、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ２として入力し、これらの対数尤度Ｄ
ＧＡ０２，Ａ２を加算する。加算器２５７3は、加算し
て得られたＩα＋Ｉγを示すデータＡＭ２を補正項算出
回路２５８2，２５８3，２５８4及びセレクタ２６０に
供給する。
【０３５６】加算器２５７4は、対数尤度ＤＧＡのうち
の対数尤度ＤＧＡ０３を入力するとともに、１時刻前に
算出された対数尤度ＡＬのうち、符号に応じて該当する
ものを対数尤度Ａ３として入力し、これらの対数尤度Ｄ
ＧＡ０３，Ａ３を加算する。加算器２５７4は、加算し
て得られたＩα＋Ｉγを示すデータＡＭ３を補正項算出
回路２５８2，２５８5，２５８6及びセレクタ２６０に
供給する。
【０３５７】補正項算出回路２５８1は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２５７1から供
給されるデータＡＭ０と、加算器２５７2から供給され
るデータＡＭ１とを入力し、補正項の値を示すデータＤ
Ｍ０を算出する。この際、補正項算出回路２５８1は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２５８1にお
いては、加算器２５７1，２５７2から供給されるデータ
ＡＭ０，ＡＭ１のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ０，ＡＭ１の大小比較を高速に行う。補正項算
出回路２５８1は、算出したデータＤＭ０をセレクタ２
６８に供給する。また、補正項算出回路２５８1は、セ
レクタ２５９，２６１，２６２，２６３，２６４による
選択動作を制御するための制御信号ＳＥＬ０を生成す
る。
【０３５８】補正項算出回路２５８2は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２５７3から供
給されるデータＡＭ２と、加算器２５７4から供給され
るデータＡＭ３とを入力し、補正項の値を示すデータＤ
Ｍ１を算出する。この際、補正項算出回路２５８2は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２５８2にお
いては、加算器２５７3，２５７4から供給されるデータ
ＡＭ２，ＡＭ３のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ２，ＡＭ３の大小比較を高速に行う。補正項算
出回路２５８2は、算出したデータＤＭ１をセレクタ２
６８に供給する。また、補正項算出回路２５８2は、セ
レクタ２６０，２６５，２６６による選択動作を制御す
るための制御信号ＳＥＬ１を生成する。
【０３５９】補正項算出回路２５８3は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２５７1から供
給されるデータＡＭ０と、加算器２５７3から供給され
るデータＡＭ２とを入力し、補正項の値を示すデータＤ
Ｍ２を算出する。この際、補正項算出回路２５８3は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２５８3にお
いては、加算器２５７1，２５７3から供給されるデータ
ＡＭ０，ＡＭ２のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ０，ＡＭ２の大小比較を高速に行う。補正項算
出回路２５８3は、算出したデータＤＭ２をセレクタ２
６３に供給する。また、補正項算出回路２５８3は、最
終的にセレクタ２６７，２６８による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ２を生
成し、この制御信号ＳＥＬ２をセレクタ２６１及び選択
用制御信号生成回路２７０に供給する。
【０３６０】補正項算出回路２５８4は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２５７2から供
給されるデータＡＭ１と、加算器２５７3から供給され
るデータＡＭ２とを入力し、補正項の値を示すデータＤ
Ｍ３を算出する。この際、補正項算出回路２５８4は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２５８4にお
いては、加算器２５７2，２５７3から供給されるデータ
ＡＭ１，ＡＭ２のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ１，ＡＭ２の大小比較を高速に行う。補正項算
出回路２５８4は、算出したデータＤＭ３をセレクタ２
６３に供給する。また、補正項算出回路２５８4は、最
終的にセレクタ２６７，２６８による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ３を生
成し、この制御信号ＳＥＬ３をセレクタ２６１及び選択
用制御信号生成回路２７０に供給する。
【０３６１】補正項算出回路２５８5は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２５７1から供
給されるデータＡＭ０と、加算器２５７4から供給され
るデータＡＭ３とを入力し、補正項の値を示すデータＤ
Ｍ４を算出する。この際、補正項算出回路２５８5は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２５８5にお
いては、加算器２５７1，２５７4から供給されるデータ
ＡＭ０，ＡＭ３のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ０，ＡＭ３の大小比較を高速に行う。補正項算
出回路２５８5は、算出したデータＤＭ４をセレクタ２
６４に供給する。また、補正項算出回路２５８5は、最
終的にセレクタ２６７，２６８による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ４を生
成し、この制御信号ＳＥＬ４をセレクタ２６２及び選択
用制御信号生成回路２７０に供給する。
【０３６２】補正項算出回路２５８6は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２５７2から供
給されるデータＡＭ１と、加算器２５７4から供給され
るデータＡＭ３とを入力し、補正項の値を示すデータＤ
Ｍ５を算出する。この際、補正項算出回路２５８6は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２５８6にお
いては、加算器２５７2，２５７4から供給されるデータ
ＡＭ１，ＡＭ３のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ１，ＡＭ３の大小比較を高速に行う。補正項算
出回路２５８6は、算出したデータＤＭ５をセレクタ２
６４に供給する。また、補正項算出回路２５８6は、最
終的にセレクタ２６７，２６８による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ５を生
成し、この制御信号ＳＥＬ５をセレクタ２６２及び選択
用制御信号生成回路２７０に供給する。
【０３６３】セレクタ２５９は、補正項算出回路２５８
1から供給される制御信号ＳＥＬ０に基づいて、データ
ＡＭ０，ＡＭ１のうち、値が小さいものを選択する。セ
レクタ２５９は、選択して得られたデータＳＡＭ０をセ
レクタ２６７に供給する。
【０３６４】セレクタ２６０は、補正項算出回路２５８
2から供給される制御信号ＳＥＬ１に基づいて、データ
ＡＭ２，ＡＭ３のうち、値が小さいものを選択する。セ
レクタ２６０は、選択して得られたデータＳＡＭ１をセ
レクタ２６７に供給する。
【０３６５】セレクタ２６１は、補正項算出回路２５８
1から供給される制御信号ＳＥＬ０に基づいて、制御信
号ＳＥＬ２，ＳＥＬ３のうち、いずれか一方を選択す
る。具体的には、セレクタ２６１は、データＡＭ１より
もデータＡＭ０の方が値が大きい場合には、制御信号Ｓ
ＥＬ３を選択する。セレクタ２６１は、選択して得られ
た制御信号ＳＥＬ６をセレクタ２６５に供給する。
【０３６６】セレクタ２６２は、補正項算出回路２５８
1から供給される制御信号ＳＥＬ０に基づいて、制御信
号ＳＥＬ４，ＳＥＬ５のうち、いずれか一方を選択す
る。具体的には、セレクタ２６２は、データＡＭ１より
もデータＡＭ０の方が値が大きい場合には、制御信号Ｓ
ＥＬ５を選択する。セレクタ２６２は、選択して得られ
た制御信号ＳＥＬ７をセレクタ２６５に供給する。
【０３６７】セレクタ２６３は、補正項算出回路２５８
1から供給される制御信号ＳＥＬ０に基づいて、データ
ＤＭ２，ＤＭ３のうち、いずれか一方を選択する。具体
的には、セレクタ２６３は、データＡＭ１よりもデータ
ＡＭ０の方が値が大きい場合には、データＤＭ３を選択
する。セレクタ２６３は、選択して得られたデータＤＳ
０をセレクタ２６６に供給する。
【０３６８】セレクタ２６４は、補正項算出回路２５８
1から供給される制御信号ＳＥＬ０に基づいて、データ
ＤＭ４，ＤＭ５のうち、いずれか一方を選択する。具体
的には、セレクタ２６４は、データＡＭ１よりもデータ
ＡＭ０の方が値が大きい場合には、データＤＭ５を選択
する。セレクタ２６４は、選択して得られたデータＤＳ
１をセレクタ２６６に供給する。
【０３６９】セレクタ２６５は、補正項算出回路２５８
2から供給される制御信号ＳＥＬ１に基づいて、制御信
号ＳＥＬ６，ＳＥＬ７のうち、いずれか一方を選択す
る。具体的には、セレクタ２６５は、データＡＭ３より
もデータＡＭ２の方が値が大きい場合には、制御信号Ｓ
ＥＬ７を選択する。セレクタ２６５は、選択して得られ
た制御信号ＳＥＬ８をセレクタ２６７，２６８における
選択用の制御信号として供給する。
【０３７０】セレクタ２６６は、補正項算出回路２５８
2から供給される制御信号ＳＥＬ１に基づいて、データ
ＤＳ０，ＤＳ１のうち、いずれか一方を選択する。具体
的には、セレクタ２６６は、データＡＭ３よりもデータ
ＡＭ２の方が値が大きい場合には、データＤＳ１を選択
する。セレクタ２６６は、選択して得られたデータＤＳ
２をセレクタ２６９に供給する。
【０３７１】セレクタ２６７は、制御信号ＳＥＬ８に基
づいて、データＳＡＭ０，ＳＡＭ１のうち、いずれか一
方を選択する。具体的には、セレクタ２６７は、制御信
号ＳＥＬ８が制御信号ＳＥＬ７であった場合には、デー
タＳＡＭ１を選択する。セレクタ２６７は、選択して得
られたデータＳＡＭ２を加算器２７１に供給する。
【０３７２】セレクタ２６８は、制御信号ＳＥＬ８に基
づいて、データＤＭ０，ＤＭ１のうち、いずれか一方を
選択する。具体的には、セレクタ２６８は、制御信号Ｓ
ＥＬ８が制御信号ＳＥＬ７であった場合には、データＤ
Ｍ１を選択する。セレクタ２６８は、選択して得られた
データＤＳ３をセレクタ２６９に供給する。
【０３７３】セレクタ２６９は、選択用制御信号生成回
路２７０から供給される制御信号ＳＥＬ９に基づいて、
データＤＳ２，ＤＳ３のうち、いずれか一方を選択す
る。セレクタ２６９は、選択して得られたデータＲＤＭ
を加算器２７１に供給する。
【０３７４】選択用制御信号生成回路２７０は、制御信
号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５に基づい
て、セレクタ２６９による選択動作を制御するための制
御信号ＳＥＬ９を生成する。具体的には、選択用制御信
号生成回路２７０は、制御信号ＳＥＬ２，ＳＥＬ３，Ｓ
ＥＬ４，ＳＥＬ５の論理積と、制御信号ＳＥＬ２，ＳＥ
Ｌ３，ＳＥＬ４，ＳＥＬ５の論理積の否定との論理和を
とることによって、制御信号ＳＥＬ９を生成する。
【０３７５】加算器２７１は、セレクタ２６７から供給
されるデータＳＡＭ２と、セレクタ２６９から供給され
るデータＲＤＭとを加算し、対数尤度Ｉαを算出する。
加算器２７１は、算出した対数尤度Ｉαを対数尤度ＣＭ
としてＩα正規化回路２７２に供給する。
【０３７６】Ｉα正規化回路２７２は、上述したＩα正
規化回路２５０と同様に、加算器２７１から供給される
対数尤度ＣＭの分布の偏りを是正するための正規化を行
う。また、Ｉα正規化回路２７２は、終結情報ＴＡＬＤ
を用いて、終結処理も行う。Ｉα正規化回路２７２は、
正規化後の対数尤度Ｉαを、必要なダイナミックレンジ
に応じてクリッピングを行い、対数尤度ＡＬ００とし
て、所定のｌｏｇ−ｓｕｍ演算回路２５６1，・・・，
２５６8に供給する。このとき、対数尤度ＡＬ００は、
図示しないレジスタにより１時刻分の遅延がなされた
後、所定のｌｏｇ−ｓｕｍ演算回路２５６1，・・・，
２５６8に供給される。
【０３７７】このようなｌｏｇ−ｓｕｍ演算回路２５６
1は、対数尤度ＡＬ００を求めて出力するとともに、デ
ータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３を束ねてデータＡ
Ｇ００として出力する。すなわち、ｌｏｇ−ｓｕｍ演算
回路２５６1は、求めた対数尤度ＡＬ００を、次時刻に
おける対数尤度Ｉαの算出に用いるために、所定のｌｏ
ｇ−ｓｕｍ演算回路２５６1，・・・，２５６8に供給す
るとともに、対数尤度Ｉαの算出過程において求めた対
数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデー
タＡＧ００を出力する。
【０３７８】この際、ｌｏｇ−ｓｕｍ演算回路２５６1
は、各ステートに到達した４本のパス、又は、符号によ
っては８本のパスを束ねて得られる４組のパスに対応す
る尤度を示すデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３の
中から選択した２つのパスに対応するデータの組み合わ
せの全てについて尤度の大小を比較することによって、
これらのデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３のう
ち、尤度の高い少なくとも２つ以上のパスに対応するデ
ータを求め、これらのパスに対応するデータの中から、
最も尤度の高いパスである最尤パスに対応するデータを
選択する。より具体的には、ｌｏｇ−ｓｕｍ演算回路２
５６1は、データＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３につ
いて、いわば勝ち抜き戦に喩えられる動作を行うことに
よって、データＡＭ０の値、データＡＭ１の値、データ
ＡＭ２の値及びデータＡＭ３の値の大小を比較し、最尤
パスに対応するデータを選択する。
【０３７９】また、ｌｏｇ−ｓｕｍ演算回路２５６
8は、ｌｏｇ−ｓｕｍ演算回路２５６1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＡの
うちの対数尤度ＤＧＡ２８，ＤＧＡ２９，ＤＧＡ３０，
ＤＧＡ３１と、１時刻前に算出された対数尤度ＡＬのう
ち、符号に応じて該当するものを対数尤度Ａ０，Ａ１，
Ａ２，Ａ３として入力し、これらの対数尤度ＤＧＡ２
８，ＤＧＡ２９，ＤＧＡ３０，ＤＧＡ３１，Ａ０，Ａ
１，Ａ２，Ａ３を用いて、対数尤度Ｉαを算出し、対数
尤度ＡＬ０７として、所定のｌｏｇ−ｓｕｍ演算回路２
５６1，・・・，２５６8に供給するとともに、対数尤度
Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ
０７を出力する。
【０３８０】このような加算比較選択回路２４２は、ト
レリス上の各ステートから次時刻におけるステートへと
４本、又は、符号によっては８本のパスが到達するよう
な符号における対数尤度Ｉαを算出する。加算比較選択
回路２４２は、上述した加算比較選択回路２４１と同様
に、算出した対数尤度Ｉαを出力するのではなく、対数
尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力する。
すなわち、加算比較選択回路２４２は、ｌｏｇ−ｓｕｍ
演算回路２５６1，・・・，２５６8のそれぞれにより求
められたデータＡＧ００，・・・，ＡＧ０７を束ね、デ
ータＡＧＦとしてセレクタ２４４に供給する。また、加
算比較選択回路２４２は、ｌｏｇ−ｓｕｍ演算回路２５
６1，・・・，２５６8のそれぞれにより求められた対数
尤度ＡＬ００，・・・，ＡＬ０７を束ね、対数尤度ＡＬ
としてＩα＋Ｉγ算出回路２４３に供給する。なお、加
算比較選択回路２４２は、本来は、トレリス上の各ステ
ートから次時刻におけるステートへと４本のパスが到達
するような符号における対数尤度Ｉαを求めるために設
けられるものであるが、上述したように、符号によって
は８本のパスが到達するような符号における対数尤度Ｉ
αを求めることができる。これについては、“５−５−
３”及び“５−５−５”に詳述する。
【０３８１】Ｉα＋Ｉγ算出回路２４３は、後述するよ
うに、例えば先に図１７に示した畳み込み符号化器によ
る符号のように、トレリス上にパラレルパスが存在する
符号を復号するために設けられるものであり、対数尤度
Ｉαと対数尤度Ｉγとの和を算出する。具体的には、Ｉ
α＋Ｉγ算出回路２４３は、図３７に示すように、３つ
のセレクタ２７３，２７４，２７５と、ここでは４つの
Ｉα＋Ｉγ算出セル回路２７６1，２７６2，２７６3，
２７６4とを有する。
【０３８２】セレクタ２７３は、メモリ数情報ＭＮに基
づいて、加算比較選択回路２４２から供給される対数尤
度ＡＬのうち、符号に応じて該当する所定の対数尤度Ａ
Ｌ００，ＡＬ０１のうち、いずれか一方を選択する。セ
レクタ２７３は、選択して得られた対数尤度ＡＬ０１Ｓ
をＩα＋Ｉγ算出セル回路２７６1，２７６2，２７
６ 3，２７６4に供給する。
【０３８３】セレクタ２７４は、メモリ数情報ＭＮに基
づいて、加算比較選択回路２４２から供給される対数尤
度ＡＬのうち、符号に応じて該当する所定の対数尤度Ａ
Ｌ０１，ＡＬ０２のうち、いずれか一方を選択する。セ
レクタ２７４は、選択して得られた対数尤度ＡＬ０２Ｓ
をＩα＋Ｉγ算出セル回路２７６1，２７６2，２７
６ 3，２７６4に供給する。
【０３８４】セレクタ２７５は、メモリ数情報ＭＮに基
づいて、加算比較選択回路２４２から供給される対数尤
度ＡＬのうち、符号に応じて該当する所定の対数尤度Ａ
Ｌ０１，ＡＬ０３のうち、いずれか一方を選択する。セ
レクタ２７５は、選択して得られた対数尤度ＡＬ０３Ｓ
をＩα＋Ｉγ算出セル回路２７６1，２７６2，２７
６ 3，２７６4に供給する。
【０３８５】Ｉα＋Ｉγ算出セル回路２７６1は、８個
の加算器２７７1，２７７2，２７７3，２７７4，２７７
5，２７７6，２７７7，２７７8を有する。
【０３８６】加算器２７７1は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ００と、加算比較選択回
路２４２から供給される対数尤度ＡＬのうち、符号に応
じて該当する所定の対数尤度ＡＬ００とを加算する。加
算器２７７1は、加算して得られたデータをデータＡＭ
０として出力する。
【０３８７】加算器２７７2は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ０１と、加算比較選択回
路２４２から供給される対数尤度ＡＬのうち、符号に応
じて該当する所定の対数尤度ＡＬ００とを加算する。加
算器２７７2は、加算して得られたデータをデータＡＭ
１として出力する。
【０３８８】加算器２７７3は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ０２と、セレクタ２７３
から供給される対数尤度ＡＬ０１Ｓとを加算する。加算
器２７７3は、加算して得られたデータをデータＡＭ２
として出力する。
【０３８９】加算器２７７4は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ０３と、セレクタ２７３
から供給される対数尤度ＡＬ０１Ｓとを加算する。加算
器２７７4は、加算して得られたデータをデータＡＭ３
として出力する。
【０３９０】加算器２７７5は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ０４と、セレクタ２７４
から供給される対数尤度ＡＬ０２Ｓとを加算する。加算
器２７７5は、加算して得られたデータをデータＡＭ４
として出力する。
【０３９１】加算器２７７6は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ０５と、セレクタ２７４
から供給される対数尤度ＡＬ０２Ｓとを加算する。加算
器２７７6は、加算して得られたデータをデータＡＭ５
として出力する。
【０３９２】加算器２７７7は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ０６と、セレクタ２７５
から供給される対数尤度ＡＬ０３Ｓとを加算する。加算
器２７７7は、加算して得られたデータをデータＡＭ６
として出力する。
【０３９３】加算器２７７8は、Ｉγ分配回路１５７か
ら供給される対数尤度ＤＧＡＢのうち、符号に応じて該
当する所定の対数尤度ＤＧＡＢ０７と、セレクタ２７５
から供給される対数尤度ＡＬ０３Ｓとを加算する。加算
器２７７8は、加算して得られたデータをデータＡＭ７
として出力する。
【０３９４】このようなＩα＋Ｉγ算出セル回路２７６
1は、Ｉγ分配回路１５７によりパラレルパスを束ねな
い状態で得られる対数尤度Ｉγを示す対数尤度ＤＧＡＢ
と、加算比較選択回路２４２により算出される対数尤度
ＡＬとを加算することによって、パラレルパスを束ねた
場合に対数軟出力Ｉλを求める際に用いる対数尤度Ｉα
と対数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル
回路２７６1は、算出したデータＡＭ０，ＡＭ１，ＡＭ
２，ＡＭ３，ＡＭ４，ＡＭ５，ＡＭ６，ＡＭ７をデータ
ＡＧ００として出力する。
【０３９５】また、Ｉα＋Ｉγ算出セル回路２７６
2は、Ｉα＋Ｉγ算出セル回路２７６1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＡＢ
のうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ
０８，ＤＧＡＢ０９，ＤＧＡＢ１０，ＤＧＡＢ１１，Ｄ
ＧＡＢ１２，ＤＧＡＢ１３，ＤＧＡＢ１４，ＤＧＡＢ１
５と、対数尤度ＡＬのうち、符号に応じて該当する所定
の対数尤度ＡＬ００と、対数尤度ＡＬ０１Ｓ，ＡＬ０２
Ｓ，ＡＬ０３Ｓとを用いて、パラレルパスを束ねた場合
に対数軟出力Ｉλを求める際に用いる対数尤度Ｉαと対
数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル回路
２７６2は、算出したデータをデータＡＧ０１として出
力する。
【０３９６】さらに、Ｉα＋Ｉγ算出セル回路２７６3
は、Ｉα＋Ｉγ算出セル回路２７６1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＡＢ
のうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ
１６，ＤＧＡＢ１７，ＤＧＡＢ１８，ＤＧＡＢ１９，Ｄ
ＧＡＢ２０，ＤＧＡＢ２１，ＤＧＡＢ２２，ＤＧＡＢ２
３と、対数尤度ＡＬのうち、符号に応じて該当する所定
の対数尤度ＡＬ００と、対数尤度ＡＬ０１Ｓ，ＡＬ０２
Ｓ，ＡＬ０３Ｓとを用いて、パラレルパスを束ねた場合
に対数軟出力Ｉλを求める際に用いる対数尤度Ｉαと対
数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル回路
２７６3は、算出したデータをデータＡＧ０２として出
力する。
【０３９７】さらにまた、Ｉα＋Ｉγ算出セル回路２７
６4は、Ｉα＋Ｉγ算出セル回路２７６1と同様の構成か
らなるため、詳細な説明は省略するが、対数尤度ＤＧＡ
Ｂのうち、符号に応じて該当する所定の対数尤度ＤＧＡ
Ｂ２４，ＤＧＡＢ２５，ＤＧＡＢ２６，ＤＧＡＢ２７，
ＤＧＡＢ２８，ＤＧＡＢ２９，ＤＧＡＢ３０，ＤＧＡＢ
３１と、対数尤度ＡＬのうち、符号に応じて該当する所
定の対数尤度ＡＬ００と、対数尤度ＡＬ０１Ｓ，ＡＬ０
２Ｓ，ＡＬ０３Ｓとを用いて、パラレルパスを束ねた場
合に対数軟出力Ｉλを求める際に用いる対数尤度Ｉαと
対数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル回
路２７６4は、算出したデータをデータＡＧ０３として
出力する。
【０３９８】このようなＩα＋Ｉγ算出回路２４３は、
対数尤度Ｉαと対数尤度Ｉγとの和を算出し、算出した
データＡＧ００，ＡＧ０１，ＡＧ０２，ＡＧ０３を束
ね、データＡＧＥとしてセレクタ２４４に供給する。
【０３９９】セレクタ２４４は、入力ビット数情報ＩＮ
に基づいて、加算比較選択回路２４１から供給される対
数尤度Ｉαと対数尤度Ｉγとの和を示すデータＡＧＴ
と、加算比較選択回路２４２から供給される対数尤度Ｉ
αと対数尤度Ｉγとの和を示すデータＡＧＦと、Ｉα＋
Ｉγ算出回路２４３から供給される対数尤度Ｉαと対数
尤度Ｉγとの和を示すデータＡＧＥとのうち、いずれか
一のデータを選択する。具体的には、セレクタ２４４
は、符号化装置１における要素符号化器による符号が、
トレリス上にパラレルパスが存在せず且つ各ステートか
ら次時刻におけるステートへと２本のパスが到達するよ
うな符号であった場合には、データＡＧＴを選択し、符
号化装置１における要素符号化器による符号が、トレリ
ス上にパラレルパスが存在せず且つ各ステートから次時
刻におけるステートへと４本のパスが到達するような符
号であった場合には、データＡＧＦを選択し、符号化装
置１における要素符号化器による符号が、最大で３２本
の枝を有するトレリスで表され且つ最大で４ステートを
有する符号、より具体的には、４ステートに対して各ス
テートに８本のパスが到達するようなパラレルパスがト
レリス上に存在する符号であった場合には、データＡＧ
Ｅを選択する。すなわち、ここでは、セレクタ２４４に
よる選択動作を制御するための制御信号として、入力ビ
ット数情報ＩＮを用いているが、実際には、符号構成の
示す制御信号がセレクタ２４４に入力される。
【０４００】このようなＩα算出回路１５８は、対数尤
度Ｉαを算出し、この算出した対数尤度Ｉαをそのまま
出力するのではなく、対数軟出力Ｉλの算出に用いる対
数尤度Ｉαと対数尤度Ｉγとの和を、データＡＧとして
出力する。このデータＡＧは、所定の遅延が施された
後、データＡＧＤとして軟出力算出回路１６１に供給さ
れる。
【０４０１】Ｉβ算出回路１５９は、Ｉγ分配回路１５
７から供給される対数尤度ＤＧＢ０，ＤＧＢ１を用い
て、対数尤度Ｉβを算出する。具体的には、Ｉβ算出回
路１５９は、“２．”の冒頭に記載した表記に基づく
と、対数尤度Ｉγを用いて、次式（５２）に示す演算を
行い、各時刻ｔにおける２系統の対数尤度Ｉβを並列的
に算出する。なお、次式（５２）における演算子“＃”
は、上述したように、ｌｏｇ−ｓｕｍ演算を示すもので
あり、入力“０”でステートｍ’からステートｍへと遷
移するときにおける対数尤度と、入力“１”でステート
ｍ’’からステートｍへと遷移するときにおける対数尤
度とのｌｏｇ−ｓｕｍ演算を示すものである。より具体
的には、Ｉβ算出回路１５９は、定数ｓｇｎが“＋１”
の場合には、次式（５３）に示す演算を行うことによっ
て、一方、定数ｓｇｎが“−１”の場合には、次式（５
４）に示す演算を行うことによって、各時刻ｔにおける
対数尤度Ｉβを算出する。すなわち、Ｉβ算出回路１５
９は、対数尤度Ｉγに基づいて、受信値ｙt毎に、打ち
切りステートから時系列の逆順に各ステートに至る確率
βを対数表記した対数尤度Ｉβ又は確率βを対数表記し
て正負識別符号を反転した対数尤度Ｉβを算出する。
【０４０２】
【数５２】
【０４０３】
【数５３】
【０４０４】
【数５４】
【０４０５】このとき、Ｉβ算出回路１５９は、制御回
路６０から供給される生成行列情報ＣＧと、符号情報生
成回路１５１から供給される入力ビット数情報ＩＮ、型
情報ＷＭ及びメモリ数情報ＭＮと、受信データ及び遅延
用記憶回路１５５から供給される終結情報ＴＢ０Ｄ，Ｔ
Ｂ１Ｄとに基づいて、対数尤度Ｉβを算出する。Ｉβ算
出回路１５９は、算出した２系統の対数尤度Ｉβを、対
数尤度Ｂ０，Ｂ１としてＩβ記憶回路１６０に供給す
る。
【０４０６】具体的には、Ｉβ算出回路１５９は、例え
ば図３８に示すように、制御信号を生成する制御信号生
成回路２８０と、２系統の対数尤度Ｉβのうちの一方の
対数尤度Ｉβ０を算出するためのＩβ０用加算比較選択
回路２８１と、対数尤度Ｉβ１を算出するためのＩβ１
用加算比較選択回路２８２とを有するものとして実現す
ることができる。
【０４０７】制御信号生成回路２８０は、生成行列情報
ＣＧ、入力ビット数情報ＩＮ、型情報ＷＭ及びメモリ数
情報ＭＮを用いて、トレリス上の各ステートから次時刻
におけるステートへと４本のパスが到達するような符号
における遷移先のステートを算出し、制御信号ＮＳＴと
してＩβ０用加算比較選択回路２８１及びＩβ１用加算
比較選択回路２８２に供給する。
【０４０８】Ｉβ０用加算比較選択回路２８１は、対数
尤度Ｉβ０を算出するために設けられるものである。Ｉ
β０用加算比較選択回路２８１は、トレリス上の各ステ
ートから次時刻におけるステートへと２本のパスが到達
するような符号に対して、加算比較選択処理及びｌｏｇ
−ｓｕｍ補正により補正項を追加する処理を行う加算比
較選択回路２８３と、トレリス上の各ステートから次時
刻におけるステートへと４本、又は、符号によっては８
本のパスが到達するような符号に対して、加算比較選択
処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処
理を行う加算比較選択回路２８４と、２対１の選択を行
うセレクタ２８５とを有する。
【０４０９】加算比較選択回路２８３は、トレリス上の
各ステートから次時刻におけるステートへと２本のパス
が到達するような符号に対して、加算比較選択処理及び
ｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う
ことによって、ｌｏｇ−ｓｕｍ演算を行う。
【０４１０】具体的には、加算比較選択回路２８３は、
図３９に示すように、上述した加算比較選択回路２４１
と同様に、トレリス上の各ステートから次時刻における
ステートへと２本のパスが到達するような符号のうち、
復号の対象とする符号のステート数のうちの最大値の数
のｌｏｇ−ｓｕｍ演算回路２８６nを有する。ここで
は、加算比較選択回路２８３は、最大で１６ステートを
有する符号の復号を行うものとし、１６個のｌｏｇ−ｓ
ｕｍ演算回路２８６1，２８６2，２８６3，・・・，２
８６16を有するものとする。
【０４１１】これらのｌｏｇ−ｓｕｍ演算回路２８
６1，２８６2，２８６3，・・・，２８６16には、それ
ぞれ、トレリス上の遷移に基づいて、トレリス上の出力
パターンに対応する枝の対数尤度Ｉγと、各ステートに
おける１時刻前の対数尤度Ｉβ０が供給される。すなわ
ち、ｌｏｇ−ｓｕｍ演算回路２８６1，２８６2，２８６
3，・・・，２８６16には、それぞれ、対数尤度ＤＧＢ
０のうち、トレリス上の出力パターンに対応する枝の対
数尤度Ｉγに相当するものと、算出した１時刻前の対数
尤度ＢＴＴのうち、各ステートにおける対数尤度Ｉβ０
に相当するものとが供給される。そして、ｌｏｇ−ｓｕ
ｍ演算回路２８６1，２８６2，２８６3，・・・，２８
６16は、それぞれ、次時刻の各ステートにおける対数尤
度Ｉβを対数尤度ＢＴＴとして求める。各ｌｏｇ−ｓｕ
ｍ演算回路２８６1，２８６2，２８６ 3，・・・，２８
６16に対する対数尤度ＢＴＴの分配は、符号構成に応じ
て異なり、ここではメモリ数情報ＭＮに基づいて、図示
しないセレクタ等により決定される。この対数尤度ＢＴ
Ｔの分配については、さらに後述する。
【０４１２】具体的には、ｌｏｇ−ｓｕｍ演算回路２８
６1は、３つの加算器２８７1，２８７2，２９０と、ｌ
ｏｇ−ｓｕｍ補正における補正項の値を算出する補正項
算出回路２８８と、セレクタ２８９と、Ｉβ０正規化回
路２９１とを有する。
【０４１３】加算器２８７1は、対数尤度ＤＧＢ０のう
ちの対数尤度ＤＧＢ００を入力するとともに、１時刻前
に算出された対数尤度ＢＴＴのうち、符号に応じて該当
するものを対数尤度Ｂ０として入力し、これらの対数尤
度ＤＧＢ００，Ｂ０を加算する。加算器２８７1は、加
算して得られた対数尤度Ｉβと対数尤度Ｉγとの和を示
すデータＡＭ０を補正項算出回路２８８及びセレクタ２
８９に供給する。
【０４１４】加算器２８７2は、対数尤度ＤＧＢ０のう
ちの対数尤度ＤＧＢ０１を入力するとともに、１時刻前
に算出された対数尤度ＢＴＴのうち、符号に応じて該当
するものを対数尤度Ｂ１として入力し、これらの対数尤
度ＤＧＢ０１，Ｂ１を加算する。加算器２８７2は、加
算して得られたＩβ０＋Ｉγを示すデータＡＭ１を補正
項算出回路２８８及びセレクタ２８９に供給する。
【０４１５】補正項算出回路２８８は、先に図３５に示
した補正項算出回路２４７と同様の構成からなるため、
ここでは詳細を省略するが、加算器２８７1から供給さ
れるデータＡＭ０と、加算器２８７2から供給されるデ
ータＡＭ１とを入力し、補正項の値を示すデータＤＭを
算出する。この際、補正項算出回路２８８は、補正項算
出回路２４７と同様に、入力した２つのデータの差分値
の絶対値を算出してから補正項の値を求めるのではな
く、複数の補正項の値を算出し、その中から適切なもの
を選択する。また、補正項算出回路２８８においては、
加算器２８７1，２８７2から供給されるデータＡＭ０，
ＡＭ１のうちの下位ビットの最上位ビットに“１”又は
“０”が付されたデータ間の差分をとり、データＡＭ
０，ＡＭ１の大小比較を高速に行う。補正項算出回路２
８８は、算出したデータＤＭを加算器２９０に供給す
る。また、補正項算出回路２８８は、セレクタ２８９に
よる選択動作を制御するための制御信号ＳＥＬを生成す
る。
【０４１６】セレクタ２８９は、補正項算出回路２８８
から供給される制御信号ＳＥＬに基づいて、データＡＭ
０，ＡＭ１のうち、値が小さいものを選択する。セレク
タ２８９は、選択して得られたデータＳＡＭを加算器２
９０に供給する。
【０４１７】加算器２９０は、セレクタ２８９から供給
されるデータＳＡＭと、補正項算出回路２８８から供給
されるデータＤＭとを加算し、対数尤度Ｉβ０を算出す
る。加算器２９０は、算出した対数尤度Ｉβ０を対数尤
度ＣＭとしてＩβ０正規化回路２９１に供給する。
【０４１８】Ｉβ０正規化回路２９１は、上述したＩα
正規化回路２５０と同様に、加算器２９０から供給され
る対数尤度ＣＭの分布の偏りを是正するための正規化を
行う。また、Ｉβ０正規化回路２９１は、終結情報ＴＢ
０Ｄを用いて、終結処理も行う。Ｉβ０正規化回路２９
１は、正規化後の対数尤度Ｉβ０を、必要なダイナミッ
クレンジに応じてクリッピングを行い、対数尤度ＢＴ０
０として、所定のｌｏｇ−ｓｕｍ演算回路２８６1，２
８６2，２８６3，・・・，２８６16に供給する。このと
き、対数尤度ＢＴ００は、図示しないレジスタにより１
時刻分の遅延がなされた後、所定のｌｏｇ−ｓｕｍ演算
回路２８６1，２８６2，２８６3，・・・，２８６16に
供給される。
【０４１９】このようなｌｏｇ−ｓｕｍ演算回路２８６
1は、対数尤度ＢＴ００を求めて出力する。すなわち、
ｌｏｇ−ｓｕｍ演算回路２８６1は、求めた対数尤度Ｂ
Ｔ００を、次時刻における対数尤度Ｉβ０の算出に用い
るために、所定のｌｏｇ−ｓｕｍ演算回路２８６1，２
８６2，２８６3，・・・，２８６16に供給するととも
に、外部に出力する。
【０４２０】ｌｏｇ−ｓｕｍ演算回路２８６2は、ｌｏ
ｇ−ｓｕｍ演算回路２８６1と同様の構成からなるた
め、詳細な説明は省略するが、対数尤度ＤＧＢ０のうち
の対数尤度ＤＧＢ０２，ＤＧＢ０３と、１時刻前に算出
された対数尤度ＢＴＴのうち、符号に応じて該当するも
のを対数尤度Ｂ０，Ｂ１として入力し、これらの対数尤
度ＤＧＢ０２，ＤＧＢ０３，Ｂ０，Ｂ１を用いて、対数
尤度Ｉβ０を算出し、対数尤度ＢＴ０１として、所定の
ｌｏｇ−ｓｕｍ演算回路２８６1，２８６2，２８６ 3，
・・・，２８６16に供給するとともに、外部に出力す
る。
【０４２１】また、ｌｏｇ−ｓｕｍ演算回路２８６
3も、ｌｏｇ−ｓｕｍ演算回路２８６1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＢ０
のうちの対数尤度ＤＧＢ０４，ＤＧＢ０５と、１時刻前
に算出された対数尤度ＢＴＴのうち、符号に応じて該当
するものを対数尤度Ｂ０，Ｂ１として入力し、これらの
対数尤度ＤＧＢ０４，ＤＧＢ０５，Ｂ０，Ｂ１を用い
て、対数尤度Ｉβ０を算出し、対数尤度ＢＴ０２とし
て、所定のｌｏｇ−ｓｕｍ演算回路２８６1，２８６2，
２８６3，・・・，２８６16に供給するとともに、外部
に出力する。
【０４２２】さらに、ｌｏｇ−ｓｕｍ演算回路２８６16
も、ｌｏｇ−ｓｕｍ演算回路２８６ 1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＢ０
のうちの対数尤度ＤＧＢ３０，ＤＧＢ３１と、１時刻前
に算出された対数尤度ＢＴＴのうち、符号に応じて該当
するものを対数尤度Ｂ０，Ｂ１として入力し、これらの
対数尤度ＤＧＢ３０，ＤＧＢ３１，Ｂ０，Ｂ１を用い
て、対数尤度Ｉβ０を算出し、対数尤度ＢＴ１５とし
て、所定のｌｏｇ−ｓｕｍ演算回路２８６1，２８６2，
２８６3，・・・，２８６16に供給するとともに、外部
に出力する。
【０４２３】このような加算比較選択回路２８３は、ト
レリス上の各ステートから次時刻におけるステートへと
２本のパスが到達するような符号における対数尤度Ｉβ
０を算出する。加算比較選択回路２８３は、ｌｏｇ−ｓ
ｕｍ演算回路２８６1，２８６2，２８６3，・・・，２
８６16のそれぞれにより求められたデータＢＴ００，Ｂ
Ｔ０１，ＢＴ０２，・・・，ＢＴ１５を束ね、対数尤度
ＢＴＴとしてセレクタ２８５に供給する。
【０４２４】加算比較選択回路２８４は、トレリス上の
各ステートから次時刻におけるステートへと４本、又
は、符号によっては８本のパスが到達するような符号に
対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正によ
り補正項を追加する処理を行うことによって、ｌｏｇ−
ｓｕｍ演算を行う。
【０４２５】具体的には、加算比較選択回路２８４は、
図４０に示すように、上述した加算比較選択回路２４２
と同様に、トレリス上の各ステートから次時刻における
ステートへと４本、又は、符号によっては８本のパスが
到達するような符号のうち、復号の対象とする符号のス
テート数のうちの最大値の数のｌｏｇ−ｓｕｍ演算回路
２９２nを有する。ここでは、加算比較選択回路２８４
は、最大で８ステートを有する符号の復号を行うものと
し、８個のｌｏｇ−ｓｕｍ演算回路２９２1，・・・，
２９２8を有するものとする。
【０４２６】これらのｌｏｇ−ｓｕｍ演算回路２９
２1，・・・，２９２8には、それぞれ、上述した加算比
較選択回路２８３におけるｌｏｇ−ｓｕｍ演算回路２８
６1，２８６2，２８６3，・・・，２８６16と同様に、
トレリス上の遷移に基づいて、トレリス上の出力パター
ンに対応する枝の対数尤度Ｉγと、各ステートにおける
１時刻前の対数尤度Ｉβ０が供給される。すなわち、ｌ
ｏｇ−ｓｕｍ演算回路２９２1，・・・，２９２8には、
それぞれ、対数尤度ＤＧＢ０のうち、トレリス上の出力
パターンに対応する枝の対数尤度Ｉγに相当するもの
と、算出した１時刻前の対数尤度ＢＴＦのうち、各ステ
ートにおける対数尤度Ｉβ０に相当するものとが供給さ
れる。そして、ｌｏｇ−ｓｕｍ演算回路２９２1，・・
・，２９２8は、それぞれ、次時刻の各ステートにおけ
る対数尤度Ｉβ０を対数尤度ＢＴＦとして求める。各ｌ
ｏｇ−ｓｕｍ演算回路２９２1，・・・，２９２8に対す
る対数尤度ＢＴＦの分配は、符号構成に応じて異なり、
ここでは制御信号ＮＳＴに基づいて、図示しないセレク
タ等により決定される。この対数尤度ＢＴＦの分配につ
いては、さらに後述する。
【０４２７】具体的には、ｌｏｇ−ｓｕｍ演算回路２９
２1は、５つの加算器２９３1，２９３2，２９３3，２９
３4，３０７と、ｌｏｇ−ｓｕｍ補正における補正項の
値を算出する６個の補正項算出回路２９４1，２９４2，
２９４3，２９４4，２９４5，２９４6と、１１個のセレ
クタ２９５，２９６，２９７，２９８，２９９，３０
０，３０１，３０２，３０３，３０４，３０５と、セレ
クタ３０５による選択動作を制御するための制御信号を
生成する選択用制御信号生成回路３０６と、Ｉβ０正規
化回路３０８とを有する。
【０４２８】加算器２９３1は、対数尤度ＤＧＢ０のう
ちの対数尤度ＤＧＢ００を入力するとともに、１時刻前
に算出された対数尤度ＢＴＦのうち、符号に応じて該当
するものを対数尤度Ｂ０として入力し、これらの対数尤
度ＤＧＢ００，Ｂ０を加算する。加算器２９３1は、加
算して得られた対数尤度Ｉβ０と対数尤度Ｉγとの和を
示すデータＡＭ０を補正項算出回路２９４1，２９４3，
２９４5及びセレクタ２９５に供給する。
【０４２９】加算器２９３2は、対数尤度ＤＧＢ０のう
ちの対数尤度ＤＧＢ０１を入力するとともに、１時刻前
に算出された対数尤度ＢＴＦのうち、符号に応じて該当
するものを対数尤度Ｂ１として入力し、これらの対数尤
度ＤＧＢ０１，Ｂ１を加算する。加算器２９３2は、加
算して得られたＩβ０＋Ｉγを示すデータＡＭ１を補正
項算出回路２９４1，２９４4，２９４6及びセレクタ２
９５に供給する。
【０４３０】加算器２９３3は、対数尤度ＤＧＢ０のう
ちの対数尤度ＤＧＢ０２を入力するとともに、１時刻前
に算出された対数尤度ＢＴＦのうち、符号に応じて該当
するものを対数尤度Ｂ２として入力し、これらの対数尤
度ＤＧＢ０２，Ｂ２を加算する。加算器２９３3は、加
算して得られたＩβ０＋Ｉγを示すデータＡＭ２を補正
項算出回路２９４2，２９４3，２９４4及びセレクタ２
９６に供給する。
【０４３１】加算器２９３4は、対数尤度ＤＧＢ０のう
ちの対数尤度ＤＧＢ０３を入力するとともに、１時刻前
に算出された対数尤度ＢＴＦのうち、符号に応じて該当
するものを対数尤度Ｂ３として入力し、これらの対数尤
度ＤＧＢ０３，Ｂ３を加算する。加算器２９３4は、加
算して得られたＩβ０＋Ｉγを示すデータＡＭ３を補正
項算出回路２９４2，２９４5，２９４6及びセレクタ２
９６に供給する。
【０４３２】補正項算出回路２９４1は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２９３1から供
給されるデータＡＭ０と、加算器２９３2から供給され
るデータＡＭ１とを入力し、補正項の値を示すデータＤ
Ｍ０を算出する。この際、補正項算出回路２９４1は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２９４1にお
いては、加算器２９３1，２９３2から供給されるデータ
ＡＭ０，ＡＭ１のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ０，ＡＭ１の大小比較を高速に行う。補正項算
出回路２９４1は、算出したデータＤＭ０をセレクタ３
０４に供給する。また、補正項算出回路２９４1は、セ
レクタ２９５，２９７，２９８，２９９，３００による
選択動作を制御するための制御信号ＳＥＬ０を生成す
る。
【０４３３】補正項算出回路２９４2は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２９３3から供
給されるデータＡＭ２と、加算器２９３4から供給され
るデータＡＭ３とを入力し、補正項の値を示すデータＤ
Ｍ１を算出する。この際、補正項算出回路２９４2は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２９４2にお
いては、加算器２９３3，２９３4から供給されるデータ
ＡＭ２，ＡＭ３のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ２，ＡＭ３の大小比較を高速に行う。補正項算
出回路２９４2は、算出したデータＤＭ１をセレクタ３
０４に供給する。また、補正項算出回路２９４2は、セ
レクタ２９６，３０１，３０２による選択動作を制御す
るための制御信号ＳＥＬ１を生成する。
【０４３４】補正項算出回路２９４3は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２９３1から供
給されるデータＡＭ０と、加算器２９３3から供給され
るデータＡＭ２とを入力し、補正項の値を示すデータＤ
Ｍ２を算出する。この際、補正項算出回路２９４3は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２９４3にお
いては、加算器２９３1，２９３3から供給されるデータ
ＡＭ０，ＡＭ２のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ０，ＡＭ２の大小比較を高速に行う。補正項算
出回路２９４3は、算出したデータＤＭ２をセレクタ２
９９に供給する。また、補正項算出回路２９４3は、最
終的にセレクタ３０３，３０４による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ２を生
成し、この制御信号ＳＥＬ２をセレクタ２９７及び選択
用制御信号生成回路３０６に供給する。
【０４３５】補正項算出回路２９４4は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２９３2から供
給されるデータＡＭ１と、加算器２９３3から供給され
るデータＡＭ２とを入力し、補正項の値を示すデータＤ
Ｍ３を算出する。この際、補正項算出回路２９４4は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２９４4にお
いては、加算器２９３2，２９３3から供給されるデータ
ＡＭ１，ＡＭ２のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ１，ＡＭ２の大小比較を高速に行う。補正項算
出回路２９４4は、算出したデータＤＭ３をセレクタ２
９９に供給する。また、補正項算出回路２９４4は、最
終的にセレクタ３０３，３０４による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ３を生
成し、この制御信号ＳＥＬ３をセレクタ２９７及び選択
用制御信号生成回路３０６に供給する。
【０４３６】補正項算出回路２９４5は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２９３1から供
給されるデータＡＭ０と、加算器２９３4から供給され
るデータＡＭ３とを入力し、補正項の値を示すデータＤ
Ｍ４を算出する。この際、補正項算出回路２９４5は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２９４5にお
いては、加算器２９３1，２９３4から供給されるデータ
ＡＭ０，ＡＭ３のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ０，ＡＭ３の大小比較を高速に行う。補正項算
出回路２９４5は、算出したデータＤＭ４をセレクタ３
００に供給する。また、補正項算出回路２９４5は、最
終的にセレクタ３０３，３０４による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ４を生
成し、この制御信号ＳＥＬ４をセレクタ２９８及び選択
用制御信号生成回路３０６に供給する。
【０４３７】補正項算出回路２９４6は、先に図３５に
示した補正項算出回路２４７と同様の構成からなるた
め、ここでは詳細を省略するが、加算器２９３2から供
給されるデータＡＭ１と、加算器２９３4から供給され
るデータＡＭ３とを入力し、補正項の値を示すデータＤ
Ｍ５を算出する。この際、補正項算出回路２９４6は、
補正項算出回路２４７と同様に、入力した２つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路２９４6にお
いては、加算器２９３2，２９３4から供給されるデータ
ＡＭ１，ＡＭ３のうちの下位ビットの最上位ビットに
“１”又は“０”が付されたデータ間の差分をとり、デ
ータＡＭ１，ＡＭ３の大小比較を高速に行う。補正項算
出回路２９４6は、算出したデータＤＭ５をセレクタ３
００に供給する。また、補正項算出回路２９４6は、最
終的にセレクタ３０３，３０４による選択動作を制御す
るための制御信号ＳＥＬ８となる制御信号ＳＥＬ５を生
成し、この制御信号ＳＥＬ５をセレクタ２９８及び選択
用制御信号生成回路３０６に供給する。
【０４３８】セレクタ２９５は、補正項算出回路２９４
1から供給される制御信号ＳＥＬ０に基づいて、データ
ＡＭ０，ＡＭ１のうち、値が小さいものを選択する。セ
レクタ２９５は、選択して得られたデータＳＡＭ０をセ
レクタ３０３に供給する。
【０４３９】セレクタ２９６は、補正項算出回路２９４
2から供給される制御信号ＳＥＬ１に基づいて、データ
ＡＭ２，ＡＭ３のうち、値が小さいものを選択する。セ
レクタ２９６は、選択して得られたデータＳＡＭ１をセ
レクタ３０３に供給する。
【０４４０】セレクタ２９７は、補正項算出回路２９４
1から供給される制御信号ＳＥＬ０に基づいて、制御信
号ＳＥＬ２，ＳＥＬ３のうち、いずれか一方を選択す
る。具体的には、セレクタ２９７は、データＡＭ１より
もデータＡＭ０の方が値が大きい場合には、制御信号Ｓ
ＥＬ３を選択する。セレクタ２９７は、選択して得られ
た制御信号ＳＥＬ６をセレクタ３０１に供給する。
【０４４１】セレクタ２９８は、補正項算出回路２９４
1から供給される制御信号ＳＥＬ０に基づいて、制御信
号ＳＥＬ４，ＳＥＬ５のうち、いずれか一方を選択す
る。具体的には、セレクタ２９８は、データＡＭ１より
もデータＡＭ０の方が値が大きい場合には、制御信号Ｓ
ＥＬ５を選択する。セレクタ２９８は、選択して得られ
た制御信号ＳＥＬ７をセレクタ３０１に供給する。
【０４４２】セレクタ２９９は、補正項算出回路２９４
1から供給される制御信号ＳＥＬ０に基づいて、データ
ＤＭ２，ＤＭ３のうち、いずれか一方を選択する。具体
的には、セレクタ２９９は、データＡＭ１よりもデータ
ＡＭ０の方が値が大きい場合には、データＤＭ３を選択
する。セレクタ２９９は、選択して得られたデータＤＳ
０をセレクタ３０２に供給する。
【０４４３】セレクタ３００は、補正項算出回路２９４
1から供給される制御信号ＳＥＬ０に基づいて、データ
ＤＭ４，ＤＭ５のうち、いずれか一方を選択する。具体
的には、セレクタ３００は、データＡＭ１よりもデータ
ＡＭ０の方が値が大きい場合には、データＤＭ５を選択
する。セレクタ３００は、選択して得られたデータＤＳ
１をセレクタ３０２に供給する。
【０４４４】セレクタ３０１は、補正項算出回路２９４
2から供給される制御信号ＳＥＬ１に基づいて、制御信
号ＳＥＬ６，ＳＥＬ７のうち、いずれか一方を選択す
る。具体的には、セレクタ３０１は、データＡＭ３より
もデータＡＭ２の方が値が大きい場合には、制御信号Ｓ
ＥＬ７を選択する。セレクタ３０１は、選択して得られ
た制御信号ＳＥＬ８をセレクタ３０３，３０４における
選択用の制御信号として供給する。
【０４４５】セレクタ３０２は、補正項算出回路２９４
2から供給される制御信号ＳＥＬ１に基づいて、データ
ＤＳ０，ＤＳ１のうち、いずれか一方を選択する。具体
的には、セレクタ３０２は、データＡＭ３よりもデータ
ＡＭ２の方が値が大きい場合には、データＤＳ１を選択
する。セレクタ３０２は、選択して得られたデータＤＳ
２をセレクタ３０５に供給する。
【０４４６】セレクタ３０３は、制御信号ＳＥＬ８に基
づいて、データＳＡＭ０，ＳＡＭ１のうち、いずれか一
方を選択する。具体的には、セレクタ３０３は、制御信
号ＳＥＬ８が制御信号ＳＥＬ７であった場合には、デー
タＳＡＭ１を選択する。セレクタ３０３は、選択して得
られたデータＳＡＭ２を加算器３０７に供給する。
【０４４７】セレクタ３０４は、制御信号ＳＥＬ８に基
づいて、データＤＭ０，ＤＭ１のうち、いずれか一方を
選択する。具体的には、セレクタ３０４は、制御信号Ｓ
ＥＬ８が制御信号ＳＥＬ７であった場合には、データＤ
Ｍ１を選択する。セレクタ３０４は、選択して得られた
データＤＳ３をセレクタ３０５に供給する。
【０４４８】セレクタ３０５は、選択用制御信号生成回
路３０６から供給される制御信号ＳＥＬ９に基づいて、
データＤＳ２，ＤＳ３のうち、いずれか一方を選択す
る。セレクタ３０５は、選択して得られたデータＲＤＭ
を加算器３０７に供給する。
【０４４９】選択用制御信号生成回路３０６は、制御信
号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５に基づい
て、セレクタ３０５による選択動作を制御するための制
御信号ＳＥＬ９を生成する。具体的には、選択用制御信
号生成回路３０６は、制御信号ＳＥＬ２，ＳＥＬ３，Ｓ
ＥＬ４，ＳＥＬ５の論理積と、制御信号ＳＥＬ２，ＳＥ
Ｌ３，ＳＥＬ４，ＳＥＬ５の論理積の否定との論理和を
とることによって、制御信号ＳＥＬ９を生成する。
【０４５０】加算器３０７は、セレクタ３０３から供給
されるデータＳＡＭ２と、セレクタ３０５から供給され
るデータＲＤＭとを加算し、対数尤度Ｉβ０を算出す
る。加算器３０７は、算出した対数尤度Ｉβ０を対数尤
度ＣＭとしてＩβ０正規化回路３０８に供給する。
【０４５１】Ｉβ０正規化回路３０８は、上述したＩβ
０正規化回路２９１と同様に、加算器３０７から供給さ
れる対数尤度ＣＭの分布の偏りを是正するための正規化
を行う。また、Ｉβ０正規化回路３０８は、終結情報Ｔ
Ｂ０Ｄを用いて、終結処理も行う。Ｉβ０正規化回路３
０８は、正規化後の対数尤度Ｉβ０を、必要なダイナミ
ックレンジに応じてクリッピングを行い、対数尤度ＢＴ
００として、所定のｌｏｇ−ｓｕｍ演算回路２９２1，
・・・，２９２8に供給する。このとき、対数尤度ＢＴ
００は、図示しないレジスタにより１時刻分の遅延がな
された後、所定のｌｏｇ−ｓｕｍ演算回路２９２1，・
・・，２９２8に供給される。
【０４５２】このようなｌｏｇ−ｓｕｍ演算回路２９２
1は、対数尤度ＢＴ００を求めて出力する。すなわち、
ｌｏｇ−ｓｕｍ演算回路２９２1は、求めた対数尤度Ｂ
Ｔ００を、次時刻における対数尤度Ｉβ０の算出に用い
るために、所定のｌｏｇ−ｓｕｍ演算回路２０２1，・
・・，２９２8に供給するとともに、外部に出力する。
【０４５３】この際、ｌｏｇ−ｓｕｍ演算回路２９２1
は、各ステートに到達した４本のパス、又は、符号によ
っては８本のパスを束ねて得られる４組のパスに対応す
る尤度を示すデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３の
中から選択した２つのパスに対応するデータの組み合わ
せの全てについて尤度の大小を比較することによって、
これらのデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３のう
ち、尤度の高い少なくとも２つ以上のパスに対応するデ
ータを求め、これらのパスに対応するデータの中から、
最も尤度の高いパスである最尤パスに対応するデータを
選択する。より具体的には、ｌｏｇ−ｓｕｍ演算回路２
９２1は、データＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３につ
いて、いわば勝ち抜き戦に喩えられる動作を行うことに
よって、データＡＭ０の値、データＡＭ１の値、データ
ＡＭ２の値及びデータＡＭ３の値の大小を比較し、最尤
パスに対応するデータを選択する。
【０４５４】また、ｌｏｇ−ｓｕｍ演算回路２９２
8は、ｌｏｇ−ｓｕｍ演算回路２９２1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度ＤＧＢ０
のうちの対数尤度ＤＧＢ２８，ＤＧＢ２９，ＤＧＢ３
０，ＤＧＢ３１と、１時刻前に算出された対数尤度ＢＴ
Ｆのうち、符号に応じて該当するものを対数尤度Ｂ０，
Ｂ１，Ｂ２，Ｂ３として入力し、これらの対数尤度ＤＧ
Ｂ２８，ＤＧＢ２９，ＤＧＢ３０，ＤＧＢ３１，Ｂ０，
Ｂ１，Ｂ２，Ｂ３を用いて、対数尤度Ｉβ０を算出し、
対数尤度ＢＴ０７として、所定のｌｏｇ−ｓｕｍ演算回
路２９２1，・・・，２９２8に供給するとともに、外部
に出力する。
【０４５５】このような加算比較選択回路２８４は、ト
レリス上の各ステートから次時刻におけるステートへと
４本、又は、符号によっては８本のパスが到達するよう
な符号における対数尤度Ｉβ０を算出する。加算比較選
択回路２８４は、ｌｏｇ−ｓｕｍ演算回路２９２1，・
・・，２９２8のそれぞれにより求められたデータＢＴ
００，・・・，ＢＴ０７を束ね、データＢＴＦとしてセ
レクタ２８５に供給する。なお、加算比較選択回路２８
４は、上述した加算比較選択回路２４２と同様に、本来
は、トレリス上の各ステートから次時刻におけるステー
トへと４本のパスが到達するような符号における対数尤
度Ｉβ０を求めるために設けられるものであるが、上述
したように、符号によっては８本のパスが到達するよう
な符号における対数尤度Ｉβ０を求めることができる。
これについては、“５−５−３”及び“５−５−５”に
詳述する。
【０４５６】セレクタ２８５は、入力ビット数情報ＩＮ
に基づいて、加算比較選択回路２８３から供給される対
数尤度Ｉβ０を示す対数尤度ＢＴＴと、加算比較選択回
路２８４から供給される対数尤度Ｉβ０を示すデータＢ
ＴＦとのうち、いずれか一方を選択する。具体的には、
セレクタ２８５は、符号化装置１における要素符号化器
による符号が、トレリス上にパラレルパスが存在せず且
つ各ステートから次時刻におけるステートへと２本のパ
スが到達するような符号であった場合には、対数尤度Ｂ
ＴＴを選択し、符号化装置１における要素符号化器によ
る符号が、トレリス上にパラレルパスが存在せず且つ各
ステートから次時刻におけるステートへと４本のパスが
到達するような符号であった場合には、対数尤度ＢＴＦ
を選択する。すなわち、ここでは、セレクタ２８５によ
る選択動作を制御するための制御信号として、入力ビッ
ト数情報ＩＮを用いているが、実際には、符号構成の示
す制御信号がセレクタ２８５に入力される。
【０４５７】このようなＩβ０用加算比較選択回路２８
１は、対数尤度Ｉβ０を算出し、この算出した対数尤度
Ｉβ０を、対数尤度Ｂ０として出力する。この対数尤度
Ｂ０は、Ｉβ記憶回路１６０に供給される。
【０４５８】一方、Ｉβ１用加算比較選択回路２８２
は、対数尤度Ｉβ１を算出するために設けられるもので
ある。Ｉβ１用加算比較選択回路２８２は、Ｉβ０用加
算比較選択回路２８１と同様の構成からなるため、詳細
な説明は省略するが、対数尤度ＤＧＢ０及び終結情報Ｔ
Ｂ０Ｄの代わりに対数尤度ＤＧＢ１及び終結情報ＴＢ１
Ｄを入力して対数尤度Ｉβ１を算出し、この算出した対
数尤度Ｉβ１を、対数尤度Ｂ１として出力する。この対
数尤度Ｂ１は、Ｉβ記憶回路１６０に供給される。
【０４５９】このようなＩβ算出回路１５９は、２系統
の対数尤度Ｉβ０，Ｉβ１を並列的に算出し、これらの
算出した対数尤度Ｉβ０，Ｉβ１を、それぞれ、対数尤
度Ｂ０，Ｂ１としてＩβ記憶回路１６０に供給する。
【０４６０】Ｉβ記憶回路１６０は、図示しないが、例
えば、複数バンクのＲＡＭと、制御回路と、選択回路と
を有する。Ｉβ記憶回路１６０は、Ｉβ算出回路１５９
から供給される対数尤度Ｂ０，Ｂ１を記憶する。そし
て、Ｉβ記憶回路１６０は、内部の制御回路による制御
の下に、記憶した対数尤度Ｂ０，Ｂ１のうち、所定の情
報を選択回路により選択し、対数軟出力Ｉλを算出する
ために用いる対数尤度ＢＴとして、軟出力算出回路１６
１に供給する。なお、要素復号器５０は、上述したよう
に、スライディングウィンドウ処理を行う際のＩβ記憶
回路１６０におけるメモリマネジメントの手法として、
国際公開番号ＷＯ９９／６２１８３号公報に記載されて
いるものを採用しており、上述した受信データ及び遅延
用記憶回路１５５に対するメモリマネジメントを行うと
ともに、Ｉβ記憶回路１６０に対するメモリマネジメン
トを行うことによって、最終的に対数軟出力Ｉλを本来
の時系列順に求めることができる。
【０４６１】軟出力算出回路１６１は、Ｉα算出回路１
５８から供給されるデータＡＧＤと、Ｉβ記憶回路１６
０から供給される対数尤度ＢＴとを用いて、対数軟出力
Ｉλを算出する。具体的には、軟出力算出回路１６１
は、“２．”の冒頭に記載した表記に基づくと、対数尤
度Ｉγ、対数尤度Ｉα及び対数尤度Ｉβを用いて、次式
（５５）に示す演算を行い、各時刻ｔにおける対数軟出
力Ｉλを算出する。なお、次式（５５）における演算子
“＃Σ”は、上述した演算子“＃”で表されるｌｏｇ−
ｓｕｍ演算の累積加算演算を示すものである。
【０４６２】
【数５５】
【０４６３】また、軟出力算出回路１６１は、シンボル
単位又はビット単位で対数軟出力Ｉλを算出することも
できる。軟出力算出回路１６１は、外部から供給される
出力データ選択制御信号ＣＩＴＭと、制御回路６０から
供給される事前確率情報形式情報ＣＡＰＰと、符号情報
生成回路１５１から供給される入力ビット数情報ＩＮ、
メモリ数情報ＭＮ及び枝入出力情報ＢＩＯとに基づい
て、情報シンボル又は情報ビットに対する事後確率情報
に対応する対数軟出力Ｉλ、又は、符号シンボル又は符
号ビットに対する事後確率情報に対応する対数軟出力Ｉ
λを算出する。軟出力算出回路１６１は、シンボル単位
で算出した対数軟出力Ｉλ又はビット単位で算出した対
数軟出力Ｉλを、それぞれ、対数軟出力ＳＬＭ，ＢＬＭ
として、外部情報算出回路１６３、振幅調整及びクリッ
プ回路１６４、及び、硬判定回路１６５に供給する。
【０４６４】具体的には、軟出力算出回路１６１は、例
えば図４１に示すように、対数尤度Ｉαと対数尤度Ｉγ
と対数尤度Ｉβとの和を算出するＩα＋Ｉγ＋Ｉβ算出
回路３１０と、イネーブル信号を生成するイネーブル信
号生成回路３１１と、例えば６個のｌｏｇ−ｓｕｍ演算
回路３１２1，３１２2，３１２3，３１２4，３１２5，
３１２6と、対数軟出力Ｉλを算出するＩλ算出回路３
１３とを有するものとして実現することができる。
【０４６５】Ｉα＋Ｉγ＋Ｉβ算出回路３１０は、対数
尤度Ｉβを分配するＩβ分配回路３１４と、復号の対象
とする符号のステート数のうちの最大値、ここでは３２
個の加算器３１５1，３１５2，３１５3，３１５4，３１
５5，３１５6，・・・，３１５31，３１５32とを有す
る。
【０４６６】Ｉβ分配回路３１４は、Ｉβ記憶回路１６
０から供給される対数尤度ＢＴを符号構成に応じて分配
する。すなわち、Ｉβ分配回路３１４は、符号構成に応
じたトレリスに対応するように、対数尤度ＢＴを分配す
る。このとき、Ｉβ分配回路３１４は、符号情報生成回
路１５１から供給される入力ビット数情報ＩＮに基づい
て、対数尤度ＢＴを分配する。Ｉβ分配回路３１４は、
分配して得られた対数尤度Ｉβを加算器３１５1，３１
５2，３１５3，３１５4，３１５5，３１５6，・・・，
３１５31，３１５32に供給する。すなわち、Ｉβ分配回
路３１４は、対数軟出力Ｉλの算出に用いる対数尤度Ｉ
βを対数尤度ＢＴＤとして加算器３１５1，３１５2，３
１５3，３１５4，３１５5，３１５6，・・・，３１
５31，３１５3 2に供給する。
【０４６７】加算器３１５1は、Ｉα算出回路１５８か
ら供給される対数尤度Ｉαと対数尤度Ｉγとの和を示す
データＡＧＤのうちのデータＡＧ００と、Ｉβ分配回路
３１４から供給される対数尤度ＢＴＤのうちの対数尤度
ＢＴＤ００とを加算する。加算器３１５1は、加算して
得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβと
の和をデータＡＧＢ００として出力する。
【０４６８】加算器３１５2は、Ｉα算出回路１５８か
ら供給されるデータＡＧＤのうちのデータＡＧ０１と、
Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのう
ちの対数尤度ＢＴＤ００とを加算する。加算器３１５2
は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対
数尤度Ｉβとの和をデータＡＧＢ０１として出力する。
【０４６９】加算器３１５3は、Ｉα算出回路１５８か
ら供給されるデータＡＧＤのうちのデータＡＧ０２と、
Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのう
ちの対数尤度ＢＴＤ０１とを加算する。加算器３１５3
は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対
数尤度Ｉβとの和をデータＡＧＢ０２として出力する。
【０４７０】加算器３１５4は、Ｉα算出回路１５８か
ら供給されるデータＡＧＤのうちのデータＡＧ０３と、
Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのう
ちの対数尤度ＢＴＤ０１とを加算する。加算器３１５4
は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対
数尤度Ｉβとの和をデータＡＧＢ０３として出力する。
【０４７１】加算器３１５5は、Ｉα算出回路１５８か
ら供給されるデータＡＧＤのうちのデータＡＧ０４と、
Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのう
ちの対数尤度ＢＴＤ０２とを加算する。加算器３１５5
は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対
数尤度Ｉβとの和をデータＡＧＢ０４として出力する。
【０４７２】加算器３１５6は、Ｉα算出回路１５８か
ら供給されるデータＡＧＤのうちのデータＡＧ０５と、
Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのう
ちの対数尤度ＢＴＤ０２とを加算する。加算器３１５6
は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対
数尤度Ｉβとの和をデータＡＧＢ０５として出力する。
【０４７３】加算器３１５31は、Ｉα算出回路１５８か
ら供給されるデータＡＧＤのうちのデータＡＧ３０と、
Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのう
ちの対数尤度ＢＴＤ１５とを加算する。加算器３１５31
は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対
数尤度Ｉβとの和をデータＡＧＢ３０として出力する。
【０４７４】加算器３１５32は、Ｉα算出回路１５８か
ら供給されるデータＡＧＤのうちのデータＡＧ３１と、
Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのう
ちの対数尤度ＢＴＤ１５とを加算する。加算器３１５32
は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対
数尤度Ｉβとの和をデータＡＧＢ３１として出力する。
【０４７５】このようなＩα＋Ｉγ＋Ｉβ算出回路３１
０は、対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの
和を算出し、算出したデータＡＧＢ００，ＡＧＢ０１，
ＡＧＢ０２，ＡＧＢ０３，ＡＧＢ０４，ＡＧＢ０５，・
・・，ＡＧＢ３０，ＡＧＢ３１を束ね、データＡＧＢと
してｌｏｇ−ｓｕｍ演算回路３１２1，３１２2，３１２
3，３１２4，３１２5，３１２6に供給する。
【０４７６】イネーブル信号生成回路３１１は、セレク
タ３２３1，３２３2，３２３3，３２３4による選択動作
を制御するための制御信号を生成する選択用制御信号生
成回路３１６と、シンボル該当枝選出回路３１９及びビ
ット該当枝選出回路３２０，３２１，３２２により選出
されるべき枝を選択するための有効枝選択回路３１７
と、対数軟出力Ｉλの算出時に参照すべき枝入出力情報
ＢＩＯを選択する出力データ選択回路３１８と、シンボ
ル単位で対数軟出力Ｉλを算出する際に当該シンボルに
該当する枝を選出するシンボル該当枝選出回路３１９
と、ビット単位で対数軟出力Ｉλを算出する際に当該ビ
ットに該当する枝を選出するビット該当枝選出回路３２
０，３２１，３２２と、セレクタ３２３1，３２３2，３
２３3，３２３4とを有する。
【０４７７】選択用制御信号生成回路３１６は、外部か
ら供給される出力データ選択制御信号ＣＩＴＭと、制御
回路６０から供給される事前確率情報形式情報ＣＡＰＰ
とに基づいて、セレクタ３２３1，３２３2，３２３3，
３２３4による選択動作を制御するための制御信号ＡＰ
を生成する。
【０４７８】有効枝選択回路３１７は、符号情報生成回
路１５１から供給される入力ビット数情報ＩＮ及びメモ
リ数情報ＭＮに基づいて、シンボル該当枝選出回路３１
９及びビット該当枝選出回路３２０，３２１，３２２の
それぞれに入力される枝入出力情報ＢＩＯが有効である
か否かを示す制御信号Ｍ１，Ｍ２，Ｍ３を生成する。す
なわち、有効枝選択回路３１７は、シンボル該当枝選出
回路３１９及びビット該当枝選出回路３２０，３２１，
３２２のそれぞれにより選出されるべき枝を選択するた
めの制御信号Ｍ１，Ｍ２，Ｍ３を生成する。有効枝選択
回路３１７は、生成した制御信号Ｍ１，Ｍ２をビット該
当枝選出回路３２０，３２１，３２２に供給するととも
に、制御信号Ｍ３をシンボル該当枝選出回路３１９及び
ビット該当枝選出回路３２０，３２１，３２２に供給す
る。
【０４７９】出力データ選択回路３１８は、外部から供
給される出力データ選択制御信号ＣＩＴＭと、符号情報
生成回路１５１から供給される入力ビット数情報ＩＮと
に基づいて、符号情報生成回路１５１から供給される枝
入出力情報ＢＩＯの中から、符号構成に応じた枝に対応
するものを選択する。出力データ選択回路３１８は、選
択した枝入出力情報ＢＩＯ０をビット該当枝選出回路３
２０に供給するとともに、選択した枝入出力情報ＢＩＯ
１をビット該当枝選出回路３２１に供給するとともに、
選択した枝入出力情報ＢＩＯ２をビット該当枝選出回路
３２２に供給する。
【０４８０】シンボル該当枝選出回路３１９は、シンボ
ル単位で対数軟出力Ｉλを算出するために設けられるも
のである。シンボル該当枝選出回路３１９は、符号情報
生成回路１５１から供給される枝入出力情報ＢＩＯを用
いて、当該シンボルに該当する枝を選出する。このと
き、シンボル該当枝選出回路３１９は、有効枝選択回路
３１７から供給される制御信号Ｍ３に基づいて枝を選出
する。シンボル該当枝選出回路３１９は、選出した枝に
対応する入力が“０”であるか“１”であるかを示すイ
ネーブル信号ＳＥＮ０，ＳＥＮ１，ＳＥＮ２，ＳＥＮ３
を生成し、イネーブル信号ＳＥＮ０をセレクタ３２３1
に供給するとともに、イネーブル信号ＳＥＮ１をセレク
タ３２３2に供給するとともに、イネーブル信号ＳＥＮ
２をセレクタ３２３3に供給するとともに、イネーブル
信号ＳＥＮ３をセレクタ３２３4に供給する。
【０４８１】ビット該当枝選出回路３２０は、ビット単
位で対数軟出力Ｉλを算出するために設けられるもので
ある。ビット該当枝選出回路３２０は、出力データ選択
回路３１８から供給される枝入出力情報ＢＩＯ０を用い
て、当該ビットに該当する枝を選出する。このとき、ビ
ット該当枝選出回路３２０は、有効枝選択回路３１７か
ら供給される制御信号Ｍ１，Ｍ２，Ｍ３に基づいて枝を
選出する。ビット該当枝選出回路３２０は、選出した枝
に対応する入力が“０”であるか“１”であるかを示す
イネーブル信号ＥＮ００，ＥＮ０１を生成し、イネーブ
ル信号ＥＮ００をセレクタ３２３1に供給するととも
に、イネーブル信号ＥＮ０１をセレクタ３２３2に供給
する。
【０４８２】ビット該当枝選出回路３２１は、ビット該
当枝選出回路３２０と同様に、ビット単位で対数軟出力
Ｉλを算出するために設けられるものである。ビット該
当枝選出回路３２１は、出力データ選択回路３１８から
供給される枝入出力情報ＢＩＯ１を用いて、当該ビット
に該当する枝を選出する。このとき、ビット該当枝選出
回路３２１は、有効枝選択回路３１７から供給される制
御信号Ｍ１，Ｍ２，Ｍ３に基づいて枝を選出する。ビッ
ト該当枝選出回路３２１は、選出した枝に対応する入力
が“０”であるか“１”であるかを示すイネーブル信号
ＥＮ１０，ＥＮ１１を生成し、イネーブル信号ＥＮ１０
をセレクタ３２３3に供給するとともに、イネーブル信
号ＥＮ１１をセレクタ３２３4に供給する。
【０４８３】ビット該当枝選出回路３２２は、ビット該
当枝選出回路３２０と同様に、ビット単位で対数軟出力
Ｉλを算出するために設けられるものである。ビット該
当枝選出回路３２２は、出力データ選択回路３１８から
供給される枝入出力情報ＢＩＯ２を用いて、当該ビット
に該当する枝を選出する。このとき、ビット該当枝選出
回路３２２は、有効枝選択回路３１７から供給される制
御信号Ｍ１，Ｍ２，Ｍ３に基づいて枝を選出する。ビッ
ト該当枝選出回路３２２は、選出した枝に対応する入力
が“０”であるか“１”であるかを示すイネーブル信号
ＥＮ２０，ＥＮ２１を生成し、イネーブル信号ＥＮ２０
をｌｏｇ−ｓｕｍ演算回路３１２5に供給するととも
に、イネーブル信号ＥＮ２１をｌｏｇ−ｓｕｍ演算回路
３１２6に供給する。
【０４８４】セレクタ３２３1は、選択用制御信号生成
回路３１６から供給される制御信号ＡＰに基づいて、シ
ンボル該当枝選出回路３１９から供給されるイネーブル
信号ＳＥＮ０と、ビット該当枝選出回路３２０から供給
されるイネーブル信号ＥＮ００とのうち、いずれか一方
を選択する。具体的には、セレクタ３２３1は、制御信
号ＡＰが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号ＣＩＴＭが示し、
且つ、シンボル単位である旨を事前確率情報形式情報Ｃ
ＡＰＰが示すものであった場合には、シンボル該当枝選
出回路３１９から供給されるイネーブル信号ＳＥＮ０を
選択する。セレクタ３２３1は、選択したイネーブル信
号ＥＮＳ０をｌｏｇ−ｓｕｍ演算回路３１２1に供給す
る。
【０４８５】セレクタ３２３2は、選択用制御信号生成
回路３１６から供給される制御信号ＡＰに基づいて、シ
ンボル該当枝選出回路３１９から供給されるイネーブル
信号ＳＥＮ１と、ビット該当枝選出回路３２０から供給
されるイネーブル信号ＥＮ０１とのうち、いずれか一方
を選択する。具体的には、セレクタ３２３2は、制御信
号ＡＰが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号ＣＩＴＭが示し、
且つ、シンボル単位である旨を事前確率情報形式情報Ｃ
ＡＰＰが示すものであった場合には、シンボル該当枝選
出回路３１９から供給されるイネーブル信号ＳＥＮ１を
選択する。セレクタ３２３2は、選択したイネーブル信
号ＥＮＳ１をｌｏｇ−ｓｕｍ演算回路３１２2に供給す
る。
【０４８６】セレクタ３２３3は、選択用制御信号生成
回路３１６から供給される制御信号ＡＰに基づいて、シ
ンボル該当枝選出回路３１９から供給されるイネーブル
信号ＳＥＮ２と、ビット該当枝選出回路３２１から供給
されるイネーブル信号ＥＮ１０とのうち、いずれか一方
を選択する。具体的には、セレクタ３２３3は、制御信
号ＡＰが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号ＣＩＴＭが示し、
且つ、シンボル単位である旨を事前確率情報形式情報Ｃ
ＡＰＰが示すものであった場合には、シンボル該当枝選
出回路３１９から供給されるイネーブル信号ＳＥＮ２を
選択する。セレクタ３２３3は、選択したイネーブル信
号ＥＮＳ２をｌｏｇ−ｓｕｍ演算回路３１２3に供給す
る。
【０４８７】セレクタ３２３4は、選択用制御信号生成
回路３１６から供給される制御信号ＡＰに基づいて、シ
ンボル該当枝選出回路３１９から供給されるイネーブル
信号ＳＥＮ３と、ビット該当枝選出回路３２１から供給
されるイネーブル信号ＥＮ１１とのうち、いずれか一方
を選択する。具体的には、セレクタ３２３4は、制御信
号ＡＰが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号ＣＩＴＭが示し、
且つ、シンボル単位である旨を事前確率情報形式情報Ｃ
ＡＰＰが示すものであった場合には、シンボル該当枝選
出回路３１９から供給されるイネーブル信号ＳＥＮ３を
選択する。セレクタ３２３4は、選択したイネーブル信
号ＥＮＳ３をｌｏｇ−ｓｕｍ演算回路３１２4に供給す
る。
【０４８８】このようなイネーブル信号生成回路３１１
は、出力データ選択制御信号ＣＩＴＭ、事前確率情報形
式情報ＣＡＰＰ、メモリ数情報ＭＮ及び枝入出力情報Ｂ
ＩＯを用いて、選出した枝に対応するイネーブル信号Ｅ
ＮＳ０，ＥＮＳ１，ＥＮＳ２，ＥＮＳ３，ＥＮ２０，Ｅ
Ｎ２１を生成し、ｌｏｇ−ｓｕｍ演算回路３１２1，３
１２2，３１２3，３１２4，３１２5，３１２6に供給す
る。
【０４８９】ｌｏｇ−ｓｕｍ演算回路３１２1は、図４
２に示すように、復号の対象とする符号のステート数の
うちの最大値をＭとすると、Ｍ×２−１で表される数の
ｌｏｇ−ｓｕｍ演算セル回路３２５nを有する。ここで
は、ｌｏｇ−ｓｕｍ演算回路３１２1は、最大で１６ス
テートを有する符号の復号を行うものとし、３１個のｌ
ｏｇ−ｓｕｍ演算セル回路３２５1，・・・，３２５31
を有するものとする。
【０４９０】ｌｏｇ−ｓｕｍ演算セル回路３２５1は、
２つの差分器３２６1，３２６2と、６個のセレクタ３２
７，３２８，３２９，３３２，３３６，３３８と、セレ
クタ３２７，３２８，３２９による選択動作を制御する
ための制御信号を生成する選択用制御信号生成回路３３
０と、セレクタ３３２による選択動作を制御するための
制御信号を生成する選択用制御信号生成回路３３１と、
ＡＮＤゲート３３３と、ＯＲゲート３３４と、ｌｏｇ−
ｓｕｍ補正における補正項の値をテーブルとして記憶す
るルックアップテーブル３３５と、加算器３３７とを有
する。
【０４９１】差分器３２６1は、Ｉα＋Ｉγ＋Ｉβ算出
回路３１０から供給されるデータＡＧＢのうち、符号に
応じて該当する所定のデータＡＧＢ０００，ＡＧＢ００
１の差分をとる。厳密には、差分器３２６1は、データ
ＡＧＢ０００，ＡＧＢ００１が、それぞれ、例えば１３
ビットからなるものとすると、データＡＧＢ０００の下
位６ビットのデータの最上位ビットに“１”を付したも
のと、データＡＧＢ００１の下位６ビットのデータの最
上位ビットに“０”を付したものとの差分をとる。差分
器３２６1は、算出した差分値ＤＡ１をセレクタ３２７
及び選択用制御信号生成回路３３０に供給する。
【０４９２】差分器３２６2は、Ｉα＋Ｉγ＋Ｉβ算出
回路３１０から供給されるデータＡＧＢのうち、符号に
応じて該当する所定のデータＡＧＢ００１，ＡＧＢ００
０の差分をとる。厳密には、差分器３２６2は、データ
ＡＧＢ０００，ＡＧＢ００１が、それぞれ、例えば１３
ビットからなるものとすると、データＡＧＢ００１の下
位６ビットのデータの最上位ビットに“１”を付したも
のと、データＡＧＢ０００の下位６ビットのデータの最
上位ビットに“０”を付したものとの差分をとる。差分
器３２６2は、算出した差分値ＤＡ０をセレクタ３２８
及び選択用制御信号生成回路３３０に供給する。
【０４９３】セレクタ３２７は、選択用制御信号生成回
路３３０から供給される制御信号ＳＬ１に基づいて、差
分器３２６1から供給される差分値ＤＡ１と、所定の値
Ｎ１を有するデータとのうち、いずれか一方を選択す
る。具体的には、差分値ＤＡ１に対する補正項の値は、
所定の値に漸近する性質を有していることから、セレク
タ３２７は、差分値ＤＡ１の値が所定の値Ｎ１を超過し
ている場合には、所定の値Ｎ１を有するデータを選択す
る。セレクタ３２７は、選択して得られたデータＳＤＡ
１をセレクタ３２９に供給する。
【０４９４】セレクタ３２８は、選択用制御信号生成回
路３３０から供給される制御信号ＳＬ１に基づいて、差
分器３２６2から供給される差分値ＤＡ０と、所定の値
Ｎ１を有するデータとのうち、いずれか一方を選択す
る。具体的には、差分値ＤＡ０に対する補正項の値は、
所定の値に漸近する性質を有していることから、セレク
タ３２８は、差分値ＤＡ０の値が所定の値Ｎ１を超過し
ている場合には、所定の値Ｎ１を有するデータを選択す
る。セレクタ３２８は、選択して得られたデータＳＤＡ
０をセレクタ３２９に供給する。
【０４９５】セレクタ３２９は、選択用制御信号生成回
路３３０から供給される制御信号ＳＬ２に基づいて、セ
レクタ３２７から供給されるデータＳＤＡ１と、セレク
タ３２８から供給されるデータＳＤＡ０とのうち、いず
れか一方を選択する。具体的には、セレクタ３２９は、
データＡＧＢ０００の値がデータＡＧＢ００１の値より
も大きい場合には、セレクタ３２７から供給されるデー
タＳＤＡ１を選択する。セレクタ３２９は、選択して得
られたデータＤＭをルックアップテーブル３３５に供給
する。
【０４９６】選択用制御信号生成回路３３０は、データ
ＡＧＢ００，ＡＧＢ０１と、差分値ＤＡ１，ＤＡ０とに
基づいて、セレクタ３２７，３２８による選択動作を制
御するための制御信号ＳＬ１を生成するとともに、セレ
クタ３２９による選択動作を制御するための制御信号Ｓ
Ｌ２を生成する。選択用制御信号生成回路３３０は、生
成した制御信号ＳＬ２を選択用制御信号生成回路３３１
にも供給する。この際、選択用制御信号生成回路３３０
は、上述した選択用制御信号生成回路２３２と同様に、
データＡＧＢ００，ＡＧＢ０１に基づいて、メトリック
の上位ビットと下位ビットとを分割して、選択用の判定
文を示す制御信号ＳＬ１，ＳＬ２を生成するが、これに
ついては後述する。
【０４９７】選択用制御信号生成回路３３１は、イネー
ブル信号生成回路３１１から供給されるイネーブル信号
ＥＮＳ０のうちのイネーブル信号ＥＮ０００，ＥＮ００
１と、制御信号ＳＬ２とに基づいて、セレクタ３３２に
よる選択動作を制御するための制御信号ＳＥＬを生成す
る。
【０４９８】セレクタ３３２は、選択用制御信号生成回
路３３１から供給される制御信号ＳＥＬに基づいて、デ
ータＡＧＢ０００，ＡＧＢ００１のうち、いずれか一方
を選択する。セレクタ３３２は、選択して得られたデー
タＤＡＧを加算器３３７に供給する。
【０４９９】ＡＮＤゲート３３３は、イネーブル信号Ｅ
Ｎ０００，ＥＮ００１の論理積をとる。ＡＮＤゲート３
３３は、得られた論理積ＥＮＡを選択用の制御信号とし
てセレクタ３３６に供給する。
【０５００】ＯＲゲート３３４は、イネーブル信号ＥＮ
０００，ＥＮ００１の論理和をとる。ＯＲゲート３３４
は、得られた論理和ＥＮを選択用の制御信号としてセレ
クタ３３８に供給するとともに、イネーブル信号ＥＮ１
００としてｌｏｇ−ｓｕｍ演算セル回路３２５17に供給
する。
【０５０１】ルックアップテーブル３３５は、ｌｏｇ−
ｓｕｍ補正における補正項の値をテーブルとして記憶す
る。ルックアップテーブル３３５は、セレクタ３２９か
ら供給されるデータＤＭの値に対応する補正項の値をテ
ーブルから読み出し、データＲＤＭとしてセレクタ３３
６に供給する。
【０５０２】セレクタ３３６は、ＡＮＤゲート３３３か
ら供給される論理積ＥＮＡに基づいて、ルックアップテ
ーブル３３５から供給されるデータＲＤＭと、所定の値
Ｎ２を有するデータとのうち、いずれか一方を選択す
る。具体的には、セレクタ３３６は、論理積ＥＮＡが
“１”であった場合には、データＲＤＭを選択する。セ
レクタ３３６は、選択して得られたデータＳＤＭを加算
器３３７に供給する。なお、所定の値Ｎ２は、後述する
データＣＡＧの正負識別符号を統一するように加算する
オフセット値である。すなわち、データＡＧＢ０００，
ＡＧＢ００１のうちのいずれか一方であるデータＤＡＧ
は、正負を跨いだ値をとることが考えられるが、正負両
方の値を表現することは、回路規模の増大を招く。そこ
で、ｌｏｇ−ｓｕｍ演算セル回路３２５1においては、
データＤＡＧの正負識別符号を統一するように、後述す
る加算器３３７により加算すべき所定の値Ｎ２を導入し
ている。
【０５０３】加算器３３７は、セレクタ３３２から供給
されるデータＤＡＧと、セレクタ３３６から供給される
データＳＤＭとを加算する。加算器３３７は、算出した
データＣＡＧをセレクタ３３８に供給する。
【０５０４】セレクタ３３８は、ＯＲゲート３３４から
供給される論理和ＥＮに基づいて、加算器３３７から供
給されるデータＣＡＧと、所定の値Ｎ３を有するデータ
とのうち、いずれか一方を選択する。具体的には、セレ
クタ３３８は、論理和ＥＮが“１”であった場合には、
データＣＡＧを選択する。セレクタ３３８は、選択して
得られたデータＡＧＬをｌｏｇ−ｓｕｍ演算セル回路３
２５17に供給する。
【０５０５】このようなｌｏｇ−ｓｕｍ演算回路３２５
1は、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給される
データＡＧＢ０００及びデータＡＧＢ００１、並びに、
イネーブル信号生成回路３１１から供給されるイネーブ
ル信号ＥＮ０００及びイネーブル信号ＥＮ００１を用い
て、後述するように、いわば勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、対数軟出力Ｉ
λを算出する際に行われるｌｏｇ−ｓｕｍ演算の累積加
算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ
−ｓｕｍ演算回路３２５1は、算出したデータＡＧＬを
データＡＧＢ１００として、勝ち抜き戦における第２回
戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路
３２５17に供給するとともに、イネーブル信号ＥＮ１０
０をｌｏｇ−ｓｕｍ演算セル回路３２５17に供給する。
【０５０６】ｌｏｇ−ｓｕｍ演算回路３２５2は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ００２及びデータ
ＡＧＢ００３、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ００２及びイネーブ
ル信号ＥＮ００３を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５2は、算出した
データＡＧＬをデータＡＧＢ１０１として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５17に供給するとともに、イネー
ブル信号ＥＮ１０１をｌｏｇ−ｓｕｍ演算セル回路３２
５17に供給する。
【０５０７】ｌｏｇ−ｓｕｍ演算回路３２５3は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ００４及びデータ
ＡＧＢ００５、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ００４及びイネーブ
ル信号ＥＮ００５を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５3は、算出した
データＡＧＬをデータＡＧＢ１０２として、勝ち抜き戦
における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕ
ｍ演算セル回路３２５18に供給するとともに、イネーブ
ル信号ＥＮ１０２をｌｏｇ−ｓｕｍ演算セル回路３２５
18に供給する。
【０５０８】ｌｏｇ−ｓｕｍ演算回路３２５4は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ００６及びデータ
ＡＧＢ００７、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ００６及びイネーブ
ル信号ＥＮ００７を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５4は、算出した
データＡＧＬをデータＡＧＢ１０３として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５18に供給するとともに、イネー
ブル信号ＥＮ１０３をｌｏｇ−ｓｕｍ演算セル回路３２
５18に供給する。
【０５０９】ｌｏｇ−ｓｕｍ演算回路３２５5は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ００８及びデータ
ＡＧＢ００９、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ００８及びイネーブ
ル信号ＥＮ００９を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５5は、算出した
データＡＧＬをデータＡＧＢ１０４として、勝ち抜き戦
における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕ
ｍ演算セル回路３２５19に供給するとともに、イネーブ
ル信号ＥＮ１０４をｌｏｇ−ｓｕｍ演算セル回路３２５
19に供給する。
【０５１０】ｌｏｇ−ｓｕｍ演算回路３２５6は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０１０及びデータ
ＡＧＢ０１１、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０１０及びイネーブ
ル信号ＥＮ０１１を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５6は、算出した
データＡＧＬをデータＡＧＢ１０５として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５19に供給するとともに、イネー
ブル信号ＥＮ１０５をｌｏｇ−ｓｕｍ演算セル回路３２
５19に供給する。
【０５１１】ｌｏｇ−ｓｕｍ演算回路３２５7は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０１２及びデータ
ＡＧＢ０１３、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０１２及びイネーブ
ル信号ＥＮ０１３を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５7は、算出した
データＡＧＬをデータＡＧＢ１０６として、勝ち抜き戦
における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕ
ｍ演算セル回路３２５20に供給するとともに、イネーブ
ル信号ＥＮ１０６をｌｏｇ−ｓｕｍ演算セル回路３２５
20に供給する。
【０５１２】ｌｏｇ−ｓｕｍ演算回路３２５8は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０１４及びデータ
ＡＧＢ０１５、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０１４及びイネーブ
ル信号ＥＮ０１５を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５8は、算出した
データＡＧＬをデータＡＧＢ１０７として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５20に供給するとともに、イネー
ブル信号ＥＮ１０７をｌｏｇ−ｓｕｍ演算セル回路３２
５20に供給する。
【０５１３】ｌｏｇ−ｓｕｍ演算回路３２５9は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０１６及びデータ
ＡＧＢ０１７、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０１６及びイネーブ
ル信号ＥＮ０１７を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５9は、算出した
データＡＧＬをデータＡＧＢ１０８として、勝ち抜き戦
における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕ
ｍ演算セル回路３２５21に供給するとともに、イネーブ
ル信号ＥＮ１０８をｌｏｇ−ｓｕｍ演算セル回路３２５
21に供給する。
【０５１４】ｌｏｇ−ｓｕｍ演算回路３２５10は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０１８及びデータ
ＡＧＢ０１９、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０１８及びイネーブ
ル信号ＥＮ０１９を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５10は、算出した
データＡＧＬをデータＡＧＢ１０９として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５21に供給するとともに、イネー
ブル信号ＥＮ１０９をｌｏｇ−ｓｕｍ演算セル回路３２
５21に供給する。
【０５１５】ｌｏｇ−ｓｕｍ演算回路３２５11は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０２０及びデータ
ＡＧＢ０２１、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０２０及びイネーブ
ル信号ＥＮ０２１を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５11は、算出した
データＡＧＬをデータＡＧＢ１１０として、勝ち抜き戦
における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕ
ｍ演算セル回路３２５22に供給するとともに、イネーブ
ル信号ＥＮ１１０をｌｏｇ−ｓｕｍ演算セル回路３２５
22に供給する。
【０５１６】ｌｏｇ−ｓｕｍ演算回路３２５12は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０２２及びデータ
ＡＧＢ０２３、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０２２及びイネーブ
ル信号ＥＮ０２３を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５12は、算出した
データＡＧＬをデータＡＧＢ１１１として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５22に供給するとともに、イネー
ブル信号ＥＮ１１１をｌｏｇ−ｓｕｍ演算セル回路３２
５22に供給する。
【０５１７】ｌｏｇ−ｓｕｍ演算回路３２５13は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０２４及びデータ
ＡＧＢ０２５、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０２４及びイネーブ
ル信号ＥＮ０２５を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５13は、算出した
データＡＧＬをデータＡＧＢ１１２として、勝ち抜き戦
における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕ
ｍ演算セル回路３２５23に供給するとともに、イネーブ
ル信号ＥＮ１１２をｌｏｇ−ｓｕｍ演算セル回路３２５
23に供給する。
【０５１８】ｌｏｇ−ｓｕｍ演算回路３２５14は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０２６及びデータ
ＡＧＢ０２７、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０２６及びイネーブ
ル信号ＥＮ０２７を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５14は、算出した
データＡＧＬをデータＡＧＢ１１３として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５23に供給するとともに、イネー
ブル信号ＥＮ１１３をｌｏｇ−ｓｕｍ演算セル回路３２
５23に供給する。
【０５１９】ｌｏｇ−ｓｕｍ演算回路３２５15は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０２８及びデータ
ＡＧＢ０２９、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０２８及びイネーブ
ル信号ＥＮ０２９を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５15は、算出した
データＡＧＬをデータＡＧＢ１１４として、勝ち抜き戦
における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕ
ｍ演算セル回路３２５24に供給するとともに、イネーブ
ル信号ＥＮ１１４をｌｏｇ−ｓｕｍ演算セル回路３２５
24に供給する。
【０５２０】ｌｏｇ−ｓｕｍ演算回路３２５16は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回
路３１０から供給されるデータＡＧＢ０３０及びデータ
ＡＧＢ０３１、並びに、イネーブル信号生成回路３１１
から供給されるイネーブル信号ＥＮ０３０及びイネーブ
ル信号ＥＮ０３１を用いて、勝ち抜き戦における第１回
戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕ
ｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算
を行う。ｌｏｇ−ｓｕｍ演算回路３２５16は、算出した
データＡＧＬをデータＡＧＢ１１５として、ｌｏｇ−ｓ
ｕｍ演算セル回路３２５24に供給するとともに、イネー
ブル信号ＥＮ１１５をｌｏｇ−ｓｕｍ演算セル回路３２
５24に供給する。
【０５２１】ｌｏｇ−ｓｕｍ演算回路３２５17は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５1から供給されるデータＡＧＢ１００及びイ
ネーブル信号ＥＮ１００、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５2から供給されるデータＡＧＢ１０１及
びイネーブル信号ＥＮ１０１を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
17は、算出したデータＡＧＬをデータＡＧＢ２００とし
て、勝ち抜き戦における第３回戦に喩えられる動作を行
うｌｏｇ−ｓｕｍ演算セル回路３２５25に供給するとと
もに、イネーブル信号ＥＮ２００をｌｏｇ−ｓｕｍ演算
セル回路３２５25に供給する。
【０５２２】ｌｏｇ−ｓｕｍ演算回路３２５18は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５3から供給されるデータＡＧＢ１０２及びイ
ネーブル信号ＥＮ１０２、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５4から供給されるデータＡＧＢ１０３及
びイネーブル信号ＥＮ１０３を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
18は、算出したデータＡＧＬをデータＡＧＢ２０１とし
て、ｌｏｇ−ｓｕｍ演算セル回路３２５25に供給すると
ともに、イネーブル信号ＥＮ２０１をｌｏｇ−ｓｕｍ演
算セル回路３２５25に供給する。
【０５２３】ｌｏｇ−ｓｕｍ演算回路３２５19は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５5から供給されるデータＡＧＢ１０４及びイ
ネーブル信号ＥＮ１０４、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５6から供給されるデータＡＧＢ１０５及
びイネーブル信号ＥＮ１０５を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
19は、算出したデータＡＧＬをデータＡＧＢ２０２とし
て、勝ち抜き戦における第３回戦に喩えられる動作を行
うｌｏｇ−ｓｕｍ演算セル回路３２５26に供給するとと
もに、イネーブル信号ＥＮ２０２をｌｏｇ−ｓｕｍ演算
セル回路３２５26に供給する。
【０５２４】ｌｏｇ−ｓｕｍ演算回路３２５20は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５7から供給されるデータＡＧＢ１０６及びイ
ネーブル信号ＥＮ１０６、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５8から供給されるデータＡＧＢ１０７及
びイネーブル信号ＥＮ１０７を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
20は、算出したデータＡＧＬをデータＡＧＢ２０３とし
て、ｌｏｇ−ｓｕｍ演算セル回路３２５26に供給すると
ともに、イネーブル信号ＥＮ２０３をｌｏｇ−ｓｕｍ演
算セル回路３２５26に供給する。
【０５２５】ｌｏｇ−ｓｕｍ演算回路３２５21は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５9から供給されるデータＡＧＢ１０８及びイ
ネーブル信号ＥＮ１０８、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５10から供給されるデータＡＧＢ１０９及
びイネーブル信号ＥＮ１０９を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
21は、算出したデータＡＧＬをデータＡＧＢ２０４とし
て、勝ち抜き戦における第３回戦に喩えられる動作を行
うｌｏｇ−ｓｕｍ演算セル回路３２５27に供給するとと
もに、イネーブル信号ＥＮ２０４をｌｏｇ−ｓｕｍ演算
セル回路３２５27に供給する。
【０５２６】ｌｏｇ−ｓｕｍ演算回路３２５22は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５11から供給されるデータＡＧＢ１１０及びイ
ネーブル信号ＥＮ１１０、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５12から供給されるデータＡＧＢ１１１及
びイネーブル信号ＥＮ１１１を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
22は、算出したデータＡＧＬをデータＡＧＢ２０５とし
て、ｌｏｇ−ｓｕｍ演算セル回路３２５27に供給すると
ともに、イネーブル信号ＥＮ２０５をｌｏｇ−ｓｕｍ演
算セル回路３２５27に供給する。
【０５２７】ｌｏｇ−ｓｕｍ演算回路３２５23は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５13から供給されるデータＡＧＢ１１２及びイ
ネーブル信号ＥＮ１１２、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５14から供給されるデータＡＧＢ１１３及
びイネーブル信号ＥＮ１１３を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
23は、算出したデータＡＧＬをデータＡＧＢ２０６とし
て、勝ち抜き戦における第３回戦に喩えられる動作を行
うｌｏｇ−ｓｕｍ演算セル回路３２５28に供給するとと
もに、イネーブル信号ＥＮ２０６をｌｏｇ−ｓｕｍ演算
セル回路３２５28に供給する。
【０５２８】ｌｏｇ−ｓｕｍ演算回路３２５24は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５15から供給されるデータＡＧＢ１１４及びイ
ネーブル信号ＥＮ１１４、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５16から供給されるデータＡＧＢ１１５及
びイネーブル信号ＥＮ１１５を用いて、勝ち抜き戦にお
ける第２回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
24は、算出したデータＡＧＬをデータＡＧＢ２０７とし
て、ｌｏｇ−ｓｕｍ演算セル回路３２５28に供給すると
ともに、イネーブル信号ＥＮ２０７をｌｏｇ−ｓｕｍ演
算セル回路３２５28に供給する。
【０５２９】ｌｏｇ−ｓｕｍ演算回路３２５25は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５17から供給されるデータＡＧＢ２００及びイ
ネーブル信号ＥＮ２００、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５18から供給されるデータＡＧＢ２０１及
びイネーブル信号ＥＮ２０１を用いて、勝ち抜き戦にお
ける第３回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
25は、算出したデータＡＧＬをデータＡＧＢ３００とし
て、勝ち抜き戦における第４回戦に喩えられる動作を行
うｌｏｇ−ｓｕｍ演算セル回路３２５29に供給するとと
もに、イネーブル信号ＥＮ３００をｌｏｇ−ｓｕｍ演算
セル回路３２５29に供給する。
【０５３０】ｌｏｇ−ｓｕｍ演算回路３２５26は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５19から供給されるデータＡＧＢ２０２及びイ
ネーブル信号ＥＮ２０２、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５20から供給されるデータＡＧＢ２０３及
びイネーブル信号ＥＮ２０３を用いて、勝ち抜き戦にお
ける第３回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
26は、算出したデータＡＧＬをデータＡＧＢ３０１とし
て、ｌｏｇ−ｓｕｍ演算セル回路３２５29に供給すると
ともに、イネーブル信号ＥＮ３０１をｌｏｇ−ｓｕｍ演
算セル回路３２５29に供給する。
【０５３１】ｌｏｇ−ｓｕｍ演算回路３２５27は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５21から供給されるデータＡＧＢ２０４及びイ
ネーブル信号ＥＮ２０４、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５22から供給されるデータＡＧＢ２０５及
びイネーブル信号ＥＮ２０５を用いて、勝ち抜き戦にお
ける第３回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
27は、算出したデータＡＧＬをデータＡＧＢ３０２とし
て、勝ち抜き戦における第４回戦に喩えられる動作を行
うｌｏｇ−ｓｕｍ演算セル回路３２５30に供給するとと
もに、イネーブル信号ＥＮ３０２をｌｏｇ−ｓｕｍ演算
セル回路３２５30に供給する。
【０５３２】ｌｏｇ−ｓｕｍ演算回路３２５28は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５23から供給されるデータＡＧＢ２０６及びイ
ネーブル信号ＥＮ２０６、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５24から供給されるデータＡＧＢ２０７及
びイネーブル信号ＥＮ２０７を用いて、勝ち抜き戦にお
ける第３回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
28は、算出したデータＡＧＬをデータＡＧＢ３０３とし
て、ｌｏｇ−ｓｕｍ演算セル回路３２５30に供給すると
ともに、イネーブル信号ＥＮ３０３をｌｏｇ−ｓｕｍ演
算セル回路３２５30に供給する。
【０５３３】ｌｏｇ−ｓｕｍ演算回路３２５29は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５25から供給されるデータＡＧＢ３００及びイ
ネーブル信号ＥＮ３００、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５26から供給されるデータＡＧＢ３０１及
びイネーブル信号ＥＮ３０１を用いて、勝ち抜き戦にお
ける第４回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
29は、算出したデータＡＧＬをデータＡＧＢ４００とし
て、勝ち抜き戦における第５回戦、ここでは決勝戦に喩
えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５
31に供給するとともに、イネーブル信号ＥＮ４００をｌ
ｏｇ−ｓｕｍ演算セル回路３２５31に供給する。
【０５３４】ｌｏｇ−ｓｕｍ演算回路３２５30は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５27から供給されるデータＡＧＢ３０２及びイ
ネーブル信号ＥＮ３０２、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５28から供給されるデータＡＧＢ３０３及
びイネーブル信号ＥＮ３０３を用いて、勝ち抜き戦にお
ける第４回戦に喩えられる動作を行うことによって、ｌ
ｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−
ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５
30は、算出したデータＡＧＬをデータＡＧＢ４０１とし
て、ｌｏｇ−ｓｕｍ演算セル回路３２５31に供給すると
ともに、イネーブル信号ＥＮ４０１をｌｏｇ−ｓｕｍ演
算セル回路３２５31に供給する。
【０５３５】ｌｏｇ−ｓｕｍ演算回路３２５31は、ｌｏ
ｇ−ｓｕｍ演算回路３２５1と同様の構成からなるた
め、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル
回路３２５29から供給されるデータＡＧＢ４００及びイ
ネーブル信号ＥＮ４００、並びに、ｌｏｇ−ｓｕｍ演算
セル回路３２５30から供給されるデータＡＧＢ４０１及
びイネーブル信号ＥＮ４０１を用いて、勝ち抜き戦にお
ける決勝戦に喩えられる動作を行うことによって、ｌｏ
ｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓ
ｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５31は、
算出したイネーブル信号ＥＮ５００を出力することはな
いが、算出したデータＡＧＬをデータＡＧＢ５００とし
て出力する。なお、データＡＧＢ５００は、データＬ０
０としてＩλ算出回路３１３に供給される。
【０５３６】このようなｌｏｇ−ｓｕｍ演算回路３１２
1は、データＡＧＢとイネーブル信号ＥＮＳ０とを用い
て、トレリス上の各枝に対応するイネーブル信号に基づ
いた勝ち抜き戦に喩えられる動作を行うことによって、
例えばトレリス上の枝の入力が“０”であるｌｏｇ−ｓ
ｕｍ演算の累積加算演算を行い、データＬ００を算出す
る。
【０５３７】ｌｏｇ−ｓｕｍ演算回路３１２2は、ｌｏ
ｇ−ｓｕｍ演算回路３１２1と同様の構成からなるた
め、詳細な説明は省略するが、データＡＧＢとイネーブ
ル信号ＥＮＳ１とを用いて、ｌｏｇ−ｓｕｍ演算回路３
１２1と同様に、トレリス上の各枝に対応するイネーブ
ル信号に基づいた勝ち抜き戦に喩えられる動作を行うこ
とによって、例えばトレリス上の枝の入力が“１”であ
るｌｏｇ−ｓｕｍ演算の累積加算演算を行い、データＬ
０１を算出する。ｌｏｇ−ｓｕｍ演算回路３１２2は、
算出したデータＬ０１をＩλ算出回路３１３に供給す
る。
【０５３８】また、ｌｏｇ−ｓｕｍ演算回路３１２
3も、ｌｏｇ−ｓｕｍ演算回路３１２1と同様の構成から
なるため、詳細な説明は省略するが、データＡＧＢとイ
ネーブル信号ＥＮＳ２とを用いて、ｌｏｇ−ｓｕｍ演算
回路３１２1と同様に、トレリス上の各枝に対応するイ
ネーブル信号に基づいた勝ち抜き戦に喩えられる動作を
行うことによって、例えばトレリス上の枝の入力が
“０”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行
い、データＬ１０を算出する。ｌｏｇ−ｓｕｍ演算回路
３１２3は、算出したデータＬ１０をＩλ算出回路３１
３に供給する。
【０５３９】さらに、ｌｏｇ−ｓｕｍ演算回路３１２4
も、ｌｏｇ−ｓｕｍ演算回路３１２1と同様の構成から
なるため、詳細な説明は省略するが、データＡＧＢとイ
ネーブル信号ＥＮＳ３とを用いて、ｌｏｇ−ｓｕｍ演算
回路３１２1と同様に、トレリス上の各枝に対応するイ
ネーブル信号に基づいた勝ち抜き戦に喩えられる動作を
行うことによって、例えばトレリス上の枝の入力が
“１”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行
い、データＬ１１を算出する。ｌｏｇ−ｓｕｍ演算回路
３１２4は、算出したデータＬ１１をＩλ算出回路３１
３に供給する。
【０５４０】さらにまた、ｌｏｇ−ｓｕｍ演算回路３１
２5も、ｌｏｇ−ｓｕｍ演算回路３１２1と同様の構成か
らなるため、詳細な説明は省略するが、データＡＧＢと
イネーブル信号ＥＮＳ２０とを用いて、ｌｏｇ−ｓｕｍ
演算回路３１２1と同様に、トレリス上の各枝に対応す
るイネーブル信号に基づいた勝ち抜き戦に喩えられる動
作を行うことによって、例えばトレリス上の枝の入力が
“０”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行
い、データＬ２０を算出する。ｌｏｇ−ｓｕｍ演算回路
３１２5は、算出したデータＬ２０をＩλ算出回路３１
３に供給する。
【０５４１】また、ｌｏｇ−ｓｕｍ演算回路３１２
6も、ｌｏｇ−ｓｕｍ演算回路３１２1と同様の構成から
なるため、詳細な説明は省略するが、データＡＧＢとイ
ネーブル信号ＥＮＳ２１とを用いて、ｌｏｇ−ｓｕｍ演
算回路３１２1と同様に、トレリス上の各枝に対応する
イネーブル信号に基づいた勝ち抜き戦に喩えられる動作
を行うことによって、例えばトレリス上の枝の入力が
“１”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行
い、データＬ２１を算出する。ｌｏｇ−ｓｕｍ演算回路
３１２6は、算出したデータＬ２１をＩλ算出回路３１
３に供給する。
【０５４２】Ｉλ算出回路３１３は、３つの差分器３２
４1，３２４2，３２４3を有する。
【０５４３】差分器３２４1は、ｌｏｇ−ｓｕｍ演算回
路３１２1から供給されるデータＬ００と、ｌｏｇ−ｓ
ｕｍ演算回路３１２2から供給されるデータＬ０１との
差分をとる。差分器３２４1により算出されたデータＬ
Ｍ０は、例えば２の補数（2's complement）表記変換等
が施される。
【０５４４】差分器３２４2は、ｌｏｇ−ｓｕｍ演算回
路３１２3から供給されるデータＬ１０と、ｌｏｇ−ｓ
ｕｍ演算回路３１２4から供給されるデータＬ１１との
差分をとる。差分器３２４2により算出されたデータＬ
Ｍ１は、例えば２の補数表記変換等が施される。
【０５４５】差分器３２４3は、ｌｏｇ−ｓｕｍ演算回
路３１２4から供給されるデータＬ２０と、ｌｏｇ−ｓ
ｕｍ演算回路３１２6から供給されるデータＬ２１との
差分をとる。差分器３２４3により算出されたデータＬ
Ｍ２は、例えば２の補数表記変換等が施される。
【０５４６】このようなＩλ算出回路３１３は、ｌｏｇ
−ｓｕｍ演算回路３１２1，３１２2，３１２3，３１２4
のそれぞれから供給され、いわゆるストレートバイナリ
（straight binary）表記とされるデータＬ００，Ｌ０
１，Ｌ１０，Ｌ１１を束ね、シンボル単位で算出した対
数軟出力ＳＬＭとして出力する。また、Ｉλ算出回路３
１３は、差分器３２４1，３２４2，３２４3のそれぞれ
により算出した２の補数表記とされるデータＬＭ０，Ｌ
Ｍ１，ＬＭ２を束ね、ビット単位で算出した対数軟出力
ＢＬＭとして出力する。
【０５４７】以上のように構成される軟出力算出回路１
６１は、イネーブル信号を用いた勝ち抜き戦に喩えられ
る動作を行うことによって、トレリス上の各枝の入力に
応じたｌｏｇ−ｓｕｍ演算の累積加算演算を実現し、シ
ンボル単位又はビット単位で対数軟出力Ｉλを算出する
ことができ、それぞれ、対数軟出力ＳＬＭ，ＢＬＭとし
て出力する。これらの対数軟出力ＳＬＭ，ＢＬＭは、外
部情報算出回路１６３、振幅調整及びクリップ回路１６
４、及び、硬判定回路１６５に供給される。
【０５４８】受信値又は事前確率情報分離回路１６２
は、受信データ及び遅延用記憶回路１５５から出力さ
れ、所定の遅延が施された遅延受信データＤＡＤから、
受信値又は事前確率情報を分離して取り出すものであ
る。受信値又は事前確率情報分離回路１６２は、制御回
路６０から供給される受信値形式情報ＣＲＴＹと、符号
情報生成回路１５１から供給される入力ビット数情報Ｉ
Ｎとに基づいて、入力した遅延受信データＤＡＤを分離
する。
【０５４９】具体的には、受信値又は事前確率情報分離
回路１６２は、例えば図４３に示すように、４つのセレ
クタ３４１，３４２，３４３，３４４を有するものとし
て実現することができる。
【０５５０】セレクタ３４１は、入力ビット数情報ＩＮ
に基づいて、遅延受信データＤＡＤのうちの遅延受信デ
ータＤＡＤ３，ＤＡＤ４のうち、いずれか一方を選択す
る。具体的には、セレクタ３４１は、要素符号化器に対
する入力ビット数が“１”であった場合には、遅延受信
データＤＡＤ４を選択する。セレクタ３４１は、選択し
たデータを遅延受信データＤＡＳとして出力する。
【０５５１】セレクタ３４２は、受信値形式情報ＣＲＴ
Ｙに基づいて、遅延受信データＤＡＤのうちの遅延受信
データＤＡＤ０と、セレクタ３４１から供給される遅延
受信データＤＡＳとのうち、いずれか一方を選択する。
具体的には、セレクタ３４２は、受信値形式情報ＣＲＴ
Ｙが外部情報を示すものであった場合には、遅延受信デ
ータＤＡＤ０を選択する。セレクタ３４２は、選択した
データを遅延受信データＰＤ０として出力する。
【０５５２】セレクタ３４３は、受信値形式情報ＣＲＴ
Ｙに基づいて、遅延受信データＤＡＤのうちの遅延受信
データＤＡＤ１，ＤＡＤ４のうち、いずれか一方を選択
する。具体的には、セレクタ３４３は、受信値形式情報
ＣＲＴＹが外部情報を示すものであった場合には、遅延
受信データＤＡＤ１を選択する。セレクタ３４３は、選
択したデータを遅延受信データＰＤ１として出力する。
【０５５３】セレクタ３４４は、受信値形式情報ＣＲＴ
Ｙに基づいて、遅延受信データＤＡＤのうちの遅延受信
データＤＡＤ２，ＤＡＤ５のうち、いずれか一方を選択
する。具体的には、セレクタ３４４は、受信値形式情報
ＣＲＴＹが外部情報を示すものであった場合には、遅延
受信データＤＡＤ２を選択する。セレクタ３４４は、選
択したデータを遅延受信データＰＤ２として出力する。
【０５５４】このような受信値又は事前確率情報分離回
路１６２は、入力した遅延受信データＤＡＤのうち、遅
延受信データＤＡＤ０，ＤＡＤ１，ＤＡＤ２，ＤＡＤ３
を束ね、いわゆるオフセットバイナリ（offset binar
y）表記とされる遅延受信値ＤＲＣとして出力するとと
もに、遅延受信データＤＡＳ，ＤＡＤ４，ＤＡＤ５を束
ね、遅延事前確率情報ＤＡＰとして出力するとともに、
遅延受信データＰＤ０，ＰＤ１，ＰＤ２を束ね、遅延外
部情報ＤＥＸとして出力する。遅延受信値ＤＲＣは、外
部情報算出回路１６３及び硬判定回路１６５に供給さ
れ、遅延事前確率情報ＤＡＰは、外部情報算出回路１６
３に供給され、遅延外部情報ＤＥＸは、そのまま、遅延
外部情報ＳＤＥＸとしてセレクタ１２０2に供給され
る。
【０５５５】外部情報算出回路１６３は、軟出力算出回
路１６１から供給される対数軟出力ＳＬＭ又は対数軟出
力ＢＬＭと、受信値又は事前確率情報分離回路１６２か
ら供給される遅延受信値ＤＲＣ又は遅延事前確率情報Ｄ
ＡＰとを用いて、外部情報ＯＥを算出する。
【０５５６】具体的には、外部情報算出回路１６３は、
例えば図４４に示すように、情報ビットに対する外部情
報を算出する情報ビット外部情報算出回路３５０と、情
報シンボルに対する外部情報を算出する情報シンボル外
部情報算出回路３５１と、符号に対する外部情報を算出
する符号外部情報算出回路３５２と、２つのセレクタ３
５３，３５４とを有するものとして実現することができ
る。
【０５５７】情報ビット外部情報算出回路３５０は、例
えば３つの外部情報算出セル回路３５５1，３５５2，３
５５3を有する。これらの外部情報算出セル回路３５
５1，３５５2，３５５3は、それぞれ、実質的には、対
数軟出力ＢＬＭと遅延事前確率情報ＤＡＰとの差分をと
る図示しない差分器から構成される。
【０５５８】外部情報算出セル回路３５５1は、対数軟
出力ＢＬＭのうちの対数軟出力ＢＬＭ０と、遅延事前確
率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ０との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報ＥＸ０として出力する。
【０５５９】外部情報算出セル回路３５５2は、対数軟
出力ＢＬＭのうちの対数軟出力ＢＬＭ１と、遅延事前確
率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ１との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報ＥＸ１として出力する。
【０５６０】外部情報算出セル回路３５５3は、対数軟
出力ＢＬＭのうちの対数軟出力ＢＬＭ２と、遅延事前確
率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ２との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報ＥＸ２として出力する。
【０５６１】このような情報ビット外部情報算出回路３
５０は、例えば３系統の外部情報ＥＸ０，ＥＸ１，ＥＸ
２をビット単位で算出し、これらの外部情報ＥＸ０，Ｅ
Ｘ１，ＥＸ２を束ねて外部情報ＥＸＢとしてセレクタ３
５３に供給する。
【０５６２】情報シンボル外部情報算出回路３５１は、
例えば４つの外部情報算出セル回路３５６1，３５６2，
３５６3，３５６4と、正規化回路３５７とを有する。こ
れらの各部のうち、外部情報算出セル回路３５６1，３
５６2，３５６3，３５６4は、それぞれ、外部情報算出
セル回路３５５1，３５５2，３５５3と同様に、実質的
には、対数軟出力ＳＬＭと遅延事前確率情報ＤＡＰとの
差分をとる図示しない差分器から構成される。
【０５６３】外部情報算出セル回路３５６1は、対数軟
出力ＳＬＭのうちの対数軟出力ＳＬＭ０と、所定の値Ｍ
を有するデータとの差分を算出し、この差分値に対し
て、振幅調整及びクリッピングを施した後、外部情報Ｅ
Ｄ０として正規化回路３５７に供給する。
【０５６４】外部情報算出セル回路３５６2は、対数軟
出力ＳＬＭのうちの対数軟出力ＳＬＭ１と、遅延事前確
率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ０との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ＥＤ１として正規化回路３
５７に供給する。
【０５６５】外部情報算出セル回路３５６3は、対数軟
出力ＳＬＭのうちの対数軟出力ＳＬＭ２と、遅延事前確
率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ１との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ＥＤ２として正規化回路３
５７に供給する。
【０５６６】外部情報算出セル回路３５６4は、対数軟
出力ＳＬＭのうちの対数軟出力ＳＬＭ３と、遅延事前確
率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ２との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ＥＤ３として正規化回路３
５７に供給する。
【０５６７】正規化回路３５７は、後述するように、外
部情報算出セル回路３５６1，３５６2，３５６3，３５
６4により算出された外部情報ＥＤ０，ＥＤ１，ＥＤ
２，ＥＤ３の分布の偏りを是正し且つ情報量を削減する
ための正規化を行う。具体的には、正規化回路３５７
は、外部情報算出セル回路３５６1，３５６2，３５
６3，３５６4により算出された外部情報ＥＤ０，ＥＤ
１，ＥＤ２，ＥＤ３のうち、最大値を有するものを、例
えば“０”といった所定の値に合わせるように、外部情
報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３のそれぞれに対して
所定の値を加算した後、必要なダイナミックレンジに応
じてクリッピングを行い、さらに、ある１つのシンボル
に対する外部情報の値を、他の全てのシンボルに対する
外部情報の値から差分するような正規化を行う。正規化
回路３５７は、正規化後の外部情報を外部情報ＥＸ０，
ＥＸ１，ＥＸ２として出力する。
【０５６８】このような情報シンボル外部情報算出回路
３５１は、例えば３系統の外部情報ＥＸ０，ＥＸ１，Ｅ
Ｘ２をシンボル単位で算出し、これらの外部情報ＥＸ
０，ＥＸ１，ＥＸ２を束ねて外部情報ＥＸＳとしてセレ
クタ３５３に供給する。
【０５６９】符号外部情報算出回路３５２は、例えば３
つの外部情報算出セル回路３５８1，３５８2，３５８3
を有する。これらの外部情報算出セル回路３５８1，３
５８2，３５８3は、それぞれ、外部情報算出セル回路３
５５1，３５５2，３５５3と同様に、実質的には、対数
軟出力ＢＬＭと遅延受信値ＤＲＣとの差分をとる図示し
ない差分器から構成される。
【０５７０】外部情報算出セル回路３５８1は、対数軟
出力ＢＬＭのうちの対数軟出力ＢＬＭ０と、遅延受信値
ＤＲＣのうちの遅延受信値ＡＰＳ０との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、さらにオフセットバイナリ表記変換等を施した後、
外部情報ＥＸ０として出力する。
【０５７１】外部情報算出セル回路３５８2は、対数軟
出力ＢＬＭのうちの対数軟出力ＢＬＭ１と、遅延受信値
ＤＲＣのうちの遅延受信値ＡＰＳ１との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、さらにオフセットバイナリ表記変換等を施した後、
外部情報ＥＸ１として出力する。
【０５７２】外部情報算出セル回路３５８3は、対数軟
出力ＢＬＭのうちの対数軟出力ＢＬＭ２と、遅延受信値
ＤＲＣのうちの遅延受信値ＡＰＳ２との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、オフセットバイナリ表記変換等を施した後、外部情
報ＥＸ２として出力する。
【０５７３】このような符号外部情報算出回路３５２
は、例えば３系統の外部情報ＥＸ０，ＥＸ１，ＥＸ２を
算出し、これらの外部情報ＥＸ０，ＥＸ１，ＥＸ２を束
ねて外部情報ＥＸＣとしてセレクタ３５４に供給する。
【０５７４】セレクタ３５３は、事前確率情報形式情報
ＣＡＰＰに基づいて、情報ビット外部情報算出回路３５
０から供給される外部情報ＥＸＢと、情報シンボル外部
情報算出回路３５１から供給される外部情報ＥＸＳとの
うち、いずれか一方を選択する。具体的には、セレクタ
３５３は、事前確率情報形式情報ＣＡＰＰがシンボル単
位であることを示すものであった場合には、外部情報Ｅ
ＸＳを選択する。セレクタ３５３は、選択して得られた
外部情報ＥＳをセレクタ３５４に供給する。
【０５７５】セレクタ３５４は、出力データ選択制御信
号ＣＩＴＭに基づいて、セレクタ３５３から供給される
外部情報ＥＳと、符号外部情報算出回路３５２から供給
される外部情報ＥＸＣとのうち、いずれか一方を選択す
る。具体的には、セレクタ３５４は、出力データ選択制
御信号ＣＩＴＭが符号に対する情報を出力する旨を示す
ものであった場合には、外部情報ＥＸＣを選択する。セ
レクタ３５４は、選択して得られた外部情報ＯＥを外部
に出力する。
【０５７６】このような外部情報算出回路１６３は、入
力した対数軟出力ＳＬＭ又は対数軟出力ＢＬＭと、遅延
受信値ＤＣＲ又は遅延事前確率情報ＤＡＰとを用いて、
外部情報ＯＥを算出し、この外部情報ＯＥを、そのま
ま、外部情報ＳＯＥとしてセレクタ１２０1に供給す
る。
【０５７７】振幅調整及びクリップ回路１６４は、図示
しないが、シンボル単位の対数軟出力ＳＬＭの振幅を調
整するとともに所定のダイナミックレンジにクリップす
る回路と、ビット単位の対数軟出力ＢＬＭの振幅を調整
するとともに所定のダイナミックレンジにクリップする
回路とを有する。このとき、振幅調整及びクリップ回路
１６４は、外部から供給される出力データ選択制御信号
ＣＩＴＭと、制御回路６０から供給される事前確率情報
形式情報ＣＡＰＰとに基づいて、対数軟出力ＳＬＭ，Ｂ
ＬＭのそれぞれの振幅を調整するとともに所定のダイナ
ミックレンジにクリップしたデータのうち、いずれか一
方を、振幅調整後の対数軟出力ＯＬとして出力する。こ
の対数軟出力ＯＬは、そのまま、軟出力ＳＯＬとしてセ
レクタ１２０1に供給される。
【０５７８】硬判定回路１６５は、復号値である対数軟
出力ＳＬＭ，ＢＬＭを硬判定するとともに、遅延受信値
ＤＲＣを硬判定する。このとき、硬判定回路１６５は、
外部から供給される出力データ選択制御信号ＣＩＴＭ
と、制御回路６０から供給される受信値形式情報ＣＲＴ
Ｙ、事前確率情報形式情報ＣＡＰＰ及び信号点配置情報
ＣＳＩＧとに基づいて、対数軟出力ＳＬＭ，ＢＬＭ及び
遅延受信値ＤＲＣを硬判定する。なお、ここでは、符号
化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うも
のであった場合には、この符号化装置１は、８ＰＳＫ変
調方式による変調を行うものとし、信号点配置情報ＣＳ
ＩＧは、８系統の信号点配置情報ＣＳＩＧ０，ＣＳＩＧ
１，ＣＳＩＧ２，ＣＳＩＧ３，ＣＳＩＧ４，ＣＳＩＧ
５，ＣＳＩＧ６，ＣＳＩＧ７からなるものとする。
【０５７９】具体的には、硬判定回路１６５は、例えば
図４５に示すように、インバータ３６０と、値が最小で
あるシンボルを算出する最小シンボル算出回路３６１
と、後述するセレクタ３６９による選択動作を制御する
ための制御信号を生成する選択用制御信号生成回路３６
８と、セレクタ３６９，３７１と、符号化装置１がＴＴ
ＣＭやＳＣＴＣＭによる符号化を行うものであった場合
におけるＩ／Ｑ値のデマッピングを行うＩ／Ｑデマップ
回路３７０とを有するものとして実現することができ
る。
【０５８０】インバータ３６０は、軟出力算出回路１６
１から供給され、２の補数表記とされる対数軟出力ＢＬ
Ｍのうち、所定のビット群を反転し、復号ビット硬判定
情報ＢＨＤとして出力する。
【０５８１】最小シンボル算出回路３６１は、例えば、
３つの比較回路３６２，３６４，３６６と、３つのセレ
クタ３６３，３６５，３６７とを有するものとして実現
することができる。
【０５８２】比較回路３６２は、軟出力算出回路１６１
から供給され、ストレートバイナリ表記とされる対数軟
出力ＳＬＭのうち、対数軟出力ＳＬＭ０，ＳＬＭ１の大
小関係を比較する。比較回路３６２は、求めた大小関係
を示す制御信号ＳＬ０をセレクタ３６７に供給するとと
もに、選択用の制御信号としてセレクタ３６３に供給す
る。
【０５８３】セレクタ３６３は、比較回路３６２から供
給される制御信号ＳＬ０に基づいて、対数軟出力ＳＬＭ
０，ＳＬＭ１のうち、値が小さいものを選択する。セレ
クタ３６３は、選択して得られたデータＳＳＬ０を比較
回路３６６に供給する。
【０５８４】比較回路３６４は、軟出力算出回路１６１
から供給される対数軟出力ＳＬＭのうち、対数軟出力Ｓ
ＬＭ２，ＳＬＭ３の大小関係を比較する。比較回路３６
４は、求めた大小関係を示す制御信号ＳＬ１をセレクタ
３６７に供給するとともに、選択用の制御信号としてセ
レクタ３６５に供給する。
【０５８５】セレクタ３６５は、比較回路３６４から供
給される制御信号ＳＬ１に基づいて、対数軟出力ＳＬＭ
２，ＳＬＭ３のうち、値が小さいものを選択する。セレ
クタ３６５は、選択して得られたデータＳＳＬ１を比較
回路３６６に供給する。
【０５８６】比較回路３６６は、セレクタ３６３から供
給されるデータＳＳＬ０と、セレクタ３６５から供給さ
れるデータＳＳＬ１との大小関係を比較する。比較回路
３６６は、求めた大小関係を示す制御信号ＳＥＬ１を選
択用の制御信号としてセレクタ３６７に供給する。
【０５８７】セレクタ３６７は、比較回路３６６から供
給される制御信号ＳＥＬ１に基づいて、比較回路３６２
から供給される制御信号ＳＬ０と、比較回路３６４から
供給される制御信号ＳＬ１とのうち、いずれか一方を選
択する。具体的には、セレクタ３６７は、データＳＳＬ
０の値がデータＳＳＬ１の値よりも大きい場合には、制
御信号ＳＬ１を選択する。セレクタ３６７は、選択して
得られたデータを制御信号ＳＥＬ０として出力する。
【０５８８】このような最小シンボル算出回路３６１
は、シンボル単位の対数軟出力ＳＬＭのうち、値が最小
であるものを算出し、制御信号ＳＥＬ０，ＳＥＬ１を束
ねた復号シンボル硬判定情報ＳＨＤとして、セレクタ３
６９に供給する。
【０５８９】選択用制御信号生成回路３６８は、外部か
ら供給される出力データ選択制御信号ＣＩＴＭと、制御
回路６０から供給される事前確率情報形式情報ＣＡＰＰ
とに基づいて、セレクタ３６９による選択動作を制御す
るための制御信号ＡＩＳを生成する。
【０５９０】セレクタ３６９は、選択用制御信号生成回
路３６８から供給される制御信号ＡＩＳに基づいて、イ
ンバータ３６０から供給される復号ビット硬判定情報Ｂ
ＨＤと、最小シンボル算出回路３６１から供給される復
号シンボル硬判定情報ＳＨＤとのうち、いずれか一方を
選択する。具体的には、セレクタ３６９は、制御信号Ａ
ＩＳが、情報シンボル又は情報ビットに対する情報を出
力する旨を出力データ選択制御信号ＣＩＴＭが示し、且
つ、シンボル単位である旨を事前確率情報形式情報ＣＡ
ＰＰが示すものであった場合には、復号シンボル硬判定
情報ＳＨＤを選択する。セレクタ３６９は、選択したデ
ータを復号値硬判定情報ＤＨＤ１として出力する。
【０５９１】硬判定回路１６５は、これらの各部によっ
て、復号ビット硬判定情報ＢＨＤと復号シンボル硬判定
情報ＳＨＤとを求め、セレクタ３６９により選択された
復号値硬判定情報ＤＨＤ１を、復号値硬判定情報ＤＨＤ
として出力する。この復号値硬判定情報ＤＨＤは、その
まま、復号値硬判定情報ＳＤＨとして外部に出力され
る。
【０５９２】なお、硬判定回路１６５は、復号ビット硬
判定情報ＢＨＤを求めるにあたって、インバータ３６０
を用いているが、これは、データの表記法に起因するも
のである。すなわち、復号ビット硬判定情報ＢＨＤは、
上述したように、２の補数表記とされる対数軟出力ＢＬ
Ｍを前提に求められるものである。そのため、硬判定回
路１６５は、インバータ３６０によって、対数軟出力Ｂ
ＬＭのうち、所定のビット群、具体的には最上位ビット
を反転して得られた反転ビットを用いて判定することに
よって、ビット単位で算出した対数軟出力ＢＬＭを硬判
定することができる。
【０５９３】また、硬判定回路１６５において、Ｉ／Ｑ
デマップ回路３７０は、例えば、デマッピング用のテー
ブルを記憶するルックアップテーブル３７２と、７個の
セレクタ３７３，３７４，３７５，３７６，３７７，３
７９，３８０と、セレクタ３７９，３８０による選択動
作を制御するための制御信号を生成する選択用制御信号
生成回路３７８とを有するものとして実現することがで
きる。
【０５９４】ルックアップテーブル３７２は、受信値の
デマッピング用のテーブルを記憶する。具体的には、ル
ックアップテーブル３７２は、後述するように、Ｉ／Ｑ
平面におけるＩ軸に対する境界値をテーブルとして記憶
する。ルックアップテーブル３７２は、オフセットバイ
ナリ表記とされる遅延受信値ＤＲＣのうち、同相成分に
対応する遅延受信値ＩＲの値と、直交成分に対応する遅
延受信値ＱＲの値との組み合わせに対応する境界値をテ
ーブルから読み出し、例えば４系統の境界値データＢＤ
Ｒ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ３として選択用制御
信号生成回路３７８に供給する。
【０５９５】セレクタ３７３は、遅延受信値ＱＲに基づ
いて、信号点配置情報ＣＳＩＧ２，ＣＳＩＧ６のうち、
いずれか一方を選択する。具体的には、セレクタ３７３
は、遅延受信値ＱＲが正値を示すものであった場合に
は、信号点配置情報ＣＳＩＧ２を選択する。セレクタ３
７３は、選択したデータを信号点配置情報ＳＳＳＳ０と
してセレクタ３８０に供給する。
【０５９６】セレクタ３７４は、遅延受信値ＱＲに基づ
いて、信号点配置情報ＣＳＩＧ３，ＣＳＩＧ５のうち、
いずれか一方を選択する。具体的には、セレクタ３７４
は、遅延受信値ＱＲが正値を示すものであった場合に
は、信号点配置情報ＣＳＩＧ３を選択する。セレクタ３
７４は、選択したデータを信号点配置情報ＳＳ０として
セレクタ３７６に供給する。
【０５９７】セレクタ３７５は、遅延受信値ＱＲに基づ
いて、信号点配置情報ＣＳＩＧ１，ＣＳＩＧ７のうち、
いずれか一方を選択する。具体的には、セレクタ３７５
は、遅延受信値ＱＲが正値を示すものであった場合に
は、信号点配置情報ＣＳＩＧ１を選択する。セレクタ３
７５は、選択したデータを信号点配置情報ＳＳ１として
セレクタ３７６に供給する。
【０５９８】セレクタ３７６は、遅延受信値ＩＲに基づ
いて、セレクタ３７４から供給される信号点配置情報Ｓ
Ｓ０と、セレクタ３７５から供給される信号点配置情報
ＳＳ１とのうち、いずれか一方を選択する。具体的に
は、セレクタ３７６は、遅延受信値ＩＲが正値を示すも
のであった場合には、信号点配置情報ＳＳ１を選択す
る。セレクタ３７６は、選択したデータを信号点配置情
報ＳＳＳ０としてセレクタ３７９に供給する。
【０５９９】セレクタ３７７は、遅延受信値ＩＲに基づ
いて、所定の値Ｍを有するデータと、信号点配置情報Ｃ
ＳＩＧ４とのうち、いずれか一方を選択する。具体的に
は、セレクタ３７７は、遅延受信値ＩＲが正値を示すも
のであった場合には、所定の値Ｍを有するデータを選択
する。セレクタ３７７は、選択したデータを信号点配置
情報ＳＳＳ１としてセレクタ３７９に供給する。
【０６００】選択用制御信号生成回路３７８は、遅延受
信値ＱＲと、ルックアップテーブル３７２から供給され
る境界値データＢＤＲ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ
３とに基づいて、セレクタ３７９による選択動作を制御
するための制御信号ＳＥＬ５を生成するとともに、セレ
クタ３８０による選択動作を制御するための制御信号Ｓ
ＥＬ６を生成する。
【０６０１】セレクタ３７９は、選択用制御信号生成回
路３７８から供給される制御信号ＳＥＬ５に基づいて、
信号点配置情報ＳＳＳ０，ＳＳＳ１のうち、いずれか一
方を選択する。セレクタ３７９は、選択したデータを信
号点配置情報ＳＳＳＳ１としてセレクタ３８０に供給す
る。
【０６０２】セレクタ３８０は、選択用制御信号生成回
路３７８から供給される制御信号ＳＥＬ６に基づいて、
信号点配置情報ＳＳＳＳ０，ＳＳＳＳ１のうち、いずれ
か一方を選択する。セレクタ３８０は、選択したデータ
を受信値硬判定情報ＩＲＨとしてセレクタ３７１に供給
する。
【０６０３】このようなＩ／Ｑデマップ回路３７０は、
符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行
うものであった場合における受信値硬判定情報ＩＲＨを
求める。
【０６０４】さらに、硬判定回路１６５において、セレ
クタ３７１は、遅延受信値ＤＣＲのうちの所定のビット
群からなり、オフセットバイナリ表記の硬判定結果を示
す受信値硬判定情報ＢＲＨと、Ｉ／Ｑデマップ回路３７
０から供給される受信値硬判定情報ＩＲＨとのうち、い
ずれか一方を選択する。具体的には、セレクタ３７１
は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化
を行うものであることを受信値形式情報ＣＲＴＹが示す
ものであった場合には、受信値硬判定情報ＩＲＨを選択
する。セレクタ３７１は、選択したデータを受信値硬判
定情報ＲＨＤとして出力する。この受信値硬判定情報Ｒ
ＨＤは、そのまま、受信値硬判定情報ＳＲＨとして外部
に出力される。
【０６０５】なお、硬判定回路１６５は、受信値硬判定
情報ＢＲＨを求めるにあたって、上述した復号ビット硬
判定情報ＢＨＤを求める場合のようにビット反転処理を
行わないが、これは、データの表記法に起因するもので
ある。すなわち、受信値硬判定情報ＢＲＨは、上述した
ように、オフセットバイナリ表記とされる遅延受信値Ｄ
ＲＣを前提に求められるものである。そのため、硬判定
回路１６５は、遅延受信値ＤＲＣのうちの所定のビット
群、具体的には最上位ビットを用いて判定することによ
って、遅延受信値ＤＲＣを硬判定することができる。
【０６０６】このような硬判定回路１６５は、復号値で
ある対数軟出力ＳＬＭ，ＢＬＭを硬判定して復号値硬判
定情報ＳＤＨを求めるとともに、遅延受信値ＤＲＣを硬
判定して受信値硬判定情報ＳＲＨを求める。これらの復
号値硬判定情報ＳＤＨ及び受信値硬判定情報ＳＲＨは、
それぞれ、復号値硬判定情報ＤＨＤ及び受信値硬判定情
報ＲＨＤとして外部に出力され、必要に応じてモニタさ
れる。
【０６０７】以上説明した軟出力復号回路９０は、軟入
力の復号受信値ＴＳＲを入力すると、Ｉγ算出回路１５
６及びＩγ分配回路１５７によって、受信値を受信する
毎に、対数尤度Ｉγを算出し、Ｉα算出回路１５８によ
って、対数尤度Ｉαを算出した後、全ての受信値を受信
すると、Ｉβ算出回路１５９によって、全ての時刻にお
ける各ステートについて、対数尤度Ｉβを算出する。そ
して、要素復号器５０は、軟出力算出回路１６１によっ
て、算出した対数尤度Ｉα，Ｉβ及びＩγを用いて、各
時刻における対数軟出力Ｉλを算出し、この対数軟出力
Ｉλを外部に出力するか、若しくは、外部情報算出回路
１６３に供給する。また、要素復号器５０は、外部情報
算出回路１６３によって、各時刻における外部情報を算
出する。このように、要素復号器５０は、復号受信値Ｔ
ＳＲと外部情報又はインターリーブデータＴＥＸＴとを
用いて、Ｌｏｇ−ＢＣＪＲアルゴリズムを適用した軟出
力復号を行うことができる。特に、軟出力復号回路９０
は、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭにお
ける要素符号化器の符号構成に拘泥せず、任意の符号に
対する軟出力復号を行うことができる。
【０６０８】なお、軟出力復号回路９０に関する各種特
徴については、後述する“５．”においてさらに説明す
る。
【０６０９】２−３ インターリーバの詳細 つぎに、インターリーバ１００について詳述する。具体
的な構成の説明に先立って、インターリーバ１００の基
本的な設計概念について説明する。
【０６１０】インターリーバ１００は、後述するよう
に、インターリーブ処理及びデインターリーブ処理を行
うとともに、入力した受信値を遅延させることもでき
る。そのため、インターリーバ１００は、入力した受信
値を遅延させるためのＲＡＭと、入力したデータにイン
ターリーブを施すためのＲＡＭとを備えるものとする。
なお、これらのＲＡＭは、後述するように、実際には、
共用されるものであって、施すべきインターリーブの種
類を含む符号構成を示すモードに応じて切り替えられて
使用されるものである。
【０６１１】遅延用のＲＡＭは、例えば図４６に示すよ
うに、インターリーバ１００が有する後述する制御回路
からは、バンクＡ，Ｂからなるデュアルポートの１つの
ＲＡＭに見えるように構成される。ここで、制御回路
は、このＲＡＭに対するデータの書き込みに用いる書き
込みアドレスと、データの読み出しに用いる読み出しア
ドレスとによって、同時に偶数アドレス又は奇数アドレ
スにアクセスすることはできないものとする。インター
リーバ１００においては、この遅延用のＲＡＭを用いて
偶数長遅延させる場合には、例えば、０，１，２，３，
４，・・・，ＤＬ−２，ＤＬ−１，０，１，２，・・・
といった書き込みアドレスに基づいて、ＲＡＭにおける
各アドレスにデータが記憶される。そして、インターリ
ーバ１００においては、例えば、１，２，３，４，５，
・・・，ＤＬ−１，０，１，２，３，・・・といった読
み出しアドレスに基づいて、ＲＡＭにおける各アドレス
からデータが読み出される。また、インターリーバ１０
０は、奇数長遅延させる場合には、偶数長遅延させた出
力をレジスタ等に保持させることにより実現する。実際
には、遅延用のＲＡＭは、例えば図４７に示すように、
バンクＡ，Ｂのそれぞれの上位アドレス及び下位アドレ
ス用の複数個のＲＡＭから構成される。そのため、イン
ターリーバ１００においては、例えば図４８に示すよう
に、制御回路により発生したアドレスを適切に変換して
各ＲＡＭに与える必要がある。なお、図４７において、
アドレスの最上位ビットを反転させているのは、後述す
るように、複数のシンボルを入出力する際に、アドレス
の指定を簡易にするためである。
【０６１２】一方、インターリーブ用のＲＡＭは、例え
ば図４９に示すように、制御回路からは、バンクＡ，Ｂ
からなる２つのＲＡＭに見えるように構成される。イン
ターリーバ１００は、上述したように、インターリーブ
処理とデインターリーブ処理とを切り替えることができ
る。そこで、インターリーバ１００においては、インタ
ーリーブ処理を行う場合には、通常、例えば０，１，
２，３，・・・といったようにカウントアップ、又は、
・・・，３，２，１，０といったようにカウントダウン
していくことにより発生されるシーケンシャルな書き込
みアドレスに基づいて、書き込み用のバンクＡとしての
ＲＡＭにおける各アドレスにデータが記憶される。そし
て、インターリーバ１００においては、ランダムな読み
出しアドレスに基づいて、読み出し用のバンクＢとして
のＲＡＭにおける各アドレスからデータが読み出され
る。一方、インターリーバ１００においては、デインタ
ーリーブ処理を行う場合には、インターリーブ処理とは
逆に、ランダムな書き込みアドレスに基づいて、書き込
み用のバンクＡとしてのＲＡＭにおける各アドレスにデ
ータが記憶されるとともに、シーケンシャルな読み出し
アドレスに基づいて、読み出し用のバンクＢとしてのＲ
ＡＭにおける各アドレスからデータが読み出される。イ
ンターリーバ１００においては、例えば図５０に示すよ
うに、シーケンシャルな書き込みアドレスとランダムな
読み出しアドレスとに基づいて、バンクＡ，Ｂのそれぞ
れに用いるアドレスに変換し、各ＲＡＭに与えることに
なる。
【０６１３】つぎに、インターリーバ１００から見たア
ドレス用記憶回路１１０に対する入出力について説明す
る。
【０６１４】アドレス用記憶回路１１０は、基本的に、
インターリーバ１００から供給されるシーケンシャルな
アドレスデータＩＡＡに基づいて、例えば３系統のラン
ダムなアドレスデータである読み出しアドレスデータＡ
ＤＡ０，ＡＤＡ１，ＡＤＡ２を出力するものとする。こ
のように、インターリーバ１００に対して、アドレス用
記憶回路１１０から複数系統の読み出しアドレスデータ
ＡＤＡが与えられることによって、インターリーバ１０
０は、最大で３シンボルのデータに対する複数種類のイ
ンターリーブを行うことができる。
【０６１５】例えば、インターリーバ１００は、図５１
（Ａ）に示すように、１シンボルの入力データに対し
て、ランダムなインターリーブを施す場合には、アドレ
ス用記憶回路１１０からの３系統の読み出しアドレスデ
ータＡＤＡ０，ＡＤＡ１，ＡＤＡ２のうち、読み出しア
ドレスデータＡＤＡ０を用いて、インターリーブを行
う。なお、以下の説明では、ランダムなインターリーブ
をランダムインターリーブと称するものとする。
【０６１６】また、インターリーバ１００は、同図
（Ｂ）に示すように、２シンボルの入力データに対し
て、ランダムインターリーブを施す場合には、アドレス
用記憶回路１１０からの３系統の読み出しアドレスデー
タＡＤＡ０，ＡＤＡ１，ＡＤＡ２のうち、読み出しアド
レスデータＡＤＡ０，ＡＤＡ１を用いて、インターリー
ブを行う。
【０６１７】さらに、インターリーバ１００は、同図
（Ｃ）に示すように、２シンボルの入力データに対し
て、互いに異なるアドレスに基づいて個別的にインター
リーブを施す場合には、アドレス用記憶回路１１０から
の３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ
１，ＡＤＡ２のうち、読み出しアドレスデータＡＤＡ
０，ＡＤＡ１を用いて、インターリーブを行う。なお、
以下の説明では、このようなインターリーブをインライ
ン（inline）インターリーブと称するものとする。
【０６１８】さらにまた、インターリーバ１００は、同
図（Ｄ）に示すように、２シンボルの入力データに対し
て、各ビットの組み合わせを保持するように、すなわ
ち、各シンボルに対して同一のアドレスに基づいたイン
ターリーブを施す場合には、アドレス用記憶回路１１０
からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤ
Ａ１，ＡＤＡ２のうち、読み出しアドレスデータＡＤＡ
０，ＡＤＡ１を用いて、インターリーブを行う。なお、
以下の説明では、このようなインターリーブをペアワイ
ズ（pair wise）インターリーブと称するものとする。
【０６１９】また、インターリーバ１００は、同図
（Ｅ）に示すように、３シンボルの入力データに対し
て、ランダムインターリーブを施す場合には、アドレス
用記憶回路１１０からの３系統の読み出しアドレスデー
タＡＤＡ０，ＡＤＡ１，ＡＤＡ２の全てを用いて、イン
ターリーブを行う。
【０６２０】さらに、インターリーバ１００は、同図
（Ｆ）に示すように、３シンボルの入力データに対し
て、インラインインターリーブを施す場合には、アドレ
ス用記憶回路１１０からの３系統の読み出しアドレスデ
ータＡＤＡ０，ＡＤＡ１，ＡＤＡ２の全てを用いて、イ
ンターリーブを行う。
【０６２１】さらにまた、インターリーバ１００は、同
図（Ｇ）に示すように、３シンボルの入力データに対し
て、ペアワイズインターリーブを施す場合には、アドレ
ス用記憶回路１１０からの３系統の読み出しアドレスデ
ータＡＤＡ０，ＡＤＡ１，ＡＤＡ２の全てを用いて、イ
ンターリーブを行う。
【０６２２】このように、インターリーバ１００は、ア
ドレス用記憶回路１１０から与えられる複数系統の読み
出しアドレスデータＡＤＡを用いて、複数種類のインタ
ーリーブを行うことができる。なお、複数種類のインタ
ーリーブとは、当該インターリーブと逆の置換を行う複
数種類のデインターリーブを含むことは勿論である。イ
ンターリーバ１００は、複数個のＲＡＭを有し、インタ
ーリーブの種別に応じて、使用するＲＡＭを適切に選択
して切り替えることによって、複数種類のインターリー
ブを実現する。
【０６２３】なお、複数のＲＡＭの具体的な利用方法に
ついては後述する。
【０６２４】さて、このようなインターリーブ処理又は
デインターリーブ処理を行うことが可能であるインター
リーバ１００は、例えば図５２に示すように構成され
る。インターリーバ１００は、アドレス発生等の各種処
理を行う制御回路４００と、遅延アドレスを発生する遅
延アドレス発生回路４０１と、奇数長遅延を補償するた
めの奇数長遅延補償回路４０２と、入力したアドレスデ
ータをインターリーブ用のアドレスデータに変換するイ
ンターリーブアドレス変換回路４０３と、入力したアド
レスデータを遅延用のアドレスデータに変換する遅延ア
ドレス変換回路４０４と、後述する記憶回路４０７1，
４０７2，・・・，４０７16に分配するアドレスデータ
を選択するアドレス選択回路４０５と、記憶回路４０７
1，４０７2，・・・，４０７16に分配するデータを選択
する入力データ選択回路４０６と、例えば１６個の記憶
回路４０７1，４０７2，・・・，４０７16と、出力する
データを選択する出力データ選択回路４０８とを有す
る。
【０６２５】制御回路４００は、後述する記憶回路４０
７1，４０７2，・・・，４０７16に対するデータの書き
込み及び／または読み出しを制御するものであって、セ
レクタ１２０5から供給されるインターリーブ開始位置
信号ＴＩＳを入力すると、インターリーブ又はデインタ
ーリーブの際に用いる書き込みアドレスと読み出しアド
レスとを発生する。このとき、制御回路４００は、外部
から供給されるインターリーブモード信号ＣＤＩＮと、
制御回路６０から供給されるインターリーブ長情報ＣＩ
ＮＬ及びインターリーブ長だけ遅延すべき旨を示す動作
モード情報ＣＢＦとに基づいて、書き込みアドレスと読
み出しアドレスとを発生する。制御回路４００は、発生
したシーケンシャルなアドレスデータである書き込みア
ドレスデータＩＷＡをインターリーブアドレス変換回路
４０３に供給する。また、制御回路４００は、発生した
シーケンシャルなアドレスデータＩＡＡをアドレス用記
憶回路１１０に供給するとともに、インターリーブ長遅
延読み出しアドレスデータＩＲＡとしてインターリーブ
アドレス変換回路４０３に供給する。
【０６２６】さらに、制御回路４００は、後述するよう
に、制御回路６０から供給される終結位置情報ＣＮＦＴ
と、終結期間情報ＣＮＦＬと、終結ステート情報ＣＮＦ
Ｄと、パンクチャ周期情報ＣＮＥＬと、パンクチャパタ
ーン情報ＣＮＥＰとを入力すると、インターリーブ長情
報ＣＩＮＬに基づいて、インターリーバ無出力位置情報
ＣＮＯと、遅延インターリーブ開始位置信号ＣＤＳとを
生成するとともに、終結時刻情報ＣＧＴと、終結ステー
ト情報ＣＧＳと、消去位置情報ＣＧＥとを生成する。制
御回路４００は、インターリーブ長分の時間の経過後
に、生成したこれらの情報を、それぞれ、インターリー
バ無出力位置情報ＩＮＯ、遅延インターリーブ開始位置
信号ＩＤＳ、終結時刻情報ＩＧＴと、終結ステート情報
ＩＧＳと、消去位置情報ＩＧＥとして、フレームの先頭
に同期させてセレクタ１２０10に供給する。また、制御
回路４００は、生成したインターリーバ無出力位置情報
ＣＮＯをアドレス選択回路４０５にも供給する。
【０６２７】なお、後述するが、制御回路４００により
発生されたシーケンシャルなアドレスデータである書き
込みアドレスデータＩＷＡは、インターリーブモード信
号ＣＤＩＮが、当該インターリーバ１００がインターリ
ーブ処理を行う旨を指示するものであった場合には、記
憶回路４０７1，４０７2，・・・，４０７16に対するデ
ータの書き込みに用いるアドレスデータとなるが、イン
ターリーブモード信号ＣＤＩＮが、当該インターリーバ
１００がデインターリーブ処理を行う旨を指示するもの
であった場合には、記憶回路４０７1，４０７2，・・
・，４０７16からのデータの読み出しに用いるアドレス
データとなる。同様に、制御回路４００により発生され
たシーケンシャルなアドレスデータＩＡＡは、インター
リーブモード信号ＣＤＩＮが、当該インターリーバ１０
０がインターリーブ処理を行う旨を指示するものであっ
た場合には、記憶回路４０７1，４０７2，・・・，４０
７16からのデータの読み出しに用いるランダムなアドレ
スデータをアドレス用記憶回路１１０から読み出すため
のものとなるが、インターリーブモード信号ＣＤＩＮ
が、当該インターリーバ１００がデインターリーブ処理
を行う旨を指示するものであった場合には、記憶回路４
０７1，４０７2，・・・，４０７16に対するデータの書
き込みに用いるランダムなアドレスデータをアドレス用
記憶回路１１０から読み出すためのものとなる。
【０６２８】また、制御回路４００は、書き込みアドレ
スと読み出しアドレスとを発生する際には、図示しない
カウンタによりカウントアップしていくことによって、
シーケンシャルなアドレスデータを発生するが、書き込
みアドレス用のカウンタと、読み出しアドレス用のカウ
ンタとは、後述するが、個別に設けられるものである。
【０６２９】遅延アドレス発生回路４０１は、制御回路
６０から供給されるインターリーブ長情報ＣＩＮＬに基
づいて、遅延用のアドレスデータを発生する。遅延アド
レス発生回路４０１は、発生した書き込み用のアドレス
データである遅延用書き込みアドレスデータＤＷＡと、
読み出し用のアドレスデータである遅延用読み出しアド
レスデータＤＲＡとを遅延アドレス変換回路４０４に供
給する。
【０６３０】奇数長遅延補償回路４０２は、奇数長遅延
を補償するために設けられるものである。すなわち、イ
ンターリーバ１００は、上述したように、遅延を行う際
には２バンクのＲＡＭを用いて構成される。そして、イ
ンターリーバ１００は、後述するように、各バンクの間
で１タイムスロット毎にデータの書き込み及び読み出し
を切り替えることから、遅延長、すなわち、インターリ
ーブ長の半分のタイムスロット分のワード数のＲＡＭを
２バンク用いることによって、データの遅延を実現する
ことができる。しかしながら、インターリーバ１００
は、この場合には、遅延長が偶数長に限定されることに
なる。そこで、奇数長遅延補償回路４０２は、奇数長遅
延に対応するために設けられるものであって、制御回路
６０から供給されるインターリーブ長情報ＣＩＮＬに基
づいて、偶数長遅延を行う場合には、データＴＤＩに対
して、ＲＡＭによる遅延のみを行い、奇数長遅延を行う
場合には、データＴＤＩに対して、ＲＡＭによる遅延長
−１分の遅延と、レジスタによる１タイムスロット分の
遅延を行うように、遅延の対象とするデータであるデー
タＴＤＩを選択する。
【０６３１】具体的には、奇数長遅延補償回路４０２
は、データＴＤＩが６系統のデータＴＤＩ０，ＴＤＩ
１，ＴＤＩ２，ＴＤＩ３，ＴＤＩ４，ＴＤＩ５からなる
ものとすると、例えば図５３に示すように、６個のレジ
スタ４１０1，４１０2，４１０3，４１０4，４１０5，
４１０6と、６個のセレクタ４１１1，４１１2，４１
１3，４１１4，４１１5，４１１6とを有するものとして
実現することができる。
【０６３２】レジスタ４１０1は、データＴＤＩ０を入
力すると、このデータＴＤＩ０を１タイムスロット分だ
け保持する。レジスタ４１０1は、保持したデータＤＤ
Ｄ０をセレクタ４１１1に供給する。
【０６３３】レジスタ４１０2は、データＴＤＩ１を入
力すると、このデータＴＤＩ１を１タイムスロット分だ
け保持する。レジスタ４１０2は、保持したデータＤＤ
Ｄ１をセレクタ４１１2に供給する。
【０６３４】レジスタ４１０3は、データＴＤＩ２を入
力すると、このデータＴＤＩ２を１タイムスロット分だ
け保持する。レジスタ４１０3は、保持したデータＤＤ
Ｄ２をセレクタ４１１3に供給する。
【０６３５】レジスタ４１０4は、データＴＤＩ３を入
力すると、このデータＴＤＩ３を１タイムスロット分だ
け保持する。レジスタ４１０4は、保持したデータＤＤ
Ｄ３をセレクタ４１１4に供給する。
【０６３６】レジスタ４１０5は、データＴＤＩ４を入
力すると、このデータＴＤＩ４を１タイムスロット分だ
け保持する。レジスタ４１０5は、保持したデータＤＤ
Ｄ４をセレクタ４１１5に供給する。
【０６３７】レジスタ４１０6は、データＴＤＩ５を入
力すると、このデータＴＤＩ５を１タイムスロット分だ
け保持する。レジスタ４１０6は、保持したデータＤＤ
Ｄ５をセレクタ４１１6に供給する。
【０６３８】セレクタ４１１1は、インターリーブ長情
報ＣＩＮＬに基づいて、レジスタ４１０1から供給され
るデータＤＤＤ０と、データＴＤＩ０とのうち、いずれ
か一方を選択する。具体的には、セレクタ４１１1は、
インターリーブ長が偶数長であった場合には、データＴ
ＤＩ０を選択する。セレクタ４１１1は、選択したデー
タＤＳ０を、データＤ０として入力データ選択回路４０
６に供給する。なお、このセレクタ４１１1に入力され
るインターリーブ長情報ＣＩＮＬは、実際には、当該イ
ンターリーブ長情報ＣＩＮＬを表すビット列の最下位ビ
ットで足りることはいうまでもない。
【０６３９】セレクタ４１１2は、インターリーブ長情
報ＣＩＮＬに基づいて、レジスタ４１０2から供給され
るデータＤＤＤ１と、データＴＤＩ１とのうち、いずれ
か一方を選択する。具体的には、セレクタ４１１2は、
インターリーブ長が偶数長であった場合には、データＴ
ＤＩ１を選択する。セレクタ４１１2は、選択したデー
タＤＳ１を、データＤ１として入力データ選択回路４０
６に供給する。なお、このセレクタ４１１2に入力され
るインターリーブ長情報ＣＩＮＬは、実際には、当該イ
ンターリーブ長情報ＣＩＮＬを表すビット列の最下位ビ
ットで足りることはいうまでもない。
【０６４０】セレクタ４１１3は、インターリーブ長情
報ＣＩＮＬに基づいて、レジスタ４１０3から供給され
るデータＤＤＤ２と、データＴＤＩ２とのうち、いずれ
か一方を選択する。具体的には、セレクタ４１１3は、
インターリーブ長が偶数長であった場合には、データＴ
ＤＩ２を選択する。セレクタ４１１3は、選択したデー
タＤＳ２を、データＤ２として入力データ選択回路４０
６に供給する。なお、このセレクタ４１１3に入力され
るインターリーブ長情報ＣＩＮＬは、実際には、当該イ
ンターリーブ長情報ＣＩＮＬを表すビット列の最下位ビ
ットで足りることはいうまでもない。
【０６４１】セレクタ４１１4は、インターリーブ長情
報ＣＩＮＬに基づいて、レジスタ４１０4から供給され
るデータＤＤＤ３と、データＴＤＩ３とのうち、いずれ
か一方を選択する。具体的には、セレクタ４１１4は、
インターリーブ長が偶数長であった場合には、データＴ
ＤＩ３を選択する。セレクタ４１１4は、選択したデー
タＤＳ３を、データＤ３として入力データ選択回路４０
６に供給する。なお、このセレクタ４１１4に入力され
るインターリーブ長情報ＣＩＮＬは、実際には、当該イ
ンターリーブ長情報ＣＩＮＬを表すビット列の最下位ビ
ットで足りることはいうまでもない。
【０６４２】セレクタ４１１5は、インターリーブ長情
報ＣＩＮＬに基づいて、レジスタ４１０5から供給され
るデータＤＤＤ４と、データＴＤＩ４とのうち、いずれ
か一方を選択する。具体的には、セレクタ４１１5は、
インターリーブ長が偶数長であった場合には、データＴ
ＤＩ４を選択する。セレクタ４１１5は、選択したデー
タＤＳ４を、データＤ４として入力データ選択回路４０
６に供給する。なお、このセレクタ４１１5に入力され
るインターリーブ長情報ＣＩＮＬは、実際には、当該イ
ンターリーブ長情報ＣＩＮＬを表すビット列の最下位ビ
ットで足りることはいうまでもない。
【０６４３】セレクタ４１１6は、インターリーブ長情
報ＣＩＮＬに基づいて、レジスタ４１０6から供給され
るデータＤＤＤ５と、データＴＤＩ５とのうち、いずれ
か一方を選択する。具体的には、セレクタ４１１6は、
インターリーブ長が偶数長であった場合には、データＴ
ＤＩ５を選択する。セレクタ４１１6は、選択したデー
タＤＳ５を、データＤ５として入力データ選択回路４０
６に供給する。なお、このセレクタ４１１6に入力され
るインターリーブ長情報ＣＩＮＬは、実際には、当該イ
ンターリーブ長情報ＣＩＮＬを表すビット列の最下位ビ
ットで足りることはいうまでもない。
【０６４４】このような奇数長遅延補償回路４０２は、
データＴＤＩを入力すると、偶数長遅延の場合には、デ
ータＴＤＩをレジスタを通さないで出力し、奇数長遅延
の場合には、データＴＤＩをレジスタにより１タイムス
ロットだけ保持してから出力する。
【０６４５】インターリーブアドレス変換回路４０３
は、外部から供給されるインターリーブモード信号ＣＤ
ＩＮと、制御回路６０から供給されるインターリーバタ
イプ情報ＣＩＮＴ及びインターリーブ長だけ遅延すべき
旨を示す動作モード情報ＣＢＦとに基づいて、制御回路
４００から供給されるシーケンシャルなアドレスデータ
である書き込みアドレスデータＩＷＡ及びインターリー
ブ長遅延読み出しアドレスデータＩＲＡと、アドレス用
記憶回路１１０から供給されるランダムなアドレスデー
タである読み出しアドレスデータＡＤＡとのうち、所望
のアドレスデータを選択し、インターリーブ用のアドレ
スデータに変換する。インターリーブアドレス変換回路
４０３は、変換して得られた例えば６系統のアドレスデ
ータＡＡ０，ＢＡ０，ＡＡ１，ＢＡ１，ＡＡ２，ＢＡ２
をアドレス選択回路４０５に供給する。また、インター
リーブアドレス変換回路４０３は、入力した情報に基づ
いて、出力データ選択回路４０８における選択動作を指
示するための例えば４系統の制御信号ＩＯＢＳ，ＩＯＢ
Ｐ０，ＩＯＢＰ１，ＩＯＢＰ２を生成し、これらの制御
信号を出力データ選択回路４０８に供給する。
【０６４６】遅延アドレス変換回路４０４は、遅延アド
レス発生回路４０１から供給される遅延用書き込みアド
レスデータＤＷＡと、遅延用読み出しアドレスデータＤ
ＲＡとのうち、所望のアドレスデータを選択し、遅延用
のアドレスデータに変換する。遅延アドレス変換回路４
０４は、変換して得られた例えば２系統のアドレスデー
タＤＡＡ，ＤＢＡをアドレス選択回路４０５に供給す
る。また、遅延アドレス変換回路４０４は、入力した情
報に基づいて、出力データ選択回路４０８における選択
動作を指示するための例えば２系統の制御信号ＤＯＢ
Ｓ，ＤＯＢＰを生成し、これらの制御信号を出力データ
選択回路４０８に供給する。
【０６４７】アドレス選択回路４０５は、制御回路６０
から供給されるインターリーバタイプ情報ＣＩＮＴと、
制御回路４００から供給されるインターリーバ無出力位
置情報ＣＮＯとに基づいて、インターリーブアドレス変
換回路４０３から供給されるアドレスデータＡＡ０，Ｂ
Ａ０，ＡＡ１，ＢＡ１，ＡＡ２，ＢＡ２と、遅延アドレ
ス変換回路４０４から供給されるアドレスデータＤＡ
Ａ，ＤＢＡとのうち、記憶回路４０７1，４０７2，・・
・，４０７16に分配するアドレスデータを選択する。ア
ドレス選択回路４０５は、選択したアドレスデータＡＲ
００，ＡＲ０１，・・・，ＡＲ１５を、それぞれ、記憶
回路４０７1，４０７2，・・・，４０７16に供給する。
【０６４８】また、アドレス選択回路４０５には、イン
ターリーバタイプ情報ＣＩＮＴと、インターリーバ無出
力位置情報ＣＮＯとの他に、図示しないが、制御回路４
００により生成され且つインターリーブアドレス変換回
路４０５を経て入力される制御信号であって、インター
リーブ又はデインターリーブを行う際における記憶回路
４０７1，４０７2，・・・，４０７16に対する書き込み
許可信号や書き込み用のバンクを示す信号と、遅延アド
レス変換回路４０４により生成される制御信号であっ
て、遅延を行う際における記憶回路４０７1，４０７2，
・・・，４０７16に対する書き込み許可信号や書き込み
用のバンクを示す信号とが入力される。アドレス選択回
路４０５は、これらの情報に基づいて、記憶回路４０７
1，４０７2，・・・，４０７16に対する書き込み許可信
号ＸＷＥと、記憶回路４０７1，４０７2，・・・，４０
７16に対するクロック信号を阻止するためのクロック阻
止（clock inhibit）信号ＩＨと、記憶回路４０７1，４
０７2，・・・，４０７16に対するデータの書き込みを
いわゆるパーシャルライト（partial write）として行
わせるためのパーシャルライト制御信号ＰＷとを生成す
る。アドレス選択回路４０５は、これらの書き込み許可
信号ＸＷＥ、クロック阻止信号ＩＨ及びパーシャルライ
ト制御信号ＰＷを、記憶回路４０７1，４０７2，・・
・，４０７16に供給する。
【０６４９】入力データ選択回路４０６には、セレクタ
１２０4から供給される例えば３系統のデータＴＩＩ
０，ＴＩＩ１，ＴＩＩ２がデータＩ０，Ｉ１，Ｉ２とし
て入力されるとともに、奇数長遅延補償回路４０２から
供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５
が入力される。入力データ選択回路４０６は、外部から
供給されるインターリーブモード信号ＣＤＩＮと、制御
回路６０から供給されるインターリーバタイプ情報ＣＩ
ＮＴ及びインターリーバ入出力置換情報ＣＩＰＴとに基
づいて、データＩ０，Ｉ１，Ｉ２，Ｄ０，Ｄ１，Ｄ２，
Ｄ３，Ｄ４，Ｄ５のうち、記憶回路４０７1，４０７2，
・・・，４０７16に分配するデータを選択する。特に、
入力データ選択回路４０６は、入力したデータにインタ
ーリーブ又はデインターリーブを施す場合には、データ
Ｉ０，Ｉ１，Ｉ２を入力し、これらのデータＩ０，Ｉ
１，Ｉ２のうち、記憶回路４０７1，４０７2，・・・，
４０７ 16に分配するデータを選択する。また、入力デー
タ選択回路４０６は、入力したデータを遅延させる場合
には、遅延用のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，
Ｄ５を入力し、これらのデータＤ０，Ｄ１，Ｄ２，Ｄ
３，Ｄ４，Ｄ５のうち、記憶回路４０７1，４０７2，・
・・，４０７16に分配するデータを選択する。入力デー
タ選択回路４０６は、選択したデータＩＲ００，ＩＲ０
１，・・・，ＩＲ１５を、それぞれ、記憶回路４０
７1，４０７2，・・・，４０７16に供給する。
【０６５０】なお、この入力データ選択回路４０６は、
後述するように、複数シンボルに対してインターリーブ
を施す場合に、各シンボル間で相互に置換する機能を有
する。すなわち、入力データ選択回路４０６は、インタ
ーリーバ入出力置換情報ＣＩＰＴに基づいて、入力した
データＩ０，Ｉ１，Ｉ２について、各シンボルの順序を
入れ替える機能を有する。
【０６５１】記憶回路４０７1，４０７2，・・・，４０
７16は、それぞれ、パーシャルライト機能を有するＲＡ
Ｍの他、複数のセレクタ等を有する。記憶回路４０
７1，４０７2，・・・，４０７16は、それぞれ、アドレ
ス選択回路４０５から供給されるアドレスデータＡＲ０
０，ＡＲ０１，・・・，ＡＲ１５により指定されたアド
レスに対して、入力データ選択回路４０６から供給され
るデータＩＲ００，ＩＲ０１，・・・，ＩＲ１５を書き
込み、記憶する。そして、記憶回路４０７1，４０７2，
・・・，４０７16は、それぞれ、アドレス選択回路４０
５から供給されるアドレスデータＡＲ００，ＡＲ０１，
・・・，ＡＲ１５により指定されたアドレスから、記憶
しているデータを読み出し、データＯＲ００，ＯＲ０
１，・・・，ＯＲ１５として出力データ選択回路４０８
に供給する。このとき、記憶回路４０７1，４０７2，・
・・，４０７16は、それぞれ、アドレス選択回路４０５
から供給される書き込み許可信号ＸＷＥに基づいて、デ
ータの書き込みを開始する。また、記憶回路４０７1，
４０７2，・・・，４０７16は、それぞれ、クロック阻
止信号ＩＨに基づいて、書き込み及び／又は読み出しを
含む一切の動作を停止することもできる。
【０６５２】さらに、記憶回路４０７1，４０７2，・・
・，４０７16は、それぞれ、パーシャルライト制御信号
ＰＷに基づいて、パーシャルライト機能によるデータの
書き込みを行うこともできる。すなわち、通常のＲＡＭ
においては、その書き込み動作は、あるアドレスが指定
された場合に、このアドレスに対応するビット数分のメ
モリセルが選択され、これらの全てのメモリセルに情報
を一度に書き込むことにより行われる。一方、パーシャ
ルライトのＲＡＭにおいては、その書き込み動作は、選
択された全てのメモリセルに情報を一度に書き込むもの
ではなく、アドレスにより選択されたメモリセルのう
ち、任意のビットのメモリセルにのみ書き込むことによ
り行われる。記憶回路４０７1，４０７2，・・・，４０
７16は、それぞれ、このようなパーシャルライト機能を
有するＲＡＭを有しており、パーシャルライト制御信号
ＰＷに基づいて、指定アドレスの一部分への情報の書き
込みを行うこともできる。
【０６５３】インターリーバ１００は、これらの記憶回
路４０７1，４０７2，・・・，４０７16に対するデータ
の書き込み及び／又は読み出しを制御することによっ
て、インターリーブ処理及びデインターリーブ処理、並
びに、受信値の遅延処理を実現することができる。
【０６５４】具体的には、記憶回路４０７1，４０７2，
・・・，４０７16は、それぞれ、例えば図５４に示すよ
うに、インバータ４２０と、５つのセレクタ４２１，４
２２，４２３，４２５，４２６と、パーシャルライト機
能付きのＲＡＭ４２４とを有するものとして実現するこ
とができる。なお、同図においては、記憶回路４０７と
総称する。また、同図においては、アドレス選択回路４
０５から供給されるアドレスデータＡＲ００，ＡＲ０
１，・・・，ＡＲ１５をアドレスデータＡＲと総称する
とともに、入力データ選択回路４０６から供給されるデ
ータＩＲ００，ＩＲ０１，・・・，ＩＲ１５をデータＩ
Ｒと総称するものとし、さらに、出力データ選択回路４
０８に供給するデータＯＲ００，ＯＲ０１，・・・，Ｏ
Ｒ１５をデータＯＲと総称するものとする。
【０６５５】インバータ４２０は、アドレスデータＡＲ
の最上位ビットを入力し、この最上位ビットを反転す
る。インバータ４２０は、反転して得られた反転ビット
ＩＡＲをセレクタ４２１に供給する。
【０６５６】セレクタ４２１は、アドレス選択回路４０
５から供給されるパーシャルライト制御信号ＰＷに基づ
いて、インバータ４２０から供給される反転ビットＩＡ
Ｒと、値が“０”であるビットとのうち、いずれか一方
を選択し、１ビットのデータＨＰＷとして出力する。具
体的には、セレクタ４２１は、パーシャルライト制御信
号ＰＷが、パーシャルライト機能によるデータの書き込
みを指示するものであった場合には、反転ビットＩＡＲ
を選択する。このセレクタ４２１により選択されたデー
タＨＰＷは、例えば８ビットにパラレル変換され、デー
タＶＩＨとしてＲＡＭ４２４に供給される。
【０６５７】セレクタ４２２は、アドレス選択回路４０
５から供給されるパーシャルライト制御信号ＰＷに基づ
いて、アドレスデータＡＲの最上位ビットと、値が
“０”であるビットとのうち、いずれか一方を選択し、
１ビットのデータＬＰＷとして出力する。具体的には、
セレクタ４２２は、パーシャルライト制御信号ＰＷが、
パーシャルライト機能によるデータの書き込みを指示す
るものであった場合には、アドレスデータＡＲの最上位
ビットを選択する。このセレクタ４２２により選択され
たデータＬＰＷは、例えば８ビットにパラレル変換さ
れ、データＶＩＬとしてＲＡＭ４２４に供給される。
【０６５８】セレクタ４２３には、データＩＲが上位ビ
ットと下位ビットとに分割されて入力される。例えば、
セレクタ４２３には、データＩＲが１６ビットからなる
場合には、上位８ビットのデータＩＲ［１５：８］と、
下位８ビットのデータＩＲ［７：０］が入力される。セ
レクタ４２３は、アドレス選択回路４０５から供給され
るパーシャルライト制御信号ＰＷに基づいて、データＩ
Ｒの上位ビットと下位ビットとのうち、いずれか一方を
選択する。具体的には、セレクタ４２３は、パーシャル
ライト制御信号ＰＷが、パーシャルライト機能によるデ
ータの書き込みを指示するものであった場合には、デー
タＩＲの下位ビットを選択する。このセレクタ４２３に
より選択されたデータＩＲ１は、データＩＲの下位ビッ
トのデータＩＲ０と束ねられ、データＩ（＝｛ＩＲ１，
ＩＲ０｝）としてＲＡＭ４２４に供給される。
【０６５９】ＲＡＭ４２４は、簡潔に言えば、アドレス
データＡＲに基づいて、データＩＲの書き込み及びデー
タＯＲの読み出しを行うものであるが、上述したよう
に、パーシャルライト機能を有することから、単純に、
アドレスデータＡＲ及びデータＩＲを入力し、データＯ
Ｒを出力する構成とはなっていない。
【０６６０】ＲＡＭ４２４には、アドレス選択回路４０
５から供給される書き込み許可信号ＸＷＥ及びクロック
阻止信号ＩＨが供給される。ＲＡＭ４２４は、書き込み
許可信号ＸＷＥが入力されると、データの書き込みが可
能な状態となる。ＲＡＭ４２４には、アドレスデータＡ
Ｒの最上位ビットを除いたデータであるアドレスデータ
ＩＡと、データＶＩＨ，ＶＩＬとに基づいて、データＩ
（＝｛ＩＲ１，ＩＲ０｝）が書き込まれる。また、ＲＡ
Ｍ４２４からは、アドレスデータＩＡと、データＶＩ
Ｈ，ＶＩＬとに基づいて、データＯＨ，ＯＬが読み出さ
れる。これらのデータＯＨ，ＯＬは、ともに、セレクタ
４２５，４２６に供給される。また、ＲＡＭ４２４は、
クロック阻止信号ＩＨが入力されると、書き込み及び／
又は読み出しを含む一切の動作を停止する。
【０６６１】なお、ＲＡＭ４２４に対して入出力される
各データの詳細については後述するものとする。
【０６６２】セレクタ４２５は、セレクタ４２２から供
給されたデータＬＰＷに所定の遅延が施されたデータＬ
ＰＤに基づいて、ＲＡＭ４２４から供給されるデータＯ
Ｈ，ＯＬのうち、いずれか一方を選択し、データＳＯＨ
として出力する。具体的には、セレクタ４２５は、デー
タＬＰＤが“０”であった場合には、データＯＨを選択
し、データＬＰＤが“１”であった場合には、データＯ
Ｌを選択する。すなわち、セレクタ４２５は、パーシャ
ルライト機能によるデータの書き込み及び読み出しを考
慮し、アドレス方向で、上位ビットのデータ又は下位ビ
ットのデータのうちのいずれを出力すべきかを決定する
ために設けられるものである。
【０６６３】セレクタ４２６は、セレクタ４２２から供
給されたデータＬＰＷに所定の遅延が施されたデータＬ
ＰＤに基づいて、ＲＡＭ４２４から供給されるデータＯ
Ｈ，ＯＬのうち、いずれか一方を選択し、データＳＯＬ
として出力する。具体的には、セレクタ４２６は、デー
タＬＰＤが“０”であった場合には、データＯＬを選択
し、データＬＰＤが“１”であった場合には、データＯ
Ｈを選択する。すなわち、セレクタ４２６は、セレクタ
４２５と同様に、パーシャルライト機能によるデータの
書き込み及び読み出しを考慮し、アドレス方向で、上位
ビットのデータ又は下位ビットのデータのうちのいずれ
を出力すべきかを決定するために設けられるものであ
る。
【０６６４】なお、セレクタ４２５により選択されたデ
ータＳＯＨと、セレクタ４２６により選択されたデータ
ＳＯＬとは、データＯＲ（＝｛ＳＯＨ，ＳＯＬ｝）とし
て、出力データ選択回路４０８に供給される。
【０６６５】このような記憶回路４０７1，４０７2，・
・・，４０７16は、それぞれ、アドレスデータＡＲ０
０，ＡＲ０１，・・・，ＡＲ１５に基づいて、データＩ
Ｒ００，ＩＲ０１，・・・，ＩＲ１５の書き込み、及
び、データＯＲ００，ＯＲ０１，・・・，ＯＲ１５の読
み出しを行う。
【０６６６】なお、記憶回路４０７1，４０７2，・・
・，４０７16は、それぞれ、上述したように、パーシャ
ルライト機能によるデータの書き込みを可能とするが、
これについては後述する。
【０６６７】出力データ選択回路４０８は、外部から供
給されるインターリーブモード信号ＣＤＩＮと、制御回
路６０から供給されるインターリーバタイプ情報ＣＩＮ
Ｔ及びインターリーバ入出力置換情報ＣＩＰＴと、イン
ターリーブアドレス変換回路４０３から供給される制御
信号ＩＯＢＳ，ＩＯＢＰ０，ＩＯＢＰ１，ＩＯＢＰ２
と、遅延アドレス変換回路４０４から供給される制御信
号ＤＯＢＳ，ＤＯＢＰとに基づいて、記憶回路４０
７1，４０７2，・・・，４０７16のそれぞれから供給さ
れるデータＯＲ００，ＯＲ０１，・・・，ＯＲ１５のう
ち、出力すべきデータを選択する。出力データ選択回路
４０８は、入力したデータにインターリーブ又はデイン
ターリーブを施した場合には、選択したデータを、例え
ば３系統のインターリーバ出力データＩＩＯ０，ＩＩＯ
１，ＩＩＯ２として、それぞれ、セレクタ１２０7に供
給する。また、出力データ選択回路４０８は、入力した
データを遅延させた場合には、選択したデータを、例え
ば６系統のインターリーブ長遅延受信値ＩＤＯ０，ＩＤ
Ｏ１，ＩＤＯ２，ＩＤＯ３，ＩＤＯ４，ＩＤＯ５とし
て、それぞれ、セレクタ１２０6に供給する。
【０６６８】なお、この出力データ選択回路４０８は、
後述するように、複数シンボルに対してデインターリー
ブを施す場合に、各シンボル間で相互に置換する機能を
有する。すなわち、出力データ選択回路４０８は、イン
ターリーバ入出力置換情報ＣＩＰＴに基づいて、出力す
るインターリーバ出力データＩＩＯ０，ＩＩＯ１，ＩＩ
Ｏ２について、各シンボルの順序を入れ替える機能を有
する。
【０６６９】以上説明したインターリーバ１００は、イ
ンターリーブ処理を行う場合には、制御回路４００によ
り発生したシーケンシャルなアドレスデータである書き
込みアドレスデータＩＷＡを用いて、アドレス選択回路
４０５によって、適切な記憶回路４０７1，４０７2，・
・・，４０７16にアドレスを分配するとともに、入力デ
ータ選択回路４０６によって、データＩ０，Ｉ１，Ｉ２
を適切な記憶回路４０７1，４０７2，・・・，４０７16
にアドレスを分配し、これらの記憶回路４０７ 1，４０
７2，・・・，４０７16にデータを書き込む。一方、イ
ンターリーバ１００は、制御回路４００により発生した
シーケンシャルなアドレスデータＩＡＡに基づいてアド
レス用記憶回路１１０から読み出されたランダムなアド
レスデータである読み出しアドレスデータＡＤＡを用い
て、アドレス選択回路４０５によって、適切な記憶回路
４０７1，４０７2，・・・，４０７16にアドレスを分配
し、記憶回路４０７1，４０７2，・・・，４０７16に記
憶されているデータを読み出す。そして、インターリー
バ１００は、出力データ選択回路４０８によって、適切
な記憶回路４０７1，４０７2，・・・，４０７16から出
力されるデータを選択し、インターリーバ出力データＩ
ＩＯ０，ＩＩＯ１，ＩＩＯ２として出力する。このよう
にすることによって、インターリーバ１００は、インタ
ーリーブ処理を行うことができる。
【０６７０】また、インターリーバ１００は、デインタ
ーリーブ処理を行う場合には、制御回路４００により発
生したシーケンシャルなアドレスデータＩＡＡに基づい
てアドレス用記憶回路１１０から読み出されたランダム
なアドレスデータである読み出しアドレスデータＡＤＡ
を用いて、アドレス選択回路４０５によって、適切な記
憶回路４０７1，４０７2，・・・，４０７16にアドレス
を分配するとともに、入力データ選択回路４０６によっ
て、データＩ０，Ｉ１，Ｉ２を適切な記憶回路４０
７1，４０７2，・・・，４０７16にアドレスを分配し、
これらの記憶回路４０７1，４０７2，・・・，４０７16
にデータを書き込む。一方、インターリーバ１００は、
制御回路４００により発生したシーケンシャルなアドレ
スデータである書き込みアドレスデータＩＷＡを用い
て、アドレス選択回路４０５によって、適切な記憶回路
４０７1，４０７2，・・・，４０７16にアドレスを分配
し、記憶回路４０７1，４０７2，・・・，４０７16に記
憶されているデータを読み出す。そして、インターリー
バ１００は、出力データ選択回路４０８によって、適切
な記憶回路４０７1，４０７2，・・・，４０７16から出
力されるデータを選択し、インターリーバ出力データＩ
ＩＯ０，ＩＩＯ１，ＩＩＯ２として出力する。このよう
にすることによって、インターリーバ１００は、デイン
ターリーブ処理を行うことができる。
【０６７１】さらに、インターリーバ１００は、入力し
たデータを遅延させる場合には、制御回路４００により
発生した書き込みアドレスデータＩＷＡを用いて、アド
レス選択回路４０５によって、適切な記憶回路４０
７1，４０７2，・・・，４０７16にアドレスを分配する
とともに、入力データ選択回路４０６によって、データ
Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５を適切な記憶回路
４０７1，４０７2，・・・，４０７16にアドレスを分配
し、これらの記憶回路４０７1，４０７2，・・・，４０
７16にデータを書き込む。一方、インターリーバ１００
は、制御回路４００により発生したシーケンシャルなア
ドレスデータであるインターリーブ長遅延読み出しアド
レスデータＩＲＡを用いて、アドレス選択回路４０５に
よって、適切な記憶回路４０７1，４０７2，・・・，４
０７16にアドレスを分配し、記憶回路４０７1，４０
７2，・・・，４０７16に記憶されているデータを読み
出す。そして、インターリーバ１００は、出力データ選
択回路４０８によって、適切な記憶回路４０７1，４０
７2，・・・，４０７16から出力されるデータを選択
し、インターリーブ長遅延受信値ＩＤＯ０，ＩＤＯ１，
ＩＤＯ２，ＩＤＯ３，ＩＤＯ４，ＩＤＯ５として出力す
る。このようにすることによって、インターリーバ１０
０は、入力したデータを遅延させることができる。
【０６７２】つぎに、インターリーバ１００におけるＲ
ＡＭの利用方法の具体例について説明する。
【０６７３】要素復号器５０は、データ用のＲＡＭとし
て、インターリーバ１００における記憶回路４０７1，
４０７2，・・・，４０７16のそれぞれが有する１６個
のＲＡＭを備え、アドレス用のＲＡＭとして、アドレス
用記憶回路１１０が有する複数のＲＡＭを備える。ここ
では、記憶回路４０７1，４０７2，・・・，４０７16の
それぞれが有する１６個のＲＡＭは、１６ビット×４０
９６ワードの記憶容量を有するものとし、アドレス用記
憶回路１１０は、１４ビット×４０９６ワードの記憶容
量を有する６個のＲＡＭを備えるものとする。また、記
憶回路４０７1，４０７2，・・・，４０７16におけるＲ
ＡＭを、それぞれ、ＲＡＭＤ０１，Ｄ０２，・・・，Ｄ
１６と称するとともに、アドレス用記憶回路１１０にお
けるＲＡＭを、ＲＡＭＡと称するものとする。
【０６７４】まず、１シンボルの入力データに対して、
ランダムインターリーブを施す例について説明する。こ
こでは、符号化装置１が、符号化率が“１／６以上”の
ＰＣＣＣを行うものであり、入力されるデータの容量が
“１６キロワード以下”であるものとする。
【０６７５】この場合、インターリーバ１００は、１シ
ンボルのデータについてインターリーブを施すととも
に、６シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ１００は、例えば図５５
（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，
・・・，Ｄ１６のうち、１２個のＲＡＭＤ０１，Ｄ０
２，Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０６，Ｄ０７，Ｄ０
８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２を遅延に用いると
ともに、同図（Ｂ）に示すように、残りの４つのＲＡＭ
Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用
いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）
に示すように、６個のＲＡＭＡのうち、任意の４つのＲ
ＡＭＡを用いればよい。したがって、インターリーバ１
００及びアドレス用記憶回路１１０は、同図（Ｄ）に示
すように、２つのＲＡＭＡを用いないことになる。
【０６７６】より具体的には、インターリーバ１００
は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ
０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１
３，Ｄ１４を、上述したバンクＡ（Ａ0，Ａ1）として用
い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ0，
Ｂ1）として用いる。すなわち、インターリーバ１００
は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，
Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでい
る場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，
Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出
し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでい
る場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，
Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出
す。
【０６７７】ＲＡＭＤ０１，Ｄ０２には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ００，ＡＲ０１に基づいて、入力データ選択回路４０
６からデータＩＲ００，ＩＲ０１として、遅延用のデー
タＤ０，Ｄ１が供給され、書き込まれる。このとき、Ｒ
ＡＭＤ０１には、データＤ０，Ｄ１のうち、０乃至４キ
ロワード分のデータが書き込まれ、ＲＡＭＤ０２には、
４乃至８キロワード分のデータが書き込まれる。また、
ＲＡＭＤ０５，Ｄ０６には、それぞれ、アドレス選択回
路４０５から供給されるアドレスデータＡＲ０４，ＡＲ
０５に基づいて、入力データ選択回路４０６からデータ
ＩＲ０４，ＩＲ０５として、遅延用のデータＤ２，Ｄ３
が供給され、書き込まれる。このとき、ＲＡＭＤ０５に
は、データＤ２，Ｄ３のうち、０乃至４キロワード分の
データが書き込まれ、ＲＡＭＤ０６には、４乃至８キロ
ワード分のデータが書き込まれる。さらに、ＲＡＭＤ０
９，Ｄ１０には、それぞれ、アドレス選択回路４０５か
ら供給されるアドレスデータＡＲ０８，ＡＲ０９に基づ
いて、入力データ選択回路４０６からデータＩＲ０８，
ＩＲ０９として、遅延用のデータＤ４，Ｄ５が供給さ
れ、書き込まれる。このとき、ＲＡＭＤ０９には、デー
タＤ４，Ｄ５のうち、０乃至４キロワード分のデータが
書き込まれ、ＲＡＭＤ１０には、４乃至８キロワード分
のデータが書き込まれる。
【０６７８】これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ
０７，Ｄ０８，Ｄ１１，Ｄ１２からは、それぞれ、記憶
しているデータが、データＯＲ０２，ＯＲ０３，ＯＲ０
６，ＯＲ０７，ＯＲ１０，ＯＲ１１として読み出され、
出力データ選択回路４０８に供給される。なお、データ
の読み出しは、データの書き込み時と同様に、アドレス
選択回路４０５から供給されるアドレスデータに基づい
て行われる。
【０６７９】同様に、ＲＡＭＤ０３，Ｄ０４には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ０２，ＡＲ０３に基づいて、入力データ選択
回路４０６からデータＩＲ０２，ＩＲ０３として、遅延
用のデータＤ０，Ｄ１が供給され、書き込まれる。この
とき、ＲＡＭＤ０３には、データＤ０，Ｄ１のうち、０
乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０
４には、４乃至８キロワード分のデータが書き込まれ
る。また、ＲＡＭＤ０７，Ｄ０８には、それぞれ、アド
レス選択回路４０５から供給されるアドレスデータＡＲ
０６，ＡＲ０７に基づいて、入力データ選択回路４０６
からデータＩＲ０６，ＩＲ０７として、遅延用のデータ
Ｄ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡ
ＭＤ０７には、データＤ２，Ｄ３のうち、０乃至４キロ
ワード分のデータが書き込まれ、ＲＡＭＤ０８には、４
乃至８キロワード分のデータが書き込まれる。さらに、
ＲＡＭＤ１１，Ｄ１２には、それぞれ、アドレス選択回
路４０５から供給されるアドレスデータＡＲ１０，ＡＲ
１１に基づいて、入力データ選択回路４０６からデータ
ＩＲ１０，ＩＲ１１として、遅延用のデータＤ４，Ｄ５
が供給され、書き込まれる。このとき、ＲＡＭＤ１１に
は、データＤ４，Ｄ５のうち、０乃至４キロワード分の
データが書き込まれ、ＲＡＭＤ１２には、４乃至８キロ
ワード分のデータが書き込まれる。
【０６８０】これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ
０５，Ｄ０６，Ｄ０９，Ｄ１０からは、それぞれ、記憶
しているデータが、データＯＲ００，ＯＲ０１，ＯＲ０
４，ＯＲ０５，ＯＲ０８，ＯＲ０９として読み出され、
出力データ選択回路４０８に供給される。なお、データ
の読み出しは、データの書き込み時と同様に、アドレス
選択回路４０５から供給されるアドレスデータに基づい
て行われる。
【０６８１】また、ＲＡＭＤ１３，Ｄ１４，Ｄ１５，Ｄ
１６は、それぞれ、パーシャルライト制御信号ＰＷに基
づいて、パーシャルライトのＲＡＭとして機能し、擬似
的に８ビット×８１９２ワードの記憶容量を有するＲＡ
Ｍとして作用する。
【０６８２】ＲＡＭＤ１３，Ｄ１４には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ１２，ＡＲ１３に基づいて、入力データ選択回路４０
６からデータＩＲ１２，ＩＲ１３として、インターリー
ブ用のデータＩ０が供給され、書き込まれる。このと
き、ＲＡＭＤ１３には、データＩ０のうち、０乃至８キ
ロワード分のデータが書き込まれ、ＲＡＭＤ１４には、
８乃至１６キロワード分のデータが書き込まれる。
【０６８３】これと同時に、ＲＡＭＤ１５，Ｄ１６から
は、それぞれ、記憶しているデータが、データＯＲ１
４，ＯＲ１５として読み出され、出力データ選択回路４
０８に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路４０５から供
給されるアドレスデータに基づいて行われる。
【０６８４】同様に、ＲＡＭＤ１５，Ｄ１６には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ１４，ＡＲ１５に基づいて、入力データ選択
回路４０６からデータＩＲ１５，ＩＲ１６として、イン
ターリーブ用のデータＩ０が供給され、書き込まれる。
このとき、ＲＡＭＤ１５には、データＩ０のうち、０乃
至８キロワード分のデータが書き込まれ、ＲＡＭＤ１６
には、８乃至１６キロワード分のデータが書き込まれ
る。
【０６８５】これと同時に、ＲＡＭＤ１３，Ｄ１４から
は、それぞれ、記憶しているデータが、データＯＲ１
２，ＯＲ１３として読み出され、出力データ選択回路４
０８に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路４０５から供
給されるアドレスデータに基づいて行われる。
【０６８６】このようにすることによって、インターリ
ーバ１００は、符号化装置１によって、符号化率が“１
／６以上”のＰＣＣＣが行われ、データの容量が“１６
キロワード以下”である１シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。
【０６８７】つぎに、２シンボルの入力データに対し
て、ランダムインターリーブを施す例について説明す
る。ここでは、符号化装置１が、符号化率が“１／３以
上”のＳＣＣＣを行うものであり、入力されるデータの
容量が“８キロワード以下”であるものとする。
【０６８８】この場合、インターリーバ１００は、２シ
ンボルのデータについてインターリーブを施すととも
に、６シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ１００は、例えば図５６
（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，
・・・，Ｄ１６のうち、６個のＲＡＭＤ０１，Ｄ０２，
Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０７を遅延に用いるととも
に、同図（Ｂ）に示すように、８個のＲＡＭＤ０９，Ｄ
１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１
６をインターリーブに用いる。また、アドレス用のＲＡ
Ｍとしては、同図（Ｃ）に示すように、６個のＲＡＭＡ
のうち、任意の４つのＲＡＭＡを用いればよい。したが
って、インターリーバ１００及びアドレス用記憶回路１
１０は、同図（Ｄ）に示すように、２つのＲＡＭＤ０
６，Ｄ０８と、２つのＲＡＭＡとを用いないことにな
る。
【０６８９】より具体的には、インターリーバ１００
は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ
０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１
４を、上述したバンクＡ（Ａ0）として用い、ＲＡＭＤ
０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１
６を、上述したバンクＢ（Ｂ0）として用いる。すなわ
ち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，
Ｄ０５，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４に対してデー
タを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，
Ｄ０７，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを
読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ
１２，Ｄ１５，Ｄ１６に対してデータを書き込んでいる
場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ
１０，Ｄ１３，Ｄ１４からデータを読み出す。
【０６９０】ＲＡＭＤ０１には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ００に基づいて、
入力データ選択回路４０６からデータＩＲ００として、
遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。
このとき、ＲＡＭＤ０１には、０乃至４キロワード分の
データＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０５
には、アドレス選択回路４０５から供給されるアドレス
データＡＲ０４に基づいて、入力データ選択回路４０６
からデータＩＲ０４として、遅延用のデータＤ２，Ｄ３
が供給され、書き込まれる。このとき、ＲＡＭＤ０５に
は、０乃至４キロワード分のデータＤ２，Ｄ３が書き込
まれる。さらに、ＲＡＭＤ０２には、アドレス選択回路
４０５から供給されるアドレスデータＡＲ０１に基づい
て、入力データ選択回路４０６からデータＩＲ０１とし
て、遅延用のデータＤ４，Ｄ５が供給され、書き込まれ
る。このとき、ＲＡＭＤ０２には、０乃至４キロワード
分のデータＤ４，Ｄ５が書き込まれる。
【０６９１】これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ
０７からは、それぞれ、記憶しているデータが、データ
ＯＲ０２，ＯＲ０３，ＯＲ０６として読み出され、出力
データ選択回路４０８に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路４０５から供給されるアドレスデータに基づいて行
われる。
【０６９２】同様に、ＲＡＭＤ０３には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ０２に基
づいて、入力データ選択回路４０６からデータＩＲ０２
として、遅延用のデータＤ０，Ｄ１が供給され、書き込
まれる。このとき、ＲＡＭＤ０３には、０乃至４キロワ
ード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡ
ＭＤ０７には、アドレス選択回路４０５から供給される
アドレスデータＡＲ０６に基づいて、入力データ選択回
路４０６からデータＩＲ０６として、遅延用のデータＤ
２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭ
Ｄ０７には、０乃至４キロワード分のデータＤ２，Ｄ３
が書き込まれる。さらに、ＲＡＭＤ０４には、アドレス
選択回路４０５から供給されるアドレスデータＡＲ０３
に基づいて、入力データ選択回路４０６からデータＩＲ
０３として、遅延用のデータＤ４，Ｄ５が供給され、書
き込まれる。このとき、ＲＡＭＤ０４には、０乃至４キ
ロワード分のデータＤ４，Ｄ５が書き込まれる。
【０６９３】これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ
０５からは、それぞれ、記憶しているデータが、データ
ＯＲ００，ＯＲ０１，ＯＲ０４として読み出され、出力
データ選択回路４０８に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路４０５から供給されるアドレスデータに基づいて行
われる。
【０６９４】また、ＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ
１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、
パーシャルライト制御信号ＰＷに基づいて、パーシャル
ライトのＲＡＭとして機能し、擬似的に８ビット×８１
９２ワードの記憶容量を有するＲＡＭとして作用する。
【０６９５】ＲＡＭＤ１３には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ１２に基づいて、
入力データ選択回路４０６からデータＩＲ１２として、
インターリーブ用のデータＩ０が供給され、書き込まれ
る。このとき、ＲＡＭＤ１３には、０乃至８キロワード
分のデータＩ０が書き込まれる。また、ＲＡＭＤ１４に
も、ＲＡＭＤ１３と同様に、アドレス選択回路４０５か
ら供給されるアドレスデータＡＲ１３に基づいて、入力
データ選択回路４０６からデータＩＲ１３として、イン
ターリーブ用のデータＩ０が供給され、書き込まれる。
このとき、ＲＡＭＤ１４には、０乃至８キロワード分の
データＩ０が書き込まれる。さらに、ＲＡＭＤ０９に
は、アドレス選択回路４０５から供給されるアドレスデ
ータＡＲ０８に基づいて、入力データ選択回路４０６か
らデータＩＲ０８として、インターリーブ用のデータＩ
１が供給され、書き込まれる。このとき、ＲＡＭＤ０９
には、０乃至８キロワード分のデータＩ１が書き込まれ
る。また、ＲＡＭＤ１０にも、ＲＡＭＤ０９と同様に、
アドレス選択回路４０５から供給されるアドレスデータ
ＡＲ０９に基づいて、入力データ選択回路４０６からデ
ータＩＲ０９として、インターリーブ用のデータＩ１が
供給され、書き込まれる。このとき、ＲＡＭＤ１０に
は、０乃至８キロワード分のデータＩ１が書き込まれ
る。
【０６９６】これと同時に、ＲＡＭＤ１１，Ｄ１５から
は、それぞれ、記憶しているデータが、データＯＲ１
０，ＯＲ１４として読み出され、２シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。また、ＲＡＭＤ１２，Ｄ１６
からは、それぞれ、記憶しているデータが、データＯＲ
１１，ＯＲ１５として読み出され、２シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
４０５から供給されるアドレスデータに基づいて行われ
る。
【０６９７】同様に、ＲＡＭＤ１５には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ１４に基
づいて、入力データ選択回路４０６からデータＩＲ１４
として、インターリーブ用のデータＩ０が供給され、書
き込まれる。このとき、ＲＡＭＤ１５には、０乃至８キ
ロワード分のデータＩ０が書き込まれる。また、ＲＡＭ
Ｄ１６にも、ＲＡＭＤ１５と同様に、アドレス選択回路
４０５から供給されるアドレスデータＡＲ１５に基づい
て、入力データ選択回路４０６からデータＩＲ１５とし
て、インターリーブ用のデータＩ０が供給され、書き込
まれる。このとき、ＲＡＭＤ１６には、０乃至８キロワ
ード分のデータＩ０が書き込まれる。さらに、ＲＡＭＤ
１１には、アドレス選択回路４０５から供給されるアド
レスデータＡＲ１０に基づいて、入力データ選択回路４
０６からデータＩＲ１０として、インターリーブ用のデ
ータＩ１が供給され、書き込まれる。このとき、ＲＡＭ
Ｄ１１には、０乃至８キロワード分のデータＩ１が書き
込まれる。また、ＲＡＭＤ１２にも、ＲＡＭＤ１１と同
様に、アドレス選択回路４０５から供給されるアドレス
データＡＲ１１に基づいて、入力データ選択回路４０６
からデータＩＲ１１として、インターリーブ用のデータ
Ｉ１が供給され、書き込まれる。このとき、ＲＡＭＤ１
２には、０乃至８キロワード分のデータＩ１が書き込ま
れる。
【０６９８】これと同時に、ＲＡＭＤ０９，Ｄ１３から
は、それぞれ、記憶しているデータが、データＯＲ０
８，ＯＲ１２として読み出され、２シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。また、ＲＡＭＤ１０，Ｄ１４
からは、それぞれ、記憶しているデータが、データＯＲ
０９，ＯＲ１３として読み出され、２シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
４０５から供給されるアドレスデータに基づいて行われ
る。
【０６９９】このようにすることによって、インターリ
ーバ１００は、符号化装置１によって、符号化率が“１
／３以上”のＳＣＣＣが行われ、データの容量が“８キ
ロワード以下”である２シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。
【０７００】つぎに、２シンボルの入力データに対し
て、インラインインターリーブを施す例について説明す
る。ここでは、符号化装置１が、パンクチャされたＳＣ
ＣＣを行うものであり、入力されるデータの容量が“１
２キロワード以下”であるものとする。
【０７０１】この場合、インターリーバ１００は、２シ
ンボルのデータについてインターリーブを施すととも
に、４シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ１００は、例えば図５７
（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，
・・・，Ｄ１６のうち、８個のＲＡＭＤ０１，Ｄ０２，
Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０６，Ｄ０７，Ｄ０８を遅
延に用いるとともに、同図（Ｂ）に示すように、８個の
ＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１
４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、
アドレス用のＲＡＭとしては、同図（Ｃ）に示すよう
に、６個のＲＡＭＡの全てを用いることになる。
【０７０２】より具体的には、インターリーバ１００
は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ
０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１
３，Ｄ１４を、上述したバンクＡ（Ａ0，Ａ1）として用
い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ0，
Ｂ1）として用いる。すなわち、インターリーバ１００
は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，
Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでい
る場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，
Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出
し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでい
る場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，
Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出
す。
【０７０３】ＲＡＭＤ０１，Ｄ０２には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ００，ＡＲ０１に基づいて、入力データ選択回路４０
６からデータＩＲ００，ＩＲ０１として、遅延用のデー
タＤ０，Ｄ１が供給され、書き込まれる。このとき、Ｒ
ＡＭＤ０２は、同図（Ａ）中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータＤ０，Ｄ１を記憶
し、残りの記憶領域には、データを記憶することはな
い。すなわち、ＲＡＭＤ０１には、データＤ０，Ｄ１の
うち、０乃至４キロワード分のデータが書き込まれ、Ｒ
ＡＭＤ０２には、４乃至６キロワード分のデータが書き
込まれる。また、ＲＡＭＤ０５，Ｄ０６には、それぞ
れ、アドレス選択回路４０５から供給されるアドレスデ
ータＡＲ０４，ＡＲ０５に基づいて、入力データ選択回
路４０６からデータＩＲ０４，ＩＲ０５として、遅延用
のデータＤ２，Ｄ３が供給され、書き込まれる。このと
き、ＲＡＭＤ０６は、同図（Ａ）中斜線部に示すよう
に、ＲＡＭＤ０２と同様に、ワード方向に半分の記憶領
域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域に
は、データを記憶することはない。すなわち、ＲＡＭＤ
０５には、データＤ２，Ｄ３のうち、０乃至４キロワー
ド分のデータが書き込まれ、ＲＡＭＤ０６には、４乃至
６キロワード分のデータが書き込まれる。
【０７０４】これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ
０７，Ｄ０８からは、それぞれ、記憶しているデータ
が、データＯＲ０２，ＯＲ０３，ＯＲ０６，ＯＲ０７と
して読み出され、出力データ選択回路４０８に供給され
る。このとき、ＲＡＭＤ０４，Ｄ０８は、それぞれ、同
図（Ａ）中斜線部に示すように、ワード方向に半分の記
憶領域にのみデータを記憶しており、残りの記憶領域に
は、データが記憶されていない。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
４０５から供給されるアドレスデータに基づいて行われ
る。
【０７０５】同様に、ＲＡＭＤ０３，Ｄ０４には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ０２，ＡＲ０３に基づいて、入力データ選択
回路４０６からデータＩＲ０２，ＩＲ０３として、遅延
用のデータＤ０，Ｄ１が供給され、書き込まれる。この
とき、ＲＡＭＤ０４は、同図（Ａ）中斜線部に示すよう
に、ワード方向に半分の記憶領域にのみデータＤ０，Ｄ
１を記憶し、残りの記憶領域には、データを記憶するこ
とはない。すなわち、ＲＡＭＤ０３には、データＤ０，
Ｄ１のうち、０乃至４キロワード分のデータが書き込ま
れ、ＲＡＭＤ０４には、４乃至６キロワード分のデータ
が書き込まれる。また、ＲＡＭＤ０７，Ｄ０８には、そ
れぞれ、アドレス選択回路４０５から供給されるアドレ
スデータＡＲ０６，ＡＲ０７に基づいて、入力データ選
択回路４０６からデータＩＲ０６，ＩＲ０７として、遅
延用のデータＤ２，Ｄ３が供給され、書き込まれる。こ
のとき、ＲＡＭＤ０８は、同図（Ａ）中斜線部に示すよ
うに、ＲＡＭＤ０４と同様に、ワード方向に半分の記憶
領域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域
には、データを記憶することはない。すなわち、ＲＡＭ
Ｄ０７には、データＤ２，Ｄ３のうち、０乃至４キロワ
ード分のデータが書き込まれ、ＲＡＭＤ０８には、４乃
至６キロワード分のデータが書き込まれる。
【０７０６】これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ
０５，Ｄ０６からは、それぞれ、記憶しているデータ
が、データＯＲ００，ＯＲ０１，ＯＲ０４，ＯＲ０５と
して読み出され、出力データ選択回路４０８に供給され
る。このとき、ＲＡＭＤ０２，Ｄ０６は、それぞれ、同
図（Ａ）中斜線部に示すように、ワード方向に半分の記
憶領域にのみデータを記憶しており、残りの記憶領域に
は、データが記憶されていない。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
４０５から供給されるアドレスデータに基づいて行われ
る。
【０７０７】また、ＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ
１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、
パーシャルライト制御信号ＰＷに基づいて、パーシャル
ライトのＲＡＭとして機能し、擬似的に８ビット×８１
９２ワードの記憶容量を有するＲＡＭとして作用する。
【０７０８】ＲＡＭＤ１３，Ｄ１４には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ１２，ＡＲ１３に基づいて、入力データ選択回路４０
６からデータＩＲ１２，ＩＲ１３として、インターリー
ブ用のデータＩ０が供給され、書き込まれる。このと
き、ＲＡＭＤ１４は、同図（Ｂ）中斜線部に示すよう
に、ワード方向に半分の記憶領域にのみデータＩ０を記
憶し、残りの記憶領域には、データを記憶することはな
い。すなわち、ＲＡＭＤ１３には、データＩ０のうち、
０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ
１４には、８乃至１２キロワード分のデータが書き込ま
れる。また、ＲＡＭＤ０９，Ｄ１０には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ０８，ＡＲ０９に基づいて、入力データ選択回路４０
６からデータＩＲ０８，ＩＲ０９として、インターリー
ブ用のデータＩ１が供給され、書き込まれる。このと
き、ＲＡＭＤ１０は、同図（Ｂ）中斜線部に示すよう
に、ＲＡＭＤ１４と同様に、ワード方向に半分の記憶領
域にのみデータＩ１を記憶し、残りの記憶領域には、デ
ータを記憶することはない。すなわち、ＲＡＭＤ０９に
は、データＩ１のうち、０乃至８キロワード分のデータ
が書き込まれ、ＲＡＭＤ１０には、８乃至１２キロワー
ド分のデータが書き込まれる。
【０７０９】これと同時に、ＲＡＭＤ１５，Ｄ１６から
は、それぞれ、記憶しているデータが、データＯＲ１
４，ＯＲ１５として読み出され、２シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。このとき、ＲＡＭＤ１６は、
同図（Ｂ）中斜線部に示すように、ワード方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない。また、ＲＡＭＤ１
１，Ｄ１２からは、それぞれ、記憶しているデータが、
データＯＲ１０，ＯＲ１１として読み出され、２シンボ
ルのデータのうち、他の１系統のシンボルデータとし
て、出力データ選択回路４０８に供給される。このと
き、ＲＡＭＤ１２は、同図（Ｂ）中斜線部に示すよう
に、ＲＡＭＤ１６と同様に、ワード方向に半分の記憶領
域にのみデータを記憶しており、残りの記憶領域には、
データが記憶されていない。なお、データの読み出し
は、データの書き込み時と同様に、アドレス選択回路４
０５から供給されるアドレスデータに基づいて行われ
る。
【０７１０】同様に、ＲＡＭＤ１５，Ｄ１６には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ１４，ＡＲ１５に基づいて、入力データ選択
回路４０６からデータＩＲ１４，ＩＲ１５として、イン
ターリーブ用のデータＩ０が供給され、書き込まれる。
このとき、ＲＡＭＤ１６は、同図（Ｂ）中斜線部に示す
ように、ワード方向に半分の記憶領域にのみデータＩ０
を記憶し、残りの記憶領域には、データを記憶すること
はない。すなわち、ＲＡＭＤ１５には、データＩ０のう
ち、０乃至８キロワード分のデータが書き込まれ、ＲＡ
ＭＤ１６には、８乃至１２キロワード分のデータが書き
込まれる。また、ＲＡＭＤ１１，Ｄ１２には、それぞ
れ、アドレス選択回路４０５から供給されるアドレスデ
ータＡＲ１０，ＡＲ１１に基づいて、入力データ選択回
路４０６からデータＩＲ１０，ＩＲ１１として、インタ
ーリーブ用のデータＩ１が供給され、書き込まれる。こ
のとき、ＲＡＭＤ１２は、同図（Ｂ）中斜線部に示すよ
うに、ＲＡＭＤ１６と同様に、ワード方向に半分の記憶
領域にのみデータＩ１を記憶し、残りの記憶領域には、
データを記憶することはない。すなわち、ＲＡＭＤ１１
には、データＩ１のうち、０乃至８キロワード分のデー
タが書き込まれ、ＲＡＭＤ１２には、８乃至１２キロワ
ード分のデータが書き込まれる。
【０７１１】これと同時に、ＲＡＭＤ１３，Ｄ１４から
は、それぞれ、記憶しているデータが、データＯＲ１
２，ＯＲ１３として読み出され、２シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。このとき、ＲＡＭＤ１４は、
同図（Ｂ）中斜線部に示すように、ワード方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない。また、ＲＡＭＤ０
９，Ｄ１０からは、それぞれ、記憶しているデータが、
データＯＲ０８，ＯＲ０９として読み出され、２シンボ
ルのデータのうち、他の１系統のシンボルデータとし
て、出力データ選択回路４０８に供給される。このと
き、ＲＡＭＤ１０は、同図（Ｂ）中斜線部に示すよう
に、ＲＡＭＤ１４と同様に、ワード方向に半分の記憶領
域にのみデータを記憶しており、残りの記憶領域には、
データが記憶されていない。なお、データの読み出し
は、データの書き込み時と同様に、アドレス選択回路４
０５から供給されるアドレスデータに基づいて行われ
る。
【０７１２】このようにすることによって、インターリ
ーバ１００は、符号化装置１によって、パンクチャされ
たＳＣＣＣが行われ、データの容量が“１２キロワード
以下”である２シンボルの入力データに対して、インラ
インインターリーブ及び遅延を施すことができる。
【０７１３】つぎに、２シンボルの入力データに対し
て、ペアワイズインターリーブを施す例について説明す
る。ここでは、符号化装置１がＳＣＣＣを行うものであ
るものとする。
【０７１４】この場合、インターリーバ１００は、２シ
ンボルのデータについてインターリーブを施すととも
に、４シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ１００は、例えば図５８
（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，
・・・，Ｄ１６のうち、８個のＲＡＭＤ０１，Ｄ０２，
Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０６，Ｄ０７Ｄ０８を遅延
に用いるとともに、同図（Ｂ）に示すように、８個のＲ
ＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１
４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、
アドレス用のＲＡＭとしては、同図（Ｃ）に示すよう
に、６個のＲＡＭＡのうち、任意の４つのＲＡＭＡを用
いればよい。したがって、インターリーバ１００及びア
ドレス用記憶回路１１０は、同図（Ｄ）に示すように、
２つのＲＡＭＡを用いないことになる。
【０７１５】より具体的には、インターリーバ１００
は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ
０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１
３，Ｄ１４を、上述したバンクＡ（Ａ0，Ａ1）として用
い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ0，
Ｂ1）として用いる。すなわち、インターリーバ１００
は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，
Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでい
る場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，
Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出
し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでい
る場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，
Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出
す。このとき、ＲＡＭＤ１３，Ｄ１４と、ＲＡＭＤ０
９，Ｄ１０とは、同一のアドレスに基づいて動作し、Ｒ
ＡＭＤ１５，Ｄ１６と、ＲＡＭＤ１１，Ｄ１２とは、同
一のアドレスに基づいて動作する。
【０７１６】ＲＡＭＤ０１，Ｄ０２には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ００，ＡＲ０１に基づいて、入力データ選択回路４０
６からデータＩＲ００，ＩＲ０１として、遅延用のデー
タＤ０，Ｄ１が供給され、書き込まれる。このとき、Ｒ
ＡＭＤ０１には、データＤ０，Ｄ１のうち、０乃至４キ
ロワード分のデータが書き込まれ、ＲＡＭＤ０２には、
４乃至８キロワード分のデータが書き込まれる。また、
ＲＡＭＤ０５，Ｄ０６には、それぞれ、アドレス選択回
路４０５から供給されるアドレスデータＡＲ０４，ＡＲ
０５に基づいて、入力データ選択回路４０６からデータ
ＩＲ０４，ＩＲ０５として、遅延用のデータＤ２，Ｄ３
が供給され、書き込まれる。このとき、ＲＡＭＤ０５に
は、データＤ２，Ｄ３のうち、０乃至４キロワード分の
データが書き込まれ、ＲＡＭＤ０６には、４乃至８キロ
ワード分のデータが書き込まれる。
【０７１７】これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ
０７，Ｄ０８からは、それぞれ、記憶しているデータ
が、データＯＲ０２，ＯＲ０３，ＯＲ０６，ＯＲ０７と
して読み出され、出力データ選択回路４０８に供給され
る。なお、データの読み出しは、データの書き込み時と
同様に、アドレス選択回路４０５から供給されるアドレ
スデータに基づいて行われる。
【０７１８】同様に、ＲＡＭＤ０３，Ｄ０４には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ０２，ＡＲ０３に基づいて、入力データ選択
回路４０６からデータＩＲ０２，ＩＲ０３として、遅延
用のデータＤ０，Ｄ１が供給され、書き込まれる。この
とき、ＲＡＭＤ０３には、データＤ０，Ｄ１のうち、０
乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０
４には、４乃至８キロワード分のデータが書き込まれ
る。また、ＲＡＭＤ０７，Ｄ０８には、それぞれ、アド
レス選択回路４０５から供給されるアドレスデータＡＲ
０６，ＡＲ０７に基づいて、入力データ選択回路４０６
からデータＩＲ０６，ＩＲ０７として、遅延用のデータ
Ｄ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡ
ＭＤ０７には、データＤ２，Ｄ３のうち、０乃至４キロ
ワード分のデータが書き込まれ、ＲＡＭＤ０８には、４
乃至８キロワード分のデータが書き込まれる。
【０７１９】これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ
０５，Ｄ０６からは、それぞれ、記憶しているデータ
が、データＯＲ００，ＯＲ０１，ＯＲ０４，ＯＲ０５と
して読み出され、出力データ選択回路４０８に供給され
る。なお、データの読み出しは、データの書き込み時と
同様に、アドレス選択回路４０５から供給されるアドレ
スデータに基づいて行われる。
【０７２０】また、ＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ
１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、
パーシャルライト制御信号ＰＷに基づいて、パーシャル
ライトのＲＡＭとして機能し、擬似的に８ビット×８１
９２ワードの記憶容量を有するＲＡＭとして作用する。
【０７２１】ＲＡＭＤ１３，Ｄ１４には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ１２，ＡＲ１３に基づいて、入力データ選択回路４０
６からデータＩＲ１２，ＩＲ１３として、インターリー
ブ用のデータＩ０が供給され、書き込まれる。このと
き、ＲＡＭＤ１３には、データＩ０のうち、０乃至８キ
ロワード分のデータが書き込まれ、ＲＡＭＤ１４には、
８乃至１６キロワード分のデータが書き込まれる。ま
た、ＲＡＭＤ０９，Ｄ１０には、それぞれ、アドレス選
択回路４０５から供給されるアドレスデータＡＲ０８，
ＡＲ０９に基づいて、入力データ選択回路４０６からデ
ータＩＲ０８，ＩＲ０９として、インターリーブ用のデ
ータＩ１が供給され、書き込まれる。このとき、ＲＡＭ
Ｄ０９には、データＩ１のうち、０乃至８キロワード分
のデータが書き込まれ、ＲＡＭＤ１０には、８乃至１６
キロワード分のデータが書き込まれる。
【０７２２】これと同時に、ＲＡＭＤ１５，Ｄ１６から
は、それぞれ、記憶しているデータが、データＯＲ１
４，ＯＲ１５として読み出され、２シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。また、ＲＡＭＤ１１，Ｄ１２
からは、それぞれ、記憶しているデータが、データＯＲ
１０，ＯＲ１１として読み出され、２シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
４０５から供給されるアドレスデータに基づいて行われ
る。
【０７２３】同様に、ＲＡＭＤ１５，Ｄ１６には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ１４，ＡＲ１５に基づいて、入力データ選択
回路４０６からデータＩＲ１４，ＩＲ１５として、イン
ターリーブ用のデータＩ０が供給され、書き込まれる。
このとき、ＲＡＭＤ１５には、データＩ０のうち、０乃
至８キロワード分のデータが書き込まれ、ＲＡＭＤ１６
には、８乃至１６キロワード分のデータが書き込まれ
る。また、ＲＡＭＤ１１，Ｄ１２には、それぞれ、アド
レス選択回路４０５から供給されるアドレスデータＡＲ
１０，ＡＲ１１に基づいて、入力データ選択回路４０６
からデータＩＲ１０，ＩＲ１１として、インターリーブ
用のデータＩ１が供給され、書き込まれる。このとき、
ＲＡＭＤ１１には、データＩ１のうち、０乃至８キロワ
ード分のデータが書き込まれ、ＲＡＭＤ１２には、８乃
至１６キロワード分のデータが書き込まれる。
【０７２４】これと同時に、ＲＡＭＤ１３，Ｄ１４から
は、それぞれ、記憶しているデータが、データＯＲ１
２，ＯＲ１３として読み出され、２シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。また、ＲＡＭＤ０９，Ｄ１０
からは、それぞれ、記憶しているデータが、データＯＲ
０８，ＯＲ０９として読み出され、２シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
４０５から供給されるアドレスデータに基づいて行われ
る。
【０７２５】このようにすることによって、インターリ
ーバ１００は、符号化装置１によりＳＣＣＣが行われた
２シンボルの入力データに対して、ペアワイズインター
リーブ及び遅延を施すことができる。
【０７２６】つぎに、３シンボルの入力データに対し
て、ランダムインターリーブを施す例について説明す
る。ここでは、符号化装置１が、符号化率が“１／３以
上”のＳＣＣＣを行うものであり、入力されるデータの
容量が“４キロワード以下”であるものとする。
【０７２７】この場合、インターリーバ１００は、３シ
ンボルのデータについてインターリーブを施すととも
に、４シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ１００は、例えば図５９
（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，
・・・，Ｄ１６のうち、４つのＲＡＭＤ０１，Ｄ０３，
Ｄ０５，Ｄ０７を遅延に用いるとともに、同図（Ｂ）に
示すように、１２個のＲＡＭＤ０２，Ｄ０４，Ｄ０６，
Ｄ０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ
１４，Ｄ１５，Ｄ１６をインターリーブに用いる。ま
た、アドレス用のＲＡＭとしては、同図（Ｃ）に示すよ
うに、６個のＲＡＭＡのうち、任意の３つのＲＡＭＡを
用いればよい。したがって、インターリーバ１００及び
アドレス用記憶回路１１０は、同図（Ｄ）に示すよう
に、３つのＲＡＭＡを用いないことになる。
【０７２８】より具体的には、インターリーバ１００
は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ
０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１
３，Ｄ１４を、上述したバンクＡ（Ａ0）として用い、
ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１
２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ0）とし
て用いる。すなわち、インターリーバ１００は、ＲＡＭ
Ｄ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ
１３，Ｄ１４に対してデータを書き込んでいる場合に
は、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭ
Ｄ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ
１５，Ｄ１６に対してデータを書き込んでいる場合に
は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，
Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出す。
【０７２９】ＲＡＭＤ０１には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ００に基づいて、
入力データ選択回路４０６からデータＩＲ００として、
遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。
このとき、ＲＡＭＤ０１は、同図（Ａ）中斜線部に示す
ように、ワード方向に半分の記憶領域にのみデータＤ
０，Ｄ１を記憶し、残りの記憶領域には、データを記憶
することはない。すなわち、ＲＡＭＤ０１には、０乃至
２キロワード分のデータＤ０，Ｄ１が書き込まれる。ま
た、ＲＡＭＤ０５には、アドレス選択回路４０５から供
給されるアドレスデータＡＲ０４に基づいて、入力デー
タ選択回路４０６からデータＩＲ０４として、遅延用の
データＤ２，Ｄ３が供給され、書き込まれる。このと
き、ＲＡＭＤ０５は、同図（Ａ）中斜線部に示すよう
に、ＲＡＭＤ０１と同様に、ワード方向に半分の記憶領
域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域に
は、データを記憶することはない。すなわち、ＲＡＭＤ
０５には、０乃至２キロワード分のデータＤ２，Ｄ３が
書き込まれる。
【０７３０】これと同時に、ＲＡＭＤ０３，Ｄ０７から
は、それぞれ、記憶しているデータが、データＯＲ０
２，ＯＲ０６として読み出され、出力データ選択回路４
０８に供給される。このとき、ＲＡＭＤ０３，Ｄ０７
は、それぞれ、同図（Ａ）中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータを記憶しており、
残りの記憶領域には、データが記憶されていない。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路４０５から供給されるアドレスデ
ータに基づいて行われる。
【０７３１】同様に、ＲＡＭＤ０３には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ０２に基
づいて、入力データ選択回路４０６からデータＩＲ０２
として、遅延用のデータＤ０，Ｄ１が供給され、書き込
まれる。このとき、ＲＡＭＤ０３は、同図（Ａ）中斜線
部に示すように、ワード方向に半分の記憶領域にのみデ
ータＤ２，Ｄ３を記憶し、残りの記憶領域には、データ
を記憶することはない。すなわち、ＲＡＭＤ０３には、
０乃至２キロワード分のデータＤ０，Ｄ１が書き込まれ
る。また、ＲＡＭＤ０７には、アドレス選択回路４０５
から供給されるアドレスデータＡＲ０６に基づいて、入
力データ選択回路４０６からデータＩＲ０６として、遅
延用のデータＤ２，Ｄ３が供給され、書き込まれる。こ
のとき、ＲＡＭＤ０７は、同図（Ａ）中斜線部に示すよ
うに、ＲＡＭＤ０３と同様に、ワード方向に半分の記憶
領域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域
には、データを記憶することはない。すなわち、ＲＡＭ
Ｄ０７には、０乃至２キロワード分のデータＤ２，Ｄ３
が書き込まれる。
【０７３２】これと同時に、ＲＡＭＤ０１，Ｄ０５から
は、それぞれ、記憶しているデータが、データＯＲ０
０，ＯＲ０４として読み出され、出力データ選択回路４
０８に供給される。このとき、ＲＡＭＤ０１，Ｄ０５
は、それぞれ、同図（Ａ）中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータを記憶しており、
残りの記憶領域には、データが記憶されていない。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路４０５から供給されるアドレスデ
ータに基づいて行われる。
【０７３３】また、ＲＡＭＤ０２，Ｄ０４，Ｄ０６，Ｄ
０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１
４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライトの
ＲＡＭとして機能せず、通常の記憶容量を有するＲＡＭ
として作用する。
【０７３４】ＲＡＭＤ１３には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ１２に基づいて、
入力データ選択回路４０６からデータＩＲ１２として、
インターリーブ用のデータＩ０が供給され、書き込まれ
る。このとき、ＲＡＭＤ１３は、同図（Ｂ）中斜線部に
示すように、ビット方向に半分の記憶領域にのみデータ
Ｉ０を記憶し、残りの記憶領域には、データを記憶しな
い、若しくは、同じデータＩ０を記憶する。また、ＲＡ
ＭＤ０９には、アドレス選択回路４０５から供給される
アドレスデータＡＲ０８に基づいて、入力データ選択回
路４０６からデータＩＲ０８として、インターリーブ用
のデータＩ１，Ｉ２が供給され、書き込まれる。さら
に、ＲＡＭＤ１４には、アドレス選択回路４０５から供
給されるアドレスデータＡＲ１３に基づいて、入力デー
タ選択回路４０６からデータＩＲ１３として、インター
リーブ用のデータＩ０が供給され、書き込まれる。この
とき、ＲＡＭＤ１４は、同図（Ｂ）中斜線部に示すよう
に、ＲＡＭＤ１３と同様に、ビット方向に半分の記憶領
域にのみデータＩ０を記憶し、残りの記憶領域には、デ
ータを記憶しない、若しくは、同じデータＩ０を記憶す
る。また、ＲＡＭＤ１０には、アドレス選択回路４０５
から供給されるアドレスデータＡＲ０９に基づいて、入
力データ選択回路４０６からデータＩＲ０９として、イ
ンターリーブ用のデータＩ１，Ｉ２が供給され、書き込
まれる。さらにまた、ＲＡＭＤ０６には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ０５に基
づいて、入力データ選択回路４０６からデータＩＲ０５
として、インターリーブ用のデータＩ０が供給され、書
き込まれる。このとき、ＲＡＭＤ０６は、同図（Ｂ）中
斜線部に示すように、ＲＡＭＤ１３と同様に、ビット方
向に半分の記憶領域にのみデータＩ０を記憶し、残りの
記憶領域には、データを記憶しない、若しくは、同じデ
ータＩ０を記憶する。また、ＲＡＭＤ０２には、アドレ
ス選択回路４０５から供給されるアドレスデータＡＲ０
１に基づいて、入力データ選択回路４０６からデータＩ
Ｒ０１として、インターリーブ用のデータＩ１，Ｉ２が
供給され、書き込まれる。
【０７３５】これと同時に、ＲＡＭＤ１１，Ｄ１５から
は、それぞれ、記憶しているデータが、データＯＲ１
０，ＯＲ１４として読み出され、３シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。このとき、ＲＡＭＤ１５は、
同図（Ｂ）中斜線部に示すように、ビット方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない、若しくは、同じデー
タが記憶されている。また、ＲＡＭＤ１１からは、２系
統のデータが出力されるが、これらのデータは、図示し
ないセレクタにより一方が選択され、出力データ選択回
路４０８に供給される。さらに、ＲＡＭＤ１２，Ｄ１６
からは、それぞれ、記憶しているデータが、データＯＲ
１１，ＯＲ１５として読み出され、３シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。このとき、ＲＡＭＤ１
６は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５
と同様に、ビット方向に半分の記憶領域にのみデータを
記憶しており、残りの記憶領域には、データが記憶され
ていない、若しくは、同じデータが記憶されている。ま
た、ＲＡＭＤ１２からは、２系統のデータが出力される
が、これらのデータは、図示しないセレクタにより一方
が選択され、出力データ選択回路４０８に供給される。
さらにまた、ＲＡＭＤ０４，Ｄ０８からは、それぞれ、
記憶しているデータが、データＯＲ０３，ＯＲ０７とし
て読み出され、３シンボルのデータのうち、さらに他の
１系統のシンボルデータとして、出力データ選択回路４
０８に供給される。このとき、ＲＡＭＤ０８は、同図
（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、
ビット方向に半分の記憶領域にのみデータを記憶してお
り、残りの記憶領域には、データが記憶されていない、
若しくは、同じデータが記憶されている。また、ＲＡＭ
Ｄ０４からは、２系統のデータが出力されるが、これら
のデータは、図示しないセレクタにより一方が選択さ
れ、出力データ選択回路４０８に供給される。なお、デ
ータの読み出しは、データの書き込み時と同様に、アド
レス選択回路４０５から供給されるアドレスデータに基
づいて行われる。
【０７３６】同様に、ＲＡＭＤ１５には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ１４に基
づいて、入力データ選択回路４０６からデータＩＲ１４
として、インターリーブ用のデータＩ０が供給され、書
き込まれる。このとき、ＲＡＭＤ１５は、同図（Ｂ）中
斜線部に示すように、ビット方向に半分の記憶領域にの
みデータＩ０を記憶し、残りの記憶領域には、データを
記憶しない、若しくは、同じデータＩ０を記憶する。ま
た、ＲＡＭＤ１１には、アドレス選択回路４０５から供
給されるアドレスデータＡＲ１０に基づいて、入力デー
タ選択回路４０６からデータＩＲ１０として、インター
リーブ用のデータＩ１，Ｉ２が供給され、書き込まれ
る。さらに、ＲＡＭＤ１６には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ１５に基づいて、
入力データ選択回路４０６からデータＩＲ１５として、
インターリーブ用のデータＩ０が供給され、書き込まれ
る。このとき、ＲＡＭＤ１６は、同図（Ｂ）中斜線部に
示すように、ＲＡＭＤ１５と同様に、ビット方向に半分
の記憶領域にのみデータＩ０を記憶し、残りの記憶領域
には、データを記憶しない、若しくは、同じデータＩ０
を記憶する。また、ＲＡＭＤ１２には、アドレス選択回
路４０５から供給されるアドレスデータＡＲ１１に基づ
いて、入力データ選択回路４０６からデータＩＲ１１と
して、インターリーブ用のデータＩ１，Ｉ２が供給さ
れ、書き込まれる。さらにまた、ＲＡＭＤ０８には、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ０７に基づいて、入力データ選択回路４０６からデー
タＩＲ０７として、インターリーブ用のデータＩ０が供
給され、書き込まれる。このとき、ＲＡＭＤ０８は、同
図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様
に、ビット方向に半分の記憶領域にのみデータＩ０を記
憶し、残りの記憶領域には、データを記憶しない、若し
くは、同じデータＩ０を記憶する。また、ＲＡＭＤ０４
には、アドレス選択回路４０５から供給されるアドレス
データＡＲ０３に基づいて、入力データ選択回路４０６
からデータＩＲ０３として、インターリーブ用のデータ
Ｉ１，Ｉ２が供給され、書き込まれる。
【０７３７】これと同時に、ＲＡＭＤ１１，Ｄ１５から
は、それぞれ、記憶しているデータが、データＯＲ１
０，ＯＲ１４として読み出され、３シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。このとき、ＲＡＭＤ１５は、
同図（Ｂ）中斜線部に示すように、ビット方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない、若しくは、同じデー
タが記憶されている。また、ＲＡＭＤ１１からは、２系
統のデータが出力されるが、これらのデータは、図示し
ないセレクタにより一方が選択され、出力データ選択回
路４０８に供給される。さらに、ＲＡＭＤ１２，Ｄ１６
からは、それぞれ、記憶しているデータが、データＯＲ
１１，ＯＲ１５として読み出され、３シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。このとき、ＲＡＭＤ１
６は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５
と同様に、ビット方向に半分の記憶領域にのみデータを
記憶しており、残りの記憶領域には、データが記憶され
ていない、若しくは、同じデータが記憶されている。ま
た、ＲＡＭＤ１２からは、２系統のデータが出力される
が、これらのデータは、図示しないセレクタにより一方
が選択され、出力データ選択回路４０８に供給される。
さらにまた、ＲＡＭＤ０４，Ｄ０８からは、それぞれ、
記憶しているデータが、データＯＲ０３，ＯＲ０７とし
て読み出され、３シンボルのデータのうち、さらに他の
１系統のシンボルデータとして、出力データ選択回路４
０８に供給される。このとき、ＲＡＭＤ０８は、同図
（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、
ビット方向に半分の記憶領域にのみデータを記憶してお
り、残りの記憶領域には、データが記憶されていない、
若しくは、同じデータが記憶されている。また、ＲＡＭ
Ｄ０４からは、２系統のデータが出力されるが、これら
のデータは、図示しないセレクタにより一方が選択さ
れ、出力データ選択回路４０８に供給される。なお、デ
ータの読み出しは、データの書き込み時と同様に、アド
レス選択回路４０５から供給されるアドレスデータに基
づいて行われる。
【０７３８】このようにすることによって、インターリ
ーバ１００は、符号化装置１によって、符号化率が“１
／３以上”のＳＣＣＣが行われ、データの容量が“４キ
ロワード以下”である３シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。
【０７３９】つぎに、３シンボルの入力データに対し
て、インラインインターリーブを施す例について説明す
る。ここでは、符号化装置１が、符号化率が“２／３”
のＳＣＴＣＭを行うものであり、入力されるデータの容
量が“１６キロワード以下”であるものとする。
【０７４０】この場合、インターリーバ１００は、３シ
ンボルのデータについてインターリーブを施すととも
に、６シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ１００は、例えば図６０
（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，
・・・，Ｄ１６のうち、６個のＲＡＭＤ０１，Ｄ０２，
Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０７を遅延に用いるととも
に、同図（Ｂ）に示すように、６個のＲＡＭＤ０９，Ｄ
１１，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリー
ブに用いる。また、アドレス用のＲＡＭとしては、同図
（Ｃ）に示すように、６個のＲＡＭＡの全てを用いるこ
とになる。ただし、これらの６個のＲＡＭＡは、それぞ
れ、同図（Ｃ）中斜線部に示すように、ビット方向に１
４ビットの記憶領域を有するうち、１３ビット分の記憶
領域のみを用いる。したがって、インターリーバ１００
及びアドレス用記憶回路１１０は、同図（Ｄ）に示すよ
うに、４つのＲＡＭＤ０６，Ｄ０８，Ｄ１０，Ｄ１２を
用いないことになる。
【０７４１】より具体的には、インターリーバ１００
は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ
０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１３，Ｄ１４を、上
述したバンクＡ（Ａ0）として用い、ＲＡＭＤ０３，Ｄ
０４，Ｄ０７，Ｄ１１，Ｄ１５，Ｄ１６を、上述したバ
ンクＢ（Ｂ0）として用いる。すなわち、インターリー
バ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，
Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合に
は、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１５，
Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，
Ｄ０７，Ｄ１１，Ｄ１５，Ｄ１６に対してデータを書き
込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，
Ｄ０９，Ｄ１３，Ｄ１４からデータを読み出す。
【０７４２】ＲＡＭＤ０１には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ００に基づいて、
入力データ選択回路４０６からデータＩＲ００として、
遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。
このとき、ＲＡＭＤ０１には、０乃至４キロワード分の
データＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０５
には、アドレス選択回路４０５から供給されるアドレス
データＡＲ０４に基づいて、入力データ選択回路４０６
からデータＩＲ０４として、遅延用のデータＤ２，Ｄ３
が供給され、書き込まれる。このとき、ＲＡＭＤ０５に
は、０乃至４キロワード分のデータＤ２，Ｄ３が書き込
まれる。さらに、ＲＡＭＤ０２には、アドレス選択回路
４０５から供給されるアドレスデータＡＲ０１に基づい
て、入力データ選択回路４０６からデータＩＲ０１とし
て、遅延用のデータＤ４，Ｄ５が供給され、書き込まれ
る。このとき、ＲＡＭＤ０２には、０乃至４キロワード
分のデータＤ４，Ｄ５が書き込まれる。
【０７４３】これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ
０７からは、それぞれ、記憶しているデータが、データ
ＯＲ０２，ＯＲ０３，ＯＲ０６として読み出され、出力
データ選択回路４０８に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路４０５から供給されるアドレスデータに基づいて行
われる。
【０７４４】同様に、ＲＡＭＤ０３には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ０２に基
づいて、入力データ選択回路４０６からデータＩＲ０２
として、遅延用のデータＤ０，Ｄ１が供給され、書き込
まれる。このとき、ＲＡＭＤ０３には、０乃至４キロワ
ード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡ
ＭＤ０７には、アドレス選択回路４０５から供給される
アドレスデータＡＲ０６に基づいて、入力データ選択回
路４０６からデータＩＲ０６として、遅延用のデータＤ
２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭ
Ｄ０７には、０乃至４キロワード分のデータＤ２，Ｄ３
が書き込まれる。さらに、ＲＡＭＤ０４には、アドレス
選択回路４０５から供給されるアドレスデータＡＲ０３
に基づいて、入力データ選択回路４０６からデータＩＲ
０３として、遅延用のデータＤ４，Ｄ５が供給され、書
き込まれる。このとき、ＲＡＭＤ０４には、０乃至４キ
ロワード分のデータＤ４，Ｄ５が書き込まれる。
【０７４５】これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ
０５からは、それぞれ、記憶しているデータが、データ
ＯＲ００，ＯＲ０１，ＯＲ０４として読み出され、出力
データ選択回路４０８に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路４０５から供給されるアドレスデータに基づいて行
われる。
【０７４６】また、ＲＡＭＤ０９，Ｄ１１，Ｄ１３，Ｄ
１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト
制御信号ＰＷに基づいて、パーシャルライトのＲＡＭと
して機能し、擬似的に８ビット×８１９２ワードの記憶
容量を有するＲＡＭとして作用する。
【０７４７】ＲＡＭＤ１３には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ１２に基づいて、
入力データ選択回路４０６からデータＩＲ１２として、
インターリーブ用のデータＩ０が供給され、書き込まれ
る。このとき、ＲＡＭＤ１３には、０乃至８キロワード
分のデータＩ０が書き込まれる。また、ＲＡＭＤ０９に
は、アドレス選択回路４０５から供給されるアドレスデ
ータＡＲ０８に基づいて、入力データ選択回路４０６か
らデータＩＲ０８として、インターリーブ用のデータＩ
１が供給され、書き込まれる。このとき、ＲＡＭＤ０９
には、０乃至８キロワード分のデータＩ１が書き込まれ
る。さらに、ＲＡＭＤ１４には、アドレス選択回路４０
５から供給されるアドレスデータＡＲ１３に基づいて、
入力データ選択回路４０６からデータＩＲ１３として、
インターリーブ用のデータＩ２が供給され、書き込まれ
る。このとき、ＲＡＭＤ１４には、０乃至８キロワード
分のデータＩ２が書き込まれる。
【０７４８】これと同時に、ＲＡＭＤ１５からは、記憶
しているデータが、データＯＲ１４として読み出され、
３シンボルのデータのうち、１系統のシンボルデータと
して、出力データ選択回路４０８に供給される。また、
ＲＡＭＤ１１からは、記憶しているデータが、データＯ
Ｒ１０として読み出され、３シンボルのデータのうち、
他の１系統のシンボルデータとして、出力データ選択回
路４０８に供給される。さらに、ＲＡＭＤ１６からは、
記憶しているデータが、データＯＲ１５として読み出さ
れ、３シンボルのデータのうち、さらに他の１系統のシ
ンボルデータとして、出力データ選択回路４０８に供給
される。なお、データの読み出しは、データの書き込み
時と同様に、アドレス選択回路４０５から供給されるア
ドレスデータに基づいて行われる。
【０７４９】同様に、ＲＡＭＤ１５には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ１４に基
づいて、入力データ選択回路４０６からデータＩＲ１４
として、インターリーブ用のデータＩ０が供給され、書
き込まれる。このとき、ＲＡＭＤ１５には、０乃至８キ
ロワード分のデータＩ０が書き込まれる。また、ＲＡＭ
Ｄ１１には、アドレス選択回路４０５から供給されるア
ドレスデータＡＲ１０に基づいて、入力データ選択回路
４０６からデータＩＲ１０として、インターリーブ用の
データＩ１が供給され、書き込まれる。このとき、ＲＡ
ＭＤ１１には、０乃至８キロワード分のデータＩ１が書
き込まれる。さらに、ＲＡＭＤ１６には、アドレス選択
回路４０５から供給されるアドレスデータＡＲ１５に基
づいて、入力データ選択回路４０６からデータＩＲ１５
として、インターリーブ用のデータＩ２が供給され、書
き込まれる。このとき、ＲＡＭＤ１６には、０乃至８キ
ロワード分のデータＩ２が書き込まれる。
【０７５０】これと同時に、ＲＡＭＤ１３からは、記憶
しているデータが、データＯＲ１２として読み出され、
３シンボルのデータのうち、１系統のシンボルデータと
して、出力データ選択回路４０８に供給される。また、
ＲＡＭＤ０９からは、記憶しているデータが、データＯ
Ｒ０８として読み出され、３シンボルのデータのうち、
他の１系統のシンボルデータとして、出力データ選択回
路４０８に供給される。さらに、ＲＡＭＤ１４からは、
記憶しているデータが、データＯＲ１３として読み出さ
れ、３シンボルのデータのうち、さらに他の１系統のシ
ンボルデータとして、出力データ選択回路４０８に供給
される。なお、データの読み出しは、データの書き込み
時と同様に、アドレス選択回路４０５から供給されるア
ドレスデータに基づいて行われる。
【０７５１】このようにすることによって、インターリ
ーバ１００は、符号化装置１によって、符号化率が“２
／３”のＳＣＴＣＭが行われ、データの容量が“１６キ
ロワード以下”である３シンボルの入力データに対し
て、インラインインターリーブ及び遅延を施すことがで
きる。
【０７５２】つぎに、３シンボルの入力データに対し
て、ペアワイズインターリーブを施す例について説明す
る。ここでは、符号化装置１がＴＴＣＭを行うものであ
り、入力されるデータの容量が“３２キロワード以下”
であるものとする。
【０７５３】この場合、インターリーバ１００は、３シ
ンボルのデータについてインターリーブを施すととも
に、２シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ１００は、例えば図６１
（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，
・・・，Ｄ１６のうち、４つのＲＡＭＤ０１，Ｄ０２，
Ｄ０３，Ｄ０４を遅延に用いるとともに、同図（Ｂ）に
示すように、１２個のＲＡＭＤ０５，Ｄ０６，Ｄ０７，
Ｄ０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ
１４，Ｄ１５，Ｄ１６をインターリーブに用いる。ま
た、アドレス用のＲＡＭとしては、同図（Ｃ）に示すよ
うに、６個のＲＡＭＡのうち、任意の４つのＲＡＭＡを
用いればよい。したがって、インターリーバ１００及び
アドレス用記憶回路１１０は、同図（Ｄ）に示すよう
に、２つのＲＡＭＡを用いないことになる。
【０７５４】より具体的には、インターリーバ１００
は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ
０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１
３，Ｄ１４を、上述したバンクＡ（Ａ0，Ａ1）として用
い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ0，
Ｂ1）として用いる。すなわち、インターリーバ１００
は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，
Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでい
る場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，
Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出
し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，
Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでい
る場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，
Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出
す。このとき、ＲＡＭＤ１３，Ｄ１４と、ＲＡＭＤ０
９，Ｄ１０と、ＲＡＭＤ０５，Ｄ０６とは、同一のアド
レスに基づいて動作し、ＲＡＭＤ１５，Ｄ１６と、ＲＡ
ＭＤ１１，Ｄ１２と、ＲＡＭＤ０７，Ｄ０８とは、同一
のアドレスに基づいて動作する。
【０７５５】ＲＡＭＤ０１，Ｄ０２には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ００，ＡＲ０１に基づいて、入力データ選択回路４０
６からデータＩＲ００，ＩＲ０１として、遅延用のデー
タＤ０，Ｄ１が供給され、書き込まれる。このとき、Ｒ
ＡＭＤ０１には、データＤ０，Ｄ１のうち、０乃至４キ
ロワード分のデータが書き込まれ、ＲＡＭＤ０２には、
４乃至８キロワード分のデータが書き込まれる。
【０７５６】これと同時に、ＲＡＭＤ０３，Ｄ０４から
は、それぞれ、記憶しているデータが、データＯＲ０
２，ＯＲ０３として読み出され、出力データ選択回路４
０８に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路４０５から供
給されるアドレスデータに基づいて行われる。
【０７５７】同様に、ＲＡＭＤ０３，Ｄ０４には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ０２，ＡＲ０３に基づいて、入力データ選択
回路４０６からデータＩＲ０２，ＩＲ０３として、遅延
用のデータＤ０，Ｄ１が供給され、書き込まれる。この
とき、ＲＡＭＤ０３には、データＤ０，Ｄ１のうち、０
乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０
４には、４乃至８キロワード分のデータが書き込まれ
る。
【０７５８】これと同時に、ＲＡＭＤ０１，Ｄ０２から
は、それぞれ、記憶しているデータが、データＯＲ０
０，ＯＲ０１として読み出され、出力データ選択回路４
０８に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路４０５から供
給されるアドレスデータに基づいて行われる。
【０７５９】また、ＲＡＭＤ０５，Ｄ０６，Ｄ０７，Ｄ
０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１
４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト制
御信号ＰＷに基づいて、パーシャルライトのＲＡＭとし
て機能し、擬似的に８ビット×８１９２ワードの記憶容
量を有するＲＡＭとして作用する。
【０７６０】ＲＡＭＤ１３，Ｄ１４には、それぞれ、ア
ドレス選択回路４０５から供給されるアドレスデータＡ
Ｒ１２，ＡＲ１３に基づいて、入力データ選択回路４０
６からデータＩＲ１２，ＩＲ１３として、インターリー
ブ用のデータＩ０が供給され、書き込まれる。このと
き、ＲＡＭＤ１３には、データＩ０のうち、０乃至８キ
ロワード分のデータが書き込まれ、ＲＡＭＤ１４には、
８乃至１６キロワード分のデータが書き込まれる。ま
た、ＲＡＭＤ０９，Ｄ１０には、それぞれ、アドレス選
択回路４０５から供給されるアドレスデータＡＲ０８，
ＡＲ０９に基づいて、入力データ選択回路４０６からデ
ータＩＲ０８，ＩＲ０９として、インターリーブ用のデ
ータＩ１が供給され、書き込まれる。このとき、ＲＡＭ
Ｄ０９には、データＩ１のうち、０乃至８キロワード分
のデータが書き込まれ、ＲＡＭＤ１０には、８乃至１６
キロワード分のデータが書き込まれる。さらに、ＲＡＭ
Ｄ０５，Ｄ０６には、それぞれ、アドレス選択回路４０
５から供給されるアドレスデータＡＲ０４，ＡＲ０５に
基づいて、入力データ選択回路４０６からデータＩＲ０
４，ＩＲ０５として、インターリーブ用のデータＩ２が
供給され、書き込まれる。このとき、ＲＡＭＤ０５に
は、データＩ２のうち、０乃至８キロワード分のデータ
が書き込まれ、ＲＡＭＤ０６には、８乃至１６キロワー
ド分のデータが書き込まれる。
【０７６１】これと同時に、ＲＡＭＤ１５，Ｄ１６から
は、それぞれ、記憶しているデータが、データＯＲ１
４，ＯＲ１５として読み出され、３シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。また、ＲＡＭＤ１１，Ｄ１２
からは、それぞれ、記憶しているデータが、データＯＲ
１０，ＯＲ１１として読み出され、３シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。さらに、ＲＡＭＤ０
７，Ｄ０８からは、それぞれ、記憶しているデータが、
データＯＲ０６，ＯＲ０７として読み出され、３シンボ
ルのデータのうち、さらに他の１系統のシンボルデータ
として、出力データ選択回路４０８に供給される。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路４０５から供給されるアドレスデ
ータに基づいて行われる。
【０７６２】同様に、ＲＡＭＤ１５，Ｄ１６には、それ
ぞれ、アドレス選択回路４０５から供給されるアドレス
データＡＲ１４，ＡＲ１５に基づいて、入力データ選択
回路４０６からデータＩＲ１４，ＩＲ１５として、イン
ターリーブ用のデータＩ０が供給され、書き込まれる。
このとき、ＲＡＭＤ１５には、データＩ０のうち、０乃
至８キロワード分のデータが書き込まれ、ＲＡＭＤ１６
には、８乃至１６キロワード分のデータが書き込まれ
る。また、ＲＡＭＤ１１，Ｄ１２には、それぞれ、アド
レス選択回路４０５から供給されるアドレスデータＡＲ
１０，ＡＲ１１に基づいて、入力データ選択回路４０６
からデータＩＲ１０，ＩＲ１１として、インターリーブ
用のデータＩ１が供給され、書き込まれる。このとき、
ＲＡＭＤ１１には、データＩ１のうち、０乃至８キロワ
ード分のデータが書き込まれ、ＲＡＭＤ１２には、８乃
至１６キロワード分のデータが書き込まれる。さらに、
ＲＡＭＤ０７，Ｄ０８には、それぞれ、アドレス選択回
路４０５から供給されるアドレスデータＡＲ０６，ＡＲ
０７に基づいて、入力データ選択回路４０６からデータ
ＩＲ０６，ＩＲ０７として、インターリーブ用のデータ
Ｉ２が供給され、書き込まれる。このとき、ＲＡＭＤ０
７には、データＩ２のうち、０乃至８キロワード分のデ
ータが書き込まれ、ＲＡＭＤ０８には、８乃至１６キロ
ワード分のデータが書き込まれる。
【０７６３】これと同時に、ＲＡＭＤ１３，Ｄ１４から
は、それぞれ、記憶しているデータが、データＯＲ１
２，ＯＲ１３として読み出され、３シンボルのデータの
うち、１系統のシンボルデータとして、出力データ選択
回路４０８に供給される。また、ＲＡＭＤ０９，Ｄ１０
からは、それぞれ、記憶しているデータが、データＯＲ
０８，ＯＲ０９として読み出され、３シンボルのデータ
のうち、他の１系統のシンボルデータとして、出力デー
タ選択回路４０８に供給される。さらに、ＲＡＭＤ０
５，Ｄ０６からは、それぞれ、記憶しているデータが、
データＯＲ０４，ＯＲ０５として読み出され、３シンボ
ルのデータのうち、さらに他の１系統のシンボルデータ
として、出力データ選択回路４０８に供給される。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路４０５から供給されるアドレスデ
ータに基づいて行われる。
【０７６４】このようにすることによって、インターリ
ーバ１００は、符号化装置１によって、ＴＴＣＭが行わ
れ、データの容量が“３２キロワード以下”である３シ
ンボルの入力データに対して、ペアワイズインターリー
ブ及び遅延を施すことができる。
【０７６５】以上のように、インターリーバ１００は、
遅延用のＲＡＭとインターリーブ用のＲＡＭとを共用
し、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、使用するＲＡＭを切り替え、適切な
ＲＡＭに対するデータの書き込み及び／又は読み出しを
行うことによって、複数種類のインターリーブ処理及び
遅延処理を行うことができ、各種符号の復号に利用する
ことができる。
【０７６６】なお、インターリーバ１００に関する各種
特徴については、後述する“６．”においてさらに説明
する。
【０７６７】３． 要素復号器を連接して構成される復
号装置 つぎに、上述した要素復号器５０を連接することにより
繰り返し復号を行うことができる復号装置３について説
明する。
【０７６８】上述したように、復号装置３は、要素復号
器５０を複数連接することにより構成され、符号化装置
１によるＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及びＳＣＴＣＭ
による符号に対して、繰り返し復号を行うことができ
る。
【０７６９】復号装置３は、図６２に示すように、要素
符号の数と少なくとも繰り返し復号の繰り返し回数Ｎと
の積、例えば、２×Ｎ個の要素復号器５０11，５０12，
・・・，５０N1，５０N2とを備える。この復号装置３
は、無記憶通信路２上で発生したノイズの影響により軟
入力とされる受信値から繰り返し復号により復号データ
ＤＥＣを求めることによって、符号化装置１における入
力データを推定するものである。この復号装置３におい
て、連続する２つの要素復号器５０11，５０12や、要素
復号器５０N1，５０N2は、それぞれ、当該復号装置３が
先に図３又は図５に示した復号装置３’，３’’を構成
する場合には、１回分の繰り返し復号を実現するもので
ある。すなわち、符号化装置１が先に図２に示した符号
化装置１’である場合には、要素復号器５０11，５
０12，・・・，５０M1，５０M2のうち、要素復号器５０
i1で表されるものは、畳み込み符号化器１２に対応して
備えられ、且つ、繰り返し回数ｉ回目の復号処理を行う
ものを示し、要素復号器５０i2で表されるものは、畳み
込み符号化器１４に対応して備えられ、且つ、繰り返し
回数ｉ回目の復号処理を行うものを示している。また、
符号化装置１が先に図４に示した符号化装置１’’であ
る場合には、要素復号器５０11，５０12，・・・，５０
M1，５０M2のうち、要素復号器５０i1で表されるもの
は、内符号の符号化を行う畳み込み符号化器３３に対応
して備えられ、且つ、繰り返し回数ｉ回目の復号処理を
行うものを示し、要素復号器５０i2で表されるものは、
外符号の符号化を行う畳み込み符号化器３１に対応して
備えられ、且つ、繰り返し回数ｉ回目の復号処理を行う
ものを示している。
【０７７０】具体的には、要素復号器５０11には、受信
値Ｒと、事前確率情報としての外部情報又はインターリ
ーブデータＥＸＴとが入力されるとともに、消去情報Ｅ
ＲＳ、事前確率情報消去情報ＥＡＰ、終結時刻情報ＴＮ
Ｐ、終結ステート情報ＴＮＳ、及び、インターリーブ開
始位置信号ＩＬＳが入力される。また、要素復号器５０
11には、出力データ選択制御信号ＩＴＭ及びインターリ
ーブモード信号ＤＩＮが入力される。
【０７７１】要素復号器５０11は、上述した処理を行う
ことにより得られた遅延受信値ＲＮと軟出力ＩＮＴとを
出力するとともに、次段消去位置情報ＥＲＳＮ、次段事
前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰ
Ｎ、次段終結ステート情報ＴＮＳＮ、及び、次段インタ
ーリーブ開始位置信号ＩＬＳＮを出力する。このとき、
要素復号器５０11は、復号装置３が先に図３に示した復
号装置３’であった場合には、インターリーブモード信
号ＤＩＮに基づいて、インターリーバ１００を、インタ
ーリーブ処理を行うものとして機能させる。また、要素
復号器５０11は、復号装置３が先に図５に示した復号装
置３’’であった場合には、インターリーブモード信号
ＤＩＮに基づいて、インターリーバ１００を、デインタ
ーリーブ処理を行うものとして機能させる。さらに、要
素復号器５０11は、出力データ選択制御信号ＩＴＭに基
づいて、軟出力復号回路９０から出力される対数軟出力
Ｉλである軟出力ＳＯＬ又は外部情報ＳＯＥのうちの一
方を選択することで、最終的に軟出力ＩＮＴとして出力
されるデータを決定することができる。ここでは、軟出
力ＩＮＴは、外部情報であるものとする。さらにまた、
要素復号器５０11は、必要に応じて、復号値硬判定情報
ＤＨＤ及び受信値硬判定情報ＲＨＤを出力することもで
きる。
【０７７２】また、要素復号器５０12には、前段の要素
復号器５０11から出力された遅延受信値ＲＮ、軟出力Ｉ
ＮＴ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消
去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結
ステート情報ＴＮＳＮ、及び、次段インターリーブ開始
位置信号ＩＬＳＮが、それぞれ、受信値Ｒ、外部情報又
はインターリーブデータＥＸＴ、消去情報ＥＲＳ、事前
確率情報消去情報ＥＡＰ、終結時刻情報ＴＮＰ、終結ス
テート情報ＴＮＳ、及び、インターリーブ開始位置信号
ＩＬＳとして入力される。また、要素復号器５０12に
は、出力データ選択制御信号ＩＴＭ及びインターリーブ
モード信号ＤＩＮが入力される。
【０７７３】要素復号器５０12は、要素復号器５０11と
同様に、上述した処理を行うことにより得られた遅延受
信値ＲＮと軟出力ＩＮＴとを出力するとともに、次段消
去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰ
Ｎ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報
ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬ
ＳＮを出力する。このとき、要素復号器５０12は、復号
装置３が先に図３に示した復号装置３’であった場合に
は、インターリーブモード信号ＤＩＮに基づいて、イン
ターリーバ１００を、デインターリーブ処理を行うもの
として機能させる。また、要素復号器５０12は、復号装
置３が先に図５に示した復号装置３’’であった場合に
は、インターリーブモード信号ＤＩＮに基づいて、イン
ターリーバ１００を、インターリーブ処理を行うものと
して機能させる。さらに、要素復号器５０12は、出力デ
ータ選択制御信号ＩＴＭに基づいて、軟出力復号回路９
０から出力される対数軟出力Ｉλである軟出力ＳＯＬ又
は外部情報ＳＯＥのうちの一方を選択することで、最終
的に軟出力ＩＮＴとして出力されるデータを決定するこ
とができる。ここでは、軟出力ＩＮＴは、外部情報であ
るものとする。さらにまた、要素復号器５０12は、必要
に応じて、復号値硬判定情報ＤＨＤ及び受信値硬判定情
報ＲＨＤを出力することもできる。
【０７７４】このような要素復号器５０12は、遅延受信
値ＲＮ、軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次
段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報Ｔ
ＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段イ
ンターリーブ開始位置信号ＩＬＳＮを、それぞれ、図示
しない次段の要素復号器５０21に出力する。
【０７７５】さらに、要素復号器５０N1には、図示しな
い前段の要素復号器５０N-12から出力された遅延受信値
ＲＮ、軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次段
事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮ
ＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段イン
ターリーブ開始位置信号ＩＬＳＮが、それぞれ、受信値
Ｒ、外部情報又はインターリーブデータＥＸＴ、消去情
報ＥＲＳ、事前確率情報消去情報ＥＡＰ、終結時刻情報
ＴＮＰ、終結ステート情報ＴＮＳ、及び、インターリー
ブ開始位置信号ＩＬＳとして入力される。また、要素復
号器５０N1には、出力データ選択制御信号ＩＴＭ及びイ
ンターリーブモード信号ＤＩＮが入力される。
【０７７６】要素復号器５０N1は、要素復号器５０11と
同様に、上述した処理を行うことにより得られた遅延受
信値ＲＮと軟出力ＩＮＴとを出力するとともに、次段消
去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰ
Ｎ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報
ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬ
ＳＮを出力する。このとき、要素復号器５０N1は、復号
装置３が先に図３に示した復号装置３’であった場合に
は、インターリーブモード信号ＤＩＮに基づいて、イン
ターリーバ１００を、インターリーブ処理を行うものと
して機能させる。また、要素復号器５０N1は、復号装置
３が先に図５に示した復号装置３’’であった場合に
は、インターリーブモード信号ＤＩＮに基づいて、イン
ターリーバ１００を、デインターリーブ処理を行うもの
として機能させる。さらに、要素復号器５０N1は、出力
データ選択制御信号ＩＴＭに基づいて、軟出力復号回路
９０から出力される対数軟出力Ｉλである軟出力ＳＯＬ
又は外部情報ＳＯＥのうちの一方を選択することで、最
終的に軟出力ＩＮＴとして出力されるデータを決定する
ことができる。ここでは、軟出力ＩＮＴは、外部情報で
あるものとする。さらにまた、要素復号器５０N1は、必
要に応じて、復号値硬判定情報ＤＨＤ及び受信値硬判定
情報ＲＨＤを出力することもできる。
【０７７７】そして、最終段の要素復号器５０N2には、
前段の要素復号器５０N1から出力された遅延受信値Ｒ
Ｎ、軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次段事
前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰ
Ｎ、次段終結ステート情報ＴＮＳＮ、及び、次段インタ
ーリーブ開始位置信号ＩＬＳＮが、それぞれ、受信値
Ｒ、外部情報又はインターリーブデータＥＸＴ、消去情
報ＥＲＳ、事前確率情報消去情報ＥＡＰ、終結時刻情報
ＴＮＰ、終結ステート情報ＴＮＳ、及び、インターリー
ブ開始位置信号ＩＬＳとして入力される。また、要素復
号器５０N2には、出力データ選択制御信号ＩＴＭ及びイ
ンターリーブモード信号ＤＩＮが入力される。
【０７７８】要素復号器５０N2は、上述した処理を行う
ことにより得られた軟出力ＩＮＴを出力するとともに、
必要に応じて、復号値硬判定情報ＤＨＤ及び受信値硬判
定情報ＲＨＤを出力する。このとき、要素復号器５０N2
は、復号装置３が先に図３に示した復号装置３’であっ
た場合には、インターリーブモード信号ＤＩＮに基づい
て、インターリーバ１００を、デインターリーブ処理を
行うものとして機能させる。また、要素復号器５０
N2は、復号装置３が先に図５に示した復号装置３’’で
あった場合には、インターリーブモード信号ＤＩＮに基
づいて、インターリーバ１００を、インターリーブ処理
を行うものとして機能させる。さらに、要素復号器５０
N2は、出力データ選択制御信号ＩＴＭに基づいて、軟出
力ＩＮＴと出力すべきデータとして対数軟出力Ｉλを選
択し、この対数軟出力Ｉλを、最終結果である復号デー
タＤＥＣとして出力する。なお、要素復号器５０N2は、
必要に応じて、遅延受信値ＲＮと軟出力ＩＮＴ、次段消
去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰ
Ｎ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報
ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬ
ＳＮを出力することもできる。
【０７７９】このような復号装置３は、符号化装置１に
おける各要素符号化器に対応する要素復号器５０i1，５
０i2を備えることによって、復号複雑度が高い符号を複
雑度の小さい要素に分解し、要素復号器５０i1，５０i2
の間の相互作用により特性を逐次的に向上させることが
できる。復号装置３は、受信値を受信すると、２×Ｎ個
の要素復号器５０11，５０12，・・・，５０N1，５０N2
によって、繰り返し回数が最大でＮの繰り返し復号を行
い、復号データＤＥＣを出力する。
【０７８０】なお、復号装置３は、２×Ｎ個の要素復号
器５０11，５０12，・・・，５０N1，５０N2を連接する
ことによって、最大で繰り返し回数がＮの繰り返し復号
を行うことができるが、要素復号器５０11，５０12，・
・・，５０N1，５０N2に備わる遅延機能を用いることに
よって、後述するように、繰り返し回数がＮ以下の繰り
返し復号を行うこともできる。
【０７８１】また、ＴＴＣＭ方式及びＳＣＴＣＭ方式に
よる符号の復号を行う復号装置は、上述した復号装置３
と同様の構成で実現することができ、受信値として、同
相成分及び直交成分のシンボルを直接入力することにな
る。
【０７８２】４． 要素復号器の全体に関する特徴 つぎに、要素復号器５０に関する特徴毎の説明を行う。
以下の特徴は、要素復号器５０の機能として備えられる
ものであるが、特徴の概念を明確化するために、適宜簡
略化した図面を用いて説明する。
【０７８３】４−１ 符号尤度の切り替え機能 上述した受信値及び事前確率情報選択回路１５４に関す
る特徴である。受信値及び事前確率情報選択回路１５４
は、上述したように、任意の符号の復号を行うために設
けられるものである。
【０７８４】例えば、符号化装置１がＰＣＣＣ又はＴＴ
ＣＭによる符号化を行うものであった場合には、先に図
３に示したように、軟出力復号を行うために入力される
べき情報は、受信値と、前段のインターリーバ又はデイ
ンターリーバから供給される外部情報となる。また、例
えば、符号化装置１がＳＣＣＣ又はＳＣＴＣＭによる符
号化を行うものであった場合には、先に図５に示したよ
うに、内符号の軟出力復号を行うために入力されるべき
情報は、受信値と、前段のインターリーバから供給され
る外部情報となり、外符号の軟出力復号を行うために入
力されるべき情報は、デインターリーバから供給される
外部情報と、値が“０”である事前確率情報となる。さ
らに、符号化装置１がパンクチャを行うものであった場
合には、その旨を示す情報を事前確率情報として入力す
る必要がある。このように、要素復号器５０は、任意の
符号の復号を行うためには、各符号に応じて、軟出力復
号を行うために必要な情報を選択する必要がある。
【０７８５】そこで、要素復号器５０は、受信値及び事
前確率情報選択回路１５４を備えることによって、入力
される受信値と事前確率情報とのうち、軟出力復号を行
うために入力されるべき情報を符号に応じて適切に選択
する。このようにすることによって、要素復号器５０
は、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭとい
った任意の符号を復号することが可能な汎用性のある構
造となる。
【０７８６】すなわち、復号装置３は、ＰＣＣＣ、ＳＣ
ＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、
同一配線のＬＳＩからなる要素復号器５０を複数連接す
るだけで繰り返し復号することが可能となる。そのた
め、復号装置３は、例えば実験を行う場合等にも、ユー
ザに高い利便を提供することができる。
【０７８７】なお、要素復号器５０は、受信値及び事前
確率情報選択回路１５４を、必ずしも軟出力復号回路９
０の内部又は前段に備える必要はない。すなわち、要素
復号器５０は、前段の要素復号器からの情報の中から、
軟出力復号に必要な情報を選択する構成とする必要はな
い。例えば、要素復号器５０は、セレクタ１２０8，１
２０9，１２０10の後段に受信値及び事前確率情報選択
回路１５４を設け、遅延受信値ＴＲＮと軟出力ＴＩＮＴ
とを符号尤度として切り替えることによって、次段の要
素復号器において軟出力復号を行うために必要な情報を
選択するようにしてもよい。
【０７８８】図２８を用いて説明した受信値及び事前確
率情報選択回路１５４の場合には、復号装置３を構成す
る隣接する２つの要素復号器５０A，５０Bは、簡略化す
ると例えば図６３に示す構成として表すことができる。
すなわち、要素復号器５０Bは、前段の要素復号器５０A
から出力された遅延受信値ＲＮを受信値Ｒとして入力す
るとともに、軟出力ＩＮＴを外部情報又はインターリー
ブデータＥＸＴとして入力し、受信値ＴＲを、遅延する
ための信号線と復号受信値ＴＳＲとするための信号線と
を備えるものとして表される。この場合、要素復号器５
０Bに備えられる受信値及び事前確率情報選択回路１５
４は、実質的には、復号受信値ＴＳＲと外部情報又はイ
ンターリーブデータＴＥＸＴとを選択的に出力するセレ
クタ５０１と、外部情報又はインターリーブデータＴＥ
ＸＴと値が“０”である事前確率情報とを選択的に出力
するセレクタ５０２とを有するものとして表される。
【０７８９】これに対して、セレクタ１２０8，１２
０9，１２０10の後段に受信値及び事前確率情報選択回
路１５４を設ける場合には、復号装置３を構成する隣接
する２つの要素復号器５０C，５０Dは、簡略化すると例
えば図６４に示す構成として表すことができる。すなわ
ち、要素復号器５０Cに備えられる受信値及び事前確率
情報選択回路１５４は、実質的には、遅延受信値ＴＲＮ
と軟出力ＴＩＮＴとを選択的に出力するセレクタ５０３
と、軟出力ＴＩＮＴと値が“０”である事前確率情報と
を選択的に出力するセレクタ５０４とを有するものとし
て表される。この場合、要素復号器５０Dは、前段の要
素復号器５０Cにおけるセレクタ５０３から出力された
遅延受信値ＲＮを受信値Ｒとして入力するとともに、セ
レクタ５０４から出力された軟出力ＩＮＴを外部情報又
はインターリーブデータＥＸＴとして入力し、さらに、
遅延受信値ＴＲＮを入力することになる。この場合、受
信値及び事前確率情報選択回路１５４は、セレクタ５０
３，５０４とともに、インターリーバ１００の内部に備
えられてもよい。
【０７９０】このように、要素復号器５０は、受信値及
び事前確率情報選択回路１５４を設ける位置について限
定されるものではない。ただし、図６４に示すように、
前段の要素復号器によって、次段の要素復号器における
軟出力復号に必要な情報を選択する構成は、２つの要素
復号器の間で遅延させた受信値を別途入出力する必要が
あることから、ピン数を多く要することになる。
【０７９１】４−２ 受信値の遅延機能 上述した受信データ及び遅延用記憶回路１５５及びイン
ターリーバ１００に関する特徴である。
【０７９２】例えば、符号化装置１がＰＣＣＣ又はＴＴ
ＣＭによる符号化を行うものであった場合には、先に図
３に示したように、軟出力復号を行うために必要な情報
として、受信値が入力される必要がある。また、例え
ば、符号化装置１がＳＣＣＣ又はＳＣＴＣＭによる符号
化を行うものであった場合には、先に図５に示したよう
に、内符号の軟出力復号を行うために必要な情報とし
て、受信値が入力される必要がある。
【０７９３】そこで、要素復号器５０は、上述したよう
に、受信データ及び遅延用記憶回路１５５を備えること
によって、復号の対象とする復号受信値ＴＳＲ以外の受
信値を含めた全ての受信値ＴＲを記憶し、少なくとも軟
出力復号回路９０が要する処理時間と同時間だけ遅延さ
せるとともに、インターリーバ１００によって、受信値
ＴＲ又は遅延受信値ＳＤＲのうちのいずれか一方である
データＴＤＩを、少なくとも当該インターリーバ１００
が要する処理時間と同時間だけ遅延させる、すなわち、
インターリーブ長分だけ遅延させる。
【０７９４】このようにすることによって、復号装置３
は、外部にＲＡＭやＦＩＦＯ（First In First Out）等
の遅延用の回路を備える必要がないことから、回路規模
を削減することができ、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ
又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳ
Ｉからなる要素復号器５０を複数連接するだけで繰り返
し復号することが可能となる。
【０７９５】なお、要素復号器５０は、軟出力復号回路
９０が要する処理時間と同時間だけ受信値を遅延させる
ために、受信データ及び遅延用記憶回路１５５を用いる
必要はなく、遅延用の回路を別途備えるようにしてもよ
い。この場合、要素復号器５０は、遅延用の回路を軟出
力復号回路９０に内部に備える必要もない。
【０７９６】すなわち、復号装置３を構成する隣接する
２つの要素復号器５０E，５０Fは、簡略化すると例えば
図６５に示すように、軟出力復号回路９０と、インター
リーバ１００との他に、受信値を遅延させる遅延回路５
１０を備えるものとして表される。勿論、この遅延回路
５１０は、軟出力復号回路９０が要する処理時間と同時
間だけ遅延させる記憶回路と、インターリーバ１００が
要する処理時間と同時間だけ遅延させる記憶回路とに分
離されていてもよい。このように、要素復号器５０は、
全ての受信値を遅延させるための遅延線を備えるもので
あればよい。
【０７９７】勿論、要素復号器５０は、実際には、イン
ターリーバ１００が要する処理時間と同時間の遅延を実
現するために、インターリーブ１００を用いて後述する
手法を採用しているが、これについては後述する。
【０７９８】４−３ 復号受信値選択機能 上述した復号受信値選択回路７０に関する特徴である。
復号受信値選択回路７０は、上述したように、任意の符
号の復号を行うために設けられるものである。
【０７９９】軟出力復号を行うために必要とされる受信
値は、符号により異なる。そこで、要素復号器５０は、
復号受信値選択回路７０を備えることによって、全ての
受信値ＴＲの中から、復号の対象とする受信値ＴＳＲを
符号に応じて適切に選択する。換言すれば、復号装置３
を構成する隣接する２つの要素復号器５０G，５０Hは、
簡略化すると例えば図６６に示すように、軟出力復号回
路９０と、インターリーバ１００と、受信値を遅延させ
る遅延回路５１０との他に、全ての受信値を遅延させる
ための遅延線から、所定の信号線を選択的に取り出す復
号受信値選択回路７０を備えるものとして表される。
【０８００】このように、遅延回路５１０に入力される
受信値の中から、所定の受信値を選択的に取り出すこと
によって、復号装置３は、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣ
Ｍ又はＳＣＴＣＭといった任意の符号を、同一配線のＬ
ＳＩからなる要素復号器５０を複数連接するだけで繰り
返し復号することが可能となる。
【０８０１】４−４ 復号用の記憶回路と遅延用の記憶
回路の共用 上述した受信データ及び遅延用記憶回路１５５に関する
特徴である。
【０８０２】受信データ及び遅延用記憶回路１５５は、
上述したように、復号に用いる受信データである選択受
信値及び事前確率情報ＲＡＰと、遅延用のデータである
受信値ＴＲとを、ともに記憶する。すなわち、受信デー
タ及び遅延用記憶回路１５５は、選択受信値及び事前確
率情報ＲＡＰと受信値ＴＲとを、ともに記憶することが
できる容量のＲＡＭを有しており、図示しない制御回路
による制御の下に、各情報の書き込み及び／又は読み出
しを選択的に行う。このとき、受信データ及び遅延用記
憶回路１５５は、Ｉα算出回路１５８にて用いる受信デ
ータＤＡと、受信値ＴＲとを、同一のワードに書き込
み、受信データＤＡが読み出されるタイミングに合わせ
て、記憶している受信値ＴＲを遅延受信値ＰＤＲとして
出力する。
【０８０３】このように、復号装置３は、記憶する対象
の用途が異なる記憶回路の共用を図ることで、回路規模
を削減することができ、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ
又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳ
Ｉからなる要素復号器５０を複数連接するだけで繰り返
し復号することが可能となる。
【０８０４】４−５ フレーム先頭情報の遅延機能 上述した受信データ及び遅延用記憶回路１５５に関する
特徴である。
【０８０５】エッジ検出回路８０により検出したフレー
ムの先頭を示すエッジ信号ＴＥＩＬＳは、インターリー
ブの開始位置を示すものである。そのため、インターリ
ーバ１００は、軟出力復号回路９０による軟出力復号の
結果得られる情報が入力されるのと同期して、エッジ信
号ＴＥＩＬＳに相当する信号が入力される必要がある。
そのため、エッジ信号ＴＥＩＬＳは、軟出力復号回路９
０が要する処理時間と同時間だけ遅延される必要があ
る。
【０８０６】そこで、要素復号器５０は、上述したよう
に、受信データ及び遅延用記憶回路１５５を備えること
によって、軟出力復号回路９０に対して、復号する情報
のフレーム先頭にエッジ信号ＴＥＩＬＳを同期させて入
力し、軟出力復号回路９０が要する処理時間と同時間だ
け遅延させる。このとき、受信データ及び遅延用記憶回
路１５５は、Ｉα算出回路１５８にて用いる受信データ
ＤＡと、エッジ信号ＴＥＩＬＳとを、同一のワードに書
き込み、受信データＤＡが読み出されるタイミングに合
わせて、記憶しているエッジ信号ＴＥＩＬＳを遅延エッ
ジ信号ＰＤＩＬとして出力する。
【０８０７】このようにすることによって、復号装置３
は、外部にエッジ信号を遅延させるための遅延用の回路
を備える必要がなく、さらに、遅延用の回路と受信デー
タの記憶用の回路とを共用できることから、回路規模の
削減と利便の向上を図ることができ、ＰＣＣＣ、ＳＣＣ
Ｃ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、同
一配線のＬＳＩからなる要素復号器５０を複数連接する
だけで繰り返し復号することが可能となる。
【０８０８】なお、要素復号器５０は、エッジ信号を遅
延させるために、受信データ及び遅延用記憶回路１５５
を用いる必要はなく、遅延用の回路を軟出力復号回路９
０の内部に別途備えるようにしてもよい。すなわち、要
素復号器５０は、エッジ信号を遅延させるための遅延線
を備えるものであればよい。
【０８０９】また、要素復号器５０は、復号する情報の
フレーム長が軟出力復号回路９０が要する処理時間より
も大きい場合には、復号遅延を計数する図示しないカウ
ンタに基づいて、エッジ信号を遅延又は生成してインタ
ーリーバ１００に出力するようにしてもよい。
【０８１０】４−６ 軟出力復号回路又はインターリー
バ単体動作機能 上述したセレクタ１２０4，１２０7に関する特徴であ
り、付随的に、上述したセレクタ１２０3，１２０5，１
２０6にも関する特徴である。
【０８１１】要素復号器５０は、符号化装置１による符
号を繰り返し復号する際の要素符号化器に対応するもの
であることは上述した通りであるが、このような用途以
外にも、軟出力復号回路９０又はインターリーバ１００
の機能のみを果たすような動作モードを切り替える機能
を有する。すなわち、要素復号器５０は、上述したよう
に、制御回路６０により動作モード情報ＣＢＦを生成
し、この動作モード情報ＣＢＦに基づいて、セレクタ１
２０3，１２０4，１２０5，１２０6，１２０7による選
択動作を行わせることによって、軟出力復号回路９０及
びインターリーバ１００が、それぞれ、通常の軟出力復
号処理及びインターリーブ処理を行うモードと、軟出力
復号回路９０のみが通常の軟出力復号処理を行うモード
と、インターリーバ１００のみが通常のインターリーブ
処理を行うモードとを実現する。
【０８１２】具体的には、セレクタ１２０3は、上述し
たように、動作モード情報ＣＢＦに基づいて、受信値Ｔ
Ｒと、軟出力復号回路９０から供給される遅延受信値Ｓ
ＤＲとのうち、いずれか一方を選択する。すなわち、要
素復号器５０は、このセレクタ１２０3によって、イン
ターリーバ１００に入力される受信値として、軟出力復
号回路９０による軟出力復号処理又は軟出力復号回路９
０が要する処理時間と同時間の遅延を行ったものを用い
るか否かを決定することができる。
【０８１３】また、セレクタ１２０4は、上述したよう
に、動作モード情報ＣＢＦに基づいて、外部情報又はイ
ンターリーブデータＴＥＸＴと、セレクタ１２０2から
供給されるデータＴＤＬＸとのうち、いずれか一方を選
択する。すなわち、要素復号器５０は、このセレクタ１
２０4によって、インターリーバ１００に入力される外
部情報又は軟出力として、軟出力復号回路９０による軟
出力復号処理又は軟出力復号回路９０が要する処理時間
と同時間の遅延を行ったものを用いるか否かを決定する
ことができる。
【０８１４】さらに、セレクタ１２０5は、上述したよ
うに、動作モード情報ＣＢＦに基づいて、エッジ検出回
路８０から供給されるエッジ信号ＴＥＩＬＳと、軟出力
復号回路９０から供給される遅延エッジ信号ＳＤＩＬＳ
とのうち、いずれか一方を選択する。すなわち、要素復
号器５０は、このセレクタ１２０5によって、インター
リーバ１００に入力されるエッジ信号として、軟出力復
号回路９０による軟出力復号処理又は軟出力復号回路９
０が要する処理時間と同時間の遅延を行ったものを用い
るか否かを決定することができる。
【０８１５】さらにまた、セレクタ１２０6は、上述し
たように、動作モード情報ＣＢＦに基づいて、軟出力復
号回路９０から供給される遅延受信値ＳＤＲと、インタ
ーリーバ１００から供給されるインターリーブ長遅延受
信値ＩＤＯとのうち、いずれか一方を選択する。すなわ
ち、要素復号器５０は、このセレクタ１２０6によっ
て、出力すべき受信値として、インターリーバ１００に
よるインターリーブ処理又はインターリーバ１００が要
する処理時間と同時間の遅延を行ったものを用いるか否
かを決定することができる。
【０８１６】また、セレクタ１２０7は、上述したよう
に、動作モード情報ＣＢＦに基づいて、インターリーバ
１００から供給されるインターリーバ出力データＩＩＯ
と、セレクタ１２０2から供給されるデータＴＤＬＸと
のうち、いずれか一方を選択する。すなわち、要素復号
器５０は、このセレクタ１２０7によって、出力すべき
外部情報又は軟出力として、インターリーバ１００によ
るインターリーブ処理又はインターリーバ１００が要す
る処理時間と同時間の遅延を行ったものを用いるか否か
を決定することができる。
【０８１７】このようにすることによって、要素復号器
５０は、例えば、軟出力復号処理のみが必要とされるモ
ードの場合には、軟出力復号回路９０のみを動作させる
ことができ、一方、インターリーブ処理のみが必要とさ
れるモードの場合には、インターリーバ１００のみを動
作させることができる。
【０８１８】また、要素復号器５０は、インターリーバ
１００のみが通常のインターリーブ処理を行うモードの
場合には、符号化装置として用いることもできる。これ
は、符号化装置における要素符号化器は、通常、遅延素
子と組み合わせ回路とからなり、いわゆるＦＰＧＡ等に
より容易に実現することができるためである。したがっ
て、要素復号器５０は、例えば、先に図２に示した符号
化装置１’を実現する場合には、例えば制御回路６０等
により畳み込み符号化器１２，１４を実現することがで
きる。また、要素復号器５０は、上述したように、イン
ターリーバ１００が遅延回路としての機能を併有するこ
とから、符号化装置１’におけるインターリーバ１３と
遅延器１１の機能をインターリーバ１００により実現す
ることができる。同様に、要素復号器５０は、先に図４
に示した符号化装置１’’のようなＳＣＣＣによる符号
化を行う符号化装置も容易に実現することができる。
【０８１９】このように、要素復号器５０は、動作モー
ドを切り替えることができ、繰り返し復号以外にも、豊
富な利用用途と優れた利便を提供することができる。
【０８２０】なお、要素復号器５０は、セレクタ１２０
3，１２０4，１２０5，１２０6，１２０7のみで動作モ
ードを切り替えるのではなく、他のセレクタを用いると
いったように、別の構成で多種の動作モードを実現する
ようにしてもよい。
【０８２１】４−７ 遅延モード切り替え機能 上述したセレクタ１２０2及びインターリーバ１００に
関する特徴である。
【０８２２】繰り返し復号は、先に図３又は図５に示し
たように、符号化装置１における要素符号化器の数と同
数の要素復号器の組み合わせをもって、１回の復号とな
る。すなわち、繰り返し復号は、少なくとも２つ以上の
要素復号器を１組とし、１回の復号を行う。そして、繰
り返し復号は、繰り返し回数を複数とすることで、最終
的な復号結果を得る。
【０８２３】ここで、各種符号に応じた最適な繰り返し
回数を決定するには、通常、繰り返し回数を変更した実
験を行う必要がある。この場合、繰り返し回数に応じた
数の要素復号器を連接することにより複数の復号装置を
構成すれば実験を行うこともできる。また、任意の繰り
返し回数の繰り返し復号を行うことが可能な数の要素復
号器を連接して１つの復号装置を構成し、この繰り返し
回数以下の所望の繰り返し回数に対応する要素復号器か
らタップを引き出すことによっても、実験を行うことは
可能である。
【０８２４】しかしながら、前者のような実験を行うに
は、膨大な数の復号装置を構成する必要があり、多大な
労力を要することが考えられる。また、後者のような実
験を行う場合にも、復号装置の回路規模が増大する他、
繰り返し回数に応じて復号遅延が変化することから、繰
り返し回数の変化による復号結果の比較を行うには望ま
しくない。
【０８２５】そこで、要素復号器５０は、上述したよう
に、制御回路６０により動作モード情報ＣＢＦを生成
し、この動作モード情報ＣＢＦに基づいて、セレクタ１
２０2による選択動作を行わせるとともに、インターリ
ーバ１００によるアドレス制御を行わせることによっ
て、入力したデータを、少なくとも軟出力復号回路９０
が要する処理時間と同時間の遅延、少なくともインター
リーバ１００が要する処理時間と同時間の遅延、又は、
少なくとも軟出力復号回路９０及びインターリーバ１０
０が要する処理時間と同時間の遅延をさせる複数の遅延
モードを実現する。
【０８２６】具体的には、セレクタ１２０2は、上述し
たように、動作モード情報ＣＢＦが、少なくとも軟出力
復号回路９０が要する処理時間と同時間の遅延、少なく
ともインターリーバ１００が要する処理時間と同時間の
遅延、又は、少なくとも軟出力復号回路９０及びインタ
ーリーバ１００が要する処理時間と同時間の遅延、のい
ずれかを行うべき遅延モードを示すものであった場合に
は、遅延外部情報ＳＤＥＸを選択して出力し、動作モー
ド情報ＣＢＦが、少なくとも軟出力復号回路９０及び／
又はインターリーバ１００による遅延を行わず、軟出力
復号回路９０及び／又はインターリーバ１００による処
理を行う通常モードを示すものであった場合には、デー
タＴＬＸ、すなわち、軟出力復号回路９０による復号結
果を選択して出力する。さらに換言すれば、要素復号器
５０は、このセレクタ１２０2によって、外部情報又は
軟出力に対して、少なくとも軟出力復号回路９０及び／
又はインターリーバ１００が要する処理時間と同時間の
遅延を行うか否かを決定することができる。
【０８２７】また、インターリーバ１００は、上述した
ように、遅延モードを示す動作モード情報ＣＢＦを入力
すると、アドレス制御を行うことによって、見かけ上、
遅延回路として機能することができる。これについて
は、後述する。
【０８２８】このようにすることによって、復号装置３
としては、考えられる繰り返し回数の繰り返し復号を行
うことが可能な数の要素復号器を連接して構成すれば、
任意の繰り返し回数の繰り返し復号を行うことが可能と
なる。例えば、符号化装置１が先に図２又は図４に示し
た符号化装置１’，１’’であって、２００個の要素復
号器を連接して復号装置３を構成した場合、この復号装
置３は、繰り返し回数が最高で１００回の繰り返し復号
を行うことができる。この復号装置３において、繰り返
し回数が２０回の繰り返し復号を行う場合には、先頭か
ら４０個目の要素復号器は、通常の軟出力復号処理及び
インターリーブ処理を行い、残りの１６０個の要素復号
器は、少なくとも軟出力復号回路９０及びインターリー
バ１００が要する処理時間と同時間の遅延を行う遅延モ
ードの動作を行えばよい。
【０８２９】このように、復号装置３は、複数の遅延モ
ードを有し、これらの遅延モードを切り替えて用いるこ
とによって、同一配線のＬＳＩからなる要素復号器５０
を複数連接するだけで、全体の復号遅延を変化させるこ
となく、繰り返し回数を変更した繰り返し復号を行うこ
とが可能となり、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳ
ＣＴＣＭといった任意の符号を、所望の繰り返し回数で
繰り返し復号することが可能となる。
【０８３０】なお、要素復号器５０は、セレクタ１２０
2のみで遅延モードを切り替えるのではなく、例えば
“４−６”に示したように、軟出力復号回路９０又はイ
ンターリーバ１００を単体動作させるために、動作モー
ド情報ＣＢＦにより選択動作を行うセレクタ１２０4，
１２０7、さらには付随的に、セレクタ１２０3，１２０
5，１２０6といった複数のセレクタを利用することで、
多種の遅延モードを実現するようにしてもよい。
【０８３１】４−８ 次段情報生成機能 上述した制御回路６０及びインターリーバ１００におけ
る制御回路４００に関する特徴である。
【０８３２】複数の要素復号器を連接して復号装置３を
構成した場合、各要素復号器には、符号に関する各種情
報が与えられる必要がある。この各種情報としては、終
結情報としての終結時刻及び終結ステート、消去情報と
してのパンクチャパターン、及び、フレームの先頭情報
がある。これらの情報を各要素復号器に対して与えるた
めには、外部の制御回路等により必要な情報を生成する
ことが考えられるが、部品点数の増加や基板面積の増大
を招くことになる。
【０８３３】そこで、要素復号器５０は、フレームの先
頭情報及びインターリーブ長といった情報を把握するこ
とができるインターリーバ１００を利用することによっ
て、次段の要素復号器に必要な情報を生成して出力す
る。すなわち、要素復号器５０は、上述したように、制
御回路６０によって、静的な情報である終結位置情報Ｃ
ＮＦＴと、終結期間情報ＣＮＦＬと、終結ステート情報
ＣＮＦＤと、パンクチャ周期情報ＣＮＥＬと、パンクチ
ャパターン情報ＣＮＥＰとを生成する。そして、要素復
号器５０は、制御回路６０により生成されるこれらの終
結位置情報ＣＮＦＴと、終結期間情報ＣＮＦＬと、終結
ステート情報ＣＮＦＤと、パンクチャ周期情報ＣＮＥＬ
と、パンクチャパターン情報ＣＮＥＰとがインターリー
バ１００に対して入力されると、インターリーバ１００
における制御回路４００によって、これらの情報に基づ
いて、終結時刻情報ＩＧＴと、終結ステート情報ＩＧＳ
と、消去位置情報ＩＧＥと、インターリーバ無出力位置
情報ＩＮＯとを生成する。そして、インターリーバ１０
０は、制御回路４００による制御の下に、制御回路６０
から情報が入力されてからインターリーブ長分の時間の
経過後に、生成した終結時刻情報ＩＧＴ、終結ステート
情報ＩＧＳ、消去位置情報ＩＧＥ、インターリーバ無出
力位置情報ＩＮＯを出力する。また、インターリーバ１
００は、セレクタ１２０5から供給されるインターリー
ブ開始位置信号ＴＩＳを、インターリーブ長分、すなわ
ち、インターリーバ１００が要する処理時間と同時間だ
け遅延させて遅延インターリーブ開始位置信号ＩＤＳを
生成して出力する。
【０８３４】このようにすることによって、要素復号器
５０は、生成した終結時刻情報ＩＧＴ、終結ステート情
報ＩＧＳ、消去位置情報ＩＧＥ、インターリーバ無出力
位置情報ＩＮＯ、及び、遅延インターリーブ開始位置信
号ＩＤＳを、フレームの先頭に同期させて出力すること
が容易に可能となる。
【０８３５】このように、復号装置３は、各種情報を生
成するための制御回路を外部に備える必要がなく、部品
点数の削減を図ることができ、ＰＣＣＣ、ＳＣＣＣ、Ｔ
ＴＣＭ又はＳＣＴＣＭといった任意の符号を、同一配線
のＬＳＩからなる要素復号器５０を複数連接するだけで
繰り返し復号することができる。
【０８３６】なお、要素復号器５０は、インターリーバ
１００における制御回路４００によって、各種情報を生
成してフレームの先頭に同期させて出力するのではな
く、インターリーブ開始位置信号ＴＩＬＳに同期させて
各種情報を生成するようにしてもよい。すなわち、復号
装置３は、次段の要素復号器に必要な情報を前段の要素
復号器において生成するのではなく、各要素復号器が終
結情報及び消去情報といった各種情報を生成する制御回
路を備え、入力されたデータのフレームの先頭に同期さ
せて、これらの情報を生成するようにしてもよい。
【０８３７】４−９ システム検証機能 上述したセレクタ１２０8，１２０9，１２０10及び信号
線１３０に関する特徴である。
【０８３８】要素復号器５０は、例えば数百本といった
膨大な数のピンを備えるものである。そのため、要素復
号器５０を複数連接して復号装置３を構成した場合に
は、例えばはんだ不良等に起因した導通不良の状態が起
こりやすい。
【０８３９】そこで、要素復号器５０は、外部から入力
される受信値ＴＲ、外部情報又はインターリーブデータ
ＴＥＸＴ、消去情報ＴＥＲＳ、事前確率情報消去情報Ｔ
ＥＡＰ、終結時刻情報ＴＴＮＰ、終結ステート情報ＴＴ
ＮＳ、及び、インターリーブ開始位置信号ＴＩＬＳのそ
れぞれを伝送するための信号線を束ね外部へと通じる信
号線１３０を備え、この信号線１３０によりスルー信号
を伝送することによって、導通検査といったシステムの
検証を行う。
【０８４０】このとき、要素復号器５０は、制御回路６
０により検証モード情報ＣＴＨＲを生成し、この検証モ
ード情報ＣＴＨＲに基づいて、セレクタ１２０8，１２
０9，１２０10による選択動作を行わせることによっ
て、システムの検証を行うための検証モードへの切り替
えを行う。
【０８４１】具体的には、セレクタ１２０8は、上述し
たように、検証モード情報ＣＴＨＲが検証モードを示す
ものであった場合には、信号線１３０により伝送されて
くるスルー信号を選択し、遅延受信値ＲＮとして、次段
の要素復号器において受信値Ｒが入力される端子に出力
する。
【０８４２】また、セレクタ１２０9は、上述したよう
に、検証モード情報ＣＴＨＲが検証モードを示すもので
あった場合には、信号線１３０により伝送されてくるス
ルー信号を選択し、軟出力ＩＮＴとして、次段の要素復
号器において外部情報又はインターリーブデータＥＸＴ
が入力される端子に出力する。
【０８４３】さらに、セレクタ１２０10は、上述したよ
うに、検証モード情報ＣＴＨＲが検証モードを示すもの
であった場合には、信号線１３０により伝送されてくる
スルー信号を選択し、次段終結時刻情報ＴＮＰＮ、次段
終結ステート情報ＴＮＳＮ、次段消去位置情報ＥＲＳ
Ｎ、次段事前確率情報消去情報ＥＡＰＮ、及び、次段イ
ンターリーブ開始位置信号ＩＬＳＮとして、次段の要素
復号器において終結時刻情報ＴＮＰ、終結ステート情報
ＴＮＳ、消去情報ＴＥＲＳ、事前確率情報消去情報ＴＥ
ＡＰ、及び、インターリーブ開始位置信号ＩＬＳが入力
される端子にそれぞれ出力する。
【０８４４】このように、復号装置３は、外部からの入
力信号をそのまま外部に出力する機能を有し、検証モー
ドの際にスルー信号を入出力することによって、導通不
良箇所を容易に判別することができ、ピン数が多い要素
復号器を複数連接した場合であっても、容易にシステム
の検証を行うことができ、優れた利便を提供することが
できる。
【０８４５】５． 軟出力復号回路に関する特徴 つぎに、軟出力復号回路９０に関する特徴毎の説明を行
う。以下の特徴は、軟出力復号回路９０の機能として備
えられるものであるが、特徴の概念を明確化するため
に、適宜簡略化した図面を用いて説明する。
【０８４６】５−１ 符号情報の持たせ方 上述した符号情報生成回路１５１に関する特徴である。
要素復号器５０は、例えば先に図１４乃至図１７に示し
た畳み込み符号化器といった任意の要素符号化器による
符号を、符号に依らず同一の構成で軟出力復号すること
ができるものである。この目的を達成するために、要素
復号器５０は、以下に示す４つの特徴を有する。
【０８４７】５−１−１ トレリス上の全枝の入出力パ
ターンの算出 例えば、先に図１４に示した畳み込み符号化器における
トレリスは、一例を図１９に示したように、各ステート
から次時刻におけるステートへと２本のパスが到達する
構造であり、全３２本の枝を有する構造を有するものと
なる。また、先に図１５に示した畳み込み符号化器にお
けるトレリスは、一例を図２１に示したように、各ステ
ートから次時刻におけるステートへと４本のパスが到達
する構造であり、全３２本の枝を有するものとなる。さ
らに、先に図１６に示した畳み込み符号化器におけるト
レリスは、一例を図２３に示したように、各ステートか
ら次時刻におけるステートへと４本のパスが到達する構
造であり、全３２本の枝を有するものとなる。さらにま
た、先に図１７に示した畳み込み符号化器におけるトレ
リスは、一例を図２５に示したように、各ステートから
次時刻におけるステートへと４組のパラレルパスが到達
する構造であり、全３２本の枝を有するものとなる。ま
た、これらの畳み込み符号化器は、結線の仕方によりメ
モリ数が可変となるが、３２本以下の枝を有するトレリ
スとなる。
【０８４８】そこで、軟出力復号回路９０は、トレリス
上の枝の本数が所定の値以下となることに着目し、符号
構成を考慮せず、トレリス上の枝を主体に考慮すること
によって、全ての枝の入出力パターンを算出し、この情
報を対数尤度Ｉγ及び対数軟出力Ｉλの算出の際に用い
る。具体的には、軟出力復号回路９０は、符号情報生成
回路１５１によって、トレリス上の全ての枝の入出力パ
ターンを算出し、この情報を枝入出力情報ＢＩＯとし
て、Ｉγ分配回路１５７及び軟出力算出回路１６１に供
給する。
【０８４９】なお、枝入出力情報ＢＩＯは、対数尤度Ｉ
αを算出するために、遷移元のステートから遷移先のス
テートへと、時間軸に沿って算出される情報である。す
なわち、枝入出力情報ＢＩＯは、遷移先のステートから
見て入力される枝を基準とした情報である。一方、軟出
力復号回路９０においては、対数尤度Ｉβを算出するた
めに、遷移先のステートから遷移元のステートへと、時
間軸とは逆順に沿って算出される枝入出力情報を算出す
る必要があるが、これは、Ｉγ分配回路１５７における
枝入出力情報算出回路２２３によって、枝入出力情報Ｂ
Ｉとして算出される。すなわち、枝入出力情報ＢＩは、
遷移元のステートから見て出力していく枝を基準とした
情報である。
【０８５０】このようにすることによって、要素復号器
５０は、所定の本数以下の枝を有する任意のトレリス符
号の復号を、同一の構成で行うことができる。すなわ
ち、通常、各符号構成に応じた固有のトレリスに基づい
た復号を行う必要があるところを、要素復号器５０は、
トレリス上の枝に着目することによって、符号構成に依
らず、任意の符号の復号を行うことができる。このと
き、要素復号器５０は、要素符号化器が非線形符号であ
った場合にも、復号することができる。
【０８５１】なお、ここでは、３２本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、要素復号器５０は、この枝の本数に限定される
ものでないことはいうまでもない。
【０８５２】以下、ここで示した手法における枝の番号
付けとして、３つの具体例を示す。
【０８５３】５−１−２ 遷移元のステートと遷移先の
ステートとの間での番号付け ボーゼンクラフト型の畳み込み符号化器においては、遅
延素子に対して時系列にデータが保持されることから、
遷移先のステートが限定される。具体的に説明するため
に、先に図１８に示した畳み込み符号化器を用いると、
遷移元のステートが“００００”であった場合には、シ
フトレジスタ２０１3、シフトレジスタ２０１2及びシフ
トレジスタ２０１1の内容が、次時刻ではシフトレジス
タ２０１ 4、シフトレジスタ２０１3及びシフトレジスタ
２０１2の内容にそのまま移行するため、遷移先のステ
ートは、“００００”、“０００１”に限定される。こ
のように、ボーゼンクラフト型の畳み込み符号化器にお
いては、メモリ数が決定された時点で遷移先のステート
が決定される。そのため、ボーゼンクラフト型の畳み込
み符号化器においては、符号構成に依らず、任意のステ
ートと任意のステートとを結ぶ枝の有無を容易に求める
ことができる。
【０８５４】そこで、軟出力復号回路９０は、符号情報
生成回路１５１によって、遷移元のステートと遷移先の
ステートとを結ぶ枝に対して一意に番号付けを行う。す
なわち、軟出力復号回路９０は、ボーゼンクラフト型の
畳み込み符号の復号を行う場合には、トレリスの一意性
を利用した枝の番号付けを行う。そして、軟出力復号回
路９０は、番号付けされた枝毎の入出力パターンを算出
し、この情報を時間軸に沿って求められる枝入出力情報
ＢＩＯとして、Ｉγ分配回路１５７及び軟出力算出回路
１６１に供給する。また、軟出力復号回路９０は、Ｉγ
分配回路１５７における枝入出力情報算出回路２２３に
よって、少なくともメモリ数情報ＭＮ及び枝入出力情報
ＢＩＯに基づいて、時間軸とは逆順に沿って求められる
枝入出力情報ＢＩを算出し、Ｉβ０用Ｉγ分配回路２２
４1及びＩβ１用Ｉγ分配回路２２４2に供給する。
【０８５５】具体的には、軟出力復号回路９０は、先に
図１４に示した符号化率が“１／ｎ”で表されるボーゼ
ンクラフト型の畳み込み符号化器の復号を行う場合に
は、符号情報生成回路１５１によって、例えば図６７に
示すように、メモリ数に応じて各枝に対して一意に番号
付けを行い、時間軸に沿った枝入出力情報ＢＩＯを算出
する。すなわち、軟出力復号回路９０は、符号情報生成
回路１５１によって、メモリ数が“４”の畳み込み符号
化器の復号を行う場合には、同図（Ａ）に示すように番
号付けを行い、メモリ数が“３”の畳み込み符号化器の
復号を行う場合には、同図（Ｂ）に示すように番号付け
を行い、メモリ数が“２”の畳み込み符号化器の復号を
行う場合には、同図（Ｃ）に示すように番号付けを行
い、メモリ数が“１”の畳み込み符号化器の復号を行う
場合には、同図（Ｄ）に示すように番号付けを行う。同
図においては、例えば、ステート番号が“０”のステー
トへと入力される２本の各枝に“０”，“１”の番号を
付し、ステート番号が“１”のステートへと入力される
２本の各枝に“２”，“３”の番号を付している。
【０８５６】一方、軟出力復号回路９０は、枝入出力情
報算出回路２２３によって、例えば図６８に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報ＢＩを算出す
る。すなわち、軟出力復号回路９０は、枝入出力情報算
出回路２２３によって、メモリ数が“４”の畳み込み符
号化器の復号を行う場合には、同図（Ａ）に示すように
番号付けを行い、メモリ数が“３”の畳み込み符号化器
の復号を行う場合には、同図（Ｂ）に示すように番号付
けを行い、メモリ数が“２”の畳み込み符号化器の復号
を行う場合には、同図（Ｃ）に示すように番号付けを行
い、メモリ数が“１”の畳み込み符号化器の復号を行う
場合には、同図（Ｄ）に示すように番号付けを行う。同
図においては、例えば、ステート番号が“０”のステー
トから出力していく２本の各枝に“０”，“１”の番号
を付し、ステート番号が“１”のステートから出力して
いく２本の各枝に“２”，“３”の番号を付している。
【０８５７】また、軟出力復号回路９０は、先に図１５
に示した符号化率が“２／３”で表されるボーゼンクラ
フト型の畳み込み符号化器の復号を行う場合には、符号
情報生成回路１５１によって、例えば図６９に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸に沿った枝入出力情報ＢＩＯを算出する。す
なわち、軟出力復号回路９０は、符号情報生成回路１５
１によって、メモリ数が“３”の畳み込み符号化器の復
号を行う場合には、同図（Ａ）に示すように番号付けを
行い、メモリ数が“２”の畳み込み符号化器の復号を行
う場合には、同図（Ｂ）に示すように番号付けを行う。
同図においては、例えば、ステート番号が“０”のステ
ートへと入力される４本の各枝に“０”，“１”，
“２”，“３”の番号を付し、ステート番号が“１”の
ステートへと入力される４本の各枝に“４”，“５”，
“６”，“７”の番号を付している。
【０８５８】一方、軟出力復号回路９０は、枝入出力情
報算出回路２２３によって、例えば図７０に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報ＢＩを算出す
る。すなわち、軟出力復号回路９０は、枝入出力情報算
出回路２２３によって、メモリ数が“３”の畳み込み符
号化器の復号を行う場合には、同図（Ａ）に示すように
番号付けを行い、メモリ数が“２”の畳み込み符号化器
の復号を行う場合には、同図（Ｂ）に示すように番号付
けを行う。同図においては、例えば、ステート番号が
“０”のステートから出力していく４本の各枝に
“０”，“１”，“２”，“３”の番号を付し、ステー
ト番号が“１”のステートから出力していく４本の各枝
に“４”，“５”，“６”，“７”の番号を付してい
る。
【０８５９】このようにすることによって、軟出力復号
回路９０は、符号構成に依らず、枝番号から、遷移元の
ステートと遷移先のステートとを一意に把握することが
できる。したがって、例えば、あるステートの時にある
入力がされたときの枝に対する番号付けといった、符号
に依存した番号付けを行った場合には、遷移元のステー
トと遷移先のステートとは、一意に定まる必然性はない
が、軟出力復号回路９０は、トレリスの一意性を利用し
て、ステートに依存した枝の番号付けを行うことによっ
て、枝番号と入出力パターンとの関係が一意に定まるこ
とから、簡易な制御で復号を行うことができる。
【０８６０】なお、この手法による枝の番号付けの具体
例としては、図６７乃至図７０に示すものが挙げられる
が、遷移元のステートと遷移先のステートとを結ぶ枝に
対して一意に番号付けがされていれば、具体的な番号は
同図に示したものに限定されることはない。
【０８６１】５−１−３ 時間軸に沿った番号付け及び
時間軸とは逆順に沿った番号付け 例えばマッシィ型といったボーゼンクラフト型の畳み込
み符号化器以外のものにおいては、ボーゼンクラフト型
の畳み込み符号化器のように、遅延素子に対して時系列
にデータが保持されないことから、遷移先のステートが
限定されることはない。具体的に説明するために、先に
図２２に示した畳み込み符号化器を用いると、遷移元の
ステートが“０００”であった場合には、次時刻におけ
るシフトレジスタ２０５3の内容は、前時刻におけるシ
フトレジスタ２０５2の内容がそのまま移行したもので
はなく、また、次時刻におけるシフトレジスタ２０５2
の内容は、前時刻におけるシフトレジスタ２０５1の内
容がそのまま移行したものではない。そのため、遷移先
のステートは、メモリ数毎には限定されず、符号構成に
応じて多様となる。
【０８６２】そこで、軟出力復号回路９０は、符号情報
生成回路１５１によって、遷移先のステートから見て入
力される枝を基準とした番号付けを行うとともに、番号
付けされた枝毎の入出力パターンを算出し、この情報
を、時間軸に沿って求められる枝入出力情報ＢＩＯとし
て、Ｉγ分配回路１５７及び軟出力算出回路１６１に供
給する。そして、軟出力復号回路９０は、Ｉα算出回路
１５８における制御信号生成回路２４０によって、符号
構成に基づいて遷移元のステートを別途算出し、制御信
号ＰＳＴとして加算比較選択回路２４２に供給する。ま
た、軟出力復号回路９０は、Ｉγ分配回路１５７におけ
る枝入出力情報算出回路２２３によって、少なくとも各
時刻における出力に影響を与える生成行列情報ＣＧに基
づいて、遷移元のステートから見て出力していく枝を基
準とした番号付けを行うとともに、番号付けされた枝毎
の入出力パターンを算出し、この情報を、時間軸とは逆
順に沿って求められる枝入出力情報ＢＩとして、Ｉβ０
用Ｉγ分配回路２２４1及びＩβ１用Ｉγ分配回路２２
４2に供給する。そして、軟出力復号回路９０は、Ｉβ
算出回路１５９における制御信号生成回路２８０によっ
て、符号構成に基づいて遷移先のステートを別途算出
し、制御信号ＮＳＴとしてＩβ０用加算比較選択回路２
８１及びＩβ１用加算比較選択回路２８２に供給する。
【０８６３】具体的には、軟出力復号回路９０は、先に
図１６に示した符号化率が“２／３”で表されるマッシ
ィ型の畳み込み符号化器の復号を行う場合には、符号情
報生成回路１５１によって、例えば図７１に示すよう
に、メモリ数に応じて各枝に対する番号付けを行い、時
間軸に沿った枝入出力情報ＢＩＯを算出する。すなわ
ち、軟出力復号回路９０は、符号情報生成回路１５１に
よって、メモリ数が“３”の畳み込み符号化器の復号を
行う場合には、同図（Ａ）に示すように番号付けを行
い、メモリ数が“２”の畳み込み符号化器の復号を行う
場合には、同図（Ｂ）に示すように番号付けを行う。同
図においては、例えば、ステート番号が“０”のステー
トへと入力される４本の各枝に“０”，“１”，
“２”，“３”の番号を付し、ステート番号が“１”の
ステートへと入力される４本の各枝に“４”，“５”，
“６”，“７”の番号を付している。なお、ここでは、
各ステートに入力される４本の枝に対する番号付けの手
法の具体例については詳述しないが、軟出力復号回路９
０は、例えば、入力パターンの情報と、必要に応じて遷
移元のステートの情報とを用いて、各枝に対する固有の
番号付けを行うことができる。
【０８６４】一方、軟出力復号回路９０は、枝入出力情
報算出回路２２３によって、例えば図７２に示すよう
に、メモリ数に応じて各枝に対する番号付けを行い、時
間軸とは逆順に沿った枝入出力情報ＢＩを算出する。す
なわち、軟出力復号回路９０は、枝入出力情報算出回路
２２３によって、メモリ数が“３”の畳み込み符号化器
の復号を行う場合には、同図（Ａ）に示すように番号付
けを行い、メモリ数が“２”の畳み込み符号化器の復号
を行う場合には、同図（Ｂ）に示すように番号付けを行
う。同図においては、例えば、ステート番号が“０”の
ステートから出力していく４本の各枝に“０”，
“１”，“２”，“３”の番号を付し、ステート番号が
“１”のステートから出力していく４本の各枝に
“４”，“５”，“６”，“７”の番号を付している。
なお、ここでは、各ステートに入力される４本の枝に対
する番号付けの手法の具体例については詳述しないが、
軟出力復号回路９０は、例えば入力パターンの情報のみ
を用いて、各枝に対する固有の番号付けを行うことがで
きる。
【０８６５】このように、軟出力復号回路９０は、各ス
テート毎に、時間軸に沿った番号付けと、時間軸とは逆
順に沿った番号付けとを分けて行い、入出力パターンを
算出するとともに、符号構成に基づいて遷移元のステー
ト及び遷移先のステートを算出する。このようにするこ
とによって、軟出力復号回路９０は、要素符号のパラメ
ータによりトレリスの形状が変化するマッシィ型の畳み
込み符号であっても、復号することが可能となる。
【０８６６】なお、この手法による枝の番号付けの具体
例としては、図７１及び図７２に示すものが挙げられる
が、具体的な番号は同図に示したものに限定されること
はない。また、ここでは、マッシィ型の畳み込み符号化
器の復号を行う場合について説明したが、この手法は、
マッシィ型の畳み込み符号以外の非線形符号を含む任意
の符号に適用できるものである。勿論、この手法は、ボ
ーゼンクラフト型の畳み込み符号にも適用できるもので
ある。
【０８６７】５−１−４ トレリス全体の一意性に基づ
く番号付け 符号における入力ビット数がメモリ数以下の場合には、
トレリス上における各ステートから次時刻における全て
のステートへとパスが到達するトレリス構造となる場合
がある。すなわち、トレリスが、各ステートから次時刻
における全てのステートへとパスが到達する構造を有す
る場合には、符号構成に依らず、一意に遷移元のステー
ト番号と遷移先のステート番号とを把握することができ
る。
【０８６８】そこで、軟出力復号回路９０は、符号情報
生成回路１５１によって、トレリス全体の構造の一意性
に基づいて、当該トレリス全体を考慮した全ての枝に対
する番号付けを行う。そして、軟出力復号回路９０は、
番号付けされた枝毎の入出力パターンを算出し、この情
報を時間軸に沿って求められる枝入出力情報ＢＩＯとし
て、Ｉγ分配回路１５７及び軟出力算出回路１６１に供
給する。また、軟出力復号回路９０は、Ｉγ分配回路１
５７における枝入出力情報算出回路２２３によって、少
なくともメモリ数情報ＭＮ及び枝入出力情報ＢＩＯに基
づいて、時間軸とは逆順に沿って求められる枝入出力情
報ＢＩを算出し、Ｉβ０用Ｉγ分配回路２２４1及びＩ
β１用Ｉγ分配回路２２４2に供給する。
【０８６９】具体的には、軟出力復号回路９０は、先に
図１７に示した符号化率が“３／３”で表されるマッシ
ィ型の畳み込み符号化器の復号を行う場合には、符号情
報生成回路１５１によって、例えば図７３に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸に沿った枝入出力情報ＢＩＯを算出する。す
なわち、軟出力復号回路９０は、符号情報生成回路１５
１によって、メモリ数が“２”の畳み込み符号化器の復
号を行う場合には、同図（Ａ）に示すように番号付けを
行い、メモリ数が“１”の畳み込み符号化器の復号を行
う場合には、同図（Ｂ）に示すように番号付けを行う。
同図（Ａ）においては、例えば、ステート番号が“０”
のステートへと入力される８本の各枝を２本ずつ束ねて
得られる４組の各枝に“０，１”，“２，３”，“４，
５”，“６，７”の番号を付し、ステート番号が“１”
のステートへと入力される８本の各枝を２本ずつ束ねて
得られる４組の各枝に“８，９”，“１０，１１”，
“１２，１３”，“１４，１５”の番号を付している。
なお、ここでは、各ステートに入力される複数組の枝に
対する番号付けの手法、及び、１組の枝における各パラ
レルパスに対する番号付けの手法の具体例については詳
述しないが、軟出力復号回路９０は、例えば、生成行列
情報ＣＧに基づく場合分けを行い、各場合において、入
力パターンの情報と遷移元のステートの情報とを用いる
ことによって、各枝に対する固有の番号付けを行うこと
ができる。
【０８７０】一方、軟出力復号回路９０は、枝入出力情
報算出回路２２３によって、例えば図７４に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報ＢＩを算出す
る。すなわち、軟出力復号回路９０は、枝入出力情報算
出回路２２３によって、メモリ数が“２”の畳み込み符
号化器の復号を行う場合には、同図（Ａ）に示すように
番号付けを行い、メモリ数が“１”の畳み込み符号化器
の復号を行う場合には、同図（Ｂ）に示すように番号付
けを行う。同図（Ａ）においては、例えば、ステート番
号が“０”のステートから出力していく８本の各枝を２
本ずつ束ねて得られる４組の各枝に“０，１”，“２，
３”，“４，５”，“６，７”の番号を付し、ステート
番号が“１”のステートから出力していく８本の各枝を
２本ずつ束ねて得られる４組の各枝に“８，９”，“１
０，１１”，“１２，１３”，“１４，１５”の番号を
付している。なお、ここでは、各ステートに入力される
複数組の枝に対する番号付けの手法、及び、１組の枝に
おける各パラレルパスに対する番号付けの手法の具体例
については詳述しないが、軟出力復号回路９０は、例え
ば、生成行列情報ＣＧに基づく場合分けを行い、各場合
において、入力パターンの情報と遷移元のステートの情
報とを用いることによって、各枝に対する固有の番号付
けを行うことができる。
【０８７１】このように、軟出力復号回路９０は、トレ
リスが、各ステートから次時刻における全てのステート
へとパスが到達するトレリス構造を有する場合には、当
該トレリス全体の構造の一意性に基づいて、全ての枝に
対する番号付けを行うことによって、符号構成に依ら
ず、枝番号から、遷移元のステートと遷移先のステート
とを一意に把握することができる。したがって、軟出力
復号回路９０は、一意に遷移元のステート番号と遷移先
のステート番号とを把握でき、簡易な制御で復号を行う
ことができる。
【０８７２】なお、この手法による枝の番号付けの具体
例としては、図７３及び図７４に示すものが挙げられる
が、遷移元のステートと遷移先のステートとを結ぶ枝に
対して一意に番号付けがされていれば、具体的な番号は
同図に示したものに限定されることはない。
【０８７３】５−２ 終結情報の入力方法 上述した終結情報生成回路１５３に関する特徴である。
ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及びＳＣＴＣＭによる符
号を繰り返し復号する場合には、終結処理が必須とな
る。そこで、要素復号器５０は、以下に示す２つの手法
により終結情報を生成する。
【０８７４】５−２−１ 入力ビット数分の情報の終結
期間分の入力 上述したように、ボーゼンクラフト型の畳み込み符号化
器においては、遷移先のステートが限定される。そこ
で、軟出力復号回路９０は、上述したように、ボーゼン
クラフト型の畳み込み符号を終結する場合には、終結情
報として、畳み込み符号化器に対する入力ビット数分の
情報を終結期間分だけ入力することによって、終結ステ
ートを明示する。
【０８７５】具体的には、入力ビット数が“１”であ
り、メモリ数が“２”のボーゼンクラフト型の畳み込み
符号化器による符号を“００”で表されるステートへ終
結する場合には、軟出力復号回路９０は、終結情報生成
回路１５３によって、例えば図７５に示すように、入力
ビット数分である１ビットの“０”を終結ステート情報
ＴＳＭとして１タイムスロットで生成し、メモリ数分で
ある２タイムスロット分だけ終結ステート情報ＴＳＭを
生成することによって、“００”という終結ステートを
明示することができる。
【０８７６】このようにすることによって、要素復号器
５０は、符号化率がｋ／ｎで表される任意のボーゼンク
ラフト型の畳み込み符号の終結処理を行うことができ
る。要素復号器５０は、終結情報を入力するためのピン
を最小限に抑えた構成とすることができ、例えば終結パ
ターンが長くなり連続した終結処理が必要な場合にも、
終結情報を適切に生成することができ、終結情報の入力
の不整合を回避することができる。
【０８７７】５−２−２ 終結ステートを示す情報の１
タイムスロットでの入力 上述したように、例えばマッシィ型の畳み込み符号化器
といったボーゼンクラフト型の畳み込み符号化器以外の
要素符号化器においては、ボーゼンクラフト型の畳み込
み符号化器のように、遷移先のステートが限定されるこ
とはない。そのため、ボーゼンクラフト型の畳み込み符
号以外の符号を終結する場合には、終結情報として、入
力ビット数分の情報を終結期間分だけ入力することはで
きない。
【０８７８】そこで、軟出力復号回路９０は、上述した
ように、終結情報として、終結ステートを示す情報を１
タイムスロットで入力することによって、終結ステート
を明示する。
【０８７９】具体的には、入力ビット数が“１”であ
り、メモリ数が“２”のマッシィ型の畳み込み符号化器
による符号を“００”で表されるステートへ終結する場
合には、軟出力復号回路９０は、終結情報生成回路１５
３によって、例えば図７６に示すように、終結ステート
を示す２ビットの“００”を終結ステート情報ＴＳＭと
して１タイムスロットで生成することによって、“０
０”という終結ステートを明示することができる。
【０８８０】このようにすることによって、要素復号器
５０は、符号構成に応じてトレリスの構造が変化するマ
ッシィ型の畳み込み符号を含むいかなるトレリス符号で
あっても終結処理を行うことができる。勿論、要素復号
器５０は、この手法を用いて、ボーゼンクラフト型の畳
み込み符号の終結処理を行うこともできる。また、この
手法は、例えばいわゆるビタビ復号といった軟出力復号
以外の復号にも適用可能なものである。
【０８８１】５−３ 消去位置の処理 上述した受信値及び事前確率情報選択回路１５４に関す
る特徴である。
【０８８２】軟出力復号においては、通常、少なくとも
対数尤度Ｉγの算出時まで、パンクチャ等により符号出
力が存在しない位置を示す情報を別途保持しておく必要
があり、この情報を保持する記憶回路を備える等の対処
が必要であった。
【０８８３】そこで、軟出力復号回路９０は、上述した
ように、受信値及び事前確率情報選択回路１５４によっ
て、内部消去情報生成回路１５２から供給される内部消
去位置情報ＩＥＲＳに基づいて、符号出力が存在しない
位置を尤度が“０”のシンボルに置き換える。すなわ
ち、軟出力復号回路９０は、符号出力が存在しない位置
に相当するビットが“０”であるか“１”であるかの確
率が“１／２”であるものとすることによって、復号動
作に影響を与えることなく、消去されていることに等価
な状況を生成する。
【０８８４】このようにすることによって、要素復号器
５０は、符号出力が存在しない位置を示す情報を保持す
る記憶回路を別途備える必要がないことから、回路規模
の削減を図ることができる。
【０８８５】５−４ 対数尤度Ｉγの算出及び分配 上述したＩγ算出回路１５６及びＩγ分配回路１５７に
関する特徴である。上述したように、要素復号器５０
は、例えば先に図１４乃至図１７に示した畳み込み符号
化器といった任意の要素符号化器による符号を、符号に
依らず同一の構成で軟出力復号することができるもので
ある。この目的を達成するために、要素復号器５０は、
対数尤度Ｉγの算出及び分配に関し、以下に示す４つの
特徴を有する。
【０８８６】５−４−１ 全入出力パターン分の対数尤
度Ｉγの算出・分配 軟出力復号回路９０は、任意の符号の復号を実現するた
めに、Ｉγ算出回路１５６によって、あり得る全ての入
出力パターン分の対数尤度Ｉγを算出し、Ｉγ分配回路
１５７によって、符号構成に応じて決定される入出力パ
ターンに応じて分配する。
【０８８７】ここで、先に図１４乃至図１７に示した畳
み込み符号化器を復号する場合について考える。これら
の各畳み込み符号化器におけるトレリスは、３２本以下
の枝を有する構造となり、多くとも３２通りの入出力パ
ターンを有するものとなる。そこで、軟出力復号回路９
０は、図７７に概略を示すように、Ｉγ算出回路１５６
における情報・符号Ｉγ算出回路２２１によって、３２
通りの入出力パターンの全てを算出する。なお、同図に
おいて、“Ｉγ（００／０００）”は、要素符号化器に
おける入力データ／出力データが“００／０００”であ
る枝に対応する対数尤度Ｉγを示している。そして、軟
出力復号回路９０は、符号構成に応じて決定される入出
力パターンに応じて、上述したＩγ分配回路１５７にお
けるＩα用Ｉγ分配回路２２４3、Ｉβ０用Ｉγ分配回
路２２４1又はＩβ１用Ｉγ分配回路２２４2のそれぞれ
に相当する３２個のセレクタ５２０1，５２０2，・・
・，５２０32のそれぞれによって、３２通りの対数尤度
Ｉγ（００／０００），Ｉγ（０１／０００），・・
・，Ｉγ（１１／１１１）の中から一の対数尤度Ｉγを
選択し、選択されて得られた３２通りの対数尤度Ｉγに
対して所定の処理を施した後、各枝番号０，１，・・
・，３１に相当する対数尤度Ｉγ（０），Ｉγ（１），
・・・，Ｉγ（３１）として分配して出力する。
【０８８８】このようにすることによって、要素復号器
５０は、所定の本数以下の枝を有する任意のトレリス符
号の復号を、同一の構成で行うことができる。特に、こ
の手法は、入出力パターンが少なく、トレリス上の枝の
本数が多い場合には有効なものとなる。
【０８８９】５−４−２ 少なくとも一部の入出力パタ
ーン分の対数尤度Ｉγの算出・分配 ところで、“５−４−１”に示した手法の場合、Ｉγ分
配回路１５７におけるＩα用Ｉγ分配回路２２４3、Ｉ
β０用Ｉγ分配回路２２４1又はＩβ１用Ｉγ分配回路
２２４2は、３２通りの信号から一の信号を選択する、
すなわち、３２対１の選択を行うセレクタを少なくとも
３２個有することになり、回路規模が膨大なものとなる
可能性がある。
【０８９０】そこで、軟出力復号回路９０は、Ｉγ算出
回路１５６によって、３２通りの入出力パターンの全て
を算出するのではなく、少なくとも一部の入出力パター
ン分の対数尤度Ｉγを算出し、Ｉγ分配回路１５７によ
って、所望の対数尤度Ｉγを選択した後、選択した各対
数尤度Ｉγを加算する。
【０８９１】具体的に説明するために、ここでも、先に
図１４乃至図１７に示した畳み込み符号化器を復号する
場合について考える。この場合、図１４に示した畳み込
み符号化器は、多くとも１６通りの入出力パターンを有
し、図１５に示した畳み込み符号化器は、多くとも３２
通りの入出力パターンを有し、図１６に示した畳み込み
符号化器は、多くとも８通りの入出力パターンを有し、
図１７に示した畳み込み符号化器は、多くとも１６通り
の入出力パターンを有する。ここで、最も入出力パター
ンが多い図１５に示した畳み込み符号化器は、多くとも
４通りの入力パターンと、多くとも８通りの出力パター
ンを有する。そこで、軟出力復号回路９０は、図７８に
概略を示すように、Ｉγ算出回路１５６における情報・
符号Ｉγ算出回路２２１によって、４通りの入力パター
ンと、８通りの出力パターンとに応じた対数尤度Ｉγを
算出する。そして、軟出力復号回路９０は、符号構成に
応じて決定される入出力パターンに応じて、Ｉγ分配回
路１５７におけるセレクタ５３０1によって、４通りの
入力パターンに対応する４つの対数尤度Ｉγの中から一
の対数尤度Ｉγを選択するとともに、Ｉγ分配回路１５
７におけるセレクタ５３０2によって、８通りの入力パ
ターンに対応する８個の対数尤度Ｉγの中から一の対数
尤度Ｉγを選択し、Ｉγ分配回路１５７における加算器
５３１によって、選択されて得られた２つの対数尤度Ｉ
γを加算し、所定の処理を施した後、枝番号に相当する
対数尤度Ｉγとして分配して出力する。Ｉγ分配回路１
５７は、このような２つのセレクタ５３０1，５３０
2と、加算器５３１とを有する回路を多くとも３２個有
することによって、上述したＩα用Ｉγ分配回路２２４
3、Ｉβ０用Ｉγ分配回路２２４1又はＩβ１用Ｉγ分配
回路２２４2のそれぞれを構成する。
【０８９２】このようにすることによって、要素復号器
５０は、３２対１の選択を行うセレクタといった回路規
模が膨大なセレクタを備える必要がなく、４対１の選択
及び８対１の選択を行うセレクタといった回路規模が少
ないセレクタと加算器とを備えればよく、少ない回路規
模で、所定の本数以下の枝を有する任意のトレリス符号
の復号を、同一の構成で行うことができる。特に、この
手法は、トレリス上の枝の本数に対して入出力パターン
が多い場合には有効なものとなる。また、この手法は、
例えば、符号化装置１がＴＴＣＭ又はＳＣＴＣＭによる
符号化を行うものであった場合や、符号化装置１におけ
る入力データ及び出力データをシンボル単位で復号する
場合等、入力ビット及び出力ビットをビット単位で分離
することができない場合には、極めて有効なものとな
る。
【０８９３】５−４−３ 全入出力パターン分の対数尤
度Ｉγに対する１時刻毎の正規化 Ｌｏｇ−ＢＣＪＲアルゴリズムにおいては、一般に、対
数尤度同士の差分値のみが結果に影響し、対数尤度の値
が大きいものほど重要度が高い。
【０８９４】しかしながら、対数尤度Ｉγは、算出され
る過程において、時刻の経過とともに値の分布に偏りを
生じ、一定時間の経過後には、対数尤度Ｉγを算出する
系が表現可能な値の範囲を超過してしまうことがある。
【０８９５】例えば、対数尤度Ｉγをハードウェアのよ
うに正値のみを扱う系により算出する場合には、対数尤
度Ｉγの値は、徐々に増大していき、一定時間の経過後
には、ハードウェアが表現可能な値の範囲を超過してし
まう。また、対数尤度Ｉγを浮動小数点演算を行う系の
ように負値のみを扱う系により算出する場合を考える
と、この場合には、対数尤度Ｉγの値は、徐々に減少し
ていき、一定時間の経過後には、ソフトウェアとして表
現可能な値の範囲を超過してしまう。このように、対数
尤度Ｉγが表現可能な値の範囲を超過してしまい、当該
表現可能な値の範囲を超過した対数尤度Ｉγは、クリッ
プされることになる。
【０８９６】そこで、軟出力復号回路９０は、対数尤度
Ｉγがクリップされ、適切な対数尤度同士の差分を表現
することが困難となることを回避するために、対数尤度
Ｉγの分布の偏りを是正するための正規化を行う。
【０８９７】具体的には、軟出力復号回路９０は、“５
−４−１”に示した手法によりあり得る全ての入出力パ
ターン分の対数尤度Ｉγを算出する場合には、以下のよ
うな正規化を行う。すなわち、軟出力復号回路９０は、
Ｉγ算出回路１５６におけるＩγ正規化回路２２２によ
って、情報・符号Ｉγ算出回路２２１により算出された
複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０
００），・・・，Ｉγ（１１／１１１）のうち、確率γ
が最大値を有するものに対応する対数尤度Ｉγを、とり
得る確率の最大値に対応する対数尤度に合わせるよう
に、各対数尤度Ｉγ（００／０００），Ｉγ（０１／０
００），・・・，Ｉγ（１１／１１１）に対して所定の
演算を施す。
【０８９８】具体的には、軟出力復号回路９０は、要素
復号器５０が対数尤度を負値として扱う場合、すなわ
ち、上述した定数ｓｇｎが“＋１”の場合には、図７９
に概略を示すように、Ｉγ算出回路１５６におけるＩγ
正規化回路２２２によって、情報・符号Ｉγ算出回路２
２１により算出された複数の対数尤度Ｉγ（００／００
０），Ｉγ（０１／０００），・・・，Ｉγ（１１／１
１１）のうち、最大値を有するものを、要素復号器５０
が表現可能な最大値に合わせるように、複数の対数尤度
Ｉγ（００／０００），Ｉγ（０１／０００），・・
・，Ｉγ（１１／１１１）のそれぞれに対して所定の値
を加算する。
【０８９９】例えば、Ｉγ正規化回路２２２は、ある時
刻に算出された複数の対数尤度Ｉγ（００／０００），
Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）
が、それぞれ、図８０（Ａ）に示す分布を呈しているも
のとしたとき、同図（Ｂ）に示すように、これらの対数
尤度Ｉγ（００／０００），Ｉγ（０１／０００），・
・・，Ｉγ（１１／１１１）のうち、最大値であるプロ
ット×で示す対数尤度Ｉγ（１１／１１１）を“０”と
するように、複数の対数尤度Ｉγ（００／０００），Ｉ
γ（０１／０００），・・・，Ｉγ（１１／１１１）の
それぞれに対して所定の値を加算する。
【０９００】また、軟出力復号回路９０は、要素復号器
５０が対数尤度を正値として扱う場合、すなわち、上述
した定数ｓｇｎが“−１”の場合には、Ｉγ算出回路１
５６におけるＩγ正規化回路２２２によって、情報・符
号Ｉγ算出回路２２１により算出された複数の対数尤度
Ｉγ（００／０００），Ｉγ（０１／０００），・・
・，Ｉγ（１１／１１１）のうち、最小値を有するもの
を、要素復号器５０が表現可能な最小値に合わせるよう
に、複数の対数尤度Ｉγ（００／０００），Ｉγ（０１
／０００），・・・，Ｉγ（１１／１１１）のそれぞれ
から所定の値を減算する。
【０９０１】例えば、Ｉγ正規化回路２２２は、ある時
刻に算出された複数の対数尤度Ｉγ（００／０００），
Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）
が、それぞれ、図８１（Ａ）に示す分布を呈しているも
のとしたとき、同図（Ｂ）に示すように、これらの対数
尤度Ｉγ（００／０００），Ｉγ（０１／０００），・
・・，Ｉγ（１１／１１１）のうち、最小値であるプロ
ット○で示す対数尤度Ｉγ（００／０００）を“０”と
するように、複数の対数尤度Ｉγ（００／０００），Ｉ
γ（０１／０００），・・・，Ｉγ（１１／１１１）の
それぞれから所定の値を減算する。
【０９０２】軟出力復号回路９０は、Ｉγ正規化回路２
２２によって、このような正規化を行った後、必要なダ
イナミックレンジに応じてクリッピングを行い、対数尤
度ＧＡ，ＧＢ０，ＧＢ１としてＩγ分配回路１５７に供
給する。
【０９０３】要素復号器５０は、Ｉγ正規化回路２２２
によって、１時刻毎にこのような正規化を行うことで、
Ｉγ算出回路１５６からＩγ分配回路１５７へと供給さ
れる対数尤度ＧＡ，ＧＢ０，ＧＢ１のビット数を削減す
ることができる。また、要素復号器５０は、値が大きく
重要度の高い対数尤度がクリップされる事態を招くこと
がなく、適切な対数尤度同士の差分を表現することが可
能となり、高精度の復号を行うことができる。
【０９０４】なお、要素復号器５０は、Ｉγ正規化回路
２２２を必ずしもＩγ算出回路１５６の内部に備える必
要はない。例えば、要素復号器５０は、Ｉγ分配回路１
５７の後段にＩγ正規化回路２２２を設けるようにして
もよい。勿論、この手法は、任意の符号の復号を実現す
る場合のみならず、固定符号を復号する場合にも有効な
ものである。
【０９０５】５−４−４ 少なくとも一部の入出力パタ
ーン分の対数尤度Ｉγに対する正規化 軟出力復号回路９０は、“５−４−２”に示した手法に
より少なくとも一部の入出力パターン分の対数尤度Ｉγ
を算出する場合には、以下のような正規化を行う。すな
わち、軟出力復号回路９０は、Ｉγ算出回路１５６にお
けるＩγ正規化回路２２２によって、情報・符号Ｉγ算
出回路２２１により算出された入力パターンに応じた複
数の対数尤度Ｉγのうち、確率γが最大値を有するもの
に対応する対数尤度Ｉγを、とり得る確率の最大値に対
応する対数尤度に合わせるように、各対数尤度Ｉγに対
して所定の演算を施す。
【０９０６】具体的には、軟出力復号回路９０は、要素
復号器５０が対数尤度を負値として扱う場合、すなわ
ち、上述した定数ｓｇｎが“＋１”の場合には、図８２
に概略を示すように、Ｉγ算出回路１５６におけるＩγ
正規化回路２２２によって、情報・符号Ｉγ算出回路２
２１により算出された入力パターンに応じた複数の対数
尤度Ｉγのうち、最大値を有するものを、要素復号器５
０が表現可能な最大値に合わせるように、複数の対数尤
度Ｉγのそれぞれに対して所定の値を加算するととも
に、情報・符号Ｉγ算出回路２２１により算出された出
力パターンに応じた複数の対数尤度Ｉγのうち、最大値
を有するものを、要素復号器５０が表現可能な最大値に
合わせるように、複数の対数尤度Ｉγのそれぞれに対し
て所定の値を加算し、正規化を行う。
【０９０７】また、軟出力復号回路９０は、要素復号器
５０が対数尤度を正値として扱う場合、すなわち、上述
した定数ｓｇｎが“−１”の場合には、Ｉγ算出回路１
５６におけるＩγ正規化回路２２２によって、情報・符
号Ｉγ算出回路２２１により算出された入力パターンに
応じた複数の対数尤度Ｉγのうち、最小値を有するもの
を、要素復号器５０が表現可能な最小値に合わせるよう
に、複数の対数尤度Ｉγのそれぞれに対して所定の値を
加算するとともに、情報・符号Ｉγ算出回路２２１によ
り算出された出力パターンに応じた複数の対数尤度Ｉγ
のうち、最小値を有するものを、要素復号器５０が表現
可能な最小値に合わせるように、複数の対数尤度Ｉγの
それぞれに対して所定の値を加算し、正規化を行う。
【０９０８】すなわち、軟出力復号回路９０は、入力パ
ターンに応じた対数尤度Ｉγと、出力パターンに応じた
対数尤度Ｉγとに対して、それぞれ、正規化を行う。
【０９０９】軟出力復号回路９０は、Ｉγ正規化回路２
２２によって、このような正規化を行った後、必要なダ
イナミックレンジに応じてクリッピングを行い、対数尤
度ＧＡ，ＧＢ０，ＧＢ１としてＩγ分配回路１５７に供
給する。
【０９１０】要素復号器５０は、Ｉγ正規化回路２２２
によって、１時刻毎にこのような正規化を行うことで、
最大値又は最小値を有する対数尤度Ｉγを探索する規模
を小さくすることができ、処理の高速化及び回路規模の
削減を図ることができる。そして、要素復号器５０は、
Ｉγ算出回路１５６からＩγ分配回路１５７へと供給さ
れる対数尤度ＧＡ，ＧＢ０，ＧＢ１のビット数を削減す
ることができ、値が大きく重要度の高い対数尤度がクリ
ップされる事態を招くことがなく、適切な対数尤度同士
の差分を表現することが可能となり、高精度の復号を行
うことができる。
【０９１１】ただし、この場合、符号構成によっては、
最終的な対数尤度Ｉγの最大値又は最小値が、要素復号
器５０が表現可能な最大値又は最小値に一致するとは限
らないが、全ての入出力パターンが現れる場合には、
“５−４−３”に示した手法による正規化と同等になる
ことから、性能が劣化することはない。
【０９１２】なお、要素復号器５０は、この場合におい
ても、Ｉγ正規化回路２２２を必ずしもＩγ算出回路１
５６の内部に備える必要はない。
【０９１３】５−５ 対数尤度Ｉα，Ｉβの算出 上述したＩα算出回路１５８及びＩβ算出回路１５９に
関する特徴である。また、特徴によっては、Ｉγ分配回
路１５７に関するものもある。要素復号器５０は、対数
尤度Ｉα，Ｉβを算出するにあたって、以下に示す９つ
の特徴を有する。
【０９１４】５−５−１ 対数尤度Ｉαと対数尤度Ｉγ
との和の算出 軟出力復号において、対数軟出力Ｉλを算出する際に
は、上式（５５）に示したように、対数尤度Ｉαと対数
尤度Ｉγとの和を予め求める必要がある。すなわち、軟
出力復号においては、通常、対数軟出力Ｉλを算出する
ために、対数尤度Ｉαと対数尤度Ｉγとの和を算出する
回路を別途備える必要がある。そのため、対数軟出力Ｉ
λを算出する回路の規模が増大する虞がある。
【０９１５】そこで、軟出力復号回路９０は、対数尤度
Ｉαを算出する過程で求められる対数尤度Ｉαと対数尤
度Ｉγとの和Ｉα＋Ｉγを、対数軟出力Ｉλの算出に流
用する。具体的には、軟出力復号回路９０は、上述した
ように、Ｉα算出回路１５８によって、算出した対数尤
度Ｉαをそのまま出力するのではなく、算出した対数尤
度Ｉαと対数尤度Ｉγとの和を出力する。すなわち、Ｉ
α算出回路１５８は、加算比較選択回路２４１，２４２
により対数尤度Ｉαを算出する過程で求められる対数尤
度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力する。
【０９１６】このようにすることによって、要素復号器
５０は、対数軟出力Ｉλを算出するために必要となる対
数尤度Ｉαと対数尤度Ｉγとの和を算出する回路を備え
る必要がなくなり、回路規模の削減を図ることができ
る。
【０９１７】５−５−２ パラレルパスに対する前処理 例えば先に図１７に示した畳み込み符号化器による符号
のように、トレリス上にパラレルパスが存在する符号を
復号したい場合がある。ここで、図１７に示した畳み込
み符号化器の場合を例とすると、トレリスは、先に図２
５に一例を示したように、各ステートから次時刻におけ
るステートへと２本１組のパラレルパスが４組到達する
構造となる。すなわち、この場合のトレリスは、各ステ
ートに８本のパスが到達する構造となる。
【０９１８】ここで、パラレルパスは、遷移元のステー
トが同一であり且つ遷移先のステートが同一であること
に着目する。すなわち、パラレルパスは、１本のパスと
して擬制できることに着目する。この点に着目すること
によって、軟出力復号回路９０は、トレリス上にパラレ
ルパスが存在する符号を復号する場合には、対数尤度Ｉ
α，Ｉβを算出する前に、予めパラレルパスに対応する
対数尤度Ｉγに対してｌｏｇ−ｓｕｍ演算を行う。具体
的には、軟出力復号回路９０は、上述したＩγ分配回路
１５７におけるＩβ０用パラレルパス処理回路２２
５1、Ｉβ１用パラレルパス処理回路２２５2及びＩα用
パラレルパス処理回路２２５3を備え、パラレルパスに
対応する対数尤度Ｉγに対してｌｏｇ−ｓｕｍ演算を行
い、パラレルパスを束ねる。
【０９１９】このようにすることによって、要素復号器
５０は、Ｉα算出回路１５８及びＩβ算出回路１５９の
処理の負担を軽減することができ、性能を劣化すること
なく処理の高速化を図ることができる。
【０９２０】なお、要素復号器５０は、Ｉγ分配回路１
５７にパラレルパスを束ねる機能を持たせているが、こ
の構成に限定される必要はない。すなわち、要素復号器
５０としては、対数尤度Ｉα，Ｉβの算出前に、パラレ
ルパスに対応する対数尤度Ｉγを束ねればよい。また、
ここでは、２本のパラレルパスを１組に束ねるものとし
て説明しているが、例えば４本といった任意の数のパラ
レルパスを１組に束ねるようにしてもよい。
【０９２１】５−５−３ 加算比較選択回路の共用 要素復号器５０は、任意の符号の復号を可能とするもの
であるが、入力ビット数をｋとしたとき、各符号を復号
するためには、対数尤度Ｉα，Ｉβを算出するために加
算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を
追加する処理を行う加算比較選択回路として、各ステー
トに２k本のパスが到達するトレリスに対応するものを
個別に備える必要がある。このような加算比較選択回路
は、一般に、要素符号化器に対する入力ビット数ｋが大
きい符号に対応するものほど、回路規模が増大し、処理
の負担が大きくなる。
【０９２２】ここで、先に図１４乃至図１７に示した４
種類の畳み込み符号化器による符号を復号する場合を考
える。この場合、図１４に示した畳み込み符号化器によ
る符号に対応する加算比較選択処理回路としては、各ス
テートから次時刻におけるステートへと２1＝２本のパ
スが到達する構造を有するトレリスに対応するものが必
要となる。また、図１５及び図１６に示した畳み込み符
号化器による符号に対応する加算比較選択処理回路とし
ては、各ステートから次時刻におけるステートへと２2
＝４本のパスが到達する構造を有するトレリスに対応す
るものが必要となる。さらに、図１７に示した畳み込み
符号化器による符号に対応する加算比較選択処理回路と
しては、各ステートから次時刻におけるステートへと２
3＝８本のパスが到達する構造を有するトレリスに対応
するものが必要となる。
【０９２３】ところで、図１７に示した畳み込み符号化
器による符号は、トレリス上にパラレルパスが存在する
ものである。このとき、“５−５−２”に示した手法に
よりパラレルパスを束ねた場合には、この符号のトレリ
スは、畳み込み符号化器におけるメモリ数ν＝２を用い
て、各ステートから次時刻におけるステートへと２ν＝
２2＝４本のパスが到達する構造を有するものと擬制す
ることができる。
【０９２４】そこで、軟出力復号回路９０は、要素符号
化器に対する入力ビット数がｋ＝３である符号に対応す
る加算比較選択回路を備えず、要素符号化器に対する入
力ビット数がｋ＝２＝νである符号に対応する加算比較
選択回路と共用する。
【０９２５】具体的には、軟出力復号回路９０は、Ｉα
算出回路１５８における加算比較選択回路として、要素
符号化器に対する入力ビット数がｋ＝１，２である符号
に対応する加算比較選択回路２４１，２４２のみを備え
るとともに、Ｉβ算出回路１５９における加算比較選択
回路としても、要素符号化器に対する入力ビット数がｋ
＝１，２である符号に対応する加算比較選択回路２８
３，２８４のみを備え、要素符号化器に対する入力ビッ
ト数がｋ＝３である符号に対する処理を、加算比較選択
回路２４２，２８４により行う。すなわち、軟出力復号
回路９０は、要素符号化器に対する入力ビット数がｋ＝
３であり且つメモリ数がν＝２＜ｋである符号であっ
て、トレリス上にパラレルパスが存在する符号に対応す
る加算比較選択回路の代わりに、要素符号化器に対する
入力ビット数がｋ＝２＝νである符号に対応する加算比
較選択回路を共用する。
【０９２６】このようにすることによって、要素復号器
５０は、要素符号化器に対する入力ビット数がｋ＝３で
ある符号に対応する加算比較選択回路を備える必要がな
く、回路規模の削減を図ることができる。
【０９２７】なお、ここでは、要素符号化器に対する入
力ビット数がｋ＝３である符号に対応する加算比較選択
回路を、要素符号化器に対する入力ビット数がｋ＝２で
ある符号に対応する加算比較選択回路と共用する例につ
いて説明したが、要素復号器５０としては、符号構成に
よっては、例えば、要素符号化器に対する入力ビット数
がｋ＝２である符号に対応する加算比較選択回路を、要
素符号化器に対する入力ビット数がｋ＝１である符号に
対応する加算比較選択回路と共用するといったように、
要素符号化器に対する入力ビット数が小さい符号に対応
する加算比較選択回路と共用することもできる。例え
ば、要素符号化器に対する入力ビット数がｋ＝３であ
り、各ステートから任意のステートに対して４本１組の
パラレルパスが２組到達しているような符号において、
これらの４本のパラレルパスを１組に束ねた場合には、
要素符号化器に対する入力ビット数がｋ＝１である符号
に対応する加算比較選択回路と共用することができる。
すなわち、要素復号器５０は、要素符号化器に対する入
力ビット数がｋ1であり且つメモリ数がν＜ｋ1である符
号であって、トレリス上にパラレルパスが存在する符号
に対応する加算比較選択回路を、要素符号化器に対する
入力ビット数がｋ2＜ｋ1であり且つメモリ数がνである
符号に対応する加算比較選択回路と共用することができ
るものである。
【０９２８】５−５−４ 対数軟出力Ｉλの算出用の対
数尤度Ｉγの出力 さて、“５−５−２”に示した手法によりパラレルパス
を束ねた場合には、Ｉα算出回路１５８及びＩβ算出回
路１５９における加算比較選択回路の処理が簡易なもの
となり、処理の高速化の面で有効であることは、上述し
た通りであるが、最終的に必要な結果である対数軟出力
Ｉλを算出するためには、各パラレルパスに対応する個
別のメトリックが必要となる。すなわち、軟出力復号に
おいては、対数軟出力Ｉλを算出する際には、パラレル
パスを束ねた場合の対数尤度Ｉγを、そのまま用いるこ
とはできない。
【０９２９】そこで、軟出力復号回路９０は、トレリス
上にパラレルパスが存在する符号を復号する場合であっ
て、パラレルパスを束ねた場合には、対数軟出力Ｉλを
算出するために用いる対数尤度Ｉγを別途出力する。具
体的には、軟出力復号回路９０は、Ｉγ分配回路１５７
におけるＩα用Ｉγ分配回路２２４3により分配して得
られた対数尤度ＰＧＡを、Ｉα用パラレルパス処理回路
２２５3に供給するとともに、対数尤度ＤＧＡＢとして
別途出力する。
【０９３０】このようにすることによって、要素復号器
５０は、復号結果に影響を与えることなく、パラレルパ
スを束ねることが可能となり、結果として、Ｉα算出回
路１５８及びＩβ算出回路１５９の処理の負担を軽減
し、性能を劣化することなく処理の高速化を図ることが
可能となる。すなわち、要素復号器５０は、パラレルパ
スを束ねる際には、必然的に、対数軟出力Ｉλを算出す
るために用いる対数尤度Ｉγを別途出力することにな
る。
【０９３１】５−５−５ パラレルパスに対する対数尤
度Ｉαと対数尤度Ｉγとの和の算出 “５−５−１”に示したように、対数軟出力Ｉλを算出
するために、対数尤度Ｉαを算出する過程で求められる
対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力す
ることは、回路規模の削減の面から有効であるが、トレ
リス上にパラレルパスが存在する符号を復号するにあた
っては、“５−５−１”に示した手法により求めた対数
尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを、そのまま
出力することはできない。
【０９３２】そこで、軟出力復号回路９０は、トレリス
上にパラレルパスが存在する符号を復号する場合であっ
て、パラレルパスを束ねた場合には、対数尤度Ｉαを算
出するための加算比較選択回路とは別に、対数尤度Ｉα
と対数尤度Ｉγとの和Ｉα＋Ｉγを算出する回路を備
え、この算出結果を対数軟出力Ｉλの算出に用いる。具
体的には、軟出力復号回路９０は、Ｉα算出回路１５８
におけるＩα＋Ｉγ算出回路２４３を備え、このＩα＋
Ｉγ算出回路２４３によって、加算比較選択回路２４２
により算出される対数尤度Ｉαと、Ｉγ分配回路１５７
によりパラレルパスを束ねない状態で得られる対数尤度
Ｉγとを加算し、この和を対数軟出力Ｉλの算出に用い
る。
【０９３３】このようにすることによって、要素復号器
５０は、復号結果に影響を与えることなく、パラレルパ
スを束ねることが可能となり、結果として、Ｉα算出回
路１５８及びＩβ算出回路１５９の処理の負担を軽減
し、性能を劣化することなく処理の高速化を図ることが
可能となる。すなわち、要素復号器５０は、パラレルパ
スを束ねる際には、必然的に、対数軟出力Ｉλを算出す
るために用いる対数尤度Ｉαと対数尤度Ｉγとの和を別
途算出することになる。
【０９３４】５−５−６ 符号構成に応じた対数尤度の
選択 先に“５−１−２”に示したように、ボーゼンクラフト
型の畳み込み符号化器においては、遅延素子に対して時
系列にデータが保持されることから、遷移先のステート
が限定され、トレリスに一意性が存在する。
【０９３５】そこで、軟出力復号回路９０は、ボーゼン
クラフト型の畳み込み符号を復号する場合には、トレリ
スの一意性を利用して、畳み込み符号化器のメモリ数が
可変となる場合にも容易に復号できる機能を備える。具
体的には、軟出力復号回路９０は、先に示した図３４、
図３６、図３９及び図４０には図示していないが、Ｉα
算出回路１５８における加算比較選択回路２４１，２４
２と、Ｉβ算出回路１５９における加算比較選択回路２
８３，２８４との内部に、処理を行う対数尤度Ｉα，Ｉ
βを選択するセレクタを備える。
【０９３６】例えば、先に図１４に示した畳み込み符号
化器のように、メモリ数が“１”、“２”、“３”、
“４”の間で可変となる畳み込み符号化器におけるトレ
リスの一例を、メモリ数に応じてそれぞれ、図８３
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。すなわち、同
図（Ａ）に示すトレリスは、メモリ数が“１”の場合の
一例であり、同図（Ｂ）に示すトレリスは、メモリ数が
“２”の場合の一例であり、同図（Ｃ）に示すトレリス
は、メモリ数が“３”の場合の一例であり、同図（Ｄ）
に示したトレリスは、メモリ数が“４”の場合の一例で
ある。
【０９３７】これらの４つのトレリスにおいてステート
番号が“０”のステートを合わせ、各トレリスを重ねる
と、図８４に示すようになる。同図において、実線で示
す枝は、図８３（Ａ）に示したトレリス上の枝であり、
破線で示す枝は、図８３（Ｂ）に示したトレリス上の枝
であり、一点鎖線で示す枝は、図８３（Ｃ）に示したト
レリス上の枝であり、二点鎖線で示す枝は、図８３
（Ｄ）に示したトレリス上の枝である。
【０９３８】図８４からわかるように、ステート番号が
“０”、“１”のステートに到達する枝は、４通りの枝
が重なったものと、４通りの枝が互いに異なるステート
から到達するものとがある。したがって、畳み込み符号
化器のメモリ数を可変にした場合には、メモリ数に応じ
て、互いに異なるステートから到達する４本の枝のうち
の１本を選択すればよい。
【０９３９】また、ステート番号が“２”、“３”のス
テートに到達する枝は、３通りの枝が重なったものと、
３通りの枝が互いに異なるステートから到達するものと
がある。したがって、畳み込み符号化器のメモリ数を可
変にした場合には、メモリ数に応じて、互いに異なるス
テートから到達する３本の枝のうちの１本を選択すれば
よい。
【０９４０】さらに、ステート番号が“４”、“５”、
“６”、“７”のステートに到達する枝は、２通りの枝
が重なったものと、２通りの枝が互いに異なるステート
から到達するものとがある。したがって、畳み込み符号
化器のメモリ数を可変にした場合には、メモリ数に応じ
て、互いに異なるステートから到達する２本の枝のうち
の１本を選択すればよい。
【０９４１】また、ステート番号が“８”以降のステー
トに到達する枝は、図８３（Ｄ）に示した畳み込み符号
化器によるもののみであることから、枝の選択動作を行
う必要はない。
【０９４２】これらのことを考慮すると、上述した１６
個のｌｏｇ−ｓｕｍ演算回路２４５ nを有する加算比較
選択回路２４１としては、例えば図８５に概略を示すよ
うに、４つのセレクタ５４０1，５４０2，５４０3，５
４０4を有し、次時刻における対数尤度ＡＬを算出する
際に、前時刻において算出した対数尤度ＡＬを選択すれ
ばよいことになる。
【０９４３】すなわち、加算比較選択回路２４１は、セ
レクタ５４０1によって、メモリ数情報ＭＮに基づい
て、前時刻において算出された対数尤度ＡＬのうち、遷
移元のステート番号が“１”であるステートに対応する
対数尤度ＡＬ０１、遷移元のステート番号が“２”であ
るステートに対応する対数尤度ＡＬ０２、遷移元のステ
ート番号が“４”であるステートに対応する対数尤度Ａ
Ｌ０４、遷移元のステート番号が“８”であるステート
に対応する対数尤度ＡＬ０８のうちの一の対数尤度を選
択する。セレクタ５４０1は、例えば、要素符号化器が
メモリ数が“１”のものであった場合には、対数尤度Ａ
Ｌ０１を選択し、要素符号化器がメモリ数が“２”のも
のであった場合には、対数尤度ＡＬ０２を選択し、要素
符号化器がメモリ数が“３”のものであった場合には、
対数尤度ＡＬ０４を選択し、要素符号化器がメモリ数が
“４”のものであった場合には、対数尤度ＡＬ０８を選
択する。ｌｏｇ−ｓｕｍ演算回路２４５1，２４５2に
は、対数尤度ＡＬ００が対数尤度Ａ０として供給される
とともに、セレクタ５４０1により選択された対数尤度
が対数尤度Ａ１として供給される。
【０９４４】また、加算比較選択回路２４１は、セレク
タ５４０2によって、メモリ数情報ＭＮに基づいて、前
時刻において算出された対数尤度ＡＬのうち、遷移元の
ステート番号が“３”であるステートに対応する対数尤
度ＡＬ０３、遷移元のステート番号が“５”であるステ
ートに対応する対数尤度ＡＬ０５、遷移元のステート番
号が“９”であるステートに対応する対数尤度ＡＬ０９
のうちの一の対数尤度を選択する。セレクタ５４０
2は、例えば、要素符号化器がメモリ数が“２”のもの
であった場合には、対数尤度ＡＬ０３を選択し、要素符
号化器がメモリ数が“３”のものであった場合には、対
数尤度ＡＬ０５を選択し、要素符号化器がメモリ数が
“４”のものであった場合には、対数尤度ＡＬ０９を選
択する。ｌｏｇ−ｓｕｍ演算回路２４５3，２４５4に
は、対数尤度ＡＬ０１が対数尤度Ａ０として供給される
とともに、セレクタ５４０2により選択された対数尤度
が対数尤度Ａ１として供給される。
【０９４５】さらに、加算比較選択回路２４１は、セレ
クタ５４０3によって、メモリ数情報ＭＮに基づいて、
前時刻において算出された対数尤度ＡＬのうち、遷移元
のステート番号が“６”であるステートに対応する対数
尤度ＡＬ０６、遷移元のステート番号が“１０”である
ステートに対応する対数尤度ＡＬ１０のうちの一の対数
尤度を選択する。セレクタ５４０3は、例えば、要素符
号化器がメモリ数が“３”のものであった場合には、Ａ
Ｌ０６を選択し、要素符号化器がメモリ数が“４”のも
のであった場合には、ＡＬ１０を選択する。ｌｏｇ−ｓ
ｕｍ演算回路２４５5，２４５6には、対数尤度ＡＬ０２
が対数尤度Ａ０として供給されるとともに、セレクタ５
４０3により選択された対数尤度が対数尤度Ａ１として
供給される。
【０９４６】さらにまた、加算比較選択回路２４１は、
セレクタ５４０4によって、メモリ数情報ＭＮに基づい
て、前時刻において算出された対数尤度ＡＬのうち、遷
移元のステート番号が“７”であるステートに対応する
対数尤度ＡＬ０７、遷移元のステート番号が“１１”で
あるステートに対応する対数尤度ＡＬ１１のうちの一の
対数尤度を選択する。セレクタ５４０4は、例えば、要
素符号化器がメモリ数が“３”のものであった場合に
は、ＡＬ０７を選択し、要素符号化器がメモリ数が
“４”のものであった場合には、ＡＬ１１を選択する。
ｌｏｇ−ｓｕｍ演算回路２４５7，２４５8には、対数尤
度ＡＬ０３が対数尤度Ａ０として供給されるとともに、
セレクタ５４０4により選択された対数尤度が対数尤度
Ａ１として供給される。
【０９４７】このように、軟出力復号回路９０は、加算
比較選択回路内にセレクタを備えることによって、メモ
リ数が可変となるボーゼンクラフト型の畳み込み符号を
復号することができる。すなわち、軟出力復号回路９０
は、ボーゼンクラフト型の畳み込み符号のトレリスの一
意性を利用することによって、メモリ数に応じた符号の
トレリスを効率よく重ねることができることから、メモ
リ数が可変となる符号の復号を可能とする要素復号器５
０を容易に実現することができる。
【０９４８】なお、ここでは、Ｉα算出回路１５８にお
ける加算比較選択回路２４１を例にあげて説明したが、
要素復号器５０は、加算比較選択回路２４２や、Ｉβ算
出回路１５９における加算比較選択回路２８３，２８４
においても、同様の機能を備えるものである。
【０９４９】また、上述した例では、最大で４対１の選
択を行うセレクタを備えるものとして説明したが、トレ
リスの重ね方には任意性があり、この重ね方によって
は、セレクタの規模を小さくすることも可能である。
【０９５０】５−５−７ 対数尤度Ｉα，Ｉβに対する
正規化 対数尤度Ｉα，Ｉβは、上述した対数尤度Ｉγと同様
に、算出される過程において、時刻の経過とともに値の
分布に偏りを生じ、一定時間の経過後には、対数尤度Ｉ
α，Ｉβを算出する系が表現可能な値の範囲を超過して
しまうことがある。
【０９５１】そこで、軟出力復号回路９０は、対数尤度
Ｉα，Ｉβの分布の偏りを是正するための正規化を行
う。
【０９５２】この正規化の第１の方法としては、“５−
４−３”に示した対数尤度Ｉγに対する正規化方法と同
様に、要素復号器５０が対数尤度を負値として扱う場
合、すなわち、上述した定数ｓｇｎが“＋１”の場合に
は、Ｉα算出回路１５８におけるＩα正規化回路２５
０，２７２及びＩβ算出回路１５９におけるＩβ０正規
化回路２９１，３０８等によって、１時刻毎に、算出さ
れた複数の対数尤度Ｉα，Ｉβのうち、最大値を有する
ものを、要素復号器５０が表現可能な最大値に合わせる
ように、複数の対数尤度Ｉα，Ｉβのそれぞれに対して
所定の値を加算するものが考えられる。また、正規化の
第１の方法としては、要素復号器５０が対数尤度を正値
として扱う場合、すなわち、上述した定数ｓｇｎが“−
１”の場合には、Ｉα算出回路１５８におけるＩα正規
化回路２５０，２７２及びＩβ算出回路１５９における
Ｉβ０正規化回路２９１，３０８等によって、１時刻毎
に、算出された複数の対数尤度Ｉα，Ｉβのうち、最小
値を有するものを、要素復号器５０が表現可能な最小値
に合わせるように、複数の対数尤度Ｉα，Ｉβのそれぞ
れから所定の値を減算するものが考えられる。
【０９５３】この第１の方法による正規化を行うＩα算
出回路１５８におけるｌｏｇ−ｓｕｍ演算回路２４
５n，２５６nと、Ｉβ算出回路１５９におけるｌｏｇ−
ｓｕｍ演算回路２８６n，２９２nとは、図８６に概略を
示すｌｏｇ−ｓｕｍ演算回路５５０のように表すことが
できる。すなわち、ｌｏｇ−ｓｕｍ演算回路５５０は、
対数尤度Ｉγと１時刻前に算出された対数尤度Ｉα，Ｉ
βとを、加算器５５１により加算し、得られたデータか
ら補正項算出回路５５２により補正項の値を算出する。
そして、ｌｏｇ−ｓｕｍ演算回路５５０は、加算器５３
３によって、加算器５５１からのデータと補正項算出回
路５５２からのデータとを加算し、正規化回路５５４に
よって、加算器５５３からのデータに基づく判定情報Ｊ
Ｄに基づいて、上述した正規化を行う。正規化されたデ
ータは、レジスタ５５５により１時刻分だけ遅延され、
対数尤度Ｉα，Ｉβとして、加算器５５１に供給される
とともに、外部に出力される。
【０９５４】ここで、対数尤度Ｉαの正規化を行う場合
について説明するために、１時刻前に算出された対数尤
度Ｉαと対数尤度Ｉγのダイナミックレンジを、それぞ
れ、ａ,ｇと表すものとすると、正規化回路５５４は、
図８７に示すような正規化を行うことになる。なお、こ
こでは、要素復号器５０が表現可能な最大値又は最小値
を“０”とする。
【０９５５】このとき、加算器５５１により算出された
対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγのダイナ
ミックレンジは、同図に示すように、ａ＋ｇで表され
る。このときの対数尤度Ｉαと対数尤度Ｉγとの和Ｉα
＋Ｉγの最大値又は最小値をＭ１と表す。続いて、補正
項算出回路５５２及び加算器５５３による処理を経て得
られたｌｏｇ−ｓｕｍ演算後のデータのダイナミックレ
ンジは、ｌｏｇ−ｓｕｍ演算によるダイナミックレンジ
は増加しないことから、ａ＋ｇで表される。このときの
データの最大値又は最小値をＭ２と表す。
【０９５６】正規化回路５５４は、ｌｏｇ−ｓｕｍ演算
後のデータの最大値又は最小値Ｍ２を“０”とするよう
な正規化を行うとともに、ダイナミックレンジがａ以上
の値をクリップする。このとき、正規化回路５５４は、
判定情報ＪＤに基づいて、ｌｏｇ−ｓｕｍ演算後のデー
タに対して加算又は減算すべき値を求め、正規化を行
う。また、正規化回路５５４は、対数尤度Ｉβに対して
も同様の正規化を行う。
【０９５７】軟出力復号回路９０は、このような正規化
を１時刻毎に行うことによって、値が大きく重要度の高
い対数尤度がクリップされる事態を招くことがなく、適
切な対数尤度同士の差分を表現することが可能となり、
高精度の復号を行うことができる。特に、軟出力復号回
路９０は、値が最大又は最小の対数尤度を“０”とする
正規化を行う場合には、対数尤度が負値又は正値のみを
とることから、正方向又は負方向の表現を必要とせず、
必要なダイナミックレンジを最小限に抑えることがで
き、回路規模の削減を図ることができる。
【０９５８】また、軟出力復号回路９０は、他の正規化
方法を用いることもできる。すなわち、軟出力復号回路
９０は、第２の方法として、Ｉα算出回路１５８におけ
るＩα正規化回路２５０，２７２及びＩβ算出回路１５
９におけるＩβ０正規化回路２９１，３０８等によっ
て、算出された複数の対数尤度Ｉα，Ｉβのうち、確率
が最大のメトリックに対応する対数尤度Ｉα，Ｉβが所
定の値を超過したときに、複数の対数尤度Ｉα，Ｉβの
それぞれに対して、当該所定の値を用いた演算を行う。
【０９５９】具体的には、軟出力復号回路９０は、要素
復号器５０が対数尤度を負値として扱う場合、すなわ
ち、上述した定数ｓｇｎが“＋１”の場合には、Ｉα算
出回路１５８におけるＩα正規化回路２５０，２７２及
びＩβ算出回路１５９におけるＩβ０正規化回路２９
１，３０８等によって、算出された複数の対数尤度Ｉ
α，Ｉβのうち、最大値を有するものが所定の値を超過
したときに、複数の対数尤度Ｉα，Ｉβのそれぞれに対
して所定の値を加算し、要素復号器５０が対数尤度を正
値として扱う場合、すなわち、上述した定数ｓｇｎが
“−１”の場合には、Ｉα算出回路１５８におけるＩα
正規化回路２５０，２７２及びＩβ算出回路１５９にお
けるＩβ０正規化回路２９１，３０８等によって、算出
された複数の対数尤度Ｉα，Ｉβのうち、最小値を有す
るものが所定の値を超過したときに、複数の対数尤度Ｉ
α，Ｉβのそれぞれから所定の値を減算する。
【０９６０】特に、軟出力復号回路９０は、所定の値と
して、ダイナミックレンジの１／２を採用することによ
って、正規化処理が非常に簡易なものとなる。
【０９６１】これについて、先に図８６に示したｌｏｇ
−ｓｕｍ演算回路５５０を用いて説明する。ここで、対
数尤度Ｉγのダイナミックレンジをｇと表し、１時刻前
に算出された対数尤度Ｉαのダイナミックレンジがａで
表され、且つ、この対数尤度Ｉαのダイナミックレンジ
をｘ＞ａだけ確保してあるものとし、確率が最大のメト
リックに対応する最大値又は最小値を有する対数尤度Ｉ
αの値をｚ＜ｘ／２と表すものとすると、正規化回路５
５４は、図８８に示すような正規化を行うことになる。
【０９６２】このとき、加算器５５１により算出された
対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγのダイナ
ミックレンジは、上述したように、ｘ＋ｇで表される。
また、このときの対数尤度Ｉαと対数尤度Ｉγとの和Ｉ
α＋Ｉγの最大値又は最小値は、ｚ＋ｇとｘとのうちの
値が小さい方であるｍｉｎ（ｚ＋ｇ，ｘ）で表される。
続いて、補正項算出回路５５２及び加算器５５３による
処理を経て得られたｌｏｇ−ｓｕｍ演算後のデータのダ
イナミックレンジは、ｌｏｇ−ｓｕｍ演算によるダイナ
ミックレンジは増加しないことから、ｘ＋ｇで表され
る。このときのデータの最大値又は最小値は、最大で補
正項の最大値であるｌｏｇ２（２の自然対数値）だけ変
化することから、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２で表
される。
【０９６３】正規化回路５５４は、ｍｉｎ（ｚ＋ｇ，
ｘ）＋ｌｏｇ２の値が、対数尤度Ｉαのダイナミックレ
ンジｘの１／２であるｘ／２を超過したと判定した場合
には、ｌｏｇ−ｓｕｍ演算後のデータから、ｘ／２だけ
減算して正規化を行うとともに、ダイナミックレンジが
ｘ以上の値をクリップする。このときのデータの最大値
又は最小値は、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２−ｘ／
２で表される。正規化回路５５４は、対数尤度Ｉβに対
しても同様の正規化を行う。
【０９６４】ここで、ｌｏｇ−ｓｕｍ演算後のデータか
ら対数尤度Ｉαのダイナミックレンジの１／２の値を減
算するということは、ｌｏｇ−ｓｕｍ演算後のデータの
最上位ビットを反転することに他ならない。すなわち、
正規化回路５５４は、最上位ビットが“１”となったｌ
ｏｇ−ｓｕｍ演算後のデータに対して、最上位ビットを
反転して“０”とするような処理を行うことによって、
正規化を行うことができる。
【０９６５】このように、軟出力復号回路９０は、算出
された複数の対数尤度Ｉα，Ｉβのうち、確率が最大の
メトリックに対応する対数尤度Ｉα，Ｉβが所定の値を
超過したと判定したときに、複数の対数尤度Ｉα，Ｉβ
のそれぞれに対して、当該所定の値を用いた演算を行
い、正規化を行うこともできる。この場合、軟出力復号
回路９０は、所定の値として、対数尤度Ｉα，Ｉβのダ
イナミックレンジの１／２の値とすることによって、最
上位ビットを反転するだけでよく、簡易な回路構成の下
に正規化を行うことができる。
【０９６６】さらに、軟出力復号回路９０は、さらに他
の正規化方法を用いることもできる。すなわち、軟出力
復号回路９０は、第３の方法として、Ｉα算出回路１５
８におけるＩα正規化回路２５０，２７２及びＩβ算出
回路１５９におけるＩβ０正規化回路２９１，３０８等
によって、算出された複数の対数尤度Ｉα，Ｉβのう
ち、確率が最大のメトリックに対応する対数尤度Ｉα，
Ｉβが所定の値を超過したときに、次のタイムスロット
において、上述した第２の方法と同様に、複数の対数尤
度Ｉα，Ｉβのそれぞれに対して、当該所定の値を用い
た加算又は減算を行う。
【０９６７】この第３の方法による正規化を行うＩα算
出回路１５８におけるｌｏｇ−ｓｕｍ演算回路２４
５n，２５６nと、Ｉβ算出回路１５９におけるｌｏｇ−
ｓｕｍ演算回路２８６n，２９２nとは、図８９に概略を
示すｌｏｇ−ｓｕｍ演算回路５６０のように表すことが
できる。すなわち、ｌｏｇ−ｓｕｍ演算回路５６０は、
対数尤度Ｉγと１時刻前に算出された対数尤度Ｉα，Ｉ
βとを、加算器５６１により加算し、得られたデータか
ら補正項算出回路５６２により補正項の値を算出し、加
算器５６３によって、加算器５６１からのデータと補正
項算出回路５６２からのデータとを加算する。そして、
ｌｏｇ−ｓｕｍ演算回路５６０は、正規化回路５６４に
よって、レジスタ５６５からのデータに基づく判定情報
ＪＤに基づいて、上述した正規化を行う。正規化された
データは、レジスタ５６５により１時刻分だけ遅延さ
れ、対数尤度Ｉα，Ｉβとして、加算器５６１に供給さ
れるとともに、外部に出力される。すなわち、ｌｏｇ−
ｓｕｍ演算回路５６０は、レジスタ５６５から読み出さ
れたデータが所定の値を超過したと判定されると、次の
タイムスロットにおいて、正規化回路５６４による正規
化を行う。
【０９６８】ここで、対数尤度Ｉγのダイナミックレン
ジをｇと表し、１時刻前に算出された対数尤度Ｉαのダ
イナミックレンジがａで表され、且つ、この対数尤度Ｉ
αのダイナミックレンジをｘ＞ａだけ確保してあるもの
とし、確率が最大のメトリックに対応する最大値又は最
小値を有する対数尤度Ｉαの値をｚ＜ｘ／２と表すもの
とすると、正規化回路５６４は、図９０に示すような正
規化を行うことになる。
【０９６９】このとき、加算器５６１により算出された
対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγのダイナ
ミックレンジは、上述したように、ｘ＋ｇで表される。
また、このときの対数尤度Ｉαと対数尤度Ｉγとの和Ｉ
α＋Ｉγの最大値又は最小値も、上述したように、ｍｉ
ｎ（ｚ＋ｇ，ｘ）で表される。続いて、補正項算出回路
５６２及び加算器５６３による処理を経て得られたｌｏ
ｇ−ｓｕｍ演算後のデータのダイナミックレンジは、ｌ
ｏｇ−ｓｕｍ演算によるダイナミックレンジは増加しな
いことから、ｘ＋ｇで表される。このときのデータの最
大値又は最小値は、最大で補正項の最大値であるｌｏｇ
２だけ変化することから、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏ
ｇ２で表される。
【０９７０】正規化回路５６４は、ｍｉｎ（ｚ＋ｇ，
ｘ）＋ｌｏｇ２の値が、所定の値、例えば対数尤度Ｉα
のダイナミックレンジｘの１／２であるｘ／２を超過し
たと判定した場合には、次のタイムスロットにおけるｌ
ｏｇ−ｓｕｍ演算後のデータから、ｘ／２だけ減算して
正規化を行う。このときのデータの最大値又は最小値
は、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２で表される。正規
化回路５６４は、対数尤度Ｉβに対しても同様の正規化
を行う。
【０９７１】軟出力復号回路９０は、このような正規化
を行うことによって、正規化するか否かの判定をｌｏｇ
−ｓｕｍ演算の直後に行う必要がなく、正規化処理の高
速化を図ることができる。
【０９７２】５−５−８ ｌｏｇ−ｓｕｍ補正における
補正項の算出 ｌｏｇ−ｓｕｍ補正における補正項を算出する際には、
通常、入力した２つのデータの差分値の大小を比較する
ことで当該差分値の絶対値を算出し、この絶対値に対応
する補正項の値を算出する。すなわち、ｌｏｇ−ｓｕｍ
演算を行うｌｏｇ−ｓｕｍ演算回路５７０は、図９１に
概略を示すように、差分器５７１1によって、入力した
データＡＭ０とデータＡＭ１との差分値を算出するとと
もに、差分器５７１2によって、データＡＭ１とデータ
ＡＭ０との差分値を算出し、これと同時に、比較回路５
７２によって、データＡＭ０とデータＡＭ１との大小を
比較し、この比較結果に基づいて、セレクタ５７３によ
って、差分器５７１1，５７１2からの２つのデータのう
ち、いずれか一方を選択し、この選択されたデータに対
応する補正項の値をルックアップテーブル５７４から読
み出す。そして、ｌｏｇ−ｓｕｍ演算回路５７０は、加
算器５７５によって、補正項の値を示すデータＤＭと、
データＡＭ０とデータＡＭ１とのうちのいずれか一方で
あるデータＳＡＭとを加算する。
【０９７３】ここで、ｌｏｇ−ｓｕｍ演算回路５７０に
おいては、比較回路５７２によるデータＡＭ０とデータ
ＡＭ１との大小比較が、通常、他の各部の処理に比較し
て時間を要すことから、結果的に、データＳＡＭを求め
るのに比較してデータＤＭを求めるのに時間を要し、大
きな遅延を招くことがある。
【０９７４】そこで、軟出力復号回路９０は、先に図３
５に示したように、入力した２つのデータの差分値の絶
対値を算出してから補正項の値を求めるのではなく、２
つの差分値に対応する複数の補正項の値を算出し、その
中から適切なものを選択する。すなわち、軟出力復号回
路９０は、入力した２つのデータの差分値の大小比較
と、補正項の値の算出とを並列的に行う。
【０９７５】このようなｌｏｇ−ｓｕｍ演算を行うｌｏ
ｇ−ｓｕｍ演算回路５８０は、図９２に概略を示すよう
に、差分器５８１1によって、入力したデータＡＭ０と
データＡＭ１との差分値を算出するとともに、差分器５
８１2によって、データＡＭ１とデータＡＭ０との差分
値を算出し、差分器５８１1からのデータに対応する補
正項の値をルックアップテーブル５８２1から読み出す
とともに、差分器５８１2からのデータに対応する補正
項の値をルックアップテーブル５８２2から読み出す。
これと同時に、ｌｏｇ−ｓｕｍ演算回路５８０は、上述
したＩα算出回路１５８における選択用制御信号生成回
路２５３に対応する比較回路５８３によって、データＡ
Ｍ０とデータＡＭ１との大小を比較し、この比較結果に
基づいて、セレクタ５８４によって、ルックアップテー
ブル５８２1，５８２2からの２つのデータのうち、いず
れか一方を選択し、加算器５８５によって、この選択さ
れたデータＤＭと、データＡＭ０とデータＡＭ１とのう
ちのいずれか一方であるデータＳＡＭとを加算する。
【０９７６】このように、軟出力復号回路９０は、２つ
の差分値に対応する複数の補正項の値を算出し、その中
から適切なものを選択することによって、対数尤度Ｉ
α，Ｉβを高速に求めることが可能となる。
【０９７７】５−５−９ ｌｏｇ−ｓｕｍ演算における
選択用の制御信号の生成 ｌｏｇ−ｓｕｍ補正における補正項を算出する際には、
上述したＩα算出回路１５８における選択用制御信号生
成回路２５３のように、２つのデータの大小を比較する
判定文を作成して選択用の制御信号を生成する必要があ
る。具体的には、選択用制御信号生成回路２５３により
作成される制御信号ＳＥＬの判定文は、次式（５６）に
示すように、データＡＭ０，ＡＭ１の大小関係を示すも
のとなる。
【０９７８】
【数５６】
【０９７９】また、ｌｏｇ−ｓｕｍ補正における補正項
は、上述したように、所定の値に漸近する性質を有して
いることから、変数となる２つのデータの差分値の絶対
値は、所定の値にクリップされるべきである。具体的に
は、選択用制御信号生成回路２５３により作成される制
御信号ＳＬの判定文は、次式（５７）に示すように、デ
ータＡＭ０，ＡＭ１の差分値の絶対値と、所定の値との
大小関係を示すものとなる。
【０９８０】
【数５７】
【０９８１】ここで、データＡＭ０，ＡＭ１が、それぞ
れ、１２ビットからなるものとすると、選択用制御信号
生成回路２５３は、少なくとも１２ビットの比較回路を
有することになり、回路規模の増大を招くとともに、処
理の遅延を招く。
【０９８２】そこで、選択用制御信号生成回路２５３
は、少なくともデータＡＭ０，ＡＭ１に基づいて、メト
リックの上位ビットと下位ビットとを分割して、選択用
の判定文を作成することによって、制御信号ＳＥＬ，Ｓ
Ｌを生成する。すなわち、選択用制御信号生成回路２５
３は、データＡＭ０，ＡＭ１のそれぞれを上位ビットと
下位ビットとに分割し、データＡＭ０，ＡＭ１の大小を
比較する判定文を作成する。
【０９８３】まず、上式（５６）に示した判定文からな
る制御信号ＳＥＬを生成することを考える。
【０９８４】補正項算出回路２４７は、データＡＭ０，
ＡＭ１が例えば１２ビットからなるものとすると、デー
タＡＭ０の下位６ビットのデータの最上位ビットに
“１”を付したものと、データＡＭ１の下位６ビットの
データの最上位ビットに“０”を付したものとの差分を
とる。これと同時に、補正項算出回路２４７は、データ
ＡＭ０の下位６ビットのデータの最上位ビットに“０”
を付したものと、データＡＭ１の下位６ビットのデータ
の最上位ビットに“１”を付したものとの差分をとる。
選択用制御信号生成回路２５３は、データＡＭ０，ＡＭ
１の他に、これらの差分値ＤＡ１，ＤＡ０を用いて、次
式（５８）に示すような判定文を作成し、制御信号ＳＥ
Ｌを生成する。
【０９８５】
【数５８】
【０９８６】まず、補正項算出回路２４７は、選択用制
御信号生成回路２５３によって、データＡＭ０，ＡＭ１
の上位６ビットＡＭ０［１１：６］，ＡＭ１［１１：
６］の大小比較を行うことによって、データＡＭ０，Ａ
Ｍ１の大小関係を判別する。すなわち、データＡＭ０，
ＡＭ１の上位６ビットＡＭ０［１１：６］，ＡＭ１［１
１：６］の大小関係は、そのまま、データＡＭ０，ＡＭ
１の大小関係を表すものに他ならない。そのため、選択
用制御信号生成回路２５３は、（ＡＭ０［１１：６］＞
ＡＭ１［１１：６］）という判定文を作成する。
【０９８７】また、補正項算出回路２４７は、差分値Ｄ
Ａ１を求めることによって、データＡＭ０，ＡＭ１の下
位６ビットの大小関係を求めることができる。すなわ
ち、差分値ＤＡ１の最上位ビットが“１”であること
は、データＡＭ０の下位６ビットの方がデータＡＭ１の
下位６ビットよりも大きいことに他ならない。この条件
の下で、ＡＭ１≦ＡＭ０が成立する場合を考えると、デ
ータＡＭ０の上位６ビットの方がデータＡＭ１の上位６
ビットよりも大きい場合と、データＡＭ０の上位６ビッ
トとデータＡＭ１の上位６ビットとが等しい場合とがあ
る。そのため、選択用制御信号生成回路２５３は、
（（ＡＭ０［１１：６］＝＝ＡＭ１［１１：６］）＆Ｄ
Ａ１［６］＝＝１）という判定文を作成する。
【０９８８】したがって、選択用制御信号生成回路２５
３は、上式（５８）に示した判定文を作成することによ
って、上式（５６）に示した判定文を実現することがで
きる。すなわち、選択用制御信号生成回路２５３は、６
ビットの比較回路とイコール（＝）判定回路とを有する
のみで実現することができ、回路規模の削減を図ること
ができ、処理の高速化も図ることができる。
【０９８９】つぎに、上式（５７）に示した判定文から
なる制御信号ＳＬを生成することを考える。
【０９９０】補正項算出回路２４７は、データＡＭ０，
ＡＭ１が例えば１２ビットからなるものとすると、上述
したように、データＡＭ０の下位６ビットのデータの最
上位ビットに“１”を付したものと、データＡＭ１の下
位６ビットのデータの最上位ビットに“０”を付したも
のとの差分をとる。これと同時に、補正項算出回路２４
７は、データＡＭ０の下位６ビットのデータの最上位ビ
ットに“０”を付したものと、データＡＭ１の下位６ビ
ットのデータの最上位ビットに“１”を付したものとの
差分をとる。選択用制御信号生成回路２５３は、データ
ＡＭ０，ＡＭ１の他に、これらの差分値ＤＡ１，ＤＡ０
を用いて、次式（５９）に示すような判定文を作成し、
制御信号ＳＬを生成する。
【０９９１】
【数５９】
【０９９２】まず、補正項算出回路２４７は、選択用制
御信号生成回路２５３によって、データＡＭ０，ＡＭ１
の上位６ビットＡＭ０［１１：６］，ＡＭ１［１１：
６］が等しいか否かを判定する。すなわち、データＡＭ
０，ＡＭ１の上位６ビットＡＭ０［１１：６］，ＡＭ１
［１１：６］が等しい場合には、データＡＭ０，ＡＭ１
の差分値の絶対値は、所定の値未満、ここでは６４未満
となる。そのため、選択用制御信号生成回路２５３は、
（ＡＭ０［１１：６］＝＝ＡＭ１［１１：６］）という
判定文を作成する。
【０９９３】また、データＡＭ０の上位６ビットＡＭ０
［１１：６］が、データＡＭ１の上位６ビットＡＭ１
［１１：６］よりも“１”だけ大きく、且つ、データＡ
Ｍ０の下位６ビットＡＭ０［５：０］が、データＡＭ１
の下位６ビットＡＭ１［５：０］よりも小さい場合に
も、データＡＭ０，ＡＭ１の差分値の絶対値は、所定の
値未満、ここでは６４未満となる。ここで、データＡＭ
０の下位６ビットＡＭ０［５：０］が、データＡＭ１の
下位６ビットＡＭ１［５：０］よりも小さい場合とは、
上述したことを考慮すると、差分値ＤＡ１の最上位ビッ
トＤＡ１［６］が“０”である場合である。そのため、
選択用制御信号生成回路２５３は、（（｛１’ｂ０，Ａ
Ｍ０［１１：６］｝＝＝｛１’ｂ０，ＡＭ１［１１：
６］｝＋７’ｄ１）＆ＤＡ１［６］＝＝０）という判定
文を作成する。
【０９９４】同様に、データＡＭ１の上位６ビットＡＭ
１［１１：６］が、データＡＭ０の上位６ビットＡＭ０
［１１：６］よりも“１”だけ大きく、且つ、データＡ
Ｍ１の下位６ビットＡＭ１［５：０］が、データＡＭ０
の下位６ビットＡＭ０［５：０］よりも小さい場合に
も、データＡＭ０，ＡＭ１の差分値の絶対値は、所定の
値未満、ここでは６４未満となる。そのため、選択用制
御信号生成回路２５３は、（（｛１’ｂ０，ＡＭ１［１
１：６］｝＝＝｛１’ｂ０，ＡＭ０［１１：６］｝＋
７’ｄ１）＆ＤＡ０［６］＝＝０）という判定文を作成
する。
【０９９５】したがって、選択用制御信号生成回路２５
３は、上式（５９）に示した判定文を作成することによ
って、上式（５７）に示した判定文を実現することがで
きる。すなわち、選択用制御信号生成回路２５３は、イ
コール（＝）判定回路を有するのみで実現することがで
き、回路規模の削減を図ることができ、処理の高速化も
図ることができる。
【０９９６】このように、軟出力復号回路９０は、ｌｏ
ｇ−ｓｕｍ補正における補正項を算出する際に、２つの
データの大小を比較するとともに、変数となる２つのデ
ータの差分値の絶対値はを所定の値にクリップするため
の選択用の制御信号を生成する選択用制御信号生成回路
の回路規模を削減することができ、処理の高速化を図る
こともできる。
【０９９７】なお、ここでは、選択用制御信号生成回路
２５３について説明したが、Ｉγ分配回路１５７におけ
る選択用制御信号生成回路２３２や軟出力算出回路１６
１における選択用制御信号生成回路３３０についても、
同様の手法により制御信号を生成することができる。
【０９９８】５−６ 対数軟出力Ｉλの算出 上述した軟出力算出回路１６１に関する特徴である。要
素復号器５０は、対数軟出力Ｉλを算出するにあたっ
て、以下に示す２つの特徴を有する。
【０９９９】５−６−１ イネーブル信号を用いたｌｏ
ｇ−ｓｕｍ演算の累積加算演算 対数軟出力Ｉλを算出する際には、トレリス上の各枝の
入力に応じたｌｏｇ−ｓｕｍ演算の累積加算演算を行
い、入力が“０”の枝に応じたｌｏｇ−ｓｕｍ演算の累
積加算演算結果と、入力が“１”の枝に応じたｌｏｇ−
ｓｕｍ演算の累積加算演算結果との差分をとる必要があ
る。
【１０００】そこで、軟出力復号回路９０においては、
任意の符号の復号を可能とするために、トレリス上の各
枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉ
βとの和を算出するとともに、各枝の入力を示すイネー
ブル信号を生成し、このイネーブル信号に基づいて、勝
ち抜き戦に喩えられる動作を行うことによって、対数軟
出力Ｉλの算出を実現する。
【１００１】ここで、上述した軟出力算出回路１６１に
おけるｌｏｇ−ｓｕｍ演算回路３１２1が、入力が
“０”の枝に応じたｌｏｇ−ｓｕｍ演算の累積加算演算
を行うものとする。ｌｏｇ−ｓｕｍ演算回路３１２1に
おけるｌｏｇ−ｓｕｍ演算セル回路３２５1，・・・，
３２５31は、それぞれ、入力した３２系統のデータＡＧ
Ｂのうち、２系統のデータＡＧＢを入力するとともに、
これらの２系統のデータＡＧＢのそれぞれに対応する２
系統のイネーブル信号ＥＮを入力する。
【１００２】例えば、ｌｏｇ−ｓｕｍ演算セル回路３２
５1に入力された２系統のイネーブル信号ＥＮ０００，
ＥＮ００１の両者が、入力が“０”であることを示すも
のであった場合には、ｌｏｇ−ｓｕｍ演算セル回路３２
５1は、２系統のデータＡＧＢ０００，ＡＧＢ００１を
用いたｌｏｇ−ｓｕｍ演算を行い、この結果をデータＡ
ＧＢ１００として出力する。また、ｌｏｇ−ｓｕｍ演算
セル回路３２５1に入力された２系統のイネーブル信号
ＥＮ０００，ＥＮ００１のうち、イネーブル信号ＥＮ０
００のみが、入力が“０”であることを示すものであっ
た場合には、ｌｏｇ−ｓｕｍ演算セル回路３２５1は、
２系統のデータＡＧＢ０００，ＡＧＢ００１のうち、デ
ータＡＧＢ０００に対して所定のオフセット値Ｎ２を加
算し、データＡＧＢ１００として出力する。同様に、ｌ
ｏｇ−ｓｕｍ演算セル回路３２５ 1に入力された２系統
のイネーブル信号ＥＮ０００，ＥＮ００１のうち、イネ
ーブル信号ＥＮ００１のみが、入力が“０”であること
を示すものであった場合には、ｌｏｇ−ｓｕｍ演算セル
回路３２５1は、データＡＧＢ００１に対して所定のオ
フセット値Ｎ２を加算し、データＡＧＢ１００として出
力する。さらに、ｌｏｇ−ｓｕｍ演算セル回路３２５1
に入力された２系統のイネーブル信号ＥＮ０００，ＥＮ
００１の両者が、入力が“１”であることを示すもので
あった場合には、ｌｏｇ−ｓｕｍ演算セル回路３２５1
は、２系統のデータＡＧＢ０００，ＡＧＢ００１を用い
たｌｏｇ−ｓｕｍ演算結果又はデータＡＧＢ０００，Ａ
ＧＢ００１自身を出力することはなく、所定の値を有す
るデータをデータＡＧＢ１００として出力する。また、
ｌｏｇ−ｓｕｍ演算セル回路３２５2，・・・，３２５3
1も、ｌｏｇ−ｓｕｍ演算セル回路３２５1と同様の処理
を行い、選択的にデータＡＧＢを出力する。
【１００３】このようにすることによって、ｌｏｇ−ｓ
ｕｍ演算回路３１２1は、入力が“０”の枝に応じたデ
ータＡＧＢのみを用いたｌｏｇ−ｓｕｍ演算の累積加算
演算を行うことができる。
【１００４】同様に、ｌｏｇ−ｓｕｍ演算回路３１
２2，・・・，３１２6は、入力が“０”又は“１”の枝
に応じたデータＡＧＢのみを用いたｌｏｇ−ｓｕｍ演算
の累積加算演算を行う。
【１００５】このようにすることによって、軟出力復号
回路９０は、所定の本数以下の枝を有する任意のトレリ
ス符号に対して、対数軟出力Ｉλを算出することができ
る。
【１００６】なお、ここでは、３２本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、軟出力復号回路９０は、この枝の本数に限定さ
れるものでないことはいうまでもない。
【１００７】５−６−２ イネーブル信号を用いないｌ
ｏｇ−ｓｕｍ演算の累積加算演算 ところで、“５−６−１”に示した手法の場合、各ｌｏ
ｇ−ｓｕｍ演算回路３１２1，・・・，３１２6は、それ
ぞれ、３２系統のデータＡＧＢのうち、入力が“０”又
は“１”である１６系統のデータＡＧＢを選択し、これ
らの１６系統のデータＡＧＢを用いたｌｏｇ−ｓｕｍ演
算の累積加算演算を行うことに他ならない。そのため、
各ｌｏｇ−ｓｕｍ演算回路３１２1，・・・，３１２6に
おいては、実際には、３１個のｌｏｇ−ｓｕｍ演算セル
回路のうち、約半数のものしか動作しないことになり、
効率を低くする虞がある。
【１００８】そこで、軟出力復号回路９０は、“５−６
−１”に示した手法以外にも、次のような手法により対
数軟出力Ｉλを算出することができる。
【１００９】すなわち、図９３に概略を示すように、軟
出力算出回路１６１’は、予め選択回路５９０によっ
て、３２系統のデータＡＧＢの中から、トレリス上の各
枝の入出力パターンに応じて該当する枝を選択してお
き、８個のｌｏｇ−ｓｕｍ演算回路５９１1，・・・５
９１8のそれぞれによって、選択された１６系統のデー
タＡＧＢを用いたｌｏｇ−ｓｕｍ演算を行う。また、軟
出力算出回路１６１’は、図示しないが、４つのｌｏｇ
−ｓｕｍ演算回路のそれぞれによって、８個のｌｏｇ−
ｓｕｍ演算回路５９１1，・・・５９１8のそれぞれから
出力された８系統のデータＡＧＢを用いたｌｏｇ−ｓｕ
ｍ演算を行い、さらに、２つのｌｏｇ−ｓｕｍ演算回路
のそれぞれによって、４つのｌｏｇ−ｓｕｍ演算回路の
それぞれから出力された４系統のデータＡＧＢを用いた
ｌｏｇ−ｓｕｍ演算を行う。そして、軟出力算出回路１
６１’は、ｌｏｇ−ｓｕｍ演算回路５９１15によって、
２つのｌｏｇ−ｓｕｍ演算回路のそれぞれから出力され
た２系統のデータＡＧＢを用いたｌｏｇ−ｓｕｍ演算を
行う。
【１０１０】軟出力算出回路１６１’は、このような処
理を、入力が“０”又は“１”の場合のそれぞれについ
て行う。
【１０１１】このように、軟出力算出回路１６１’は、
予め選択回路５９０によって、３２系統のデータＡＧＢ
の中から、トレリス上の各枝の入出力パターンに応じて
該当する枝を選択しておき、１５個のｌｏｇ−ｓｕｍ演
算回路５９１1，・・・５９１15によって、勝ち抜き戦
に喩えられる動作を行い、ｌｏｇ−ｓｕｍ演算の累積加
算演算を実現することができる。
【１０１２】このような手法によっても、軟出力復号回
路９０は、所定の本数以下の枝を有する任意のトレリス
符号に対して、対数軟出力Ｉλを算出することができ
る。
【１０１３】なお、ここでも、３２本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、軟出力復号回路９０は、この枝の本数に限定さ
れるものでないことはいうまでもない。
【１０１４】５−７ 外部情報に対する正規化 上述した外部情報算出回路１６３に関する特徴である。
【１０１５】軟出力復号回路９０は、上述したように、
外部情報算出回路１６３によって、シンボル単位の外部
情報とビット単位の外部情報とを算出することができ
る。ここで、シンボル単位の外部情報を算出する際に
は、例えば２ビット１シンボルとすると、４つの外部情
報が算出されることになる。
【１０１６】そこで、軟出力復号回路９０は、シンボル
単位の外部情報の分布の偏りを是正し且つ情報量を削減
するための正規化を行い、全てのシンボルに対する外部
情報を次段における事前確率情報として出力するのでは
なく、“シンボルの数−１”の数の外部情報を出力す
る。
【１０１７】具体的には、軟出力復号回路９０は、図９
４（Ａ）に示すように、例えば４つのシンボル“０
０”，“０１”，“１０”，“１１”のそれぞれに対応
する外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３を算出し
たものとすると、同図（Ｂ）に示すように、外部情報算
出回路１６３における正規化回路３５７によって、４つ
の外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３のうち、最
大値を有する外部情報ＥＤ１を、例えば“０”といった
所定の値に合わせるように、外部情報ＥＤ０，ＥＤ１，
ＥＤ２，ＥＤ３のそれぞれに対して所定の値を加算し、
外部情報ＥＡ０，ＥＡ１，ＥＡ２，ＥＡ３を求める。軟
出力復号回路９０は、このような正規化を行うことによ
って、外部情報の分布の偏りを是正することができる。
【１０１８】続いて、軟出力復号回路９０は、同図
（Ｃ）に示すように、正規化回路３５７によって、正規
化後の４つの外部情報ＥＡ０，ＥＡ１，ＥＡ２，ＥＡ３
に対して、必要なダイナミックレンジに応じてクリッピ
ングを行い、外部情報ＥＮ０，ＥＮ１，ＥＮ２，ＥＮ３
を求める。軟出力復号回路９０は、このようなクリッピ
ングを行うことによって、値が大きく重要度の高い外部
情報間の値の差を保持することができる。
【１０１９】そして、軟出力復号回路９０は、同図
（Ｄ）に示すように、正規化回路３５７によって、例え
ば、クリップ後の４つの外部情報ＥＮ０，ＥＮ１，ＥＮ
２，ＥＮ３のうち、“００”のシンボルに対する外部情
報ＥＮ０の値を、他の全てのシンボル“０１”，“１
０”，“１１”のそれぞれに対する外部情報ＥＮ１，Ｅ
Ｎ２，ＥＮ３の値から差分する。軟出力復号回路９０
は、このような正規化を行うことによって、４つの外部
情報を出力するのではなく、３つの外部情報の比を外部
情報ＥＸ０，ＥＸ１，ＥＸ２として出力することができ
る。
【１０２０】このようにすることによって、軟出力復号
回路９０は、１シンボル分の外部情報を出力する必要が
なく、外部入出力ピン数の削減を図ることができる。ま
た、軟出力復号回路９０は、同図（Ｄ）に示した正規化
を行う前に、同図（Ｃ）に示したクリッピングを行うこ
とによって、尤度の高いシンボルに対する外部情報間の
値の差を保持することができ、高精度の復号を行うこと
ができる。
【１０２１】なお、ここでは、４つのシンボルに対する
外部情報を算出し、正規化する場合について説明した
が、軟出力復号回路９０としては、４つ以外の数のシン
ボルに対する外部情報の正規化を行うこともできる。
【１０２２】５−８ 受信値の硬判定 上述した硬判定回路１６５に関する特徴である。
【１０２３】受信値を硬判定する場合には、通常、Ｉ／
Ｑ平面上の受信値の正接（tangent）を求めることが行
われる。しかしながら、この方法の場合には、例えば、
同相成分及び直交成分が、それぞれ、８ビットで表現さ
れているものとすると、８ビットのデータ同士の除算が
必要となり、回路規模の増大とともに、処理の遅延を招
く。
【１０２４】これに代替する方法としては、例えば、同
相成分及び直交成分が、それぞれ、８ビットで表現され
ているものとすると、合計１６ビット＝６５５３６通り
の場合分けを行い、各場合における硬判定値を表引きす
ることが考えられる。しかしながら、この方法の場合に
も、膨大な処理時間を要することから現実的ではない。
【１０２５】また、他の方法としては、Ｉ／Ｑ平面上の
受信値の角度を硬判定の領域の境界と比較するため、受
信値の除算を行い、境界の角度の正接と比較することが
考えられる。しかしながら、この方法の場合にも、８ビ
ットのデータ同士の除算が必要となるとともに、領域の
境界が一般には無理数で与えられるものであることか
ら、精度の検討がさらに必要となる。
【１０２６】そこで、軟出力復号回路９０は、受信値の
同相成分又は直交成分のいずれかの値に対する境界値を
表引きにより求め、他成分の値に応じて硬判定値を求め
る。
【１０２７】具体的には、軟出力復号回路９０は、符号
化装置１が８ＰＳＫ変調方式による変調を行うものであ
った場合には、図９５に示すように、Ｉ／Ｑ平面を８つ
の信号点に応じた８つの領域に区分けするために、Ｉ軸
又はＱ軸のいずれかに対する４つの境界線（境界値デー
タ）ＢＤＲ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ３を設け、
これらの境界値データＢＤＲ０，ＢＤＲ１，ＢＤＲ２，
ＢＤＲ３を、上述した硬判定回路１６５におけるルック
アップテーブル３７２にテーブルとして記憶する。な
お、同図においては、同相成分及び直交成分は、それぞ
れ、５ビットで表現されているものとし、各ドットが各
ビットを表しているものとする。また、領域０，１，
２，３，４，５，６，７にマッピングされている信号点
の値は、それぞれ、上述した信号点配置情報ＣＳＩＧ
０，ＣＳＩＧ１，ＣＳＩＧ２，ＣＳＩＧ３，ＣＳＩＧ
４，ＣＳＩＧ５，ＣＳＩＧ６，ＣＳＩＧ７で表される。
【１０２８】軟出力復号回路９０は、上述したように、
硬判定回路１６５によって、Ｉ軸又はＱ軸のいずれかに
対する４つの境界値データＢＤＲ０，ＢＤＲ１，ＢＤＲ
２，ＢＤＲ３と、他方の成分の値とを比較し、受信値の
信号点がどの領域に属するかを判定し、硬判定値を求め
る。
【１０２９】このようにすることによって、軟出力復号
回路９０は、ルックアップテーブル３７２に記憶される
テーブルの容量を小さくすることができ、精度の検討も
不要であることから、回路規模を削減するとともに、処
理の高速化を図ることができる。
【１０３０】なお、ここでは、８ＰＳＫ変調方式による
信号点をデマッピングする場合について説明したが、こ
の手法は、いかなるＰＳＫ変調方式による信号点のデマ
ッピングにも適用できるものである。
【１０３１】６． インターリーバに関する特徴 つぎに、インターリーバ１００に関する特徴毎の説明を
行う。以下の特徴は、インターリーバ１００の機能とし
て備えられるものであるが、特徴の概念を明確化するた
めに、適宜簡略化した図面を用いて説明する。
【１０３２】６−１ 複数種類のインターリーブ機能 上述した記憶回路４０７1，４０７2，・・・，４０７16
に対するデータの書き込み及び／又は読み出しの制御に
関する特徴である。
【１０３３】インターリーバ１００は、上述したよう
に、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、複数の記憶回路４０７1，４０７2，
・・・，４０７16の中から、データの書き込み及び／又
は読み出しを行うべき適切なものを選択し、使用する記
憶回路を切り替え、複数種類のインターリーブを実現す
る。
【１０３４】具体的には、インターリーバ１００は、制
御回路４００によって、書き込みアドレスと読み出しア
ドレスとを発生すると、アドレス選択回路４０５によっ
て、インターリーバタイプ情報ＣＩＮＴ及びインターリ
ーバ無出力位置情報ＣＮＯに基づいて、アドレスデータ
ＡＡ０，ＢＡ０，ＡＡ１，ＢＡ１，ＡＡ２，ＢＡ２との
うち、記憶回路４０７1，４０７2，・・・，４０７16に
分配するアドレスデータを選択する。また、インターリ
ーバ１００は、入力データ選択回路４０６によって、イ
ンターリーブモード信号ＣＤＩＮ、インターリーバタイ
プ情報ＣＩＮＴ及びインターリーバ入出力置換情報ＣＩ
ＰＴに基づいて、インターリーブ用のデータＩ０，Ｉ
１，Ｉ２、及び、遅延用のデータＤ０，Ｄ１，Ｄ２，Ｄ
３，Ｄ４，Ｄ５のうち、記憶回路４０７1，４０７2，・
・・，４０７16に分配するデータを選択する。
【１０３５】この具体例としては、先に図５５乃至図６
１に示したものが考えられる。すなわち、インターリー
バ１００は、制御回路４００によって、施すべきインタ
ーリーブの種類に拘泥せずにアドレスを発生した後、ア
ドレス選択回路４０５及び入力データ選択回路４０６に
よって、施すべきインターリーブの種類を含む符号構成
を示すモードに応じて、記憶回路４０７1，４０７2，・
・・，４０７16に対してアドレス及びデータを分配し、
データを記憶回路４０７1，４０７2，・・・，４０７16
に記憶させる。
【１０３６】そして、インターリーバ１００は、記憶回
路４０７1，４０７2，・・・，４０７16から読み出した
データを出力データ選択回路４０８に供給し、この出力
データ選択回路４０８によって、インターリーブモード
信号ＣＤＩＮ、インターリーバタイプ情報ＣＩＮＴ、イ
ンターリーバ入出力置換情報ＣＩＰＴ、制御信号ＩＯＢ
Ｓ，ＩＯＢＰ０，ＩＯＢＰ１，ＩＯＢＰ２，ＤＯＢＳ，
ＤＯＢＰに基づいて、データＯＲ００，ＯＲ０１，・・
・，ＯＲ１５のうち、出力すべきデータを選択し、イン
ターリーバ出力データＩＩＯ及びインターリーブ長遅延
受信値ＩＤＯとして出力する。
【１０３７】このように、インターリーバ１００は、施
すべきインターリーブの種類を含む符号構成を示すモー
ドに応じて、使用する記憶回路を切り替え、アドレス及
びデータを分配することによって、複数種類のインター
リーブを実現することができ、汎用性のあるものであ
る。そのため、要素復号器５０は、種々の符号に適応的
に対応した復号を行うことが可能となる。
【１０３８】６−２ インターリーブ用の記憶回路と遅
延用の記憶回路の共用 “６−１”に示した機能に関連する特徴であり、記憶回
路４０７1，４０７2，・・・，４０７16に対するデータ
の書き込み及び／又は読み出しの制御に関する特徴であ
る。
【１０３９】繰り返し復号においては、受信値に対し
て、インターリーバが要する処理時間と同時間だけ、す
なわち、インターリーブ長分の時間だけ遅延させる必要
がある。ここで、複数種類の符号の復号を行う場合に
は、符号構成に応じて、遅延すべきシンボル数が変化す
るとともに、インターリーブ処理に要する記憶回路（Ｒ
ＡＭ）の数も変化する。
【１０４０】そこで、インターリーバ１００は、上述し
たように、インターリーブ用の記憶回路と遅延用の記憶
回路とを共用し、符号構成に応じて、複数の記憶回路４
０７ 1，４０７2，・・・，４０７16の中から、使用する
記憶回路を切り替え、インターリーブ処理に使用しない
記憶回路を遅延処理に使用し、遅延処理に使用しない記
憶回路をインターリーブ処理に使用する。
【１０４１】この具体例としては、先に図５５乃至図６
１に示したものが考えられる。すなわち、インターリー
バ１００は、アドレス選択回路４０５及び入力データ選
択回路４０６によって、符号構成に応じたインターリー
ブ処理及び遅延処理をともに考慮して、記憶回路４０７
1，４０７2，・・・，４０７16に対するアドレスデータ
及びデータの分配を行い、出力データ選択回路４０８に
よって、所望のデータを出力する。
【１０４２】このようにすることによって、インターリ
ーバ１００は、インターリーブ用の記憶回路と遅延用の
記憶回路とを個別に備える必要がなく、最低限数の記憶
回路を備えればよく、回路規模の削減を図ることができ
る。
【１０４３】６−３ クロック阻止信号による記憶回路
の動作制御 上述したように、インターリーバ１００は、少なくとも
ＲＡＭを有する複数の記憶回路４０７1，４０７2，・・
・，４０７16を備え、これらの記憶回路４０７ 1，４０
７2，・・・，４０７16を用いて、インターリーブ処理
及び遅延処理を行う。この場合、記憶回路４０７1，４
０７2，・・・，４０７16は、それぞれ、通常、クロッ
ク信号が入力される度に、データの書き込み及び／又は
読み出しといった動作を行う。
【１０４４】このようなインターリーバ１００において
は、実際には、不使用の記憶回路が存在する場合があ
る。具体的には、先に図５６に示した例では、記憶回路
４０７ 6，４０７8におけるＲＡＭＤ０６，Ｄ０８が不使
用のＲＡＭとして存在し、先に図６０に示した例では、
記憶回路４０７6，４０７8，４０７10，４０７12におけ
るＲＡＭＤ０６，Ｄ０８，Ｄ１０，Ｄ１２が不使用のＲ
ＡＭとして存在する。
【１０４５】そこで、インターリーバ１００は、アドレ
ス選択回路４０５によって、入力されたクロック信号を
阻止するためのクロック阻止信号ＩＨを発生し、このク
ロック阻止信号ＩＨを不使用の記憶回路に与えることに
よって、当該不使用の記憶回路における書き込み及び／
又は読み出しを含む一切の動作を停止させる。
【１０４６】より具体的には、インターリーバ１００に
おいては、複数の記憶回路４０７1，４０７2，・・・，
４０７16のうち、使用する記憶回路を、アドレス方向で
分割して決定する。そして、インターリーバ１００は、
アドレス選択回路４０５によって、書き込みアドレス及
び／又は読み出しアドレスに該当しない記憶回路に対す
るクロック阻止信号ＩＨを発生し、このクロック阻止信
号ＩＨを当該記憶回路に与える。
【１０４７】このように、インターリーバ１００は、使
用する記憶回路をアドレス方向で分割し、クロック阻止
信号ＩＨをアクティブにする機構を設けることによっ
て、不使用の記憶回路の動作を停止させることができ
る。したがって、要素復号器５０は、全ての記憶回路４
０７1，４０７2，・・・，４０７16を全てのクロック信
号に応じて動作せる必要がなく、記憶回路の動作率を下
げることができ、結果として、消費電力を下げることが
できる。
【１０４８】６−４ デインターリーブ機能 上述したように、インターリーバ１００は、インターリ
ーブ処理とデインターリーブ処理との両者を行うことが
できる。
【１０４９】ところで、一般には、インターリーブ処理
を行う際には、シーケンシャルなアドレスデータを用い
て、記憶回路に対するデータの書き込みを行い、ランダ
ムなアドレスデータを用いて、記憶回路からのデータの
読み出しを行う。一方、デインターリーブ処理を行う際
には、読み出し用のアドレスデータを生成するために、
インターリーブ処理で用いたアドレスデータを逆変換す
る必要がある。そのため、繰り返し復号を行う場合に
は、デインターリーブ処理で用いたアドレスデータをイ
ンターリーブ処理に用いるための変換用のアドレスデー
タと、インターリーブ処理で用いたアドレスデータをデ
インターリーブ処理に用いるための逆変換用のアドレス
データとの、２通りのアドレスデータを個別に保持する
必要があり、回路規模を圧迫する虞がある。
【１０５０】そこで、インターリーバ１００は、デイン
ターリーブ処理を行う際には、インターリーブ処理に用
いる読み出し用のアドレスデータを、書き込み用のアド
レスデータとして用い、シーケンシャルなアドレスデー
タを用いて読み出すことによって、インターリーブ処理
とデインターリーブ処理との間で同一のアドレスデータ
を共用する。
【１０５１】具体的には、インターリーバ１００は、上
述したように、インターリーブ処理を行う場合には、制
御回路４００によりシーケンシャルなアドレスデータで
ある書き込みアドレスデータＩＷＡを発生し、この書き
込みアドレスデータＩＷＡを用いて、記憶回路４０
７1，４０７2，・・・，４０７16に対するデータの書き
込みを行うとともに、制御回路４００によりシーケンシ
ャルなアドレスデータＩＡＡを発生し、このアドレスデ
ータＩＡＡに基づいて、ランダムなアドレスデータであ
る読み出しアドレスデータＡＤＡをアドレス用記憶回路
１１０から読み出し、この読み出しアドレスデータＡＤ
Ａを用いて、記憶回路４０７1，４０７2，・・・，４０
７16からのデータの読み出しを行う。
【１０５２】一方、インターリーバ１００は、上述した
ように、デインターリーブ処理を行う場合には、制御回
路４００によりシーケンシャルなアドレスデータＩＡＡ
を発生し、このアドレスデータＩＡＡに基づいて、ラン
ダムなアドレスデータである読み出しアドレスデータＡ
ＤＡをアドレス用記憶回路１１０から読み出し、この読
み出しアドレスデータＡＤＡを用いて、記憶回路４０７
1，４０７2，・・・，４０７16に対するデータの書き込
みを行うとともに、制御回路４００によりシーケンシャ
ルなアドレスデータである書き込みアドレスデータＩＷ
Ａを発生し、この書き込みアドレスデータＩＷＡを用い
て、記憶回路４０７1，４０７2，・・・，４０７16から
のデータの読み出しを行う。
【１０５３】このように、インターリーバ１００は、イ
ンターリーブ処理とデインターリーブ処理との間で同一
のアドレスデータを共用し、このアドレスデータを、イ
ンターリーブ処理とデインターリーブ処理とに応じて切
り替える。換言すれば、インターリーバ１００は、制御
回路４００によって、インターリーブ処理に用いる読み
出し用のアドレスデータを、デインターリーブ処理に用
いる書き込み用のアドレスデータとして用いるように切
り替えるとともに、デインターリーブ処理に用いる読み
出し用のアドレスデータを、インターリーブ処理に用い
る書き込み用のアドレスデータとして用いるように切り
替える。
【１０５４】このようなアドレスデータの切り替えを行
う制御回路４００は、簡略化すると例えば図９６に示す
構成として表すことができる。すなわち、制御回路４０
０は、書き込み用のアドレスデータを発生する書き込み
アドレス発生回路６０１と、読み出し用のアドレスデー
タを発生する読み出しアドレス発生回路６０２と、２つ
のセレクタ６０３1，６０３2とを有するものとして表さ
れる。
【１０５５】制御回路４００は、書き込みアドレス発生
回路６０１によって、書き込み用のシーケンシャルなア
ドレスデータを発生し、セレクタ６０３1，６０３2に供
給するとともに、読み出しアドレス発生回路６０２によ
って、読み出し用のシーケンシャルなアドレスデータを
発生し、セレクタ６０３1，６０３2に供給する。そし
て、セレクタ６０３1，６０３2は、インターリーブモー
ド信号ＣＤＩＮに基づいて、書き込みアドレス発生回路
６０１から供給されるアドレスデータと、読み出しアド
レス発生回路６０２から供給されるアドレスデータとの
うち、一方を選択する。
【１０５６】具体的には、セレクタ６０３1は、インタ
ーリーブモード信号ＣＤＩＮが、当該インターリーバ１
００がインターリーブ処理を行う旨を指示するものであ
った場合には、書き込みアドレス発生回路６０１から供
給されるアドレスデータを選択し、書き込みアドレスデ
ータＩＷＡとして、インターリーブアドレス変換回路４
０３に供給する。また、セレクタ６０３2は、インター
リーブモード信号ＣＤＩＮが、当該インターリーバ１０
０がインターリーブ処理を行う旨を指示するものであっ
た場合には、読み出しアドレス発生回路６０２から供給
されるアドレスデータを選択し、アドレスデータＩＡＡ
として、アドレス用記憶回路１１０及びインターリーブ
アドレス変換回路４０３に供給する。
【１０５７】一方、セレクタ６０３1は、インターリー
ブモード信号ＣＤＩＮが、当該インターリーバ１００が
デインターリーブ処理を行う旨を指示するものであった
場合には、読み出しアドレス発生回路６０２から供給さ
れるアドレスデータを選択し、書き込みアドレスデータ
ＩＷＡとして、インターリーブアドレス変換回路４０３
に供給する。また、セレクタ６０３2は、インターリー
ブモード信号ＣＤＩＮが、当該インターリーバ１００が
デインターリーブ処理を行う旨を指示するものであった
場合には、書き込みアドレス発生回路６０１から供給さ
れるアドレスデータを選択し、アドレスデータＩＡＡと
して、アドレス用記憶回路１１０及びインターリーブア
ドレス変換回路４０３に供給する。
【１０５８】このように、インターリーバ１００は、イ
ンターリーブ処理とデインターリーブ処理との間で共用
するアドレスデータを、制御回路４００により切り替え
ることによって、回路の簡略化及び規模削減を図ること
ができる。
【１０５９】６−５ 書き込みアドレス及び読み出しア
ドレスの発生 書き込みアドレスと読み出しアドレスとを発生する際に
は、通常、カウンタによりカウントアップしていくこと
によって、シーケンシャルなアドレスデータを発生す
る。ここで、書き込みアドレス用のカウンタと読み出し
アドレス用のカウンタとを共用した場合には、記憶回路
に対する次のフレームの書き込みを開始するまでは、記
憶回路からのデータの読み出しを開始することができな
い。
【１０６０】すなわち、インターリーバは、書き込みア
ドレス用のカウンタと読み出しアドレス用のカウンタと
を共用した場合には、図９７に示すように、Ａで示すイ
ンターリーブ開始位置信号が入力されると、バンクＡの
記憶回路に対するデータの書き込みが行われる。続い
て、インターリーバは、Ｂで示す次のインターリーブ開
始位置信号が入力されると、バンクＡの記憶回路に記憶
されているデータの読み出しが行われるとともに、バン
クＢの記憶回路に対するデータの書き込みが行われる。
同様に、インターリーバは、Ｃで示す次のインターリー
ブ開始位置信号が入力されると、バンクＢの記憶回路に
記憶されているデータの読み出しが行われるとともに、
バンクＡの記憶回路に対するデータの書き込みが行われ
る。
【１０６１】このように、インターリーバは、書き込み
アドレス用のカウンタと読み出しアドレス用のカウンタ
とを共用した場合には、記憶回路に対する次のフレーム
の書き込みの開始と同時に、記憶回路からのデータの読
み出しを開始する。
【１０６２】ここで、一般には、外部から入力されるフ
レームの入力タイミングは変化し、フレームが一定間隔
でインターリーバに入力されるとは限らない。すなわ
ち、インターリーバは、通常、次のフレームが入力され
るタイミングを把握することなく、動作する必要があ
る。
【１０６３】このような状況の下で繰り返し復号を行う
ことを考慮した場合には、外部情報にインターリーブを
施すとともに、受信値を遅延させる必要があるが、イン
ターリーバにおいては、受信値の入力タイミングがフレ
ーム毎に異なることから、遅延量の差異が生じることが
ある。すなわち、インターリーバにおいては、同図にお
いて、Ａ，Ｂで示す２つのインターリーブ開始位置信号
間の時間と、Ｂ，Ｃで示す２つのインターリーブ開始位
置信号間の時間とが異なることによって、受信値の遅延
量が異なることがある。この場合、インターリーバにお
いては、遅延させる受信値の入力タイミングを合わせる
ことが困難であることから、繰り返し復号を実現するた
めに複雑な処理を要することになる。
【１０６４】そこで、インターリーバ１００は、書き込
みアドレス用のカウンタと読み出しアドレス用のカウン
タとを個別に設けることによって、記憶回路に対するデ
ータの書き込みが終了した後、直ちにデータの読み出し
を開始する構成とする。
【１０６５】具体的には、インターリーバ１００は、図
９８に示すように、Ａで示すインターリーブ開始位置信
号ＴＩＳが入力されると、制御回路４００によって、書
き込みアドレス用のカウンタをカウントアップし、バン
クＡの記憶回路に対するデータの書き込みを行うと、直
ちに読み出しアドレス用のカウンタをカウントアップ
し、記憶したデータの読み出しを行う。続いて、インタ
ーリーバ１００は、Ｂで示す次のインターリーブ開始位
置信号ＴＩＳが入力されると、制御回路４００によっ
て、書き込みアドレス用のカウンタをカウントアップ
し、バンクＡの記憶回路に対するデータの書き込みを行
うと、直ちに読み出しアドレス用のカウンタをカウント
アップし、記憶したデータの読み出しを行う。同様に、
インターリーバ１００は、Ｃで示す次のインターリーブ
開始位置信号ＴＩＳが入力されると、書き込みアドレス
用のカウンタをカウントアップし、バンクＡの記憶回路
に対するデータの書き込みを行うと、直ちに読み出しア
ドレス用のカウンタをカウントアップし、記憶したデー
タの読み出しを行う。
【１０６６】このように、インターリーバ１００は、書
き込みアドレス用のカウンタと読み出しアドレス用のカ
ウンタとを個別に設けることによって、記憶回路に対す
るデータの書き込みが終了すると、直ちにデータの読み
出しを開始することができる。すなわち、インターリー
バ１００は、Ａ，Ｂで示す２つのインターリーブ開始位
置信号ＴＩＳの間の時間と、Ｂ，Ｃで示す２つのインタ
ーリーブ開始位置信号ＴＩＳの間の時間とが異なる場合
であっても、遅延量を常にインターリーブ長分に固定す
ることができ、遅延させる受信値の入力タイミングを合
わせることが容易となる。
【１０６７】６−６ インターリーブ長分の遅延機能 “６−５”に示したように、書き込みアドレス用のカウ
ンタと読み出しアドレス用のカウンタとを個別に設けた
場合には、インターリーバ１００は、受信値を遅延させ
る際に、記憶回路からのデータの読み出し順序を、記憶
回路に対するデータの書き込み順序と同一にする。すな
わち、インターリーバ１００は、受信値を遅延させる際
には、読み出しアドレスを、書き込みアドレスと同一に
する。
【１０６８】このようにすることによって、インターリ
ーバ１００は、インターリーブ長分の遅延を実現するこ
とができる。特に、インターリーバ１００は、読み出し
アドレス用のカウンタと、書き込みアドレス用のカウン
タとを、ともにカウントアップし、シーケンシャルなア
ドレスデータを発生することによって、容易にインター
リーブ長分の遅延を実現することができる。
【１０６９】インターリーバ１００は、このような容易
な手法を採用することで、例えば、繰り返し回数を変更
した実験を行う場合には、要素復号器を複数連接するだ
けで、全体の復号遅延を変化させることなく、繰り返し
回数を変更した繰り返し復号を行うことが可能となる。
【１０７０】６−７ アドレス空間の利用方法 複数シンボルを入力し、複数シンボルを出力するインタ
ーリーブを行う際のアドレスの表現手法に関する特徴で
ある。
【１０７１】通常、記憶回路におけるＲＡＭに対して
は、連続的なアドレスを割り当て、この連続的なアドレ
ス空間を用いてデータの書き込みを行う。ここで、複数
シンボルを入力し、複数シンボルを出力するインターリ
ーブを行う際に、複数の記憶回路におけるＲＡＭに対し
て、連続的なアドレスを割り当てることを考える。
【１０７２】例えば、入力シンボルとして３シンボルの
データを入力し、出力シンボルとして３シンボルのデー
タを出力するようなインターリーブを行う場合であっ
て、９個の記憶回路のＲＡＭ０，ＲＡＭ１，ＲＡＭ２，
ＲＡＭ３，ＲＡＭ４，ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，
ＲＡＭ８を用いてインターリーブを行う場合には、図９
９に示すように、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対し
ては、０シンボル目のデータＩ０（＝Ｉ０［０］，Ｉ０
［１］，Ｉ０［２］，・・・，Ｉ０［３１］）が、各タ
イムスロット毎にワード方向に順次書き込まれ、ＲＡＭ
１，ＲＡＭ４，ＲＡＭ７に対しては、１シンボル目のデ
ータＩ１（＝Ｉ１［０］，Ｉ１［１］，Ｉ１［２］，・
・・，Ｉ１［３１］）が、各タイムスロット毎にワード
方向に順次書き込まれ、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８
に対しては、２シンボル目のデータＩ２（＝Ｉ２
［０］，Ｉ２［１］，Ｉ２［２］，・・・，Ｉ２［３
１］）が、各タイムスロット毎にワード方向に順次書き
込まれる。そして、ＲＡＭ０，ＲＡＭ１，ＲＡＭ２から
は、１系統のインターリーバ出力データＩＩＯ０が読み
出され、ＲＡＭ３，ＲＡＭ４，ＲＡＭ５からは、他の１
系統のインターリーバ出力データＩＩＯ１が読み出さ
れ、ＲＡＭ６，ＲＡＭ７，ＲＡＭ８からは、さらに他の
１系統のインターリーバ出力データＩＩＯ２が読み出さ
れる。
【１０７３】このとき、図１００に示すように、データ
を書き込む際には、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対
して、それぞれ、例えば０乃至３１までの連続的なアド
レスが割り当てられるものとすると、ＲＡＭ１，ＲＡＭ
４，ＲＡＭ７には、それぞれ、３２乃至６３までの連続
的なアドレスが割り当てられ、さらに、ＲＡＭ２，ＲＡ
Ｍ５，ＲＡＭ８には、それぞれ、６４乃至９５までの連
続的なアドレスが割り当てられる。
【１０７４】これは、インターリーブ長を可変にする場
合等において各ＲＡＭの全ての記憶領域にデータが記憶
されない場合であっても、同様である。
【１０７５】例えば、ＲＡＭ０，ＲＡＭ１，ＲＡＭ２，
ＲＡＭ３，ＲＡＭ４，ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，
ＲＡＭ８は、それぞれ、同図に示した例では、３２タイ
ムスロット分のインターリーブ長のインターリーブを行
うことができるが、インターリーブ長を１０タイムスロ
ット分とした場合には、例えば図１０１に示すように、
ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対しては、それぞれ、
３２タイムスロット分の全記憶領域のうち、０シンボル
目のデータＩ０（＝Ｉ０［０］，Ｉ０［１］，Ｉ０
［２］，・・・，Ｉ０［９］）が、各タイムスロット毎
にワード方向に順次書き込まれ、残りの記憶領域にはデ
ータが書き込まれない。また、ＲＡＭ１，ＲＡＭ４，Ｒ
ＡＭ７に対しては、それぞれ、３２タイムスロット分の
全記憶領域のうち、１シンボル目のデータＩ１（＝Ｉ１
［０］，Ｉ１［１］，Ｉ１［２］，・・・，Ｉ１
［９］）が、各タイムスロット毎にワード方向に順次書
き込まれ、残りの記憶領域にはデータが書き込まれな
い。さらに、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８に対して
は、それぞれ、３２タイムスロット分の全記憶領域のう
ち、２シンボル目のデータＩ２（＝Ｉ２［０］，Ｉ２
［１］，Ｉ２［２］，・・・，Ｉ２［３１］）が、各タ
イムスロット毎にワード方向に順次書き込まれ、残りの
記憶領域にはデータが書き込まれない。
【１０７６】このとき、図１０２に示すように、データ
を書き込む際には、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対
して、それぞれ、例えば０乃至９までの連続的なアドレ
スが割り当てられ、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７に
は、それぞれ、１０乃至１９までの連続的なアドレスが
割り当てられ、さらに、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８
には、それぞれ、２０乃至２９までの連続的なアドレス
が割り当てられるといったように、物理的に異なる複数
のＲＡＭにわたって連続的なアドレスが割り当てられ
る。
【１０７７】しかしながら、このようなアドレス空間を
用いて、ＲＡＭに対するデータの書き込みを行った場合
には、データを読み出す際に、タイムスロットと入力シ
ンボルとの組み合わせを示すアドレスへの変換を行う必
要がある。例えば、同図に示すＲＡＭ０，ＲＡＭ１，Ｒ
ＡＭ２の中から、“１２”のアドレス空間に記憶されて
いるデータを読み出す際には、“１２”というアドレス
を示す情報から、“１シンボル目の２タイムスロット”
という情報への変換が必要となる。
【１０７８】そのため、各ＲＡＭに対して連続的なアド
レスを割り当ててデータの書き込みを行う場合には、デ
ータの読み出しの際にアドレスの変換を行うための変換
回路を設ける必要がある。特に、シンボル数が２のべき
乗でない場合には、アドレスの変換作業は複雑なものと
なる。
【１０７９】そこで、インターリーバ１００は、置換先
のアドレスを、入力シンボルの情報と、各シンボル毎の
タイムスロットの情報との組み合わせで与える。
【１０８０】具体的には、インターリーバ１００は、上
述したように、例えば、入力シンボルとして３シンボル
のデータを入力し、出力シンボルとして３シンボルのデ
ータを出力するようなインターリーブを行う場合であっ
て、９個の記憶回路のＲＡＭ０，ＲＡＭ１，ＲＡＭ２，
ＲＡＭ３，ＲＡＭ４，ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，
ＲＡＭ８を用いて３２タイムスロット分のインターリー
ブ長のインターリーブを行う場合には、制御回路４００
によって、例えば図１０３に示すように、データを書き
込む際に、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対して、そ
れぞれ、０−０，０−１，０−２，・・・，０−３１と
いったように、各タイムスロットを示す情報と０シンボ
ル目であることを示す情報との組み合わせを、アドレス
として与える。また、インターリーバ１００は、ＲＡＭ
１，ＲＡＭ４，ＲＡＭ７に対して、それぞれ、１−０，
１−１，１−２，・・・，１−３１といったように、各
タイムスロットを示す情報と１シンボル目であることを
示す情報との組み合わせを、アドレスとして与える。さ
らに、インターリーバ１００は、ＲＡＭ２，ＲＡＭ５，
ＲＡＭ８に対して、それぞれ、２−０，２−１，２−
２，・・・，２−３１といったように、各タイムスロッ
トを示す情報と２シンボル目であることを示す情報との
組み合わせを、アドレスとして与える。
【１０８１】実際には、同図に示すアドレスの割り当て
は、図１００に示したアドレスの割り当てと等価なもの
である。例えば同図に示すＲＡＭ０，ＲＡＭ１，ＲＡＭ
２の中から、“３４”のアドレス空間に記憶されている
データを読み出す場合を考える。この場合、“３４”と
いうアドレスを示す情報は、７桁で２進数表記すると、
“０１０００１０”と表される。ここで、上位２ビット
“０１”は、１シンボル目であることを示し、下位５ビ
ット“０００１０”は、２タイムスロット目であること
を示すことがわかる。すなわち、図１０３に示したアド
レスの割り当ては、図１００に示したアドレスの割り当
てと実質的には等価であり、データを読み出す際のアド
レスの変換作業は不要となる。
【１０８２】また、インターリーバ１００は、例えばイ
ンターリーブ長を１０タイムスロット分としたインター
リーブを行う場合には、例えば図１０４に示すように、
データを書き込む際に、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６
に対して、それぞれ、０−０，０−１，０−２，・・
・，０−９といったように、各タイムスロットを示す情
報と０シンボル目であることを示す情報との組み合わせ
を、アドレスとして与える。また、インターリーバ１０
０は、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７に対して、それぞ
れ、１−０，１−１，１−２，・・・，１−９といった
ように、各タイムスロットを示す情報と１シンボル目で
あることを示す情報との組み合わせを、アドレスとして
与える。さらに、インターリーバ１００は、ＲＡＭ２，
ＲＡＭ５，ＲＡＭ８に対して、それぞれ、２−０，２−
１，２−２，・・・，２−９といったように、各タイム
スロットを示す情報と２シンボル目であることを示す情
報との組み合わせを、アドレスとして与える。
【１０８３】同図に示すアドレスの割り当ては、図１０
３に示したアドレスの割り当てと実質的は同一なもので
あることがわかる。そのため、インターリーバ１００
は、インターリーブ長を可変にする場合等において各Ｒ
ＡＭの全ての記憶領域にデータが記憶されない場合であ
っても、データを読み出す際のアドレスの変換作業を不
要とすることができる。
【１０８４】このように、インターリーバ１００は、常
に置換先のアドレスを、入力シンボルの情報と、各シン
ボル毎のタイムスロットの情報との組み合わせで与える
ことによって、複数シンボルを入力し、複数シンボルを
出力するインターリーブを行う場合であって、インター
リーブ長を可変にする場合であっても、データを読み出
す際に、アドレスの変換作業を行う必要がないことか
ら、特別なアドレスの変換回路を設ける必要がなく、回
路規模の削減を図ることができる。
【１０８５】なお、インターリーバ１００は、図１０３
及び図１０４に示したアドレスの割り当てに限らず、タ
イムスロットと入力シンボルとを識別可能な組み合わせ
であれば、いかなるものであってもよい。
【１０８６】６−８ パーシャルライト機能によるデー
タの書き込み及び読み出し 上述した記憶回路４０７1，４０７2，・・・，４０７16
に関する特徴である。
【１０８７】上述したように、記憶回路４０７は、パー
シャルライト制御信号ＰＷに基づいて、パーシャルライ
ト機能を有する。例えば、記憶回路４０７は、通常時に
は、図１０５（Ａ）に示すように、（ビット数Ｂ）×
（ワード数Ｗ）の記憶容量を有するＲＡＭ４２４に対し
てＢビットのデータが入出力されるが、パーシャルライ
トのＲＡＭとして作用させる場合には、同図（Ｂ）に示
すように、（ビット数Ｂ／２）×（ワード数２Ｗ）の記
憶容量を有するＲＡＭ４２４に対してＢ／２ビットのデ
ータが入出力されるようなものとして擬似的に構成する
ことができる。
【１０８８】これは、通常、ビット数及びワード数のと
もに制限があるＲＡＭをインターリーバに用いる場合に
は、インターリーブ長がＲＡＭのワード数に応じて制限
されるためである。換言すれば、インターリーバ１００
は、記憶回路４０７におけるＲＡＭ４２４を、パーシャ
ルライトのＲＡＭとして作用させることによって、ＲＡ
Ｍ４２４における通常のワード数よりも長いインターリ
ーブ長のインターリーブ処理をも実現することができ
る。
【１０８９】このとき、インターリーバ１００には、例
えば１６ビットといったＲＡＭがパーシャルライト機能
時ではない通常時におけるビット数のデータが入力され
ることから、パーシャルライト機能時には、入力される
１６ビットのデータのうち、所望の８ビットのデータ毎
に切り替えてＲＡＭ４２４に与える必要がある。
【１０９０】そこで、インターリーバ１００において
は、記憶回路４０７に対して入力されるデータを上位ビ
ットと下位ビットとに分割して２シンボルのデータと
し、パーシャルライト機能時には、これらの２シンボル
のデータのうち、常に同一のデータを選択するととも
に、読み出されたデータのうち、アドレスに該当するも
のが、常に出力するデータの同じ位置となるように、デ
ータを選択する。
【１０９１】具体的には、記憶回路４０７は、パーシャ
ルライト機能時には、以下のようにしてデータの書き込
み及び読み出しを行う。
【１０９２】すなわち、記憶回路４０７は、セレクタ４
２１，４２２のそれぞれによって、アドレスデータＡＲ
の最上位ビットの反転ビットＩＡＲと、アドレスデータ
ＡＲの最上位ビットとを選択する。これにより、例え
ば、アドレスデータＡＲの最上位ビットが“０”であっ
た場合には、データＶＩＨは、８ビットデータ“１１１
１１１１１”となり、データＶＩＬは、８ビットデータ
“００００００００”となる。同様に、アドレスデータ
ＡＲの最上位ビットが“１”であった場合には、データ
ＶＩＨは、８ビットデータ“００００００００”とな
り、データＶＩＬは、８ビットデータ“１１１１１１１
１”となる。
【１０９３】ここで、データＶＩＨは、ＲＡＭ４２４の
記憶領域におけるビット方向の上位アドレスに対するデ
ータの書き込みを行うか否かを示すものであり、データ
ＶＩＬは、ＲＡＭ４２４の記憶領域におけるビット方向
の下位アドレスに対するデータの書き込みを行うか否か
を示すものである。記憶回路４０７は、これらのデータ
ＶＩＨ，ＶＩＬの各ビットが“０”のアドレスに対して
データを書き込むものとする。
【１０９４】これと同時に、記憶回路４０７は、セレク
タ４２３によって、データＩＲの下位８ビットのデータ
ＩＲ［７：０］を常に選択する。これにより、データＩ
は、データＩＲ［７：０］が反復されたもの、すなわ
ち、Ｉ＝｛ＩＲ１，ＩＲ０｝＝｛ＩＲ［７：０］，ＩＲ
［７：０］｝となる。
【１０９５】そして、記憶回路４０７は、アドレスデー
タＡＲの最上位ビットを除いたデータであるアドレスデ
ータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、ＲＡ
Ｍ４２４に対して、所定のワードにおける上位アドレス
又は下位アドレスのいずれか一方に、データＩＲ［７：
０］を書き込む。すなわち、記憶回路４０７は、アドレ
スデータＡＲの最上位ビットが“０”であった場合に
は、ＲＡＭ４２４に対して、所定のワードにおける下位
アドレスにデータＩＲ［７：０］を書き込み、アドレス
データＡＲの最上位ビットが“１”であった場合には、
ＲＡＭ４２４に対して、所定のワードにおける上位アド
レスにデータＩＲ［７：０］を書き込む。
【１０９６】このように、記憶回路４０７は、パーシャ
ルライト機能時には、ＲＡＭ４２４に対して、データＩ
Ｒの下位８ビットのデータＩＲ［７：０］のみを書き込
む。
【１０９７】そして、記憶回路４０７は、アドレスデー
タＡＲの最上位ビットを除いたデータであるアドレスデ
ータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、ＲＡ
Ｍ４２４から、上位アドレスに記憶されているデータを
データＯＨとして読み出すとともに、下位アドレスに記
憶されているデータをデータＯＬとして読み出し、セレ
クタ４２５，４２６により選択させることによって、デ
ータＯＲを出力する。
【１０９８】このとき、データＯＲは、常に、ＲＡＭ４
２４から読み出されたデータＯＨ，ＯＬのうち、アドレ
スに該当するものが、出力するデータの同じ位置となる
ように構成される。すなわち、データＯＲは、データＬ
ＰＤが“０”であった場合には、該当するアドレスがＲ
ＡＭ４２４における下位アドレスであることから、当該
下位アドレスから読み出されたデータＯＬを下位ビット
とし、上位アドレスから読み出されたデータＯＨを上位
ビットとし、ＯＲ＝｛ＳＯＨ，ＳＯＬ｝＝｛ＯＨ，Ｏ
Ｌ｝となる。同様に、データＯＲは、データＬＰＤが
“１”であった場合には、該当するアドレスがＲＡＭ４
２４における上位アドレスであることから、当該上位ア
ドレスから読み出されたデータＯＨを下位ビットとし、
下位アドレスから読み出されたデータＯＬを上位ビット
とし、ＯＲ＝｛ＳＯＨ，ＳＯＬ｝＝｛ＯＬ，ＯＨ｝とな
る。
【１０９９】このように、記憶回路４０７は、パーシャ
ルライト機能時には、常に、入力されたデータＩＲを上
位ビットと下位ビットとに分割して得られた下位ビット
のデータＩＲ０をＲＡＭ４２４に書き込むとともに、常
に、ＲＡＭ４２４から読み出されたデータのうち、アド
レスに該当するものを、出力するデータの下位ビットと
する。
【１１００】一方、パーシャルライト機能時ではなく、
通常時には、記憶回路４０７は、以下のようにしてデー
タの書き込み及び読み出しを行う。
【１１０１】すなわち、記憶回路４０７は、セレクタ４
２１，４２２のそれぞれによって、値が“０”であるビ
ットを選択する。これにより、例えば、データＶＩＨ，
ＶＩＬは、常に８ビットデータ“００００００００”と
なる。
【１１０２】これと同時に、記憶回路４０７は、セレク
タ４２３によって、データＩＲの上位８ビットのデータ
ＩＲ［１５：８］を常に選択する。これにより、データ
Ｉは、Ｉ＝｛ＩＲ１，ＩＲ０｝＝｛ＩＲ［１５：８］，
ＩＲ［７：０］｝となり、データＩＲそのものとなる。
【１１０３】そして、記憶回路４０７は、データＶＩ
Ｈ，ＶＩＬが、ともに、“００００００００”であるこ
とから、アドレスデータＡＲの最上位ビットを除いたデ
ータであるアドレスデータＩＡと、データＶＩＨ，ＶＩ
Ｌとに基づいて、ＲＡＭ４２４に対して、所定のワード
における上位アドレス及び下位アドレスの両者に、デー
タＩを書き込む。すなわち、記憶回路４０７は、ＲＡＭ
４２４に対して、所定のワードにおける上位アドレスに
データＩＲ［１５：８］を書き込み、下位アドレスにデ
ータＩＲ［７：０］を書き込む。
【１１０４】このように、記憶回路４０７は、通常時に
は、ＲＡＭ４２４に対して、データＩＲそのものを書き
込む。
【１１０５】そして、記憶回路４０７は、アドレスデー
タＡＲの最上位ビットを除いたデータであるアドレスデ
ータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、ＲＡ
Ｍ４２４から、上位アドレスに記憶されているデータを
データＯＨとして読み出すとともに、下位アドレスに記
憶されているデータをデータＯＬとして読み出し、セレ
クタ４２５，４２６により選択させることによって、デ
ータＯＲを出力する。このとき、データＯＲは、データ
ＬＰＤが“０”であることから、常に、ＲＡＭ４２４に
おける下位アドレスから読み出されたデータＯＬを下位
ビットとし、上位アドレスから読み出されたデータＯＨ
を上位ビットとし、ＯＲ＝｛ＳＯＨ，ＳＯＬ｝＝｛Ｏ
Ｈ，ＯＬ｝となる。すなわち、データＯＲは、ＲＡＭ４
２４における所定のワードから読み出されたデータその
ものとなる。
【１１０６】このように、記憶回路４０７は、通常時に
は、データＩＲをＲＡＭ４２４に対して書き込み、デー
タＯＲとして出力する。
【１１０７】このようにすることによって、インターリ
ーバ１００は、入出力される複数ビットのデータのう
ち、上位ビットのデータ又は下位ビットのデータのみを
把握すればよく、どのビットのデータが書き込み及び読
み出しに寄与しているのかを意識する必要がない。その
ため、インターリーバ１００は、通常時には、（ビット
数Ｂ）×（ワード数Ｗ）の記憶容量を有するＲＡＭを、
パーシャルライトのＲＡＭとして作用させ、半数ビット
×２倍長ワードのＲＡＭとして用いることが容易とな
る。
【１１０８】なお、ここでは、パーシャルライト機能時
には、ＲＡＭ４２４の記憶容量が、通常時に比べ、半数
ビット×２倍長ワードとなるものとして説明したが、こ
の手法は、この記憶容量に限定されるものではない。こ
の手法は、パーシャルライト機能時におけるＲＡＭ４２
４の記憶容量が、通常時に比べ、例えば、１／３数ビッ
ト×３倍長ワード、１／４数ビット×４倍長ワード、１
ビット×ビット数倍長ワードとなる場合といったよう
に、任意の記憶容量に応用可能である。
【１１０９】すなわち、インターリーバとしては、記憶
回路に対して入力されるデータを少なくとも上位ビット
と下位ビットとに分割して少なくとも２シンボルのデー
タとし、パーシャルライト機能時には、これらの少なく
とも２シンボルのデータのうち、常に同一のデータを選
択するとともに、読み出されたデータのうち、アドレス
に該当するものが、常に出力するデータの同じ位置とな
るように、データを選択するようにすればよい。
【１１１０】６−９ 偶数長遅延及び奇数長遅延への対
応 上述した奇数長遅延補償回路４０２及び記憶回路４０７
1，４０７2，・・・，４０７16に関する特徴である。
【１１１１】符号長可変の繰り返し復号を行う場合に
は、可変長の遅延を行う必要がある。インターリーバ１
００は、２バンクのＲＡＭを用いて、１タイムスロット
でデータの書き込み及び読み出しを切り替えることによ
って、遅延長、すなわち、インターリーブ長の半分のタ
イムスロット分のワード数のＲＡＭを用いれば、インタ
ーリーブ長の遅延を実現することができる。
【１１１２】この動作を簡略化して説明するために、３
タイムスロット分のワード数のＲＡＭを２バンク用いて
６タイムスロット分のインターリーブ長の遅延を実現す
る例について図１０６を用いて示す。ここでは、バンク
Ａ，ＢのＲＡＭには、それぞれ、便宜上０，１，２のア
ドレスが割り当てられているものとする。また、バンク
ＡのＲＡＭには、アドレス０，１，２の各記憶領域に対
して、データＡ，Ｃ，Ｅが予め記憶されており、バンク
ＢのＲＡＭには、アドレス１，２の各記憶領域に対し
て、データＢ，Ｄが予め記憶されているとともに、アド
レス０の記憶領域には、データが記憶されていないもの
とする。さらに、同図中においては、データの書き込み
を“Ｗ”で表し、データの読み出しを“Ｒ”で表すもの
とする。
【１１１３】まず、インターリーバ１００は、０タイム
スロット目では、バンクＡのＲＡＭにおけるアドレス０
の記憶領域から、データＡを読み出すとともに、バンク
ＢのＲＡＭにおけるアドレス０の記憶領域に対して、デ
ータＦを書き込む。
【１１１４】続いて、インターリーバ１００は、１タイ
ムスロット目では、バンクＡのＲＡＭにおけるアドレス
０の記憶領域、すなわち、０タイムスロット目でデータ
Ａが読み出された記憶領域に対して、データＧを書き込
むとともに、バンクＢのＲＡＭにおけるアドレス１の記
憶領域から、データＢを読み出す。
【１１１５】続いて、インターリーバ１００は、２タイ
ムスロット目では、バンクＡのＲＡＭにおけるアドレス
１の記憶領域から、データＣを読み出すとともに、バン
クＢのＲＡＭにおけるアドレス１の記憶領域、すなわ
ち、１タイムスロット目でデータＦが読み出された記憶
領域に対して、データＨを書き込む。
【１１１６】続いて、インターリーバ１００は、３タイ
ムスロット目では、バンクＡのＲＡＭにおけるアドレス
１の記憶領域、すなわち、２タイムスロット目でデータ
Ｃが読み出された記憶領域に対して、データＩを書き込
むとともに、バンクＢのＲＡＭにおけるアドレス２の記
憶領域から、データＤを読み出す。
【１１１７】続いて、インターリーバ１００は、４タイ
ムスロット目では、バンクＡのＲＡＭにおけるアドレス
２の記憶領域から、データＥを読み出すとともに、バン
クＢのＲＡＭにおけるアドレス２の記憶領域、すなわ
ち、３タイムスロット目でデータＤが読み出された記憶
領域に対して、データＪを書き込む。
【１１１８】続いて、インターリーバ１００は、５タイ
ムスロット目では、バンクＡのＲＡＭにおけるアドレス
２の記憶領域、すなわち、４タイムスロット目でデータ
Ｅが読み出された記憶領域に対して、データＫを書き込
むとともに、バンクＢのＲＡＭにおけるアドレス０の記
憶領域から、データＦを読み出す。
【１１１９】そして、インターリーバ１００は、６タイ
ムスロット目では、バンクＡのＲＡＭにおけるアドレス
０の記憶領域から、データＧを読み出すとともに、バン
クＢのＲＡＭにおけるアドレス０の記憶領域、すなわ
ち、５タイムスロット目でデータＦが読み出された記憶
領域に対して、データＬを書き込む。
【１１２０】インターリーバ１００は、このように２バ
ンクのＲＡＭを用いて、１タイムスロットでデータの書
き込み及び読み出しを切り替える。このような動作によ
るデータの書き込み及び読み出しのタイミングチャート
は、図１０７に示すようになる。すなわち、バンクＢに
書き込まれたデータＦは、インターリーブ長分の時間の
経過後に読み出され、同様に、バンクＡに書き込まれた
データＧも、インターリーブ長分の時間の経過後に読み
出されることになる。
【１１２１】このように、インターリーバ１００は、一
方のバンクにデータを書き込むとき、他方のバンクから
データを読み出す動作を、１タイムスロット毎に切り替
えることによって、インターリーブ長の半分のタイムス
ロット分のワード数のＲＡＭを２バンク用い、インター
リーブ長の遅延を実現することができる。
【１１２２】ところで、この手法による遅延処理の場
合、ＲＡＭの記憶容量が少なくて済むことから、回路規
模の削減を図ることができるものの、遅延長は偶数長に
限られる。
【１１２３】そこで、インターリーバ１００は、偶数長
遅延のときには、上述した動作を行うことによりＲＡＭ
のみで遅延長分の遅延を行い、奇数長遅延のときには、
上述した動作を行い遅延長−１分の遅延を行うととも
に、レジスタを用いて１タイムスロット分の遅延を行う
ように、切り替える機能を備えることによって、偶数長
遅延及び奇数長遅延の両方に対応する。
【１１２４】具体的には、インターリーバ１００は、上
述したように、奇数長遅延補償回路４０２によって、制
御回路６０から供給されるインターリーブ長情報ＣＩＮ
Ｌに基づいて、偶数長遅延を行う場合には、データＴＤ
Ｉに対して、ＲＡＭによる遅延のみを行い、奇数長遅延
を行う場合には、データＴＤＩに対して、ＲＡＭによる
遅延長−１分の遅延と、レジスタによる１タイムスロッ
ト分の遅延を行うように、遅延の対象とするデータであ
るデータＴＤＩを選択する。
【１１２５】このようにすることによって、インターリ
ーバ１００は、少ない回路規模の下に、偶数長遅延及び
奇数長遅延の両方に対応することができる。
【１１２６】６−１０ 入出力順序入れ替え機能 上述した入力データ選択回路４０６及び出力データ選択
回路４０８に関する特徴である。
【１１２７】軟出力復号回路９０は、上述したように、
任意の符号の復号を可能とするものであるが、任意の符
号の復号を行うために、符号に応じた入出力パターンを
予め求めておく必要がある。そのため、軟出力復号回路
９０は、実際には、全ての符号の復号を１つの回路で行
うのは非常に困難であり、任意に想定された符号を対象
とした復号を行うのが現実的である。
【１１２８】このように、軟出力復号回路９０に限ら
ず、復号対象となる符号に限定がある軟出力復号回路
は、一般に、複数シンボルを入力し、複数シンボルを出
力する任意の符号の軟出力復号を行う際、当該任意の符
号に対して、入力シンボル間の順序及び／又は出力シン
ボル間の順序のみが異なる符号を復号することができな
い場合がある。
【１１２９】例えば、要素復号器５０を連接して復号装
置３を構成し、ＳＣＣＣによる符号化を行う符号化装置
による符号を復号する場合において、当該符号化装置
が、外符号の符号化を行う畳み込み符号化器として、軟
出力復号回路９０が復号可能な任意の畳み込み符号化器
を備え、インターリーバとして、インラインインターリ
ーブを行うものを備え、さらに、内符号の符号化を行う
畳み込み符号化器として、軟出力復号回路９０が復号可
能な先に図２４に示した畳み込み符号化器を備えるもの
とする。この場合、復号装置３は、符号化装置による符
号を復号することが可能であることはいうまでもない。
【１１３０】ところで、符号化装置における内符号の符
号化を行う畳み込み符号化器として図１０８に示すもの
を用い、軟出力復号回路９０が当該畳み込み符号を復号
対象としていない場合には、復号装置３は、この符号化
装置による符号を復号することが不可能となる。
【１１３１】ここで、同図に示す畳み込み符号化器は、
入力データｉ0，ｉ1，ｉ2を、それぞれ、０，１，２シ
ンボル目とすると、図２４に示した畳み込み符号化器と
比べ、１シンボル目の入力データｉ1と、２シンボル目
の入力データｉ2とを入れ替えたものであることがわか
る。すなわち、図１０８に示す畳み込み符号化器を備え
る符号化装置は、図１０９に示すように、外符号の符号
化を行う畳み込み符号化器から出力される３ビットの符
号化データがインターリーバに入力される際に、１シン
ボル目の符号化データと、２シンボル目の符号化データ
とを入れ替え、内符号の符号化を行う畳み込み符号化器
として、図２４に示した畳み込み符号化器を用いた符号
化装置と等価なものであることがわかる。
【１１３２】このように、復号装置３は、軟出力復号回
路９０が復号対象としていない符号を要素符号とする符
号化装置に対しては、当該要素符号が、入力シンボル間
の順序及び／又は出力シンボル間の順序のみが異なるも
のであっても、復号することが不可能となる。
【１１３３】換言すれば、符号化側としては、例えばイ
ンラインインターリーブやペアワイズインターリーブと
いった各シンボル毎に個別的にインターリーブを施す場
合には、入出力のシンボルの位置が一意に決定される
が、入出力のシンボルの位置を変化させた符号化を行う
ことによって、幅広い符号化を行うといった要求がある
ことは否めない。特に、マッシィ型の符号を要素符号と
して用いている符号化装置の場合、組織成分の出力位置
を入れ替えることによって、多様な符号化を行うことが
できる。そのため、復号装置としては、このような符号
の復号にも対応する必要がある。
【１１３４】そこで、インターリーバ１００は、複数シ
ンボルを入力し、複数シンボルを出力するインターリー
ブを行う際、入力シンボル間の順序及び／又は出力シン
ボル間の順序を入れ替える機能を有することによって、
同一アドレスに基づいた複数通りのインターリーブを実
現する。
【１１３５】具体的には、インターリーバ１００は、イ
ンターリーブ処理を行う場合には、入力データ選択回路
４０６によって、インターリーバ入出力置換情報ＣＩＰ
Ｔに基づいて、各シンボル間の入力順序を相互に置換
し、各シンボルの入力位置と出力位置とを切り替える。
【１１３６】また、インターリーバ１００は、デインタ
ーリーブ処理を行う場合には、出力データ選択回路４０
８によって、インターリーバ入出力置換情報ＣＩＰＴに
基づいて、各シンボル間の出力順序を相互に置換し、各
シンボルの入力位置と出力位置とを切り替える。
【１１３７】換言すれば、復号装置３がＳＣＣＣによる
符号の復号を行うものとすると、当該復号装置３を構成
する隣接する２つの要素復号器５０I，５０Jは、簡略化
すると例えば図１１０に示す構成として表すことができ
る。ここでは、入力シンボル間の順序及び／又は出力シ
ンボル間の順序を入れ替える機能を有する回路を、シン
ボル入れ替え回路と称するものとする。
【１１３８】すなわち、要素復号器５０Iは、軟出力復
号回路９０から出力されたデータがインターリーバ１０
０に入力されると、インターリーバ１００によって、デ
インターリーブ処理を行う。このとき、要素復号器５０
Iは、インターリーバ１００における記憶回路４０７を
経ることによりデインターリーブ処理が施された複数シ
ンボルからなるデータＯＲが出力データ選択回路４０８
に相当するシンボル入れ替え回路６１０に入力される
と、このシンボル入れ替え回路６１０によって、出力す
べきインターリーバ出力データＩＩＯを選択した後、複
数シンボルからなるこれらのインターリーバ出力データ
ＩＩＯについて、符号構成に応じて、各シンボル間の入
力順序を相互に置換し、すなわち、各シンボルの順序を
入れ替え、次段の要素復号器５０Jに供給する。
【１１３９】一方、要素復号器５０Jは、要素復号器５
０Iから供給され、軟出力復号回路９０により軟出力復
号処理が施されたデータがインターリーバ１００に入力
されると、インターリーバ１００によって、インターリ
ーブ処理を行う。このとき、要素復号器５０Jは、イン
ターリーバ１００における入力データ選択回路４０６に
相当するシンボル入れ替え回路６１１によって、軟出力
復号回路９０から供給されて各種処理が施された複数シ
ンボルからなるデータＩについて、符号構成に応じて、
各シンボルの順序を入れ替え、データＩＲとして記憶回
路４０７に供給する。このようにしてインターリーブが
施されたデータは、図示しない次段の要素復号器に供給
される。
【１１４０】このようにすることによって、インターリ
ーバ１００は、入力シンボル間の順序及び／又は出力シ
ンボル間の順序を入れ替え、同一アドレスに基づいた複
数通りのインターリーブを実現することができる。特
に、インターリーバ１００は、通常のインラインインタ
ーリーバやペアワイズインターリーバのように、入出力
されるシンボル数が同じであり且つ入力位置と出力位置
とが１対１に決められているインターリーブを行う場合
には、入力シンボルの位置と出力シンボルの位置との接
続を切り替えることが可能となる。
【１１４１】そのため、要素復号器５０は、復号対象と
なる符号に限定がある汎用の軟出力復号回路を備えた場
合であっても、当該軟出力復号回路が復号可能な符号に
対して、入力シンボル間の順序及び／又は出力シンボル
間の順序のみが異なる符号を復号することができる。ま
た、要素復号器５０は、軟出力復号回路９０が復号対象
とする符号の数を限定できることから、回路の簡略化及
び規模削減を図ることができる。
【１１４２】なお、ここでは、各シンボルの順序を入れ
替える機能をインターリーバ１００に設けた例について
説明したが、必ずしもインターリーバ１００の機能とし
て設ける必要はなく、例えば軟出力復号回路９０の機能
として設けるようにしてもよい。
【１１４３】各シンボルの順序を入れ替える機能を軟出
力復号回路９０の機能として設ける場合、復号装置３が
ＳＣＣＣによる符号の復号を行うものとすると、当該復
号装置３を構成する隣接する２つの要素復号器５０K，
５０Lは、簡略化すると例えば図１１１に示す構成とし
て表すことができる。
【１１４４】すなわち、要素復号器５０Kは、軟出力復
号回路９０及びインターリーバ１００によって、通常の
軟出力復号処理及びデインターリーブ処理を行い、得ら
れたデータを次段の要素復号器５０Lに供給する。
【１１４５】一方、要素復号器５０Lは、要素復号器５
０Kから供給された複数シンボルからなるデータ、すな
わち、外部情報又はインターリーブデータＴＥＸＴ等の
軟出力復号処理に必要な情報が軟出力復号回路９０に入
力されると、これらの情報について、シンボル入れ替え
回路６１２によって、符号構成に応じて、各シンボルの
順序を入れ替える。さらに、要素復号器５０Lは、軟出
力復号回路９０と同様の各種処理を経て、外部情報算出
回路１６３により算出された複数シンボルからなる外部
情報ＳＯＥについて、シンボル入れ替え回路６１３によ
って、符号構成に応じて、各シンボルの順序を入れ替
え、各種処理を施した後、データＴＩＩとしてインター
リーバ１００に供給する。そして、要素復号器５０
Lは、入力されたデータＴＩＩに対してインターリーブ
処理を施し、図示しない次段の要素復号器に供給する。
【１１４６】このようにすることによって、軟出力復号
回路９０は、入力シンボル間の順序及び／又は出力シン
ボル間の順序のみが異なる符号の復号が可能となる。そ
のため、要素復号器５０は、軟出力復号回路９０が復号
対象とする符号の数を限定できることから、回路の簡略
化及び規模削減を図ることができる。特に、要素復号器
５０は、マッシィ型の符号を繰り返し復号する場合に
は、組織成分の出力位置を入れ替えた符号を復号するこ
とができる。
【１１４７】なお、図１１１に示した要素復号器５０L
において、シンボル入れ替え回路６１３を軟出力復号回
路９０が有するものとして説明したが、このシンボル入
れ替え回路６１３をインターリーバ１００が有してもよ
い。すなわち、要素復号器５０は、デインターリーブ処
理を行うインターリーバ１００の後段、及び、インター
リーブ処理を行うインターリーバ１００の前段に、符号
構成に応じたシンボル入れ替え回路を備えるものであれ
ばよい。勿論、復号装置３がＰＣＣＣによる符号の復号
を行うものである場合であっても、要素復号器５０は、
デインターリーブ処理を行うインターリーバ１００の後
段、及び、インターリーブ処理を行うインターリーバ１
００の前段に、符号構成に応じたシンボル入れ替え回路
を備える構成とすればよい。
【１１４８】７． まとめ 以上説明したように、符号化装置１と復号装置３とを用
いて構成されるデータ送受信システムにおいて、復号装
置３を構成する要素復号器５０は、入力される全ての受
信値の中から、復号の対象とする受信値を選択すること
によって、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣ
Ｍのうち、任意の符号を復号することが可能な汎用性の
ある構造となる。そのため、復号装置３は、要素復号器
５０を複数連接するだけで、ＰＣＣＣ、ＳＣＣＣ、ＴＴ
ＣＭ又はＳＣＴＣＭのうち、任意の符号を繰り返し復号
することが可能となる。
【１１４９】すなわち、これらの符号化装置１と復号装
置３とを用いて構成されるデータ送受信システムは、少
ない回路規模の単純な構成で任意の符号の復号を実現す
るものであり、ユーザに高い利便を提供することができ
るものである。
【１１５０】なお、本発明は、上述した実施の形態に限
定されるものではなく、例えば、上述した実施の形態で
は、要素復号器５０が、軟出力復号回路９０及びインタ
ーリーバ１００等をＬＳＩとして集積させて構成される
ものとして説明したが、軟出力復号回路９０のみをＬＳ
Ｉ等の単一モジュールとして構成し、この軟出力復号回
路９０を複数連接するとともに、インターリーバ１００
を含む他の各部を外付けの機器として設けることによっ
て、復号装置３として構成してもよい。同様に、本発明
は、インターリーバ１００のみをＬＳＩ等の単一モジュ
ールとして構成し、このインターリーバ１００を複数連
接するとともに、軟出力復号回路９０を含む他の各部を
外付けの機器として設けることによって、復号装置３と
して構成してもよい。すなわち、本発明は、少なくとも
軟出力復号回路９０又はインターリーバ１００がＬＳＩ
等の単一モジュールとして構成されていれば、繰り返し
復号に適用できるものである。
【１１５１】また、上述した実施の形態では、軟出力復
号回路９０による補正項の算出の際には、補正項の値を
ＲＯＭ等から構成されるルックアップテーブルから読み
出すものとして説明したが、本発明は、ＲＯＭの代わり
に、例えばＲＡＭ等の各種メモリであってもよく、ま
た、例えばいわゆる線形近似回路等を設けることによっ
て、補正項の値を算出する場合にも適用可能である。
【１１５２】さらに、上述した実施の形態では、インタ
ーリーバ１００に対して入出力されるシンボル数を最大
で３シンボルであるものとして説明したが、本発明は、
３シンボル以上の任意の数のシンボルを入出力する場合
にも適用することができる。
【１１５３】さらにまた、上述した実施の形態では、イ
ンターリーバ１００が１６個の記憶回路４０７1，４０
７2，・・・，４０７16を有するものとして説明した
が、本発明は、符号構成に応じた任意の数の記憶回路を
有する場合にも適用できることは勿論である。
【１１５４】また、上述した実施の形態では、インター
リーバ１００が対応可能なインターリーブの種類とし
て、ランダムインターリーブ、インラインインターリー
ブ及びペアワイズインターリーブについて説明したが、
本発明は、これらのインターリーブの種類に限定される
ものではなく、他の種類のインターリーブにも適用可能
である。
【１１５５】さらに、上述した実施の形態では、復号装
置として、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡ
Ｐ復号を行うものとして説明したが、本発明は、Ｍａｘ
−Ｌｏｇ−ＢＣＪＲアルゴリズム、又は、「Bahl, Cock
e, Jelinek and Raviv, “Optimal decoding of linear
codes for minimizing symbol error rate”, IEEETra
ns. Inf. Theory, vol. IT-20, pp. 284-287, Mar. 197
4」に記載されているＢＣＪＲアルゴリズムに基づくＭ
ＡＰ復号を行う復号装置であっても適用可能である。
【１１５６】さらにまた、上述した実施の形態では、符
号化装置及び復号装置をデータ送受信システムにおける
送信装置及び受信装置に適用して説明したが、本発明
は、例えばフロッピー（登録商標）ディスク、ＣＤ−Ｒ
ＯＭ又はＭＯ（Magneto Optical）といった磁気、光又
は光磁気ディスク等の記録媒体に対する記録及び／又は
再生を行う記録及び／又は再生装置に適用することもで
きる。この場合、符号化装置により符号化されたデータ
は、無記憶通信路に等価とされる記録媒体に記録され、
復号装置により復号されて再生される。
【１１５７】以上のように、本発明は、その趣旨を逸脱
しない範囲で適宜変更が可能であることはいうまでもな
い。
【１１５８】
【発明の効果】以上詳細に説明したように、本発明にか
かる軟出力復号装置は、軟入力とされる受信値に基づい
て任意のステートを通過する確率を求め、この確率を用
いて復号を行う軟出力復号装置であって、入力される全
ての受信値の中から、復号の対象とする受信値を選択す
る復号受信値選択手段と、この復号受信値選択手段によ
り選択された受信値を入力して軟出力復号を行い、各時
刻における軟出力及び／又は外部情報を生成する軟出力
復号手段とを備える。
【１１５９】したがって、本発明にかかる軟出力復号装
置は、復号受信値選択手段によって、復号の対象とする
受信値を符号に応じて適宜選択することによって、少な
い回路規模の単純な構成で、ＰＣＣＣ、ＳＣＣＣ、ＴＴ
ＣＭ又はＳＣＴＣＭのうち、任意の符号を復号すること
ができ、優れた利便を提供することができる。
【１１６０】また、本発明にかかる軟出力復号方法は、
軟入力とされる受信値に基づいて任意のステートを通過
する確率を求め、この確率を用いて復号を行う軟出力復
号方法であって、入力される全ての受信値の中から、復
号の対象とする受信値を選択する復号受信値選択工程
と、この復号受信値選択工程にて選択された受信値を入
力して軟出力復号を行い、各時刻における軟出力及び／
又は外部情報を生成する軟出力復号工程とを備える。
【１１６１】したがって、本発明にかかる軟出力復号方
法は、復号の対象とする受信値を符号に応じて適宜選択
することによって、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又は
ＳＣＴＣＭのうち、任意の符号を復号することを可能と
し、優れた利便を提供することを可能とする。
【１１６２】さらに、本発明にかかる復号装置は、軟入
力とされる受信値に基づいて任意のステートを通過する
確率を求め、この確率を用いて、複数の要素符号をイン
ターリーバを介して連接して生成された符号を繰り返し
復号するための、要素符号に対応する復号装置であっ
て、入力される全ての受信値の中から、復号の対象とす
る受信値を選択する復号受信値選択手段と、この復号受
信値選択手段により選択された受信値を入力して軟出力
復号を行い、各時刻における軟出力及び／又は外部情報
を生成する軟出力復号手段と、この軟出力復号手段によ
り生成された外部情報を入力し、インターリーバと同一
の置換位置情報に基づいて、外部情報の順序を置換して
並べ替える、又は、インターリーバにより並べ替えられ
た情報の配列を元に戻すように、外部情報の順序を置換
して並べ替えるインターリーブ手段とを備える。
【１１６３】したがって、本発明にかかる復号装置は、
符号に応じて復号受信値選択手段により選択した受信値
を用いて、軟出力復号手段により軟出力復号を行うこと
によって、少ない回路規模の単純な構成で、ＰＣＣＣ、
ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭのうち、任意の符号
を復号することができ、優れた利便を提供することがで
きる。
【１１６４】さらにまた、本発明にかかる復号方法は、
軟入力とされる受信値に基づいて任意のステートを通過
する確率を求め、この確率を用いて、複数の要素符号を
第１のインターリーブ工程を介して連接して生成された
符号を繰り返し復号するための、要素符号に対応する復
号方法であって、入力される全ての受信値の中から、復
号の対象とする受信値を選択する復号受信値選択工程
と、この復号受信値選択工程にて選択された受信値を入
力して軟出力復号を行い、各時刻における軟出力及び／
又は外部情報を生成する軟出力復号工程と、この軟出力
復号工程にて生成された外部情報を入力し、第１のイン
ターリーブ工程と同一の置換位置情報に基づいて、外部
情報の順序を置換して並べ替える、又は、第１のインタ
ーリーブ工程にて並べ替えられた情報の配列を元に戻す
ように、外部情報の順序を置換して並べ替える第２のイ
ンターリーブ工程とを備える。
【１１６５】したがって、本発明にかかる復号方法は、
符号に応じて適宜選択した受信値を用いて軟出力復号を
行うことによって、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又は
ＳＣＴＣＭのうち、任意の符号を復号することを可能と
し、優れた利便を提供することを可能とする。
【１１６６】また、本発明にかかる復号装置は、軟入力
とされる受信値に基づいて任意のステートを通過する確
率を求め、この確率を用いて、複数の要素符号をインタ
ーリーバを介して連接して生成された符号を繰り返し復
号する復号装置であって、当該復号装置は、連接された
複数の要素復号器からなり、これらの要素復号器は、そ
れぞれ、入力される全ての受信値の中から、復号の対象
とする受信値を選択する復号受信値選択手段と、この復
号受信値選択手段により選択された受信値を入力して軟
出力復号を行い、各時刻における軟出力及び／又は外部
情報を生成する軟出力復号手段と、この軟出力復号手段
により生成された外部情報を入力し、インターリーバと
同一の置換位置情報に基づいて、外部情報の順序を置換
して並べ替える、又は、インターリーバにより並べ替え
られた情報の配列を元に戻すように、外部情報の順序を
置換して並べ替えるインターリーブ手段とを備える。
【１１６７】したがって、本発明にかかる復号装置は、
繰り返し復号を行う際に、符号に応じて復号受信値選択
手段により選択した受信値を用いて、軟出力復号手段に
より軟出力復号を行うことによって、要素復号器を複数
連接した少ない回路規模の単純な構成で、ＰＣＣＣ、Ｓ
ＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭのうち、任意の符号を
繰り返し復号することができ、優れた利便を提供するこ
とができる。
【１１６８】さらに、本発明にかかる復号方法は、軟入
力とされる受信値に基づいて任意のステートを通過する
確率を求め、この確率を用いて、複数の要素符号を第１
のインターリーブ工程を介して連接して生成された符号
を繰り返し復号する復号方法であって、当該復号方法
は、複数の要素復号工程が連続して行われるものであ
り、これらの要素復号工程は、それぞれ、入力される全
ての受信値の中から、復号の対象とする受信値を選択す
る復号受信値選択工程と、この復号受信値選択工程にて
選択された受信値を入力して軟出力復号を行い、各時刻
における軟出力及び／又は外部情報を生成する軟出力復
号工程と、この軟出力復号工程にて生成された外部情報
を入力し、第１のインターリーブ工程と同一の置換位置
情報に基づいて、外部情報の順序を置換して並べ替え
る、又は、第１のインターリーブ工程にて並べ替えられ
た情報の配列を元に戻すように、外部情報の順序を置換
して並べ替える第２のインターリーブ工程とを備える。
【１１６９】したがって、本発明にかかる復号方法は、
繰り返し復号を行う際に、符号に応じて適宜選択した受
信値を用いて軟出力復号を行うことによって、要素復号
工程を複数回連続して行うだけで、ＰＣＣＣ、ＳＣＣ
Ｃ、ＴＴＣＭ又はＳＣＴＣＭのうち、任意の符号を繰り
返し復号することを可能とし、優れた利便を提供するこ
とを可能とする。
【図面の簡単な説明】
【図１】本発明の実施の形態として示すデータ送受信シ
ステムを適用する通信モデルの構成を説明するブロック
図である。
【図２】同データ送受信システムにおける符号化装置の
一例の構成を説明するブロック図であって、ＰＣＣＣに
よる符号化を行う符号化装置の構成を説明するブロック
図である。
【図３】同データ送受信システムにおける復号装置の一
例の構成を説明するブロック図であって、図２に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。
【図４】同データ送受信システムにおける符号化装置の
一例の構成を説明するブロック図であって、ＳＣＣＣに
よる符号化を行う符号化装置の構成を説明するブロック
図である。
【図５】同データ送受信システムにおける復号装置の一
例の構成を説明するブロック図であって、図４に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。
【図６】要素復号器の概略構成を説明するブロック図で
ある。
【図７】同要素復号器の左半分部分の詳細構成を説明す
るブロック図である。
【図８】同要素復号器の右半分部分の詳細構成を説明す
るブロック図である。
【図９】同要素復号器が備える復号受信値選択回路の構
成を説明するブロック図である。
【図１０】同要素復号器が備えるエッジ検出回路の構成
を説明するブロック図である。
【図１１】同要素復号器が備える軟出力復号回路の概略
構成を説明するブロック図である。
【図１２】同軟出力復号回路の左半分部分の詳細構成を
説明するブロック図である。
【図１３】同軟出力復号回路の右半分部分の詳細構成を
説明するブロック図である。
【図１４】ボーゼンクラフト型の畳み込み符号化器の一
構成例を説明するブロック図である。
【図１５】ボーゼンクラフト型の畳み込み符号化器の他
の一構成例を説明するブロック図である。
【図１６】マッシィ型の畳み込み符号化器の一構成例を
説明するブロック図である。
【図１７】マッシィ型の畳み込み符号化器の他の一構成
例を説明するブロック図である。
【図１８】図１４に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。
【図１９】図１８に示す畳み込み符号化器におけるトレ
リスを説明する図である。
【図２０】図１５に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。
【図２１】図２０に示す畳み込み符号化器におけるトレ
リスを説明する図である。
【図２２】図１６に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。
【図２３】図２２に示す畳み込み符号化器におけるトレ
リスを説明する図である。
【図２４】図１７に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。
【図２５】図２４に示す畳み込み符号化器におけるトレ
リスを説明する図である。
【図２６】同軟出力復号回路が有する内部消去情報生成
回路の構成を説明するブロック図である。
【図２７】同軟出力復号回路が有する終結情報生成回路
の構成を説明するブロック図である。
【図２８】同軟出力復号回路が有する受信値及び事前確
率情報選択回路の構成を説明するブロック図である。
【図２９】同軟出力復号回路が有するＩγ算出回路の構
成を説明するブロック図である。
【図３０】同軟出力復号回路が有するＩγ分配回路の構
成を説明するブロック図である。
【図３１】同Ｉγ分配回路が有するＩβ０用パラレルパ
ス処理回路の構成を説明するブロック図である。
【図３２】同Ｉβ０用パラレルパス処理回路が有するパ
ラレルパス用ｌｏｇ−ｓｕｍ演算回路の構成を説明する
ブロック図である。
【図３３】同軟出力復号回路が有するＩα算出回路の構
成を説明するブロック図である。
【図３４】同Ｉα算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと２本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。
【図３５】同加算比較選択回路が有する補正項算出回路
の構成を説明するブロック図である。
【図３６】同Ｉα算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと４本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。
【図３７】同Ｉα算出回路が有するＩα＋Ｉγ算出回路
の構成を説明するブロック図である。
【図３８】同軟出力復号回路が有するＩβ算出回路の構
成を説明するブロック図である。
【図３９】同Ｉβ算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと２本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。
【図４０】同Ｉβ算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと４本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。
【図４１】同軟出力復号回路が有する軟出力算出回路の
構成を説明するブロック図である。
【図４２】同軟出力算出回路が有するｌｏｇ−ｓｕｍ演
算回路の構成を説明するブロック図である。
【図４３】同軟出力復号回路が有する受信値又は事前確
率情報分離回路の構成を説明するブロック図である。
【図４４】同軟出力復号回路が有する外部情報算出回路
の構成を説明するブロック図である。
【図４５】同軟出力復号回路が有する硬判定回路の構成
を説明するブロック図である。
【図４６】同要素復号器が備えるインターリーバにおけ
る遅延用のＲＡＭの概念を説明するためのブロック図で
ある。
【図４７】遅延用のＲＡＭの概念を説明するためのブロ
ック図であって、複数個のＲＡＭから構成されているこ
とを説明するためのブロック図である。
【図４８】遅延用のＲＡＭの概念を説明するためのブロ
ック図であって、同インターリーバが有する制御回路に
より生成したアドレスを適切に変換して各ＲＡＭに与え
る様子を説明するためのブロック図である。
【図４９】同インターリーバにおけるインターリーブ用
のＲＡＭの概念を説明するためのブロック図である。
【図５０】インターリーブ用のＲＡＭの概念を説明する
ためのブロック図であって、シーケンシャルな書き込み
アドレスとランダムな読み出しアドレスとに基づいて、
バンクＡ，Ｂのそれぞれに用いるアドレスに変換し、各
ＲＡＭに与える様子を説明するためのブロック図であ
る。
【図５１】同インターリーバが行うインターリーブの種
類を説明するための図であって、（Ａ）は、１シンボル
の入力データに対するランダムインターリーブを示し、
（Ｂ）は、２シンボルの入力データに対するランダムイ
ンターリーブを示し、（Ｃ）は、２シンボルの入力デー
タに対するインラインインターリーブを示し、（Ｄ）
は、２シンボルの入力データに対するペアワイズインタ
ーリーブを示し、（Ｅ）は、３シンボルの入力データに
対するランダムインターリーブを示し、（Ｆ）は、３シ
ンボルの入力データに対するインラインインターリーブ
を示し、（Ｇ）は、３シンボルの入力データに対するペ
アワイズインターリーブを示す図である。
【図５２】同インターリーバの構成を説明するブロック
図である。
【図５３】同インターリーバが有する奇数長遅延補償回
路の構成を説明するブロック図である。
【図５４】同インターリーバが有する記憶回路の構成を
説明するブロック図である。
【図５５】同インターリーバにおけるＲＡＭの利用方法
を説明するための図であって、１シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、イン
ターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用の
ＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図で
ある。
【図５６】同インターリーバにおけるＲＡＭの利用方法
を説明するための図であって、２シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、イン
ターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用の
ＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図で
ある。
【図５７】同インターリーバにおけるＲＡＭの利用方法
を説明するための図であって、２シンボルの入力データ
に対して、インラインインターリーブを施す場合におい
て、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、イン
ターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用の
ＲＡＭを示す図である。
【図５８】同インターリーバにおけるＲＡＭの利用方法
を説明するための図であって、２シンボルの入力データ
に対して、ペアワイズインターリーブを施す場合におい
て、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、イン
ターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用の
ＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図で
ある。
【図５９】同インターリーバにおけるＲＡＭの利用方法
を説明するための図であって、３シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、イン
ターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用の
ＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図で
ある。
【図６０】同インターリーバにおけるＲＡＭの利用方法
を説明するための図であって、３シンボルの入力データ
に対して、インラインインターリーブを施す場合におい
て、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、イン
ターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用の
ＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図で
ある。
【図６１】同インターリーバにおけるＲＡＭの利用方法
を説明するための図であって、３シンボルの入力データ
に対して、ペアワイズインターリーブを施す場合におい
て、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、イン
ターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用の
ＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図で
ある。
【図６２】同要素復号器を連接して構成される復号装置
の構成を説明するブロック図である。
【図６３】同復号装置を構成する隣接する２つの要素復
号器の簡略化した構成を説明するブロック図であって、
前段の要素復号器からの情報の中から、軟出力復号に必
要な情報を選択する構成について説明するブロック図で
ある。
【図６４】同復号装置を構成する隣接する２つの要素復
号器の簡略化した構成を説明するブロック図であって、
前段の要素復号器によって、次段の要素復号器における
軟出力復号に必要な情報を選択する構成について説明す
るブロック図である。
【図６５】同復号装置を構成する隣接する２つの要素復
号器の簡略化した構成を説明するブロック図であって、
受信値を遅延させる遅延回路を備える構成について説明
するブロック図である。
【図６６】同復号装置を構成する隣接する２つの要素復
号器の簡略化した構成を説明するブロック図であって、
復号の対象とする受信値を選択する復号受信値選択回路
を備える構成について説明するブロック図である。
【図６７】図１４に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、（Ａ）は、メモリ数が４の場合における番号付
けを示し、（Ｂ）は、メモリ数が３の場合における番号
付けを示し、（Ｃ）は、メモリ数が２の場合における番
号付けを示し、（Ｄ）は、メモリ数が１の場合における
番号付けを示す図である。
【図６８】図１４に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、（Ａ）は、メモリ数が４の場合における番号
付けを示し、（Ｂ）は、メモリ数が３の場合における番
号付けを示し、（Ｃ）は、メモリ数が２の場合における
番号付けを示し、（Ｄ）は、メモリ数が１の場合におけ
る番号付けを示す図である。
【図６９】図１５に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、（Ａ）は、メモリ数が３の場合における番号付
けを示し、（Ｂ）は、メモリ数が２の場合における番号
付けを示す図である。
【図７０】図１５に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、（Ａ）は、メモリ数が３の場合における番号
付けを示し、（Ｂ）は、メモリ数が２の場合における番
号付けを示す図である。
【図７１】図１６に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、（Ａ）は、メモリ数が３の場合における番号付
けを示し、（Ｂ）は、メモリ数が２の場合における番号
付けを示す図である。
【図７２】図１６に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、（Ａ）は、メモリ数が３の場合における番号
付けを示し、（Ｂ）は、メモリ数が２の場合における番
号付けを示す図である。
【図７３】図１７に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、（Ａ）は、メモリ数が２の場合における番号付
けを示し、（Ｂ）は、メモリ数が１の場合における番号
付けを示す図である。
【図７４】図１７に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、（Ａ）は、メモリ数が２の場合における番号
付けを示し、（Ｂ）は、メモリ数が１の場合における番
号付けを示す図である。
【図７５】終結情報の生成動作を説明するためのトレリ
スを示す図であって、入力ビット数分の終結情報を終結
期間分だけ入力する動作を説明するための図である。
【図７６】終結情報の生成動作を説明するためのトレリ
スを示す図であって、終結情報を１タイムスロットで入
力する動作を説明するための図である。
【図７７】同Ｉγ算出回路及び同Ｉγ分配回路の概略構
成を説明するブロック図であって、全ての入出力パター
ン分の対数尤度Ｉγを算出し、符号構成に応じて決定さ
れる入出力パターンに応じて分配する構成について説明
するブロック図である。
【図７８】同Ｉγ算出回路及び同Ｉγ分配回路の概略構
成を説明するブロック図であって、少なくとも一部の入
出力パターン分の対数尤度Ｉγを算出し、所望の対数尤
度Ｉγを選択して加算する構成について説明するブロッ
ク図である。
【図７９】同Ｉγ算出回路及び同Ｉγ分配回路の概略構
成を説明するブロック図であって、全ての入出力パター
ン分の対数尤度Ｉγを算出する場合において、対数尤度
Ｉγに対して１時刻毎の正規化を行う構成について説明
するブロック図である。
【図８０】同要素復号器が対数尤度を負値として扱う場
合における対数尤度Ｉγに対する正規化を説明するため
の図であって、（Ａ）は、正規化前の対数尤度Ｉγの分
布例を示し、（Ｂ）は、正規化後の対数尤度Ｉγの分布
例を示す図である。
【図８１】同要素復号器が対数尤度を正値として扱う場
合における対数尤度Ｉγに対する正規化を説明するため
の図であって、（Ａ）は、正規化前の対数尤度Ｉγの分
布例を示し、（Ｂ）は、正規化後の対数尤度Ｉγの分布
例を示す図である。
【図８２】同Ｉγ算出回路及び同Ｉγ分配回路の概略構
成を説明するブロック図であって、少なくとも一部の入
出力パターン分の対数尤度Ｉγを算出する場合におい
て、対数尤度Ｉγに対して１時刻毎の正規化を行う構成
について説明するブロック図である。
【図８３】畳み込み符号化器におけるトレリスの一例を
説明する図であって、（Ａ）は、メモリ数が“１”の場
合の一例を示し、（Ｂ）は、メモリ数が“２”の場合の
一例を示し、（Ｃ）は、メモリ数が“３”の場合の一例
を示し、（Ｄ）は、メモリ数が“４”の場合の一例を示
す図である。
【図８４】図８３に示す４つのトレリスを重ねた様子を
説明する図である。
【図８５】トレリス上の各ステートから次時刻における
ステートへと２本のパスが到達するような符号に対して
処理を行う同Ｉα算出回路における加算比較選択回路の
構成を説明するブロック図であって、対数尤度Ｉαを選
択するセレクタを備える構成について説明するブロック
図である。
【図８６】同Ｉα算出回路及び同Ｉβ算出回路における
ｌｏｇ−ｓｕｍ演算回路の概略構成を説明するブロック
図であって、第１の方法による正規化を行うｌｏｇ−ｓ
ｕｍ演算回路の構成を説明するブロック図である。
【図８７】第１の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。
【図８８】第２の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。
【図８９】同Ｉα算出回路及び同Ｉβ算出回路における
ｌｏｇ−ｓｕｍ演算回路の概略構成を説明するブロック
図であって、第３の方法による正規化を行うｌｏｇ−ｓ
ｕｍ演算回路の構成を説明するブロック図である。
【図９０】第３の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。
【図９１】ｌｏｇ−ｓｕｍ演算回路の概略構成を説明す
るブロック図であって、通常のｌｏｇ−ｓｕｍ演算を行
うｌｏｇ−ｓｕｍ演算回路の構成を説明するブロック図
である。
【図９２】ｌｏｇ−ｓｕｍ演算回路の概略構成を説明す
るブロック図であって、差分値に対応する複数の補正項
の値を算出し、その中から適切なものを選択するｌｏｇ
−ｓｕｍ演算を行うｌｏｇ−ｓｕｍ演算回路の構成を説
明するブロック図である。
【図９３】イネーブル信号を用いないｌｏｇ−ｓｕｍ演
算の累積加算演算を行う軟出力算出回路の概略構成を説
明するブロック図である。
【図９４】シンボル単位の外部情報に対する正規化を説
明するための図であって、（Ａ）は、正規化前の外部情
報の分布例を示し、（Ｂ）は、最大値を有する外部情報
を所定の値に合わせる正規化後の外部情報の分布例を示
し、（Ｃ）は、クリップ後の外部情報の分布例を示し、
（Ｄ）は、１つのシンボルに対する外部情報の値を、他
のシンボルに対する外部情報の値から差分する正規化後
の外部情報の分布例を示す図である。
【図９５】８ＰＳＫ変調方式による信号点配置を説明す
る図であって、Ｉ／Ｑ平面上に境界線を設けた様子を示
す図である。
【図９６】同インターリーバが有する制御回路の簡略化
した構成を説明するブロック図である。
【図９７】書き込みアドレス用のカウンタと読み出しア
ドレス用のカウンタとを共用した場合におけるデータの
書き込みと読み出しのタイミングを説明する図である。
【図９８】書き込みアドレス用のカウンタと読み出しア
ドレス用のカウンタとを個別に設けた場合におけるデー
タの書き込みと読み出しのタイミングを説明する図であ
る。
【図９９】同インターリーバにおけるＲＡＭに対するデ
ータの書き込みと読み出しの様子を説明するための図で
ある。
【図１００】同インターリーバにおけるＲＡＭに対して
連続的なアドレスを割り当てる様子を説明するための図
である。
【図１０１】同インターリーバにおけるＲＡＭに対する
データの書き込みと読み出しの様子を説明するための図
であって、各ＲＡＭの全ての記憶領域にデータが記憶さ
れない場合におけるデータの書き込みと読み出しの様子
を説明するための図である。
【図１０２】同インターリーバにおけるＲＡＭに対して
連続的なアドレスを割り当てる様子を説明するための図
であって、物理的に異なる複数のＲＡＭにわたって連続
的なアドレスが割り当てられる様子を説明するための図
である。
【図１０３】同インターリーバにおけるＲＡＭに対して
アドレスを割り当てる様子を説明するための図であっ
て、置換先のアドレスをタイムスロットと入力シンボル
との組み合わせで与える様子を説明するための図であ
る。
【図１０４】同インターリーバにおけるＲＡＭに対して
アドレスを割り当てる様子を説明するための図であっ
て、各ＲＡＭの全ての記憶領域にデータが記憶されない
場合において、置換先のアドレスをタイムスロットと入
力シンボルとの組み合わせで与える様子を説明するため
の図である。
【図１０５】同インターリーバにおけるＲＡＭの記憶容
量を説明するための図であって、（Ａ）は、通常時にお
けるＲＡＭの記憶容量を示し、（Ｂ）は、パーシャルラ
イトのＲＡＭとして作用させる場合におけるＲＡＭの擬
似的な記憶容量を示す図である。
【図１０６】同インターリーバにおけるＲＡＭに対する
データの書き込みと読み出しの様子を説明するための図
であって、３タイムスロット分のワード数のＲＡＭを２
バンク用いて６タイムスロット分のインターリーブ長の
遅延を実現する例について説明するための図である。
【図１０７】図１０６に示す動作によるデータの書き込
みと読み出しのタイミングを説明するチャート図であ
る。
【図１０８】畳み込み符号化器の一構成例を説明するブ
ロック図である。
【図１０９】符号化装置の一構成例を説明するブロック
図であって、インターリーバに対する入力シンボル間の
順序を入れ替える様子を説明するためのブロック図であ
る。
【図１１０】同復号装置を構成する隣接する２つの要素
復号器の簡略化した構成を説明するブロック図であっ
て、インターリーバがシンボル入れ替え回路を有する構
成について説明するブロック図である。
【図１１１】同復号装置を構成する隣接する２つの要素
復号器の簡略化した構成を説明するブロック図であっ
て、軟出力復号回路がシンボル入れ替え回路を有する構
成について説明するブロック図である。
【図１１２】通信モデルの構成を説明するブロック図で
ある。
【図１１３】従来の符号化装置におけるトレリスを説明
する図であって、確率α，β及びγの内容を説明するた
めの図である。
【図１１４】従来の復号装置において、ＢＣＪＲアルゴ
リズムを適用して軟出力復号を行う際の一連の工程を説
明するフローチャートである。
【図１１５】従来の復号装置において、Ｍａｘ−Ｌｏｇ
−ＢＣＪＲアルゴリズムを適用して軟出力復号を行う際
の一連の工程を説明するフローチャートである。
【符号の説明】
１ 符号化装置、 ３ 復号装置、 ５０ 要素復号
器、 ６０，４００ 制御回路、 ７０ 復号受信値選
択回路、 ８０ エッジ検出回路、 ９０ 軟出力復号
回路、 １００ インターリーバ、 １１０ アドレス
用記憶回路、 １２０，４１１，４２１，４２２，４２
３，４２５，４２６，５０１，５０２，５０３，５０
４，５２０，５３０，５４０，６０３ セレクタ、 １
３０ 信号線、 １５１ 符号情報生成回路、 １５２
内部消去情報生成回路、 １５３終結情報生成回路、
１５４ 受信値及び事前確率情報選択回路、 １５５
受信データ及び遅延用記憶回路、 １５６ Ｉγ算出
回路、 １５７ Ｉγ分配回路、 １５８ Ｉα算出回
路、 １５９ Ｉβ算出回路、 １６０ Ｉβ記憶回
路、 １６１ 軟出力算出回路、 １６２ 受信値又は
事前確率情報分離回路、１６３ 外部情報算出回路、
１６４ 振幅調整及びクリップ回路、 １６５硬判定回
路、 ２２２ Ｉγ正規化回路、 ２２３ 枝入出力情
報算出回路、２２５1 Ｉβ０用パラレルパス処理回
路、 ２２５2 Ｉβ１用パラレルパス処理回路、 ２
２５3 Ｉα用パラレルパス処理回路、 ２３２，２５
３，３３０ 選択用制御信号生成回路、 ２５２，３７
２，５８２ ルックアップテーブル、 ２４０，２８０
制御信号生成回路、 ２４１，２４２，２８３，２８
４加算比較選択回路、 ２４３ Ｉα＋Ｉγ算出回路、
２４５，２５６，２８６，２９２，３１２，５５０，
５６０，５８０，５９１ ｌｏｇ−ｓｕｍ演算回路、
２４７，２５８，２８８，２９４ 補正項算出回路、
２５０，２７２Ｉα正規化回路、 ２８１ Ｉβ０用加
算比較選択回路、 ２８２ Ｉβ１用加算比較選択回
路、 ２９１，３０８ Ｉβ０正規化回路、 ３１０
Ｉα＋Ｉγ＋Ｉβ算出回路、 ３１１ イネーブル信号
生成回路、 ３１３ Ｉλ算出回路、 ３５０ 情報ビ
ット外部情報算出回路、 ３５１ 情報シンボル外部情
報算出回路、 ３５２ 符号外部情報算出回路、 ３５
７，５５４，５６４ 正規化回路、 ３６１ 最小シン
ボル算出回路、 ３７０ Ｉ／Ｑデマップ回路、 ４０
１ 遅延アドレス発生回路、 ４０２ 奇数長遅延補償
回路、 ４０３ インターリーブアドレス変換回路、
４０４ 遅延アドレス変換回路、 ４０５ アドレス選
択回路、 ４０６ 入力データ選択回路、 ４０７ 記
憶回路、 ４０８ 出力データ選択回路、 ４１０，５
６５ レジスタ、 ４２１ インバータ、 ４２４ Ｒ
ＡＭ、 ５１０ 遅延回路、 ５３１ 加算器、 ５９
０ 選択回路、 ６０１ 書き込みアドレス発生回路、
６０２ 読み出しアドレス発生回路、 ６１０，６１
１，６１２，６１３ シンボル入れ替え回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 13/39 Ｈ０３Ｍ 13/39 Ｆターム(参考） 5B001 AA10 AA13 AC05 AE04 5J065 AC01 AD10 AF03 AG05 AG06 AH02 AH04 AH05 AH06 AH07 AH09 AH13 AH16 AH21

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 軟入力とされる受信値に基づいて任意の
    ステートを通過する確率を求め、上記確率を用いて復号
    を行う軟出力復号装置であって、 入力される全ての受信値の中から、復号の対象とする受
    信値を選択する復号受信値選択手段と、 上記復号受信値選択手段により選択された受信値を入力
    して軟出力復号を行い、各時刻における軟出力及び／又
    は外部情報を生成する軟出力復号手段とを備えることを
    特徴とする軟出力復号装置。
  2. 【請求項２】 入力される全ての受信値を遅延させるた
    めの遅延手段を備え、 上記復号受信値選択手段は、上記遅延手段に入力される
    受信値の中から、所定の受信値を選択的に取り出すこと
    を特徴とする請求項１記載の軟出力復号装置。
  3. 【請求項３】 上記遅延手段は、少なくとも当該軟出力
    復号装置が要する処理時間と同時間だけ受信値を遅延さ
    せることを特徴とする請求項２記載の軟出力復号装置。
  4. 【請求項４】 上記軟出力復号手段は、 上記受信値毎に、符号の出力パターンと上記受信値によ
    り決定される第１の確率を対数表記した第１の対数尤度
    を算出する第１の確率算出手段と、 上記第１の対数尤度に基づいて、上記受信値毎に、符号
    化開始ステートから時系列順に各ステートに至る第２の
    確率を対数表記した第２の対数尤度を算出する第２の確
    率算出手段と、 上記第１の対数尤度に基づいて、上記受信値毎に、打ち
    切りステートから時系列の逆順に各ステートに至る第３
    の確率を対数表記した第３の対数尤度を算出する第３の
    確率算出手段と、 上記第１の対数尤度と、上記第２の対数尤度と、上記第
    ３の対数尤度とを用いて、各時刻における軟出力を対数
    表記した対数軟出力を算出する軟出力算出手段とを有す
    ることを特徴とする請求項１記載の軟出力復号装置。
  5. 【請求項５】 上記軟出力復号手段は、上記軟出力算出
    手段から供給された上記対数軟出力と、事前確率情報と
    を用いて、外部情報を算出する外部情報算出手段を有す
    ることを特徴とする請求項４記載の軟出力復号装置。
  6. 【請求項６】 上記軟出力復号手段は、上記第１の対数
    尤度を、符号構成に応じたトレリス上の枝に対応するよ
    うに分配する第１の確率分配手段を有することを特徴と
    する請求項４記載の軟出力復号装置。
  7. 【請求項７】 半導体基板に集積させて構成されている
    ことを特徴とする請求項１記載の軟出力復号装置。
  8. 【請求項８】 畳み込み符号の復号を行うことを特徴と
    する請求項１記載の軟出力復号装置。
  9. 【請求項９】 Ｌｏｇ−ＢＣＪＲアルゴリズムに基づく
    最大事後確率復号を行うことを特徴とする請求項１記載
    の軟出力復号装置。
  10. 【請求項１０】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて復
    号を行う軟出力復号方法であって、 入力される全ての受信値の中から、復号の対象とする受
    信値を選択する復号受信値選択工程と、 上記復号受信値選択工程にて選択された受信値を入力し
    て軟出力復号を行い、各時刻における軟出力及び／又は
    外部情報を生成する軟出力復号工程とを備えることを特
    徴とする軟出力復号方法。
  11. 【請求項１１】 入力される全ての受信値を遅延させる
    ための遅延工程を備え、 上記復号受信値選択工程では、上記遅延工程にて遅延さ
    れるべき受信値の中から、所定の受信値が選択的に取り
    出されることを特徴とする請求項１０記載の軟出力復号
    方法。
  12. 【請求項１２】 上記遅延工程では、少なくとも軟出力
    復号を行うのに要する処理時間と同時間だけ受信値が遅
    延されることを特徴とする請求項１１記載の軟出力復号
    方法。
  13. 【請求項１３】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号をインターリーバを介して連接して生成
    された符号を繰り返し復号するための、上記要素符号に
    対応する復号装置であって、 入力される全ての受信値の中から、復号の対象とする受
    信値を選択する復号受信値選択手段と、 上記復号受信値選択手段により選択された受信値を入力
    して軟出力復号を行い、各時刻における軟出力及び／又
    は外部情報を生成する軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入
    力し、上記インターリーバと同一の置換位置情報に基づ
    いて、上記外部情報の順序を置換して並べ替える、又
    は、上記インターリーバにより並べ替えられた情報の配
    列を元に戻すように、上記外部情報の順序を置換して並
    べ替えるインターリーブ手段とを備えることを特徴とす
    る復号装置。
  14. 【請求項１４】 入力される全ての受信値を遅延させる
    ための遅延手段を備え、 上記復号受信値選択手段は、上記遅延手段に入力される
    受信値の中から、所定の受信値を選択的に取り出すこと
    を特徴とする請求項１３記載の復号装置。
  15. 【請求項１５】 上記遅延手段は、少なくとも上記軟出
    力復号手段が要する処理時間と同時間だけ受信値を遅延
    させることを特徴とする請求項１４記載の復号装置。
  16. 【請求項１６】 上記遅延手段は、さらに、少なくとも
    上記インターリーブ手段が要する処理時間と同時間だけ
    受信値を遅延させることを特徴とする請求項１５記載の
    復号装置。
  17. 【請求項１７】 半導体基板に集積させて構成されてい
    ることを特徴とする請求項１３記載の復号装置。
  18. 【請求項１８】 並列連接符号化、縦列連接符号化、並
    列連接符号化変調又は縦列連接符号化変調がなされた符
    号を繰り返し復号するためのものであることを特徴とす
    る請求項１３記載の復号装置。
  19. 【請求項１９】 上記要素符号は、畳み込み符号である
    ことを特徴とする請求項１８記載の復号装置。
  20. 【請求項２０】 上記軟出力復号手段は、Ｌｏｇ−ＢＣ
    ＪＲアルゴリズムに基づく最大事後確率復号を行うこと
    を特徴とする請求項１３記載の復号装置。
  21. 【請求項２１】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号を第１のインターリーブ工程を介して連
    接して生成された符号を繰り返し復号するための、上記
    要素符号に対応する復号方法であって、 入力される全ての受信値の中から、復号の対象とする受
    信値を選択する復号受信値選択工程と、 上記復号受信値選択工程にて選択された受信値を入力し
    て軟出力復号を行い、各時刻における軟出力及び／又は
    外部情報を生成する軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力
    し、上記第１のインターリーブ工程と同一の置換位置情
    報に基づいて、上記外部情報の順序を置換して並べ替え
    る、又は、上記第１のインターリーブ工程にて並べ替え
    られた情報の配列を元に戻すように、上記外部情報の順
    序を置換して並べ替える第２のインターリーブ工程とを
    備えることを特徴とする復号方法。
  22. 【請求項２２】 入力される全ての受信値を遅延させる
    ための遅延工程を備え、 上記復号受信値選択工程では、上記遅延工程にて遅延さ
    れるべき受信値の中から、所定の受信値が選択的に取り
    出されることを特徴とする請求項２１記載の復号方法。
  23. 【請求項２３】 上記遅延工程では、少なくとも上記軟
    出力復号工程が要する処理時間と同時間だけ受信値が遅
    延されることを特徴とする請求項２２記載の復号方法。
  24. 【請求項２４】 上記遅延工程では、さらに、少なくと
    も上記第２のインターリーブ工程が要する処理時間と同
    時間だけ受信値が遅延されることを特徴とする請求項２
    ３記載の復号方法。
  25. 【請求項２５】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号をインターリーバを介して連接して生成
    された符号を繰り返し復号する復号装置であって、 当該復号装置は、連接された複数の要素復号器からな
    り、 上記要素復号器は、それぞれ、 入力される全ての受信値の中から、復号の対象とする受
    信値を選択する復号受信値選択手段と、 上記復号受信値選択手段により選択された受信値を入力
    して軟出力復号を行い、各時刻における軟出力及び／又
    は外部情報を生成する軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入
    力し、上記インターリーバと同一の置換位置情報に基づ
    いて、上記外部情報の順序を置換して並べ替える、又
    は、上記インターリーバにより並べ替えられた情報の配
    列を元に戻すように、上記外部情報の順序を置換して並
    べ替えるインターリーブ手段とを備えることを特徴とす
    る復号装置。
  26. 【請求項２６】 上記要素復号器は、入力される全ての
    受信値を遅延させるための遅延手段を備え、 上記復号受信値選択手段は、上記遅延手段に入力される
    受信値の中から、所定の受信値を選択的に取り出すこと
    を特徴とする請求項２５記載の復号装置。
  27. 【請求項２７】 上記遅延手段は、少なくとも上記軟出
    力復号手段が要する処理時間と同時間だけ受信値を遅延
    させることを特徴とする請求項２６記載の復号装置。
  28. 【請求項２８】 上記遅延手段は、さらに、少なくとも
    上記インターリーブ手段が要する処理時間と同時間だけ
    受信値を遅延させることを特徴とする請求項２７記載の
    復号装置。
  29. 【請求項２９】 上記要素復号器は、上記要素符号の数
    と上記繰り返し復号の繰り返し回数との積で表される数
    だけ連接されることを特徴とする請求項２５記載の復号
    装置。
  30. 【請求項３０】 上記要素復号器は、半導体基板に集積
    させて構成されていることを特徴とする請求項２５記載
    の復号装置。
  31. 【請求項３１】 並列連接符号化、縦列連接符号化、並
    列連接符号化変調又は縦列連接符号化変調がなされた符
    号を繰り返し復号することを特徴とする請求項２５記載
    の復号装置。
  32. 【請求項３２】 上記要素符号は、畳み込み符号である
    ことを特徴とする請求項３１記載の復号装置。
  33. 【請求項３３】 上記軟出力復号手段は、Ｌｏｇ−ＢＣ
    ＪＲアルゴリズムに基づく最大事後確率復号を行うこと
    を特徴とする請求項２５記載の復号装置。
  34. 【請求項３４】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号を第１のインターリーブ工程を介して連
    接して生成された符号を繰り返し復号する復号方法であ
    って、 当該復号方法は、複数の要素復号工程が連続して行われ
    るものであり、 上記要素復号工程は、それぞれ、 入力される全ての受信値の中から、復号の対象とする受
    信値を選択する復号受信値選択工程と、 上記復号受信値選択工程にて選択された受信値を入力し
    て軟出力復号を行い、各時刻における軟出力及び／又は
    外部情報を生成する軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力
    し、上記第１のインターリーブ工程と同一の置換位置情
    報に基づいて、上記外部情報の順序を置換して並べ替え
    る、又は、上記第１のインターリーブ工程にて並べ替え
    られた情報の配列を元に戻すように、上記外部情報の順
    序を置換して並べ替える第２のインターリーブ工程とを
    備えることを特徴とする復号方法。
  35. 【請求項３５】 上記要素復号工程は、入力される全て
    の受信値を遅延させるための遅延工程を備え、 上記復号受信値選択工程では、上記遅延工程にて遅延さ
    れるべき受信値の中から、所定の受信値が選択的に取り
    出されることを特徴とする請求項３４記載の復号方法。
  36. 【請求項３６】 上記遅延工程では、少なくとも上記軟
    出力復号工程が要する処理時間と同時間だけ受信値が遅
    延されることを特徴とする請求項３５記載の復号方法。
  37. 【請求項３７】 上記遅延工程では、さらに、少なくと
    も上記第２のインターリーブ工程が要する処理時間と同
    時間だけ受信値が遅延されることを特徴とする請求項３
    ６記載の復号方法。
  38. 【請求項３８】 上記要素復号工程は、上記要素符号の
    数と上記繰り返し復号の繰り返し回数との積で表される
    数だけ行われることを特徴とする請求項３４記載の復号
    方法。
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