JP2002076915A - インターリーブ装置及びインターリーブ方法、並びに、復号装置及び復号方法 - Google Patents

インターリーブ装置及びインターリーブ方法、並びに、復号装置及び復号方法

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JP2002076915A
JP2002076915A JP2000263134A JP2000263134A JP2002076915A JP 2002076915 A JP2002076915 A JP 2002076915A JP 2000263134 A JP2000263134 A JP 2000263134A JP 2000263134 A JP2000263134 A JP 2000263134A JP 2002076915 A JP2002076915 A JP 2002076915A
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Toshiyuki Miyauchi
Mineshi Yokogawa
俊之 宮内
峰志 横川
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Sony Corp
ソニー株式会社
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Abstract

(57)【要約】 【課題】 複数種類のインターリーブを実現し、単純な
構成で種々の符号に適応的に対応した復号を行う。 【解決手段】 要素復号器におけるインターリーバ10
0は、データを記憶する複数の記憶回路407を備える
とともに、これらの記憶回路407に対するデータの書
き込み用のアドレスデータと、記憶回路407からのデ
ータの読み出し用のアドレスデータとを発生する制御回
路400と、施すべきインターリーブの種類を含む符号
構成を示すモードに応じて、複数の記憶回路407に分
配するアドレスデータを選択するアドレス選択回路40
5と、モードに応じて、複数の記憶回路407に分配す
るデータを選択する入力データ選択回路406と、モー
ドに応じて、出力すべきデータを選択する出力データ選
択回路408とを備え、複数の記憶回路407のうち、
使用する記憶回路を切り替える。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、繰り返し復号する
ために用いるインターリーブ装置及びインターリーブ方
法、並びに、繰り返し復号に適した復号装置及び復号方
法に関する。

【0002】

【従来の技術】近年、連接符号における内符号の復号出
力や繰り返し復号法における各繰り返し復号動作の出力
を軟出力とすることで、シンボル誤り率を小さくする研
究がなされており、それに適した復号法に関する研究が
盛んに行われている。例えば畳み込み符号等の所定の符
号を復号した際のシンボル誤り率を最小にする方法とし
ては、「Bahl, Cocke, Jelinek and Raviv, “Optimal
decoding of linear codes for minimizing symbol err
or rate”, IEEE Trans. Inf. Theory, vol. IT-20, p
p. 284-287, Mar. 1974」に記載されているBCJRア
ルゴリズムが知られている。このBCJRアルゴリズム
においては、復号結果として各シンボルを出力するので
はなく、各シンボルの尤度を出力する。このような出力
は、軟出力(soft-output)と呼ばれる。以下、このB
CJRアルゴリズムの内容について説明する。なお、以
下の説明では、図112に示すように、ディジタル情報
を図示しない送信装置が備える符号化装置1001によ
り畳み込み符号化し、その出力を雑音のある無記憶通信
路1002を介して図示しない受信装置に入力して、こ
の受信装置が備える復号装置1003により復号し、観
測する場合を考える。

【0003】まず、符号化装置1001が備えるシフト
レジスタの内容を表すM個のステート(遷移状態)をm
(0,1,・・・,M−1)で表し、時刻tのステート
をS tで表す。また、1タイムスロットにkビットの情
報が入力されるものとすると、時刻tにおける入力をi
t=(it1,it2,・・・,itk)で表し、入力系統を
1 T=(i1,i2,・・・,iT)で表す。このとき、
ステートm’からステートmへの遷移がある場合には、
その遷移に対応する情報ビットをi(m’,m)=(i
1(m’,m),i2(m’,m),・・・,i
k(m’,m))で表す。さらに、1タイムスロットに
nビットの符号が出力されるものとすると、時刻tにお
ける出力をxt=(xt1,xt2,・・・,xtn)で表
し、出力系統をX1 T=(x1,x2,・・・,xT)で表
す。このとき、ステートm’からステートmへの遷移が
ある場合には、その遷移に対応する符号ビットをx
(m’,m)=(x1(m’,m),x2(m’,m),
・・・,xn(m’,m))で表す。

【0004】符号化装置1001による畳み込み符号化
は、ステートS0=0から始まり、X1 Tを出力してST
0で終了するものとする。ここで、各ステート間の遷移
確率Pt(m|m’)を次式(1)により定義する。

【0005】

【数1】

【0006】なお、上式(1)における右辺に示すPr
{A|B}は、Bが生じた条件の下でのAが生じる条件
付き確率である。この遷移確率Pt(m|m’)は、次
式(2)に示すように、入力iでステートm’からステ
ートmへと遷移するときに、時刻tでの入力itがiで
ある確率Pr{it=i}と等しいものである。

【0007】

【数2】

【0008】雑音のある無記憶通信路1002は、X1 T
を入力とし、Y1 Tを出力する。ここで、1タイムスロッ
トにnビットの受信値が出力されるものとすると、時刻
tにおける出力をyt=(yt1,yt2,・・・,ytn
で表し、Y1 T=(y1,y2,・・・,yT)で表す。雑
音のある無記憶通信路1002の遷移確率は、全てのt
(1≦t≦T)について、次式(3)に示すように、各
シンボルの遷移確率Pr{yj|xj}を用いて定義する
ことができる。

【0009】

【数3】

【0010】ここで、次式(4)のようにλtjを定義す
る。この次式(4)に示すλtjは、Y1 Tを受信した際の
時刻tでの入力情報の尤度を表し、本来求めるべき軟出
力である。

【0011】

【数4】

【0012】BCJRアルゴリズムにおいては、次式
(5)乃至次式(7)に示すような確率αt,βt及びγ
tを定義する。なお、Pr{A;B}は、AとBとがと
もに生じる確率を表すものとする。

【0013】

【数5】

【0014】

【数6】

【0015】

【数7】

【0016】ここで、これらの確率αt,βt及びγt
内容について、符号化装置1001における状態遷移図
であるトレリスを図113を用いて説明する。同図にお
いて、αt-1は、符号化開始ステートS0=0から受信値
をもとに時系列順に算出した時刻t−1における各ステ
ートの通過確率に対応する。また、βtは、符号化終了
ステートST=0から受信値をもとに時系列の逆順に算
出した時刻tにおける各ステートの通過確率に対応す
る。さらに、γtは、時刻tにおける受信値と入力確率
とをもとに算出した時刻tにステート間を遷移する各枝
の出力の受信確率に対応する。

【0017】これらの確率αt,βt及びγtを用いる
と、軟出力λtjは、次式(8)のように表すことができ
る。

【0018】

【数8】

【0019】ところで、t=1,2,・・・,Tについ
て、次式(9)が成立する。

【0020】

【数9】

【0021】同様に、t=1,2,・・・,Tについ
て、次式(10)が成立する。

【0022】

【数10】

【0023】さらに、γtについて、次式(11)が成
立する。

【0024】

【数11】

【0025】したがって、復号装置1003は、BCJ
Rアルゴリズムを適用して軟出力復号を行う場合には、
これらの関係に基づいて、図114に示す一連の工程を
経ることにより軟出力λtを求める。

【0026】まず、復号装置1003は、同図に示すよ
うに、ステップS1001において、ytを受信する毎
に、上式(9)及び上式(11)を用いて、確率α
t(m)及びγt(m’,m)を算出する。

【0027】続いて、復号装置1003は、ステップS
1002において、系列Y1 Tの全てを受信した後に、上
式(10)を用いて、全ての時刻tにおける各ステート
mについて、確率βt(m)を算出する。

【0028】そして、復号装置1003は、ステップS
1003において、ステップS1001及びステップS
1002において算出した確率αt,βt及びγtを上式
(8)に代入し、各時刻tにおける軟出力λtを算出す
る。

【0029】復号装置1003は、このような一連の処
理を経ることによって、BCJRアルゴリズムを適用し
た軟出力復号を行うことができる。

【0030】ところで、このようなBCJRアルゴリズ
ムにおいては、確率を直接値として保持して演算を行う
必要があり、積演算を含むために演算量が大きいという
問題があった。そこで、演算量を削減する手法として、
「Robertson, Villebrun andHoeher, “A comparison o
f optimal and sub-optimal MAP decoding algorithms
operating in the domain”, IEEE Int. Conf. on Comm
unications, pp. 1009-1013, June 1995」に記載されて
いるMax−Log−MAPアルゴリズム及びLog−
MAPアルゴリズム(以下、Max−Log−BCJR
アルゴリズム及びLog−BCJRアルゴリズムと称す
る。)がある。

【0031】まず、Max−Log−BCJRアルゴリ
ズムについて説明する。Max−Log−BCJRアル
ゴリズムは、確率αt,βt並びにγt、及び軟出力λt
自然対数を用いて対数表記し、次式(12)に示すよう
に、確率の積演算を対数の和演算に置き換えるととも
に、次式(13)に示すように、確率の和演算を対数の
最大値演算で近似するものである。なお、次式(13)
に示すmax(x,y)は、x,yのうち大きい値を有
するものを選択する関数である。

【0032】

【数12】

【0033】

【数13】

【0034】ここで、記載を簡略化するため、自然対数
をIと略記し、αt,βt,γt,λtの自然対数値を、そ
れぞれ、次式(14)に示すように、Iαt,Iβt,I
γt,Iλtと表すものとする。なお、次式(14)に示
すsgnは、正負を識別する符号を示す定数、すなわ
ち、“+1”又は“−1”のいずれかである。

【0035】

【数14】

【0036】このような定数sgnを与える理由として
は、主に、確率αt,βt,γtが0乃至1の値をとるこ
とから、一般に算出される対数尤度(log likelihood)
Iα t,Iβt,Iγtが負値をとることにある。

【0037】例えば、復号装置1003がソフトウェア
として構成される場合には、正負いずれの値をも処理可
能であるため、定数sgnは“+1”又は“−1”のい
ずれであってもよいが、復号装置1003がハードウェ
アとして構成される場合には、ビット数の削減を目的と
して、算出される負値の正負識別符号を反転して正値と
して扱う方が望ましい。

【0038】すなわち、定数sgnは、復号装置100
3が対数尤度として負値のみを扱う系として構成される
場合には、“+1”をとり、復号装置1003が対数尤
度として正値のみを扱う系として構成される場合には、
“−1”をとる。以下では、このような定数sgnを考
慮したアルゴリズムの説明を行うものとする。

【0039】Max−Log−BCJRアルゴリズムに
おいては、これらの対数尤度Iαt,Iβt,Iγtを、
それぞれ、次式(15)乃至次式(17)に示すように
近似する。ここで、次式(15)及び次式(16)に示
すmsgn(x,y)は、定数sgnが“+1”の場合
には、x,yのうち大きい値を有するものを選択する関
数max(x,y)を示し、定数sgnが“−1”の場
合には、x,yのうち小さい値を有するものを選択する
関数min(x,y)を示すものである。次式(15)
における右辺のステートm’における関数msgnは、
ステートmへの遷移が存在するステートm’の中で求め
るものとし、次式(16)における右辺のステートm’
における関数msgnは、ステートmからの遷移が存在
するステートm’の中で求めるものとする。

【0040】

【数15】

【0041】

【数16】

【0042】

【数17】

【0043】また、Max−Log−BCJRアルゴリ
ズムにおいては、対数軟出力Iλtについても同様に、
次式(18)に示すように近似する。ここで、次式(1
8)における右辺第1項の関数msgnは、入力が
“1”のときにステートmへの遷移が存在するステート
m’の中で求め、第2項の関数msgnは、入力が
“0”のときにステートmへの遷移が存在するステート
m’の中で求めるものとする。

【0044】

【数18】

【0045】したがって、復号装置1003は、Max
−Log−BCJRアルゴリズムを適用して軟出力復号
を行う場合には、これらの関係に基づいて、図115に
示す一連の工程を経ることにより軟出力λtを求める。

【0046】まず、復号装置1003は、同図に示すよ
うに、ステップS1011において、ytを受信する毎
に、上式(15)及び上式(17)を用いて、対数尤度
Iαt(m)及びIγt(m’,m)を算出する。

【0047】続いて、復号装置1003は、ステップS
1012において、系列Y1 Tの全てを受信した後に、上
式(16)を用いて、全ての時刻tにおける各ステート
mについて、対数尤度Iβt(m)を算出する。

【0048】そして、復号装置1003は、ステップS
1013において、ステップS1011及びステップS
1012において算出した対数尤度Iαt,Iβt及びI
γtを上式(18)に代入し、各時刻tにおける対数軟
出力Iλtを算出する。

【0049】復号装置1003は、このような一連の処
理を経ることによって、Max−Log−BCJRアル
ゴリズムを適用した軟出力復号を行うことができる。

【0050】このように、Max−Log−BCJRア
ルゴリズムは、積演算が含まれないことから、BCJR
アルゴリズムと比較して、演算量を大幅に削減すること
ができる。

【0051】つぎに、Log−BCJRアルゴリズムに
ついて説明する。Log−BCJRアルゴリズムは、M
ax−Log−BCJRアルゴリズムによる近似の精度
をより向上させたものである。具体的には、Log−B
CJRアルゴリズムは、上式(13)に示した確率の和
演算を次式(19)に示すように補正項を追加すること
で変形し、和演算の正確な対数値を求めるものである。
ここでは、このような補正をlog−sum補正と称す
るものとする。

【0052】

【数19】

【0053】ここで、上式(19)における左辺に示す
演算をlog−sum演算と称するものとし、このlo
g−sum演算の演算子を、「S. S. Pietrobon, “Imp
lemntation and performance of a turbo/MAP decode
r”, Int. J. Satellite Commun., vol. 16, pp. 23-4
6, Jan.-Feb. 1998」に記載されている記数法を踏襲
し、次式(20)に示すように、便宜上“#”(ただ
し、同論文中では、“E”。)と表すものとする。

【0054】

【数20】

【0055】なお、上式(19)及び上式(20)は、
上述した定数sgnが“+1”の場合を示している。定
数sgnが“−1”の場合には、上式(19)及び上式
(20)に相当する演算は、それぞれ、次式(21)及
び次式(22)に示すようになる。

【0056】

【数21】

【0057】

【数22】

【0058】さらに、log−sum演算の累積加算演
算の演算子を、次式(23)に示すように、“#Σ”
(ただし、同論文中では、“E”。)と表すものとす
る。

【0059】

【数23】

【0060】これらの演算子を用いると、Log−BC
JRアルゴリズムにおける対数尤度Iαt,Iβt及び対
数軟出力Iλtは、それぞれ、次式(24)乃至次式
(26)に示すように表すことができる。なお、対数尤
度Iγtは、上式(17)で表されるため、ここでは、
その記述を省略する。

【0061】

【数24】

【0062】

【数25】

【0063】

【数26】

【0064】なお、上式(24)における右辺のステー
トm’におけるlog−sum演算の累積加算演算は、
ステートmへの遷移が存在するステートm’の中で求め
るものとし、上式(25)における右辺のステートm’
におけるlog−sum演算の累積加算演算は、ステー
トmからの遷移が存在するステートm’の中で求めるも
のとする。また、上式(26)における右辺第1項のl
og−sum演算の累積加算演算は、入力が“1”のと
きにステートmへの遷移が存在するステートm’の中で
求め、第2項のlog−sum演算の累積加算演算は、
入力が“0”のときにステートmへの遷移が存在するス
テートm’の中で求めるものとする。

【0065】したがって、復号装置1003は、Log
−BCJRアルゴリズムを適用して軟出力復号を行う場
合には、これらの関係に基づいて、先に図115に示し
た一連の工程を経ることにより軟出力λtを求めること
ができる。

【0066】まず、復号装置1003は、同図に示すよ
うに、ステップS1011において、ytを受信する毎
に、上式(24)及び上式(17)を用いて、対数尤度
Iαt(m)及びIγt(m’,m)を算出する。

【0067】続いて、復号装置1003は、ステップS
1012において、系列Y1 Tの全てを受信した後に、上
式(25)を用いて、全ての時刻tにおける各ステート
mについて、対数尤度Iβt(m)を算出する。

【0068】そして、復号装置1003は、ステップS
1013において、ステップS1011及びステップS
1012において算出した対数尤度Iαt,Iβt及びI
γtを上式(26)に代入し、各時刻tにおける対数軟
出力Iλtを算出する。

【0069】復号装置1003は、このような一連の処
理を経ることによって、Log−BCJRアルゴリズム
を適用した軟出力復号を行うことができる。なお、上式
(19)及び上式(21)において、右辺第2項に示す
補正項は、変数|x−y|に対する1次元の関数で表さ
れることから、復号装置1003は、この値を図示しな
いROM(Read Only Memory)等にテーブルとして予め
記憶させておくことによって、正確な確率計算を行うこ
とができる。

【0070】このようなLog−BCJRアルゴリズム
は、Max−Log−BCJRアルゴリズムと比較する
と演算量は増えるものの積演算を含むものではなく、そ
の出力は、量子化誤差を除けば、BCJRアルゴリズム
の軟出力の対数値そのものに他ならない。

【0071】

【発明が解決しようとする課題】ところで、上述したB
CJRアルゴリズム、Max−Log−BCJRアルゴ
リズム又はLog−BCJRアルゴリズムは、畳み込み
符号等のトレリス符号の復号を可能とするアルゴリズム
であるが、このトレリス符号を要素符号とし、複数の要
素符号化器をインターリーバを介して連接することによ
り生成される符号の復号にも適用することができる。す
なわち、BCJRアルゴリズム、Max−Log−BC
JRアルゴリズム又はLog−BCJRアルゴリズム
は、並列連接畳み込み符号(Parallel Concatenated Co
nvolutional Codes;以下、PCCCと記す。)又は縦
列連接畳み込み符号(Serially Concatenated Convolut
ionalCodes;以下、SCCCと記す。)や、これらのP
CCC又はSCCCを応用して多値変調と組み合わせ、
信号点の配置と誤り訂正符号の復号特性とを統括して考
慮するターボ符号化変調(Turbo Trellis Coded Modula
tion;以下、TTCMと記す。)又は縦列連接符号化変
調(Serial Concatenated Trellis Coded Modulation;
以下、SCTCMと記す。)の復号に適用することがで
きる。

【0072】これらのPCCC、SCCC、TTCM又
はSCTCMを復号する復号装置は、BCJRアルゴリ
ズム、Max−Log−BCJRアルゴリズム又はLo
g−BCJRアルゴリズムに基づく最大事後確率(Maxi
mum A Posteriori probability;MAP)復号を行う複
数の復号器をインターリーバを介して連接し、いわゆる
繰り返し復号を行うことになる。

【0073】しかしながら、このような復号装置を構成
する場合には、各符号に対応した固有のインターリーバ
を備える必要があり、任意の符号を復号することが困難
であった。特に、復号装置をハードウェアとして構成す
る場合には、任意の符号に対応することはできなかっ
た。

【0074】本発明は、このような実情に鑑みてなされ
たものであり、単純な構成で種々の符号に適応的に対応
した復号を行うことができ、汎用性のある利便に優れた
インターリーブ装置及びインターリーブ方法を提供する
ことを目的とする。また、本発明は、単純な構成で種々
の符号に適応的に対応した復号を行うことができ、汎用
性のある利便に優れた繰り返し復号に適した復号装置及
び復号方法を提供することを目的とする。

【0075】

【課題を解決するための手段】上述した目的を達成する
本発明にかかるインターリーブ装置は、複数の要素符号
をインターリーバを介して連接して生成された符号を繰
り返し復号するために用いるインターリーブ装置であっ
て、データを記憶する複数の記憶手段と、これらの記憶
手段に対するデータの書き込み用のアドレスデータと、
記憶手段からのデータの読み出し用のアドレスデータと
を発生するアドレス発生手段と、施すべきインターリー
ブの種類を含む符号構成を示すモードに応じて、アドレ
ス発生手段により発生されたアドレスデータのうち、複
数の記憶手段に分配するアドレスデータを選択するアド
レス選択手段と、モードに応じて、入力されるデータの
うち、複数の記憶手段に分配するデータを選択する入力
データ選択手段と、モードに応じて、複数の記憶手段か
ら読み出されたデータのうち、出力すべきデータを選択
する出力データ選択手段とを備え、複数の記憶手段のう
ち、使用する記憶手段を切り替えることを特徴としてい
る。

【0076】このような本発明にかかるインターリーブ
装置は、施すべきインターリーブの種類を含む符号構成
を示すモードに応じて、使用する記憶手段を切り替え、
アドレス及びデータを分配する。

【0077】また、上述した目的を達成する本発明にか
かるインターリーブ方法は、複数の要素符号をインター
リーブ工程を介して連接して生成された符号を繰り返し
復号するために用いるインターリーブ方法であって、デ
ータを記憶する複数の記憶手段に対するデータの書き込
み用のアドレスデータと、記憶手段からのデータの読み
出し用のアドレスデータとを発生するアドレス発生工程
と、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、アドレス発生工程にて発生されたア
ドレスデータのうち、複数の記憶手段に分配するアドレ
スデータを選択するアドレス選択工程と、モードに応じ
て、入力されるデータのうち、複数の記憶手段に分配す
るデータを選択する入力データ選択工程と、モードに応
じて、複数の記憶手段から読み出されたデータのうち、
出力すべきデータを選択する出力データ選択工程とを備
え、複数の記憶手段のうち、使用する記憶手段を切り替
えることを特徴としている。

【0078】このような本発明にかかるインターリーブ
方法は、施すべきインターリーブの種類を含む符号構成
を示すモードに応じて、使用する記憶手段を切り替え、
アドレス及びデータを分配する。

【0079】さらに、上述した目的を達成する本発明に
かかる復号装置は、軟入力とされる受信値に基づいて任
意のステートを通過する確率を求め、この確率を用い
て、複数の要素符号をインターリーバを介して連接して
生成された符号を繰り返し復号するための、要素符号に
対応する復号装置であって、受信値及び事前確率情報を
入力して軟出力復号を行い、各時刻における軟出力及び
/又は外部情報を生成する軟出力復号手段と、この軟出
力復号手段により生成された外部情報を入力し、インタ
ーリーバと同一の置換位置情報に基づいて、外部情報の
順序を置換して並べ替える、又は、インターリーバによ
り並べ替えられた情報の配列を元に戻すように、外部情
報の順序を置換して並べ替えるインターリーブ手段とを
備え、インターリーブ手段は、データを記憶する複数の
記憶手段と、これらの記憶手段に対するデータの書き込
み用のアドレスデータと、記憶手段からのデータの読み
出し用のアドレスデータとを発生するアドレス発生手段
と、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、アドレス発生手段により発生された
アドレスデータのうち、複数の記憶手段に分配するアド
レスデータを選択するアドレス選択手段と、モードに応
じて、入力されるデータのうち、複数の記憶手段に分配
するデータを選択する入力データ選択手段と、モードに
応じて、複数の記憶手段から読み出されたデータのう
ち、出力すべきデータを選択する出力データ選択手段と
を有し、複数の記憶手段のうち、使用する記憶手段を切
り替えることを特徴としている。

【0080】このような本発明にかかる復号装置は、軟
出力復号して得られた外部情報をインターリーブ手段に
入力し、施すべきインターリーブの種類を含む符号構成
を示すモードに応じて、使用する記憶手段を切り替え、
アドレス及びデータを分配する。

【0081】さらにまた、上述した目的を達成する本発
明にかかる復号方法は、軟入力とされる受信値に基づい
て任意のステートを通過する確率を求め、この確率を用
いて、複数の要素符号を第1のインターリーブ工程を介
して連接して生成された符号を繰り返し復号するため
の、要素符号に対応する復号方法であって、受信値及び
事前確率情報を入力して軟出力復号を行い、各時刻にお
ける軟出力及び/又は外部情報を生成する軟出力復号工
程と、この軟出力復号工程にて生成された外部情報を入
力し、第1のインターリーブ工程と同一の置換位置情報
に基づいて、外部情報の順序を置換して並べ替える、又
は、第1のインターリーブ工程にて並べ替えられた情報
の配列を元に戻すように、外部情報の順序を置換して並
べ替える第2のインターリーブ工程とを備え、第2のイ
ンターリーブ工程は、データを記憶する複数の記憶手段
に対するデータの書き込み用のアドレスデータと、記憶
手段からのデータの読み出し用のアドレスデータとを発
生するアドレス発生工程と、施すべきインターリーブの
種類を含む符号構成を示すモードに応じて、アドレス発
生工程にて発生されたアドレスデータのうち、複数の記
憶手段に分配するアドレスデータを選択するアドレス選
択工程と、モードに応じて、入力されるデータのうち、
複数の記憶手段に分配するデータを選択する入力データ
選択工程と、モードに応じて、複数の記憶手段から読み
出されたデータのうち、出力すべきデータを選択する出
力データ選択工程とを有し、複数の記憶手段のうち、使
用する記憶手段を切り替えることを特徴としている。

【0082】このような本発明にかかる復号方法は、軟
出力復号して得られた外部情報を第2のインターリーブ
工程にて用いるように入力し、施すべきインターリーブ
の種類を含む符号構成を示すモードに応じて、使用する
記憶手段を切り替え、アドレス及びデータを分配する。

【0083】また、上述した目的を達成する本発明にか
かる復号装置は、軟入力とされる受信値に基づいて任意
のステートを通過する確率を求め、この確率を用いて、
複数の要素符号をインターリーバを介して連接して生成
された符号を繰り返し復号する復号装置であって、当該
復号装置は、連接された複数の要素復号器からなり、こ
れらの要素復号器は、それぞれ、受信値及び事前確率情
報を入力して軟出力復号を行い、各時刻における軟出力
及び/又は外部情報を生成する軟出力復号手段と、この
軟出力復号手段により生成された外部情報を入力し、イ
ンターリーバと同一の置換位置情報に基づいて、外部情
報の順序を置換して並べ替える、又は、インターリーバ
により並べ替えられた情報の配列を元に戻すように、外
部情報の順序を置換して並べ替えるインターリーブ手段
とを備え、インターリーブ手段は、データを記憶する複
数の記憶手段と、これらの記憶手段に対するデータの書
き込み用のアドレスデータと、記憶手段からのデータの
読み出し用のアドレスデータとを発生するアドレス発生
手段と、施すべきインターリーブの種類を含む符号構成
を示すモードに応じて、アドレス発生手段により発生さ
れたアドレスデータのうち、複数の記憶手段に分配する
アドレスデータを選択するアドレス選択手段と、モード
に応じて、入力されるデータのうち、複数の記憶手段に
分配するデータを選択する入力データ選択手段と、モー
ドに応じて、複数の記憶手段から読み出されたデータの
うち、出力すべきデータを選択する出力データ選択手段
とを有し、複数の記憶手段のうち、使用する記憶手段を
切り替えることを特徴としている。

【0084】このような本発明にかかる復号装置は、繰
り返し復号を行う際に、軟出力復号して得られた外部情
報をインターリーブ手段に入力し、施すべきインターリ
ーブの種類を含む符号構成を示すモードに応じて、使用
する記憶手段を切り替え、アドレス及びデータを分配す
る。

【0085】さらに、上述した目的を達成する本発明に
かかる復号方法は、軟入力とされる受信値に基づいて任
意のステートを通過する確率を求め、この確率を用い
て、複数の要素符号を第1のインターリーブ工程を介し
て連接して生成された符号を繰り返し復号する復号方法
であって、当該復号方法は、複数の要素復号工程が連続
して行われるものであり、これらの要素復号工程は、そ
れぞれ、受信値及び事前確率情報を入力して軟出力復号
を行い、各時刻における軟出力及び/又は外部情報を生
成する軟出力復号工程と、この軟出力復号工程にて生成
された外部情報を入力し、第1のインターリーブ工程と
同一の置換位置情報に基づいて、外部情報の順序を置換
して並べ替える、又は、第1のインターリーブ工程にて
並べ替えられた情報の配列を元に戻すように、外部情報
の順序を置換して並べ替える第2のインターリーブ工程
とを備え、第2のインターリーブ工程は、データを記憶
する複数の記憶手段に対するデータの書き込み用のアド
レスデータと、記憶手段からのデータの読み出し用のア
ドレスデータとを発生するアドレス発生工程と、施すべ
きインターリーブの種類を含む符号構成を示すモードに
応じて、アドレス発生工程にて発生されたアドレスデー
タのうち、複数の記憶手段に分配するアドレスデータを
選択するアドレス選択工程と、モードに応じて、入力さ
れるデータのうち、複数の記憶手段に分配するデータを
選択する入力データ選択工程と、モードに応じて、複数
の記憶手段から読み出されたデータのうち、出力すべき
データを選択する出力データ選択工程とを有し、複数の
記憶手段のうち、使用する記憶手段を切り替えることを
特徴としている。

【0086】このような本発明にかかる復号方法は、繰
り返し復号を行う際に、軟出力復号して得られた外部情
報を第2のインターリーブ工程にて用いるように入力
し、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、使用する記憶手段を切り替え、アド
レス及びデータを分配する。

【0087】

【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について図面を参照しながら詳細に説明す
る。

【0088】この実施の形態は、図1に示すように、デ
ィジタル情報を図示しない送信装置が備える符号化装置
1により符号化し、その出力を雑音のある無記憶通信路
2を介して図示しない受信装置に入力して、この受信装
置が備える復号装置3により復号する通信モデルに適用
したデータ送受信システムである。

【0089】このデータ送受信システムにおいて、符号
化装置1は、畳み込み符号等のトレリス符号を要素符号
とする並列連接畳み込み符号(Parallel Concatenated
Convolutional Codes;以下、PCCCと記す。)又は
縦列連接畳み込み符号(Serially Concatenated Convol
utional Codes;以下、SCCCと記す。)や、これら
のPCCC又はSCCCを応用して多値変調と組み合わ
せたターボ符号化変調(Turbo Trellis Coded Modulati
on;以下、TTCMと記す。)又は縦列連接符号化変調
(Serial Concatenated Trellis Coded Modulation;以
下、SCTCMと記す。)を行うものとして構成され
る。これらの符号化は、いわゆるターボ符号化(Turbo
coding)の一種として知られているものである。

【0090】一方、復号装置3は、符号化装置1により
符号化がなされた符号の復号を行うものであって、「Ro
bertson, Villebrun and Hoeher, “A comparison of o
ptimal and sub-optimal MAP decoding algorithms ope
rating in the domain”, IEEE Int. Conf. on Communi
cations, pp. 1009-1013, June 1995」に記載されてい
るMax−Log−MAPアルゴリズム又はLog−M
APアルゴリズム(以下、Max−Log−BCJRア
ルゴリズム又はLog−BCJRアルゴリズムと称す
る。)に基づく最大事後確率(Maximum A Posteriori p
robability;以下、MAPと記す。)復号を行い、いわ
ゆる確率α,β,γ、及び軟出力(soft-output)λを
自然対数を用いて対数尤度(log likelihood)の形式で
対数表記した対数尤度Iα,Iβ,Iγ、及びいわゆる
事後確率情報(a posteriori probability informatio
n)に対応する対数軟出力Iλを求める軟出力復号回路
と、入力したデータを並べ替えるインターリーバとを少
なくとも含むモジュールを、1つの要素復号器とし、複
数の要素復号器を連接することによって、繰り返し復号
を行うものとして構成される。

【0091】特に、復号装置3は、軟出力復号して得ら
れたいわゆる外部情報(extrinsicinformation)をイン
ターリーバに入力し、施すべきインターリーブの種類を
含む符号構成を示すモードに応じて、使用する記憶回路
を切り替え、アドレス及びデータを分配することによっ
て、複数種類のインターリーブを実現するものである。

【0092】なお、以下では、復号装置3における各要
素復号器は、Log−BCJRアルゴリズムに基づくM
AP復号を行うものとして説明する。

【0093】以下、下記目次に沿って内容を説明してい
く。

【0094】目 1. PCCC、SCCC、TTCM及びSCTCMに
よる符号化・復号を行う符号化装置及び復号装置の概略 1−1 PCCCによる符号化・復号を行う符号化装
置及び復号装置 1−2 SCCCによる符号化・復号を行う符号化装
置及び復号装置 2. 要素復号器の詳細 2−1 要素復号器の全体構成 2−2 軟出力復号回路の詳細 2−3 インターリーバの詳細 3. 要素復号器を連接して構成される復号装置 4. 要素復号器の全体に関する特徴 4−1 符号尤度の切り替え機能 4−2 受信値の遅延機能 4−3 復号受信値選択機能 4−4 復号用の記憶回路と遅延用の記憶回路の共用 4−5 フレーム先頭情報の遅延機能 4−6 軟出力復号回路又はインターリーバ単体動作
機能 4−7 遅延モード切り替え機能 4−8 次段情報生成機能 4−9 システム検証機能 5. 軟出力復号回路に関する特徴 5−1 符号情報の持たせ方 5−1−1 トレリス上の全枝の入出力パターンの算出 5−1−2 遷移元のステートと遷移先のステートとの
間での番号付け 5−1−3 時間軸に沿った番号付け及び時間軸とは逆
順に沿った番号付け 5−1−4 トレリス全体の一意性に基づく番号付け 5−2 終結情報の入力方法 5−2−1 入力ビット数分の情報の終結期間分の入力 5−2−2 終結ステートを示す情報の1タイムスロッ
トでの入力 5−3 消去位置の処理 5−4 対数尤度Iγの算出及び分配 5−4−1 全入出力パターン分の対数尤度Iγの算出
・分配 5−4−2 少なくとも一部の入出力パターン分の対数
尤度Iγの算出・分配 5−4−3 全入出力パターン分の対数尤度Iγに対す
る1時刻毎の正規化 5−4−4 少なくとも一部の入出力パターン分の対数
尤度Iγに対する正規化 5−5 対数尤度Iα,Iβの算出 5−5−1 対数尤度Iαと対数尤度Iγとの和の算出 5−5−2 パラレルパスに対する前処理 5−5−3 加算比較選択回路の共用 5−5−4 対数軟出力Iλの算出用の対数尤度Iγの
出力 5−5−5 パラレルパスに対する対数尤度Iαと対数
尤度Iγとの和の算出 5−5−6 符号構成に応じた対数尤度の選択 5−5−7 対数尤度Iα,Iβに対する正規化 5−5−8 log−sum補正における補正項の算出 5−5−9 log−sum演算における選択用の制御
信号の生成 5−6 対数軟出力Iλの算出 5−6−1 イネーブル信号を用いたlog−sum演
算の累積加算演算 5−6−2 イネーブル信号を用いないlog−sum
演算の累積加算演算 5−7 外部情報に対する正規化 5−8 受信値の硬判定 6. インターリーバに関する特徴 6−1 複数種類のインターリーブ機能 6−2 インターリーブ用の記憶回路と遅延用の記憶
回路の共用 6−3 クロック阻止信号による記憶回路の動作制御 6−4 デインターリーブ機能 6−5 書き込みアドレス及び読み出しアドレスの発
生 6−6 インターリーブ長分の遅延機能 6−7 アドレス空間の利用方法 6−8 パーシャルライト機能によるデータの書き込
み及び読み出し 6−9 偶数長遅延及び奇数長遅延への対応 6−10 入出力順序入れ替え機能 7. まとめ

【0095】1. PCCC、SCCC、TTCM及び
SCTCMによる符号化・復号を行う符号化装置及び復
号装置の概略 まず、本発明の外延をより明確にするために、本発明の
詳細な説明に先立って、図2及び図3に示すPCCCに
よる符号化・復号を行う符号化装置1’及び復号装置
3’と、図4及び図5に示すSCCCによる符号化・復
号を行う符号化装置1’’及び復号装置3’’とについ
て説明する。これらの符号化装置1’,1’’は、符号
化装置1の例として位置付けられるものであり、復号装
置3’,3’’は、復号装置3の例として位置付けられ
るものである。特に、復号装置3’,3’’は、要素復
号器を連接することにより構成可能とされるものであ
る。

【0096】1−1 PCCCによる符号化・復号を行
う符号化装置及び復号装置 最初に、PCCCによる符号化を行う符号化装置1’
と、この符号化装置1’による符号の復号を行う復号装
置3’について説明する。

【0097】符号化装置1’としては、図2に示すよう
に、入力したデータを遅延させる遅延器11と、畳み込
み演算を行う2つの畳み込み符号化器12,14と、入
力したデータの順序を並べ替えるインターリーバ13と
を備えるものがある。この符号化装置1’は、入力した
1ビットの入力データD1に対して、符号化率が“1/
3”の並列連接畳み込み演算を行い、3ビットの出力デ
ータD4,D5,D6を生成し、例えば2相位相(Bina
ry Phase Shift Keying;以下、BPSKと記す。)変
調方式や4相位相(Quadrature Phase Shift Keying;
以下、QPSKと記す。)変調方式による変調を行う図
示しない変調器を介して外部に出力する。

【0098】遅延器11は、3ビットの出力データD
4,D5,D6が出力されるタイミングを合わせるため
に備えられるものであって、1ビットの入力データD1
を入力すると、この入力データD1をインターリーバ1
3が要する処理時間と同時間だけ遅延させる。遅延器1
1は、遅延させて得られた遅延データD2を、出力デー
タD4として外部に出力するとともに、後段の畳み込み
符号化器12に供給する。

【0099】畳み込み符号化器12は、遅延器11から
出力された1ビットの遅延データD2を入力すると、こ
の遅延データD2に対して畳み込み演算を行い、演算結
果を出力データD5として外部に出力する。

【0100】インターリーバ13は、1つのビット系列
からなる入力データD1を入力し、この入力データD1
を構成する各ビットの順序を並べ替え、生成したインタ
ーリーブデータD3を後段の畳み込み符号化器14に供
給する。

【0101】畳み込み符号化器14は、インターリーバ
13から供給される1ビットのインターリーブデータD
3を入力すると、このインターリーブデータD3に対し
て畳み込み演算を行い、演算結果を出力データD6とし
て外部に出力する。

【0102】このような符号化装置1’は、1ビットの
入力データD1を入力すると、この入力データD1を組
織成分の出力データD4として、遅延器11を介してそ
のまま外部に出力するとともに、畳み込み符号化器12
による遅延データD2の畳み込み演算の結果得られる出
力データD5と、畳み込み符号化器14によるインター
リーブデータD3の畳み込み演算の結果得られる出力デ
ータD6とを外部に出力することによって、全体とし
て、符号化率が“1/3”の並列連接畳み込み演算を行
う。この符号化装置1’により符号化されたデータは、
図示しない変調器により所定の変調方式に基づいて信号
点のマッピングが行われ、無記憶通信路2を介して受信
装置に出力される。

【0103】一方、符号化装置1’による符号の復号を
行う復号装置3’としては、図3に示すように、軟出力
復号を行う2つの軟出力復号回路15,17と、入力し
たデータの順序を並べ替えるインターリーバ16と、入
力したデータの順序を元に戻す2つのデインターリーバ
18,20と、2つのデータを加算する加算器19とを
備えるものがある。この復号装置3’は、無記憶通信路
2上で発生したノイズの影響により軟入力(soft-inpu
t)とされる受信値D7から符号化装置1’における入
力データD1を推定し、復号データD13として出力す
る。

【0104】軟出力復号回路15は、符号化装置1’に
おける畳み込み符号化器12に対応して備えられるもの
であり、Log−BCJRに基づくMAP復号を行う。
軟出力復号回路15は、軟入力の受信値D7を入力する
とともに、デインターリーバ18から出力された軟入力
の情報ビットに対する事前確率情報(a priori probabi
lity information)D8を入力し、これらの受信値D7
と事前確率情報D8とを用いて、軟出力復号を行う。そ
して、軟出力復号回路15は、符号の拘束条件により求
められる情報ビットに対する外部情報D9を生成し、こ
の外部情報D9を後段のインターリーバ16に軟出力と
して出力する。

【0105】インターリーバ16は、軟出力復号回路1
5から出力された軟入力である情報ビットに対する外部
情報D9に対して、符号化装置1’におけるインターリ
ーバ13と同一の置換位置情報に基づいたインターリー
ブを施す。インターリーバ16は、インターリーブして
得られたデータを後段の軟出力復号回路17における情
報ビットに対する事前確率情報D10として出力すると
ともに、後段の加算器19に出力する。

【0106】軟出力復号回路17は、符号化装置1’に
おける畳み込み符号化器14に対応して備えられるもの
であり、軟出力復号回路15と同様に、Log−BCJ
Rアルゴリズムに基づくMAP復号を行う。軟出力復号
回路17は、軟入力の受信値D7を入力するとともに、
インターリーバ16から出力された軟入力の情報ビット
に対する事前確率情報D10を入力し、これらの受信値
D7と事前確率情報D10とを用いて、軟出力復号を行
う。そして、軟出力復号回路17は、符号の拘束条件に
より求められる情報ビットに対する外部情報D11を生
成し、この外部情報D11をデインターリーバ18に軟
出力として出力するとともに、加算器19に出力する。

【0107】デインターリーバ18は、符号化装置1’
におけるインターリーバ13によりインターリーブされ
たインターリーブデータD3のビット配列を、元の入力
データD1のビット配列に戻すように、軟出力復号回路
17から出力される軟入力の外部情報D11にデインタ
ーリーブを施す。デインターリーバ18は、デインター
リーブして得られたデータを軟出力復号回路15におけ
る情報ビットに対する事前確率情報D8として出力す
る。

【0108】加算器19は、インターリーバ16から出
力された軟入力の情報ビットに対する事前確率情報D1
0と、軟出力復号回路17から出力された情報ビットに
対する外部情報D11とを加算する。加算器19は、得
られたデータD12を後段のデインターリーバ20に軟
出力として出力する。

【0109】デインターリーバ20は、符号化装置1’
におけるインターリーバ13によりインターリーブされ
たインターリーブデータD3のビット配列を、元の入力
データD1のビット配列に戻すように、加算器19から
出力される軟出力のデータD12にデインターリーブを
施す。デインターリーバ20は、デインターリーブして
得られたデータを復号データD13として外部に出力す
る。

【0110】このような復号装置3’は、符号化装置
1’における畳み込み符号化器12,14のそれぞれに
対応する軟出力復号回路15,17を備えることによっ
て、復号複雑度が高い符号を複雑度の小さい要素に分解
し、軟出力復号回路15,17の間の相互作用により特
性を逐次的に向上させることができる。復号装置3’
は、受信値D7を受信すると、所定の繰り返し回数での
繰り返し復号を行い、この復号動作の結果得られた軟出
力の外部情報に基づいて、復号データD13を出力す
る。

【0111】なお、TTCMによる符号化を行う符号化
装置は、符号化装置1’の最終段に、例えば8相位相
(8-Phase Shift Keying;以下、8PSKと記す。)変
調方式による変調を行う変調器を備えることによって実
現することができる。また、TTCMによる符号の復号
を行う復号装置は、復号装置3’と同様の構成で実現す
ることができ、受信値として、同相成分及び直交成分の
シンボルを直接入力することになる。

【0112】1−2 SCCCによる符号化・復号を行
う符号化装置及び復号装置 つぎに、SCCCによる符号化を行う符号化装置1’’
と、この符号化装置1’’による符号の復号を行う復号
装置3’’について説明する。

【0113】符号化装置1’’としては、図4に示すよ
うに、外符号と呼ばれる符号の符号化を行う畳み込み符
号化器31と、入力したデータの順序を並べ替えるイン
ターリーバ32と、内符号と呼ばれる符号の符号化を行
う畳み込み符号化器33とを備えるものがある。この符
号化装置1’’は、入力した1ビットの入力データD2
1に対して、符号化率が“1/3”の縦列連接畳み込み
演算を行い、3ビットの出力データD26,D27,D
28を生成し、例えばBPSK変調方式やQPSK変調
方式による変調を行う図示しない変調器を介して外部に
出力する。

【0114】畳み込み符号化器31は、1ビットの入力
データD21を入力すると、この入力データD21に対
して畳み込み演算を行い、演算結果を2ビットの符号化
データD22,D23として後段のインターリーバ32
に供給する。すなわち、畳み込み符号化器31は、外符
号の符号化として符号化率が“1/2”の畳み込み演算
を行い、生成した符号化データD22,D23を後段の
インターリーバ32に供給する。

【0115】インターリーバ32は、畳み込み符号化器
31から供給された2つのビット系列からなる符号化デ
ータD22,D23を入力し、これらの符号化データD
22,D23を構成する各ビットの順序を並べ替え、生
成した2つのビット系列からなるインターリーブデータ
D24,D25を後段の畳み込み符号化器33に供給す
る。

【0116】畳み込み符号化器33は、インターリーバ
32から供給される2ビットのインターリーブデータD
24,D25を入力すると、これらのインターリーブデ
ータD24,D25に対して畳み込み演算を行い、演算
結果を3ビットの出力データD26,D27,D28と
して外部に出力する。すなわち、畳み込み符号化器33
は、内符号の符号化として符号化率が“2/3”の畳み
込み演算を行い、出力データD26,D27,D28を
外部に出力する。

【0117】このような符号化装置1’’は、畳み込み
符号化器31により外符号の符号化として符号化率が
“1/2”の畳み込み演算を行い、畳み込み符号化器3
3により内符号の符号化として符号化率が“2/3”の
畳み込み演算を行うことによって、全体として、符号化
率が“(1/2)×(2/3)=1/3”の縦列連接畳
み込み演算を行う。この符号化装置1’’により符号化
されたデータは、図示しない変調器により所定の変調方
式に基づいて信号点のマッピングが行われ、無記憶通信
路2を介して受信装置に出力される。

【0118】一方、符号化装置1’’による符号の復号
を行う復号装置3’’としては、図5に示すように、軟
出力復号を行う2つの軟出力復号回路34,36と、入
力したデータの順序を元に戻すデインターリーバ35
と、入力したデータの順序を並べ替えるインターリーバ
37とを備えるものがある。この復号装置3’’は、無
記憶通信路2上で発生したノイズの影響により軟入力と
される受信値D29から符号化装置1’’における入力
データD21を推定し、復号データD36として出力す
る。

【0119】軟出力復号回路34は、符号化装置1’’
における畳み込み符号化器33に対応して備えられるも
のであり、Log−BCJRに基づくMAP復号を行
う。軟出力復号回路34は、軟入力の受信値D29を入
力するとともに、インターリーバ37から出力された軟
入力の情報ビットに対する事前確率情報D30を入力
し、これらの受信値D29と事前確率情報D30とを用
いて、Log−BCJRアルゴリズムに基づくMAP復
号を行い、内符号の軟出力復号を行う。そして、軟出力
復号回路34は、符号の拘束条件により求められる情報
ビットに対する外部情報D31を生成し、この外部情報
D31を後段のデインターリーバ35に軟出力として出
力する。なお、この外部情報D31は、符号化装置
1’’におけるインターリーバ32によりインターリー
ブされたインターリーブデータD24,D25に対応す
るものである。

【0120】デインターリーバ35は、符号化装置
1’’におけるインターリーバ32によりインターリー
ブされたインターリーブデータD24,D25のビット
配列を、それぞれ、元の符号化データD22,D23の
ビット配列に戻すように、軟出力復号回路34から出力
される軟入力の外部情報D31にデインターリーブを施
す。デインターリーバ35は、デインターリーブして得
られたデータを後段の軟出力復号回路36における符号
ビットに対する事前確率情報D32として出力する。

【0121】軟出力復号回路36は、符号化装置1’’
における畳み込み符号化器31に対応して備えられるも
のであり、Log−BCJRに基づくMAP復号を行
う。軟出力復号回路36は、デインターリーバ35から
出力された軟入力の符号ビットに対する事前確率情報D
32を入力するとともに、値が“0”である情報ビット
に対する事前確率情報D33を入力し、これらの事前確
率情報D32,D33を用いて、Log−BCJRアル
ゴリズムに基づくMAP復号を行い、外符号の軟出力復
号を行う。軟出力復号回路36は、符号の拘束条件によ
り求められる外部情報D34,D35を生成し、外部情
報D34を復号データD36として外部に出力するとと
もに、外部情報D35をインターリーバ37に軟出力と
して出力する。

【0122】インターリーバ37は、軟出力復号回路3
6から出力された軟入力である符号ビットに対する外部
情報D35に対して、符号化装置1’’におけるインタ
ーリーバ32と同一の置換位置情報に基づいたインター
リーブを施す。インターリーバ37は、インターリーブ
して得られたデータを軟出力復号回路34における情報
ビットに対する事前確率情報D30として出力する。

【0123】このような復号装置3’’は、符号化装置
1’’における畳み込み符号化器31,33のそれぞれ
に対応する軟出力復号回路36,34を備えることによ
って、復号装置3’と同様に、復号複雑度が高い符号を
複雑度の小さい要素に分解し、軟出力復号回路34,3
6の間の相互作用により特性を逐次的に向上させること
ができる。復号装置3’’は、受信値D29を受信する
と、所定の繰り返し回数での繰り返し復号を行い、この
復号動作の結果得られた軟出力の外部情報に基づいて、
復号データD36を出力する。

【0124】なお、SCTCMによる符号化を行う符号
化装置は、符号化装置1’’の最終段に、例えば8PS
K変調方式による変調を行う変調器を備えることによっ
て実現することができる。また、SCTCMによる符号
の復号を行う復号装置は、復号装置3’’と同様の構成
で実現することができ、受信値として、同相成分及び直
交成分のシンボルを直接入力することになる。

【0125】2. 要素復号器の詳細 本発明の実施の形態として示す復号装置3は、図3中破
線部又は図5中破線部に示すように、軟出力復号回路と
インターリーバ若しくはデインターリーバとを少なくと
も含むモジュールを上述した要素復号器とし、複数の要
素復号器を連接してPCCC、SCCC、TTCM又は
SCTCMのうち、任意の符号を復号するものである。
ここで、デインターリーバは、インターリーバと逆の置
換位置情報に基づいてデータを並べ替えるものであるこ
とから、インターリーバの1形態として擬制することが
できる。そこで、要素復号器としては、軟出力復号回路
とインターリーバとを備えるものであればよく、インタ
ーリーブ処理とデインターリーブ処理とを、インターリ
ーバとデインターリーバとの機能の切り替えを行うこと
で実現することができる。そこで、以下では、特に区別
を要しない場合には、インターリーバはデインターリー
バの機能を併有するものとして説明する。

【0126】さて、このような復号装置3における要素
復号器について、以下詳細に説明する。なお、以下で
は、必要に応じて、符号化装置1における各要素符号化
器が備えるシフトレジスタの内容を表すM個のステート
(遷移状態)をm(0,1,・・・,M−1)で表し、
時刻tのステートをStで表す。さらに、1タイムスロ
ットにkビットの情報が入力されるものとすると、時刻
tにおける入力をit=(it1,it2,・・・,itk
で表し、入力系統をI1 T=(i1,i2,・・・,iT
で表す。このとき、ステートm’からステートmへの遷
移がある場合には、その遷移に対応する情報ビットをi
(m’,m)=(i1(m’,m),i2(m’,m),
・・・,ik(m’,m))で表す。さらにまた、1タ
イムスロットにnビットの符号が出力されるものとする
と、時刻tにおける出力をxt=(xt1,xt2,・・
・,xtn)で表し、出力系統をX1 T=(x1,x2,・・
・,x T)で表す。このとき、ステートm’からステー
トmへの遷移がある場合には、その遷移に対応する符号
ビットをx(m’,m)=(x1(m’,m),x
2(m’,m),・・・,xn(m’,m))で表す。ま
た、無記憶通信路2は、X1 Tを入力とし、Y1 Tを出力す
るものとする。ここで、1タイムスロットにnビットの
受信値が出力されるものとすると、時刻tにおける出力
をyt=(yt1,yt2,・・・,ytn)で表し、Y1 T
(y1,y2,・・・,yT)で表す。

【0127】2−1 要素復号器の全体構成 ここでは、要素復号器の全体構成について、図6乃至図
8を用いて説明する。

【0128】図6に概略を示す要素復号器50は、大規
模集積回路(Large‐Scale Integrated circuit;以
下、LSIと記す。)として各部を単一半導体基板に集
積させ、1チップとして構成される。要素復号器50
は、各部を制御する制御回路60と、復号する受信値を
選択する復号受信値選択回路70と、フレームの先頭を
検出するエッジ検出回路80と、軟出力復号を行う軟出
力復号回路90と、入力したデータの順序を並べ替える
インターリーバ100と、このインターリーバ100が
参照する置換先のアドレスデータを保持するアドレス用
記憶回路110と、10個のセレクタ1201,12
2,1203,1204,1205,1206,1207
1208,1209,12010と、システムの検証のため
に用いられる信号線130とを備える。

【0129】ここで、同図に示す要素復号器50の左半
分部分の詳細を図7に示し、右半分部分の詳細を図8に
示す。

【0130】制御回路60は、復号受信値選択回路7
0、軟出力復号回路90、インターリーバ100、アド
レス用記憶回路110、及び、9個のセレクタ12
2,1203,1204,1205,1206,1207
1208,1209,12010に対して、それぞれ、各種
情報を生成して供給するとともに、アドレス用記憶回路
110からの情報を受け取り、各部の動作を制御する。

【0131】具体的には、制御回路60は、復号受信値
選択回路70に対して、受信値R(受信値TR)のう
ち、復号すべき受信値である復号受信値TSRを選択さ
せるための受信値選択情報CRSを生成して供給する。

【0132】また、制御回路60は、軟出力復号回路9
0に対して、受信値Rとして入力されるデータが、実際
には受信値又は外部情報のいずれであるのか、さらに
は、符号化装置1がTTCMやSCTCMによる符号化
を行うものであった場合におけるI/Q値であるのか、
といった受信値Rの形式を示す受信値形式情報CRTY
と、事前確率情報がビット単位で入力されるのかシンボ
ル単位で入力されるのか、といった事前確率情報の形式
を示す事前確率情報形式情報CAPPと、符号化装置1
における要素符号化器の符号化率を示す符号化率情報C
RATと、符号化装置1における要素符号化器の生成行
列を示す生成行列情報CGと、符号化装置1がTTCM
やSCTCMによる符号化を行うものであった場合にお
ける信号点の配置を示す信号点配置情報CSIGとを生
成して供給する。

【0133】さらに、制御回路60は、インターリーバ
100に対して、いかなるインターリーブを行うかの種
別を示すインターリーバタイプ情報CINTと、インタ
ーリーブ長を示すインターリーブ長情報CINLと、後
述するように複数シンボル間で順序を相互に置換するた
めの入出力置換情報といった当該インターリーバ100
の処理内容に関するインターリーバ入出力置換情報CI
PTと、符号の終結位置を示す終結位置情報CNFT
と、符号の終結期間を示す終結期間情報CNFLと、符
号の終結ステートを示す終結ステート情報CNFDと、
符号がパンクチャされている場合におけるパンクチャ周
期を示すパンクチャ周期情報CNELと、パンクチャパ
ターンを示すパンクチャパターン情報CNEPとを生成
して供給する。また、制御回路60は、インターリーバ
100に対して、後述する動作モードを示す動作モード
情報CBFを生成して供給する。

【0134】さらにまた、制御回路60は、アドレス用
記憶回路110にインターリーバ100が参照する置換
先のアドレスデータを書き込む場合には、このアドレス
用記憶回路110対して、インターリーバタイプ情報C
INTと、アドレス用記憶回路110のアドレスを示す
アドレスCIADと、インターリーバ100が参照する
置換先のアドレスデータである書き込みデータCIWD
とを供給する。

【0135】また、制御回路60は、6個のセレクタ1
202,1203,1204,1205,1206,1207
に対して、動作モード情報CBFを供給するとともに、
3つのセレクタ1208,1209,12010に対して、
後述する検証モードであるか否かを示す検証モード情報
CTHRを供給する。

【0136】一方、制御回路60は、アドレス用記憶回
路110に保持されているインターリーバ100が参照
する置換先のアドレスデータである読み出しアドレスデ
ータADAを入力する。

【0137】このような制御回路60は、復号受信値選
択回路70、軟出力復号回路90、インターリーバ10
0、及び、セレクタ1202,1203,1204,12
5,1206,1207,1208,1209,12010
に対して、生成した各種情報を供給し、各部の動作を制
御するとともに、アドレス用記憶回路110に対するア
ドレスデータの書き込み制御・動作等を行う。

【0138】復号受信値選択回路70は、後述するよう
に、任意の符号の復号を行うために設けられるものであ
って、制御回路60から供給される受信値選択情報CR
Sに基づいて、入力された受信値TRのうち、復号受信
値TSRを選択する。復号受信値選択回路70は、選択
した復号受信値TSRを軟出力復号回路90に供給す
る。

【0139】具体的には、復号受信値選択回路70は、
例えば受信値TRが6系統の受信値TR0,TR1,T
R2,TR3,TR4,TR5からなり、このうち4系
統の受信値を復号受信値TSR0,TSR1,TSR
2,TSR3として選択するものとすると、例えば図9
に示すように、4つのセレクタ71,72,73,74
を有するものとして実現することができる。このとき、
制御回路60から供給される受信値選択情報CRSは、
各セレクタ71,72,73,74に対して個別に与え
られ、4系統の受信値選択情報CRS0,CRS1,C
RS2,CRS3からなる。

【0140】すなわち、セレクタ71は、受信値選択情
報CRS0に基づいて、受信値TR0,TR1,TR
2,TR3,TR4,TR5のうち、所定の受信値を選
択し、復号受信値TSR0として軟出力復号回路90に
供給する。

【0141】また、セレクタ72は、受信値選択情報C
RS1に基づいて、受信値TR0,TR1,TR2,T
R3,TR4,TR5のうち、所定の受信値を選択し、
復号受信値TSR1として軟出力復号回路90に供給す
る。

【0142】さらに、セレクタ73は、受信値選択情報
CRS2に基づいて、受信値TR0,TR1,TR2,
TR3,TR4,TR5のうち、所定の受信値を選択
し、復号受信値TSR2として軟出力復号回路90に供
給する。

【0143】そして、セレクタ74は、受信値選択情報
CRS3に基づいて、受信値TR0,TR1,TR2,
TR3,TR4,TR5のうち、所定の受信値を選択
し、復号受信値TSR3として軟出力復号回路90に供
給する。

【0144】このように、復号受信値選択回路70は、
制御回路60から供給される受信値選択情報CRSに基
づいて、復号受信値TSRを選択し、軟出力復号回路9
0に供給する。

【0145】エッジ検出回路80は、外部から供給され
るインターリーブの開始位置、すなわち、フレームの先
頭を示すインターリーブ開始位置信号ILS(インター
リーブ開始位置信号TILS)を入力し、入力される受
信値TRを構成するフレームの先頭を検出する。エッジ
検出回路80は、検出したフレームの先頭を示すエッジ
信号TEILSを軟出力復号回路90及びセレクタ12
5に供給する。

【0146】具体的には、エッジ検出回路80は、例え
ば図10に示すように、レジスタ81と、ANDゲート
82とを有するものとして実現することができる。

【0147】レジスタ81は、例えば1ビットからなる
インターリーブ開始位置信号TILSを1クロックだけ
保持する。レジスタ81は、保持した遅延インターリー
ブ開始位置信号TILSDをANDゲート82に供給す
る。

【0148】ANDゲート82は、インターリーブ開始
位置信号TILSと、レジスタ81から供給される1ク
ロック前のインターリーブ開始位置信号TILSである
遅延インターリーブ開始位置信号TILSDを反転した
データとの論理積をとる。ANDゲート82は、得られ
た論理積をエッジ信号TEILSとして軟出力復号回路
90及びセレクタ1205に供給する。

【0149】すなわち、エッジ検出回路80は、例えば
外部から供給されるインターリーブ開始位置信号TIL
Sが“0”から“1”へと切り替わることを検出すれば
よく、ANDゲート82による論理積をとることによっ
て、受信値TRを構成するフレームの先頭が入力された
ことを検出することができる。

【0150】軟出力復号回路90は、復号受信値選択回
路70から供給される復号受信値TSRと、事前確率情
報として外部から供給される外部情報又はインターリー
ブデータEXT(外部情報又はインターリーブデータT
EXT)とを用いて、Log−BCJRアルゴリズムに
基づくMAP復号を行う。

【0151】このとき、軟出力復号回路90は、制御回
路60から供給される受信値形式情報CRTYと、事前
確率情報形式情報CAPPと、符号化率情報CRAT
と、生成行列情報CGと、必要に応じて信号点配置情報
CSIGとの他、外部から供給されるパンクチャパター
ンを示す消去情報ERS(消去情報TERS)及び事前
確率情報消去情報EAP(事前確率情報消去情報TEA
P)と、符号の終結時刻を示す終結時刻情報TNP(終
結時刻情報TTNP)と、終結ステートを示す終結ステ
ート情報TNS(終結ステート情報TTNS)とを用い
て、復号処理を行う。

【0152】軟出力復号回路90は、復号処理の結果得
られた軟出力SOL及び外部情報SOEをセレクタ12
1に供給する。このとき、軟出力復号回路90は、外
部から供給される出力データ選択制御信号ITM(出力
データ選択制御信号CITM)に基づいて、情報シンボ
ル又は情報ビットに対する情報と符号シンボル又は符号
ビットに対する情報とを選択的に出力する。また、軟出
力復号回路90は、硬判定をした場合には、復号値であ
る軟出力を硬判定して得られた復号値硬判定情報SDH
及び受信値を硬判定して得られた受信値硬判定情報SR
Hを外部に出力する。このときも、軟出力復号回路90
は、出力データ選択制御信号CITMに基づいて、情報
シンボル又は情報ビットに対する情報と符号シンボル又
は符号ビットに対する情報とを選択的に出力する。

【0153】また、軟出力復号回路90は、後述するよ
うに、受信値TR、外部情報又はインターリーブデータ
TEXT、及び、エッジ検出回路80から供給されるエ
ッジ信号TEILSを、それぞれ、遅延させることもで
きる。この場合、軟出力復号回路90は、受信値TRを
遅延させた遅延受信値SDRをセレクタ1203,12
6に供給し、外部情報又はインターリーブデータTE
XTを遅延させた遅延外部情報SDEXをセレクタ12
2に供給し、エッジ信号TEILSを遅延させた遅延
エッジ信号SDILSをセレクタ1205に供給する。

【0154】なお、軟出力復号回路90の詳細について
は“2−2”において述べる。

【0155】インターリーバ100は、セレクタ120
4から供給されたデータTIIに対して、図示しない符
号化装置1におけるインターリーバと同一の置換位置情
報に基づいたインターリーブ、若しくは、符号化装置1
におけるインターリーバによりインターリーブされたイ
ンターリーブデータのビット配列を元のデータのビット
配列に戻すようなデインターリーブを施す。このとき、
インターリーバ100は、外部から供給されるインター
リーブモード信号DIN(インターリーブモード信号C
DIN)に基づいて、インターリーバ又はデインターリ
ーバとして機能する。

【0156】インターリーバ100は、セレクタ120
5から供給されるインターリーブ開始位置信号TISを
入力すると、アドレス用記憶回路110に対して、アド
レスデータIAAを与えてアドレスを指定することによ
って、当該アドレス用記憶回路110に保持されている
アドレスデータを読み出しアドレスデータADAとして
読み出し、この読み出しアドレスデータADAに基づい
て、インターリーブ又はデインターリーブを行う。この
とき、インターリーバ100は、制御回路60から供給
されるインターリーバタイプ情報CINTと、インター
リーブ長情報CINLと、インターリーバ入出力置換情
報CIPTとを用いて、インターリーブ又はデインター
リーブを行う。インターリーバ100は、インターリー
ブ又はデインターリーブして得られたインターリーバ出
力データIIOをセレクタ120 7に供給する。

【0157】また、インターリーバ100は、後述する
ように、セレクタ1203から供給される受信値TR又
は遅延受信値SDRのうちのいずれか一方のデータTD
Iを遅延させることもできる。このとき、インターリー
バ100は、制御回路60から供給される動作モード情
報CBFに基づいて、データTDIを遅延させる。イン
ターリーバ100は、データTDIを遅延させて得られ
たインターリーブ長遅延受信値IDOをセレクタ120
6に供給する。

【0158】さらに、インターリーバ100は、後述す
るように、制御回路60から供給される終結位置情報C
NFTと、終結期間情報CNFLと、終結ステート情報
CNFDと、パンクチャ周期情報CNELと、パンクチ
ャパターン情報CNEPとに基づいて、当該要素復号器
を複数連接した場合において、次段の要素復号器におけ
る符号の終結時刻及び終結ステートを示す終結時刻情報
IGT及び終結ステート情報IGSと、符号のパンクチ
ャ位置を示す消去位置情報IGE及びインターリーバ無
出力位置情報INOとを生成する。これと同時に、イン
ターリーバ100は、セレクタ1205から供給される
インターリーブ開始位置信号TISを遅延させ、遅延イ
ンターリーブ開始位置信号IDSを生成する。インター
リーバ100は、生成した終結時刻情報IGT、終結ス
テート情報IGS、消去位置情報IGE、インターリー
バ無出力位置情報INO、及び、遅延インターリーブ開
始位置信号IDSを、生成次段情報として、フレームの
先頭に同期させ、セレクタ12010に供給する。

【0159】なお、インターリーバ100の詳細につい
ては“2−3”において述べる。

【0160】アドレス用記憶回路110は、図示しない
が、例えば、複数バンクのRAM(Random Access Memo
ry)や選択回路等を有し、インターリーバ100による
インターリーブ又はデインターリーブの際に参照される
データの置換位置情報をアドレスデータとして保持す
る。このアドレス用記憶回路110に保持されているア
ドレスデータは、インターリーバ100により当該アド
レス用記憶回路110のアドレスがアドレスデータIA
Aとして指定されることによって、読み出しアドレスデ
ータADAとして読み出される。また、アドレス用記憶
回路110に対するアドレスデータの書き込みは、制御
回路60により行われ、当該アドレス用記憶回路110
のアドレスがアドレスCIADとして指定されることに
よって、アドレスデータが書き込みデータCIWDとし
て書き込まれる。このようにすることによって、アドレ
ス用記憶回路110には、任意のインターリーブのパタ
ーンを書き込むことができる。なお、アドレス用記憶回
路110は、インターリーバ100の内部に備えるよう
にしてもよい。すなわち、要素復号器50は、インター
リーバ100とアドレス用記憶回路110との両者を以
て、インターリーブ処理又はデインターリーブ処理を行
う。

【0161】セレクタ1201は、出力データ選択制御
信号CITMに基づいて、軟出力復号回路90から供給
される軟出力SOLと外部情報SOEとのうち、いずれ
か一方を選択し、データTLXとしてセレクタ1202
に供給する。すなわち、セレクタ1201は、軟出力復
号回路90が、繰り返し復号における過程で外部情報を
出力すべきものであるのか、或いは、最終結果としての
軟出力を出力すべきものであるのかを、決定するために
設けられるものである。

【0162】セレクタ1202は、動作モード情報CB
Fに基づいて、軟出力復号回路90から供給される遅延
外部情報SDEXと、セレクタ1201から供給される
データTLXとのうち、いずれか一方を選択し、データ
TDLXとして、セレクタ1204,1207に供給す
る。

【0163】ここで、要素復号器50の動作モードにつ
いて説明する。要素復号器50は、例えば6つの動作モ
ードを有する。第1には、軟出力復号回路90及びイン
ターリーバ100が、それぞれ、通常の軟出力復号処理
及びインターリーブ処理を行うモードである。第2に
は、軟出力復号回路90のみが通常の軟出力復号処理を
行うモードである。第3には、インターリーバ100の
みが通常のインターリーブ処理を行うモードである。第
4には、軟出力復号回路90及びインターリーバ100
が、それぞれ、通常の軟出力復号処理及びインターリー
ブ処理を行わずに、遅延回路として機能するモードであ
る。第5には、軟出力復号回路90のみが通常の軟出力
復号処理を行わずに、遅延回路として機能するモードで
ある。第6には、インターリーバ100のみが通常のイ
ンターリーブ処理を行わずに、遅延回路として機能する
モードである。これらの動作モードは、制御回路60に
より決定され、動作モード情報CBFとして各部に供給
される。以下では、必要に応じて、第1のモード乃至第
3のモードを通常モードと総称し、第4のモード乃至第
6のモードを遅延モードと総称する。

【0164】具体的には、セレクタ1202は、動作モ
ード情報CBFが、軟出力復号回路90が要する処理時
間と同時間の遅延、インターリーバ100が要する処理
時間と同時間の遅延、又は、軟出力復号回路90及びイ
ンターリーバ100が要する処理時間と同時間の遅延の
いずれかを行うべき遅延モードを示すものであった場合
には、遅延外部情報SDEXを選択して出力し、動作モ
ード情報CBFが、軟出力復号回路90及び/又はイン
ターリーバ100による遅延を行わず、軟出力復号回路
90及び/又はインターリーバ100による処理を行う
通常モードを示すものであった場合には、データTLX
を選択して出力する。すなわち、セレクタ1202は、
要素復号器50の動作モードが遅延モードであるのか、
或いは、通常モードであるのかを、決定するために設け
られるものであり、各動作モードに応じて、出力するデ
ータを選択する。

【0165】セレクタ1203は、動作モード情報CB
Fに基づいて、受信値TRと、軟出力復号回路90から
供給される遅延受信値SDRとのうち、いずれか一方を
選択し、データTDIとしてインターリーバ100に供
給する。具体的には、セレクタ1203は、動作モード
情報CBFが、インターリーバ100による処理のみを
行う通常モード、又は、インターリーバ100が要する
処理時間と同時間の遅延を行うべき遅延モードを示すも
のであった場合には、受信値TRを選択して出力し、動
作モード情報CBFが、それ以外の通常モード又は遅延
モードを示すものであった場合には、遅延受信値SDR
を選択して出力する。すなわち、セレクタ1203は、
インターリーバ100に入力されるデータとして、軟出
力復号回路90による軟出力復号処理又は軟出力復号回
路90が要する処理時間と同時間の遅延を行ったものを
用いるか否かを決定するために設けられるものであり、
各動作モードに応じて、出力するデータを選択する。

【0166】セレクタ1204は、動作モード情報CB
Fに基づいて、外部情報又はインターリーブデータTE
XTと、セレクタ1202から供給されるデータTDL
Xとのうち、いずれか一方を選択し、データTIIとし
てインターリーバ100に供給する。具体的には、セレ
クタ1204は、動作モード情報CBFが、インターリ
ーバ100による処理のみを行う通常モード、又は、イ
ンターリーバ100が要する処理時間と同時間の遅延を
行うべき遅延モードを示すものであった場合には、外部
情報又はインターリーブデータTEXTを選択して出力
し、動作モード情報CBFが、それ以外の通常モード又
は遅延モードを示すものであった場合には、データTD
LXを選択して出力する。すなわち、セレクタ1204
は、インターリーバ100に入力されるデータとして、
軟出力復号回路90による軟出力復号処理又は軟出力復
号回路90が要する処理時間と同時間の遅延を行ったも
のを用いるか否かを決定するために設けられるものであ
り、各動作モードに応じて、出力するデータを選択す
る。

【0167】セレクタ1205は、動作モード情報CB
Fに基づいて、エッジ検出回路80から供給されるエッ
ジ信号TEILSと、軟出力復号回路90から供給され
る遅延エッジ信号SDILSとのうち、いずれか一方を
選択し、インターリーブ開始位置信号TISとしてイン
ターリーバ100に供給する。具体的には、セレクタ1
205は、動作モード情報CBFが、インターリーバ1
00による処理のみを行う通常モード、又は、インター
リーバ100が要する処理時間と同時間の遅延を行うべ
き遅延モードを示すものであった場合には、エッジ信号
TEILSを選択して出力し、動作モード情報CBF
が、それ以外の通常モード又は遅延モードを示すもので
あった場合には、遅延エッジ信号SDILSを選択して
出力する。すなわち、セレクタ1205は、インターリ
ーバ100に入力されるデータとして、軟出力復号回路
90による軟出力復号処理又は軟出力復号回路90が要
する処理時間と同時間の遅延を行ったものを用いるか否
かを決定するために設けられるものであり、各動作モー
ドに応じて、出力するデータを選択する。

【0168】セレクタ1206は、動作モード情報CB
Fに基づいて、軟出力復号回路90から供給される遅延
受信値SDRと、インターリーバ100から供給される
インターリーブ長遅延受信値IDOとのうち、いずれか
一方を選択し、遅延受信値TDRとしてセレクタ120
8に供給する。具体的には、セレクタ1206は、動作モ
ード情報CBFが、軟出力復号回路90による処理のみ
を行う通常モード、又は、軟出力復号回路90が要する
処理時間と同時間の遅延を行うべき遅延モードを示すも
のであった場合には、遅延受信値SDRを選択して出力
し、それ以外の通常モード又は遅延モードを示すもので
あった場合には、インターリーブ長遅延受信値IDOを
選択して出力する。すなわち、セレクタ1206は、出
力すべきデータとして、インターリーバ100によるイ
ンターリーブ処理又はインターリーバ100が要する処
理時間と同時間の遅延を行ったものを用いるか否かを決
定するために設けられるものであり、各動作モードに応
じて、出力するデータを選択する。

【0169】セレクタ1207は、動作モード情報CB
Fに基づいて、インターリーバ100から供給されるイ
ンターリーバ出力データIIOと、セレクタ1202
ら供給されるデータTDLXとのうち、いずれか一方を
選択し、軟出力TSOとしてセレクタ1209に供給す
る。具体的には、セレクタ1207は、動作モード情報
CBFが、軟出力復号回路90による処理のみを行う通
常モード、又は、軟出力復号回路90が要する処理時間
と同時間の遅延を行うべき遅延モードを示すものであっ
た場合には、データTDLXを選択して出力し、それ以
外の通常モード又は遅延モードを示すものであった場合
には、インターリーバ出力データIIOを選択して出力
する。すなわち、セレクタ1207は、出力すべきデー
タとして、インターリーバ100によるインターリーブ
処理又はインターリーバ100が要する処理時間と同時
間の遅延を行ったものを用いるか否かを決定するために
設けられるものであり、各動作モードに応じて、出力す
るデータを選択する。

【0170】セレクタ1208は、検証モード情報CT
HRに基づいて、セレクタ1206から供給される遅延
受信値TDRと、信号線130により伝送されてくるス
ルー信号とのうち、いずれか一方を選択し、遅延受信値
TRNとして外部に出力する。なお、遅延受信値TRN
は、遅延受信値RNとして出力される。すなわち、セレ
クタ1208は、次段の要素復号器に対する遅延受信値
を出力するのか、システムの検証を行うのかを、決定す
るために設けられるものである。

【0171】セレクタ1209は、検証モード情報CT
HRに基づいて、セレクタ1207から供給される軟出
力TSOと、信号線130により伝送されてくるスルー
信号とのうち、いずれか一方を選択し、軟出力TINT
として外部に出力する。なお、この軟出力TINTは、
軟出力INTとして出力される。すなわち、セレクタ1
209は、次段の要素復号器に対する軟出力を出力する
のか、システムの検証を行うのかを、決定するために設
けられるものである。

【0172】セレクタ12010は、検証モード情報CT
HRに基づいて、インターリーバ100から供給される
終結時刻情報IGT及び終結ステート情報IGSと、消
去位置情報IGE及びインターリーバ無出力位置情報I
NOと、遅延インターリーブ開始位置信号IDSとから
なる生成次段情報と、信号線130により伝送されてく
るスルー信号とのうち、いずれか一方を選択し、次段終
結時刻情報TTNPN及び次段終結ステート情報TTN
SNと、次段消去位置情報TERSN及び次段事前確率
情報消去情報TEAPNと、次段インターリーブ開始位
置信号TILSNとして外部に出力する。なお、これら
の次段終結時刻情報TTNPN、次段終結ステート情報
TTNSN、次段消去位置情報TERSN、次段事前確
率情報消去情報TEAPN、及び、次段インターリーブ
開始位置信号TILSNは、それぞれ、次段終結時刻情
報TNPN、次段終結ステート情報TNSN、次段消去
位置情報ERSN、次段事前確率情報消去情報EAP
N、及び、次段インターリーブ開始位置信号ILSNと
して出力される。すなわち、セレクタ12010は、次段
の要素復号器に対する次段情報を出力するのか、システ
ムの検証を行うのかを、決定するために設けられるもの
である。

【0173】信号線130は、後述するように、主に、
複数の要素復号器50を連接することにより上述した復
号装置3’,3’’と同様の復号装置3を構成した場合
におけるシステムの検証を行うために用いられるもので
ある。信号線130は、受信値TR、外部情報又はイン
ターリーブデータTEXT、消去情報TERS、事前確
率情報消去情報TEAP、終結時刻情報TTNP、終結
ステート情報TTNS、及び、インターリーブ開始位置
信号TILSのそれぞれを伝送するための信号線を束ね
て構成され、これらの信号をセレクタ1208,12
9,12010に供給する。

【0174】このような要素復号器50は、例えば、図
3中破線部又は図5中破線部に示したように、軟出力復
号回路とインターリーバ若しくはデインターリーバとを
少なくとも含むモジュールと等価なものである。この要
素復号器50は、複数連接されることによって、PCC
C、SCCC、TTCM又はSCTCMのうち、任意の
符号を復号することができる復号装置3を構成すること
ができる。なお、要素復号器50の全体に関する各種特
徴については、後述する“4.”においてさらに説明す
る。

【0175】以下、軟出力復号回路90及びインターリ
ーバ100についてさらに詳細に説明していく。

【0176】2−2 軟出力復号回路の詳細 まず、軟出力復号回路90について詳述する。軟出力復
号回路90は、図11に概略を示すように、符号化装置
1における要素符号化器の符号情報を生成する符号情報
生成回路151と、符号化装置1におけるパンクチャパ
ターンを示す内部消去情報を生成する内部消去情報生成
回路152と、符号化装置1における終結情報を生成す
る終結情報生成回路153と、復号処理のために入力さ
れるべき受信値と事前確率情報とを選択するとともに、
符号出力が存在しない位置を尤度が“0”のシンボルに
置き換える受信値及び事前確率情報選択回路154と、
受信データと遅延用のデータとをともに記憶する受信デ
ータ及び遅延用記憶回路155と、第1の対数尤度であ
る対数尤度Iγを算出するIγ算出回路156と、符号
化装置1に応じて算出した対数尤度Iγを分配するIγ
分配回路157と、第2の対数尤度である対数尤度Iα
を算出するIα算出回路158と、第3の対数尤度であ
る対数尤度Iβを算出するIβ算出回路159と、算出
した対数尤度Iβを記憶するIβ記憶回路160と、対
数軟出力Iλを算出する軟出力算出回路161と、受信
値と事前確率情報とを分離する受信値又は事前確率情報
分離回路162と、外部情報を算出する外部情報算出回
路163と、対数軟出力Iλの振幅を調整するとともに
所定のダイナミックレンジにクリップ(clip)する振幅
調整及びクリップ回路164と、復号値である軟出力及
び受信値を硬判定する硬判定回路165とを有する。

【0177】ここで、同図に示す軟出力復号回路90の
左半分部分の詳細を図12に示し、右半分部分の詳細を
図13に示す。

【0178】符号情報生成回路151は、制御回路60
から供給される符号化率情報CRATと生成行列情報C
Gとに基づいて、符号化装置1における要素符号化器の
符号情報を生成する。具体的には、符号情報生成回路1
51は、符号化装置1における要素符号化器の入力ビッ
ト数を示す入力ビット数情報INと、符号化装置1にお
ける要素符号化器が畳み込み符号化器である場合に、そ
の畳み込み符号化器がいわゆるボーゼンクラフト(Woze
ncraft)型であるかマッシィ(Massey)型であるかを示
す型情報WMと、符号化装置1における要素符号化器の
シフトレジスタ、すなわち、ステート(遷移状態)を表
すメモリの数を示すメモリ数情報MNと、符号化装置1
における要素符号化器の状態遷移図であるトレリスにお
いて、各枝に関する時間軸に沿った入出力情報を示す枝
入出力情報BIOと、符号化装置1における要素符号化
器からの出力が存在しており、対応する受信値が存在し
ていることを表す出力位置の有効性を示す有効出力位置
情報PEとを生成する。

【0179】ここで、ボーゼンクラフト型の畳み込み符
号化器とマッシィ型の畳み込み符号化器とについて説明
する。

【0180】ボーゼンクラフト型の畳み込み符号化器
は、遅延素子と組み合わせ回路とからなり、遅延素子に
対して時系列にデータが保持されるものである。ボーゼ
ンクラフト型の畳み込み符号化器の例としては、例えば
図14に示すように、4つのシフトレジスタ2011
2012,2013,2014と、16個の排他的論理和
回路2021,2022,2023,2024,2025
2026,2027,2028,2029,20210,20
11,20212,20213,20214,20215,20
16及び20個のANDゲートG0[0],GB
[0],GB[1],GB[2],GB[3],G1
[0],G1[1],G1[2],G1[3],G1
[4],G2[0],G2[1],G2[2],G2
[3],G2[4],G3[0],G3[1],G3
[2],G3[3],G3[4]で表される組み合わせ
回路とを有し、符号化率が“1/4”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器におい
て、ANDゲートG0[0],GB[0],GB
[1],GB[2],GB[3],G1[0],G1
[1],G1[2],G1[3],G1[4],G2
[0],G2[1],G2[2],G2[3],G2
[4],G3[0],G3[1],G3[2],G3
[3],G3[4]は、符号構成により結線するか否か
を示すものであり、全てのANDゲートが用いられるわ
けではない。すなわち、この畳み込み符号化器は、これ
らのANDゲートG0[0],GB[0],GB
[1],GB[2],GB[3],G1[0],G1
[1],G1[2],G1[3],G1[4],G2
[0],G2[1],G2[2],G2[3],G2
[4],G3[0],G3[1],G3[2],G3
[3],G3[4]によって、組み合わせ回路が変化
し、符号構成が変化するものであって、ステート数が最
大で“24=16”のボーゼンクラフト型の畳み込み演
算を行うことができるものである。この畳み込み符号化
器の生成行列Gは次式(27)で表される。次式(2
7)において、GB(D),G1(D),G2(D),
G3(D)は、それぞれ、次式(28)乃至次式(3
1)で表される。

【0181】

【数27】

【0182】

【数28】

【0183】

【数29】

【0184】

【数30】

【0185】

【数31】

【0186】また、ボーゼンクラフト型の畳み込み符号
化器の例としては、例えば図15に示すように、3つの
シフトレジスタ2031,2032,2033と、12個
の排他的論理和回路2041,2042,2043,20
4,2045,2046,2047,2048,2049
20410,20411,20412及び15個のANDゲー
トG1[0],G1[1],G1[2],G1[3],
G1[4],G2[0],G2[1],G2[2],G
2[3],G2[4],G3[0],G3[1],G3
[2],G3[3],G3[4]で表される組み合わせ
回路とを有し、符号化率が“2/3”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器において
も、ANDゲートG1[0],G1[1],G1
[2],G1[3],G1[4],G2[0],G2
[1],G2[2],G2[3],G2[4],G3
[0],G3[1],G3[2],G3[3],G3
[4]は、符号構成により結線するか否かを示すもので
あり、全てのANDゲートが用いられるわけではなく、
組み合わせ回路が変化し、符号構成が変化するものであ
って、ステート数が最大で“23=8”のボーゼンクラ
フト型の畳み込み演算を行うことができるものである。
この畳み込み符号化器の生成行列Gは次式(32)で表
される。次式(32)において、G11(D),G21
(D),G31(D),G12(D),G22(D),
G32(D)は、それぞれ、次式(33)乃至次式(3
8)で表される。

【0187】

【数32】

【0188】

【数33】

【0189】

【数34】

【0190】

【数35】

【0191】

【数36】

【0192】

【数37】

【0193】

【数38】

【0194】一方、マッシィ型の畳み込み符号化器は、
遅延素子と組み合わせ回路とからなり、入力ビットのい
ずれかが組織成分としてそのまま出力される構成とされ
るものであり、遅延素子に対して時系列にデータが保持
されないものである。マッシィ型の畳み込み符号化器の
例としては、例えば図16に示すように、3つのシフト
レジスタ2051,2052,2053と、4つの排他的
論理和回路2061,2062,2063,2064及び1
1個のANDゲートGB[0],GB[1],GB
[2],G1[0],G1[1],G1[2],G1
[3],G2[0],G2[1],G2[2],G2
[3]で表される組み合わせ回路とを有し、符号化率が
“2/3”の畳み込み演算を行うものがある。なお、こ
の畳み込み符号化器においても、ANDゲートGB
[0],GB[1],GB[2],G1[0],G1
[1],G1[2],G1[3],G2[0],G2
[1],G2[2],G2[3]は、符号構成により結
線するか否かを示すものであり、全てのANDゲートが
用いられるわけではなく、組み合わせ回路が変化し、符
号構成が変化するものであって、ステート数が最大で
“23=8”のマッシィ型の畳み込み演算を行うことが
できるものである。この畳み込み符号化器の生成行列G
は次式(39)で表される。次式(39)において、G
B(D),G1(D),G2(D)は、それぞれ、次式
(40)乃至次式(42)で表される。

【0195】

【数39】

【0196】

【数40】

【0197】

【数41】

【0198】

【数42】

【0199】また、マッシィ型の畳み込み符号化器の例
としては、例えば図17に示すように、2つのシフトレ
ジスタ2071,2072と、3つの排他的論理和回路2
08 1,2082,2083及び11個のANDゲートG
B[0],GB[1],G1[0],G1[1],G1
[2],G2[0],G2[1],G2[2],G3
[0],G3[1],G3[2]で表される組み合わせ
回路とを有し、符号化率が“3/3”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器において
も、ANDゲートGB[0],GB[1],G1
[0],G1[1],G1[2],G2[0],G2
[1],G2[2],G3[0],G3[1],G3
[2]は、符号構成により結線するか否かを示すもので
あり、全てのANDゲートが用いられるわけではなく、
組み合わせ回路が変化し、符号構成が変化するものであ
って、ステート数が最大で“22=4”のマッシィ型の
畳み込み演算を行うことができるものである。この畳み
込み符号化器の生成行列Gは次式(43)で表される。
次式(43)において、GB(D),G1(D),G2
(D),G3(D)は、それぞれ、次式(44)乃至次
式(47)で表される。

【0200】

【数43】

【0201】

【数44】

【0202】

【数45】

【0203】

【数46】

【0204】

【数47】

【0205】ここで、符号情報生成回路151により生
成される情報について具体的に説明するために、各畳み
込み符号化器の具体例を示す。

【0206】まず、図14に示したボーゼンクラフト型
の畳み込み符号化器としては、15個のANDゲートG
0[0],GB[2],GB[3],G1[0],G1
[1],G1[3],G1[4],G2[0],G2
[2],G2[4],G3[0],G3[1],G3
[2],G3[3],G3[4]を結線すると、図18
に示すように、4つのシフトレジスタ2011,20
2,2013,2014と、11個の排他的論理和回路
2021,2024,2025,2027,2028,20
10,20212,20213,20214,20215,20
16とを有するものが考えられる。この畳み込み符号化
器は、1ビットの入力データi0を入力すると、この入
力データi0に対して畳み込み演算を行い、演算結果を
4ビットの出力データO0,O1,O2,O3として出力す
る。

【0207】この畳み込み符号化器におけるトレリスを
記述すると、図19に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表1に示すようになる。ここでは、ス
テートは、シフトレジスタ2014、シフトレジスタ2
013、シフトレジスタ2012及びシフトレジスタ20
1の内容を順次並べたものであり、“0000”、
“0001”、“0010”、“0011”、“010
0”、“0101”、“0110”、“0111”、
“1000”、“1001”、“1010”、“101
1”、“1100”、“1101”、“1110”、
“1111”のステート番号を、それぞれ、“0”、
“1”、“2”、“3”、“4”、“5”、“6”、
“7”、“8”、“9”、“10”、“11”、“1
2”、“13”、“14”、“15”と表している。ま
た、入力データ/出力データは、i0/O3,O2,O1
0である。

【0208】

【表1】

【0209】このように、図18に示す畳み込み符号化
器におけるステート数は16となり、トレリスは、各ス
テートから次時刻におけるステートへと2本のパスが到
達する構造であり、全32本の枝を有する構造を有する
ものとなる。

【0210】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“1ビッ
ト”を、型情報WMとして“ボーゼンクラフト型”を、
メモリ数情報MNとして“4”を、枝入出力情報BIO
として表1に示すような各枝の入出力パターンを生成す
る。

【0211】また、図15に示したボーゼンクラフト型
の畳み込み符号化器としては、9個のANDゲートG1
[2],G1[3],G2[0],G2[4],G3
[0],G3[1],G3[2],G3[3],G3
[4]を結線すると、図20に示すように、3つのシフ
トレジスタ2031,2032,2033と、6個の排他
的論理和回路2045,2046,2049,20410
20411,20412とを有するものが考えられる。この
畳み込み符号化器は、2ビットの入力データi0,i1
入力すると、これらの入力データi0,i1に対して畳み
込み演算を行い、演算結果を3ビットの出力データ
0,O1,O2として出力する。

【0212】この畳み込み符号化器におけるトレリスを
記述すると、図21に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表2に示すようになる。ここでは、ス
テートは、シフトレジスタ2033、シフトレジスタ2
032及びシフトレジスタ2031の内容を順次並べたも
のであり、“000”、“001”、“010”、“0
11”、“100”、“101”、“110”、“11
1”のステート番号を、それぞれ、“0”、“1”、
“2”、“3”、“4”、“5”、“6”、“7”と表
している。また、入力データ/出力データは、i1,i0
/O2,O1,O0である。

【0213】

【表2】

【0214】このように、図20に示す畳み込み符号化
器におけるステート数は8となり、トレリスは、各ステ
ートから次時刻におけるステートへと4本のパスが到達
する構造であり、全32本の枝を有するものとなる。

【0215】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“2ビッ
ト”を、型情報WMとして“ボーゼンクラフト型”を、
メモリ数情報MNとして“3”を、枝入出力情報BIO
として表2に示すような各枝の入出力パターンを生成す
る。

【0216】さらに、図16に示したマッシィ型の畳み
込み符号化器としては、3つのANDゲートGB
[2],G1[2],G2[1]を結線すると、図22
に示すように、3つのシフトレジスタ2051,20
2,2053と、2つの排他的論理和回路2062,2
063とを有するものが考えられる。この畳み込み符号
化器は、2ビットの入力データi0,i1を入力すると、
これらの入力データi0,i1に対して再帰的組織畳み込
み演算を行い、演算結果を3ビットの出力データO0
1,O2として出力する。

【0217】この畳み込み符号化器におけるトレリスを
記述すると、図23に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表3に示すようになる。ここでは、ス
テートは、シフトレジスタ2051、シフトレジスタ2
052及びシフトレジスタ2053の内容を順次並べたも
のであり、“000”、“001”、“010”、“0
11”、“100”、“101”、“110”、“11
1”のステート番号を、それぞれ、“0”、“1”、
“2”、“3”、“4”、“5”、“6”、“7”と表
している。また、入力データ/出力データは、i1,i0
/O2,O1,O0である。

【0218】

【表3】

【0219】このように、図22に示す畳み込み符号化
器におけるステート数は8となり、トレリスは、各ステ
ートから次時刻におけるステートへと4本のパスが到達
する構造であり、全32本の枝を有するものとなる。

【0220】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“2ビッ
ト”を、型情報WMとして“マッシィ型”を、メモリ数
情報MNとして“3”を、枝入出力情報BIOとして表
3に示すような各枝の入出力パターンを生成する。

【0221】さらにまた、図17に示したマッシィ型の
畳み込み符号化器としては、6個のANDゲートGB
[1],G1[0],G1[1],G1[2],G2
[0],G3[0]を結線すると、図24に示すよう
に、2つのシフトレジスタ2071,2072と、3つの
排他的論理和回路2081,2082,2083とを有す
るものが考えられる。この畳み込み符号化器は、3ビッ
トの入力データi0,i1,i 2を入力すると、これらの
入力データi0,i1,i2に対して再帰的組織畳み込み
演算を行い、演算結果を3ビットの出力データO0
1,O2として出力する。

【0222】この畳み込み符号化器におけるトレリスを
記述すると、図25に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表4に示すようになる。ここでは、ス
テートは、シフトレジスタ2071及びシフトレジスタ
2072の内容を順次並べたものであり、“00”、
“01”、“10”、“11”のステート番号を、それ
ぞれ、“0”、“1”、“2”、“3”と表している。
また、入力データ/出力データは、i2,i1,i0
2,O1,O0である。

【0223】

【表4】

【0224】このように、図24に示す畳み込み符号化
器におけるステート数は4となり、トレリスは、各ステ
ートから次時刻におけるステートへと4組のパラレルパ
スが到達する構造であり、全32本の枝を有するものと
なる。

【0225】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“3ビッ
ト”を、型情報WMとして“マッシィ型”を、メモリ数
情報MNとして“2”を、枝入出力情報BIOとして表
4に示すような各枝の入出力パターンを生成する。

【0226】このように、符号情報生成回路151は、
符号化装置1における要素符号化器に応じた符号情報を
生成する。特に、符号情報生成回路151は、符号に応
じたトレリス上の全ての枝の入出力パターンを算出し、
枝入出力情報BIOを生成するが、これについては、さ
らに後述する。符号情報生成回路151は、生成した入
力ビット数情報INを、終結情報生成回路153、受信
値及び事前確率情報154、Iγ算出回路156、Iγ
分配回路157、Iα算出回路158、Iβ算出回路1
59、軟出力算出回路161、受信値又は事前確率情報
分離回路162、及び、硬判定回路165に供給する。
また、符号情報生成回路151は、生成した型情報WM
を、Iγ算出回路156、Iγ分配回路157、Iα算
出回路158及びIβ算出回路159に供給する。さら
に、符号情報生成回路151は、生成したメモリ数情報
MNを、終結情報生成回路153、Iγ分配回路15
7、Iα算出回路158、Iβ算出回路159、及び、
軟出力算出回路161に供給する。さらにまた、符号情
報生成回路151は、生成した枝入出力情報BIOを、
Iγ分配回路157及び軟出力算出回路161に供給す
る。また、符号情報生成回路151は、生成した有効出
力位置情報PEを内部消去情報生成回路152に供給す
る。

【0227】内部消去情報生成回路152は、外部から
供給される消去情報TERSと、符号情報生成回路15
1から供給される有効出力位置情報PEとに基づいて、
パンクチャパターンと有効出力位置とを総括的に考慮し
て得られる符号出力が存在しない位置を示す内部消去位
置情報IERSを生成する。

【0228】具体的には、内部消去情報生成回路152
は、例えば図26に示すように、4つのORゲート21
1,2112,2113,2114を有するものとして実
現することができる。

【0229】ORゲート2111,2112,2113
2114は、それぞれ、消去情報TERSと、符号情報
生成回路151から供給される有効出力位置情報PEを
反転したデータとの論理和をとる。ORゲート21
1,2112,2113,2114は、それぞれ、得られ
た論理和を内部消去位置情報IERSとして受信値及び
事前確率情報選択回路154に供給する。

【0230】このように、内部消去情報生成回路152
は、ORゲート2111,2112,2113,2114
よる論理和をとることによって、符号出力が存在しない
位置を示す内部消去位置情報IERSを生成する。

【0231】終結情報生成回路153は、外部から供給
される終結時刻情報TTNP及び終結ステート情報TT
NSと、符号情報生成回路151から供給される入力ビ
ット数情報IN及びメモリ数情報MNとに基づいて、符
号化装置1における終結情報を生成する。具体的には、
終結情報生成回路153は、終結時刻情報TTNP、終
結ステート情報TTNS、入力ビット数情報IN及びメ
モリ数情報MNに基づいて、符号化装置1における終結
時刻を示す終結時刻情報TPM及び終結ステートを示す
終結ステート情報TSMを生成する。

【0232】終結情報生成回路153は、例えば図27
に示すように、複数のレジスタ2121,2122,21
3,2124,2125,2126と、複数のセレクタ2
13 1,2132,2133,2134,2135,21
6,2137,2138,213 9と、ANDゲート21
4とを有するものとして実現することができる。

【0233】レジスタ2121は、外部から供給される
終結時刻情報TTNPを1クロックだけ保持し、保持し
た終結時刻情報TTNPをレジスタ2122及びセレク
タ2133に供給する。

【0234】レジスタ2122は、レジスタ2121から
供給される終結時刻情報TTNPを1クロックだけ保持
し、保持した終結時刻情報TTNPをレジスタ2123
及びセレクタ2134に供給する。

【0235】レジスタ2123は、レジスタ2122から
供給される終結時刻情報TTNPを1クロックだけ保持
し、保持した終結時刻情報TTNPをセレクタ2135
に供給する。

【0236】レジスタ2124は、外部から供給される
終結ステート情報TTNSを1クロックだけ保持し、保
持した終結ステート情報TTNSをレジスタ2125
びセレクタ2136に供給する。

【0237】レジスタ2125は、レジスタ2124から
供給される終結ステート情報TTNSを1クロックだけ
保持し、保持した終結ステート情報TTNSをレジスタ
2126及びセレクタ2137に供給する。

【0238】レジスタ2126は、レジスタ2125から
供給される終結ステート情報TTNSを1クロックだけ
保持し、保持した終結ステート情報TTNSをセレクタ
2138に供給する。

【0239】セレクタ2131は、入力ビット数情報I
Nに基づいて、メモリ数情報MNのうち、例えば、符号
化装置1における要素符号化器のメモリ数が“1”であ
ることを示す情報と、メモリ数が“2”であることを示
す情報とのうち、いずれか一方を選択する。具体的に
は、セレクタ2131は、例えば、符号化装置1におけ
る入力ビット数が“1”である場合には、メモリ数が
“1”であることを示す情報を選択する。セレクタ21
1は、選択したデータを選択用の制御信号としてセレ
クタ2133に供給する。

【0240】セレクタ2132は、入力ビット数情報I
Nに基づいて、メモリ数情報MNのうち、例えば、符号
化装置1における要素符号化器のメモリ数が“2”であ
ることを示す情報と、メモリ数が“3”であることを示
す情報とのうち、いずれか一方を選択する。具体的に
は、セレクタ2132は、例えば、符号化装置1におけ
る入力ビット数が“1”である場合には、メモリ数が
“2”であることを示す情報を選択する。セレクタ21
2は、選択したデータを選択用の制御信号としてセレ
クタ2134に供給する。

【0241】セレクタ2133は、セレクタ2131によ
り選択されたデータに基づいて、レジスタ2121から
供給される終結時刻情報TTNPと値が“1”であるデ
ータとのうち、いずれか一方を選択する。具体的には、
セレクタ2133は、符号化装置1における要素符号化
器のメモリ数が“1”である場合には、レジスタ212
1から供給される終結時刻情報TTNPを選択する。セ
レクタ2133は、選択したデータをANDゲート21
4に供給する。

【0242】セレクタ2134は、セレクタ2132によ
り選択されたデータに基づいて、レジスタ2122から
供給される終結時刻情報TTNPと値が“1”であるデ
ータとのうち、いずれか一方を選択する。具体的には、
セレクタ2134は、符号化装置1における要素符号化
器のメモリ数が“2”である場合には、レジスタ212
2から供給される終結時刻情報TTNPを選択する。セ
レクタ2134は、選択したデータをANDゲート21
4に供給する。

【0243】セレクタ2135は、メモリ数情報MNに
基づいて、レジスタ2123から供給される終結時刻情
報TTNPと値が“1”であるデータとのうち、いずれ
か一方を選択する。具体的には、セレクタ2135は、
符号化装置1における要素符号化器のメモリ数が“3”
である場合には、レジスタ2123から供給される終結
時刻情報TTNPを選択する。セレクタ2135は、選
択したデータをANDゲート214に供給する。

【0244】セレクタ2136は、メモリ数情報MNに
基づいて、レジスタ2124から供給される終結ステー
ト情報TTNSと値が“0”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ2136
は、符号化装置1における要素符号化器のメモリ数が
“1”である場合には、レジスタ2124から供給され
る終結ステート情報TTNSを選択する。セレクタ21
6は、選択したデータをセレクタ2138に供給する。

【0245】セレクタ2137は、メモリ数情報MNに
基づいて、レジスタ2125から供給される終結ステー
ト情報TTNSと値が“0”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ2137
は、符号化装置1における要素符号化器のメモリ数が
“2”である場合には、レジスタ2125から供給され
る終結ステート情報TTNSを選択する。セレクタ21
7は、選択したデータをセレクタ2138に供給する。

【0246】セレクタ2138は、メモリ数情報MNに
基づいて、レジスタ2126から供給される終結ステー
ト情報TTNSと値が“0”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ2138
は、符号化装置1における要素符号化器のメモリ数が
“3”である場合には、レジスタ2126から供給され
る終結ステート情報TTNSを選択する。セレクタ21
8は、選択したデータをセレクタ2138に供給する。

【0247】セレクタ2139は、入力ビット数情報I
Nに基づいて、外部から供給される終結ステート情報T
TNSと、セレクタ2136,2137,2138から供
給されるデータとのうち、いずれか一方を選択する。セ
レクタ2139は、選択したデータを終結ステート情報
TSMとして受信データ及び遅延用記憶回路155に供
給する。

【0248】ANDゲート214は、外部から供給され
る終結時刻情報TTNPと、セレクタ2133,21
4,2135から供給されるデータとの論理積をとる。
ANDゲート214は、得られた論理積を終結時刻情報
TPMとして受信データ及び遅延用記憶回路155に供
給する。

【0249】このような終結情報生成回路153は、メ
モリ数情報MNに基づいて、終結期間を把握し、この終
結期間に応じたデータの選択をセレクタ2133,21
4,2135,2136,2137,2138により行う
ことによって、任意の終結期間の終結情報を生成するこ
とができる。特に、終結情報生成回路153は、後述す
るように、符号化装置1における要素符号化器がボーゼ
ンクラフト型の畳み込み符号化器であった場合には、終
結情報として、入力ビット数分の情報を終結期間分だけ
生成することによって、終結ステートを明示する。ま
た、終結情報生成回路153は、後述するように、符号
化装置1における要素符号化器が例えばマッシィ型とい
ったボーゼンクラフト型の畳み込み符号化器以外のもの
であった場合には、終結情報として、終結ステートを示
す情報を1タイムスロットで生成することによって、終
結ステートを1タイムスロットで明示する。

【0250】受信値及び事前確率情報選択回路154
は、後述するように、任意の符号の復号を行うために設
けられるものである。受信値及び事前確率情報選択回路
154は、制御回路60から供給される受信値形式情報
CRTYと、符号情報生成回路151から供給される入
力ビット数情報INと、外部から供給される事前確率情
報消去情報TEAPと、内部消去情報生成回路152か
ら供給される内部消去位置情報IERSとに基づいて、
入力した復号受信値TSRと外部情報又はインターリー
ブデータTEXTとのうち、軟出力復号を行うために必
要な情報を選択する。また、受信値及び事前確率情報選
択回路154は、後述するように、内部消去情報生成回
路152から供給される内部消去位置情報IERSに基
づいて、符号出力が存在しない位置を尤度が“0”のシ
ンボルに置き換える。すなわち、受信値及び事前確率情
報選択回路154は、符号出力が存在しない位置に相当
するビットが“0”であるか“1”であるかの確率が
“1/2”であるものとするような情報を出力する。

【0251】具体的には、受信値及び事前確率情報選択
回路154は、例えば、復号受信値TSRが4系統の復
号受信値TSR0,TSR1,TSR2,TSR3から
なるとともに、外部情報又はインターリーブデータTE
XTが3系統の外部情報又はインターリーブデータTE
XT0,TEXT1,TEXT2からなるものとする
と、例えば図28に示すように、16個のセレクタ21
1,2152,2153,2154,2155,2156
2157,2158,2159,21510,215 11,2
1512,21513,21514,21515,21516とを
有するものとして実現することができる。

【0252】セレクタ2151は、受信値形式情報CR
TYに基づいて、復号受信値TSR0と、外部情報又は
インターリーブデータTEXT0とのうち、いずれか一
方を選択する。具体的には、セレクタ2151は、受信
値形式情報CRTYが外部情報を示すものであった場合
には、外部情報又はインターリーブデータTEXT0を
選択する。セレクタ2151は、選択したデータをセレ
クタ2158に供給する。

【0253】セレクタ2152は、受信値形式情報CR
TYに基づいて、復号受信値TSR1と、外部情報又は
インターリーブデータTEXT1とのうち、いずれか一
方を選択する。具体的には、セレクタ2152は、受信
値形式情報CRTYが外部情報を示すものであった場合
には、外部情報又はインターリーブデータTEXT1を
選択する。セレクタ2152は、選択したデータをセレ
クタ2159に供給する。

【0254】セレクタ2153は、受信値形式情報CR
TYに基づいて、復号受信値TSR2と、外部情報又は
インターリーブデータTEXT2とのうち、いずれか一
方を選択する。具体的には、セレクタ2153は、受信
値形式情報CRTYが外部情報を示すものであった場合
には、外部情報又はインターリーブデータTEXT2を
選択する。セレクタ2153は、選択したデータをセレ
クタ21510に供給する。

【0255】セレクタ2154は、受信値形式情報CR
TYに基づいて、外部情報又はインターリーブデータT
EXT0と、値が“0”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ215
4は、受信値形式情報CRTYが外部情報を示すもので
あった場合には、値が“0”である事前確率情報を選択
する。セレクタ2154は、選択したデータをセレクタ
21512に供給する。

【0256】セレクタ2155は、受信値形式情報CR
TYに基づいて、外部情報又はインターリーブデータT
EXT1と、値が“0”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ215
5は、受信値形式情報CRTYが外部情報を示すもので
あった場合には、値が“0”である事前確率情報を選択
する。セレクタ2155は、選択したデータをセレクタ
21513に供給する。

【0257】セレクタ2156は、受信値形式情報CR
TYに基づいて、外部情報又はインターリーブデータT
EXT2と、値が“0”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ215
6は、受信値形式情報CRTYが外部情報を示すもので
あった場合には、値が“0”である事前確率情報を選択
する。セレクタ2156は、選択したデータをセレクタ
21514に供給する。

【0258】セレクタ2157は、受信値形式情報CR
TYに基づいて、内部消去位置情報IERSのうち、例
えば、符号化装置1における要素符号化器から出力され
る出力ビットのうちの1シンボル目が存在しないことを
示す情報と、2シンボル目が存在しないことを示す情報
とのうち、いずれか一方を選択する。具体的には、セレ
クタ2157は、符号化装置1がTTCM又はSCTC
Mによる符号化を行うものでないことを受信値形式情報
CRTYが示すものであった場合には、2シンボル目が
存在しないことを示す情報を選択する。セレクタ215
7は、選択したデータを選択用の制御信号としてセレク
タ2159に供給する。なお、このセレクタ2157によ
る選択動作は、符号化装置1がTTCMやSCTCMに
よる符号化を行うものであった場合における消去動作に
起因するものである。すなわち、符号化装置1がTTC
MやSCTCMによる符号化を行うものであった場合に
おける消去動作は、同相成分及び直交成分のシンボルを
ともに消去するものとなるため、セレクタ2157は、
2シンボル目が存在しないことを示す情報を選択するこ
とになる。

【0259】セレクタ2158は、内部消去位置情報I
ERSに基づいて、セレクタ2151から供給されるデ
ータと、値が“0”である情報とのうち、いずれか一方
を選択する。具体的には、セレクタ2158は、内部消
去位置情報IERSが符号化装置1における要素符号化
器から出力される出力ビットのうちの1シンボル目が存
在しないことを示すものであった場合には、値が“0”
である情報を選択する。セレクタ2158により選択さ
れたデータは、セレクタ2159,21510,21
14,21515,21516から供給されるデータととも
に束ねられ、選択受信値及び事前確率情報RAPとして
受信データ及び遅延用記憶回路155に供給される。

【0260】セレクタ2159は、セレクタ2157から
供給されるデータに基づいて、セレクタ2152から供
給されるデータと、値が“0”である情報とのうち、い
ずれか一方を選択する。具体的には、セレクタ2159
は、セレクタ2157から供給されるデータが符号化装
置1における要素符号化器から出力される出力ビットの
うちの2シンボル目が存在しないことを示すものであっ
た場合には、値が“0”である情報を選択する。セレク
タ2159により選択されたデータは、セレクタ21
8,21510,21514,21515,21516から供
給されるデータとともに束ねられ、選択受信値及び事前
確率情報RAPとして受信データ及び遅延用記憶回路1
55に供給される。

【0261】セレクタ21510は、内部消去位置情報I
ERSに基づいて、セレクタ215 3から供給されるデ
ータと、値が“0”である情報とのうち、いずれか一方
を選択する。具体的には、セレクタ21510は、内部消
去位置情報IERSが符号化装置1における要素符号化
器から出力される出力ビットのうちの3シンボル目が存
在しないことを示すものであった場合には、値が“0”
である情報を選択する。セレクタ21510により選択さ
れたデータは、セレクタ2158,2159,21514
21515,21516から供給されるデータとともに束ね
られ、選択受信値及び事前確率情報RAPとして受信デ
ータ及び遅延用記憶回路155に供給される。

【0262】セレクタ21511は、内部消去位置情報I
ERSに基づいて、復号受信値TSR3と、値が“0”
である情報とのうち、いずれか一方を選択する。具体的
には、セレクタ21511は、内部消去位置情報IERS
が符号化装置1における要素符号化器から出力される出
力ビットのうちの4シンボル目が存在しないことを示す
ものであった場合には、値が“0”である情報を選択す
る。セレクタ21511は、選択したデータをセレクタ2
1515に供給する。

【0263】セレクタ21512は、事前確率情報消去情
報TEAPに基づいて、セレクタ2154から供給され
るデータと、値が“0”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ21512は、事
前確率情報消去情報TEAPがパンクチャされているこ
とを示すものであった場合には、値が“0”である情報
を選択する。セレクタ21512は、選択したデータをセ
レクタ21515,21516に供給する。

【0264】セレクタ21513は、事前確率情報消去情
報TEAPに基づいて、セレクタ2155から供給され
るデータと、値が“0”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ21513は、事
前確率情報消去情報TEAPがパンクチャされているこ
とを示すものであった場合には、値が“0”である情報
を選択する。セレクタ21513は、選択したデータをセ
レクタ21516に供給する。

【0265】セレクタ21514は、事前確率情報消去情
報TEAPに基づいて、セレクタ2156から供給され
るデータと、値が“0”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ21514は、事
前確率情報消去情報TEAPがパンクチャされているこ
とを示すものであった場合には、値が“0”である情報
を選択する。セレクタ21514により選択されたデータ
は、セレクタ2158,2159,21510,21515
21516から供給されるデータとともに束ねられ、選択
受信値及び事前確率情報RAPとして受信データ及び遅
延用記憶回路155に供給される。

【0266】セレクタ21515は、入力ビット数情報I
Nに基づいて、セレクタ21511から供給されるデータ
と、セレクタ21512から供給されるデータとのうち、
いずれか一方を選択する。具体的には、セレクタ215
15は、符号化装置1における要素符号化器の符号化率が
“1/n”で表され、且つ、入力ビット数が“1”であ
ることを入力ビット数情報INが示すものであった場合
には、セレクタ215 11から供給されるデータを選択す
る。セレクタ21515により選択されたデータは、セレ
クタ2158,2159,21510,21514,21516
から供給されるデータとともに束ねられ、選択受信値及
び事前確率情報RAPとして受信データ及び遅延用記憶
回路155に供給される。

【0267】セレクタ21516は、入力ビット数情報I
Nに基づいて、セレクタ21512から供給されるデータ
と、セレクタ21513から供給されるデータとのうち、
いずれか一方を選択する。具体的には、セレクタ215
16は、符号化装置1における要素符号化器の符号化率が
“1/n”で表され、且つ、入力ビット数が“1”であ
ることを入力ビット数情報INが示すものであった場合
には、セレクタ215 12から供給されるデータを選択す
る。セレクタ21516により選択されたデータは、セレ
クタ2158,2159,21510,21514,21515
から供給されるデータとともに束ねられ、選択受信値及
び事前確率情報RAPとして受信データ及び遅延用記憶
回路155に供給される。

【0268】このような受信値及び事前確率情報選択回
路154は、セレクタ2151,2152,2153,2
154,2155,2156により復号受信値TSRと外
部情報又はインターリーブデータTEXTとを選択する
ことによって、これらの復号受信値TSRと外部情報又
はインターリーブデータTEXTとを符号尤度として切
り替えることができ、軟出力復号を行うために入力され
るべき情報を適切に選択することができる。また、受信
値及び事前確率情報選択回路154は、セレクタ215
8,2159,21510,21511,21512,21
13,21514による選択動作を行うことによって、符
号出力が存在しない位置を尤度が“0”のシンボルに置
き換えることができる。

【0269】受信データ及び遅延用記憶回路155は、
図示しないが、例えば、複数バンクのRAMと、制御回
路と、選択回路とを有する。受信データ及び遅延用記憶
回路155は、終結情報生成回路153から供給される
終結時刻情報TPM及び終結ステート情報TSMと、受
信値及び事前確率情報選択回路154から供給される選
択受信値及び事前確率情報RAPとを記憶する。

【0270】そして、受信データ及び遅延用記憶回路1
55は、内部の制御回路による制御の下に、記憶した終
結時刻情報TPM及び終結ステート情報TSMのうち、
所定の情報を選択回路により選択し、Iα算出回路15
8にて用いる終結情報TAL、Iβ算出回路159にて
用いる終結情報TB0,TB1として出力する。終結情
報TALは、所定の遅延が施された後、終結情報TAL
DとしてIα算出回路158に供給される。また、終結
情報TB0,TB1は、それぞれ、所定の遅延が施され
た後、終結情報TB0D,TB1DとしてIβ算出回路
159に供給される。

【0271】また、受信データ及び遅延用記憶回路15
5は、内部の制御回路による制御の下に、記憶した選択
受信値及び事前確率情報RAPのうち、所定の情報を選
択回路により選択し、Iα算出回路158にて用いる受
信データDA、Iβ算出回路159にて用いる2系統の
受信データDB0,DB1として出力する。受信データ
DAは、Iγ算出回路156に供給されるとともに、所
定の遅延が施された後、遅延受信データDADとして受
信値又は事前確率情報分離回路162に供給される。ま
た、受信データDB0,DB1は、それぞれ、Iγ算出
回路156に供給される。

【0272】なお、要素復号器50は、連続データを処
理する方法として知られるいわゆるスライディングウィ
ンドウ処理を行うが、このスライディングウィンドウ処
理を行う際の受信データ及び遅延用記憶回路155及び
後述するIβ記憶回路160におけるメモリマネジメン
トの手法として、本願出願人が既に国際特許出願してい
る国際公開番号WO99/62183号公報に記載され
ているものを採用している。すなわち、要素復号器50
は、簡略的に説明すると、受信データ及び遅延用記憶回
路155から、所定の打ち切り長で区切られた受信デー
タを読み出し、Iβ記憶回路160によって、対数尤度
Iβを記憶することによって、最終的に対数軟出力Iλ
が本来の時系列順に求められるようなメモリマネジメン
トを行う。ただし、要素復号器50は、国際公開番号W
O99/62183号公報に記載されているように、対
数尤度Iγを算出してからメモリマネジメントを行うの
ではなく、受信データを受信データ及び遅延用記憶回路
155に記憶してから、適切なメモリマネジメントの下
に受信データを読み出し、対数尤度Iγを算出してい
る。

【0273】さらに、受信データ及び遅延用記憶回路1
55は、後述するように、遅延用のデータを記憶するこ
ともできる。すなわち、受信データ及び遅延用記憶回路
155は、受信値TRと、エッジ検出回路80から供給
されるエッジ信号TEILSとを記憶し、軟出力復号回
路90が要する処理時間と同時間だけ遅延させる。受信
データ及び遅延用記憶回路155は、受信値TRを遅延
させて得られた遅延受信値PDRを、遅延受信値SDR
としてセレクタ1203,1206に供給する。また、受
信データ及び遅延用記憶回路155は、エッジ信号TE
ILSを遅延させて得られた遅延エッジ信号PDIL
を、遅延エッジ信号SDILSとしてセレクタ1205
に供給する。

【0274】Iγ算出回路156は、受信データ及び遅
延用記憶回路155から供給される受信データDA,D
B0,DB1を用いて、対数尤度Iγを算出する。具体
的には、Iγ算出回路156は、“2.”の冒頭に記載
した表記に基づくと、受信値yt毎に、次式(48)に
示す演算を行い、各時刻tにおける対数尤度Iγを算出
する。なお、次式(48)に示すsgnは、正負を識別
する符号を示す定数、すなわち、“+1”又は“−1”
のいずれかである。この定数sgnは、要素復号器50
が対数尤度として負値のみを扱う系として構成される場
合には、“+1”をとり、要素復号器50が対数尤度と
して正値のみを扱う系として構成される場合には、“−
1”をとる。すなわち、Iγ算出回路156は、受信値
t毎に、符号の出力パターンと受信値により決定され
る確率γを対数表記した対数尤度Iγ又は確率γを対数
表記して正負識別符号を反転した対数尤度Iγを算出す
る。

【0275】

【数48】

【0276】なお、以下では、必要に応じて、要素復号
器50が対数尤度として負値又は正値のみを扱う系とし
て構成される場合における議論を行うものの、特に断り
がない場合は、定数sgnが“−1”である場合、すな
わち、要素復号器50が対数尤度として正値のみを扱う
系として構成され、確率が高いものほど小さい値で表す
ものとして説明する。

【0277】このとき、Iγ算出回路156は、制御回
路60から供給される受信値形式情報CRTY、事前確
率情報形式情報CAPP、及び、符号化装置1がTTC
MやSCTCMによる符号化を行うものであった場合に
は信号点配置情報CSIGと、符号情報生成回路151
から供給される入力ビット数情報IN及び型情報WMと
に基づいて、対数尤度Iγを算出する。Iγ算出回路1
56は、算出した対数尤度IγをIγ分配回路157に
供給する。すなわち、Iγ算出回路156は、Iα算出
回路158にて用いる対数尤度Iγを対数尤度GAとし
てIγ分配回路157に供給するとともに、Iβ算出回
路159にて用いる対数尤度Iγを対数尤度GB0,G
B1としてIγ分配回路157に供給する。

【0278】このようなIγ算出回路156は、例えば
図29に示すように、2系統の対数尤度Iβ0,Iβ1
のうち、対数尤度Iβ0を算出するために用いる対数尤
度Iγを算出するIβ0用Iγ算出回路2201と、対
数尤度Iβ1を算出するために用いる対数尤度Iγを算
出するIβ1用Iγ算出回路2202と、対数尤度Iα
を算出するために用いる対数尤度Iγを算出するIα用
Iγ算出回路2203とを有するものとして実現するこ
とができる。ここで、これらのIβ0用Iγ算出回路2
201、Iβ1用Iγ算出回路2202及びIα用Iγ算
出回路2203は、入力されるデータが異なるのみで同
一の構成で実現できることから、ここでは、Iβ0用I
γ算出回路2201のみの説明を行い、Iβ1用Iγ算
出回路2202及びIα用Iγ算出回路2203の説明は
図示とともに省略する。

【0279】Iβ0用Iγ算出回路2201は、情報・
符号Iγ算出回路221と、Iγ正規化回路222とを
有する。

【0280】情報・符号Iγ算出回路221は、後述す
るように、受信値及び事前確率情報からなる受信データ
DB0を入力すると、受信値形式情報CRTY、事前確
率情報形式情報CAPP、信号点配置情報CSIG及び
入力ビット数情報INに基づいて、あり得る全ての入出
力パターン分の対数尤度Iγ又は少なくとも一部の入出
力パターン分の対数尤度Iγを算出する。

【0281】このとき、情報・符号Iγ算出回路221
は、符号化装置1がTTCMやSCTCMによる符号化
を行うものでない場合には、入力した受信データDB0
から、事前確率情報といわゆる通信路値との和を対数尤
度Iγとして算出する。

【0282】また、情報・符号Iγ算出回路221は、
符号化装置1がTTCMやSCTCMによる符号化を行
うものであった場合には、入力した受信データDB0の
内積を算出することによって、対数尤度Iγを算出す
る。これは、I/Q平面上でのユークリッド距離が対数
尤度Iγとなるが、PSK変調方式の場合には、符号化
装置からの出力の送信振幅が一定値をとることから、ユ
ークリッド距離を求めることは、内積を求めることと等
価となるからである。

【0283】情報・符号Iγ算出回路221は、算出し
た対数尤度Iγを、Iγ正規化回路222に供給する。

【0284】Iγ正規化回路222は、後述するよう
に、情報・符号Iγ算出回路221による演算結果の分
布の偏りを是正するための正規化を行う。具体的には、
Iγ正規化回路222は、情報・符号Iγ算出回路22
1により算出された複数の対数尤度Iγのうち、確率が
最大値を有するものに対応する対数尤度を、とり得る確
率の最大値に対応する対数尤度に合わせるように、各対
数尤度に対して所定の演算を施す。すなわち、Iγ正規
化回路222は、要素復号器50が対数尤度を負値とし
て扱う場合には、情報・符号Iγ算出回路221により
算出された複数の対数尤度Iγのうち、最大値を有する
ものを、要素復号器50が表現可能な最大値に合わせる
ように、複数の対数尤度Iγのそれぞれに対して所定の
値を加算するような正規化を行う。また、Iγ正規化回
路222は、要素復号器50が対数尤度を正値として扱
う場合には、情報・符号Iγ算出回路221により算出
された複数の対数尤度Iγのうち、最小値を有するもの
を、要素復号器50が表現可能な最小値に合わせるよう
に、複数の対数尤度Iγのそれぞれから所定の値を減算
するような正規化を行う。Iγ正規化回路222は、正
規化後の対数尤度Iγを、必要なダイナミックレンジに
応じてクリッピングを行い、対数尤度GB0としてIγ
分配回路157に供給する。

【0285】このようなIβ0用Iγ算出回路2201
は、対数尤度Iβ0を算出するために用いる対数尤度I
γを算出し、対数尤度GB0としてIγ分配回路157
に供給する。

【0286】また、Iβ1用Iγ算出回路2202は、
Iβ0用Iγ算出回路2201に入力される受信データ
DB0の代わりに、受信データDB1を入力し、Iβ0
用Iγ算出回路2201と同様の処理を行う。Iβ1用
Iγ算出回路2202は、対数尤度Iβ1を算出するた
めに用いる対数尤度Iγを算出し、対数尤度GB1とし
てIγ分配回路157に供給する。

【0287】同様に、Iα用Iγ算出回路2203は、
Iβ0用Iγ算出回路2201に入力される受信データ
DB0の代わりに、受信データDAを入力し、Iβ0用
Iγ算出回路2201と同様の処理を行う。Iα用Iγ
算出回路2203は、対数尤度Iαを算出するために用
いる対数尤度Iγを算出し、対数尤度GAとしてIγ分
配回路157に供給する。

【0288】このようなIγ算出回路156は、受信デ
ータDA,DB0,DB1を用いて、対数尤度Iγとし
て算出した対数尤度GA,GB0,GB1を生成し、こ
れらの対数尤度GA,GB0,GB1をIγ分配回路1
57に供給する。

【0289】Iγ分配回路157は、後述するように、
Iγ算出回路156から供給される対数尤度GA,GB
0,GB1を、それぞれ、符号構成に応じて分配する。
すなわち、Iγ分配回路157は、符号構成に応じたト
レリス上の枝に対応するように、対数尤度GA,GB
0,GB1を分配する。このとき、Iγ分配回路157
は、制御回路60から供給される生成行列情報CGと、
符号情報生成回路151から供給される入力ビット数情
報IN、型情報WM、メモリ数情報MN及び枝入出力情
報BIOとに基づいて、対数尤度GA,GB0,GB1
を分配する。

【0290】また、Iγ分配回路157は、後述するよ
うに、トレリス上にパラレルパスが存在する符号を復号
する際には、これらのパラレルパスを束ねる機能を兼ね
備える。

【0291】Iγ分配回路157は、分配して得られた
対数尤度IγをIα算出回路158及びIβ算出回路1
59に供給する。すなわち、Iγ分配回路157は、I
α算出回路158にて用いる対数尤度Iγを対数尤度D
GAとしてIα算出回路158に供給するとともに、I
β算出回路159にて用いる対数尤度Iγを対数尤度D
GB0,DGB1としてIβ算出回路159に供給す
る。また、Iγ分配回路157は、後述するように、パ
ラレルパスを束ねない状態で得られる対数尤度Iγを対
数尤度DGABとしてIα算出回路158に供給する。

【0292】具体的には、Iγ分配回路157は、例え
ば図30に示すように、符号構成に応じたトレリス上の
枝の入出力情報を算出する枝入出力情報算出回路223
と、2系統の対数尤度Iβ0,Iβ1のうち、対数尤度
Iβ0を算出するために用いる対数尤度Iγを分配する
Iβ0用Iγ分配回路2241と、対数尤度Iβ1を算
出するために用いる対数尤度Iγを分配するIβ1用I
γ分配回路2242と、対数尤度Iαを算出するために
用いる対数尤度Iγを分配するIα用Iγ分配回路22
3と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Iβ0を算出するために用いる当該パラ
レルパスを処理するIβ0用パラレルパス処理回路22
1と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Iβ1を算出するために用いる当該パラ
レルパスを処理するIβ1用パラレルパス処理回路22
2と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Iαを算出するために用いる当該パラレ
ルパスを処理するIα用パラレルパス処理回路2253
とを有するものとして実現することができる。

【0293】枝入出力情報算出回路223は、生成行列
情報CGと、入力ビット数情報INと、型情報WMと、
メモリ数情報MNと、枝入出力情報BIOとに基づい
て、符号構成を識別し、当該符号構成に対応するトレリ
ス上の枝の時間軸とは逆順に沿った枝入出力情報を算出
する。枝入出力情報算出回路223は、算出した枝入出
力情報BIをIβ0用Iγ分配回路2241及びIβ1
用Iγ分配回路2242に供給する。

【0294】Iβ0用Iγ分配回路2241は、対数尤
度GB0を入力すると、枝入出力情報BIに基づいて、
符号構成に応じた分配を行う。Iβ0用Iγ分配回路2
24 1は、分配して得られた対数尤度PGB0をIβ0
用パラレルパス処理回路2251に供給する。

【0295】Iβ1用Iγ分配回路2242は、対数尤
度GB1を入力すると、枝入出力情報BIに基づいて、
符号構成に応じた分配を行う。Iβ1用Iγ分配回路2
24 2は、分配して得られた対数尤度PGB1をIβ1
用パラレルパス処理回路2252に供給する。

【0296】Iα用Iγ分配回路2243は、対数尤度
GAを入力すると、枝入出力情報BIOに基づいて、符
号構成に応じた分配を行う。Iα用Iγ分配回路224
3は、分配して得られた対数尤度PGAをIα用パラレ
ルパス処理回路2253に供給する。また、Iα用Iγ
分配回路2243は、分配して得られた対数尤度PGA
を、対数尤度DGABとしてIα算出回路158に供給
する。

【0297】Iβ0用パラレルパス処理回路225
1は、後述するように、対数尤度PGB0を入力する
と、この対数尤度PGB0がパラレルパスに対応するも
のであった場合には、対数尤度PGB0を束ね、対数尤
度DGB0、すなわち、対数尤度Iβ0を算出するため
に用いる対数尤度Iγとして出力する。また、Iβ0用
パラレルパス処理回路2251は、入力した対数尤度P
GB0がパラレルパスに対応するものでなかった場合に
は、この対数尤度PGB0を対数尤度DGB0としてそ
のまま出力する。このとき、Iβ0用パラレルパス処理
回路2251は、入力ビット数情報INに基づいて、出
力すべき対数尤度DGB0を選択する。

【0298】具体的には、Iβ0用パラレルパス処理回
路2251は、図31に示すように、復号の対象とする
符号のステート数のうちの最大値の数のパラレルパス用
log−sum演算回路226nと、2対1の選択を行
うセレクタ227とを有する。ここでは、Iβ0用パラ
レルパス処理回路2251は、トレリス上にパラレルパ
スが存在する符号のうち、最大で32本の枝を有するト
レリスで表され且つ最大で4ステートを有する符号、よ
り具体的には、4ステートに対して各ステートに8本の
パスが到達するようなパラレルパスがトレリス上に存在
する符号の復号を行うものとし、32本の枝を16個の
対数尤度Iγに変換するための16個のパラレルパス用
log−sum演算回路2261,2262,2263
・・・,22616を有するものとする。

【0299】パラレルパス用log−sum演算回路2
261は、図32に示すように、2つの差分器2291
2292と、3つのセレクタ230,231,233
と、これらのセレクタ230,231,233による選
択動作を制御するための制御信号を生成する選択用制御
信号生成回路232と、いわゆるlog−sum補正に
おける補正項の値をテーブルとして記憶するROM(Re
ad Only Memory)等から構成されるルックアップテーブ
ル234と、加算器235とを有する。これらの各部の
うち、差分器2291,2292、セレクタ230,23
1及び選択用制御信号生成回路232は、比較及び絶対
値算出回路228を構成する。

【0300】比較及び絶対値算出回路228は、入力し
た2つのデータの大小を比較し、これらの2つのデータ
の差分値の絶対値を算出する。

【0301】差分器2291は、32通りの対数尤度I
γの集合である対数尤度PGB0のうち、2つの対数尤
度Iγである対数尤度PG00と対数尤度PG01との
差分をとる。厳密には、差分器2291は、対数尤度P
G00,PG01が、それぞれ、例えば9ビットからな
るものとすると、対数尤度PG00の下位6ビットのデ
ータの最上位ビットに“1”を付したものと、対数尤度
PG01の下位6ビットのデータの最上位ビットに
“0”を付したものとの差分をとる。差分器229
1は、算出した差分値DA1をセレクタ230及び選択
用制御信号生成回路232に供給する。

【0302】差分器2292は、対数尤度PG01と対
数尤度PG00との差分をとる。厳密には、差分器22
2は、対数尤度PG00,PG01が、それぞれ、例
えば9ビットからなるものとすると、対数尤度PG01
の下位6ビットのデータの最上位ビットに“1”を付し
たものと、対数尤度PG00の下位6ビットのデータの
最上位ビットに“0”を付したものとの差分をとる。差
分器2292は、算出した差分値DA0をセレクタ23
0及び選択用制御信号生成回路232に供給する。

【0303】セレクタ230は、選択用制御信号生成回
路232から供給される制御信号SL1に基づいて、差
分器2291から供給される差分値DA1と、差分器2
292から供給される差分値DA0とのうち、値が大き
いものを選択する。セレクタ230は、選択して得られ
たデータCAをセレクタ231に供給する。

【0304】セレクタ231は、選択用制御信号生成回
路232から供給される制御信号SL2に基づいて、セ
レクタ230から供給されるデータCAと、所定の値M
を有するデータとのうち、いずれか一方を選択する。具
体的には、データCAとして供給される差分値に対する
補正項の値は、所定の値に漸近する性質を有しているこ
とから、セレクタ231は、データCAの値が所定の値
Mを超過している場合には、所定の値Mを有するデータ
を選択する。セレクタ231は、選択して得られたデー
タDMをルックアップテーブル234に供給する。

【0305】選択用制御信号生成回路232は、対数尤
度PG00,PG01と、差分値DA1,DA0とに基
づいて、セレクタ230,233による選択動作を制御
するための制御信号SL1を生成するとともに、セレク
タ231による選択動作を制御するための制御信号SL
2を生成する。この際、選択用制御信号生成回路232
は、対数尤度PG00,PG01に基づいて、メトリッ
クの上位ビットと下位ビットとを分割して、選択用の判
定文を示す制御信号SL1,SL2を生成するが、これ
については後述する。

【0306】このような比較及び絶対値算出回路228
は、対数尤度PG00,PG01の差分値の絶対値を算
出する。この際、比較及び絶対値算出回路228におい
ては、後述するように、差分器2291に供給されるデ
ータは、対数尤度PG00,PG01が、それぞれ、例
えば9ビットからなるものとすると、対数尤度PG00
の下位6ビットのデータの最上位ビットに“1”を付し
たものと、対数尤度PG01の下位6ビットのデータの
最上位ビットに“0”を付したものとである。同様に、
比較及び絶対値算出回路228においては、差分器22
2に供給されるデータは、対数尤度PG00の下位6
ビットのデータの最上位ビットに“0”を付したもの
と、対数尤度PG01の下位6ビットのデータの最上位
ビットに“1”を付したものとである。すなわち、差分
器2291,2292には、対数尤度PG00,PG01
のうちの下位ビットの最上位ビットに“1”又は“0”
が付されたデータが供給されるが、これは、対数尤度P
G00,PG01の大小比較を高速に行うためであり、
また、選択用制御信号生成回路232によって、メトリ
ックの上位ビットと下位ビットとを分割して、選択用の
判定文を作成することに関係がある。これについては後
述するものとする。

【0307】セレクタ233は、選択用制御信号生成回
路232から供給される制御信号SL1に基づいて、対
数尤度PB00,PG01のうち、値が小さいものを選
択する。セレクタ233は、選択して得られたデータS
PGを加算器235に供給する。

【0308】ルックアップテーブル234は、log−
sum補正における補正項の値をテーブルとして記憶す
る。ルックアップテーブル234は、セレクタ231か
ら供給されるデータDMの値に対応する補正項の値をテ
ーブルから読み出し、データRDMとして加算器235
に供給する。

【0309】加算器235は、セレクタ233から供給
されるデータSPGと、ルックアップテーブル234か
ら供給されるデータRDMとを加算し、対数尤度Iγを
算出する。加算器235は、算出した対数尤度Iγを対
数尤度PPG00としてセレクタ227に供給する。

【0310】このようなパラレルパス用log−sum
演算回路2261は、パラレルパスに対応する2つの対
数尤度PG00,PG01を束ね、対数尤度PPG00
としてセレクタ227に供給する。

【0311】パラレルパス用log−sum演算回路2
262は、パラレルパス用log−sum演算回路22
1と同様の構成からなり、パラレルパスに対応する2
つの対数尤度PG02,PG03を束ね、対数尤度PP
G01としてセレクタ227に供給する。

【0312】また、パラレルパス用log−sum演算
回路2263は、パラレルパス用log−sum演算回
路2261と同様の構成からなり、パラレルパスに対応
する2つの対数尤度PG04,PG05を束ね、対数尤
度PPG02としてセレクタ227に供給する。

【0313】さらに、パラレルパス用log−sum演
算回路22616は、パラレルパス用log−sum演算
回路2261と同様の構成からなり、パラレルパスに対
応する2つの対数尤度PG030,PG031を束ね、
対数尤度PPG15としてセレクタ227に供給する。

【0314】このように、複数のパラレルパス用log
−sum演算回路226nは、それぞれ、パラレルパス
に対応する2つの対数尤度を束ねる。各パラレルパス用
log−sum演算回路226nにより束ねられて得ら
れた対数尤度PPG00,PPG01,PPG02,・
・・,PPG15は、対数尤度PPGとしてセレクタ2
27に供給される。

【0315】Iβ0用パラレルパス処理回路2251
おいて、セレクタ227は、入力ビット数情報INに基
づいて、Iβ0用Iγ分配回路2241から供給される
対数尤度PGB0のうち、下位のメトリックに相当する
ものと、各パラレルパス用log−sum演算回路22
nから供給される対数尤度PPGとのうち、いずれか
一方を選択する。具体的には、セレクタ227は、符号
化装置1における要素符号化器がトレリス上にパラレル
パスが存在する符号化を行うものであった場合には、対
数尤度PPGを選択する。すなわち、ここでは、セレク
タ227による選択動作を制御するための制御信号とし
て、入力ビット数情報INを用いているが、実際には、
トレリス上にパラレルパスが存在する符号であるか否か
を示す制御信号がセレクタ227に入力される。

【0316】このようなIβ0用パラレルパス処理回路
2251は、対数尤度PGB0を入力すると、この対数
尤度PGB0がパラレルパスに対応するものであった場
合には、セレクタ227によって、束ねられた対数尤度
PPGを選択し、この対数尤度PPGと、対数尤度PG
B0のうち、上位のメトリックに相当するものとを併
せ、対数尤度DGB0としてIβ算出回路159に供給
する。また、Iβ0用パラレルパス処理回路225
1は、対数尤度PGB0がパラレルパスに対応するもの
でなかった場合には、この対数尤度PGB0を対数尤度
DGB0としてそのまま出力する。

【0317】Iβ1用パラレルパス処理回路225
2は、Iβ0用パラレルパス処理回路2251と同様の構
成からなるため、詳細な説明は省略するが、対数尤度P
GB1を入力すると、この対数尤度PGB1がパラレル
パスに対応するものであった場合には、対数尤度PGB
1を束ね、対数尤度DGB1、すなわち、対数尤度Iβ
1を算出するために用いる対数尤度IγとしてIβ算出
回路159に供給する。また、Iβ1用パラレルパス処
理回路2252は、入力した対数尤度PGB1がパラレ
ルパスに対応するものでなかった場合には、この対数尤
度PGB1を対数尤度DGB1としてそのままIβ算出
回路159に供給する。

【0318】また、Iα用パラレルパス処理回路225
3も、Iβ0用パラレルパス処理回路2251と同様の構
成からなるため、詳細な説明は省略するが、対数尤度P
GAを入力すると、この対数尤度PGAがパラレルパス
に対応するものであった場合には、対数尤度PGAを束
ね、対数尤度DGA、すなわち、対数尤度Iαを算出す
るために用いる対数尤度IγとしてIα算出回路158
に供給する。また、Iα用パラレルパス処理回路225
3は、入力した対数尤度PGAがパラレルパスに対応す
るものでなかった場合には、この対数尤度PGAを対数
尤度DGAとしてそのままIα算出回路158に供給す
る。

【0319】このようなIγ分配回路157は、対数尤
度GA,GB0,GB1を、それぞれ、符号構成に応じ
て分配し、さらに、トレリス上にパラレルパスが存在す
る符号を復号する際には、これらのパラレルパスを束
ね、得られた対数尤度DGA,DGABをIα算出回路
158に供給するとともに、得られた対数尤度DGB
0,DGB1をIβ算出回路159に供給する。

【0320】Iα算出回路158は、Iγ分配回路15
7から供給される対数尤度DGA,DGABを用いて、
対数尤度Iαを算出する。具体的には、Iα算出回路1
58は、“2.”の冒頭に記載した表記に基づくと、対
数尤度Iγを用いて、次式(49)に示す演算を行い、
各時刻tにおける対数尤度Iαを算出する。なお、次式
(49)における演算子“#”は、いわゆるlog−s
um演算を示すものであり、入力“0”でステートm’
からステートmへと遷移するときにおける対数尤度と、
入力“1”でステートm’’からステートmへと遷移す
るときにおける対数尤度とのlog−sum演算を示す
ものである。より具体的には、Iα算出回路158は、
定数sgnが“+1”の場合には、次式(50)に示す
演算を行うことによって、一方、定数sgnが“−1”
の場合には、次式(51)に示す演算を行うことによっ
て、各時刻tにおける対数尤度Iαを算出する。すなわ
ち、Iα算出回路158は、対数尤度Iγに基づいて、
受信値yt毎に、符号化開始ステートから時系列順に各
ステートに至る確率αを対数表記した対数尤度Iα又は
確率αを対数表記して正負識別符号を反転した対数尤度
Iαを算出する。

【0321】

【数49】

【0322】

【数50】

【0323】

【数51】

【0324】このとき、Iα算出回路158は、制御回
路60から供給される生成行列情報CGと、符号情報生
成回路151から供給される入力ビット数情報IN、型
情報WM及びメモリ数情報MNと、受信データ及び遅延
用記憶回路155から供給される終結情報TALDとに
基づいて、対数尤度Iαを算出する。Iα算出回路15
8は、算出した対数尤度Iαと対数尤度Iγとの和を軟
出力算出回路161に供給する。すなわち、Iα算出回
路158は、後述するように、算出した対数尤度Iαを
そのまま出力するのではなく、対数軟出力Iλの算出に
用いる対数尤度Iαと対数尤度Iγとの和を、データA
Gとして出力する。

【0325】具体的には、Iα算出回路158は、例え
ば図33に示すように、制御信号を生成する制御信号生
成回路240と、トレリス上の各ステートから次時刻に
おけるステートへと2本のパスが到達するような符号に
対して、加算比較選択(addcompare select)処理及び
log−sum補正により補正項を追加する処理を行う
加算比較選択回路241と、トレリス上の各ステートか
ら次時刻におけるステートへと4本、又は、符号によっ
ては8本のパスが到達するような符号に対して、加算比
較選択処理及びlog−sum補正により補正項を追加
する処理を行う加算比較選択回路242と、対数尤度I
αと対数尤度Iγとの和を算出するIα+Iγ算出回路
243と、3対1の選択を行うセレクタ244とを有す
るものとして実現することができる。

【0326】制御信号生成回路240は、生成行列情報
CG、入力ビット数情報IN、型情報WM及びメモリ数
情報MNを用いて、トレリス上の各ステートから次時刻
におけるステートへと4本のパスが到達するような符号
における遷移元のステートを算出し、制御信号PSTと
して加算比較選択回路242に供給する。

【0327】加算比較選択回路241は、トレリス上の
各ステートから次時刻におけるステートへと2本のパス
が到達するような符号に対して、加算比較選択処理及び
log−sum補正により補正項を追加する処理を行う
ことによって、log−sum演算を行う。

【0328】具体的には、加算比較選択回路241は、
図34に示すように、トレリス上の各ステートから次時
刻におけるステートへと2本のパスが到達するような符
号のうち、復号の対象とする符号のステート数のうちの
最大値の数のlog−sum演算回路245nを有す
る。ここでは、加算比較選択回路241は、最大で16
ステートを有する符号の復号を行うものとし、16個の
log−sum演算回路2451,2452,2453
・・・,24516を有するものとする。

【0329】これらのlog−sum演算回路24
1,2452,2453,・・・,24516には、それ
ぞれ、トレリス上の遷移に基づいて、トレリス上の出力
パターンに対応する枝の対数尤度Iγと、各ステートに
おける1時刻前の対数尤度Iαが供給される。すなわ
ち、log−sum演算回路2451,2452,245
3,・・・,24516には、それぞれ、対数尤度DGA
のうち、トレリス上の出力パターンに対応する枝の対数
尤度Iγに相当するものと、算出した1時刻前の対数尤
度ALのうち、各ステートにおける対数尤度Iαに相当
するものとが供給される。そして、log−sum演算
回路2451,2452,2453,・・・,245
16は、それぞれ、次時刻の各ステートにおける対数尤度
Iαを対数尤度ALとして求める。各log−sum演
算回路2451,2452,2453,・・・,24516
に対する対数尤度ALの分配は、符号構成に応じて異な
り、ここではメモリ数情報MNに基づいて、図示しない
セレクタ等により決定される。この対数尤度ALの分配
については、さらに後述する。

【0330】具体的には、log−sum演算回路24
1は、3つの加算器2461,2462,249と、l
og−sum補正における補正項の値を算出する補正項
算出回路247と、セレクタ248と、Iα正規化回路
250とを有する。

【0331】加算器2461は、対数尤度DGAのうち
の対数尤度DGA00を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0として入力し、これらの対数尤度D
GA00,A0を加算する。加算器2461は、加算し
て得られた対数尤度Iαと対数尤度Iγとの和を示すデ
ータAM0を補正項算出回路247及びセレクタ248
に供給する。

【0332】加算器2462は、対数尤度DGAのうち
の対数尤度DGA01を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A1として入力し、これらの対数尤度D
GA01,A1を加算する。加算器2462は、加算し
て得られたIα+Iγを示すデータAM1を補正項算出
回路247及びセレクタ248に供給する。

【0333】補正項算出回路247は、加算器2461
から供給されるデータAM0と、加算器2462から供
給されるデータAM1とを入力し、補正項の値を示すデ
ータDMを算出する。この補正項算出回路247は、図
35に示すように、2つの差分器2511,2512と、
log−sum補正における補正項の値をテーブルとし
て記憶する2つのルックアップテーブル2521,25
2と、3つのセレクタ248,254,255による
選択動作を制御するための制御信号を生成する選択用制
御信号生成回路253と、2つのセレクタ254,25
5とを有する。

【0334】差分器2511は、加算器2461から供給
されるデータAM0と、加算器2462から供給される
データAM1との差分をとる。厳密には、差分器251
1は、データAM0,AM1が、それぞれ、例えば12
ビットからなるものとすると、データAM0の下位6ビ
ットのデータの最上位ビットに“1”を付したものと、
データAM1の下位6ビットのデータの最上位ビットに
“0”を付したものとの差分をとる。差分器251
1は、算出した差分値DA1をルックアップテーブル2
521及び選択用制御信号生成回路253に供給する。

【0335】差分器2512は、データAM1と、デー
タAM0との差分をとる。厳密には、差分器251
2は、データAM0,AM1が、それぞれ、例えば12
ビットからなるものとすると、データAM1の下位6ビ
ットのデータの最上位ビットに“1”を付したものと、
データAM0の下位6ビットのデータの最上位ビットに
“0”を付したものとの差分をとる。差分器251
2は、算出した差分値DA0をルックアップテーブル2
522及び選択用制御信号生成回路253に供給する。

【0336】ルックアップテーブル2521,252
2は、それぞれ、log−sum補正における補正項の
値をテーブルとして記憶する。ルックアップテーブル2
521は、差分器2511から供給される差分値DA1の
値に対応する補正項の値をテーブルから読み出し、デー
タRDA1としてセレクタ254に供給する。また、ル
ックアップテーブル2522は、差分器2512から供給
される差分値DA0の値に対応する補正項の値をテーブ
ルから読み出し、データRDA0としてセレクタ254
に供給する。

【0337】選択用制御信号生成回路253は、データ
AM0,AM1と、差分値DA1,DA0とに基づい
て、セレクタ248,254による選択動作を制御する
ための制御信号SELを生成するとともに、セレクタ2
55による選択動作を制御するための制御信号SLを生
成する。この際、選択用制御信号生成回路253は、上
述した選択用制御信号生成回路232と同様に、データ
AM0,AM1に基づいて、メトリックの上位ビットと
下位ビットとを分割して、選択用の判定文を示す制御信
号SEL,SLを生成するが、これについては後述す
る。

【0338】セレクタ254は、選択用制御信号生成回
路253から供給される制御信号SELに基づいて、ル
ックアップテーブル2521から供給されるデータRD
A1と、ルックアップテーブル2522から供給される
データRDA0とのうち、いずれか一方を選択する。具
体的には、セレクタ254は、データAM0の値がデー
タAM1の値よりも大きい場合には、ルックアップテー
ブル2521からのデータRDA1を選択する。すなわ
ち、セレクタ254は、データAM0とデータAM1と
の差分値の絶対値に対応する補正項の値を選択する。セ
レクタ254は、選択して得られたデータCAをセレク
タ255に供給する。

【0339】セレクタ255は、選択用制御信号生成回
路253から供給される制御信号SLに基づいて、セレ
クタ254から供給されるデータCAと、所定の値Mを
有するデータとのうち、いずれか一方を選択する。具体
的には、データCAとして供給される差分値に対する補
正項の値は、所定の値に漸近する性質を有していること
から、セレクタ255は、データCAの値が所定の値M
を超過している場合には、所定の値Mを有するデータを
選択する。セレクタ255は、選択して得られたデータ
DMを加算器249に供給する。

【0340】このような補正項算出回路247は、lo
g−sum補正における補正項の値を算出する。この
際、補正項算出回路247は、後述するように、入力し
た2つのデータの差分値の絶対値を算出してから補正項
の値を求めるのではなく、複数の補正項の値を算出し、
その中から適切なものを選択する。また、補正項算出回
路247においては、差分器2511に供給されるデー
タは、加算器2461から供給されるデータAM0及び
加算器2462から供給されるデータAM1が、それぞ
れ、例えば12ビットからなるものとすると、データA
M0の下位6ビットのデータの最上位ビットに“1”を
付したものと、データAM1の下位6ビットのデータの
最上位ビットに“0”を付したものとである。同様に、
補正項算出回路247においては、差分器2512に供
給されるデータは、データAM0の下位6ビットのデー
タの最上位ビットに“0”を付したものと、データAM
1の下位6ビットのデータの最上位ビットに“1”を付
したものとである。すなわち、差分器2511,2522
には、加算器2461,2462から供給されるデータの
うちの下位ビットの最上位ビットに“1”又は“0”が
付されたデータが供給されるが、これは、データAM
0,AM1の大小比較を高速に行うためであり、また、
選択用制御信号生成回路253によって、メトリックの
上位ビットと下位ビットとを分割して、選択用の判定文
を作成することに関係がある。これについては後述する
ものとする。

【0341】セレクタ248は、選択用制御信号生成回
路253から供給される制御信号SELに基づいて、デ
ータAM0,AM1のうち、値が小さいものを選択す
る。セレクタ248は、選択して得られたデータSAM
を加算器249に供給する。

【0342】加算器249は、セレクタ248から供給
されるデータSAMと、補正項算出回路247から供給
されるデータDMとを加算し、対数尤度Iαを算出す
る。加算器247は、算出した対数尤度Iαを対数尤度
CMとしてIα正規化回路250に供給する。

【0343】Iα正規化回路250は、加算器249か
ら供給される対数尤度CMの分布の偏りを是正するため
の正規化を行う。この正規化処理については各種方法が
考えられるが、これについては後述する。また、Iα正
規化回路250は、終結情報TALDを用いて、終結処
理も行う。Iα正規化回路250は、正規化後の対数尤
度Iαを、必要なダイナミックレンジに応じてクリッピ
ングを行い、対数尤度AL00として、所定のlog−
sum演算回路2451,2452,2453,・・・,
24516に供給する。このとき、対数尤度AL00は、
図示しないレジスタにより1時刻分の遅延がなされた
後、所定のlog−sum演算回路245 1,2452
2453,・・・,24516に供給される。

【0344】このようなlog−sum演算回路245
1は、対数尤度AL00を求めて出力するとともに、デ
ータAM0,AM1を束ねてデータAG00として出力
する。すなわち、log−sum演算回路2451は、
求めた対数尤度AL00を、次時刻における対数尤度I
αの算出に用いるために、所定のlog−sum演算回
路2451,2452,2453,・・・,24516に供
給するとともに、対数尤度Iαの算出過程において求め
た対数尤度Iαと対数尤度Iγとの和Iα+Iγを示す
データAG00を出力する。

【0345】log−sum演算回路2452は、lo
g−sum演算回路2451と同様の構成からなるた
め、詳細な説明は省略するが、対数尤度DGAのうちの
対数尤度DGA02,DGA03と、1時刻前に算出さ
れた対数尤度ALのうち、符号に応じて該当するものを
対数尤度A0,A1として入力し、これらの対数尤度D
GA02,DGA03,A0,A1を用いて、対数尤度
Iαを算出し、対数尤度AL01として、所定のlog
−sum演算回路2451,2452,2453,・・
・,24516に供給するとともに、対数尤度Iαと対数
尤度Iγとの和Iα+Iγを示すデータAG01を出力
する。

【0346】また、log−sum演算回路245
3も、log−sum演算回路2451と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAの
うちの対数尤度DGA04,DGA05と、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0,A1として入力し、これらの対数
尤度DGA04,DGA05,A0,A1を用いて、対
数尤度Iαを算出し、対数尤度AL02として、所定の
log−sum演算回路2451,2452,245 3
・・・,24516に供給するとともに、対数尤度Iαと
対数尤度Iγとの和Iα+Iγを示すデータAG02を
出力する。

【0347】さらに、log−sum演算回路24516
も、log−sum演算回路245 1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAの
うちの対数尤度DGA30,DGA31と、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0,A1として入力し、これらの対数
尤度DGA30,DGA31,A0,A1を用いて、対
数尤度Iαを算出し、対数尤度AL15として、所定の
log−sum演算回路2451,2452,2453
・・・,24516に供給するとともに、対数尤度Iαと
対数尤度Iγとの和Iα+Iγを示すデータAG15を
出力する。

【0348】このような加算比較選択回路241は、ト
レリス上の各ステートから次時刻におけるステートへと
2本のパスが到達するような符号における対数尤度Iα
を算出する。加算比較選択回路241は、後述するよう
に、算出した対数尤度Iαを出力するのではなく、対数
尤度Iαと対数尤度Iγとの和Iα+Iγを出力する。
すなわち、加算比較選択回路241は、log−sum
演算回路2451,2452,2453,・・・,245
16のそれぞれにより求められたデータAG00,AG0
1,AG02,・・・,AG15を束ね、データAGT
としてセレクタ244に供給する。

【0349】加算比較選択回路242は、トレリス上の
各ステートから次時刻におけるステートへと4本、又
は、符号によっては8本のパスが到達するような符号に
対して、加算比較選択処理及びlog−sum補正によ
り補正項を追加する処理を行うことによって、log−
sum演算を行う。

【0350】具体的には、加算比較選択回路242は、
図36に示すように、トレリス上の各ステートから次時
刻におけるステートへと4本、又は、符号によっては8
本のパスが到達するような符号のうち、復号の対象とす
る符号のステート数のうちの最大値の数のlog−su
m演算回路256nを有する。ここでは、加算比較選択
回路242は、最大で8ステートを有する符号の復号を
行うものとし、8個のlog−sum演算回路25
1,・・・,2568を有するものとする。

【0351】これらのlog−sum演算回路25
1,・・・,2568には、それぞれ、上述した加算比
較選択回路241におけるlog−sum演算回路24
1,2452,2453,・・・,24516と同様に、
トレリス上の遷移に基づいて、トレリス上の出力パター
ンに対応する枝の対数尤度Iγと、各ステートにおける
1時刻前の対数尤度Iαが供給される。すなわち、lo
g−sum演算回路256 1,・・・,2568には、そ
れぞれ、対数尤度DGAのうち、トレリス上の出力パタ
ーンに対応する枝の対数尤度Iγに相当するものと、算
出した1時刻前の対数尤度ALのうち、各ステートにお
ける対数尤度Iαに相当するものとが供給される。そし
て、log−sum演算回路2561,・・・,2568
は、それぞれ、次時刻の各ステートにおける対数尤度I
αを対数尤度ALとして求める。各log−sum演算
回路2561,・・・,2568に対する対数尤度ALの
分配は、符号構成に応じて異なり、ここでは制御信号P
STに基づいて、図示しないセレクタ等により決定され
る。この対数尤度ALの分配については、さらに後述す
る。

【0352】具体的には、log−sum演算回路25
1は、5つの加算器2571,2572,2573,25
4,271と、log−sum補正における補正項の
値を算出する6個の補正項算出回路2581,2582
2583,2584,2585,2586と、11個のセレ
クタ259,260,261,262,263,26
4,265,266,267,268,269と、セレ
クタ269による選択動作を制御するための制御信号を
生成する選択用制御信号生成回路270と、Iα正規化
回路272とを有する。

【0353】加算器2571は、対数尤度DGAのうち
の対数尤度DGA00を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0として入力し、これらの対数尤度D
GA00,A0を加算する。加算器2571は、加算し
て得られた対数尤度Iαと対数尤度Iγとの和を示すデ
ータAM0を補正項算出回路2581,2583,258
5及びセレクタ259に供給する。

【0354】加算器2572は、対数尤度DGAのうち
の対数尤度DGA01を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A1として入力し、これらの対数尤度D
GA01,A1を加算する。加算器2572は、加算し
て得られたIα+Iγを示すデータAM1を補正項算出
回路2581,2584,2586及びセレクタ259に
供給する。

【0355】加算器2573は、対数尤度DGAのうち
の対数尤度DGA02を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A2として入力し、これらの対数尤度D
GA02,A2を加算する。加算器2573は、加算し
て得られたIα+Iγを示すデータAM2を補正項算出
回路2582,2583,2584及びセレクタ260に
供給する。

【0356】加算器2574は、対数尤度DGAのうち
の対数尤度DGA03を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A3として入力し、これらの対数尤度D
GA03,A3を加算する。加算器2574は、加算し
て得られたIα+Iγを示すデータAM3を補正項算出
回路2582,2585,2586及びセレクタ260に
供給する。

【0357】補正項算出回路2581は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2571から供
給されるデータAM0と、加算器2572から供給され
るデータAM1とを入力し、補正項の値を示すデータD
M0を算出する。この際、補正項算出回路2581は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2581にお
いては、加算器2571,2572から供給されるデータ
AM0,AM1のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM1の大小比較を高速に行う。補正項算
出回路2581は、算出したデータDM0をセレクタ2
68に供給する。また、補正項算出回路2581は、セ
レクタ259,261,262,263,264による
選択動作を制御するための制御信号SEL0を生成す
る。

【0358】補正項算出回路2582は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2573から供
給されるデータAM2と、加算器2574から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M1を算出する。この際、補正項算出回路2582は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2582にお
いては、加算器2573,2574から供給されるデータ
AM2,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM2,AM3の大小比較を高速に行う。補正項算
出回路2582は、算出したデータDM1をセレクタ2
68に供給する。また、補正項算出回路2582は、セ
レクタ260,265,266による選択動作を制御す
るための制御信号SEL1を生成する。

【0359】補正項算出回路2583は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2571から供
給されるデータAM0と、加算器2573から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M2を算出する。この際、補正項算出回路2583は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2583にお
いては、加算器2571,2573から供給されるデータ
AM0,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM2の大小比較を高速に行う。補正項算
出回路2583は、算出したデータDM2をセレクタ2
63に供給する。また、補正項算出回路2583は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL2を生
成し、この制御信号SEL2をセレクタ261及び選択
用制御信号生成回路270に供給する。

【0360】補正項算出回路2584は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2572から供
給されるデータAM1と、加算器2573から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M3を算出する。この際、補正項算出回路2584は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2584にお
いては、加算器2572,2573から供給されるデータ
AM1,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM2の大小比較を高速に行う。補正項算
出回路2584は、算出したデータDM3をセレクタ2
63に供給する。また、補正項算出回路2584は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL3を生
成し、この制御信号SEL3をセレクタ261及び選択
用制御信号生成回路270に供給する。

【0361】補正項算出回路2585は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2571から供
給されるデータAM0と、加算器2574から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M4を算出する。この際、補正項算出回路2585は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2585にお
いては、加算器2571,2574から供給されるデータ
AM0,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM3の大小比較を高速に行う。補正項算
出回路2585は、算出したデータDM4をセレクタ2
64に供給する。また、補正項算出回路2585は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL4を生
成し、この制御信号SEL4をセレクタ262及び選択
用制御信号生成回路270に供給する。

【0362】補正項算出回路2586は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2572から供
給されるデータAM1と、加算器2574から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M5を算出する。この際、補正項算出回路2586は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2586にお
いては、加算器2572,2574から供給されるデータ
AM1,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM3の大小比較を高速に行う。補正項算
出回路2586は、算出したデータDM5をセレクタ2
64に供給する。また、補正項算出回路2586は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL5を生
成し、この制御信号SEL5をセレクタ262及び選択
用制御信号生成回路270に供給する。

【0363】セレクタ259は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、データ
AM0,AM1のうち、値が小さいものを選択する。セ
レクタ259は、選択して得られたデータSAM0をセ
レクタ267に供給する。

【0364】セレクタ260は、補正項算出回路258
2から供給される制御信号SEL1に基づいて、データ
AM2,AM3のうち、値が小さいものを選択する。セ
レクタ260は、選択して得られたデータSAM1をセ
レクタ267に供給する。

【0365】セレクタ261は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、制御信
号SEL2,SEL3のうち、いずれか一方を選択す
る。具体的には、セレクタ261は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL3を選択する。セレクタ261は、選択して得られ
た制御信号SEL6をセレクタ265に供給する。

【0366】セレクタ262は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、制御信
号SEL4,SEL5のうち、いずれか一方を選択す
る。具体的には、セレクタ262は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL5を選択する。セレクタ262は、選択して得られ
た制御信号SEL7をセレクタ265に供給する。

【0367】セレクタ263は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、データ
DM2,DM3のうち、いずれか一方を選択する。具体
的には、セレクタ263は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM3を選択
する。セレクタ263は、選択して得られたデータDS
0をセレクタ266に供給する。

【0368】セレクタ264は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、データ
DM4,DM5のうち、いずれか一方を選択する。具体
的には、セレクタ264は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM5を選択
する。セレクタ264は、選択して得られたデータDS
1をセレクタ266に供給する。

【0369】セレクタ265は、補正項算出回路258
2から供給される制御信号SEL1に基づいて、制御信
号SEL6,SEL7のうち、いずれか一方を選択す
る。具体的には、セレクタ265は、データAM3より
もデータAM2の方が値が大きい場合には、制御信号S
EL7を選択する。セレクタ265は、選択して得られ
た制御信号SEL8をセレクタ267,268における
選択用の制御信号として供給する。

【0370】セレクタ266は、補正項算出回路258
2から供給される制御信号SEL1に基づいて、データ
DS0,DS1のうち、いずれか一方を選択する。具体
的には、セレクタ266は、データAM3よりもデータ
AM2の方が値が大きい場合には、データDS1を選択
する。セレクタ266は、選択して得られたデータDS
2をセレクタ269に供給する。

【0371】セレクタ267は、制御信号SEL8に基
づいて、データSAM0,SAM1のうち、いずれか一
方を選択する。具体的には、セレクタ267は、制御信
号SEL8が制御信号SEL7であった場合には、デー
タSAM1を選択する。セレクタ267は、選択して得
られたデータSAM2を加算器271に供給する。

【0372】セレクタ268は、制御信号SEL8に基
づいて、データDM0,DM1のうち、いずれか一方を
選択する。具体的には、セレクタ268は、制御信号S
EL8が制御信号SEL7であった場合には、データD
M1を選択する。セレクタ268は、選択して得られた
データDS3をセレクタ269に供給する。

【0373】セレクタ269は、選択用制御信号生成回
路270から供給される制御信号SEL9に基づいて、
データDS2,DS3のうち、いずれか一方を選択す
る。セレクタ269は、選択して得られたデータRDM
を加算器271に供給する。

【0374】選択用制御信号生成回路270は、制御信
号SEL2,SEL3,SEL4,SEL5に基づい
て、セレクタ269による選択動作を制御するための制
御信号SEL9を生成する。具体的には、選択用制御信
号生成回路270は、制御信号SEL2,SEL3,S
EL4,SEL5の論理積と、制御信号SEL2,SE
L3,SEL4,SEL5の論理積の否定との論理和を
とることによって、制御信号SEL9を生成する。

【0375】加算器271は、セレクタ267から供給
されるデータSAM2と、セレクタ269から供給され
るデータRDMとを加算し、対数尤度Iαを算出する。
加算器271は、算出した対数尤度Iαを対数尤度CM
としてIα正規化回路272に供給する。

【0376】Iα正規化回路272は、上述したIα正
規化回路250と同様に、加算器271から供給される
対数尤度CMの分布の偏りを是正するための正規化を行
う。また、Iα正規化回路272は、終結情報TALD
を用いて、終結処理も行う。Iα正規化回路272は、
正規化後の対数尤度Iαを、必要なダイナミックレンジ
に応じてクリッピングを行い、対数尤度AL00とし
て、所定のlog−sum演算回路2561,・・・,
2568に供給する。このとき、対数尤度AL00は、
図示しないレジスタにより1時刻分の遅延がなされた
後、所定のlog−sum演算回路2561,・・・,
2568に供給される。

【0377】このようなlog−sum演算回路256
1は、対数尤度AL00を求めて出力するとともに、デ
ータAM0,AM1,AM2,AM3を束ねてデータA
G00として出力する。すなわち、log−sum演算
回路2561は、求めた対数尤度AL00を、次時刻に
おける対数尤度Iαの算出に用いるために、所定のlo
g−sum演算回路2561,・・・,2568に供給す
るとともに、対数尤度Iαの算出過程において求めた対
数尤度Iαと対数尤度Iγとの和Iα+Iγを示すデー
タAG00を出力する。

【0378】この際、log−sum演算回路2561
は、各ステートに到達した4本のパス、又は、符号によ
っては8本のパスを束ねて得られる4組のパスに対応す
る尤度を示すデータAM0,AM1,AM2,AM3の
中から選択した2つのパスに対応するデータの組み合わ
せの全てについて尤度の大小を比較することによって、
これらのデータAM0,AM1,AM2,AM3のう
ち、尤度の高い少なくとも2つ以上のパスに対応するデ
ータを求め、これらのパスに対応するデータの中から、
最も尤度の高いパスである最尤パスに対応するデータを
選択する。より具体的には、log−sum演算回路2
561は、データAM0,AM1,AM2,AM3につ
いて、いわば勝ち抜き戦に喩えられる動作を行うことに
よって、データAM0の値、データAM1の値、データ
AM2の値及びデータAM3の値の大小を比較し、最尤
パスに対応するデータを選択する。

【0379】また、log−sum演算回路256
8は、log−sum演算回路2561と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAの
うちの対数尤度DGA28,DGA29,DGA30,
DGA31と、1時刻前に算出された対数尤度ALのう
ち、符号に応じて該当するものを対数尤度A0,A1,
A2,A3として入力し、これらの対数尤度DGA2
8,DGA29,DGA30,DGA31,A0,A
1,A2,A3を用いて、対数尤度Iαを算出し、対数
尤度AL07として、所定のlog−sum演算回路2
561,・・・,2568に供給するとともに、対数尤度
Iαと対数尤度Iγとの和Iα+Iγを示すデータAG
07を出力する。

【0380】このような加算比較選択回路242は、ト
レリス上の各ステートから次時刻におけるステートへと
4本、又は、符号によっては8本のパスが到達するよう
な符号における対数尤度Iαを算出する。加算比較選択
回路242は、上述した加算比較選択回路241と同様
に、算出した対数尤度Iαを出力するのではなく、対数
尤度Iαと対数尤度Iγとの和Iα+Iγを出力する。
すなわち、加算比較選択回路242は、log−sum
演算回路2561,・・・,2568のそれぞれにより求
められたデータAG00,・・・,AG07を束ね、デ
ータAGFとしてセレクタ244に供給する。また、加
算比較選択回路242は、log−sum演算回路25
1,・・・,2568のそれぞれにより求められた対数
尤度AL00,・・・,AL07を束ね、対数尤度AL
としてIα+Iγ算出回路243に供給する。なお、加
算比較選択回路242は、本来は、トレリス上の各ステ
ートから次時刻におけるステートへと4本のパスが到達
するような符号における対数尤度Iαを求めるために設
けられるものであるが、上述したように、符号によって
は8本のパスが到達するような符号における対数尤度I
αを求めることができる。これについては、“5−5−
3”及び“5−5−5”に詳述する。

【0381】Iα+Iγ算出回路243は、後述するよ
うに、例えば先に図17に示した畳み込み符号化器によ
る符号のように、トレリス上にパラレルパスが存在する
符号を復号するために設けられるものであり、対数尤度
Iαと対数尤度Iγとの和を算出する。具体的には、I
α+Iγ算出回路243は、図37に示すように、3つ
のセレクタ273,274,275と、ここでは4つの
Iα+Iγ算出セル回路2761,2762,2763
2764とを有する。

【0382】セレクタ273は、メモリ数情報MNに基
づいて、加算比較選択回路242から供給される対数尤
度ALのうち、符号に応じて該当する所定の対数尤度A
L00,AL01のうち、いずれか一方を選択する。セ
レクタ273は、選択して得られた対数尤度AL01S
をIα+Iγ算出セル回路2761,2762,27
3,2764に供給する。

【0383】セレクタ274は、メモリ数情報MNに基
づいて、加算比較選択回路242から供給される対数尤
度ALのうち、符号に応じて該当する所定の対数尤度A
L01,AL02のうち、いずれか一方を選択する。セ
レクタ274は、選択して得られた対数尤度AL02S
をIα+Iγ算出セル回路2761,2762,27
3,2764に供給する。

【0384】セレクタ275は、メモリ数情報MNに基
づいて、加算比較選択回路242から供給される対数尤
度ALのうち、符号に応じて該当する所定の対数尤度A
L01,AL03のうち、いずれか一方を選択する。セ
レクタ275は、選択して得られた対数尤度AL03S
をIα+Iγ算出セル回路2761,2762,27
3,2764に供給する。

【0385】Iα+Iγ算出セル回路2761は、8個
の加算器2771,2772,2773,2774,277
5,2776,2777,2778を有する。

【0386】加算器2771は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB00と、加算比較選択回
路242から供給される対数尤度ALのうち、符号に応
じて該当する所定の対数尤度AL00とを加算する。加
算器2771は、加算して得られたデータをデータAM
0として出力する。

【0387】加算器2772は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB01と、加算比較選択回
路242から供給される対数尤度ALのうち、符号に応
じて該当する所定の対数尤度AL00とを加算する。加
算器2772は、加算して得られたデータをデータAM
1として出力する。

【0388】加算器2773は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB02と、セレクタ273
から供給される対数尤度AL01Sとを加算する。加算
器2773は、加算して得られたデータをデータAM2
として出力する。

【0389】加算器2774は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB03と、セレクタ273
から供給される対数尤度AL01Sとを加算する。加算
器2774は、加算して得られたデータをデータAM3
として出力する。

【0390】加算器2775は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB04と、セレクタ274
から供給される対数尤度AL02Sとを加算する。加算
器2775は、加算して得られたデータをデータAM4
として出力する。

【0391】加算器2776は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB05と、セレクタ274
から供給される対数尤度AL02Sとを加算する。加算
器2776は、加算して得られたデータをデータAM5
として出力する。

【0392】加算器2777は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB06と、セレクタ275
から供給される対数尤度AL03Sとを加算する。加算
器2777は、加算して得られたデータをデータAM6
として出力する。

【0393】加算器2778は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB07と、セレクタ275
から供給される対数尤度AL03Sとを加算する。加算
器2778は、加算して得られたデータをデータAM7
として出力する。

【0394】このようなIα+Iγ算出セル回路276
1は、Iγ分配回路157によりパラレルパスを束ねな
い状態で得られる対数尤度Iγを示す対数尤度DGAB
と、加算比較選択回路242により算出される対数尤度
ALとを加算することによって、パラレルパスを束ねた
場合に対数軟出力Iλを求める際に用いる対数尤度Iα
と対数尤度Iγとの和を算出する。Iα+Iγ算出セル
回路2761は、算出したデータAM0,AM1,AM
2,AM3,AM4,AM5,AM6,AM7をデータ
AG00として出力する。

【0395】また、Iα+Iγ算出セル回路276
2は、Iα+Iγ算出セル回路2761と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAB
のうち、符号に応じて該当する所定の対数尤度DGAB
08,DGAB09,DGAB10,DGAB11,D
GAB12,DGAB13,DGAB14,DGAB1
5と、対数尤度ALのうち、符号に応じて該当する所定
の対数尤度AL00と、対数尤度AL01S,AL02
S,AL03Sとを用いて、パラレルパスを束ねた場合
に対数軟出力Iλを求める際に用いる対数尤度Iαと対
数尤度Iγとの和を算出する。Iα+Iγ算出セル回路
2762は、算出したデータをデータAG01として出
力する。

【0396】さらに、Iα+Iγ算出セル回路2763
は、Iα+Iγ算出セル回路2761と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAB
のうち、符号に応じて該当する所定の対数尤度DGAB
16,DGAB17,DGAB18,DGAB19,D
GAB20,DGAB21,DGAB22,DGAB2
3と、対数尤度ALのうち、符号に応じて該当する所定
の対数尤度AL00と、対数尤度AL01S,AL02
S,AL03Sとを用いて、パラレルパスを束ねた場合
に対数軟出力Iλを求める際に用いる対数尤度Iαと対
数尤度Iγとの和を算出する。Iα+Iγ算出セル回路
2763は、算出したデータをデータAG02として出
力する。

【0397】さらにまた、Iα+Iγ算出セル回路27
4は、Iα+Iγ算出セル回路2761と同様の構成か
らなるため、詳細な説明は省略するが、対数尤度DGA
Bのうち、符号に応じて該当する所定の対数尤度DGA
B24,DGAB25,DGAB26,DGAB27,
DGAB28,DGAB29,DGAB30,DGAB
31と、対数尤度ALのうち、符号に応じて該当する所
定の対数尤度AL00と、対数尤度AL01S,AL0
2S,AL03Sとを用いて、パラレルパスを束ねた場
合に対数軟出力Iλを求める際に用いる対数尤度Iαと
対数尤度Iγとの和を算出する。Iα+Iγ算出セル回
路2764は、算出したデータをデータAG03として
出力する。

【0398】このようなIα+Iγ算出回路243は、
対数尤度Iαと対数尤度Iγとの和を算出し、算出した
データAG00,AG01,AG02,AG03を束
ね、データAGEとしてセレクタ244に供給する。

【0399】セレクタ244は、入力ビット数情報IN
に基づいて、加算比較選択回路241から供給される対
数尤度Iαと対数尤度Iγとの和を示すデータAGT
と、加算比較選択回路242から供給される対数尤度I
αと対数尤度Iγとの和を示すデータAGFと、Iα+
Iγ算出回路243から供給される対数尤度Iαと対数
尤度Iγとの和を示すデータAGEとのうち、いずれか
一のデータを選択する。具体的には、セレクタ244
は、符号化装置1における要素符号化器による符号が、
トレリス上にパラレルパスが存在せず且つ各ステートか
ら次時刻におけるステートへと2本のパスが到達するよ
うな符号であった場合には、データAGTを選択し、符
号化装置1における要素符号化器による符号が、トレリ
ス上にパラレルパスが存在せず且つ各ステートから次時
刻におけるステートへと4本のパスが到達するような符
号であった場合には、データAGFを選択し、符号化装
置1における要素符号化器による符号が、最大で32本
の枝を有するトレリスで表され且つ最大で4ステートを
有する符号、より具体的には、4ステートに対して各ス
テートに8本のパスが到達するようなパラレルパスがト
レリス上に存在する符号であった場合には、データAG
Eを選択する。すなわち、ここでは、セレクタ244に
よる選択動作を制御するための制御信号として、入力ビ
ット数情報INを用いているが、実際には、符号構成の
示す制御信号がセレクタ244に入力される。

【0400】このようなIα算出回路158は、対数尤
度Iαを算出し、この算出した対数尤度Iαをそのまま
出力するのではなく、対数軟出力Iλの算出に用いる対
数尤度Iαと対数尤度Iγとの和を、データAGとして
出力する。このデータAGは、所定の遅延が施された
後、データAGDとして軟出力算出回路161に供給さ
れる。

【0401】Iβ算出回路159は、Iγ分配回路15
7から供給される対数尤度DGB0,DGB1を用い
て、対数尤度Iβを算出する。具体的には、Iβ算出回
路159は、“2.”の冒頭に記載した表記に基づく
と、対数尤度Iγを用いて、次式(52)に示す演算を
行い、各時刻tにおける2系統の対数尤度Iβを並列的
に算出する。なお、次式(52)における演算子“#”
は、上述したように、log−sum演算を示すもので
あり、入力“0”でステートm’からステートmへと遷
移するときにおける対数尤度と、入力“1”でステート
m’’からステートmへと遷移するときにおける対数尤
度とのlog−sum演算を示すものである。より具体
的には、Iβ算出回路159は、定数sgnが“+1”
の場合には、次式(53)に示す演算を行うことによっ
て、一方、定数sgnが“−1”の場合には、次式(5
4)に示す演算を行うことによって、各時刻tにおける
対数尤度Iβを算出する。すなわち、Iβ算出回路15
9は、対数尤度Iγに基づいて、受信値yt毎に、打ち
切りステートから時系列の逆順に各ステートに至る確率
βを対数表記した対数尤度Iβ又は確率βを対数表記し
て正負識別符号を反転した対数尤度Iβを算出する。

【0402】

【数52】

【0403】

【数53】

【0404】

【数54】

【0405】このとき、Iβ算出回路159は、制御回
路60から供給される生成行列情報CGと、符号情報生
成回路151から供給される入力ビット数情報IN、型
情報WM及びメモリ数情報MNと、受信データ及び遅延
用記憶回路155から供給される終結情報TB0D,T
B1Dとに基づいて、対数尤度Iβを算出する。Iβ算
出回路159は、算出した2系統の対数尤度Iβを、対
数尤度B0,B1としてIβ記憶回路160に供給す
る。

【0406】具体的には、Iβ算出回路159は、例え
ば図38に示すように、制御信号を生成する制御信号生
成回路280と、2系統の対数尤度Iβのうちの一方の
対数尤度Iβ0を算出するためのIβ0用加算比較選択
回路281と、対数尤度Iβ1を算出するためのIβ1
用加算比較選択回路282とを有するものとして実現す
ることができる。

【0407】制御信号生成回路280は、生成行列情報
CG、入力ビット数情報IN、型情報WM及びメモリ数
情報MNを用いて、トレリス上の各ステートから次時刻
におけるステートへと4本のパスが到達するような符号
における遷移先のステートを算出し、制御信号NSTと
してIβ0用加算比較選択回路281及びIβ1用加算
比較選択回路282に供給する。

【0408】Iβ0用加算比較選択回路281は、対数
尤度Iβ0を算出するために設けられるものである。I
β0用加算比較選択回路281は、トレリス上の各ステ
ートから次時刻におけるステートへと2本のパスが到達
するような符号に対して、加算比較選択処理及びlog
−sum補正により補正項を追加する処理を行う加算比
較選択回路283と、トレリス上の各ステートから次時
刻におけるステートへと4本、又は、符号によっては8
本のパスが到達するような符号に対して、加算比較選択
処理及びlog−sum補正により補正項を追加する処
理を行う加算比較選択回路284と、2対1の選択を行
うセレクタ285とを有する。

【0409】加算比較選択回路283は、トレリス上の
各ステートから次時刻におけるステートへと2本のパス
が到達するような符号に対して、加算比較選択処理及び
log−sum補正により補正項を追加する処理を行う
ことによって、log−sum演算を行う。

【0410】具体的には、加算比較選択回路283は、
図39に示すように、上述した加算比較選択回路241
と同様に、トレリス上の各ステートから次時刻における
ステートへと2本のパスが到達するような符号のうち、
復号の対象とする符号のステート数のうちの最大値の数
のlog−sum演算回路286nを有する。ここで
は、加算比較選択回路283は、最大で16ステートを
有する符号の復号を行うものとし、16個のlog−s
um演算回路2861,2862,2863,・・・,2
8616を有するものとする。

【0411】これらのlog−sum演算回路28
1,2862,2863,・・・,28616には、それ
ぞれ、トレリス上の遷移に基づいて、トレリス上の出力
パターンに対応する枝の対数尤度Iγと、各ステートに
おける1時刻前の対数尤度Iβ0が供給される。すなわ
ち、log−sum演算回路2861,2862,286
3,・・・,28616には、それぞれ、対数尤度DGB
0のうち、トレリス上の出力パターンに対応する枝の対
数尤度Iγに相当するものと、算出した1時刻前の対数
尤度BTTのうち、各ステートにおける対数尤度Iβ0
に相当するものとが供給される。そして、log−su
m演算回路2861,2862,2863,・・・,28
16は、それぞれ、次時刻の各ステートにおける対数尤
度Iβを対数尤度BTTとして求める。各log−su
m演算回路2861,2862,286 3,・・・,28
16に対する対数尤度BTTの分配は、符号構成に応じ
て異なり、ここではメモリ数情報MNに基づいて、図示
しないセレクタ等により決定される。この対数尤度BT
Tの分配については、さらに後述する。

【0412】具体的には、log−sum演算回路28
1は、3つの加算器2871,2872,290と、l
og−sum補正における補正項の値を算出する補正項
算出回路288と、セレクタ289と、Iβ0正規化回
路291とを有する。

【0413】加算器2871は、対数尤度DGB0のう
ちの対数尤度DGB00を入力するとともに、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B0として入力し、これらの対数尤
度DGB00,B0を加算する。加算器2871は、加
算して得られた対数尤度Iβと対数尤度Iγとの和を示
すデータAM0を補正項算出回路288及びセレクタ2
89に供給する。

【0414】加算器2872は、対数尤度DGB0のう
ちの対数尤度DGB01を入力するとともに、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B1として入力し、これらの対数尤
度DGB01,B1を加算する。加算器2872は、加
算して得られたIβ0+Iγを示すデータAM1を補正
項算出回路288及びセレクタ289に供給する。

【0415】補正項算出回路288は、先に図35に示
した補正項算出回路247と同様の構成からなるため、
ここでは詳細を省略するが、加算器2871から供給さ
れるデータAM0と、加算器2872から供給されるデ
ータAM1とを入力し、補正項の値を示すデータDMを
算出する。この際、補正項算出回路288は、補正項算
出回路247と同様に、入力した2つのデータの差分値
の絶対値を算出してから補正項の値を求めるのではな
く、複数の補正項の値を算出し、その中から適切なもの
を選択する。また、補正項算出回路288においては、
加算器2871,2872から供給されるデータAM0,
AM1のうちの下位ビットの最上位ビットに“1”又は
“0”が付されたデータ間の差分をとり、データAM
0,AM1の大小比較を高速に行う。補正項算出回路2
88は、算出したデータDMを加算器290に供給す
る。また、補正項算出回路288は、セレクタ289に
よる選択動作を制御するための制御信号SELを生成す
る。

【0416】セレクタ289は、補正項算出回路288
から供給される制御信号SELに基づいて、データAM
0,AM1のうち、値が小さいものを選択する。セレク
タ289は、選択して得られたデータSAMを加算器2
90に供給する。

【0417】加算器290は、セレクタ289から供給
されるデータSAMと、補正項算出回路288から供給
されるデータDMとを加算し、対数尤度Iβ0を算出す
る。加算器290は、算出した対数尤度Iβ0を対数尤
度CMとしてIβ0正規化回路291に供給する。

【0418】Iβ0正規化回路291は、上述したIα
正規化回路250と同様に、加算器290から供給され
る対数尤度CMの分布の偏りを是正するための正規化を
行う。また、Iβ0正規化回路291は、終結情報TB
0Dを用いて、終結処理も行う。Iβ0正規化回路29
1は、正規化後の対数尤度Iβ0を、必要なダイナミッ
クレンジに応じてクリッピングを行い、対数尤度BT0
0として、所定のlog−sum演算回路2861,2
862,2863,・・・,28616に供給する。このと
き、対数尤度BT00は、図示しないレジスタにより1
時刻分の遅延がなされた後、所定のlog−sum演算
回路2861,2862,2863,・・・,28616
供給される。

【0419】このようなlog−sum演算回路286
1は、対数尤度BT00を求めて出力する。すなわち、
log−sum演算回路2861は、求めた対数尤度B
T00を、次時刻における対数尤度Iβ0の算出に用い
るために、所定のlog−sum演算回路2861,2
862,2863,・・・,28616に供給するととも
に、外部に出力する。

【0420】log−sum演算回路2862は、lo
g−sum演算回路2861と同様の構成からなるた
め、詳細な説明は省略するが、対数尤度DGB0のうち
の対数尤度DGB02,DGB03と、1時刻前に算出
された対数尤度BTTのうち、符号に応じて該当するも
のを対数尤度B0,B1として入力し、これらの対数尤
度DGB02,DGB03,B0,B1を用いて、対数
尤度Iβ0を算出し、対数尤度BT01として、所定の
log−sum演算回路2861,2862,286 3
・・・,28616に供給するとともに、外部に出力す
る。

【0421】また、log−sum演算回路286
3も、log−sum演算回路2861と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGB0
のうちの対数尤度DGB04,DGB05と、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B0,B1として入力し、これらの
対数尤度DGB04,DGB05,B0,B1を用い
て、対数尤度Iβ0を算出し、対数尤度BT02とし
て、所定のlog−sum演算回路2861,2862
2863,・・・,28616に供給するとともに、外部
に出力する。

【0422】さらに、log−sum演算回路28616
も、log−sum演算回路286 1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGB0
のうちの対数尤度DGB30,DGB31と、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B0,B1として入力し、これらの
対数尤度DGB30,DGB31,B0,B1を用い
て、対数尤度Iβ0を算出し、対数尤度BT15とし
て、所定のlog−sum演算回路2861,2862
2863,・・・,28616に供給するとともに、外部
に出力する。

【0423】このような加算比較選択回路283は、ト
レリス上の各ステートから次時刻におけるステートへと
2本のパスが到達するような符号における対数尤度Iβ
0を算出する。加算比較選択回路283は、log−s
um演算回路2861,2862,2863,・・・,2
8616のそれぞれにより求められたデータBT00,B
T01,BT02,・・・,BT15を束ね、対数尤度
BTTとしてセレクタ285に供給する。

【0424】加算比較選択回路284は、トレリス上の
各ステートから次時刻におけるステートへと4本、又
は、符号によっては8本のパスが到達するような符号に
対して、加算比較選択処理及びlog−sum補正によ
り補正項を追加する処理を行うことによって、log−
sum演算を行う。

【0425】具体的には、加算比較選択回路284は、
図40に示すように、上述した加算比較選択回路242
と同様に、トレリス上の各ステートから次時刻における
ステートへと4本、又は、符号によっては8本のパスが
到達するような符号のうち、復号の対象とする符号のス
テート数のうちの最大値の数のlog−sum演算回路
292nを有する。ここでは、加算比較選択回路284
は、最大で8ステートを有する符号の復号を行うものと
し、8個のlog−sum演算回路2921,・・・,
2928を有するものとする。

【0426】これらのlog−sum演算回路29
1,・・・,2928には、それぞれ、上述した加算比
較選択回路283におけるlog−sum演算回路28
1,2862,2863,・・・,28616と同様に、
トレリス上の遷移に基づいて、トレリス上の出力パター
ンに対応する枝の対数尤度Iγと、各ステートにおける
1時刻前の対数尤度Iβ0が供給される。すなわち、l
og−sum演算回路2921,・・・,2928には、
それぞれ、対数尤度DGB0のうち、トレリス上の出力
パターンに対応する枝の対数尤度Iγに相当するもの
と、算出した1時刻前の対数尤度BTFのうち、各ステ
ートにおける対数尤度Iβ0に相当するものとが供給さ
れる。そして、log−sum演算回路2921,・・
・,2928は、それぞれ、次時刻の各ステートにおけ
る対数尤度Iβ0を対数尤度BTFとして求める。各l
og−sum演算回路2921,・・・,2928に対す
る対数尤度BTFの分配は、符号構成に応じて異なり、
ここでは制御信号NSTに基づいて、図示しないセレク
タ等により決定される。この対数尤度BTFの分配につ
いては、さらに後述する。

【0427】具体的には、log−sum演算回路29
1は、5つの加算器2931,2932,2933,29
4,307と、log−sum補正における補正項の
値を算出する6個の補正項算出回路2941,2942
2943,2944,2945,2946と、11個のセレ
クタ295,296,297,298,299,30
0,301,302,303,304,305と、セレ
クタ305による選択動作を制御するための制御信号を
生成する選択用制御信号生成回路306と、Iβ0正規
化回路308とを有する。

【0428】加算器2931は、対数尤度DGB0のう
ちの対数尤度DGB00を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B0として入力し、これらの対数尤
度DGB00,B0を加算する。加算器2931は、加
算して得られた対数尤度Iβ0と対数尤度Iγとの和を
示すデータAM0を補正項算出回路2941,2943
2945及びセレクタ295に供給する。

【0429】加算器2932は、対数尤度DGB0のう
ちの対数尤度DGB01を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B1として入力し、これらの対数尤
度DGB01,B1を加算する。加算器2932は、加
算して得られたIβ0+Iγを示すデータAM1を補正
項算出回路2941,2944,2946及びセレクタ2
95に供給する。

【0430】加算器2933は、対数尤度DGB0のう
ちの対数尤度DGB02を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B2として入力し、これらの対数尤
度DGB02,B2を加算する。加算器2933は、加
算して得られたIβ0+Iγを示すデータAM2を補正
項算出回路2942,2943,2944及びセレクタ2
96に供給する。

【0431】加算器2934は、対数尤度DGB0のう
ちの対数尤度DGB03を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B3として入力し、これらの対数尤
度DGB03,B3を加算する。加算器2934は、加
算して得られたIβ0+Iγを示すデータAM3を補正
項算出回路2942,2945,2946及びセレクタ2
96に供給する。

【0432】補正項算出回路2941は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2931から供
給されるデータAM0と、加算器2932から供給され
るデータAM1とを入力し、補正項の値を示すデータD
M0を算出する。この際、補正項算出回路2941は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2941にお
いては、加算器2931,2932から供給されるデータ
AM0,AM1のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM1の大小比較を高速に行う。補正項算
出回路2941は、算出したデータDM0をセレクタ3
04に供給する。また、補正項算出回路2941は、セ
レクタ295,297,298,299,300による
選択動作を制御するための制御信号SEL0を生成す
る。

【0433】補正項算出回路2942は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2933から供
給されるデータAM2と、加算器2934から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M1を算出する。この際、補正項算出回路2942は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2942にお
いては、加算器2933,2934から供給されるデータ
AM2,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM2,AM3の大小比較を高速に行う。補正項算
出回路2942は、算出したデータDM1をセレクタ3
04に供給する。また、補正項算出回路2942は、セ
レクタ296,301,302による選択動作を制御す
るための制御信号SEL1を生成する。

【0434】補正項算出回路2943は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2931から供
給されるデータAM0と、加算器2933から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M2を算出する。この際、補正項算出回路2943は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2943にお
いては、加算器2931,2933から供給されるデータ
AM0,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM2の大小比較を高速に行う。補正項算
出回路2943は、算出したデータDM2をセレクタ2
99に供給する。また、補正項算出回路2943は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL2を生
成し、この制御信号SEL2をセレクタ297及び選択
用制御信号生成回路306に供給する。

【0435】補正項算出回路2944は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2932から供
給されるデータAM1と、加算器2933から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M3を算出する。この際、補正項算出回路2944は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2944にお
いては、加算器2932,2933から供給されるデータ
AM1,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM2の大小比較を高速に行う。補正項算
出回路2944は、算出したデータDM3をセレクタ2
99に供給する。また、補正項算出回路2944は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL3を生
成し、この制御信号SEL3をセレクタ297及び選択
用制御信号生成回路306に供給する。

【0436】補正項算出回路2945は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2931から供
給されるデータAM0と、加算器2934から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M4を算出する。この際、補正項算出回路2945は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2945にお
いては、加算器2931,2934から供給されるデータ
AM0,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM3の大小比較を高速に行う。補正項算
出回路2945は、算出したデータDM4をセレクタ3
00に供給する。また、補正項算出回路2945は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL4を生
成し、この制御信号SEL4をセレクタ298及び選択
用制御信号生成回路306に供給する。

【0437】補正項算出回路2946は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2932から供
給されるデータAM1と、加算器2934から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M5を算出する。この際、補正項算出回路2946は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2946にお
いては、加算器2932,2934から供給されるデータ
AM1,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM3の大小比較を高速に行う。補正項算
出回路2946は、算出したデータDM5をセレクタ3
00に供給する。また、補正項算出回路2946は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL5を生
成し、この制御信号SEL5をセレクタ298及び選択
用制御信号生成回路306に供給する。

【0438】セレクタ295は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、データ
AM0,AM1のうち、値が小さいものを選択する。セ
レクタ295は、選択して得られたデータSAM0をセ
レクタ303に供給する。

【0439】セレクタ296は、補正項算出回路294
2から供給される制御信号SEL1に基づいて、データ
AM2,AM3のうち、値が小さいものを選択する。セ
レクタ296は、選択して得られたデータSAM1をセ
レクタ303に供給する。

【0440】セレクタ297は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、制御信
号SEL2,SEL3のうち、いずれか一方を選択す
る。具体的には、セレクタ297は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL3を選択する。セレクタ297は、選択して得られ
た制御信号SEL6をセレクタ301に供給する。

【0441】セレクタ298は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、制御信
号SEL4,SEL5のうち、いずれか一方を選択す
る。具体的には、セレクタ298は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL5を選択する。セレクタ298は、選択して得られ
た制御信号SEL7をセレクタ301に供給する。

【0442】セレクタ299は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、データ
DM2,DM3のうち、いずれか一方を選択する。具体
的には、セレクタ299は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM3を選択
する。セレクタ299は、選択して得られたデータDS
0をセレクタ302に供給する。

【0443】セレクタ300は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、データ
DM4,DM5のうち、いずれか一方を選択する。具体
的には、セレクタ300は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM5を選択
する。セレクタ300は、選択して得られたデータDS
1をセレクタ302に供給する。

【0444】セレクタ301は、補正項算出回路294
2から供給される制御信号SEL1に基づいて、制御信
号SEL6,SEL7のうち、いずれか一方を選択す
る。具体的には、セレクタ301は、データAM3より
もデータAM2の方が値が大きい場合には、制御信号S
EL7を選択する。セレクタ301は、選択して得られ
た制御信号SEL8をセレクタ303,304における
選択用の制御信号として供給する。

【0445】セレクタ302は、補正項算出回路294
2から供給される制御信号SEL1に基づいて、データ
DS0,DS1のうち、いずれか一方を選択する。具体
的には、セレクタ302は、データAM3よりもデータ
AM2の方が値が大きい場合には、データDS1を選択
する。セレクタ302は、選択して得られたデータDS
2をセレクタ305に供給する。

【0446】セレクタ303は、制御信号SEL8に基
づいて、データSAM0,SAM1のうち、いずれか一
方を選択する。具体的には、セレクタ303は、制御信
号SEL8が制御信号SEL7であった場合には、デー
タSAM1を選択する。セレクタ303は、選択して得
られたデータSAM2を加算器307に供給する。

【0447】セレクタ304は、制御信号SEL8に基
づいて、データDM0,DM1のうち、いずれか一方を
選択する。具体的には、セレクタ304は、制御信号S
EL8が制御信号SEL7であった場合には、データD
M1を選択する。セレクタ304は、選択して得られた
データDS3をセレクタ305に供給する。

【0448】セレクタ305は、選択用制御信号生成回
路306から供給される制御信号SEL9に基づいて、
データDS2,DS3のうち、いずれか一方を選択す
る。セレクタ305は、選択して得られたデータRDM
を加算器307に供給する。

【0449】選択用制御信号生成回路306は、制御信
号SEL2,SEL3,SEL4,SEL5に基づい
て、セレクタ305による選択動作を制御するための制
御信号SEL9を生成する。具体的には、選択用制御信
号生成回路306は、制御信号SEL2,SEL3,S
EL4,SEL5の論理積と、制御信号SEL2,SE
L3,SEL4,SEL5の論理積の否定との論理和を
とることによって、制御信号SEL9を生成する。

【0450】加算器307は、セレクタ303から供給
されるデータSAM2と、セレクタ305から供給され
るデータRDMとを加算し、対数尤度Iβ0を算出す
る。加算器307は、算出した対数尤度Iβ0を対数尤
度CMとしてIβ0正規化回路308に供給する。

【0451】Iβ0正規化回路308は、上述したIβ
0正規化回路291と同様に、加算器307から供給さ
れる対数尤度CMの分布の偏りを是正するための正規化
を行う。また、Iβ0正規化回路308は、終結情報T
B0Dを用いて、終結処理も行う。Iβ0正規化回路3
08は、正規化後の対数尤度Iβ0を、必要なダイナミ
ックレンジに応じてクリッピングを行い、対数尤度BT
00として、所定のlog−sum演算回路2921
・・・,2928に供給する。このとき、対数尤度BT
00は、図示しないレジスタにより1時刻分の遅延がな
された後、所定のlog−sum演算回路2921,・
・・,2928に供給される。

【0452】このようなlog−sum演算回路292
1は、対数尤度BT00を求めて出力する。すなわち、
log−sum演算回路2921は、求めた対数尤度B
T00を、次時刻における対数尤度Iβ0の算出に用い
るために、所定のlog−sum演算回路2021,・
・・,2928に供給するとともに、外部に出力する。

【0453】この際、log−sum演算回路2921
は、各ステートに到達した4本のパス、又は、符号によ
っては8本のパスを束ねて得られる4組のパスに対応す
る尤度を示すデータAM0,AM1,AM2,AM3の
中から選択した2つのパスに対応するデータの組み合わ
せの全てについて尤度の大小を比較することによって、
これらのデータAM0,AM1,AM2,AM3のう
ち、尤度の高い少なくとも2つ以上のパスに対応するデ
ータを求め、これらのパスに対応するデータの中から、
最も尤度の高いパスである最尤パスに対応するデータを
選択する。より具体的には、log−sum演算回路2
921は、データAM0,AM1,AM2,AM3につ
いて、いわば勝ち抜き戦に喩えられる動作を行うことに
よって、データAM0の値、データAM1の値、データ
AM2の値及びデータAM3の値の大小を比較し、最尤
パスに対応するデータを選択する。

【0454】また、log−sum演算回路292
8は、log−sum演算回路2921と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGB0
のうちの対数尤度DGB28,DGB29,DGB3
0,DGB31と、1時刻前に算出された対数尤度BT
Fのうち、符号に応じて該当するものを対数尤度B0,
B1,B2,B3として入力し、これらの対数尤度DG
B28,DGB29,DGB30,DGB31,B0,
B1,B2,B3を用いて、対数尤度Iβ0を算出し、
対数尤度BT07として、所定のlog−sum演算回
路2921,・・・,2928に供給するとともに、外部
に出力する。

【0455】このような加算比較選択回路284は、ト
レリス上の各ステートから次時刻におけるステートへと
4本、又は、符号によっては8本のパスが到達するよう
な符号における対数尤度Iβ0を算出する。加算比較選
択回路284は、log−sum演算回路2921,・
・・,2928のそれぞれにより求められたデータBT
00,・・・,BT07を束ね、データBTFとしてセ
レクタ285に供給する。なお、加算比較選択回路28
4は、上述した加算比較選択回路242と同様に、本来
は、トレリス上の各ステートから次時刻におけるステー
トへと4本のパスが到達するような符号における対数尤
度Iβ0を求めるために設けられるものであるが、上述
したように、符号によっては8本のパスが到達するよう
な符号における対数尤度Iβ0を求めることができる。
これについては、“5−5−3”及び“5−5−5”に
詳述する。

【0456】セレクタ285は、入力ビット数情報IN
に基づいて、加算比較選択回路283から供給される対
数尤度Iβ0を示す対数尤度BTTと、加算比較選択回
路284から供給される対数尤度Iβ0を示すデータB
TFとのうち、いずれか一方を選択する。具体的には、
セレクタ285は、符号化装置1における要素符号化器
による符号が、トレリス上にパラレルパスが存在せず且
つ各ステートから次時刻におけるステートへと2本のパ
スが到達するような符号であった場合には、対数尤度B
TTを選択し、符号化装置1における要素符号化器によ
る符号が、トレリス上にパラレルパスが存在せず且つ各
ステートから次時刻におけるステートへと4本のパスが
到達するような符号であった場合には、対数尤度BTF
を選択する。すなわち、ここでは、セレクタ285によ
る選択動作を制御するための制御信号として、入力ビッ
ト数情報INを用いているが、実際には、符号構成の示
す制御信号がセレクタ285に入力される。

【0457】このようなIβ0用加算比較選択回路28
1は、対数尤度Iβ0を算出し、この算出した対数尤度
Iβ0を、対数尤度B0として出力する。この対数尤度
B0は、Iβ記憶回路160に供給される。

【0458】一方、Iβ1用加算比較選択回路282
は、対数尤度Iβ1を算出するために設けられるもので
ある。Iβ1用加算比較選択回路282は、Iβ0用加
算比較選択回路281と同様の構成からなるため、詳細
な説明は省略するが、対数尤度DGB0及び終結情報T
B0Dの代わりに対数尤度DGB1及び終結情報TB1
Dを入力して対数尤度Iβ1を算出し、この算出した対
数尤度Iβ1を、対数尤度B1として出力する。この対
数尤度B1は、Iβ記憶回路160に供給される。

【0459】このようなIβ算出回路159は、2系統
の対数尤度Iβ0,Iβ1を並列的に算出し、これらの
算出した対数尤度Iβ0,Iβ1を、それぞれ、対数尤
度B0,B1としてIβ記憶回路160に供給する。

【0460】Iβ記憶回路160は、図示しないが、例
えば、複数バンクのRAMと、制御回路と、選択回路と
を有する。Iβ記憶回路160は、Iβ算出回路159
から供給される対数尤度B0,B1を記憶する。そし
て、Iβ記憶回路160は、内部の制御回路による制御
の下に、記憶した対数尤度B0,B1のうち、所定の情
報を選択回路により選択し、対数軟出力Iλを算出する
ために用いる対数尤度BTとして、軟出力算出回路16
1に供給する。なお、要素復号器50は、上述したよう
に、スライディングウィンドウ処理を行う際のIβ記憶
回路160におけるメモリマネジメントの手法として、
国際公開番号WO99/62183号公報に記載されて
いるものを採用しており、上述した受信データ及び遅延
用記憶回路155に対するメモリマネジメントを行うと
ともに、Iβ記憶回路160に対するメモリマネジメン
トを行うことによって、最終的に対数軟出力Iλを本来
の時系列順に求めることができる。

【0461】軟出力算出回路161は、Iα算出回路1
58から供給されるデータAGDと、Iβ記憶回路16
0から供給される対数尤度BTとを用いて、対数軟出力
Iλを算出する。具体的には、軟出力算出回路161
は、“2.”の冒頭に記載した表記に基づくと、対数尤
度Iγ、対数尤度Iα及び対数尤度Iβを用いて、次式
(55)に示す演算を行い、各時刻tにおける対数軟出
力Iλを算出する。なお、次式(55)における演算子
“#Σ”は、上述した演算子“#”で表されるlog−
sum演算の累積加算演算を示すものである。

【0462】

【数55】

【0463】また、軟出力算出回路161は、シンボル
単位又はビット単位で対数軟出力Iλを算出することも
できる。軟出力算出回路161は、外部から供給される
出力データ選択制御信号CITMと、制御回路60から
供給される事前確率情報形式情報CAPPと、符号情報
生成回路151から供給される入力ビット数情報IN、
メモリ数情報MN及び枝入出力情報BIOとに基づい
て、情報シンボル又は情報ビットに対する事後確率情報
に対応する対数軟出力Iλ、又は、符号シンボル又は符
号ビットに対する事後確率情報に対応する対数軟出力I
λを算出する。軟出力算出回路161は、シンボル単位
で算出した対数軟出力Iλ又はビット単位で算出した対
数軟出力Iλを、それぞれ、対数軟出力SLM,BLM
として、外部情報算出回路163、振幅調整及びクリッ
プ回路164、及び、硬判定回路165に供給する。

【0464】具体的には、軟出力算出回路161は、例
えば図41に示すように、対数尤度Iαと対数尤度Iγ
と対数尤度Iβとの和を算出するIα+Iγ+Iβ算出
回路310と、イネーブル信号を生成するイネーブル信
号生成回路311と、例えば6個のlog−sum演算
回路3121,3122,3123,3124,3125
3126と、対数軟出力Iλを算出するIλ算出回路3
13とを有するものとして実現することができる。

【0465】Iα+Iγ+Iβ算出回路310は、対数
尤度Iβを分配するIβ分配回路314と、復号の対象
とする符号のステート数のうちの最大値、ここでは32
個の加算器3151,3152,3153,3154,31
5,3156,・・・,31531,31532とを有す
る。

【0466】Iβ分配回路314は、Iβ記憶回路16
0から供給される対数尤度BTを符号構成に応じて分配
する。すなわち、Iβ分配回路314は、符号構成に応
じたトレリスに対応するように、対数尤度BTを分配す
る。このとき、Iβ分配回路314は、符号情報生成回
路151から供給される入力ビット数情報INに基づい
て、対数尤度BTを分配する。Iβ分配回路314は、
分配して得られた対数尤度Iβを加算器3151,31
2,3153,3154,3155,3156,・・・,
31531,31532に供給する。すなわち、Iβ分配回
路314は、対数軟出力Iλの算出に用いる対数尤度I
βを対数尤度BTDとして加算器3151,3152,3
153,3154,3155,3156,・・・,31
31,3153 2に供給する。

【0467】加算器3151は、Iα算出回路158か
ら供給される対数尤度Iαと対数尤度Iγとの和を示す
データAGDのうちのデータAG00と、Iβ分配回路
314から供給される対数尤度BTDのうちの対数尤度
BTD00とを加算する。加算器3151は、加算して
得られた対数尤度Iαと対数尤度Iγと対数尤度Iβと
の和をデータAGB00として出力する。

【0468】加算器3152は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG01と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD00とを加算する。加算器3152
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB01として出力する。

【0469】加算器3153は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG02と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD01とを加算する。加算器3153
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB02として出力する。

【0470】加算器3154は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG03と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD01とを加算する。加算器3154
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB03として出力する。

【0471】加算器3155は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG04と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD02とを加算する。加算器3155
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB04として出力する。

【0472】加算器3156は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG05と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD02とを加算する。加算器3156
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB05として出力する。

【0473】加算器31531は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG30と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD15とを加算する。加算器31531
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB30として出力する。

【0474】加算器31532は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG31と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD15とを加算する。加算器31532
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB31として出力する。

【0475】このようなIα+Iγ+Iβ算出回路31
0は、対数尤度Iαと対数尤度Iγと対数尤度Iβとの
和を算出し、算出したデータAGB00,AGB01,
AGB02,AGB03,AGB04,AGB05,・
・・,AGB30,AGB31を束ね、データAGBと
してlog−sum演算回路3121,3122,312
3,3124,3125,3126に供給する。

【0476】イネーブル信号生成回路311は、セレク
タ3231,3232,3233,3234による選択動作
を制御するための制御信号を生成する選択用制御信号生
成回路316と、シンボル該当枝選出回路319及びビ
ット該当枝選出回路320,321,322により選出
されるべき枝を選択するための有効枝選択回路317
と、対数軟出力Iλの算出時に参照すべき枝入出力情報
BIOを選択する出力データ選択回路318と、シンボ
ル単位で対数軟出力Iλを算出する際に当該シンボルに
該当する枝を選出するシンボル該当枝選出回路319
と、ビット単位で対数軟出力Iλを算出する際に当該ビ
ットに該当する枝を選出するビット該当枝選出回路32
0,321,322と、セレクタ3231,3232,3
233,3234とを有する。

【0477】選択用制御信号生成回路316は、外部か
ら供給される出力データ選択制御信号CITMと、制御
回路60から供給される事前確率情報形式情報CAPP
とに基づいて、セレクタ3231,3232,3233
3234による選択動作を制御するための制御信号AP
を生成する。

【0478】有効枝選択回路317は、符号情報生成回
路151から供給される入力ビット数情報IN及びメモ
リ数情報MNに基づいて、シンボル該当枝選出回路31
9及びビット該当枝選出回路320,321,322の
それぞれに入力される枝入出力情報BIOが有効である
か否かを示す制御信号M1,M2,M3を生成する。す
なわち、有効枝選択回路317は、シンボル該当枝選出
回路319及びビット該当枝選出回路320,321,
322のそれぞれにより選出されるべき枝を選択するた
めの制御信号M1,M2,M3を生成する。有効枝選択
回路317は、生成した制御信号M1,M2をビット該
当枝選出回路320,321,322に供給するととも
に、制御信号M3をシンボル該当枝選出回路319及び
ビット該当枝選出回路320,321,322に供給す
る。

【0479】出力データ選択回路318は、外部から供
給される出力データ選択制御信号CITMと、符号情報
生成回路151から供給される入力ビット数情報INと
に基づいて、符号情報生成回路151から供給される枝
入出力情報BIOの中から、符号構成に応じた枝に対応
するものを選択する。出力データ選択回路318は、選
択した枝入出力情報BIO0をビット該当枝選出回路3
20に供給するとともに、選択した枝入出力情報BIO
1をビット該当枝選出回路321に供給するとともに、
選択した枝入出力情報BIO2をビット該当枝選出回路
322に供給する。

【0480】シンボル該当枝選出回路319は、シンボ
ル単位で対数軟出力Iλを算出するために設けられるも
のである。シンボル該当枝選出回路319は、符号情報
生成回路151から供給される枝入出力情報BIOを用
いて、当該シンボルに該当する枝を選出する。このと
き、シンボル該当枝選出回路319は、有効枝選択回路
317から供給される制御信号M3に基づいて枝を選出
する。シンボル該当枝選出回路319は、選出した枝に
対応する入力が“0”であるか“1”であるかを示すイ
ネーブル信号SEN0,SEN1,SEN2,SEN3
を生成し、イネーブル信号SEN0をセレクタ3231
に供給するとともに、イネーブル信号SEN1をセレク
タ3232に供給するとともに、イネーブル信号SEN
2をセレクタ3233に供給するとともに、イネーブル
信号SEN3をセレクタ3234に供給する。

【0481】ビット該当枝選出回路320は、ビット単
位で対数軟出力Iλを算出するために設けられるもので
ある。ビット該当枝選出回路320は、出力データ選択
回路318から供給される枝入出力情報BIO0を用い
て、当該ビットに該当する枝を選出する。このとき、ビ
ット該当枝選出回路320は、有効枝選択回路317か
ら供給される制御信号M1,M2,M3に基づいて枝を
選出する。ビット該当枝選出回路320は、選出した枝
に対応する入力が“0”であるか“1”であるかを示す
イネーブル信号EN00,EN01を生成し、イネーブ
ル信号EN00をセレクタ3231に供給するととも
に、イネーブル信号EN01をセレクタ3232に供給
する。

【0482】ビット該当枝選出回路321は、ビット該
当枝選出回路320と同様に、ビット単位で対数軟出力
Iλを算出するために設けられるものである。ビット該
当枝選出回路321は、出力データ選択回路318から
供給される枝入出力情報BIO1を用いて、当該ビット
に該当する枝を選出する。このとき、ビット該当枝選出
回路321は、有効枝選択回路317から供給される制
御信号M1,M2,M3に基づいて枝を選出する。ビッ
ト該当枝選出回路321は、選出した枝に対応する入力
が“0”であるか“1”であるかを示すイネーブル信号
EN10,EN11を生成し、イネーブル信号EN10
をセレクタ3233に供給するとともに、イネーブル信
号EN11をセレクタ3234に供給する。

【0483】ビット該当枝選出回路322は、ビット該
当枝選出回路320と同様に、ビット単位で対数軟出力
Iλを算出するために設けられるものである。ビット該
当枝選出回路322は、出力データ選択回路318から
供給される枝入出力情報BIO2を用いて、当該ビット
に該当する枝を選出する。このとき、ビット該当枝選出
回路322は、有効枝選択回路317から供給される制
御信号M1,M2,M3に基づいて枝を選出する。ビッ
ト該当枝選出回路322は、選出した枝に対応する入力
が“0”であるか“1”であるかを示すイネーブル信号
EN20,EN21を生成し、イネーブル信号EN20
をlog−sum演算回路3125に供給するととも
に、イネーブル信号EN21をlog−sum演算回路
3126に供給する。

【0484】セレクタ3231は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN0と、ビット該当枝選出回路320から供給
されるイネーブル信号EN00とのうち、いずれか一方
を選択する。具体的には、セレクタ3231は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN0を
選択する。セレクタ3231は、選択したイネーブル信
号ENS0をlog−sum演算回路3121に供給す
る。

【0485】セレクタ3232は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN1と、ビット該当枝選出回路320から供給
されるイネーブル信号EN01とのうち、いずれか一方
を選択する。具体的には、セレクタ3232は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN1を
選択する。セレクタ3232は、選択したイネーブル信
号ENS1をlog−sum演算回路3122に供給す
る。

【0486】セレクタ3233は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN2と、ビット該当枝選出回路321から供給
されるイネーブル信号EN10とのうち、いずれか一方
を選択する。具体的には、セレクタ3233は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN2を
選択する。セレクタ3233は、選択したイネーブル信
号ENS2をlog−sum演算回路3123に供給す
る。

【0487】セレクタ3234は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN3と、ビット該当枝選出回路321から供給
されるイネーブル信号EN11とのうち、いずれか一方
を選択する。具体的には、セレクタ3234は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN3を
選択する。セレクタ3234は、選択したイネーブル信
号ENS3をlog−sum演算回路3124に供給す
る。

【0488】このようなイネーブル信号生成回路311
は、出力データ選択制御信号CITM、事前確率情報形
式情報CAPP、メモリ数情報MN及び枝入出力情報B
IOを用いて、選出した枝に対応するイネーブル信号E
NS0,ENS1,ENS2,ENS3,EN20,E
N21を生成し、log−sum演算回路3121,3
122,3123,3124,3125,3126に供給す
る。

【0489】log−sum演算回路3121は、図4
2に示すように、復号の対象とする符号のステート数の
うちの最大値をMとすると、M×2−1で表される数の
log−sum演算セル回路325nを有する。ここで
は、log−sum演算回路3121は、最大で16ス
テートを有する符号の復号を行うものとし、31個のl
og−sum演算セル回路3251,・・・,32531
を有するものとする。

【0490】log−sum演算セル回路3251は、
2つの差分器3261,3262と、6個のセレクタ32
7,328,329,332,336,338と、セレ
クタ327,328,329による選択動作を制御する
ための制御信号を生成する選択用制御信号生成回路33
0と、セレクタ332による選択動作を制御するための
制御信号を生成する選択用制御信号生成回路331と、
ANDゲート333と、ORゲート334と、log−
sum補正における補正項の値をテーブルとして記憶す
るルックアップテーブル335と、加算器337とを有
する。

【0491】差分器3261は、Iα+Iγ+Iβ算出
回路310から供給されるデータAGBのうち、符号に
応じて該当する所定のデータAGB000,AGB00
1の差分をとる。厳密には、差分器3261は、データ
AGB000,AGB001が、それぞれ、例えば13
ビットからなるものとすると、データAGB000の下
位6ビットのデータの最上位ビットに“1”を付したも
のと、データAGB001の下位6ビットのデータの最
上位ビットに“0”を付したものとの差分をとる。差分
器3261は、算出した差分値DA1をセレクタ327
及び選択用制御信号生成回路330に供給する。

【0492】差分器3262は、Iα+Iγ+Iβ算出
回路310から供給されるデータAGBのうち、符号に
応じて該当する所定のデータAGB001,AGB00
0の差分をとる。厳密には、差分器3262は、データ
AGB000,AGB001が、それぞれ、例えば13
ビットからなるものとすると、データAGB001の下
位6ビットのデータの最上位ビットに“1”を付したも
のと、データAGB000の下位6ビットのデータの最
上位ビットに“0”を付したものとの差分をとる。差分
器3262は、算出した差分値DA0をセレクタ328
及び選択用制御信号生成回路330に供給する。

【0493】セレクタ327は、選択用制御信号生成回
路330から供給される制御信号SL1に基づいて、差
分器3261から供給される差分値DA1と、所定の値
N1を有するデータとのうち、いずれか一方を選択す
る。具体的には、差分値DA1に対する補正項の値は、
所定の値に漸近する性質を有していることから、セレク
タ327は、差分値DA1の値が所定の値N1を超過し
ている場合には、所定の値N1を有するデータを選択す
る。セレクタ327は、選択して得られたデータSDA
1をセレクタ329に供給する。

【0494】セレクタ328は、選択用制御信号生成回
路330から供給される制御信号SL1に基づいて、差
分器3262から供給される差分値DA0と、所定の値
N1を有するデータとのうち、いずれか一方を選択す
る。具体的には、差分値DA0に対する補正項の値は、
所定の値に漸近する性質を有していることから、セレク
タ328は、差分値DA0の値が所定の値N1を超過し
ている場合には、所定の値N1を有するデータを選択す
る。セレクタ328は、選択して得られたデータSDA
0をセレクタ329に供給する。

【0495】セレクタ329は、選択用制御信号生成回
路330から供給される制御信号SL2に基づいて、セ
レクタ327から供給されるデータSDA1と、セレク
タ328から供給されるデータSDA0とのうち、いず
れか一方を選択する。具体的には、セレクタ329は、
データAGB000の値がデータAGB001の値より
も大きい場合には、セレクタ327から供給されるデー
タSDA1を選択する。セレクタ329は、選択して得
られたデータDMをルックアップテーブル335に供給
する。

【0496】選択用制御信号生成回路330は、データ
AGB00,AGB01と、差分値DA1,DA0とに
基づいて、セレクタ327,328による選択動作を制
御するための制御信号SL1を生成するとともに、セレ
クタ329による選択動作を制御するための制御信号S
L2を生成する。選択用制御信号生成回路330は、生
成した制御信号SL2を選択用制御信号生成回路331
にも供給する。この際、選択用制御信号生成回路330
は、上述した選択用制御信号生成回路232と同様に、
データAGB00,AGB01に基づいて、メトリック
の上位ビットと下位ビットとを分割して、選択用の判定
文を示す制御信号SL1,SL2を生成するが、これに
ついては後述する。

【0497】選択用制御信号生成回路331は、イネー
ブル信号生成回路311から供給されるイネーブル信号
ENS0のうちのイネーブル信号EN000,EN00
1と、制御信号SL2とに基づいて、セレクタ332に
よる選択動作を制御するための制御信号SELを生成す
る。

【0498】セレクタ332は、選択用制御信号生成回
路331から供給される制御信号SELに基づいて、デ
ータAGB000,AGB001のうち、いずれか一方
を選択する。セレクタ332は、選択して得られたデー
タDAGを加算器337に供給する。

【0499】ANDゲート333は、イネーブル信号E
N000,EN001の論理積をとる。ANDゲート3
33は、得られた論理積ENAを選択用の制御信号とし
てセレクタ336に供給する。

【0500】ORゲート334は、イネーブル信号EN
000,EN001の論理和をとる。ORゲート334
は、得られた論理和ENを選択用の制御信号としてセレ
クタ338に供給するとともに、イネーブル信号EN1
00としてlog−sum演算セル回路32517に供給
する。

【0501】ルックアップテーブル335は、log−
sum補正における補正項の値をテーブルとして記憶す
る。ルックアップテーブル335は、セレクタ329か
ら供給されるデータDMの値に対応する補正項の値をテ
ーブルから読み出し、データRDMとしてセレクタ33
6に供給する。

【0502】セレクタ336は、ANDゲート333か
ら供給される論理積ENAに基づいて、ルックアップテ
ーブル335から供給されるデータRDMと、所定の値
N2を有するデータとのうち、いずれか一方を選択す
る。具体的には、セレクタ336は、論理積ENAが
“1”であった場合には、データRDMを選択する。セ
レクタ336は、選択して得られたデータSDMを加算
器337に供給する。なお、所定の値N2は、後述する
データCAGの正負識別符号を統一するように加算する
オフセット値である。すなわち、データAGB000,
AGB001のうちのいずれか一方であるデータDAG
は、正負を跨いだ値をとることが考えられるが、正負両
方の値を表現することは、回路規模の増大を招く。そこ
で、log−sum演算セル回路3251においては、
データDAGの正負識別符号を統一するように、後述す
る加算器337により加算すべき所定の値N2を導入し
ている。

【0503】加算器337は、セレクタ332から供給
されるデータDAGと、セレクタ336から供給される
データSDMとを加算する。加算器337は、算出した
データCAGをセレクタ338に供給する。

【0504】セレクタ338は、ORゲート334から
供給される論理和ENに基づいて、加算器337から供
給されるデータCAGと、所定の値N3を有するデータ
とのうち、いずれか一方を選択する。具体的には、セレ
クタ338は、論理和ENが“1”であった場合には、
データCAGを選択する。セレクタ338は、選択して
得られたデータAGLをlog−sum演算セル回路3
2517に供給する。

【0505】このようなlog−sum演算回路325
1は、Iα+Iγ+Iβ算出回路310から供給される
データAGB000及びデータAGB001、並びに、
イネーブル信号生成回路311から供給されるイネーブ
ル信号EN000及びイネーブル信号EN001を用い
て、後述するように、いわば勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、対数軟出力I
λを算出する際に行われるlog−sum演算の累積加
算演算における一のlog−sum演算を行う。log
−sum演算回路3251は、算出したデータAGLを
データAGB100として、勝ち抜き戦における第2回
戦に喩えられる動作を行うlog−sum演算セル回路
32517に供給するとともに、イネーブル信号EN10
0をlog−sum演算セル回路32517に供給する。

【0506】log−sum演算回路3252は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB002及びデータ
AGB003、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN002及びイネーブ
ル信号EN003を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3252は、算出した
データAGLをデータAGB101として、log−s
um演算セル回路32517に供給するとともに、イネー
ブル信号EN101をlog−sum演算セル回路32
17に供給する。

【0507】log−sum演算回路3253は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB004及びデータ
AGB005、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN004及びイネーブ
ル信号EN005を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3253は、算出した
データAGLをデータAGB102として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32518に供給するとともに、イネーブ
ル信号EN102をlog−sum演算セル回路325
18に供給する。

【0508】log−sum演算回路3254は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB006及びデータ
AGB007、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN006及びイネーブ
ル信号EN007を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3254は、算出した
データAGLをデータAGB103として、log−s
um演算セル回路32518に供給するとともに、イネー
ブル信号EN103をlog−sum演算セル回路32
18に供給する。

【0509】log−sum演算回路3255は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB008及びデータ
AGB009、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN008及びイネーブ
ル信号EN009を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3255は、算出した
データAGLをデータAGB104として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32519に供給するとともに、イネーブ
ル信号EN104をlog−sum演算セル回路325
19に供給する。

【0510】log−sum演算回路3256は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB010及びデータ
AGB011、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN010及びイネーブ
ル信号EN011を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3256は、算出した
データAGLをデータAGB105として、log−s
um演算セル回路32519に供給するとともに、イネー
ブル信号EN105をlog−sum演算セル回路32
19に供給する。

【0511】log−sum演算回路3257は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB012及びデータ
AGB013、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN012及びイネーブ
ル信号EN013を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3257は、算出した
データAGLをデータAGB106として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32520に供給するとともに、イネーブ
ル信号EN106をlog−sum演算セル回路325
20に供給する。

【0512】log−sum演算回路3258は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB014及びデータ
AGB015、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN014及びイネーブ
ル信号EN015を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3258は、算出した
データAGLをデータAGB107として、log−s
um演算セル回路32520に供給するとともに、イネー
ブル信号EN107をlog−sum演算セル回路32
20に供給する。

【0513】log−sum演算回路3259は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB016及びデータ
AGB017、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN016及びイネーブ
ル信号EN017を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3259は、算出した
データAGLをデータAGB108として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32521に供給するとともに、イネーブ
ル信号EN108をlog−sum演算セル回路325
21に供給する。

【0514】log−sum演算回路32510は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB018及びデータ
AGB019、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN018及びイネーブ
ル信号EN019を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32510は、算出した
データAGLをデータAGB109として、log−s
um演算セル回路32521に供給するとともに、イネー
ブル信号EN109をlog−sum演算セル回路32
21に供給する。

【0515】log−sum演算回路32511は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB020及びデータ
AGB021、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN020及びイネーブ
ル信号EN021を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32511は、算出した
データAGLをデータAGB110として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32522に供給するとともに、イネーブ
ル信号EN110をlog−sum演算セル回路325
22に供給する。

【0516】log−sum演算回路32512は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB022及びデータ
AGB023、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN022及びイネーブ
ル信号EN023を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32512は、算出した
データAGLをデータAGB111として、log−s
um演算セル回路32522に供給するとともに、イネー
ブル信号EN111をlog−sum演算セル回路32
22に供給する。

【0517】log−sum演算回路32513は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB024及びデータ
AGB025、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN024及びイネーブ
ル信号EN025を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32513は、算出した
データAGLをデータAGB112として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32523に供給するとともに、イネーブ
ル信号EN112をlog−sum演算セル回路325
23に供給する。

【0518】log−sum演算回路32514は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB026及びデータ
AGB027、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN026及びイネーブ
ル信号EN027を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32514は、算出した
データAGLをデータAGB113として、log−s
um演算セル回路32523に供給するとともに、イネー
ブル信号EN113をlog−sum演算セル回路32
23に供給する。

【0519】log−sum演算回路32515は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB028及びデータ
AGB029、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN028及びイネーブ
ル信号EN029を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32515は、算出した
データAGLをデータAGB114として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32524に供給するとともに、イネーブ
ル信号EN114をlog−sum演算セル回路325
24に供給する。

【0520】log−sum演算回路32516は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB030及びデータ
AGB031、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN030及びイネーブ
ル信号EN031を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32516は、算出した
データAGLをデータAGB115として、log−s
um演算セル回路32524に供給するとともに、イネー
ブル信号EN115をlog−sum演算セル回路32
24に供給する。

【0521】log−sum演算回路32517は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3251から供給されるデータAGB100及びイ
ネーブル信号EN100、並びに、log−sum演算
セル回路3252から供給されるデータAGB101及
びイネーブル信号EN101を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
17は、算出したデータAGLをデータAGB200とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32525に供給するとと
もに、イネーブル信号EN200をlog−sum演算
セル回路32525に供給する。

【0522】log−sum演算回路32518は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3253から供給されるデータAGB102及びイ
ネーブル信号EN102、並びに、log−sum演算
セル回路3254から供給されるデータAGB103及
びイネーブル信号EN103を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
18は、算出したデータAGLをデータAGB201とし
て、log−sum演算セル回路32525に供給すると
ともに、イネーブル信号EN201をlog−sum演
算セル回路32525に供給する。

【0523】log−sum演算回路32519は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3255から供給されるデータAGB104及びイ
ネーブル信号EN104、並びに、log−sum演算
セル回路3256から供給されるデータAGB105及
びイネーブル信号EN105を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
19は、算出したデータAGLをデータAGB202とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32526に供給するとと
もに、イネーブル信号EN202をlog−sum演算
セル回路32526に供給する。

【0524】log−sum演算回路32520は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3257から供給されるデータAGB106及びイ
ネーブル信号EN106、並びに、log−sum演算
セル回路3258から供給されるデータAGB107及
びイネーブル信号EN107を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
20は、算出したデータAGLをデータAGB203とし
て、log−sum演算セル回路32526に供給すると
ともに、イネーブル信号EN203をlog−sum演
算セル回路32526に供給する。

【0525】log−sum演算回路32521は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3259から供給されるデータAGB108及びイ
ネーブル信号EN108、並びに、log−sum演算
セル回路32510から供給されるデータAGB109及
びイネーブル信号EN109を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
21は、算出したデータAGLをデータAGB204とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32527に供給するとと
もに、イネーブル信号EN204をlog−sum演算
セル回路32527に供給する。

【0526】log−sum演算回路32522は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32511から供給されるデータAGB110及びイ
ネーブル信号EN110、並びに、log−sum演算
セル回路32512から供給されるデータAGB111及
びイネーブル信号EN111を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
22は、算出したデータAGLをデータAGB205とし
て、log−sum演算セル回路32527に供給すると
ともに、イネーブル信号EN205をlog−sum演
算セル回路32527に供給する。

【0527】log−sum演算回路32523は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32513から供給されるデータAGB112及びイ
ネーブル信号EN112、並びに、log−sum演算
セル回路32514から供給されるデータAGB113及
びイネーブル信号EN113を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
23は、算出したデータAGLをデータAGB206とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32528に供給するとと
もに、イネーブル信号EN206をlog−sum演算
セル回路32528に供給する。

【0528】log−sum演算回路32524は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32515から供給されるデータAGB114及びイ
ネーブル信号EN114、並びに、log−sum演算
セル回路32516から供給されるデータAGB115及
びイネーブル信号EN115を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
24は、算出したデータAGLをデータAGB207とし
て、log−sum演算セル回路32528に供給すると
ともに、イネーブル信号EN207をlog−sum演
算セル回路32528に供給する。

【0529】log−sum演算回路32525は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32517から供給されるデータAGB200及びイ
ネーブル信号EN200、並びに、log−sum演算
セル回路32518から供給されるデータAGB201及
びイネーブル信号EN201を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
25は、算出したデータAGLをデータAGB300とし
て、勝ち抜き戦における第4回戦に喩えられる動作を行
うlog−sum演算セル回路32529に供給するとと
もに、イネーブル信号EN300をlog−sum演算
セル回路32529に供給する。

【0530】log−sum演算回路32526は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32519から供給されるデータAGB202及びイ
ネーブル信号EN202、並びに、log−sum演算
セル回路32520から供給されるデータAGB203及
びイネーブル信号EN203を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
26は、算出したデータAGLをデータAGB301とし
て、log−sum演算セル回路32529に供給すると
ともに、イネーブル信号EN301をlog−sum演
算セル回路32529に供給する。

【0531】log−sum演算回路32527は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32521から供給されるデータAGB204及びイ
ネーブル信号EN204、並びに、log−sum演算
セル回路32522から供給されるデータAGB205及
びイネーブル信号EN205を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
27は、算出したデータAGLをデータAGB302とし
て、勝ち抜き戦における第4回戦に喩えられる動作を行
うlog−sum演算セル回路32530に供給するとと
もに、イネーブル信号EN302をlog−sum演算
セル回路32530に供給する。

【0532】log−sum演算回路32528は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32523から供給されるデータAGB206及びイ
ネーブル信号EN206、並びに、log−sum演算
セル回路32524から供給されるデータAGB207及
びイネーブル信号EN207を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
28は、算出したデータAGLをデータAGB303とし
て、log−sum演算セル回路32530に供給すると
ともに、イネーブル信号EN303をlog−sum演
算セル回路32530に供給する。

【0533】log−sum演算回路32529は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32525から供給されるデータAGB300及びイ
ネーブル信号EN300、並びに、log−sum演算
セル回路32526から供給されるデータAGB301及
びイネーブル信号EN301を用いて、勝ち抜き戦にお
ける第4回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
29は、算出したデータAGLをデータAGB400とし
て、勝ち抜き戦における第5回戦、ここでは決勝戦に喩
えられる動作を行うlog−sum演算セル回路325
31に供給するとともに、イネーブル信号EN400をl
og−sum演算セル回路32531に供給する。

【0534】log−sum演算回路32530は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32527から供給されるデータAGB302及びイ
ネーブル信号EN302、並びに、log−sum演算
セル回路32528から供給されるデータAGB303及
びイネーブル信号EN303を用いて、勝ち抜き戦にお
ける第4回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
30は、算出したデータAGLをデータAGB401とし
て、log−sum演算セル回路32531に供給すると
ともに、イネーブル信号EN401をlog−sum演
算セル回路32531に供給する。

【0535】log−sum演算回路32531は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32529から供給されるデータAGB400及びイ
ネーブル信号EN400、並びに、log−sum演算
セル回路32530から供給されるデータAGB401及
びイネーブル信号EN401を用いて、勝ち抜き戦にお
ける決勝戦に喩えられる動作を行うことによって、lo
g−sum演算の累積加算演算における一のlog−s
um演算を行う。log−sum演算回路32531は、
算出したイネーブル信号EN500を出力することはな
いが、算出したデータAGLをデータAGB500とし
て出力する。なお、データAGB500は、データL0
0としてIλ算出回路313に供給される。

【0536】このようなlog−sum演算回路312
1は、データAGBとイネーブル信号ENS0とを用い
て、トレリス上の各枝に対応するイネーブル信号に基づ
いた勝ち抜き戦に喩えられる動作を行うことによって、
例えばトレリス上の枝の入力が“0”であるlog−s
um演算の累積加算演算を行い、データL00を算出す
る。

【0537】log−sum演算回路3122は、lo
g−sum演算回路3121と同様の構成からなるた
め、詳細な説明は省略するが、データAGBとイネーブ
ル信号ENS1とを用いて、log−sum演算回路3
121と同様に、トレリス上の各枝に対応するイネーブ
ル信号に基づいた勝ち抜き戦に喩えられる動作を行うこ
とによって、例えばトレリス上の枝の入力が“1”であ
るlog−sum演算の累積加算演算を行い、データL
01を算出する。log−sum演算回路3122は、
算出したデータL01をIλ算出回路313に供給す
る。

【0538】また、log−sum演算回路312
3も、log−sum演算回路3121と同様の構成から
なるため、詳細な説明は省略するが、データAGBとイ
ネーブル信号ENS2とを用いて、log−sum演算
回路3121と同様に、トレリス上の各枝に対応するイ
ネーブル信号に基づいた勝ち抜き戦に喩えられる動作を
行うことによって、例えばトレリス上の枝の入力が
“0”であるlog−sum演算の累積加算演算を行
い、データL10を算出する。log−sum演算回路
3123は、算出したデータL10をIλ算出回路31
3に供給する。

【0539】さらに、log−sum演算回路3124
も、log−sum演算回路3121と同様の構成から
なるため、詳細な説明は省略するが、データAGBとイ
ネーブル信号ENS3とを用いて、log−sum演算
回路3121と同様に、トレリス上の各枝に対応するイ
ネーブル信号に基づいた勝ち抜き戦に喩えられる動作を
行うことによって、例えばトレリス上の枝の入力が
“1”であるlog−sum演算の累積加算演算を行
い、データL11を算出する。log−sum演算回路
3124は、算出したデータL11をIλ算出回路31
3に供給する。

【0540】さらにまた、log−sum演算回路31
5も、log−sum演算回路3121と同様の構成か
らなるため、詳細な説明は省略するが、データAGBと
イネーブル信号ENS20とを用いて、log−sum
演算回路3121と同様に、トレリス上の各枝に対応す
るイネーブル信号に基づいた勝ち抜き戦に喩えられる動
作を行うことによって、例えばトレリス上の枝の入力が
“0”であるlog−sum演算の累積加算演算を行
い、データL20を算出する。log−sum演算回路
3125は、算出したデータL20をIλ算出回路31
3に供給する。

【0541】また、log−sum演算回路312
6も、log−sum演算回路3121と同様の構成から
なるため、詳細な説明は省略するが、データAGBとイ
ネーブル信号ENS21とを用いて、log−sum演
算回路3121と同様に、トレリス上の各枝に対応する
イネーブル信号に基づいた勝ち抜き戦に喩えられる動作
を行うことによって、例えばトレリス上の枝の入力が
“1”であるlog−sum演算の累積加算演算を行
い、データL21を算出する。log−sum演算回路
3126は、算出したデータL21をIλ算出回路31
3に供給する。

【0542】Iλ算出回路313は、3つの差分器32
1,3242,3243を有する。

【0543】差分器3241は、log−sum演算回
路3121から供給されるデータL00と、log−s
um演算回路3122から供給されるデータL01との
差分をとる。差分器3241により算出されたデータL
M0は、例えば2の補数(2's complement)表記変換等
が施される。

【0544】差分器3242は、log−sum演算回
路3123から供給されるデータL10と、log−s
um演算回路3124から供給されるデータL11との
差分をとる。差分器3242により算出されたデータL
M1は、例えば2の補数表記変換等が施される。

【0545】差分器3243は、log−sum演算回
路3124から供給されるデータL20と、log−s
um演算回路3126から供給されるデータL21との
差分をとる。差分器3243により算出されたデータL
M2は、例えば2の補数表記変換等が施される。

【0546】このようなIλ算出回路313は、log
−sum演算回路3121,3122,3123,3124
のそれぞれから供給され、いわゆるストレートバイナリ
(straight binary)表記とされるデータL00,L0
1,L10,L11を束ね、シンボル単位で算出した対
数軟出力SLMとして出力する。また、Iλ算出回路3
13は、差分器3241,3242,3243のそれぞれ
により算出した2の補数表記とされるデータLM0,L
M1,LM2を束ね、ビット単位で算出した対数軟出力
BLMとして出力する。

【0547】以上のように構成される軟出力算出回路1
61は、イネーブル信号を用いた勝ち抜き戦に喩えられ
る動作を行うことによって、トレリス上の各枝の入力に
応じたlog−sum演算の累積加算演算を実現し、シ
ンボル単位又はビット単位で対数軟出力Iλを算出する
ことができ、それぞれ、対数軟出力SLM,BLMとし
て出力する。これらの対数軟出力SLM,BLMは、外
部情報算出回路163、振幅調整及びクリップ回路16
4、及び、硬判定回路165に供給される。

【0548】受信値又は事前確率情報分離回路162
は、受信データ及び遅延用記憶回路155から出力さ
れ、所定の遅延が施された遅延受信データDADから、
受信値又は事前確率情報を分離して取り出すものであ
る。受信値又は事前確率情報分離回路162は、制御回
路60から供給される受信値形式情報CRTYと、符号
情報生成回路151から供給される入力ビット数情報I
Nとに基づいて、入力した遅延受信データDADを分離
する。

【0549】具体的には、受信値又は事前確率情報分離
回路162は、例えば図43に示すように、4つのセレ
クタ341,342,343,344を有するものとし
て実現することができる。

【0550】セレクタ341は、入力ビット数情報IN
に基づいて、遅延受信データDADのうちの遅延受信デ
ータDAD3,DAD4のうち、いずれか一方を選択す
る。具体的には、セレクタ341は、要素符号化器に対
する入力ビット数が“1”であった場合には、遅延受信
データDAD4を選択する。セレクタ341は、選択し
たデータを遅延受信データDASとして出力する。

【0551】セレクタ342は、受信値形式情報CRT
Yに基づいて、遅延受信データDADのうちの遅延受信
データDAD0と、セレクタ341から供給される遅延
受信データDASとのうち、いずれか一方を選択する。
具体的には、セレクタ342は、受信値形式情報CRT
Yが外部情報を示すものであった場合には、遅延受信デ
ータDAD0を選択する。セレクタ342は、選択した
データを遅延受信データPD0として出力する。

【0552】セレクタ343は、受信値形式情報CRT
Yに基づいて、遅延受信データDADのうちの遅延受信
データDAD1,DAD4のうち、いずれか一方を選択
する。具体的には、セレクタ343は、受信値形式情報
CRTYが外部情報を示すものであった場合には、遅延
受信データDAD1を選択する。セレクタ343は、選
択したデータを遅延受信データPD1として出力する。

【0553】セレクタ344は、受信値形式情報CRT
Yに基づいて、遅延受信データDADのうちの遅延受信
データDAD2,DAD5のうち、いずれか一方を選択
する。具体的には、セレクタ344は、受信値形式情報
CRTYが外部情報を示すものであった場合には、遅延
受信データDAD2を選択する。セレクタ344は、選
択したデータを遅延受信データPD2として出力する。

【0554】このような受信値又は事前確率情報分離回
路162は、入力した遅延受信データDADのうち、遅
延受信データDAD0,DAD1,DAD2,DAD3
を束ね、いわゆるオフセットバイナリ(offset binar
y)表記とされる遅延受信値DRCとして出力するとと
もに、遅延受信データDAS,DAD4,DAD5を束
ね、遅延事前確率情報DAPとして出力するとともに、
遅延受信データPD0,PD1,PD2を束ね、遅延外
部情報DEXとして出力する。遅延受信値DRCは、外
部情報算出回路163及び硬判定回路165に供給さ
れ、遅延事前確率情報DAPは、外部情報算出回路16
3に供給され、遅延外部情報DEXは、そのまま、遅延
外部情報SDEXとしてセレクタ1202に供給され
る。

【0555】外部情報算出回路163は、軟出力算出回
路161から供給される対数軟出力SLM又は対数軟出
力BLMと、受信値又は事前確率情報分離回路162か
ら供給される遅延受信値DRC又は遅延事前確率情報D
APとを用いて、外部情報OEを算出する。

【0556】具体的には、外部情報算出回路163は、
例えば図44に示すように、情報ビットに対する外部情
報を算出する情報ビット外部情報算出回路350と、情
報シンボルに対する外部情報を算出する情報シンボル外
部情報算出回路351と、符号に対する外部情報を算出
する符号外部情報算出回路352と、2つのセレクタ3
53,354とを有するものとして実現することができ
る。

【0557】情報ビット外部情報算出回路350は、例
えば3つの外部情報算出セル回路3551,3552,3
553を有する。これらの外部情報算出セル回路35
1,3552,3553は、それぞれ、実質的には、対
数軟出力BLMと遅延事前確率情報DAPとの差分をと
る図示しない差分器から構成される。

【0558】外部情報算出セル回路3551は、対数軟
出力BLMのうちの対数軟出力BLM0と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP0との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報EX0として出力する。

【0559】外部情報算出セル回路3552は、対数軟
出力BLMのうちの対数軟出力BLM1と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP1との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報EX1として出力する。

【0560】外部情報算出セル回路3553は、対数軟
出力BLMのうちの対数軟出力BLM2と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP2との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報EX2として出力する。

【0561】このような情報ビット外部情報算出回路3
50は、例えば3系統の外部情報EX0,EX1,EX
2をビット単位で算出し、これらの外部情報EX0,E
X1,EX2を束ねて外部情報EXBとしてセレクタ3
53に供給する。

【0562】情報シンボル外部情報算出回路351は、
例えば4つの外部情報算出セル回路3561,3562
3563,3564と、正規化回路357とを有する。こ
れらの各部のうち、外部情報算出セル回路3561,3
562,3563,3564は、それぞれ、外部情報算出
セル回路3551,3552,3553と同様に、実質的
には、対数軟出力SLMと遅延事前確率情報DAPとの
差分をとる図示しない差分器から構成される。

【0563】外部情報算出セル回路3561は、対数軟
出力SLMのうちの対数軟出力SLM0と、所定の値M
を有するデータとの差分を算出し、この差分値に対し
て、振幅調整及びクリッピングを施した後、外部情報E
D0として正規化回路357に供給する。

【0564】外部情報算出セル回路3562は、対数軟
出力SLMのうちの対数軟出力SLM1と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP0との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ED1として正規化回路3
57に供給する。

【0565】外部情報算出セル回路3563は、対数軟
出力SLMのうちの対数軟出力SLM2と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP1との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ED2として正規化回路3
57に供給する。

【0566】外部情報算出セル回路3564は、対数軟
出力SLMのうちの対数軟出力SLM3と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP2との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ED3として正規化回路3
57に供給する。

【0567】正規化回路357は、後述するように、外
部情報算出セル回路3561,3562,3563,35
4により算出された外部情報ED0,ED1,ED
2,ED3の分布の偏りを是正し且つ情報量を削減する
ための正規化を行う。具体的には、正規化回路357
は、外部情報算出セル回路3561,3562,35
3,3564により算出された外部情報ED0,ED
1,ED2,ED3のうち、最大値を有するものを、例
えば“0”といった所定の値に合わせるように、外部情
報ED0,ED1,ED2,ED3のそれぞれに対して
所定の値を加算した後、必要なダイナミックレンジに応
じてクリッピングを行い、さらに、ある1つのシンボル
に対する外部情報の値を、他の全てのシンボルに対する
外部情報の値から差分するような正規化を行う。正規化
回路357は、正規化後の外部情報を外部情報EX0,
EX1,EX2として出力する。

【0568】このような情報シンボル外部情報算出回路
351は、例えば3系統の外部情報EX0,EX1,E
X2をシンボル単位で算出し、これらの外部情報EX
0,EX1,EX2を束ねて外部情報EXSとしてセレ
クタ353に供給する。

【0569】符号外部情報算出回路352は、例えば3
つの外部情報算出セル回路3581,3582,3583
を有する。これらの外部情報算出セル回路3581,3
582,3583は、それぞれ、外部情報算出セル回路3
551,3552,3553と同様に、実質的には、対数
軟出力BLMと遅延受信値DRCとの差分をとる図示し
ない差分器から構成される。

【0570】外部情報算出セル回路3581は、対数軟
出力BLMのうちの対数軟出力BLM0と、遅延受信値
DRCのうちの遅延受信値APS0との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、さらにオフセットバイナリ表記変換等を施した後、
外部情報EX0として出力する。

【0571】外部情報算出セル回路3582は、対数軟
出力BLMのうちの対数軟出力BLM1と、遅延受信値
DRCのうちの遅延受信値APS1との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、さらにオフセットバイナリ表記変換等を施した後、
外部情報EX1として出力する。

【0572】外部情報算出セル回路3583は、対数軟
出力BLMのうちの対数軟出力BLM2と、遅延受信値
DRCのうちの遅延受信値APS2との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、オフセットバイナリ表記変換等を施した後、外部情
報EX2として出力する。

【0573】このような符号外部情報算出回路352
は、例えば3系統の外部情報EX0,EX1,EX2を
算出し、これらの外部情報EX0,EX1,EX2を束
ねて外部情報EXCとしてセレクタ354に供給する。

【0574】セレクタ353は、事前確率情報形式情報
CAPPに基づいて、情報ビット外部情報算出回路35
0から供給される外部情報EXBと、情報シンボル外部
情報算出回路351から供給される外部情報EXSとの
うち、いずれか一方を選択する。具体的には、セレクタ
353は、事前確率情報形式情報CAPPがシンボル単
位であることを示すものであった場合には、外部情報E
XSを選択する。セレクタ353は、選択して得られた
外部情報ESをセレクタ354に供給する。

【0575】セレクタ354は、出力データ選択制御信
号CITMに基づいて、セレクタ353から供給される
外部情報ESと、符号外部情報算出回路352から供給
される外部情報EXCとのうち、いずれか一方を選択す
る。具体的には、セレクタ354は、出力データ選択制
御信号CITMが符号に対する情報を出力する旨を示す
ものであった場合には、外部情報EXCを選択する。セ
レクタ354は、選択して得られた外部情報OEを外部
に出力する。

【0576】このような外部情報算出回路163は、入
力した対数軟出力SLM又は対数軟出力BLMと、遅延
受信値DCR又は遅延事前確率情報DAPとを用いて、
外部情報OEを算出し、この外部情報OEを、そのま
ま、外部情報SOEとしてセレクタ1201に供給す
る。

【0577】振幅調整及びクリップ回路164は、図示
しないが、シンボル単位の対数軟出力SLMの振幅を調
整するとともに所定のダイナミックレンジにクリップす
る回路と、ビット単位の対数軟出力BLMの振幅を調整
するとともに所定のダイナミックレンジにクリップする
回路とを有する。このとき、振幅調整及びクリップ回路
164は、外部から供給される出力データ選択制御信号
CITMと、制御回路60から供給される事前確率情報
形式情報CAPPとに基づいて、対数軟出力SLM,B
LMのそれぞれの振幅を調整するとともに所定のダイナ
ミックレンジにクリップしたデータのうち、いずれか一
方を、振幅調整後の対数軟出力OLとして出力する。こ
の対数軟出力OLは、そのまま、軟出力SOLとしてセ
レクタ1201に供給される。

【0578】硬判定回路165は、復号値である対数軟
出力SLM,BLMを硬判定するとともに、遅延受信値
DRCを硬判定する。このとき、硬判定回路165は、
外部から供給される出力データ選択制御信号CITM
と、制御回路60から供給される受信値形式情報CRT
Y、事前確率情報形式情報CAPP及び信号点配置情報
CSIGとに基づいて、対数軟出力SLM,BLM及び
遅延受信値DRCを硬判定する。なお、ここでは、符号
化装置1がTTCMやSCTCMによる符号化を行うも
のであった場合には、この符号化装置1は、8PSK変
調方式による変調を行うものとし、信号点配置情報CS
IGは、8系統の信号点配置情報CSIG0,CSIG
1,CSIG2,CSIG3,CSIG4,CSIG
5,CSIG6,CSIG7からなるものとする。

【0579】具体的には、硬判定回路165は、例えば
図45に示すように、インバータ360と、値が最小で
あるシンボルを算出する最小シンボル算出回路361
と、後述するセレクタ369による選択動作を制御する
ための制御信号を生成する選択用制御信号生成回路36
8と、セレクタ369,371と、符号化装置1がTT
CMやSCTCMによる符号化を行うものであった場合
におけるI/Q値のデマッピングを行うI/Qデマップ
回路370とを有するものとして実現することができ
る。

【0580】インバータ360は、軟出力算出回路16
1から供給され、2の補数表記とされる対数軟出力BL
Mのうち、所定のビット群を反転し、復号ビット硬判定
情報BHDとして出力する。

【0581】最小シンボル算出回路361は、例えば、
3つの比較回路362,364,366と、3つのセレ
クタ363,365,367とを有するものとして実現
することができる。

【0582】比較回路362は、軟出力算出回路161
から供給され、ストレートバイナリ表記とされる対数軟
出力SLMのうち、対数軟出力SLM0,SLM1の大
小関係を比較する。比較回路362は、求めた大小関係
を示す制御信号SL0をセレクタ367に供給するとと
もに、選択用の制御信号としてセレクタ363に供給す
る。

【0583】セレクタ363は、比較回路362から供
給される制御信号SL0に基づいて、対数軟出力SLM
0,SLM1のうち、値が小さいものを選択する。セレ
クタ363は、選択して得られたデータSSL0を比較
回路366に供給する。

【0584】比較回路364は、軟出力算出回路161
から供給される対数軟出力SLMのうち、対数軟出力S
LM2,SLM3の大小関係を比較する。比較回路36
4は、求めた大小関係を示す制御信号SL1をセレクタ
367に供給するとともに、選択用の制御信号としてセ
レクタ365に供給する。

【0585】セレクタ365は、比較回路364から供
給される制御信号SL1に基づいて、対数軟出力SLM
2,SLM3のうち、値が小さいものを選択する。セレ
クタ365は、選択して得られたデータSSL1を比較
回路366に供給する。

【0586】比較回路366は、セレクタ363から供
給されるデータSSL0と、セレクタ365から供給さ
れるデータSSL1との大小関係を比較する。比較回路
366は、求めた大小関係を示す制御信号SEL1を選
択用の制御信号としてセレクタ367に供給する。

【0587】セレクタ367は、比較回路366から供
給される制御信号SEL1に基づいて、比較回路362
から供給される制御信号SL0と、比較回路364から
供給される制御信号SL1とのうち、いずれか一方を選
択する。具体的には、セレクタ367は、データSSL
0の値がデータSSL1の値よりも大きい場合には、制
御信号SL1を選択する。セレクタ367は、選択して
得られたデータを制御信号SEL0として出力する。

【0588】このような最小シンボル算出回路361
は、シンボル単位の対数軟出力SLMのうち、値が最小
であるものを算出し、制御信号SEL0,SEL1を束
ねた復号シンボル硬判定情報SHDとして、セレクタ3
69に供給する。

【0589】選択用制御信号生成回路368は、外部か
ら供給される出力データ選択制御信号CITMと、制御
回路60から供給される事前確率情報形式情報CAPP
とに基づいて、セレクタ369による選択動作を制御す
るための制御信号AISを生成する。

【0590】セレクタ369は、選択用制御信号生成回
路368から供給される制御信号AISに基づいて、イ
ンバータ360から供給される復号ビット硬判定情報B
HDと、最小シンボル算出回路361から供給される復
号シンボル硬判定情報SHDとのうち、いずれか一方を
選択する。具体的には、セレクタ369は、制御信号A
ISが、情報シンボル又は情報ビットに対する情報を出
力する旨を出力データ選択制御信号CITMが示し、且
つ、シンボル単位である旨を事前確率情報形式情報CA
PPが示すものであった場合には、復号シンボル硬判定
情報SHDを選択する。セレクタ369は、選択したデ
ータを復号値硬判定情報DHD1として出力する。

【0591】硬判定回路165は、これらの各部によっ
て、復号ビット硬判定情報BHDと復号シンボル硬判定
情報SHDとを求め、セレクタ369により選択された
復号値硬判定情報DHD1を、復号値硬判定情報DHD
として出力する。この復号値硬判定情報DHDは、その
まま、復号値硬判定情報SDHとして外部に出力され
る。

【0592】なお、硬判定回路165は、復号ビット硬
判定情報BHDを求めるにあたって、インバータ360
を用いているが、これは、データの表記法に起因するも
のである。すなわち、復号ビット硬判定情報BHDは、
上述したように、2の補数表記とされる対数軟出力BL
Mを前提に求められるものである。そのため、硬判定回
路165は、インバータ360によって、対数軟出力B
LMのうち、所定のビット群、具体的には最上位ビット
を反転して得られた反転ビットを用いて判定することに
よって、ビット単位で算出した対数軟出力BLMを硬判
定することができる。

【0593】また、硬判定回路165において、I/Q
デマップ回路370は、例えば、デマッピング用のテー
ブルを記憶するルックアップテーブル372と、7個の
セレクタ373,374,375,376,377,3
79,380と、セレクタ379,380による選択動
作を制御するための制御信号を生成する選択用制御信号
生成回路378とを有するものとして実現することがで
きる。

【0594】ルックアップテーブル372は、受信値の
デマッピング用のテーブルを記憶する。具体的には、ル
ックアップテーブル372は、後述するように、I/Q
平面におけるI軸に対する境界値をテーブルとして記憶
する。ルックアップテーブル372は、オフセットバイ
ナリ表記とされる遅延受信値DRCのうち、同相成分に
対応する遅延受信値IRの値と、直交成分に対応する遅
延受信値QRの値との組み合わせに対応する境界値をテ
ーブルから読み出し、例えば4系統の境界値データBD
R0,BDR1,BDR2,BDR3として選択用制御
信号生成回路378に供給する。

【0595】セレクタ373は、遅延受信値QRに基づ
いて、信号点配置情報CSIG2,CSIG6のうち、
いずれか一方を選択する。具体的には、セレクタ373
は、遅延受信値QRが正値を示すものであった場合に
は、信号点配置情報CSIG2を選択する。セレクタ3
73は、選択したデータを信号点配置情報SSSS0と
してセレクタ380に供給する。

【0596】セレクタ374は、遅延受信値QRに基づ
いて、信号点配置情報CSIG3,CSIG5のうち、
いずれか一方を選択する。具体的には、セレクタ374
は、遅延受信値QRが正値を示すものであった場合に
は、信号点配置情報CSIG3を選択する。セレクタ3
74は、選択したデータを信号点配置情報SS0として
セレクタ376に供給する。

【0597】セレクタ375は、遅延受信値QRに基づ
いて、信号点配置情報CSIG1,CSIG7のうち、
いずれか一方を選択する。具体的には、セレクタ375
は、遅延受信値QRが正値を示すものであった場合に
は、信号点配置情報CSIG1を選択する。セレクタ3
75は、選択したデータを信号点配置情報SS1として
セレクタ376に供給する。

【0598】セレクタ376は、遅延受信値IRに基づ
いて、セレクタ374から供給される信号点配置情報S
S0と、セレクタ375から供給される信号点配置情報
SS1とのうち、いずれか一方を選択する。具体的に
は、セレクタ376は、遅延受信値IRが正値を示すも
のであった場合には、信号点配置情報SS1を選択す
る。セレクタ376は、選択したデータを信号点配置情
報SSS0としてセレクタ379に供給する。

【0599】セレクタ377は、遅延受信値IRに基づ
いて、所定の値Mを有するデータと、信号点配置情報C
SIG4とのうち、いずれか一方を選択する。具体的に
は、セレクタ377は、遅延受信値IRが正値を示すも
のであった場合には、所定の値Mを有するデータを選択
する。セレクタ377は、選択したデータを信号点配置
情報SSS1としてセレクタ379に供給する。

【0600】選択用制御信号生成回路378は、遅延受
信値QRと、ルックアップテーブル372から供給され
る境界値データBDR0,BDR1,BDR2,BDR
3とに基づいて、セレクタ379による選択動作を制御
するための制御信号SEL5を生成するとともに、セレ
クタ380による選択動作を制御するための制御信号S
EL6を生成する。

【0601】セレクタ379は、選択用制御信号生成回
路378から供給される制御信号SEL5に基づいて、
信号点配置情報SSS0,SSS1のうち、いずれか一
方を選択する。セレクタ379は、選択したデータを信
号点配置情報SSSS1としてセレクタ380に供給す
る。

【0602】セレクタ380は、選択用制御信号生成回
路378から供給される制御信号SEL6に基づいて、
信号点配置情報SSSS0,SSSS1のうち、いずれ
か一方を選択する。セレクタ380は、選択したデータ
を受信値硬判定情報IRHとしてセレクタ371に供給
する。

【0603】このようなI/Qデマップ回路370は、
符号化装置1がTTCMやSCTCMによる符号化を行
うものであった場合における受信値硬判定情報IRHを
求める。

【0604】さらに、硬判定回路165において、セレ
クタ371は、遅延受信値DCRのうちの所定のビット
群からなり、オフセットバイナリ表記の硬判定結果を示
す受信値硬判定情報BRHと、I/Qデマップ回路37
0から供給される受信値硬判定情報IRHとのうち、い
ずれか一方を選択する。具体的には、セレクタ371
は、符号化装置1がTTCMやSCTCMによる符号化
を行うものであることを受信値形式情報CRTYが示す
ものであった場合には、受信値硬判定情報IRHを選択
する。セレクタ371は、選択したデータを受信値硬判
定情報RHDとして出力する。この受信値硬判定情報R
HDは、そのまま、受信値硬判定情報SRHとして外部
に出力される。

【0605】なお、硬判定回路165は、受信値硬判定
情報BRHを求めるにあたって、上述した復号ビット硬
判定情報BHDを求める場合のようにビット反転処理を
行わないが、これは、データの表記法に起因するもので
ある。すなわち、受信値硬判定情報BRHは、上述した
ように、オフセットバイナリ表記とされる遅延受信値D
RCを前提に求められるものである。そのため、硬判定
回路165は、遅延受信値DRCのうちの所定のビット
群、具体的には最上位ビットを用いて判定することによ
って、遅延受信値DRCを硬判定することができる。

【0606】このような硬判定回路165は、復号値で
ある対数軟出力SLM,BLMを硬判定して復号値硬判
定情報SDHを求めるとともに、遅延受信値DRCを硬
判定して受信値硬判定情報SRHを求める。これらの復
号値硬判定情報SDH及び受信値硬判定情報SRHは、
それぞれ、復号値硬判定情報DHD及び受信値硬判定情
報RHDとして外部に出力され、必要に応じてモニタさ
れる。

【0607】以上説明した軟出力復号回路90は、軟入
力の復号受信値TSRを入力すると、Iγ算出回路15
6及びIγ分配回路157によって、受信値を受信する
毎に、対数尤度Iγを算出し、Iα算出回路158によ
って、対数尤度Iαを算出した後、全ての受信値を受信
すると、Iβ算出回路159によって、全ての時刻にお
ける各ステートについて、対数尤度Iβを算出する。そ
して、要素復号器50は、軟出力算出回路161によっ
て、算出した対数尤度Iα,Iβ及びIγを用いて、各
時刻における対数軟出力Iλを算出し、この対数軟出力
Iλを外部に出力するか、若しくは、外部情報算出回路
163に供給する。また、要素復号器50は、外部情報
算出回路163によって、各時刻における外部情報を算
出する。このように、要素復号器50は、復号受信値T
SRと外部情報又はインターリーブデータTEXTとを
用いて、Log−BCJRアルゴリズムを適用した軟出
力復号を行うことができる。特に、軟出力復号回路90
は、PCCC、SCCC、TTCM又はSCTCMにお
ける要素符号化器の符号構成に拘泥せず、任意の符号に
対する軟出力復号を行うことができる。

【0608】なお、軟出力復号回路90に関する各種特
徴については、後述する“5.”においてさらに説明す
る。

【0609】2−3 インターリーバの詳細 つぎに、インターリーバ100について詳述する。具体
的な構成の説明に先立って、インターリーバ100の基
本的な設計概念について説明する。

【0610】インターリーバ100は、後述するよう
に、インターリーブ処理及びデインターリーブ処理を行
うとともに、入力した受信値を遅延させることもでき
る。そのため、インターリーバ100は、入力した受信
値を遅延させるためのRAMと、入力したデータにイン
ターリーブを施すためのRAMとを備えるものとする。
なお、これらのRAMは、後述するように、実際には、
共用されるものであって、施すべきインターリーブの種
類を含む符号構成を示すモードに応じて切り替えられて
使用されるものである。

【0611】遅延用のRAMは、例えば図46に示すよ
うに、インターリーバ100が有する後述する制御回路
からは、バンクA,Bからなるデュアルポートの1つの
RAMに見えるように構成される。ここで、制御回路
は、このRAMに対するデータの書き込みに用いる書き
込みアドレスと、データの読み出しに用いる読み出しア
ドレスとによって、同時に偶数アドレス又は奇数アドレ
スにアクセスすることはできないものとする。インター
リーバ100においては、この遅延用のRAMを用いて
偶数長遅延させる場合には、例えば、0,1,2,3,
4,・・・,DL−2,DL−1,0,1,2,・・・
といった書き込みアドレスに基づいて、RAMにおける
各アドレスにデータが記憶される。そして、インターリ
ーバ100においては、例えば、1,2,3,4,5,
・・・,DL−1,0,1,2,3,・・・といった読
み出しアドレスに基づいて、RAMにおける各アドレス
からデータが読み出される。また、インターリーバ10
0は、奇数長遅延させる場合には、偶数長遅延させた出
力をレジスタ等に保持させることにより実現する。実際
には、遅延用のRAMは、例えば図47に示すように、
バンクA,Bのそれぞれの上位アドレス及び下位アドレ
ス用の複数個のRAMから構成される。そのため、イン
ターリーバ100においては、例えば図48に示すよう
に、制御回路により発生したアドレスを適切に変換して
各RAMに与える必要がある。なお、図47において、
アドレスの最上位ビットを反転させているのは、後述す
るように、複数のシンボルを入出力する際に、アドレス
の指定を簡易にするためである。

【0612】一方、インターリーブ用のRAMは、例え
ば図49に示すように、制御回路からは、バンクA,B
からなる2つのRAMに見えるように構成される。イン
ターリーバ100は、上述したように、インターリーブ
処理とデインターリーブ処理とを切り替えることができ
る。そこで、インターリーバ100においては、インタ
ーリーブ処理を行う場合には、通常、例えば0,1,
2,3,・・・といったようにカウントアップ、又は、
・・・,3,2,1,0といったようにカウントダウン
していくことにより発生されるシーケンシャルな書き込
みアドレスに基づいて、書き込み用のバンクAとしての
RAMにおける各アドレスにデータが記憶される。そし
て、インターリーバ100においては、ランダムな読み
出しアドレスに基づいて、読み出し用のバンクBとして
のRAMにおける各アドレスからデータが読み出され
る。一方、インターリーバ100においては、デインタ
ーリーブ処理を行う場合には、インターリーブ処理とは
逆に、ランダムな書き込みアドレスに基づいて、書き込
み用のバンクAとしてのRAMにおける各アドレスにデ
ータが記憶されるとともに、シーケンシャルな読み出し
アドレスに基づいて、読み出し用のバンクBとしてのR
AMにおける各アドレスからデータが読み出される。イ
ンターリーバ100においては、例えば図50に示すよ
うに、シーケンシャルな書き込みアドレスとランダムな
読み出しアドレスとに基づいて、バンクA,Bのそれぞ
れに用いるアドレスに変換し、各RAMに与えることに
なる。

【0613】つぎに、インターリーバ100から見たア
ドレス用記憶回路110に対する入出力について説明す
る。

【0614】アドレス用記憶回路110は、基本的に、
インターリーバ100から供給されるシーケンシャルな
アドレスデータIAAに基づいて、例えば3系統のラン
ダムなアドレスデータである読み出しアドレスデータA
DA0,ADA1,ADA2を出力するものとする。こ
のように、インターリーバ100に対して、アドレス用
記憶回路110から複数系統の読み出しアドレスデータ
ADAが与えられることによって、インターリーバ10
0は、最大で3シンボルのデータに対する複数種類のイ
ンターリーブを行うことができる。

【0615】例えば、インターリーバ100は、図51
(A)に示すように、1シンボルの入力データに対し
て、ランダムなインターリーブを施す場合には、アドレ
ス用記憶回路110からの3系統の読み出しアドレスデ
ータADA0,ADA1,ADA2のうち、読み出しア
ドレスデータADA0を用いて、インターリーブを行
う。なお、以下の説明では、ランダムなインターリーブ
をランダムインターリーブと称するものとする。

【0616】また、インターリーバ100は、同図
(B)に示すように、2シンボルの入力データに対し
て、ランダムインターリーブを施す場合には、アドレス
用記憶回路110からの3系統の読み出しアドレスデー
タADA0,ADA1,ADA2のうち、読み出しアド
レスデータADA0,ADA1を用いて、インターリー
ブを行う。

【0617】さらに、インターリーバ100は、同図
(C)に示すように、2シンボルの入力データに対し
て、互いに異なるアドレスに基づいて個別的にインター
リーブを施す場合には、アドレス用記憶回路110から
の3系統の読み出しアドレスデータADA0,ADA
1,ADA2のうち、読み出しアドレスデータADA
0,ADA1を用いて、インターリーブを行う。なお、
以下の説明では、このようなインターリーブをインライ
ン(inline)インターリーブと称するものとする。

【0618】さらにまた、インターリーバ100は、同
図(D)に示すように、2シンボルの入力データに対し
て、各ビットの組み合わせを保持するように、すなわ
ち、各シンボルに対して同一のアドレスに基づいたイン
ターリーブを施す場合には、アドレス用記憶回路110
からの3系統の読み出しアドレスデータADA0,AD
A1,ADA2のうち、読み出しアドレスデータADA
0,ADA1を用いて、インターリーブを行う。なお、
以下の説明では、このようなインターリーブをペアワイ
ズ(pair wise)インターリーブと称するものとする。

【0619】また、インターリーバ100は、同図
(E)に示すように、3シンボルの入力データに対し
て、ランダムインターリーブを施す場合には、アドレス
用記憶回路110からの3系統の読み出しアドレスデー
タADA0,ADA1,ADA2の全てを用いて、イン
ターリーブを行う。

【0620】さらに、インターリーバ100は、同図
(F)に示すように、3シンボルの入力データに対し
て、インラインインターリーブを施す場合には、アドレ
ス用記憶回路110からの3系統の読み出しアドレスデ
ータADA0,ADA1,ADA2の全てを用いて、イ
ンターリーブを行う。

【0621】さらにまた、インターリーバ100は、同
図(G)に示すように、3シンボルの入力データに対し
て、ペアワイズインターリーブを施す場合には、アドレ
ス用記憶回路110からの3系統の読み出しアドレスデ
ータADA0,ADA1,ADA2の全てを用いて、イ
ンターリーブを行う。

【0622】このように、インターリーバ100は、ア
ドレス用記憶回路110から与えられる複数系統の読み
出しアドレスデータADAを用いて、複数種類のインタ
ーリーブを行うことができる。なお、複数種類のインタ
ーリーブとは、当該インターリーブと逆の置換を行う複
数種類のデインターリーブを含むことは勿論である。イ
ンターリーバ100は、複数個のRAMを有し、インタ
ーリーブの種別に応じて、使用するRAMを適切に選択
して切り替えることによって、複数種類のインターリー
ブを実現する。

【0623】なお、複数のRAMの具体的な利用方法に
ついては後述する。

【0624】さて、このようなインターリーブ処理又は
デインターリーブ処理を行うことが可能であるインター
リーバ100は、例えば図52に示すように構成され
る。インターリーバ100は、アドレス発生等の各種処
理を行う制御回路400と、遅延アドレスを発生する遅
延アドレス発生回路401と、奇数長遅延を補償するた
めの奇数長遅延補償回路402と、入力したアドレスデ
ータをインターリーブ用のアドレスデータに変換するイ
ンターリーブアドレス変換回路403と、入力したアド
レスデータを遅延用のアドレスデータに変換する遅延ア
ドレス変換回路404と、後述する記憶回路4071
4072,・・・,40716に分配するアドレスデータ
を選択するアドレス選択回路405と、記憶回路407
1,4072,・・・,40716に分配するデータを選択
する入力データ選択回路406と、例えば16個の記憶
回路4071,4072,・・・,40716と、出力する
データを選択する出力データ選択回路408とを有す
る。

【0625】制御回路400は、後述する記憶回路40
1,4072,・・・,40716に対するデータの書き
込み及び/または読み出しを制御するものであって、セ
レクタ1205から供給されるインターリーブ開始位置
信号TISを入力すると、インターリーブ又はデインタ
ーリーブの際に用いる書き込みアドレスと読み出しアド
レスとを発生する。このとき、制御回路400は、外部
から供給されるインターリーブモード信号CDINと、
制御回路60から供給されるインターリーブ長情報CI
NL及びインターリーブ長だけ遅延すべき旨を示す動作
モード情報CBFとに基づいて、書き込みアドレスと読
み出しアドレスとを発生する。制御回路400は、発生
したシーケンシャルなアドレスデータである書き込みア
ドレスデータIWAをインターリーブアドレス変換回路
403に供給する。また、制御回路400は、発生した
シーケンシャルなアドレスデータIAAをアドレス用記
憶回路110に供給するとともに、インターリーブ長遅
延読み出しアドレスデータIRAとしてインターリーブ
アドレス変換回路403に供給する。

【0626】さらに、制御回路400は、後述するよう
に、制御回路60から供給される終結位置情報CNFT
と、終結期間情報CNFLと、終結ステート情報CNF
Dと、パンクチャ周期情報CNELと、パンクチャパタ
ーン情報CNEPとを入力すると、インターリーブ長情
報CINLに基づいて、インターリーバ無出力位置情報
CNOと、遅延インターリーブ開始位置信号CDSとを
生成するとともに、終結時刻情報CGTと、終結ステー
ト情報CGSと、消去位置情報CGEとを生成する。制
御回路400は、インターリーブ長分の時間の経過後
に、生成したこれらの情報を、それぞれ、インターリー
バ無出力位置情報INO、遅延インターリーブ開始位置
信号IDS、終結時刻情報IGTと、終結ステート情報
IGSと、消去位置情報IGEとして、フレームの先頭
に同期させてセレクタ12010に供給する。また、制御
回路400は、生成したインターリーバ無出力位置情報
CNOをアドレス選択回路405にも供給する。

【0627】なお、後述するが、制御回路400により
発生されたシーケンシャルなアドレスデータである書き
込みアドレスデータIWAは、インターリーブモード信
号CDINが、当該インターリーバ100がインターリ
ーブ処理を行う旨を指示するものであった場合には、記
憶回路4071,4072,・・・,40716に対するデ
ータの書き込みに用いるアドレスデータとなるが、イン
ターリーブモード信号CDINが、当該インターリーバ
100がデインターリーブ処理を行う旨を指示するもの
であった場合には、記憶回路4071,4072,・・
・,40716からのデータの読み出しに用いるアドレス
データとなる。同様に、制御回路400により発生され
たシーケンシャルなアドレスデータIAAは、インター
リーブモード信号CDINが、当該インターリーバ10
0がインターリーブ処理を行う旨を指示するものであっ
た場合には、記憶回路4071,4072,・・・,40
16からのデータの読み出しに用いるランダムなアドレ
スデータをアドレス用記憶回路110から読み出すため
のものとなるが、インターリーブモード信号CDIN
が、当該インターリーバ100がデインターリーブ処理
を行う旨を指示するものであった場合には、記憶回路4
071,4072,・・・,40716に対するデータの書
き込みに用いるランダムなアドレスデータをアドレス用
記憶回路110から読み出すためのものとなる。

【0628】また、制御回路400は、書き込みアドレ
スと読み出しアドレスとを発生する際には、図示しない
カウンタによりカウントアップしていくことによって、
シーケンシャルなアドレスデータを発生するが、書き込
みアドレス用のカウンタと、読み出しアドレス用のカウ
ンタとは、後述するが、個別に設けられるものである。

【0629】遅延アドレス発生回路401は、制御回路
60から供給されるインターリーブ長情報CINLに基
づいて、遅延用のアドレスデータを発生する。遅延アド
レス発生回路401は、発生した書き込み用のアドレス
データである遅延用書き込みアドレスデータDWAと、
読み出し用のアドレスデータである遅延用読み出しアド
レスデータDRAとを遅延アドレス変換回路404に供
給する。

【0630】奇数長遅延補償回路402は、奇数長遅延
を補償するために設けられるものである。すなわち、イ
ンターリーバ100は、上述したように、遅延を行う際
には2バンクのRAMを用いて構成される。そして、イ
ンターリーバ100は、後述するように、各バンクの間
で1タイムスロット毎にデータの書き込み及び読み出し
を切り替えることから、遅延長、すなわち、インターリ
ーブ長の半分のタイムスロット分のワード数のRAMを
2バンク用いることによって、データの遅延を実現する
ことができる。しかしながら、インターリーバ100
は、この場合には、遅延長が偶数長に限定されることに
なる。そこで、奇数長遅延補償回路402は、奇数長遅
延に対応するために設けられるものであって、制御回路
60から供給されるインターリーブ長情報CINLに基
づいて、偶数長遅延を行う場合には、データTDIに対
して、RAMによる遅延のみを行い、奇数長遅延を行う
場合には、データTDIに対して、RAMによる遅延長
−1分の遅延と、レジスタによる1タイムスロット分の
遅延を行うように、遅延の対象とするデータであるデー
タTDIを選択する。

【0631】具体的には、奇数長遅延補償回路402
は、データTDIが6系統のデータTDI0,TDI
1,TDI2,TDI3,TDI4,TDI5からなる
ものとすると、例えば図53に示すように、6個のレジ
スタ4101,4102,4103,4104,4105
4106と、6個のセレクタ4111,4112,41
3,4114,4115,4116とを有するものとして
実現することができる。

【0632】レジスタ4101は、データTDI0を入
力すると、このデータTDI0を1タイムスロット分だ
け保持する。レジスタ4101は、保持したデータDD
D0をセレクタ4111に供給する。

【0633】レジスタ4102は、データTDI1を入
力すると、このデータTDI1を1タイムスロット分だ
け保持する。レジスタ4102は、保持したデータDD
D1をセレクタ4112に供給する。

【0634】レジスタ4103は、データTDI2を入
力すると、このデータTDI2を1タイムスロット分だ
け保持する。レジスタ4103は、保持したデータDD
D2をセレクタ4113に供給する。

【0635】レジスタ4104は、データTDI3を入
力すると、このデータTDI3を1タイムスロット分だ
け保持する。レジスタ4104は、保持したデータDD
D3をセレクタ4114に供給する。

【0636】レジスタ4105は、データTDI4を入
力すると、このデータTDI4を1タイムスロット分だ
け保持する。レジスタ4105は、保持したデータDD
D4をセレクタ4115に供給する。

【0637】レジスタ4106は、データTDI5を入
力すると、このデータTDI5を1タイムスロット分だ
け保持する。レジスタ4106は、保持したデータDD
D5をセレクタ4116に供給する。

【0638】セレクタ4111は、インターリーブ長情
報CINLに基づいて、レジスタ4101から供給され
るデータDDD0と、データTDI0とのうち、いずれ
か一方を選択する。具体的には、セレクタ4111は、
インターリーブ長が偶数長であった場合には、データT
DI0を選択する。セレクタ4111は、選択したデー
タDS0を、データD0として入力データ選択回路40
6に供給する。なお、このセレクタ4111に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。

【0639】セレクタ4112は、インターリーブ長情
報CINLに基づいて、レジスタ4102から供給され
るデータDDD1と、データTDI1とのうち、いずれ
か一方を選択する。具体的には、セレクタ4112は、
インターリーブ長が偶数長であった場合には、データT
DI1を選択する。セレクタ4112は、選択したデー
タDS1を、データD1として入力データ選択回路40
6に供給する。なお、このセレクタ4112に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。

【0640】セレクタ4113は、インターリーブ長情
報CINLに基づいて、レジスタ4103から供給され
るデータDDD2と、データTDI2とのうち、いずれ
か一方を選択する。具体的には、セレクタ4113は、
インターリーブ長が偶数長であった場合には、データT
DI2を選択する。セレクタ4113は、選択したデー
タDS2を、データD2として入力データ選択回路40
6に供給する。なお、このセレクタ4113に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。

【0641】セレクタ4114は、インターリーブ長情
報CINLに基づいて、レジスタ4104から供給され
るデータDDD3と、データTDI3とのうち、いずれ
か一方を選択する。具体的には、セレクタ4114は、
インターリーブ長が偶数長であった場合には、データT
DI3を選択する。セレクタ4114は、選択したデー
タDS3を、データD3として入力データ選択回路40
6に供給する。なお、このセレクタ4114に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。

【0642】セレクタ4115は、インターリーブ長情
報CINLに基づいて、レジスタ4105から供給され
るデータDDD4と、データTDI4とのうち、いずれ
か一方を選択する。具体的には、セレクタ4115は、
インターリーブ長が偶数長であった場合には、データT
DI4を選択する。セレクタ4115は、選択したデー
タDS4を、データD4として入力データ選択回路40
6に供給する。なお、このセレクタ4115に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。

【0643】セレクタ4116は、インターリーブ長情
報CINLに基づいて、レジスタ4106から供給され
るデータDDD5と、データTDI5とのうち、いずれ
か一方を選択する。具体的には、セレクタ4116は、
インターリーブ長が偶数長であった場合には、データT
DI5を選択する。セレクタ4116は、選択したデー
タDS5を、データD5として入力データ選択回路40
6に供給する。なお、このセレクタ4116に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。

【0644】このような奇数長遅延補償回路402は、
データTDIを入力すると、偶数長遅延の場合には、デ
ータTDIをレジスタを通さないで出力し、奇数長遅延
の場合には、データTDIをレジスタにより1タイムス
ロットだけ保持してから出力する。

【0645】インターリーブアドレス変換回路403
は、外部から供給されるインターリーブモード信号CD
INと、制御回路60から供給されるインターリーバタ
イプ情報CINT及びインターリーブ長だけ遅延すべき
旨を示す動作モード情報CBFとに基づいて、制御回路
400から供給されるシーケンシャルなアドレスデータ
である書き込みアドレスデータIWA及びインターリー
ブ長遅延読み出しアドレスデータIRAと、アドレス用
記憶回路110から供給されるランダムなアドレスデー
タである読み出しアドレスデータADAとのうち、所望
のアドレスデータを選択し、インターリーブ用のアドレ
スデータに変換する。インターリーブアドレス変換回路
403は、変換して得られた例えば6系統のアドレスデ
ータAA0,BA0,AA1,BA1,AA2,BA2
をアドレス選択回路405に供給する。また、インター
リーブアドレス変換回路403は、入力した情報に基づ
いて、出力データ選択回路408における選択動作を指
示するための例えば4系統の制御信号IOBS,IOB
P0,IOBP1,IOBP2を生成し、これらの制御
信号を出力データ選択回路408に供給する。

【0646】遅延アドレス変換回路404は、遅延アド
レス発生回路401から供給される遅延用書き込みアド
レスデータDWAと、遅延用読み出しアドレスデータD
RAとのうち、所望のアドレスデータを選択し、遅延用
のアドレスデータに変換する。遅延アドレス変換回路4
04は、変換して得られた例えば2系統のアドレスデー
タDAA,DBAをアドレス選択回路405に供給す
る。また、遅延アドレス変換回路404は、入力した情
報に基づいて、出力データ選択回路408における選択
動作を指示するための例えば2系統の制御信号DOB
S,DOBPを生成し、これらの制御信号を出力データ
選択回路408に供給する。

【0647】アドレス選択回路405は、制御回路60
から供給されるインターリーバタイプ情報CINTと、
制御回路400から供給されるインターリーバ無出力位
置情報CNOとに基づいて、インターリーブアドレス変
換回路403から供給されるアドレスデータAA0,B
A0,AA1,BA1,AA2,BA2と、遅延アドレ
ス変換回路404から供給されるアドレスデータDA
A,DBAとのうち、記憶回路4071,4072,・・
・,40716に分配するアドレスデータを選択する。ア
ドレス選択回路405は、選択したアドレスデータAR
00,AR01,・・・,AR15を、それぞれ、記憶
回路4071,4072,・・・,40716に供給する。

【0648】また、アドレス選択回路405には、イン
ターリーバタイプ情報CINTと、インターリーバ無出
力位置情報CNOとの他に、図示しないが、制御回路4
00により生成され且つインターリーブアドレス変換回
路405を経て入力される制御信号であって、インター
リーブ又はデインターリーブを行う際における記憶回路
4071,4072,・・・,40716に対する書き込み
許可信号や書き込み用のバンクを示す信号と、遅延アド
レス変換回路404により生成される制御信号であっ
て、遅延を行う際における記憶回路4071,4072
・・・,40716に対する書き込み許可信号や書き込み
用のバンクを示す信号とが入力される。アドレス選択回
路405は、これらの情報に基づいて、記憶回路407
1,4072,・・・,40716に対する書き込み許可信
号XWEと、記憶回路4071,4072,・・・,40
16に対するクロック信号を阻止するためのクロック阻
止(clock inhibit)信号IHと、記憶回路4071,4
072,・・・,40716に対するデータの書き込みを
いわゆるパーシャルライト(partial write)として行
わせるためのパーシャルライト制御信号PWとを生成す
る。アドレス選択回路405は、これらの書き込み許可
信号XWE、クロック阻止信号IH及びパーシャルライ
ト制御信号PWを、記憶回路4071,4072,・・
・,40716に供給する。

【0649】入力データ選択回路406には、セレクタ
1204から供給される例えば3系統のデータTII
0,TII1,TII2がデータI0,I1,I2とし
て入力されるとともに、奇数長遅延補償回路402から
供給されるデータD0,D1,D2,D3,D4,D5
が入力される。入力データ選択回路406は、外部から
供給されるインターリーブモード信号CDINと、制御
回路60から供給されるインターリーバタイプ情報CI
NT及びインターリーバ入出力置換情報CIPTとに基
づいて、データI0,I1,I2,D0,D1,D2,
D3,D4,D5のうち、記憶回路4071,4072
・・・,40716に分配するデータを選択する。特に、
入力データ選択回路406は、入力したデータにインタ
ーリーブ又はデインターリーブを施す場合には、データ
I0,I1,I2を入力し、これらのデータI0,I
1,I2のうち、記憶回路4071,4072,・・・,
407 16に分配するデータを選択する。また、入力デー
タ選択回路406は、入力したデータを遅延させる場合
には、遅延用のデータD0,D1,D2,D3,D4,
D5を入力し、これらのデータD0,D1,D2,D
3,D4,D5のうち、記憶回路4071,4072,・
・・,40716に分配するデータを選択する。入力デー
タ選択回路406は、選択したデータIR00,IR0
1,・・・,IR15を、それぞれ、記憶回路40
1,4072,・・・,40716に供給する。

【0650】なお、この入力データ選択回路406は、
後述するように、複数シンボルに対してインターリーブ
を施す場合に、各シンボル間で相互に置換する機能を有
する。すなわち、入力データ選択回路406は、インタ
ーリーバ入出力置換情報CIPTに基づいて、入力した
データI0,I1,I2について、各シンボルの順序を
入れ替える機能を有する。

【0651】記憶回路4071,4072,・・・,40
16は、それぞれ、パーシャルライト機能を有するRA
Mの他、複数のセレクタ等を有する。記憶回路40
1,4072,・・・,40716は、それぞれ、アドレ
ス選択回路405から供給されるアドレスデータAR0
0,AR01,・・・,AR15により指定されたアド
レスに対して、入力データ選択回路406から供給され
るデータIR00,IR01,・・・,IR15を書き
込み、記憶する。そして、記憶回路4071,4072
・・・,40716は、それぞれ、アドレス選択回路40
5から供給されるアドレスデータAR00,AR01,
・・・,AR15により指定されたアドレスから、記憶
しているデータを読み出し、データOR00,OR0
1,・・・,OR15として出力データ選択回路408
に供給する。このとき、記憶回路4071,4072,・
・・,40716は、それぞれ、アドレス選択回路405
から供給される書き込み許可信号XWEに基づいて、デ
ータの書き込みを開始する。また、記憶回路4071
4072,・・・,40716は、それぞれ、クロック阻
止信号IHに基づいて、書き込み及び/又は読み出しを
含む一切の動作を停止することもできる。

【0652】さらに、記憶回路4071,4072,・・
・,40716は、それぞれ、パーシャルライト制御信号
PWに基づいて、パーシャルライト機能によるデータの
書き込みを行うこともできる。すなわち、通常のRAM
においては、その書き込み動作は、あるアドレスが指定
された場合に、このアドレスに対応するビット数分のメ
モリセルが選択され、これらの全てのメモリセルに情報
を一度に書き込むことにより行われる。一方、パーシャ
ルライトのRAMにおいては、その書き込み動作は、選
択された全てのメモリセルに情報を一度に書き込むもの
ではなく、アドレスにより選択されたメモリセルのう
ち、任意のビットのメモリセルにのみ書き込むことによ
り行われる。記憶回路4071,4072,・・・,40
16は、それぞれ、このようなパーシャルライト機能を
有するRAMを有しており、パーシャルライト制御信号
PWに基づいて、指定アドレスの一部分への情報の書き
込みを行うこともできる。

【0653】インターリーバ100は、これらの記憶回
路4071,4072,・・・,40716に対するデータ
の書き込み及び/又は読み出しを制御することによっ
て、インターリーブ処理及びデインターリーブ処理、並
びに、受信値の遅延処理を実現することができる。

【0654】具体的には、記憶回路4071,4072
・・・,40716は、それぞれ、例えば図54に示すよ
うに、インバータ420と、5つのセレクタ421,4
22,423,425,426と、パーシャルライト機
能付きのRAM424とを有するものとして実現するこ
とができる。なお、同図においては、記憶回路407と
総称する。また、同図においては、アドレス選択回路4
05から供給されるアドレスデータAR00,AR0
1,・・・,AR15をアドレスデータARと総称する
とともに、入力データ選択回路406から供給されるデ
ータIR00,IR01,・・・,IR15をデータI
Rと総称するものとし、さらに、出力データ選択回路4
08に供給するデータOR00,OR01,・・・,O
R15をデータORと総称するものとする。

【0655】インバータ420は、アドレスデータAR
の最上位ビットを入力し、この最上位ビットを反転す
る。インバータ420は、反転して得られた反転ビット
IARをセレクタ421に供給する。

【0656】セレクタ421は、アドレス選択回路40
5から供給されるパーシャルライト制御信号PWに基づ
いて、インバータ420から供給される反転ビットIA
Rと、値が“0”であるビットとのうち、いずれか一方
を選択し、1ビットのデータHPWとして出力する。具
体的には、セレクタ421は、パーシャルライト制御信
号PWが、パーシャルライト機能によるデータの書き込
みを指示するものであった場合には、反転ビットIAR
を選択する。このセレクタ421により選択されたデー
タHPWは、例えば8ビットにパラレル変換され、デー
タVIHとしてRAM424に供給される。

【0657】セレクタ422は、アドレス選択回路40
5から供給されるパーシャルライト制御信号PWに基づ
いて、アドレスデータARの最上位ビットと、値が
“0”であるビットとのうち、いずれか一方を選択し、
1ビットのデータLPWとして出力する。具体的には、
セレクタ422は、パーシャルライト制御信号PWが、
パーシャルライト機能によるデータの書き込みを指示す
るものであった場合には、アドレスデータARの最上位
ビットを選択する。このセレクタ422により選択され
たデータLPWは、例えば8ビットにパラレル変換さ
れ、データVILとしてRAM424に供給される。

【0658】セレクタ423には、データIRが上位ビ
ットと下位ビットとに分割されて入力される。例えば、
セレクタ423には、データIRが16ビットからなる
場合には、上位8ビットのデータIR[15:8]と、
下位8ビットのデータIR[7:0]が入力される。セ
レクタ423は、アドレス選択回路405から供給され
るパーシャルライト制御信号PWに基づいて、データI
Rの上位ビットと下位ビットとのうち、いずれか一方を
選択する。具体的には、セレクタ423は、パーシャル
ライト制御信号PWが、パーシャルライト機能によるデ
ータの書き込みを指示するものであった場合には、デー
タIRの下位ビットを選択する。このセレクタ423に
より選択されたデータIR1は、データIRの下位ビッ
トのデータIR0と束ねられ、データI(={IR1,
IR0})としてRAM424に供給される。

【0659】RAM424は、簡潔に言えば、アドレス
データARに基づいて、データIRの書き込み及びデー
タORの読み出しを行うものであるが、上述したよう
に、パーシャルライト機能を有することから、単純に、
アドレスデータAR及びデータIRを入力し、データO
Rを出力する構成とはなっていない。

【0660】RAM424には、アドレス選択回路40
5から供給される書き込み許可信号XWE及びクロック
阻止信号IHが供給される。RAM424は、書き込み
許可信号XWEが入力されると、データの書き込みが可
能な状態となる。RAM424には、アドレスデータA
Rの最上位ビットを除いたデータであるアドレスデータ
IAと、データVIH,VILとに基づいて、データI
(={IR1,IR0})が書き込まれる。また、RA
M424からは、アドレスデータIAと、データVI
H,VILとに基づいて、データOH,OLが読み出さ
れる。これらのデータOH,OLは、ともに、セレクタ
425,426に供給される。また、RAM424は、
クロック阻止信号IHが入力されると、書き込み及び/
又は読み出しを含む一切の動作を停止する。

【0661】なお、RAM424に対して入出力される
各データの詳細については後述するものとする。

【0662】セレクタ425は、セレクタ422から供
給されたデータLPWに所定の遅延が施されたデータL
PDに基づいて、RAM424から供給されるデータO
H,OLのうち、いずれか一方を選択し、データSOH
として出力する。具体的には、セレクタ425は、デー
タLPDが“0”であった場合には、データOHを選択
し、データLPDが“1”であった場合には、データO
Lを選択する。すなわち、セレクタ425は、パーシャ
ルライト機能によるデータの書き込み及び読み出しを考
慮し、アドレス方向で、上位ビットのデータ又は下位ビ
ットのデータのうちのいずれを出力すべきかを決定する
ために設けられるものである。

【0663】セレクタ426は、セレクタ422から供
給されたデータLPWに所定の遅延が施されたデータL
PDに基づいて、RAM424から供給されるデータO
H,OLのうち、いずれか一方を選択し、データSOL
として出力する。具体的には、セレクタ426は、デー
タLPDが“0”であった場合には、データOLを選択
し、データLPDが“1”であった場合には、データO
Hを選択する。すなわち、セレクタ426は、セレクタ
425と同様に、パーシャルライト機能によるデータの
書き込み及び読み出しを考慮し、アドレス方向で、上位
ビットのデータ又は下位ビットのデータのうちのいずれ
を出力すべきかを決定するために設けられるものであ
る。

【0664】なお、セレクタ425により選択されたデ
ータSOHと、セレクタ426により選択されたデータ
SOLとは、データOR(={SOH,SOL})とし
て、出力データ選択回路408に供給される。

【0665】このような記憶回路4071,4072,・
・・,40716は、それぞれ、アドレスデータAR0
0,AR01,・・・,AR15に基づいて、データI
R00,IR01,・・・,IR15の書き込み、及
び、データOR00,OR01,・・・,OR15の読
み出しを行う。

【0666】なお、記憶回路4071,4072,・・
・,40716は、それぞれ、上述したように、パーシャ
ルライト機能によるデータの書き込みを可能とするが、
これについては後述する。

【0667】出力データ選択回路408は、外部から供
給されるインターリーブモード信号CDINと、制御回
路60から供給されるインターリーバタイプ情報CIN
T及びインターリーバ入出力置換情報CIPTと、イン
ターリーブアドレス変換回路403から供給される制御
信号IOBS,IOBP0,IOBP1,IOBP2
と、遅延アドレス変換回路404から供給される制御信
号DOBS,DOBPとに基づいて、記憶回路40
1,4072,・・・,40716のそれぞれから供給さ
れるデータOR00,OR01,・・・,OR15のう
ち、出力すべきデータを選択する。出力データ選択回路
408は、入力したデータにインターリーブ又はデイン
ターリーブを施した場合には、選択したデータを、例え
ば3系統のインターリーバ出力データIIO0,IIO
1,IIO2として、それぞれ、セレクタ1207に供
給する。また、出力データ選択回路408は、入力した
データを遅延させた場合には、選択したデータを、例え
ば6系統のインターリーブ長遅延受信値IDO0,ID
O1,IDO2,IDO3,IDO4,IDO5とし
て、それぞれ、セレクタ1206に供給する。

【0668】なお、この出力データ選択回路408は、
後述するように、複数シンボルに対してデインターリー
ブを施す場合に、各シンボル間で相互に置換する機能を
有する。すなわち、出力データ選択回路408は、イン
ターリーバ入出力置換情報CIPTに基づいて、出力す
るインターリーバ出力データIIO0,IIO1,II
O2について、各シンボルの順序を入れ替える機能を有
する。

【0669】以上説明したインターリーバ100は、イ
ンターリーブ処理を行う場合には、制御回路400によ
り発生したシーケンシャルなアドレスデータである書き
込みアドレスデータIWAを用いて、アドレス選択回路
405によって、適切な記憶回路4071,4072,・
・・,40716にアドレスを分配するとともに、入力デ
ータ選択回路406によって、データI0,I1,I2
を適切な記憶回路4071,4072,・・・,40716
にアドレスを分配し、これらの記憶回路407 1,40
2,・・・,40716にデータを書き込む。一方、イ
ンターリーバ100は、制御回路400により発生した
シーケンシャルなアドレスデータIAAに基づいてアド
レス用記憶回路110から読み出されたランダムなアド
レスデータである読み出しアドレスデータADAを用い
て、アドレス選択回路405によって、適切な記憶回路
4071,4072,・・・,40716にアドレスを分配
し、記憶回路4071,4072,・・・,40716に記
憶されているデータを読み出す。そして、インターリー
バ100は、出力データ選択回路408によって、適切
な記憶回路4071,4072,・・・,40716から出
力されるデータを選択し、インターリーバ出力データI
IO0,IIO1,IIO2として出力する。このよう
にすることによって、インターリーバ100は、インタ
ーリーブ処理を行うことができる。

【0670】また、インターリーバ100は、デインタ
ーリーブ処理を行う場合には、制御回路400により発
生したシーケンシャルなアドレスデータIAAに基づい
てアドレス用記憶回路110から読み出されたランダム
なアドレスデータである読み出しアドレスデータADA
を用いて、アドレス選択回路405によって、適切な記
憶回路4071,4072,・・・,40716にアドレス
を分配するとともに、入力データ選択回路406によっ
て、データI0,I1,I2を適切な記憶回路40
1,4072,・・・,40716にアドレスを分配し、
これらの記憶回路4071,4072,・・・,40716
にデータを書き込む。一方、インターリーバ100は、
制御回路400により発生したシーケンシャルなアドレ
スデータである書き込みアドレスデータIWAを用い
て、アドレス選択回路405によって、適切な記憶回路
4071,4072,・・・,40716にアドレスを分配
し、記憶回路4071,4072,・・・,40716に記
憶されているデータを読み出す。そして、インターリー
バ100は、出力データ選択回路408によって、適切
な記憶回路4071,4072,・・・,40716から出
力されるデータを選択し、インターリーバ出力データI
IO0,IIO1,IIO2として出力する。このよう
にすることによって、インターリーバ100は、デイン
ターリーブ処理を行うことができる。

【0671】さらに、インターリーバ100は、入力し
たデータを遅延させる場合には、制御回路400により
発生した書き込みアドレスデータIWAを用いて、アド
レス選択回路405によって、適切な記憶回路40
1,4072,・・・,40716にアドレスを分配する
とともに、入力データ選択回路406によって、データ
D0,D1,D2,D3,D4,D5を適切な記憶回路
4071,4072,・・・,40716にアドレスを分配
し、これらの記憶回路4071,4072,・・・,40
16にデータを書き込む。一方、インターリーバ100
は、制御回路400により発生したシーケンシャルなア
ドレスデータであるインターリーブ長遅延読み出しアド
レスデータIRAを用いて、アドレス選択回路405に
よって、適切な記憶回路4071,4072,・・・,4
0716にアドレスを分配し、記憶回路4071,40
2,・・・,40716に記憶されているデータを読み
出す。そして、インターリーバ100は、出力データ選
択回路408によって、適切な記憶回路4071,40
2,・・・,40716から出力されるデータを選択
し、インターリーブ長遅延受信値IDO0,IDO1,
IDO2,IDO3,IDO4,IDO5として出力す
る。このようにすることによって、インターリーバ10
0は、入力したデータを遅延させることができる。

【0672】つぎに、インターリーバ100におけるR
AMの利用方法の具体例について説明する。

【0673】要素復号器50は、データ用のRAMとし
て、インターリーバ100における記憶回路4071
4072,・・・,40716のそれぞれが有する16個
のRAMを備え、アドレス用のRAMとして、アドレス
用記憶回路110が有する複数のRAMを備える。ここ
では、記憶回路4071,4072,・・・,40716
それぞれが有する16個のRAMは、16ビット×40
96ワードの記憶容量を有するものとし、アドレス用記
憶回路110は、14ビット×4096ワードの記憶容
量を有する6個のRAMを備えるものとする。また、記
憶回路4071,4072,・・・,40716におけるR
AMを、それぞれ、RAMD01,D02,・・・,D
16と称するとともに、アドレス用記憶回路110にお
けるRAMを、RAMAと称するものとする。

【0674】まず、1シンボルの入力データに対して、
ランダムインターリーブを施す例について説明する。こ
こでは、符号化装置1が、符号化率が“1/6以上”の
PCCCを行うものであり、入力されるデータの容量が
“16キロワード以下”であるものとする。

【0675】この場合、インターリーバ100は、1シ
ンボルのデータについてインターリーブを施すととも
に、6シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図55
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、12個のRAMD01,D0
2,D03,D04,D05,D06,D07,D0
8,D09,D10,D11,D12を遅延に用いると
ともに、同図(B)に示すように、残りの4つのRAM
D13,D14,D15,D16をインターリーブに用
いる。また、アドレス用のRAMとしては、同図(C)
に示すように、6個のRAMAのうち、任意の4つのR
AMAを用いればよい。したがって、インターリーバ1
00及びアドレス用記憶回路110は、同図(D)に示
すように、2つのRAMAを用いないことになる。

【0676】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0
1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。

【0677】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD01には、データD0,D1のうち、0乃至4キ
ロワード分のデータが書き込まれ、RAMD02には、
4乃至8キロワード分のデータが書き込まれる。また、
RAMD05,D06には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR04,AR
05に基づいて、入力データ選択回路406からデータ
IR04,IR05として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、データD2,D3のうち、0乃至4キロワード分の
データが書き込まれ、RAMD06には、4乃至8キロ
ワード分のデータが書き込まれる。さらに、RAMD0
9,D10には、それぞれ、アドレス選択回路405か
ら供給されるアドレスデータAR08,AR09に基づ
いて、入力データ選択回路406からデータIR08,
IR09として、遅延用のデータD4,D5が供給さ
れ、書き込まれる。このとき、RAMD09には、デー
タD4,D5のうち、0乃至4キロワード分のデータが
書き込まれ、RAMD10には、4乃至8キロワード分
のデータが書き込まれる。

【0678】これと同時に、RAMD03,D04,D
07,D08,D11,D12からは、それぞれ、記憶
しているデータが、データOR02,OR03,OR0
6,OR07,OR10,OR11として読み出され、
出力データ選択回路408に供給される。なお、データ
の読み出しは、データの書き込み時と同様に、アドレス
選択回路405から供給されるアドレスデータに基づい
て行われる。

【0679】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD03には、データD0,D1のうち、0
乃至4キロワード分のデータが書き込まれ、RAMD0
4には、4乃至8キロワード分のデータが書き込まれ
る。また、RAMD07,D08には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
06,AR07に基づいて、入力データ選択回路406
からデータIR06,IR07として、遅延用のデータ
D2,D3が供給され、書き込まれる。このとき、RA
MD07には、データD2,D3のうち、0乃至4キロ
ワード分のデータが書き込まれ、RAMD08には、4
乃至8キロワード分のデータが書き込まれる。さらに、
RAMD11,D12には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR10,AR
11に基づいて、入力データ選択回路406からデータ
IR10,IR11として、遅延用のデータD4,D5
が供給され、書き込まれる。このとき、RAMD11に
は、データD4,D5のうち、0乃至4キロワード分の
データが書き込まれ、RAMD12には、4乃至8キロ
ワード分のデータが書き込まれる。

【0680】これと同時に、RAMD01,D02,D
05,D06,D09,D10からは、それぞれ、記憶
しているデータが、データOR00,OR01,OR0
4,OR05,OR08,OR09として読み出され、
出力データ選択回路408に供給される。なお、データ
の読み出しは、データの書き込み時と同様に、アドレス
選択回路405から供給されるアドレスデータに基づい
て行われる。

【0681】また、RAMD13,D14,D15,D
16は、それぞれ、パーシャルライト制御信号PWに基
づいて、パーシャルライトのRAMとして機能し、擬似
的に8ビット×8192ワードの記憶容量を有するRA
Mとして作用する。

【0682】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD13には、データI0のうち、0乃至8キ
ロワード分のデータが書き込まれ、RAMD14には、
8乃至16キロワード分のデータが書き込まれる。

【0683】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。

【0684】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR15,IR16として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD15には、データI0のうち、0乃
至8キロワード分のデータが書き込まれ、RAMD16
には、8乃至16キロワード分のデータが書き込まれ
る。

【0685】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。

【0686】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“1
/6以上”のPCCCが行われ、データの容量が“16
キロワード以下”である1シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。

【0687】つぎに、2シンボルの入力データに対し
て、ランダムインターリーブを施す例について説明す
る。ここでは、符号化装置1が、符号化率が“1/3以
上”のSCCCを行うものであり、入力されるデータの
容量が“8キロワード以下”であるものとする。

【0688】この場合、インターリーバ100は、2シ
ンボルのデータについてインターリーブを施すととも
に、6シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図56
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、6個のRAMD01,D02,
D03,D04,D05,D07を遅延に用いるととも
に、同図(B)に示すように、8個のRAMD09,D
10,D11,D12,D13,D14,D15,D1
6をインターリーブに用いる。また、アドレス用のRA
Mとしては、同図(C)に示すように、6個のRAMA
のうち、任意の4つのRAMAを用いればよい。したが
って、インターリーバ100及びアドレス用記憶回路1
10は、同図(D)に示すように、2つのRAMD0
6,D08と、2つのRAMAとを用いないことにな
る。

【0689】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D09,D10,D13,D1
4を、上述したバンクA(A0)として用い、RAMD
03,D04,D07,D11,D12,D15,D1
6を、上述したバンクB(B0)として用いる。すなわ
ち、インターリーバ100は、RAMD01,D02,
D05,D09,D10,D13,D14に対してデー
タを書き込んでいる場合には、RAMD03,D04,
D07,D11,D12,D15,D16からデータを
読み出し、RAMD03,D04,D07,D11,D
12,D15,D16に対してデータを書き込んでいる
場合には、RAMD01,D02,D05,D09,D
10,D13,D14からデータを読み出す。

【0690】RAMD01には、アドレス選択回路40
5から供給されるアドレスデータAR00に基づいて、
入力データ選択回路406からデータIR00として、
遅延用のデータD0,D1が供給され、書き込まれる。
このとき、RAMD01には、0乃至4キロワード分の
データD0,D1が書き込まれる。また、RAMD05
には、アドレス選択回路405から供給されるアドレス
データAR04に基づいて、入力データ選択回路406
からデータIR04として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、0乃至4キロワード分のデータD2,D3が書き込
まれる。さらに、RAMD02には、アドレス選択回路
405から供給されるアドレスデータAR01に基づい
て、入力データ選択回路406からデータIR01とし
て、遅延用のデータD4,D5が供給され、書き込まれ
る。このとき、RAMD02には、0乃至4キロワード
分のデータD4,D5が書き込まれる。

【0691】これと同時に、RAMD03,D04,D
07からは、それぞれ、記憶しているデータが、データ
OR02,OR03,OR06として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。

【0692】同様に、RAMD03には、アドレス選択
回路405から供給されるアドレスデータAR02に基
づいて、入力データ選択回路406からデータIR02
として、遅延用のデータD0,D1が供給され、書き込
まれる。このとき、RAMD03には、0乃至4キロワ
ード分のデータD0,D1が書き込まれる。また、RA
MD07には、アドレス選択回路405から供給される
アドレスデータAR06に基づいて、入力データ選択回
路406からデータIR06として、遅延用のデータD
2,D3が供給され、書き込まれる。このとき、RAM
D07には、0乃至4キロワード分のデータD2,D3
が書き込まれる。さらに、RAMD04には、アドレス
選択回路405から供給されるアドレスデータAR03
に基づいて、入力データ選択回路406からデータIR
03として、遅延用のデータD4,D5が供給され、書
き込まれる。このとき、RAMD04には、0乃至4キ
ロワード分のデータD4,D5が書き込まれる。

【0693】これと同時に、RAMD01,D02,D
05からは、それぞれ、記憶しているデータが、データ
OR00,OR01,OR04として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。

【0694】また、RAMD09,D10,D11,D
12,D13,D14,D15,D16は、それぞれ、
パーシャルライト制御信号PWに基づいて、パーシャル
ライトのRAMとして機能し、擬似的に8ビット×81
92ワードの記憶容量を有するRAMとして作用する。

【0695】RAMD13には、アドレス選択回路40
5から供給されるアドレスデータAR12に基づいて、
入力データ選択回路406からデータIR12として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD13には、0乃至8キロワード
分のデータI0が書き込まれる。また、RAMD14に
も、RAMD13と同様に、アドレス選択回路405か
ら供給されるアドレスデータAR13に基づいて、入力
データ選択回路406からデータIR13として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD14には、0乃至8キロワード分の
データI0が書き込まれる。さらに、RAMD09に
は、アドレス選択回路405から供給されるアドレスデ
ータAR08に基づいて、入力データ選択回路406か
らデータIR08として、インターリーブ用のデータI
1が供給され、書き込まれる。このとき、RAMD09
には、0乃至8キロワード分のデータI1が書き込まれ
る。また、RAMD10にも、RAMD09と同様に、
アドレス選択回路405から供給されるアドレスデータ
AR09に基づいて、入力データ選択回路406からデ
ータIR09として、インターリーブ用のデータI1が
供給され、書き込まれる。このとき、RAMD10に
は、0乃至8キロワード分のデータI1が書き込まれ
る。

【0696】これと同時に、RAMD11,D15から
は、それぞれ、記憶しているデータが、データOR1
0,OR14として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD12,D16
からは、それぞれ、記憶しているデータが、データOR
11,OR15として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。

【0697】同様に、RAMD15には、アドレス選択
回路405から供給されるアドレスデータAR14に基
づいて、入力データ選択回路406からデータIR14
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD15には、0乃至8キ
ロワード分のデータI0が書き込まれる。また、RAM
D16にも、RAMD15と同様に、アドレス選択回路
405から供給されるアドレスデータAR15に基づい
て、入力データ選択回路406からデータIR15とし
て、インターリーブ用のデータI0が供給され、書き込
まれる。このとき、RAMD16には、0乃至8キロワ
ード分のデータI0が書き込まれる。さらに、RAMD
11には、アドレス選択回路405から供給されるアド
レスデータAR10に基づいて、入力データ選択回路4
06からデータIR10として、インターリーブ用のデ
ータI1が供給され、書き込まれる。このとき、RAM
D11には、0乃至8キロワード分のデータI1が書き
込まれる。また、RAMD12にも、RAMD11と同
様に、アドレス選択回路405から供給されるアドレス
データAR11に基づいて、入力データ選択回路406
からデータIR11として、インターリーブ用のデータ
I1が供給され、書き込まれる。このとき、RAMD1
2には、0乃至8キロワード分のデータI1が書き込ま
れる。

【0698】これと同時に、RAMD09,D13から
は、それぞれ、記憶しているデータが、データOR0
8,OR12として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD10,D14
からは、それぞれ、記憶しているデータが、データOR
09,OR13として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。

【0699】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“1
/3以上”のSCCCが行われ、データの容量が“8キ
ロワード以下”である2シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。

【0700】つぎに、2シンボルの入力データに対し
て、インラインインターリーブを施す例について説明す
る。ここでは、符号化装置1が、パンクチャされたSC
CCを行うものであり、入力されるデータの容量が“1
2キロワード以下”であるものとする。

【0701】この場合、インターリーバ100は、2シ
ンボルのデータについてインターリーブを施すととも
に、4シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図57
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、8個のRAMD01,D02,
D03,D04,D05,D06,D07,D08を遅
延に用いるとともに、同図(B)に示すように、8個の
RAMD09,D10,D11,D12,D13,D1
4,D15,D16をインターリーブに用いる。また、
アドレス用のRAMとしては、同図(C)に示すよう
に、6個のRAMAの全てを用いることになる。

【0702】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0
1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。

【0703】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD02は、同図(A)中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータD0,D1を記憶
し、残りの記憶領域には、データを記憶することはな
い。すなわち、RAMD01には、データD0,D1の
うち、0乃至4キロワード分のデータが書き込まれ、R
AMD02には、4乃至6キロワード分のデータが書き
込まれる。また、RAMD05,D06には、それぞ
れ、アドレス選択回路405から供給されるアドレスデ
ータAR04,AR05に基づいて、入力データ選択回
路406からデータIR04,IR05として、遅延用
のデータD2,D3が供給され、書き込まれる。このと
き、RAMD06は、同図(A)中斜線部に示すよう
に、RAMD02と同様に、ワード方向に半分の記憶領
域にのみデータD2,D3を記憶し、残りの記憶領域に
は、データを記憶することはない。すなわち、RAMD
05には、データD2,D3のうち、0乃至4キロワー
ド分のデータが書き込まれ、RAMD06には、4乃至
6キロワード分のデータが書き込まれる。

【0704】これと同時に、RAMD03,D04,D
07,D08からは、それぞれ、記憶しているデータ
が、データOR02,OR03,OR06,OR07と
して読み出され、出力データ選択回路408に供給され
る。このとき、RAMD04,D08は、それぞれ、同
図(A)中斜線部に示すように、ワード方向に半分の記
憶領域にのみデータを記憶しており、残りの記憶領域に
は、データが記憶されていない。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。

【0705】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD04は、同図(A)中斜線部に示すよう
に、ワード方向に半分の記憶領域にのみデータD0,D
1を記憶し、残りの記憶領域には、データを記憶するこ
とはない。すなわち、RAMD03には、データD0,
D1のうち、0乃至4キロワード分のデータが書き込ま
れ、RAMD04には、4乃至6キロワード分のデータ
が書き込まれる。また、RAMD07,D08には、そ
れぞれ、アドレス選択回路405から供給されるアドレ
スデータAR06,AR07に基づいて、入力データ選
択回路406からデータIR06,IR07として、遅
延用のデータD2,D3が供給され、書き込まれる。こ
のとき、RAMD08は、同図(A)中斜線部に示すよ
うに、RAMD04と同様に、ワード方向に半分の記憶
領域にのみデータD2,D3を記憶し、残りの記憶領域
には、データを記憶することはない。すなわち、RAM
D07には、データD2,D3のうち、0乃至4キロワ
ード分のデータが書き込まれ、RAMD08には、4乃
至6キロワード分のデータが書き込まれる。

【0706】これと同時に、RAMD01,D02,D
05,D06からは、それぞれ、記憶しているデータ
が、データOR00,OR01,OR04,OR05と
して読み出され、出力データ選択回路408に供給され
る。このとき、RAMD02,D06は、それぞれ、同
図(A)中斜線部に示すように、ワード方向に半分の記
憶領域にのみデータを記憶しており、残りの記憶領域に
は、データが記憶されていない。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。

【0707】また、RAMD09,D10,D11,D
12,D13,D14,D15,D16は、それぞれ、
パーシャルライト制御信号PWに基づいて、パーシャル
ライトのRAMとして機能し、擬似的に8ビット×81
92ワードの記憶容量を有するRAMとして作用する。

【0708】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD14は、同図(B)中斜線部に示すよう
に、ワード方向に半分の記憶領域にのみデータI0を記
憶し、残りの記憶領域には、データを記憶することはな
い。すなわち、RAMD13には、データI0のうち、
0乃至8キロワード分のデータが書き込まれ、RAMD
14には、8乃至12キロワード分のデータが書き込ま
れる。また、RAMD09,D10には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R08,AR09に基づいて、入力データ選択回路40
6からデータIR08,IR09として、インターリー
ブ用のデータI1が供給され、書き込まれる。このと
き、RAMD10は、同図(B)中斜線部に示すよう
に、RAMD14と同様に、ワード方向に半分の記憶領
域にのみデータI1を記憶し、残りの記憶領域には、デ
ータを記憶することはない。すなわち、RAMD09に
は、データI1のうち、0乃至8キロワード分のデータ
が書き込まれ、RAMD10には、8乃至12キロワー
ド分のデータが書き込まれる。

【0709】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD16は、
同図(B)中斜線部に示すように、ワード方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない。また、RAMD1
1,D12からは、それぞれ、記憶しているデータが、
データOR10,OR11として読み出され、2シンボ
ルのデータのうち、他の1系統のシンボルデータとし
て、出力データ選択回路408に供給される。このと
き、RAMD12は、同図(B)中斜線部に示すよう
に、RAMD16と同様に、ワード方向に半分の記憶領
域にのみデータを記憶しており、残りの記憶領域には、
データが記憶されていない。なお、データの読み出し
は、データの書き込み時と同様に、アドレス選択回路4
05から供給されるアドレスデータに基づいて行われ
る。

【0710】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR14,IR15として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD16は、同図(B)中斜線部に示す
ように、ワード方向に半分の記憶領域にのみデータI0
を記憶し、残りの記憶領域には、データを記憶すること
はない。すなわち、RAMD15には、データI0のう
ち、0乃至8キロワード分のデータが書き込まれ、RA
MD16には、8乃至12キロワード分のデータが書き
込まれる。また、RAMD11,D12には、それぞ
れ、アドレス選択回路405から供給されるアドレスデ
ータAR10,AR11に基づいて、入力データ選択回
路406からデータIR10,IR11として、インタ
ーリーブ用のデータI1が供給され、書き込まれる。こ
のとき、RAMD12は、同図(B)中斜線部に示すよ
うに、RAMD16と同様に、ワード方向に半分の記憶
領域にのみデータI1を記憶し、残りの記憶領域には、
データを記憶することはない。すなわち、RAMD11
には、データI1のうち、0乃至8キロワード分のデー
タが書き込まれ、RAMD12には、8乃至12キロワ
ード分のデータが書き込まれる。

【0711】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD14は、
同図(B)中斜線部に示すように、ワード方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない。また、RAMD0
9,D10からは、それぞれ、記憶しているデータが、
データOR08,OR09として読み出され、2シンボ
ルのデータのうち、他の1系統のシンボルデータとし
て、出力データ選択回路408に供給される。このと
き、RAMD10は、同図(B)中斜線部に示すよう
に、RAMD14と同様に、ワード方向に半分の記憶領
域にのみデータを記憶しており、残りの記憶領域には、
データが記憶されていない。なお、データの読み出し
は、データの書き込み時と同様に、アドレス選択回路4
05から供給されるアドレスデータに基づいて行われ
る。

【0712】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、パンクチャされ
たSCCCが行われ、データの容量が“12キロワード
以下”である2シンボルの入力データに対して、インラ
インインターリーブ及び遅延を施すことができる。

【0713】つぎに、2シンボルの入力データに対し
て、ペアワイズインターリーブを施す例について説明す
る。ここでは、符号化装置1がSCCCを行うものであ
るものとする。

【0714】この場合、インターリーバ100は、2シ
ンボルのデータについてインターリーブを施すととも
に、4シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図58
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、8個のRAMD01,D02,
D03,D04,D05,D06,D07D08を遅延
に用いるとともに、同図(B)に示すように、8個のR
AMD09,D10,D11,D12,D13,D1
4,D15,D16をインターリーブに用いる。また、
アドレス用のRAMとしては、同図(C)に示すよう
に、6個のRAMAのうち、任意の4つのRAMAを用
いればよい。したがって、インターリーバ100及びア
ドレス用記憶回路110は、同図(D)に示すように、
2つのRAMAを用いないことになる。

【0715】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0
1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。このとき、RAMD13,D14と、RAMD0
9,D10とは、同一のアドレスに基づいて動作し、R
AMD15,D16と、RAMD11,D12とは、同
一のアドレスに基づいて動作する。

【0716】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD01には、データD0,D1のうち、0乃至4キ
ロワード分のデータが書き込まれ、RAMD02には、
4乃至8キロワード分のデータが書き込まれる。また、
RAMD05,D06には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR04,AR
05に基づいて、入力データ選択回路406からデータ
IR04,IR05として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、データD2,D3のうち、0乃至4キロワード分の
データが書き込まれ、RAMD06には、4乃至8キロ
ワード分のデータが書き込まれる。

【0717】これと同時に、RAMD03,D04,D
07,D08からは、それぞれ、記憶しているデータ
が、データOR02,OR03,OR06,OR07と
して読み出され、出力データ選択回路408に供給され
る。なお、データの読み出しは、データの書き込み時と
同様に、アドレス選択回路405から供給されるアドレ
スデータに基づいて行われる。

【0718】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD03には、データD0,D1のうち、0
乃至4キロワード分のデータが書き込まれ、RAMD0
4には、4乃至8キロワード分のデータが書き込まれ
る。また、RAMD07,D08には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
06,AR07に基づいて、入力データ選択回路406
からデータIR06,IR07として、遅延用のデータ
D2,D3が供給され、書き込まれる。このとき、RA
MD07には、データD2,D3のうち、0乃至4キロ
ワード分のデータが書き込まれ、RAMD08には、4
乃至8キロワード分のデータが書き込まれる。

【0719】これと同時に、RAMD01,D02,D
05,D06からは、それぞれ、記憶しているデータ
が、データOR00,OR01,OR04,OR05と
して読み出され、出力データ選択回路408に供給され
る。なお、データの読み出しは、データの書き込み時と
同様に、アドレス選択回路405から供給されるアドレ
スデータに基づいて行われる。

【0720】また、RAMD09,D10,D11,D
12,D13,D14,D15,D16は、それぞれ、
パーシャルライト制御信号PWに基づいて、パーシャル
ライトのRAMとして機能し、擬似的に8ビット×81
92ワードの記憶容量を有するRAMとして作用する。

【0721】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD13には、データI0のうち、0乃至8キ
ロワード分のデータが書き込まれ、RAMD14には、
8乃至16キロワード分のデータが書き込まれる。ま
た、RAMD09,D10には、それぞれ、アドレス選
択回路405から供給されるアドレスデータAR08,
AR09に基づいて、入力データ選択回路406からデ
ータIR08,IR09として、インターリーブ用のデ
ータI1が供給され、書き込まれる。このとき、RAM
D09には、データI1のうち、0乃至8キロワード分
のデータが書き込まれ、RAMD10には、8乃至16
キロワード分のデータが書き込まれる。

【0722】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD11,D12
からは、それぞれ、記憶しているデータが、データOR
10,OR11として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。

【0723】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR14,IR15として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD15には、データI0のうち、0乃
至8キロワード分のデータが書き込まれ、RAMD16
には、8乃至16キロワード分のデータが書き込まれ
る。また、RAMD11,D12には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
10,AR11に基づいて、入力データ選択回路406
からデータIR10,IR11として、インターリーブ
用のデータI1が供給され、書き込まれる。このとき、
RAMD11には、データI1のうち、0乃至8キロワ
ード分のデータが書き込まれ、RAMD12には、8乃
至16キロワード分のデータが書き込まれる。

【0724】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD09,D10
からは、それぞれ、記憶しているデータが、データOR
08,OR09として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。

【0725】このようにすることによって、インターリ
ーバ100は、符号化装置1によりSCCCが行われた
2シンボルの入力データに対して、ペアワイズインター
リーブ及び遅延を施すことができる。

【0726】つぎに、3シンボルの入力データに対し
て、ランダムインターリーブを施す例について説明す
る。ここでは、符号化装置1が、符号化率が“1/3以
上”のSCCCを行うものであり、入力されるデータの
容量が“4キロワード以下”であるものとする。

【0727】この場合、インターリーバ100は、3シ
ンボルのデータについてインターリーブを施すととも
に、4シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図59
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、4つのRAMD01,D03,
D05,D07を遅延に用いるとともに、同図(B)に
示すように、12個のRAMD02,D04,D06,
D08,D09,D10,D11,D12,D13,D
14,D15,D16をインターリーブに用いる。ま
た、アドレス用のRAMとしては、同図(C)に示すよ
うに、6個のRAMAのうち、任意の3つのRAMAを
用いればよい。したがって、インターリーバ100及び
アドレス用記憶回路110は、同図(D)に示すよう
に、3つのRAMAを用いないことになる。

【0728】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0)として用い、
RAMD03,D04,D07,D08,D11,D1
2,D15,D16を、上述したバンクB(B0)とし
て用いる。すなわち、インターリーバ100は、RAM
D01,D02,D05,D06,D09,D10,D
13,D14に対してデータを書き込んでいる場合に
は、RAMD03,D04,D07,D08,D11,
D12,D15,D16からデータを読み出し、RAM
D03,D04,D07,D08,D11,D12,D
15,D16に対してデータを書き込んでいる場合に
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14からデータを読み出す。

【0729】RAMD01には、アドレス選択回路40
5から供給されるアドレスデータAR00に基づいて、
入力データ選択回路406からデータIR00として、
遅延用のデータD0,D1が供給され、書き込まれる。
このとき、RAMD01は、同図(A)中斜線部に示す
ように、ワード方向に半分の記憶領域にのみデータD
0,D1を記憶し、残りの記憶領域には、データを記憶
することはない。すなわち、RAMD01には、0乃至
2キロワード分のデータD0,D1が書き込まれる。ま
た、RAMD05には、アドレス選択回路405から供
給されるアドレスデータAR04に基づいて、入力デー
タ選択回路406からデータIR04として、遅延用の
データD2,D3が供給され、書き込まれる。このと
き、RAMD05は、同図(A)中斜線部に示すよう
に、RAMD01と同様に、ワード方向に半分の記憶領
域にのみデータD2,D3を記憶し、残りの記憶領域に
は、データを記憶することはない。すなわち、RAMD
05には、0乃至2キロワード分のデータD2,D3が
書き込まれる。

【0730】これと同時に、RAMD03,D07から
は、それぞれ、記憶しているデータが、データOR0
2,OR06として読み出され、出力データ選択回路4
08に供給される。このとき、RAMD03,D07
は、それぞれ、同図(A)中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータを記憶しており、
残りの記憶領域には、データが記憶されていない。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。

【0731】同様に、RAMD03には、アドレス選択
回路405から供給されるアドレスデータAR02に基
づいて、入力データ選択回路406からデータIR02
として、遅延用のデータD0,D1が供給され、書き込
まれる。このとき、RAMD03は、同図(A)中斜線
部に示すように、ワード方向に半分の記憶領域にのみデ
ータD2,D3を記憶し、残りの記憶領域には、データ
を記憶することはない。すなわち、RAMD03には、
0乃至2キロワード分のデータD0,D1が書き込まれ
る。また、RAMD07には、アドレス選択回路405
から供給されるアドレスデータAR06に基づいて、入
力データ選択回路406からデータIR06として、遅
延用のデータD2,D3が供給され、書き込まれる。こ
のとき、RAMD07は、同図(A)中斜線部に示すよ
うに、RAMD03と同様に、ワード方向に半分の記憶
領域にのみデータD2,D3を記憶し、残りの記憶領域
には、データを記憶することはない。すなわち、RAM
D07には、0乃至2キロワード分のデータD2,D3
が書き込まれる。

【0732】これと同時に、RAMD01,D05から
は、それぞれ、記憶しているデータが、データOR0
0,OR04として読み出され、出力データ選択回路4
08に供給される。このとき、RAMD01,D05
は、それぞれ、同図(A)中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータを記憶しており、
残りの記憶領域には、データが記憶されていない。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。

【0733】また、RAMD02,D04,D06,D
08,D09,D10,D11,D12,D13,D1
4,D15,D16は、それぞれ、パーシャルライトの
RAMとして機能せず、通常の記憶容量を有するRAM
として作用する。

【0734】RAMD13には、アドレス選択回路40
5から供給されるアドレスデータAR12に基づいて、
入力データ選択回路406からデータIR12として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD13は、同図(B)中斜線部に
示すように、ビット方向に半分の記憶領域にのみデータ
I0を記憶し、残りの記憶領域には、データを記憶しな
い、若しくは、同じデータI0を記憶する。また、RA
MD09には、アドレス選択回路405から供給される
アドレスデータAR08に基づいて、入力データ選択回
路406からデータIR08として、インターリーブ用
のデータI1,I2が供給され、書き込まれる。さら
に、RAMD14には、アドレス選択回路405から供
給されるアドレスデータAR13に基づいて、入力デー
タ選択回路406からデータIR13として、インター
リーブ用のデータI0が供給され、書き込まれる。この
とき、RAMD14は、同図(B)中斜線部に示すよう
に、RAMD13と同様に、ビット方向に半分の記憶領
域にのみデータI0を記憶し、残りの記憶領域には、デ
ータを記憶しない、若しくは、同じデータI0を記憶す
る。また、RAMD10には、アドレス選択回路405
から供給されるアドレスデータAR09に基づいて、入
力データ選択回路406からデータIR09として、イ
ンターリーブ用のデータI1,I2が供給され、書き込
まれる。さらにまた、RAMD06には、アドレス選択
回路405から供給されるアドレスデータAR05に基
づいて、入力データ選択回路406からデータIR05
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD06は、同図(B)中
斜線部に示すように、RAMD13と同様に、ビット方
向に半分の記憶領域にのみデータI0を記憶し、残りの
記憶領域には、データを記憶しない、若しくは、同じデ
ータI0を記憶する。また、RAMD02には、アドレ
ス選択回路405から供給されるアドレスデータAR0
1に基づいて、入力データ選択回路406からデータI
R01として、インターリーブ用のデータI1,I2が
供給され、書き込まれる。

【0735】これと同時に、RAMD11,D15から
は、それぞれ、記憶しているデータが、データOR1
0,OR14として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD15は、
同図(B)中斜線部に示すように、ビット方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない、若しくは、同じデー
タが記憶されている。また、RAMD11からは、2系
統のデータが出力されるが、これらのデータは、図示し
ないセレクタにより一方が選択され、出力データ選択回
路408に供給される。さらに、RAMD12,D16
からは、それぞれ、記憶しているデータが、データOR
11,OR15として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。このとき、RAMD1
6は、同図(B)中斜線部に示すように、RAMD15
と同様に、ビット方向に半分の記憶領域にのみデータを
記憶しており、残りの記憶領域には、データが記憶され
ていない、若しくは、同じデータが記憶されている。ま
た、RAMD12からは、2系統のデータが出力される
が、これらのデータは、図示しないセレクタにより一方
が選択され、出力データ選択回路408に供給される。
さらにまた、RAMD04,D08からは、それぞれ、
記憶しているデータが、データOR03,OR07とし
て読み出され、3シンボルのデータのうち、さらに他の
1系統のシンボルデータとして、出力データ選択回路4
08に供給される。このとき、RAMD08は、同図
(B)中斜線部に示すように、RAMD15と同様に、
ビット方向に半分の記憶領域にのみデータを記憶してお
り、残りの記憶領域には、データが記憶されていない、
若しくは、同じデータが記憶されている。また、RAM
D04からは、2系統のデータが出力されるが、これら
のデータは、図示しないセレクタにより一方が選択さ
れ、出力データ選択回路408に供給される。なお、デ
ータの読み出しは、データの書き込み時と同様に、アド
レス選択回路405から供給されるアドレスデータに基
づいて行われる。

【0736】同様に、RAMD15には、アドレス選択
回路405から供給されるアドレスデータAR14に基
づいて、入力データ選択回路406からデータIR14
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD15は、同図(B)中
斜線部に示すように、ビット方向に半分の記憶領域にの
みデータI0を記憶し、残りの記憶領域には、データを
記憶しない、若しくは、同じデータI0を記憶する。ま
た、RAMD11には、アドレス選択回路405から供
給されるアドレスデータAR10に基づいて、入力デー
タ選択回路406からデータIR10として、インター
リーブ用のデータI1,I2が供給され、書き込まれ
る。さらに、RAMD16には、アドレス選択回路40
5から供給されるアドレスデータAR15に基づいて、
入力データ選択回路406からデータIR15として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD16は、同図(B)中斜線部に
示すように、RAMD15と同様に、ビット方向に半分
の記憶領域にのみデータI0を記憶し、残りの記憶領域
には、データを記憶しない、若しくは、同じデータI0
を記憶する。また、RAMD12には、アドレス選択回
路405から供給されるアドレスデータAR11に基づ
いて、入力データ選択回路406からデータIR11と
して、インターリーブ用のデータI1,I2が供給さ
れ、書き込まれる。さらにまた、RAMD08には、ア
ドレス選択回路405から供給されるアドレスデータA
R07に基づいて、入力データ選択回路406からデー
タIR07として、インターリーブ用のデータI0が供
給され、書き込まれる。このとき、RAMD08は、同
図(B)中斜線部に示すように、RAMD15と同様
に、ビット方向に半分の記憶領域にのみデータI0を記
憶し、残りの記憶領域には、データを記憶しない、若し
くは、同じデータI0を記憶する。また、RAMD04
には、アドレス選択回路405から供給されるアドレス
データAR03に基づいて、入力データ選択回路406
からデータIR03として、インターリーブ用のデータ
I1,I2が供給され、書き込まれる。

【0737】これと同時に、RAMD11,D15から
は、それぞれ、記憶しているデータが、データOR1
0,OR14として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD15は、
同図(B)中斜線部に示すように、ビット方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない、若しくは、同じデー
タが記憶されている。また、RAMD11からは、2系
統のデータが出力されるが、これらのデータは、図示し
ないセレクタにより一方が選択され、出力データ選択回
路408に供給される。さらに、RAMD12,D16
からは、それぞれ、記憶しているデータが、データOR
11,OR15として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。このとき、RAMD1
6は、同図(B)中斜線部に示すように、RAMD15
と同様に、ビット方向に半分の記憶領域にのみデータを
記憶しており、残りの記憶領域には、データが記憶され
ていない、若しくは、同じデータが記憶されている。ま
た、RAMD12からは、2系統のデータが出力される
が、これらのデータは、図示しないセレクタにより一方
が選択され、出力データ選択回路408に供給される。
さらにまた、RAMD04,D08からは、それぞれ、
記憶しているデータが、データOR03,OR07とし
て読み出され、3シンボルのデータのうち、さらに他の
1系統のシンボルデータとして、出力データ選択回路4
08に供給される。このとき、RAMD08は、同図
(B)中斜線部に示すように、RAMD15と同様に、
ビット方向に半分の記憶領域にのみデータを記憶してお
り、残りの記憶領域には、データが記憶されていない、
若しくは、同じデータが記憶されている。また、RAM
D04からは、2系統のデータが出力されるが、これら
のデータは、図示しないセレクタにより一方が選択さ
れ、出力データ選択回路408に供給される。なお、デ
ータの読み出しは、データの書き込み時と同様に、アド
レス選択回路405から供給されるアドレスデータに基
づいて行われる。

【0738】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“1
/3以上”のSCCCが行われ、データの容量が“4キ
ロワード以下”である3シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。

【0739】つぎに、3シンボルの入力データに対し
て、インラインインターリーブを施す例について説明す
る。ここでは、符号化装置1が、符号化率が“2/3”
のSCTCMを行うものであり、入力されるデータの容
量が“16キロワード以下”であるものとする。

【0740】この場合、インターリーバ100は、3シ
ンボルのデータについてインターリーブを施すととも
に、6シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図60
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、6個のRAMD01,D02,
D03,D04,D05,D07を遅延に用いるととも
に、同図(B)に示すように、6個のRAMD09,D
11,D13,D14,D15,D16をインターリー
ブに用いる。また、アドレス用のRAMとしては、同図
(C)に示すように、6個のRAMAの全てを用いるこ
とになる。ただし、これらの6個のRAMAは、それぞ
れ、同図(C)中斜線部に示すように、ビット方向に1
4ビットの記憶領域を有するうち、13ビット分の記憶
領域のみを用いる。したがって、インターリーバ100
及びアドレス用記憶回路110は、同図(D)に示すよ
うに、4つのRAMD06,D08,D10,D12を
用いないことになる。

【0741】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D09,D13,D14を、上
述したバンクA(A0)として用い、RAMD03,D
04,D07,D11,D15,D16を、上述したバ
ンクB(B0)として用いる。すなわち、インターリー
バ100は、RAMD01,D02,D05,D09,
D13,D14に対してデータを書き込んでいる場合に
は、RAMD03,D04,D07,D11,D15,
D16からデータを読み出し、RAMD03,D04,
D07,D11,D15,D16に対してデータを書き
込んでいる場合には、RAMD01,D02,D05,
D09,D13,D14からデータを読み出す。

【0742】RAMD01には、アドレス選択回路40
5から供給されるアドレスデータAR00に基づいて、
入力データ選択回路406からデータIR00として、
遅延用のデータD0,D1が供給され、書き込まれる。
このとき、RAMD01には、0乃至4キロワード分の
データD0,D1が書き込まれる。また、RAMD05
には、アドレス選択回路405から供給されるアドレス
データAR04に基づいて、入力データ選択回路406
からデータIR04として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、0乃至4キロワード分のデータD2,D3が書き込
まれる。さらに、RAMD02には、アドレス選択回路
405から供給されるアドレスデータAR01に基づい
て、入力データ選択回路406からデータIR01とし
て、遅延用のデータD4,D5が供給され、書き込まれ
る。このとき、RAMD02には、0乃至4キロワード
分のデータD4,D5が書き込まれる。

【0743】これと同時に、RAMD03,D04,D
07からは、それぞれ、記憶しているデータが、データ
OR02,OR03,OR06として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。

【0744】同様に、RAMD03には、アドレス選択
回路405から供給されるアドレスデータAR02に基
づいて、入力データ選択回路406からデータIR02
として、遅延用のデータD0,D1が供給され、書き込
まれる。このとき、RAMD03には、0乃至4キロワ
ード分のデータD0,D1が書き込まれる。また、RA
MD07には、アドレス選択回路405から供給される
アドレスデータAR06に基づいて、入力データ選択回
路406からデータIR06として、遅延用のデータD
2,D3が供給され、書き込まれる。このとき、RAM
D07には、0乃至4キロワード分のデータD2,D3
が書き込まれる。さらに、RAMD04には、アドレス
選択回路405から供給されるアドレスデータAR03
に基づいて、入力データ選択回路406からデータIR
03として、遅延用のデータD4,D5が供給され、書
き込まれる。このとき、RAMD04には、0乃至4キ
ロワード分のデータD4,D5が書き込まれる。

【0745】これと同時に、RAMD01,D02,D
05からは、それぞれ、記憶しているデータが、データ
OR00,OR01,OR04として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。

【0746】また、RAMD09,D11,D13,D
14,D15,D16は、それぞれ、パーシャルライト
制御信号PWに基づいて、パーシャルライトのRAMと
して機能し、擬似的に8ビット×8192ワードの記憶
容量を有するRAMとして作用する。

【0747】RAMD13には、アドレス選択回路40
5から供給されるアドレスデータAR12に基づいて、
入力データ選択回路406からデータIR12として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD13には、0乃至8キロワード
分のデータI0が書き込まれる。また、RAMD09に
は、アドレス選択回路405から供給されるアドレスデ
ータAR08に基づいて、入力データ選択回路406か
らデータIR08として、インターリーブ用のデータI
1が供給され、書き込まれる。このとき、RAMD09
には、0乃至8キロワード分のデータI1が書き込まれ
る。さらに、RAMD14には、アドレス選択回路40
5から供給されるアドレスデータAR13に基づいて、
入力データ選択回路406からデータIR13として、
インターリーブ用のデータI2が供給され、書き込まれ
る。このとき、RAMD14には、0乃至8キロワード
分のデータI2が書き込まれる。

【0748】これと同時に、RAMD15からは、記憶
しているデータが、データOR14として読み出され、
3シンボルのデータのうち、1系統のシンボルデータと
して、出力データ選択回路408に供給される。また、
RAMD11からは、記憶しているデータが、データO
R10として読み出され、3シンボルのデータのうち、
他の1系統のシンボルデータとして、出力データ選択回
路408に供給される。さらに、RAMD16からは、
記憶しているデータが、データOR15として読み出さ
れ、3シンボルのデータのうち、さらに他の1系統のシ
ンボルデータとして、出力データ選択回路408に供給
される。なお、データの読み出しは、データの書き込み
時と同様に、アドレス選択回路405から供給されるア
ドレスデータに基づいて行われる。

【0749】同様に、RAMD15には、アドレス選択
回路405から供給されるアドレスデータAR14に基
づいて、入力データ選択回路406からデータIR14
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD15には、0乃至8キ
ロワード分のデータI0が書き込まれる。また、RAM
D11には、アドレス選択回路405から供給されるア
ドレスデータAR10に基づいて、入力データ選択回路
406からデータIR10として、インターリーブ用の
データI1が供給され、書き込まれる。このとき、RA
MD11には、0乃至8キロワード分のデータI1が書
き込まれる。さらに、RAMD16には、アドレス選択
回路405から供給されるアドレスデータAR15に基
づいて、入力データ選択回路406からデータIR15
として、インターリーブ用のデータI2が供給され、書
き込まれる。このとき、RAMD16には、0乃至8キ
ロワード分のデータI2が書き込まれる。

【0750】これと同時に、RAMD13からは、記憶
しているデータが、データOR12として読み出され、
3シンボルのデータのうち、1系統のシンボルデータと
して、出力データ選択回路408に供給される。また、
RAMD09からは、記憶しているデータが、データO
R08として読み出され、3シンボルのデータのうち、
他の1系統のシンボルデータとして、出力データ選択回
路408に供給される。さらに、RAMD14からは、
記憶しているデータが、データOR13として読み出さ
れ、3シンボルのデータのうち、さらに他の1系統のシ
ンボルデータとして、出力データ選択回路408に供給
される。なお、データの読み出しは、データの書き込み
時と同様に、アドレス選択回路405から供給されるア
ドレスデータに基づいて行われる。

【0751】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“2
/3”のSCTCMが行われ、データの容量が“16キ
ロワード以下”である3シンボルの入力データに対し
て、インラインインターリーブ及び遅延を施すことがで
きる。

【0752】つぎに、3シンボルの入力データに対し
て、ペアワイズインターリーブを施す例について説明す
る。ここでは、符号化装置1がTTCMを行うものであ
り、入力されるデータの容量が“32キロワード以下”
であるものとする。

【0753】この場合、インターリーバ100は、3シ
ンボルのデータについてインターリーブを施すととも
に、2シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図61
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、4つのRAMD01,D02,
D03,D04を遅延に用いるとともに、同図(B)に
示すように、12個のRAMD05,D06,D07,
D08,D09,D10,D11,D12,D13,D
14,D15,D16をインターリーブに用いる。ま
た、アドレス用のRAMとしては、同図(C)に示すよ
うに、6個のRAMAのうち、任意の4つのRAMAを
用いればよい。したがって、インターリーバ100及び
アドレス用記憶回路110は、同図(D)に示すよう
に、2つのRAMAを用いないことになる。

【0754】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0
1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。このとき、RAMD13,D14と、RAMD0
9,D10と、RAMD05,D06とは、同一のアド
レスに基づいて動作し、RAMD15,D16と、RA
MD11,D12と、RAMD07,D08とは、同一
のアドレスに基づいて動作する。

【0755】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD01には、データD0,D1のうち、0乃至4キ
ロワード分のデータが書き込まれ、RAMD02には、
4乃至8キロワード分のデータが書き込まれる。

【0756】これと同時に、RAMD03,D04から
は、それぞれ、記憶しているデータが、データOR0
2,OR03として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。

【0757】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD03には、データD0,D1のうち、0
乃至4キロワード分のデータが書き込まれ、RAMD0
4には、4乃至8キロワード分のデータが書き込まれ
る。

【0758】これと同時に、RAMD01,D02から
は、それぞれ、記憶しているデータが、データOR0
0,OR01として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。

【0759】また、RAMD05,D06,D07,D
08,D09,D10,D11,D12,D13,D1
4,D15,D16は、それぞれ、パーシャルライト制
御信号PWに基づいて、パーシャルライトのRAMとし
て機能し、擬似的に8ビット×8192ワードの記憶容
量を有するRAMとして作用する。

【0760】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD13には、データI0のうち、0乃至8キ
ロワード分のデータが書き込まれ、RAMD14には、
8乃至16キロワード分のデータが書き込まれる。ま
た、RAMD09,D10には、それぞれ、アドレス選
択回路405から供給されるアドレスデータAR08,
AR09に基づいて、入力データ選択回路406からデ
ータIR08,IR09として、インターリーブ用のデ
ータI1が供給され、書き込まれる。このとき、RAM
D09には、データI1のうち、0乃至8キロワード分
のデータが書き込まれ、RAMD10には、8乃至16
キロワード分のデータが書き込まれる。さらに、RAM
D05,D06には、それぞれ、アドレス選択回路40
5から供給されるアドレスデータAR04,AR05に
基づいて、入力データ選択回路406からデータIR0
4,IR05として、インターリーブ用のデータI2が
供給され、書き込まれる。このとき、RAMD05に
は、データI2のうち、0乃至8キロワード分のデータ
が書き込まれ、RAMD06には、8乃至16キロワー
ド分のデータが書き込まれる。

【0761】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD11,D12
からは、それぞれ、記憶しているデータが、データOR
10,OR11として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。さらに、RAMD0
7,D08からは、それぞれ、記憶しているデータが、
データOR06,OR07として読み出され、3シンボ
ルのデータのうち、さらに他の1系統のシンボルデータ
として、出力データ選択回路408に供給される。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。

【0762】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR14,IR15として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD15には、データI0のうち、0乃
至8キロワード分のデータが書き込まれ、RAMD16
には、8乃至16キロワード分のデータが書き込まれ
る。また、RAMD11,D12には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
10,AR11に基づいて、入力データ選択回路406
からデータIR10,IR11として、インターリーブ
用のデータI1が供給され、書き込まれる。このとき、
RAMD11には、データI1のうち、0乃至8キロワ
ード分のデータが書き込まれ、RAMD12には、8乃
至16キロワード分のデータが書き込まれる。さらに、
RAMD07,D08には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR06,AR
07に基づいて、入力データ選択回路406からデータ
IR06,IR07として、インターリーブ用のデータ
I2が供給され、書き込まれる。このとき、RAMD0
7には、データI2のうち、0乃至8キロワード分のデ
ータが書き込まれ、RAMD08には、8乃至16キロ
ワード分のデータが書き込まれる。

【0763】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD09,D10
からは、それぞれ、記憶しているデータが、データOR
08,OR09として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。さらに、RAMD0
5,D06からは、それぞれ、記憶しているデータが、
データOR04,OR05として読み出され、3シンボ
ルのデータのうち、さらに他の1系統のシンボルデータ
として、出力データ選択回路408に供給される。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。

【0764】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、TTCMが行わ
れ、データの容量が“32キロワード以下”である3シ
ンボルの入力データに対して、ペアワイズインターリー
ブ及び遅延を施すことができる。

【0765】以上のように、インターリーバ100は、
遅延用のRAMとインターリーブ用のRAMとを共用
し、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、使用するRAMを切り替え、適切な
RAMに対するデータの書き込み及び/又は読み出しを
行うことによって、複数種類のインターリーブ処理及び
遅延処理を行うことができ、各種符号の復号に利用する
ことができる。

【0766】なお、インターリーバ100に関する各種
特徴については、後述する“6.”においてさらに説明
する。

【0767】3. 要素復号器を連接して構成される復
号装置 つぎに、上述した要素復号器50を連接することにより
繰り返し復号を行うことができる復号装置3について説
明する。

【0768】上述したように、復号装置3は、要素復号
器50を複数連接することにより構成され、符号化装置
1によるPCCC、SCCC、TTCM及びSCTCM
による符号に対して、繰り返し復号を行うことができ
る。

【0769】復号装置3は、図62に示すように、要素
符号の数と少なくとも繰り返し復号の繰り返し回数Nと
の積、例えば、2×N個の要素復号器5011,5012
・・・,50N1,50N2とを備える。この復号装置3
は、無記憶通信路2上で発生したノイズの影響により軟
入力とされる受信値から繰り返し復号により復号データ
DECを求めることによって、符号化装置1における入
力データを推定するものである。この復号装置3におい
て、連続する2つの要素復号器5011,5012や、要素
復号器50N1,50N2は、それぞれ、当該復号装置3が
先に図3又は図5に示した復号装置3’,3’’を構成
する場合には、1回分の繰り返し復号を実現するもので
ある。すなわち、符号化装置1が先に図2に示した符号
化装置1’である場合には、要素復号器5011,5
12,・・・,50M1,50M2のうち、要素復号器50
i1で表されるものは、畳み込み符号化器12に対応して
備えられ、且つ、繰り返し回数i回目の復号処理を行う
ものを示し、要素復号器50i2で表されるものは、畳み
込み符号化器14に対応して備えられ、且つ、繰り返し
回数i回目の復号処理を行うものを示している。また、
符号化装置1が先に図4に示した符号化装置1’’であ
る場合には、要素復号器5011,5012,・・・,50
M1,50M2のうち、要素復号器50i1で表されるもの
は、内符号の符号化を行う畳み込み符号化器33に対応
して備えられ、且つ、繰り返し回数i回目の復号処理を
行うものを示し、要素復号器50i2で表されるものは、
外符号の符号化を行う畳み込み符号化器31に対応して
備えられ、且つ、繰り返し回数i回目の復号処理を行う
ものを示している。

【0770】具体的には、要素復号器5011には、受信
値Rと、事前確率情報としての外部情報又はインターリ
ーブデータEXTとが入力されるとともに、消去情報E
RS、事前確率情報消去情報EAP、終結時刻情報TN
P、終結ステート情報TNS、及び、インターリーブ開
始位置信号ILSが入力される。また、要素復号器50
11には、出力データ選択制御信号ITM及びインターリ
ーブモード信号DINが入力される。

【0771】要素復号器5011は、上述した処理を行う
ことにより得られた遅延受信値RNと軟出力INTとを
出力するとともに、次段消去位置情報ERSN、次段事
前確率情報消去情報EAPN、次段終結時刻情報TNP
N、次段終結ステート情報TNSN、及び、次段インタ
ーリーブ開始位置信号ILSNを出力する。このとき、
要素復号器5011は、復号装置3が先に図3に示した復
号装置3’であった場合には、インターリーブモード信
号DINに基づいて、インターリーバ100を、インタ
ーリーブ処理を行うものとして機能させる。また、要素
復号器5011は、復号装置3が先に図5に示した復号装
置3’’であった場合には、インターリーブモード信号
DINに基づいて、インターリーバ100を、デインタ
ーリーブ処理を行うものとして機能させる。さらに、要
素復号器5011は、出力データ選択制御信号ITMに基
づいて、軟出力復号回路90から出力される対数軟出力
Iλである軟出力SOL又は外部情報SOEのうちの一
方を選択することで、最終的に軟出力INTとして出力
されるデータを決定することができる。ここでは、軟出
力INTは、外部情報であるものとする。さらにまた、
要素復号器5011は、必要に応じて、復号値硬判定情報
DHD及び受信値硬判定情報RHDを出力することもで
きる。

【0772】また、要素復号器5012には、前段の要素
復号器5011から出力された遅延受信値RN、軟出力I
NT、次段消去位置情報ERSN、次段事前確率情報消
去情報EAPN、次段終結時刻情報TNPN、次段終結
ステート情報TNSN、及び、次段インターリーブ開始
位置信号ILSNが、それぞれ、受信値R、外部情報又
はインターリーブデータEXT、消去情報ERS、事前
確率情報消去情報EAP、終結時刻情報TNP、終結ス
テート情報TNS、及び、インターリーブ開始位置信号
ILSとして入力される。また、要素復号器5012
は、出力データ選択制御信号ITM及びインターリーブ
モード信号DINが入力される。

【0773】要素復号器5012は、要素復号器5011
同様に、上述した処理を行うことにより得られた遅延受
信値RNと軟出力INTとを出力するとともに、次段消
去位置情報ERSN、次段事前確率情報消去情報EAP
N、次段終結時刻情報TNPN、次段終結ステート情報
TNSN、及び、次段インターリーブ開始位置信号IL
SNを出力する。このとき、要素復号器5012は、復号
装置3が先に図3に示した復号装置3’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、デインターリーブ処理を行うもの
として機能させる。また、要素復号器5012は、復号装
置3が先に図5に示した復号装置3’’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、インターリーブ処理を行うものと
して機能させる。さらに、要素復号器5012は、出力デ
ータ選択制御信号ITMに基づいて、軟出力復号回路9
0から出力される対数軟出力Iλである軟出力SOL又
は外部情報SOEのうちの一方を選択することで、最終
的に軟出力INTとして出力されるデータを決定するこ
とができる。ここでは、軟出力INTは、外部情報であ
るものとする。さらにまた、要素復号器5012は、必要
に応じて、復号値硬判定情報DHD及び受信値硬判定情
報RHDを出力することもできる。

【0774】このような要素復号器5012は、遅延受信
値RN、軟出力INT、次段消去位置情報ERSN、次
段事前確率情報消去情報EAPN、次段終結時刻情報T
NPN、次段終結ステート情報TNSN、及び、次段イ
ンターリーブ開始位置信号ILSNを、それぞれ、図示
しない次段の要素復号器5021に出力する。

【0775】さらに、要素復号器50N1には、図示しな
い前段の要素復号器50N-12から出力された遅延受信値
RN、軟出力INT、次段消去位置情報ERSN、次段
事前確率情報消去情報EAPN、次段終結時刻情報TN
PN、次段終結ステート情報TNSN、及び、次段イン
ターリーブ開始位置信号ILSNが、それぞれ、受信値
R、外部情報又はインターリーブデータEXT、消去情
報ERS、事前確率情報消去情報EAP、終結時刻情報
TNP、終結ステート情報TNS、及び、インターリー
ブ開始位置信号ILSとして入力される。また、要素復
号器50N1には、出力データ選択制御信号ITM及びイ
ンターリーブモード信号DINが入力される。

【0776】要素復号器50N1は、要素復号器5011
同様に、上述した処理を行うことにより得られた遅延受
信値RNと軟出力INTとを出力するとともに、次段消
去位置情報ERSN、次段事前確率情報消去情報EAP
N、次段終結時刻情報TNPN、次段終結ステート情報
TNSN、及び、次段インターリーブ開始位置信号IL
SNを出力する。このとき、要素復号器50N1は、復号
装置3が先に図3に示した復号装置3’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、インターリーブ処理を行うものと
して機能させる。また、要素復号器50N1は、復号装置
3が先に図5に示した復号装置3’’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、デインターリーブ処理を行うもの
として機能させる。さらに、要素復号器50N1は、出力
データ選択制御信号ITMに基づいて、軟出力復号回路
90から出力される対数軟出力Iλである軟出力SOL
又は外部情報SOEのうちの一方を選択することで、最
終的に軟出力INTとして出力されるデータを決定する
ことができる。ここでは、軟出力INTは、外部情報で
あるものとする。さらにまた、要素復号器50N1は、必
要に応じて、復号値硬判定情報DHD及び受信値硬判定
情報RHDを出力することもできる。

【0777】そして、最終段の要素復号器50N2には、
前段の要素復号器50N1から出力された遅延受信値R
N、軟出力INT、次段消去位置情報ERSN、次段事
前確率情報消去情報EAPN、次段終結時刻情報TNP
N、次段終結ステート情報TNSN、及び、次段インタ
ーリーブ開始位置信号ILSNが、それぞれ、受信値
R、外部情報又はインターリーブデータEXT、消去情
報ERS、事前確率情報消去情報EAP、終結時刻情報
TNP、終結ステート情報TNS、及び、インターリー
ブ開始位置信号ILSとして入力される。また、要素復
号器50N2には、出力データ選択制御信号ITM及びイ
ンターリーブモード信号DINが入力される。

【0778】要素復号器50N2は、上述した処理を行う
ことにより得られた軟出力INTを出力するとともに、
必要に応じて、復号値硬判定情報DHD及び受信値硬判
定情報RHDを出力する。このとき、要素復号器50N2
は、復号装置3が先に図3に示した復号装置3’であっ
た場合には、インターリーブモード信号DINに基づい
て、インターリーバ100を、デインターリーブ処理を
行うものとして機能させる。また、要素復号器50
N2は、復号装置3が先に図5に示した復号装置3’’で
あった場合には、インターリーブモード信号DINに基
づいて、インターリーバ100を、インターリーブ処理
を行うものとして機能させる。さらに、要素復号器50
N2は、出力データ選択制御信号ITMに基づいて、軟出
力INTと出力すべきデータとして対数軟出力Iλを選
択し、この対数軟出力Iλを、最終結果である復号デー
タDECとして出力する。なお、要素復号器50N2は、
必要に応じて、遅延受信値RNと軟出力INT、次段消
去位置情報ERSN、次段事前確率情報消去情報EAP
N、次段終結時刻情報TNPN、次段終結ステート情報
TNSN、及び、次段インターリーブ開始位置信号IL
SNを出力することもできる。

【0779】このような復号装置3は、符号化装置1に
おける各要素符号化器に対応する要素復号器50i1,5
i2を備えることによって、復号複雑度が高い符号を複
雑度の小さい要素に分解し、要素復号器50i1,50i2
の間の相互作用により特性を逐次的に向上させることが
できる。復号装置3は、受信値を受信すると、2×N個
の要素復号器5011,5012,・・・,50N1,50N2
によって、繰り返し回数が最大でNの繰り返し復号を行
い、復号データDECを出力する。

【0780】なお、復号装置3は、2×N個の要素復号
器5011,5012,・・・,50N1,50N2を連接する
ことによって、最大で繰り返し回数がNの繰り返し復号
を行うことができるが、要素復号器5011,5012,・
・・,50N1,50N2に備わる遅延機能を用いることに
よって、後述するように、繰り返し回数がN以下の繰り
返し復号を行うこともできる。

【0781】また、TTCM方式及びSCTCM方式に
よる符号の復号を行う復号装置は、上述した復号装置3
と同様の構成で実現することができ、受信値として、同
相成分及び直交成分のシンボルを直接入力することにな
る。

【0782】4. 要素復号器の全体に関する特徴 つぎに、要素復号器50に関する特徴毎の説明を行う。
以下の特徴は、要素復号器50の機能として備えられる
ものであるが、特徴の概念を明確化するために、適宜簡
略化した図面を用いて説明する。

【0783】4−1 符号尤度の切り替え機能 上述した受信値及び事前確率情報選択回路154に関す
る特徴である。受信値及び事前確率情報選択回路154
は、上述したように、任意の符号の復号を行うために設
けられるものである。

【0784】例えば、符号化装置1がPCCC又はTT
CMによる符号化を行うものであった場合には、先に図
3に示したように、軟出力復号を行うために入力される
べき情報は、受信値と、前段のインターリーバ又はデイ
ンターリーバから供給される外部情報となる。また、例
えば、符号化装置1がSCCC又はSCTCMによる符
号化を行うものであった場合には、先に図5に示したよ
うに、内符号の軟出力復号を行うために入力されるべき
情報は、受信値と、前段のインターリーバから供給され
る外部情報となり、外符号の軟出力復号を行うために入
力されるべき情報は、デインターリーバから供給される
外部情報と、値が“0”である事前確率情報となる。さ
らに、符号化装置1がパンクチャを行うものであった場
合には、その旨を示す情報を事前確率情報として入力す
る必要がある。このように、要素復号器50は、任意の
符号の復号を行うためには、各符号に応じて、軟出力復
号を行うために必要な情報を選択する必要がある。

【0785】そこで、要素復号器50は、受信値及び事
前確率情報選択回路154を備えることによって、入力
される受信値と事前確率情報とのうち、軟出力復号を行
うために入力されるべき情報を符号に応じて適切に選択
する。このようにすることによって、要素復号器50
は、PCCC、SCCC、TTCM又はSCTCMとい
った任意の符号を復号することが可能な汎用性のある構
造となる。

【0786】すなわち、復号装置3は、PCCC、SC
CC、TTCM又はSCTCMといった任意の符号を、
同一配線のLSIからなる要素復号器50を複数連接す
るだけで繰り返し復号することが可能となる。そのた
め、復号装置3は、例えば実験を行う場合等にも、ユー
ザに高い利便を提供することができる。

【0787】なお、要素復号器50は、受信値及び事前
確率情報選択回路154を、必ずしも軟出力復号回路9
0の内部又は前段に備える必要はない。すなわち、要素
復号器50は、前段の要素復号器からの情報の中から、
軟出力復号に必要な情報を選択する構成とする必要はな
い。例えば、要素復号器50は、セレクタ1208,1
209,12010の後段に受信値及び事前確率情報選択
回路154を設け、遅延受信値TRNと軟出力TINT
とを符号尤度として切り替えることによって、次段の要
素復号器において軟出力復号を行うために必要な情報を
選択するようにしてもよい。

【0788】図28を用いて説明した受信値及び事前確
率情報選択回路154の場合には、復号装置3を構成す
る隣接する2つの要素復号器50A,50Bは、簡略化す
ると例えば図63に示す構成として表すことができる。
すなわち、要素復号器50Bは、前段の要素復号器50A
から出力された遅延受信値RNを受信値Rとして入力す
るとともに、軟出力INTを外部情報又はインターリー
ブデータEXTとして入力し、受信値TRを、遅延する
ための信号線と復号受信値TSRとするための信号線と
を備えるものとして表される。この場合、要素復号器5
Bに備えられる受信値及び事前確率情報選択回路15
4は、実質的には、復号受信値TSRと外部情報又はイ
ンターリーブデータTEXTとを選択的に出力するセレ
クタ501と、外部情報又はインターリーブデータTE
XTと値が“0”である事前確率情報とを選択的に出力
するセレクタ502とを有するものとして表される。

【0789】これに対して、セレクタ1208,12
9,12010の後段に受信値及び事前確率情報選択回
路154を設ける場合には、復号装置3を構成する隣接
する2つの要素復号器50C,50Dは、簡略化すると例
えば図64に示す構成として表すことができる。すなわ
ち、要素復号器50Cに備えられる受信値及び事前確率
情報選択回路154は、実質的には、遅延受信値TRN
と軟出力TINTとを選択的に出力するセレクタ503
と、軟出力TINTと値が“0”である事前確率情報と
を選択的に出力するセレクタ504とを有するものとし
て表される。この場合、要素復号器50Dは、前段の要
素復号器50Cにおけるセレクタ503から出力された
遅延受信値RNを受信値Rとして入力するとともに、セ
レクタ504から出力された軟出力INTを外部情報又
はインターリーブデータEXTとして入力し、さらに、
遅延受信値TRNを入力することになる。この場合、受
信値及び事前確率情報選択回路154は、セレクタ50
3,504とともに、インターリーバ100の内部に備
えられてもよい。

【0790】このように、要素復号器50は、受信値及
び事前確率情報選択回路154を設ける位置について限
定されるものではない。ただし、図64に示すように、
前段の要素復号器によって、次段の要素復号器における
軟出力復号に必要な情報を選択する構成は、2つの要素
復号器の間で遅延させた受信値を別途入出力する必要が
あることから、ピン数を多く要することになる。

【0791】4−2 受信値の遅延機能 上述した受信データ及び遅延用記憶回路155及びイン
ターリーバ100に関する特徴である。

【0792】例えば、符号化装置1がPCCC又はTT
CMによる符号化を行うものであった場合には、先に図
3に示したように、軟出力復号を行うために必要な情報
として、受信値が入力される必要がある。また、例え
ば、符号化装置1がSCCC又はSCTCMによる符号
化を行うものであった場合には、先に図5に示したよう
に、内符号の軟出力復号を行うために必要な情報とし
て、受信値が入力される必要がある。

【0793】そこで、要素復号器50は、上述したよう
に、受信データ及び遅延用記憶回路155を備えること
によって、復号の対象とする復号受信値TSR以外の受
信値を含めた全ての受信値TRを記憶し、少なくとも軟
出力復号回路90が要する処理時間と同時間だけ遅延さ
せるとともに、インターリーバ100によって、受信値
TR又は遅延受信値SDRのうちのいずれか一方である
データTDIを、少なくとも当該インターリーバ100
が要する処理時間と同時間だけ遅延させる、すなわち、
インターリーブ長分だけ遅延させる。

【0794】このようにすることによって、復号装置3
は、外部にRAMやFIFO(First In First Out)等
の遅延用の回路を備える必要がないことから、回路規模
を削減することができ、PCCC、SCCC、TTCM
又はSCTCMといった任意の符号を、同一配線のLS
Iからなる要素復号器50を複数連接するだけで繰り返
し復号することが可能となる。

【0795】なお、要素復号器50は、軟出力復号回路
90が要する処理時間と同時間だけ受信値を遅延させる
ために、受信データ及び遅延用記憶回路155を用いる
必要はなく、遅延用の回路を別途備えるようにしてもよ
い。この場合、要素復号器50は、遅延用の回路を軟出
力復号回路90に内部に備える必要もない。

【0796】すなわち、復号装置3を構成する隣接する
2つの要素復号器50E,50Fは、簡略化すると例えば
図65に示すように、軟出力復号回路90と、インター
リーバ100との他に、受信値を遅延させる遅延回路5
10を備えるものとして表される。勿論、この遅延回路
510は、軟出力復号回路90が要する処理時間と同時
間だけ遅延させる記憶回路と、インターリーバ100が
要する処理時間と同時間だけ遅延させる記憶回路とに分
離されていてもよい。このように、要素復号器50は、
全ての受信値を遅延させるための遅延線を備えるもので
あればよい。

【0797】勿論、要素復号器50は、実際には、イン
ターリーバ100が要する処理時間と同時間の遅延を実
現するために、インターリーブ100を用いて後述する
手法を採用しているが、これについては後述する。

【0798】4−3 復号受信値選択機能 上述した復号受信値選択回路70に関する特徴である。
復号受信値選択回路70は、上述したように、任意の符
号の復号を行うために設けられるものである。

【0799】軟出力復号を行うために必要とされる受信
値は、符号により異なる。そこで、要素復号器50は、
復号受信値選択回路70を備えることによって、全ての
受信値TRの中から、復号の対象とする受信値TSRを
符号に応じて適切に選択する。換言すれば、復号装置3
を構成する隣接する2つの要素復号器50G,50Hは、
簡略化すると例えば図66に示すように、軟出力復号回
路90と、インターリーバ100と、受信値を遅延させ
る遅延回路510との他に、全ての受信値を遅延させる
ための遅延線から、所定の信号線を選択的に取り出す復
号受信値選択回路70を備えるものとして表される。

【0800】このように、遅延回路510に入力される
受信値の中から、所定の受信値を選択的に取り出すこと
によって、復号装置3は、PCCC、SCCC、TTC
M又はSCTCMといった任意の符号を、同一配線のL
SIからなる要素復号器50を複数連接するだけで繰り
返し復号することが可能となる。

【0801】4−4 復号用の記憶回路と遅延用の記憶
回路の共用 上述した受信データ及び遅延用記憶回路155に関する
特徴である。

【0802】受信データ及び遅延用記憶回路155は、
上述したように、復号に用いる受信データである選択受
信値及び事前確率情報RAPと、遅延用のデータである
受信値TRとを、ともに記憶する。すなわち、受信デー
タ及び遅延用記憶回路155は、選択受信値及び事前確
率情報RAPと受信値TRとを、ともに記憶することが
できる容量のRAMを有しており、図示しない制御回路
による制御の下に、各情報の書き込み及び/又は読み出
しを選択的に行う。このとき、受信データ及び遅延用記
憶回路155は、Iα算出回路158にて用いる受信デ
ータDAと、受信値TRとを、同一のワードに書き込
み、受信データDAが読み出されるタイミングに合わせ
て、記憶している受信値TRを遅延受信値PDRとして
出力する。

【0803】このように、復号装置3は、記憶する対象
の用途が異なる記憶回路の共用を図ることで、回路規模
を削減することができ、PCCC、SCCC、TTCM
又はSCTCMといった任意の符号を、同一配線のLS
Iからなる要素復号器50を複数連接するだけで繰り返
し復号することが可能となる。

【0804】4−5 フレーム先頭情報の遅延機能 上述した受信データ及び遅延用記憶回路155に関する
特徴である。

【0805】エッジ検出回路80により検出したフレー
ムの先頭を示すエッジ信号TEILSは、インターリー
ブの開始位置を示すものである。そのため、インターリ
ーバ100は、軟出力復号回路90による軟出力復号の
結果得られる情報が入力されるのと同期して、エッジ信
号TEILSに相当する信号が入力される必要がある。
そのため、エッジ信号TEILSは、軟出力復号回路9
0が要する処理時間と同時間だけ遅延される必要があ
る。

【0806】そこで、要素復号器50は、上述したよう
に、受信データ及び遅延用記憶回路155を備えること
によって、軟出力復号回路90に対して、復号する情報
のフレーム先頭にエッジ信号TEILSを同期させて入
力し、軟出力復号回路90が要する処理時間と同時間だ
け遅延させる。このとき、受信データ及び遅延用記憶回
路155は、Iα算出回路158にて用いる受信データ
DAと、エッジ信号TEILSとを、同一のワードに書
き込み、受信データDAが読み出されるタイミングに合
わせて、記憶しているエッジ信号TEILSを遅延エッ
ジ信号PDILとして出力する。

【0807】このようにすることによって、復号装置3
は、外部にエッジ信号を遅延させるための遅延用の回路
を備える必要がなく、さらに、遅延用の回路と受信デー
タの記憶用の回路とを共用できることから、回路規模の
削減と利便の向上を図ることができ、PCCC、SCC
C、TTCM又はSCTCMといった任意の符号を、同
一配線のLSIからなる要素復号器50を複数連接する
だけで繰り返し復号することが可能となる。

【0808】なお、要素復号器50は、エッジ信号を遅
延させるために、受信データ及び遅延用記憶回路155
を用いる必要はなく、遅延用の回路を軟出力復号回路9
0の内部に別途備えるようにしてもよい。すなわち、要
素復号器50は、エッジ信号を遅延させるための遅延線
を備えるものであればよい。

【0809】また、要素復号器50は、復号する情報の
フレーム長が軟出力復号回路90が要する処理時間より
も大きい場合には、復号遅延を計数する図示しないカウ
ンタに基づいて、エッジ信号を遅延又は生成してインタ
ーリーバ100に出力するようにしてもよい。

【0810】4−6 軟出力復号回路又はインターリー
バ単体動作機能 上述したセレクタ1204,1207に関する特徴であ
り、付随的に、上述したセレクタ1203,1205,1
206にも関する特徴である。

【0811】要素復号器50は、符号化装置1による符
号を繰り返し復号する際の要素符号化器に対応するもの
であることは上述した通りであるが、このような用途以
外にも、軟出力復号回路90又はインターリーバ100
の機能のみを果たすような動作モードを切り替える機能
を有する。すなわち、要素復号器50は、上述したよう
に、制御回路60により動作モード情報CBFを生成
し、この動作モード情報CBFに基づいて、セレクタ1
203,1204,1205,1206,1207による選
択動作を行わせることによって、軟出力復号回路90及
びインターリーバ100が、それぞれ、通常の軟出力復
号処理及びインターリーブ処理を行うモードと、軟出力
復号回路90のみが通常の軟出力復号処理を行うモード
と、インターリーバ100のみが通常のインターリーブ
処理を行うモードとを実現する。

【0812】具体的には、セレクタ1203は、上述し
たように、動作モード情報CBFに基づいて、受信値T
Rと、軟出力復号回路90から供給される遅延受信値S
DRとのうち、いずれか一方を選択する。すなわち、要
素復号器50は、このセレクタ1203によって、イン
ターリーバ100に入力される受信値として、軟出力復
号回路90による軟出力復号処理又は軟出力復号回路9
0が要する処理時間と同時間の遅延を行ったものを用い
るか否かを決定することができる。

【0813】また、セレクタ1204は、上述したよう
に、動作モード情報CBFに基づいて、外部情報又はイ
ンターリーブデータTEXTと、セレクタ1202から
供給されるデータTDLXとのうち、いずれか一方を選
択する。すなわち、要素復号器50は、このセレクタ1
204によって、インターリーバ100に入力される外
部情報又は軟出力として、軟出力復号回路90による軟
出力復号処理又は軟出力復号回路90が要する処理時間
と同時間の遅延を行ったものを用いるか否かを決定する
ことができる。

【0814】さらに、セレクタ1205は、上述したよ
うに、動作モード情報CBFに基づいて、エッジ検出回
路80から供給されるエッジ信号TEILSと、軟出力
復号回路90から供給される遅延エッジ信号SDILS
とのうち、いずれか一方を選択する。すなわち、要素復
号器50は、このセレクタ1205によって、インター
リーバ100に入力されるエッジ信号として、軟出力復
号回路90による軟出力復号処理又は軟出力復号回路9
0が要する処理時間と同時間の遅延を行ったものを用い
るか否かを決定することができる。

【0815】さらにまた、セレクタ1206は、上述し
たように、動作モード情報CBFに基づいて、軟出力復
号回路90から供給される遅延受信値SDRと、インタ
ーリーバ100から供給されるインターリーブ長遅延受
信値IDOとのうち、いずれか一方を選択する。すなわ
ち、要素復号器50は、このセレクタ1206によっ
て、出力すべき受信値として、インターリーバ100に
よるインターリーブ処理又はインターリーバ100が要
する処理時間と同時間の遅延を行ったものを用いるか否
かを決定することができる。

【0816】また、セレクタ1207は、上述したよう
に、動作モード情報CBFに基づいて、インターリーバ
100から供給されるインターリーバ出力データIIO
と、セレクタ1202から供給されるデータTDLXと
のうち、いずれか一方を選択する。すなわち、要素復号
器50は、このセレクタ1207によって、出力すべき
外部情報又は軟出力として、インターリーバ100によ
るインターリーブ処理又はインターリーバ100が要す
る処理時間と同時間の遅延を行ったものを用いるか否か
を決定することができる。

【0817】このようにすることによって、要素復号器
50は、例えば、軟出力復号処理のみが必要とされるモ
ードの場合には、軟出力復号回路90のみを動作させる
ことができ、一方、インターリーブ処理のみが必要とさ
れるモードの場合には、インターリーバ100のみを動
作させることができる。

【0818】また、要素復号器50は、インターリーバ
100のみが通常のインターリーブ処理を行うモードの
場合には、符号化装置として用いることもできる。これ
は、符号化装置における要素符号化器は、通常、遅延素
子と組み合わせ回路とからなり、いわゆるFPGA等に
より容易に実現することができるためである。したがっ
て、要素復号器50は、例えば、先に図2に示した符号
化装置1’を実現する場合には、例えば制御回路60等
により畳み込み符号化器12,14を実現することがで
きる。また、要素復号器50は、上述したように、イン
ターリーバ100が遅延回路としての機能を併有するこ
とから、符号化装置1’におけるインターリーバ13と
遅延器11の機能をインターリーバ100により実現す
ることができる。同様に、要素復号器50は、先に図4
に示した符号化装置1’’のようなSCCCによる符号
化を行う符号化装置も容易に実現することができる。

【0819】このように、要素復号器50は、動作モー
ドを切り替えることができ、繰り返し復号以外にも、豊
富な利用用途と優れた利便を提供することができる。

【0820】なお、要素復号器50は、セレクタ120
3,1204,1205,1206,1207のみで動作モ
ードを切り替えるのではなく、他のセレクタを用いると
いったように、別の構成で多種の動作モードを実現する
ようにしてもよい。

【0821】4−7 遅延モード切り替え機能 上述したセレクタ1202及びインターリーバ100に
関する特徴である。

【0822】繰り返し復号は、先に図3又は図5に示し
たように、符号化装置1における要素符号化器の数と同
数の要素復号器の組み合わせをもって、1回の復号とな
る。すなわち、繰り返し復号は、少なくとも2つ以上の
要素復号器を1組とし、1回の復号を行う。そして、繰
り返し復号は、繰り返し回数を複数とすることで、最終
的な復号結果を得る。

【0823】ここで、各種符号に応じた最適な繰り返し
回数を決定するには、通常、繰り返し回数を変更した実
験を行う必要がある。この場合、繰り返し回数に応じた
数の要素復号器を連接することにより複数の復号装置を
構成すれば実験を行うこともできる。また、任意の繰り
返し回数の繰り返し復号を行うことが可能な数の要素復
号器を連接して1つの復号装置を構成し、この繰り返し
回数以下の所望の繰り返し回数に対応する要素復号器か
らタップを引き出すことによっても、実験を行うことは
可能である。

【0824】しかしながら、前者のような実験を行うに
は、膨大な数の復号装置を構成する必要があり、多大な
労力を要することが考えられる。また、後者のような実
験を行う場合にも、復号装置の回路規模が増大する他、
繰り返し回数に応じて復号遅延が変化することから、繰
り返し回数の変化による復号結果の比較を行うには望ま
しくない。

【0825】そこで、要素復号器50は、上述したよう
に、制御回路60により動作モード情報CBFを生成
し、この動作モード情報CBFに基づいて、セレクタ1
202による選択動作を行わせるとともに、インターリ
ーバ100によるアドレス制御を行わせることによっ
て、入力したデータを、少なくとも軟出力復号回路90
が要する処理時間と同時間の遅延、少なくともインター
リーバ100が要する処理時間と同時間の遅延、又は、
少なくとも軟出力復号回路90及びインターリーバ10
0が要する処理時間と同時間の遅延をさせる複数の遅延
モードを実現する。

【0826】具体的には、セレクタ1202は、上述し
たように、動作モード情報CBFが、少なくとも軟出力
復号回路90が要する処理時間と同時間の遅延、少なく
ともインターリーバ100が要する処理時間と同時間の
遅延、又は、少なくとも軟出力復号回路90及びインタ
ーリーバ100が要する処理時間と同時間の遅延、のい
ずれかを行うべき遅延モードを示すものであった場合に
は、遅延外部情報SDEXを選択して出力し、動作モー
ド情報CBFが、少なくとも軟出力復号回路90及び/
又はインターリーバ100による遅延を行わず、軟出力
復号回路90及び/又はインターリーバ100による処
理を行う通常モードを示すものであった場合には、デー
タTLX、すなわち、軟出力復号回路90による復号結
果を選択して出力する。さらに換言すれば、要素復号器
50は、このセレクタ1202によって、外部情報又は
軟出力に対して、少なくとも軟出力復号回路90及び/
又はインターリーバ100が要する処理時間と同時間の
遅延を行うか否かを決定することができる。

【0827】また、インターリーバ100は、上述した
ように、遅延モードを示す動作モード情報CBFを入力
すると、アドレス制御を行うことによって、見かけ上、
遅延回路として機能することができる。これについて
は、後述する。

【0828】このようにすることによって、復号装置3
としては、考えられる繰り返し回数の繰り返し復号を行
うことが可能な数の要素復号器を連接して構成すれば、
任意の繰り返し回数の繰り返し復号を行うことが可能と
なる。例えば、符号化装置1が先に図2又は図4に示し
た符号化装置1’,1’’であって、200個の要素復
号器を連接して復号装置3を構成した場合、この復号装
置3は、繰り返し回数が最高で100回の繰り返し復号
を行うことができる。この復号装置3において、繰り返
し回数が20回の繰り返し復号を行う場合には、先頭か
ら40個目の要素復号器は、通常の軟出力復号処理及び
インターリーブ処理を行い、残りの160個の要素復号
器は、少なくとも軟出力復号回路90及びインターリー
バ100が要する処理時間と同時間の遅延を行う遅延モ
ードの動作を行えばよい。

【0829】このように、復号装置3は、複数の遅延モ
ードを有し、これらの遅延モードを切り替えて用いるこ
とによって、同一配線のLSIからなる要素復号器50
を複数連接するだけで、全体の復号遅延を変化させるこ
となく、繰り返し回数を変更した繰り返し復号を行うこ
とが可能となり、PCCC、SCCC、TTCM又はS
CTCMといった任意の符号を、所望の繰り返し回数で
繰り返し復号することが可能となる。

【0830】なお、要素復号器50は、セレクタ120
2のみで遅延モードを切り替えるのではなく、例えば
“4−6”に示したように、軟出力復号回路90又はイ
ンターリーバ100を単体動作させるために、動作モー
ド情報CBFにより選択動作を行うセレクタ1204
1207、さらには付随的に、セレクタ1203,120
5,1206といった複数のセレクタを利用することで、
多種の遅延モードを実現するようにしてもよい。

【0831】4−8 次段情報生成機能 上述した制御回路60及びインターリーバ100におけ
る制御回路400に関する特徴である。

【0832】複数の要素復号器を連接して復号装置3を
構成した場合、各要素復号器には、符号に関する各種情
報が与えられる必要がある。この各種情報としては、終
結情報としての終結時刻及び終結ステート、消去情報と
してのパンクチャパターン、及び、フレームの先頭情報
がある。これらの情報を各要素復号器に対して与えるた
めには、外部の制御回路等により必要な情報を生成する
ことが考えられるが、部品点数の増加や基板面積の増大
を招くことになる。

【0833】そこで、要素復号器50は、フレームの先
頭情報及びインターリーブ長といった情報を把握するこ
とができるインターリーバ100を利用することによっ
て、次段の要素復号器に必要な情報を生成して出力す
る。すなわち、要素復号器50は、上述したように、制
御回路60によって、静的な情報である終結位置情報C
NFTと、終結期間情報CNFLと、終結ステート情報
CNFDと、パンクチャ周期情報CNELと、パンクチ
ャパターン情報CNEPとを生成する。そして、要素復
号器50は、制御回路60により生成されるこれらの終
結位置情報CNFTと、終結期間情報CNFLと、終結
ステート情報CNFDと、パンクチャ周期情報CNEL
と、パンクチャパターン情報CNEPとがインターリー
バ100に対して入力されると、インターリーバ100
における制御回路400によって、これらの情報に基づ
いて、終結時刻情報IGTと、終結ステート情報IGS
と、消去位置情報IGEと、インターリーバ無出力位置
情報INOとを生成する。そして、インターリーバ10
0は、制御回路400による制御の下に、制御回路60
から情報が入力されてからインターリーブ長分の時間の
経過後に、生成した終結時刻情報IGT、終結ステート
情報IGS、消去位置情報IGE、インターリーバ無出
力位置情報INOを出力する。また、インターリーバ1
00は、セレクタ1205から供給されるインターリー
ブ開始位置信号TISを、インターリーブ長分、すなわ
ち、インターリーバ100が要する処理時間と同時間だ
け遅延させて遅延インターリーブ開始位置信号IDSを
生成して出力する。

【0834】このようにすることによって、要素復号器
50は、生成した終結時刻情報IGT、終結ステート情
報IGS、消去位置情報IGE、インターリーバ無出力
位置情報INO、及び、遅延インターリーブ開始位置信
号IDSを、フレームの先頭に同期させて出力すること
が容易に可能となる。

【0835】このように、復号装置3は、各種情報を生
成するための制御回路を外部に備える必要がなく、部品
点数の削減を図ることができ、PCCC、SCCC、T
TCM又はSCTCMといった任意の符号を、同一配線
のLSIからなる要素復号器50を複数連接するだけで
繰り返し復号することができる。

【0836】なお、要素復号器50は、インターリーバ
100における制御回路400によって、各種情報を生
成してフレームの先頭に同期させて出力するのではな
く、インターリーブ開始位置信号TILSに同期させて
各種情報を生成するようにしてもよい。すなわち、復号
装置3は、次段の要素復号器に必要な情報を前段の要素
復号器において生成するのではなく、各要素復号器が終
結情報及び消去情報といった各種情報を生成する制御回
路を備え、入力されたデータのフレームの先頭に同期さ
せて、これらの情報を生成するようにしてもよい。

【0837】4−9 システム検証機能 上述したセレクタ1208,1209,12010及び信号
線130に関する特徴である。

【0838】要素復号器50は、例えば数百本といった
膨大な数のピンを備えるものである。そのため、要素復
号器50を複数連接して復号装置3を構成した場合に
は、例えばはんだ不良等に起因した導通不良の状態が起
こりやすい。

【0839】そこで、要素復号器50は、外部から入力
される受信値TR、外部情報又はインターリーブデータ
TEXT、消去情報TERS、事前確率情報消去情報T
EAP、終結時刻情報TTNP、終結ステート情報TT
NS、及び、インターリーブ開始位置信号TILSのそ
れぞれを伝送するための信号線を束ね外部へと通じる信
号線130を備え、この信号線130によりスルー信号
を伝送することによって、導通検査といったシステムの
検証を行う。

【0840】このとき、要素復号器50は、制御回路6
0により検証モード情報CTHRを生成し、この検証モ
ード情報CTHRに基づいて、セレクタ1208,12
9,12010による選択動作を行わせることによっ
て、システムの検証を行うための検証モードへの切り替
えを行う。

【0841】具体的には、セレクタ1208は、上述し
たように、検証モード情報CTHRが検証モードを示す
ものであった場合には、信号線130により伝送されて
くるスルー信号を選択し、遅延受信値RNとして、次段
の要素復号器において受信値Rが入力される端子に出力
する。

【0842】また、セレクタ1209は、上述したよう
に、検証モード情報CTHRが検証モードを示すもので
あった場合には、信号線130により伝送されてくるス
ルー信号を選択し、軟出力INTとして、次段の要素復
号器において外部情報又はインターリーブデータEXT
が入力される端子に出力する。

【0843】さらに、セレクタ12010は、上述したよ
うに、検証モード情報CTHRが検証モードを示すもの
であった場合には、信号線130により伝送されてくる
スルー信号を選択し、次段終結時刻情報TNPN、次段
終結ステート情報TNSN、次段消去位置情報ERS
N、次段事前確率情報消去情報EAPN、及び、次段イ
ンターリーブ開始位置信号ILSNとして、次段の要素
復号器において終結時刻情報TNP、終結ステート情報
TNS、消去情報TERS、事前確率情報消去情報TE
AP、及び、インターリーブ開始位置信号ILSが入力
される端子にそれぞれ出力する。

【0844】このように、復号装置3は、外部からの入
力信号をそのまま外部に出力する機能を有し、検証モー
ドの際にスルー信号を入出力することによって、導通不
良箇所を容易に判別することができ、ピン数が多い要素
復号器を複数連接した場合であっても、容易にシステム
の検証を行うことができ、優れた利便を提供することが
できる。

【0845】5. 軟出力復号回路に関する特徴 つぎに、軟出力復号回路90に関する特徴毎の説明を行
う。以下の特徴は、軟出力復号回路90の機能として備
えられるものであるが、特徴の概念を明確化するため
に、適宜簡略化した図面を用いて説明する。

【0846】5−1 符号情報の持たせ方 上述した符号情報生成回路151に関する特徴である。
要素復号器50は、例えば先に図14乃至図17に示し
た畳み込み符号化器といった任意の要素符号化器による
符号を、符号に依らず同一の構成で軟出力復号すること
ができるものである。この目的を達成するために、要素
復号器50は、以下に示す4つの特徴を有する。

【0847】5−1−1 トレリス上の全枝の入出力パ
ターンの算出 例えば、先に図14に示した畳み込み符号化器における
トレリスは、一例を図19に示したように、各ステート
から次時刻におけるステートへと2本のパスが到達する
構造であり、全32本の枝を有する構造を有するものと
なる。また、先に図15に示した畳み込み符号化器にお
けるトレリスは、一例を図21に示したように、各ステ
ートから次時刻におけるステートへと4本のパスが到達
する構造であり、全32本の枝を有するものとなる。さ
らに、先に図16に示した畳み込み符号化器におけるト
レリスは、一例を図23に示したように、各ステートか
ら次時刻におけるステートへと4本のパスが到達する構
造であり、全32本の枝を有するものとなる。さらにま
た、先に図17に示した畳み込み符号化器におけるトレ
リスは、一例を図25に示したように、各ステートから
次時刻におけるステートへと4組のパラレルパスが到達
する構造であり、全32本の枝を有するものとなる。ま
た、これらの畳み込み符号化器は、結線の仕方によりメ
モリ数が可変となるが、32本以下の枝を有するトレリ
スとなる。

【0848】そこで、軟出力復号回路90は、トレリス
上の枝の本数が所定の値以下となることに着目し、符号
構成を考慮せず、トレリス上の枝を主体に考慮すること
によって、全ての枝の入出力パターンを算出し、この情
報を対数尤度Iγ及び対数軟出力Iλの算出の際に用い
る。具体的には、軟出力復号回路90は、符号情報生成
回路151によって、トレリス上の全ての枝の入出力パ
ターンを算出し、この情報を枝入出力情報BIOとし
て、Iγ分配回路157及び軟出力算出回路161に供
給する。

【0849】なお、枝入出力情報BIOは、対数尤度I
αを算出するために、遷移元のステートから遷移先のス
テートへと、時間軸に沿って算出される情報である。す
なわち、枝入出力情報BIOは、遷移先のステートから
見て入力される枝を基準とした情報である。一方、軟出
力復号回路90においては、対数尤度Iβを算出するた
めに、遷移先のステートから遷移元のステートへと、時
間軸とは逆順に沿って算出される枝入出力情報を算出す
る必要があるが、これは、Iγ分配回路157における
枝入出力情報算出回路223によって、枝入出力情報B
Iとして算出される。すなわち、枝入出力情報BIは、
遷移元のステートから見て出力していく枝を基準とした
情報である。

【0850】このようにすることによって、要素復号器
50は、所定の本数以下の枝を有する任意のトレリス符
号の復号を、同一の構成で行うことができる。すなわ
ち、通常、各符号構成に応じた固有のトレリスに基づい
た復号を行う必要があるところを、要素復号器50は、
トレリス上の枝に着目することによって、符号構成に依
らず、任意の符号の復号を行うことができる。このと
き、要素復号器50は、要素符号化器が非線形符号であ
った場合にも、復号することができる。

【0851】なお、ここでは、32本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、要素復号器50は、この枝の本数に限定される
ものでないことはいうまでもない。

【0852】以下、ここで示した手法における枝の番号
付けとして、3つの具体例を示す。

【0853】5−1−2 遷移元のステートと遷移先の
ステートとの間での番号付け ボーゼンクラフト型の畳み込み符号化器においては、遅
延素子に対して時系列にデータが保持されることから、
遷移先のステートが限定される。具体的に説明するため
に、先に図18に示した畳み込み符号化器を用いると、
遷移元のステートが“0000”であった場合には、シ
フトレジスタ2013、シフトレジスタ2012及びシフ
トレジスタ2011の内容が、次時刻ではシフトレジス
タ201 4、シフトレジスタ2013及びシフトレジスタ
2012の内容にそのまま移行するため、遷移先のステ
ートは、“0000”、“0001”に限定される。こ
のように、ボーゼンクラフト型の畳み込み符号化器にお
いては、メモリ数が決定された時点で遷移先のステート
が決定される。そのため、ボーゼンクラフト型の畳み込
み符号化器においては、符号構成に依らず、任意のステ
ートと任意のステートとを結ぶ枝の有無を容易に求める
ことができる。

【0854】そこで、軟出力復号回路90は、符号情報
生成回路151によって、遷移元のステートと遷移先の
ステートとを結ぶ枝に対して一意に番号付けを行う。す
なわち、軟出力復号回路90は、ボーゼンクラフト型の
畳み込み符号の復号を行う場合には、トレリスの一意性
を利用した枝の番号付けを行う。そして、軟出力復号回
路90は、番号付けされた枝毎の入出力パターンを算出
し、この情報を時間軸に沿って求められる枝入出力情報
BIOとして、Iγ分配回路157及び軟出力算出回路
161に供給する。また、軟出力復号回路90は、Iγ
分配回路157における枝入出力情報算出回路223に
よって、少なくともメモリ数情報MN及び枝入出力情報
BIOに基づいて、時間軸とは逆順に沿って求められる
枝入出力情報BIを算出し、Iβ0用Iγ分配回路22
1及びIβ1用Iγ分配回路2242に供給する。

【0855】具体的には、軟出力復号回路90は、先に
図14に示した符号化率が“1/n”で表されるボーゼ
ンクラフト型の畳み込み符号化器の復号を行う場合に
は、符号情報生成回路151によって、例えば図67に
示すように、メモリ数に応じて各枝に対して一意に番号
付けを行い、時間軸に沿った枝入出力情報BIOを算出
する。すなわち、軟出力復号回路90は、符号情報生成
回路151によって、メモリ数が“4”の畳み込み符号
化器の復号を行う場合には、同図(A)に示すように番
号付けを行い、メモリ数が“3”の畳み込み符号化器の
復号を行う場合には、同図(B)に示すように番号付け
を行い、メモリ数が“2”の畳み込み符号化器の復号を
行う場合には、同図(C)に示すように番号付けを行
い、メモリ数が“1”の畳み込み符号化器の復号を行う
場合には、同図(D)に示すように番号付けを行う。同
図においては、例えば、ステート番号が“0”のステー
トへと入力される2本の各枝に“0”,“1”の番号を
付し、ステート番号が“1”のステートへと入力される
2本の各枝に“2”,“3”の番号を付している。

【0856】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図68に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報BIを算出す
る。すなわち、軟出力復号回路90は、枝入出力情報算
出回路223によって、メモリ数が“4”の畳み込み符
号化器の復号を行う場合には、同図(A)に示すように
番号付けを行い、メモリ数が“3”の畳み込み符号化器
の復号を行う場合には、同図(B)に示すように番号付
けを行い、メモリ数が“2”の畳み込み符号化器の復号
を行う場合には、同図(C)に示すように番号付けを行
い、メモリ数が“1”の畳み込み符号化器の復号を行う
場合には、同図(D)に示すように番号付けを行う。同
図においては、例えば、ステート番号が“0”のステー
トから出力していく2本の各枝に“0”,“1”の番号
を付し、ステート番号が“1”のステートから出力して
いく2本の各枝に“2”,“3”の番号を付している。

【0857】また、軟出力復号回路90は、先に図15
に示した符号化率が“2/3”で表されるボーゼンクラ
フト型の畳み込み符号化器の復号を行う場合には、符号
情報生成回路151によって、例えば図69に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸に沿った枝入出力情報BIOを算出する。す
なわち、軟出力復号回路90は、符号情報生成回路15
1によって、メモリ数が“3”の畳み込み符号化器の復
号を行う場合には、同図(A)に示すように番号付けを
行い、メモリ数が“2”の畳み込み符号化器の復号を行
う場合には、同図(B)に示すように番号付けを行う。
同図においては、例えば、ステート番号が“0”のステ
ートへと入力される4本の各枝に“0”,“1”,
“2”,“3”の番号を付し、ステート番号が“1”の
ステートへと入力される4本の各枝に“4”,“5”,
“6”,“7”の番号を付している。

【0858】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図70に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報BIを算出す
る。すなわち、軟出力復号回路90は、枝入出力情報算
出回路223によって、メモリ数が“3”の畳み込み符
号化器の復号を行う場合には、同図(A)に示すように
番号付けを行い、メモリ数が“2”の畳み込み符号化器
の復号を行う場合には、同図(B)に示すように番号付
けを行う。同図においては、例えば、ステート番号が
“0”のステートから出力していく4本の各枝に
“0”,“1”,“2”,“3”の番号を付し、ステー
ト番号が“1”のステートから出力していく4本の各枝
に“4”,“5”,“6”,“7”の番号を付してい
る。

【0859】このようにすることによって、軟出力復号
回路90は、符号構成に依らず、枝番号から、遷移元の
ステートと遷移先のステートとを一意に把握することが
できる。したがって、例えば、あるステートの時にある
入力がされたときの枝に対する番号付けといった、符号
に依存した番号付けを行った場合には、遷移元のステー
トと遷移先のステートとは、一意に定まる必然性はない
が、軟出力復号回路90は、トレリスの一意性を利用し
て、ステートに依存した枝の番号付けを行うことによっ
て、枝番号と入出力パターンとの関係が一意に定まるこ
とから、簡易な制御で復号を行うことができる。

【0860】なお、この手法による枝の番号付けの具体
例としては、図67乃至図70に示すものが挙げられる
が、遷移元のステートと遷移先のステートとを結ぶ枝に
対して一意に番号付けがされていれば、具体的な番号は
同図に示したものに限定されることはない。

【0861】5−1−3 時間軸に沿った番号付け及び
時間軸とは逆順に沿った番号付け 例えばマッシィ型といったボーゼンクラフト型の畳み込
み符号化器以外のものにおいては、ボーゼンクラフト型
の畳み込み符号化器のように、遅延素子に対して時系列
にデータが保持されないことから、遷移先のステートが
限定されることはない。具体的に説明するために、先に
図22に示した畳み込み符号化器を用いると、遷移元の
ステートが“000”であった場合には、次時刻におけ
るシフトレジスタ2053の内容は、前時刻におけるシ
フトレジスタ2052の内容がそのまま移行したもので
はなく、また、次時刻におけるシフトレジスタ2052
の内容は、前時刻におけるシフトレジスタ2051の内
容がそのまま移行したものではない。そのため、遷移先
のステートは、メモリ数毎には限定されず、符号構成に
応じて多様となる。

【0862】そこで、軟出力復号回路90は、符号情報
生成回路151によって、遷移先のステートから見て入
力される枝を基準とした番号付けを行うとともに、番号
付けされた枝毎の入出力パターンを算出し、この情報
を、時間軸に沿って求められる枝入出力情報BIOとし
て、Iγ分配回路157及び軟出力算出回路161に供
給する。そして、軟出力復号回路90は、Iα算出回路
158における制御信号生成回路240によって、符号
構成に基づいて遷移元のステートを別途算出し、制御信
号PSTとして加算比較選択回路242に供給する。ま
た、軟出力復号回路90は、Iγ分配回路157におけ
る枝入出力情報算出回路223によって、少なくとも各
時刻における出力に影響を与える生成行列情報CGに基
づいて、遷移元のステートから見て出力していく枝を基
準とした番号付けを行うとともに、番号付けされた枝毎
の入出力パターンを算出し、この情報を、時間軸とは逆
順に沿って求められる枝入出力情報BIとして、Iβ0
用Iγ分配回路2241及びIβ1用Iγ分配回路22
2に供給する。そして、軟出力復号回路90は、Iβ
算出回路159における制御信号生成回路280によっ
て、符号構成に基づいて遷移先のステートを別途算出
し、制御信号NSTとしてIβ0用加算比較選択回路2
81及びIβ1用加算比較選択回路282に供給する。

【0863】具体的には、軟出力復号回路90は、先に
図16に示した符号化率が“2/3”で表されるマッシ
ィ型の畳み込み符号化器の復号を行う場合には、符号情
報生成回路151によって、例えば図71に示すよう
に、メモリ数に応じて各枝に対する番号付けを行い、時
間軸に沿った枝入出力情報BIOを算出する。すなわ
ち、軟出力復号回路90は、符号情報生成回路151に
よって、メモリ数が“3”の畳み込み符号化器の復号を
行う場合には、同図(A)に示すように番号付けを行
い、メモリ数が“2”の畳み込み符号化器の復号を行う
場合には、同図(B)に示すように番号付けを行う。同
図においては、例えば、ステート番号が“0”のステー
トへと入力される4本の各枝に“0”,“1”,
“2”,“3”の番号を付し、ステート番号が“1”の
ステートへと入力される4本の各枝に“4”,“5”,
“6”,“7”の番号を付している。なお、ここでは、
各ステートに入力される4本の枝に対する番号付けの手
法の具体例については詳述しないが、軟出力復号回路9
0は、例えば、入力パターンの情報と、必要に応じて遷
移元のステートの情報とを用いて、各枝に対する固有の
番号付けを行うことができる。

【0864】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図72に示すよう
に、メモリ数に応じて各枝に対する番号付けを行い、時
間軸とは逆順に沿った枝入出力情報BIを算出する。す
なわち、軟出力復号回路90は、枝入出力情報算出回路
223によって、メモリ数が“3”の畳み込み符号化器
の復号を行う場合には、同図(A)に示すように番号付
けを行い、メモリ数が“2”の畳み込み符号化器の復号
を行う場合には、同図(B)に示すように番号付けを行
う。同図においては、例えば、ステート番号が“0”の
ステートから出力していく4本の各枝に“0”,
“1”,“2”,“3”の番号を付し、ステート番号が
“1”のステートから出力していく4本の各枝に
“4”,“5”,“6”,“7”の番号を付している。
なお、ここでは、各ステートに入力される4本の枝に対
する番号付けの手法の具体例については詳述しないが、
軟出力復号回路90は、例えば入力パターンの情報のみ
を用いて、各枝に対する固有の番号付けを行うことがで
きる。

【0865】このように、軟出力復号回路90は、各ス
テート毎に、時間軸に沿った番号付けと、時間軸とは逆
順に沿った番号付けとを分けて行い、入出力パターンを
算出するとともに、符号構成に基づいて遷移元のステー
ト及び遷移先のステートを算出する。このようにするこ
とによって、軟出力復号回路90は、要素符号のパラメ
ータによりトレリスの形状が変化するマッシィ型の畳み
込み符号であっても、復号することが可能となる。

【0866】なお、この手法による枝の番号付けの具体
例としては、図71及び図72に示すものが挙げられる
が、具体的な番号は同図に示したものに限定されること
はない。また、ここでは、マッシィ型の畳み込み符号化
器の復号を行う場合について説明したが、この手法は、
マッシィ型の畳み込み符号以外の非線形符号を含む任意
の符号に適用できるものである。勿論、この手法は、ボ
ーゼンクラフト型の畳み込み符号にも適用できるもので
ある。

【0867】5−1−4 トレリス全体の一意性に基づ
く番号付け 符号における入力ビット数がメモリ数以下の場合には、
トレリス上における各ステートから次時刻における全て
のステートへとパスが到達するトレリス構造となる場合
がある。すなわち、トレリスが、各ステートから次時刻
における全てのステートへとパスが到達する構造を有す
る場合には、符号構成に依らず、一意に遷移元のステー
ト番号と遷移先のステート番号とを把握することができ
る。

【0868】そこで、軟出力復号回路90は、符号情報
生成回路151によって、トレリス全体の構造の一意性
に基づいて、当該トレリス全体を考慮した全ての枝に対
する番号付けを行う。そして、軟出力復号回路90は、
番号付けされた枝毎の入出力パターンを算出し、この情
報を時間軸に沿って求められる枝入出力情報BIOとし
て、Iγ分配回路157及び軟出力算出回路161に供
給する。また、軟出力復号回路90は、Iγ分配回路1
57における枝入出力情報算出回路223によって、少
なくともメモリ数情報MN及び枝入出力情報BIOに基
づいて、時間軸とは逆順に沿って求められる枝入出力情
報BIを算出し、Iβ0用Iγ分配回路2241及びI
β1用Iγ分配回路2242に供給する。

【0869】具体的には、軟出力復号回路90は、先に
図17に示した符号化率が“3/3”で表されるマッシ
ィ型の畳み込み符号化器の復号を行う場合には、符号情
報生成回路151によって、例えば図73に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸に沿った枝入出力情報BIOを算出する。す
なわち、軟出力復号回路90は、符号情報生成回路15
1によって、メモリ数が“2”の畳み込み符号化器の復
号を行う場合には、同図(A)に示すように番号付けを
行い、メモリ数が“1”の畳み込み符号化器の復号を行
う場合には、同図(B)に示すように番号付けを行う。
同図(A)においては、例えば、ステート番号が“0”
のステートへと入力される8本の各枝を2本ずつ束ねて
得られる4組の各枝に“0,1”,“2,3”,“4,
5”,“6,7”の番号を付し、ステート番号が“1”
のステートへと入力される8本の各枝を2本ずつ束ねて
得られる4組の各枝に“8,9”,“10,11”,
“12,13”,“14,15”の番号を付している。
なお、ここでは、各ステートに入力される複数組の枝に
対する番号付けの手法、及び、1組の枝における各パラ
レルパスに対する番号付けの手法の具体例については詳
述しないが、軟出力復号回路90は、例えば、生成行列
情報CGに基づく場合分けを行い、各場合において、入
力パターンの情報と遷移元のステートの情報とを用いる
ことによって、各枝に対する固有の番号付けを行うこと
ができる。

【0870】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図74に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報BIを算出す
る。すなわち、軟出力復号回路90は、枝入出力情報算
出回路223によって、メモリ数が“2”の畳み込み符
号化器の復号を行う場合には、同図(A)に示すように
番号付けを行い、メモリ数が“1”の畳み込み符号化器
の復号を行う場合には、同図(B)に示すように番号付
けを行う。同図(A)においては、例えば、ステート番
号が“0”のステートから出力していく8本の各枝を2
本ずつ束ねて得られる4組の各枝に“0,1”,“2,
3”,“4,5”,“6,7”の番号を付し、ステート
番号が“1”のステートから出力していく8本の各枝を
2本ずつ束ねて得られる4組の各枝に“8,9”,“1
0,11”,“12,13”,“14,15”の番号を
付している。なお、ここでは、各ステートに入力される
複数組の枝に対する番号付けの手法、及び、1組の枝に
おける各パラレルパスに対する番号付けの手法の具体例
については詳述しないが、軟出力復号回路90は、例え
ば、生成行列情報CGに基づく場合分けを行い、各場合
において、入力パターンの情報と遷移元のステートの情
報とを用いることによって、各枝に対する固有の番号付
けを行うことができる。

【0871】このように、軟出力復号回路90は、トレ
リスが、各ステートから次時刻における全てのステート
へとパスが到達するトレリス構造を有する場合には、当
該トレリス全体の構造の一意性に基づいて、全ての枝に
対する番号付けを行うことによって、符号構成に依ら
ず、枝番号から、遷移元のステートと遷移先のステート
とを一意に把握することができる。したがって、軟出力
復号回路90は、一意に遷移元のステート番号と遷移先
のステート番号とを把握でき、簡易な制御で復号を行う
ことができる。

【0872】なお、この手法による枝の番号付けの具体
例としては、図73及び図74に示すものが挙げられる
が、遷移元のステートと遷移先のステートとを結ぶ枝に
対して一意に番号付けがされていれば、具体的な番号は
同図に示したものに限定されることはない。

【0873】5−2 終結情報の入力方法 上述した終結情報生成回路153に関する特徴である。
PCCC、SCCC、TTCM及びSCTCMによる符
号を繰り返し復号する場合には、終結処理が必須とな
る。そこで、要素復号器50は、以下に示す2つの手法
により終結情報を生成する。

【0874】5−2−1 入力ビット数分の情報の終結
期間分の入力 上述したように、ボーゼンクラフト型の畳み込み符号化
器においては、遷移先のステートが限定される。そこ
で、軟出力復号回路90は、上述したように、ボーゼン
クラフト型の畳み込み符号を終結する場合には、終結情
報として、畳み込み符号化器に対する入力ビット数分の
情報を終結期間分だけ入力することによって、終結ステ
ートを明示する。

【0875】具体的には、入力ビット数が“1”であ
り、メモリ数が“2”のボーゼンクラフト型の畳み込み
符号化器による符号を“00”で表されるステートへ終
結する場合には、軟出力復号回路90は、終結情報生成
回路153によって、例えば図75に示すように、入力
ビット数分である1ビットの“0”を終結ステート情報
TSMとして1タイムスロットで生成し、メモリ数分で
ある2タイムスロット分だけ終結ステート情報TSMを
生成することによって、“00”という終結ステートを
明示することができる。

【0876】このようにすることによって、要素復号器
50は、符号化率がk/nで表される任意のボーゼンク
ラフト型の畳み込み符号の終結処理を行うことができ
る。要素復号器50は、終結情報を入力するためのピン
を最小限に抑えた構成とすることができ、例えば終結パ
ターンが長くなり連続した終結処理が必要な場合にも、
終結情報を適切に生成することができ、終結情報の入力
の不整合を回避することができる。

【0877】5−2−2 終結ステートを示す情報の1
タイムスロットでの入力 上述したように、例えばマッシィ型の畳み込み符号化器
といったボーゼンクラフト型の畳み込み符号化器以外の
要素符号化器においては、ボーゼンクラフト型の畳み込
み符号化器のように、遷移先のステートが限定されるこ
とはない。そのため、ボーゼンクラフト型の畳み込み符
号以外の符号を終結する場合には、終結情報として、入
力ビット数分の情報を終結期間分だけ入力することはで
きない。

【0878】そこで、軟出力復号回路90は、上述した
ように、終結情報として、終結ステートを示す情報を1
タイムスロットで入力することによって、終結ステート
を明示する。

【0879】具体的には、入力ビット数が“1”であ
り、メモリ数が“2”のマッシィ型の畳み込み符号化器
による符号を“00”で表されるステートへ終結する場
合には、軟出力復号回路90は、終結情報生成回路15
3によって、例えば図76に示すように、終結ステート
を示す2ビットの“00”を終結ステート情報TSMと
して1タイムスロットで生成することによって、“0
0”という終結ステートを明示することができる。

【0880】このようにすることによって、要素復号器
50は、符号構成に応じてトレリスの構造が変化するマ
ッシィ型の畳み込み符号を含むいかなるトレリス符号で
あっても終結処理を行うことができる。勿論、要素復号
器50は、この手法を用いて、ボーゼンクラフト型の畳
み込み符号の終結処理を行うこともできる。また、この
手法は、例えばいわゆるビタビ復号といった軟出力復号
以外の復号にも適用可能なものである。

【0881】5−3 消去位置の処理 上述した受信値及び事前確率情報選択回路154に関す
る特徴である。

【0882】軟出力復号においては、通常、少なくとも
対数尤度Iγの算出時まで、パンクチャ等により符号出
力が存在しない位置を示す情報を別途保持しておく必要
があり、この情報を保持する記憶回路を備える等の対処
が必要であった。

【0883】そこで、軟出力復号回路90は、上述した
ように、受信値及び事前確率情報選択回路154によっ
て、内部消去情報生成回路152から供給される内部消
去位置情報IERSに基づいて、符号出力が存在しない
位置を尤度が“0”のシンボルに置き換える。すなわ
ち、軟出力復号回路90は、符号出力が存在しない位置
に相当するビットが“0”であるか“1”であるかの確
率が“1/2”であるものとすることによって、復号動
作に影響を与えることなく、消去されていることに等価
な状況を生成する。

【0884】このようにすることによって、要素復号器
50は、符号出力が存在しない位置を示す情報を保持す
る記憶回路を別途備える必要がないことから、回路規模
の削減を図ることができる。

【0885】5−4 対数尤度Iγの算出及び分配 上述したIγ算出回路156及びIγ分配回路157に
関する特徴である。上述したように、要素復号器50
は、例えば先に図14乃至図17に示した畳み込み符号
化器といった任意の要素符号化器による符号を、符号に
依らず同一の構成で軟出力復号することができるもので
ある。この目的を達成するために、要素復号器50は、
対数尤度Iγの算出及び分配に関し、以下に示す4つの
特徴を有する。

【0886】5−4−1 全入出力パターン分の対数尤
度Iγの算出・分配 軟出力復号回路90は、任意の符号の復号を実現するた
めに、Iγ算出回路156によって、あり得る全ての入
出力パターン分の対数尤度Iγを算出し、Iγ分配回路
157によって、符号構成に応じて決定される入出力パ
ターンに応じて分配する。

【0887】ここで、先に図14乃至図17に示した畳
み込み符号化器を復号する場合について考える。これら
の各畳み込み符号化器におけるトレリスは、32本以下
の枝を有する構造となり、多くとも32通りの入出力パ
ターンを有するものとなる。そこで、軟出力復号回路9
0は、図77に概略を示すように、Iγ算出回路156
における情報・符号Iγ算出回路221によって、32
通りの入出力パターンの全てを算出する。なお、同図に
おいて、“Iγ(00/000)”は、要素符号化器に
おける入力データ/出力データが“00/000”であ
る枝に対応する対数尤度Iγを示している。そして、軟
出力復号回路90は、符号構成に応じて決定される入出
力パターンに応じて、上述したIγ分配回路157にお
けるIα用Iγ分配回路2243、Iβ0用Iγ分配回
路2241又はIβ1用Iγ分配回路2242のそれぞれ
に相当する32個のセレクタ5201,5202,・・
・,52032のそれぞれによって、32通りの対数尤度
Iγ(00/000),Iγ(01/000),・・
・,Iγ(11/111)の中から一の対数尤度Iγを
選択し、選択されて得られた32通りの対数尤度Iγに
対して所定の処理を施した後、各枝番号0,1,・・
・,31に相当する対数尤度Iγ(0),Iγ(1),
・・・,Iγ(31)として分配して出力する。

【0888】このようにすることによって、要素復号器
50は、所定の本数以下の枝を有する任意のトレリス符
号の復号を、同一の構成で行うことができる。特に、こ
の手法は、入出力パターンが少なく、トレリス上の枝の
本数が多い場合には有効なものとなる。

【0889】5−4−2 少なくとも一部の入出力パタ
ーン分の対数尤度Iγの算出・分配 ところで、“5−4−1”に示した手法の場合、Iγ分
配回路157におけるIα用Iγ分配回路2243、I
β0用Iγ分配回路2241又はIβ1用Iγ分配回路
2242は、32通りの信号から一の信号を選択する、
すなわち、32対1の選択を行うセレクタを少なくとも
32個有することになり、回路規模が膨大なものとなる
可能性がある。

【0890】そこで、軟出力復号回路90は、Iγ算出
回路156によって、32通りの入出力パターンの全て
を算出するのではなく、少なくとも一部の入出力パター
ン分の対数尤度Iγを算出し、Iγ分配回路157によ
って、所望の対数尤度Iγを選択した後、選択した各対
数尤度Iγを加算する。

【0891】具体的に説明するために、ここでも、先に
図14乃至図17に示した畳み込み符号化器を復号する
場合について考える。この場合、図14に示した畳み込
み符号化器は、多くとも16通りの入出力パターンを有
し、図15に示した畳み込み符号化器は、多くとも32
通りの入出力パターンを有し、図16に示した畳み込み
符号化器は、多くとも8通りの入出力パターンを有し、
図17に示した畳み込み符号化器は、多くとも16通り
の入出力パターンを有する。ここで、最も入出力パター
ンが多い図15に示した畳み込み符号化器は、多くとも
4通りの入力パターンと、多くとも8通りの出力パター
ンを有する。そこで、軟出力復号回路90は、図78に
概略を示すように、Iγ算出回路156における情報・
符号Iγ算出回路221によって、4通りの入力パター
ンと、8通りの出力パターンとに応じた対数尤度Iγを
算出する。そして、軟出力復号回路90は、符号構成に
応じて決定される入出力パターンに応じて、Iγ分配回
路157におけるセレクタ5301によって、4通りの
入力パターンに対応する4つの対数尤度Iγの中から一
の対数尤度Iγを選択するとともに、Iγ分配回路15
7におけるセレクタ5302によって、8通りの入力パ
ターンに対応する8個の対数尤度Iγの中から一の対数
尤度Iγを選択し、Iγ分配回路157における加算器
531によって、選択されて得られた2つの対数尤度I
γを加算し、所定の処理を施した後、枝番号に相当する
対数尤度Iγとして分配して出力する。Iγ分配回路1
57は、このような2つのセレクタ5301,530
2と、加算器531とを有する回路を多くとも32個有
することによって、上述したIα用Iγ分配回路224
3、Iβ0用Iγ分配回路2241又はIβ1用Iγ分配
回路2242のそれぞれを構成する。

【0892】このようにすることによって、要素復号器
50は、32対1の選択を行うセレクタといった回路規
模が膨大なセレクタを備える必要がなく、4対1の選択
及び8対1の選択を行うセレクタといった回路規模が少
ないセレクタと加算器とを備えればよく、少ない回路規
模で、所定の本数以下の枝を有する任意のトレリス符号
の復号を、同一の構成で行うことができる。特に、この
手法は、トレリス上の枝の本数に対して入出力パターン
が多い場合には有効なものとなる。また、この手法は、
例えば、符号化装置1がTTCM又はSCTCMによる
符号化を行うものであった場合や、符号化装置1におけ
る入力データ及び出力データをシンボル単位で復号する
場合等、入力ビット及び出力ビットをビット単位で分離
することができない場合には、極めて有効なものとな
る。

【0893】5−4−3 全入出力パターン分の対数尤
度Iγに対する1時刻毎の正規化 Log−BCJRアルゴリズムにおいては、一般に、対
数尤度同士の差分値のみが結果に影響し、対数尤度の値
が大きいものほど重要度が高い。

【0894】しかしながら、対数尤度Iγは、算出され
る過程において、時刻の経過とともに値の分布に偏りを
生じ、一定時間の経過後には、対数尤度Iγを算出する
系が表現可能な値の範囲を超過してしまうことがある。

【0895】例えば、対数尤度Iγをハードウェアのよ
うに正値のみを扱う系により算出する場合には、対数尤
度Iγの値は、徐々に増大していき、一定時間の経過後
には、ハードウェアが表現可能な値の範囲を超過してし
まう。また、対数尤度Iγを浮動小数点演算を行う系の
ように負値のみを扱う系により算出する場合を考える
と、この場合には、対数尤度Iγの値は、徐々に減少し
ていき、一定時間の経過後には、ソフトウェアとして表
現可能な値の範囲を超過してしまう。このように、対数
尤度Iγが表現可能な値の範囲を超過してしまい、当該
表現可能な値の範囲を超過した対数尤度Iγは、クリッ
プされることになる。

【0896】そこで、軟出力復号回路90は、対数尤度
Iγがクリップされ、適切な対数尤度同士の差分を表現
することが困難となることを回避するために、対数尤度
Iγの分布の偏りを是正するための正規化を行う。

【0897】具体的には、軟出力復号回路90は、“5
−4−1”に示した手法によりあり得る全ての入出力パ
ターン分の対数尤度Iγを算出する場合には、以下のよ
うな正規化を行う。すなわち、軟出力復号回路90は、
Iγ算出回路156におけるIγ正規化回路222によ
って、情報・符号Iγ算出回路221により算出された
複数の対数尤度Iγ(00/000),Iγ(01/0
00),・・・,Iγ(11/111)のうち、確率γ
が最大値を有するものに対応する対数尤度Iγを、とり
得る確率の最大値に対応する対数尤度に合わせるよう
に、各対数尤度Iγ(00/000),Iγ(01/0
00),・・・,Iγ(11/111)に対して所定の
演算を施す。

【0898】具体的には、軟出力復号回路90は、要素
復号器50が対数尤度を負値として扱う場合、すなわ
ち、上述した定数sgnが“+1”の場合には、図79
に概略を示すように、Iγ算出回路156におけるIγ
正規化回路222によって、情報・符号Iγ算出回路2
21により算出された複数の対数尤度Iγ(00/00
0),Iγ(01/000),・・・,Iγ(11/1
11)のうち、最大値を有するものを、要素復号器50
が表現可能な最大値に合わせるように、複数の対数尤度
Iγ(00/000),Iγ(01/000),・・
・,Iγ(11/111)のそれぞれに対して所定の値
を加算する。

【0899】例えば、Iγ正規化回路222は、ある時
刻に算出された複数の対数尤度Iγ(00/000),
Iγ(01/000),・・・,Iγ(11/111)
が、それぞれ、図80(A)に示す分布を呈しているも
のとしたとき、同図(B)に示すように、これらの対数
尤度Iγ(00/000),Iγ(01/000),・
・・,Iγ(11/111)のうち、最大値であるプロ
ット×で示す対数尤度Iγ(11/111)を“0”と
するように、複数の対数尤度Iγ(00/000),I
γ(01/000),・・・,Iγ(11/111)の
それぞれに対して所定の値を加算する。

【0900】また、軟出力復号回路90は、要素復号器
50が対数尤度を正値として扱う場合、すなわち、上述
した定数sgnが“−1”の場合には、Iγ算出回路1
56におけるIγ正規化回路222によって、情報・符
号Iγ算出回路221により算出された複数の対数尤度
Iγ(00/000),Iγ(01/000),・・
・,Iγ(11/111)のうち、最小値を有するもの
を、要素復号器50が表現可能な最小値に合わせるよう
に、複数の対数尤度Iγ(00/000),Iγ(01
/000),・・・,Iγ(11/111)のそれぞれ
から所定の値を減算する。

【0901】例えば、Iγ正規化回路222は、ある時
刻に算出された複数の対数尤度Iγ(00/000),
Iγ(01/000),・・・,Iγ(11/111)
が、それぞれ、図81(A)に示す分布を呈しているも
のとしたとき、同図(B)に示すように、これらの対数
尤度Iγ(00/000),Iγ(01/000),・
・・,Iγ(11/111)のうち、最小値であるプロ
ット○で示す対数尤度Iγ(00/000)を“0”と
するように、複数の対数尤度Iγ(00/000),I
γ(01/000),・・・,Iγ(11/111)の
それぞれから所定の値を減算する。

【0902】軟出力復号回路90は、Iγ正規化回路2
22によって、このような正規化を行った後、必要なダ
イナミックレンジに応じてクリッピングを行い、対数尤
度GA,GB0,GB1としてIγ分配回路157に供
給する。

【0903】要素復号器50は、Iγ正規化回路222
によって、1時刻毎にこのような正規化を行うことで、
Iγ算出回路156からIγ分配回路157へと供給さ
れる対数尤度GA,GB0,GB1のビット数を削減す
ることができる。また、要素復号器50は、値が大きく
重要度の高い対数尤度がクリップされる事態を招くこと
がなく、適切な対数尤度同士の差分を表現することが可
能となり、高精度の復号を行うことができる。

【0904】なお、要素復号器50は、Iγ正規化回路
222を必ずしもIγ算出回路156の内部に備える必
要はない。例えば、要素復号器50は、Iγ分配回路1
57の後段にIγ正規化回路222を設けるようにして
もよい。勿論、この手法は、任意の符号の復号を実現す
る場合のみならず、固定符号を復号する場合にも有効な
ものである。

【0905】5−4−4 少なくとも一部の入出力パタ
ーン分の対数尤度Iγに対する正規化 軟出力復号回路90は、“5−4−2”に示した手法に
より少なくとも一部の入出力パターン分の対数尤度Iγ
を算出する場合には、以下のような正規化を行う。すな
わち、軟出力復号回路90は、Iγ算出回路156にお
けるIγ正規化回路222によって、情報・符号Iγ算
出回路221により算出された入力パターンに応じた複
数の対数尤度Iγのうち、確率γが最大値を有するもの
に対応する対数尤度Iγを、とり得る確率の最大値に対
応する対数尤度に合わせるように、各対数尤度Iγに対
して所定の演算を施す。

【0906】具体的には、軟出力復号回路90は、要素
復号器50が対数尤度を負値として扱う場合、すなわ
ち、上述した定数sgnが“+1”の場合には、図82
に概略を示すように、Iγ算出回路156におけるIγ
正規化回路222によって、情報・符号Iγ算出回路2
21により算出された入力パターンに応じた複数の対数
尤度Iγのうち、最大値を有するものを、要素復号器5
0が表現可能な最大値に合わせるように、複数の対数尤
度Iγのそれぞれに対して所定の値を加算するととも
に、情報・符号Iγ算出回路221により算出された出
力パターンに応じた複数の対数尤度Iγのうち、最大値
を有するものを、要素復号器50が表現可能な最大値に
合わせるように、複数の対数尤度Iγのそれぞれに対し
て所定の値を加算し、正規化を行う。

【0907】また、軟出力復号回路90は、要素復号器
50が対数尤度を正値として扱う場合、すなわち、上述
した定数sgnが“−1”の場合には、Iγ算出回路1
56におけるIγ正規化回路222によって、情報・符
号Iγ算出回路221により算出された入力パターンに
応じた複数の対数尤度Iγのうち、最小値を有するもの
を、要素復号器50が表現可能な最小値に合わせるよう
に、複数の対数尤度Iγのそれぞれに対して所定の値を
加算するとともに、情報・符号Iγ算出回路221によ
り算出された出力パターンに応じた複数の対数尤度Iγ
のうち、最小値を有するものを、要素復号器50が表現
可能な最小値に合わせるように、複数の対数尤度Iγの
それぞれに対して所定の値を加算し、正規化を行う。

【0908】すなわち、軟出力復号回路90は、入力パ
ターンに応じた対数尤度Iγと、出力パターンに応じた
対数尤度Iγとに対して、それぞれ、正規化を行う。

【0909】軟出力復号回路90は、Iγ正規化回路2
22によって、このような正規化を行った後、必要なダ
イナミックレンジに応じてクリッピングを行い、対数尤
度GA,GB0,GB1としてIγ分配回路157に供
給する。

【0910】要素復号器50は、Iγ正規化回路222
によって、1時刻毎にこのような正規化を行うことで、
最大値又は最小値を有する対数尤度Iγを探索する規模
を小さくすることができ、処理の高速化及び回路規模の
削減を図ることができる。そして、要素復号器50は、
Iγ算出回路156からIγ分配回路157へと供給さ
れる対数尤度GA,GB0,GB1のビット数を削減す
ることができ、値が大きく重要度の高い対数尤度がクリ
ップされる事態を招くことがなく、適切な対数尤度同士
の差分を表現することが可能となり、高精度の復号を行
うことができる。

【0911】ただし、この場合、符号構成によっては、
最終的な対数尤度Iγの最大値又は最小値が、要素復号
器50が表現可能な最大値又は最小値に一致するとは限
らないが、全ての入出力パターンが現れる場合には、
“5−4−3”に示した手法による正規化と同等になる
ことから、性能が劣化することはない。

【0912】なお、要素復号器50は、この場合におい
ても、Iγ正規化回路222を必ずしもIγ算出回路1
56の内部に備える必要はない。

【0913】5−5 対数尤度Iα,Iβの算出 上述したIα算出回路158及びIβ算出回路159に
関する特徴である。また、特徴によっては、Iγ分配回
路157に関するものもある。要素復号器50は、対数
尤度Iα,Iβを算出するにあたって、以下に示す9つ
の特徴を有する。

【0914】5−5−1 対数尤度Iαと対数尤度Iγ
との和の算出 軟出力復号において、対数軟出力Iλを算出する際に
は、上式(55)に示したように、対数尤度Iαと対数
尤度Iγとの和を予め求める必要がある。すなわち、軟
出力復号においては、通常、対数軟出力Iλを算出する
ために、対数尤度Iαと対数尤度Iγとの和を算出する
回路を別途備える必要がある。そのため、対数軟出力I
λを算出する回路の規模が増大する虞がある。

【0915】そこで、軟出力復号回路90は、対数尤度
Iαを算出する過程で求められる対数尤度Iαと対数尤
度Iγとの和Iα+Iγを、対数軟出力Iλの算出に流
用する。具体的には、軟出力復号回路90は、上述した
ように、Iα算出回路158によって、算出した対数尤
度Iαをそのまま出力するのではなく、算出した対数尤
度Iαと対数尤度Iγとの和を出力する。すなわち、I
α算出回路158は、加算比較選択回路241,242
により対数尤度Iαを算出する過程で求められる対数尤
度Iαと対数尤度Iγとの和Iα+Iγを出力する。

【0916】このようにすることによって、要素復号器
50は、対数軟出力Iλを算出するために必要となる対
数尤度Iαと対数尤度Iγとの和を算出する回路を備え
る必要がなくなり、回路規模の削減を図ることができ
る。

【0917】5−5−2 パラレルパスに対する前処理 例えば先に図17に示した畳み込み符号化器による符号
のように、トレリス上にパラレルパスが存在する符号を
復号したい場合がある。ここで、図17に示した畳み込
み符号化器の場合を例とすると、トレリスは、先に図2
5に一例を示したように、各ステートから次時刻におけ
るステートへと2本1組のパラレルパスが4組到達する
構造となる。すなわち、この場合のトレリスは、各ステ
ートに8本のパスが到達する構造となる。

【0918】ここで、パラレルパスは、遷移元のステー
トが同一であり且つ遷移先のステートが同一であること
に着目する。すなわち、パラレルパスは、1本のパスと
して擬制できることに着目する。この点に着目すること
によって、軟出力復号回路90は、トレリス上にパラレ
ルパスが存在する符号を復号する場合には、対数尤度I
α,Iβを算出する前に、予めパラレルパスに対応する
対数尤度Iγに対してlog−sum演算を行う。具体
的には、軟出力復号回路90は、上述したIγ分配回路
157におけるIβ0用パラレルパス処理回路22
1、Iβ1用パラレルパス処理回路2252及びIα用
パラレルパス処理回路2253を備え、パラレルパスに
対応する対数尤度Iγに対してlog−sum演算を行
い、パラレルパスを束ねる。

【0919】このようにすることによって、要素復号器
50は、Iα算出回路158及びIβ算出回路159の
処理の負担を軽減することができ、性能を劣化すること
なく処理の高速化を図ることができる。

【0920】なお、要素復号器50は、Iγ分配回路1
57にパラレルパスを束ねる機能を持たせているが、こ
の構成に限定される必要はない。すなわち、要素復号器
50としては、対数尤度Iα,Iβの算出前に、パラレ
ルパスに対応する対数尤度Iγを束ねればよい。また、
ここでは、2本のパラレルパスを1組に束ねるものとし
て説明しているが、例えば4本といった任意の数のパラ
レルパスを1組に束ねるようにしてもよい。

【0921】5−5−3 加算比較選択回路の共用 要素復号器50は、任意の符号の復号を可能とするもの
であるが、入力ビット数をkとしたとき、各符号を復号
するためには、対数尤度Iα,Iβを算出するために加
算比較選択処理及びlog−sum補正により補正項を
追加する処理を行う加算比較選択回路として、各ステー
トに2k本のパスが到達するトレリスに対応するものを
個別に備える必要がある。このような加算比較選択回路
は、一般に、要素符号化器に対する入力ビット数kが大
きい符号に対応するものほど、回路規模が増大し、処理
の負担が大きくなる。

【0922】ここで、先に図14乃至図17に示した4
種類の畳み込み符号化器による符号を復号する場合を考
える。この場合、図14に示した畳み込み符号化器によ
る符号に対応する加算比較選択処理回路としては、各ス
テートから次時刻におけるステートへと21=2本のパ
スが到達する構造を有するトレリスに対応するものが必
要となる。また、図15及び図16に示した畳み込み符
号化器による符号に対応する加算比較選択処理回路とし
ては、各ステートから次時刻におけるステートへと22
=4本のパスが到達する構造を有するトレリスに対応す
るものが必要となる。さらに、図17に示した畳み込み
符号化器による符号に対応する加算比較選択処理回路と
しては、各ステートから次時刻におけるステートへと2
3=8本のパスが到達する構造を有するトレリスに対応
するものが必要となる。

【0923】ところで、図17に示した畳み込み符号化
器による符号は、トレリス上にパラレルパスが存在する
ものである。このとき、“5−5−2”に示した手法に
よりパラレルパスを束ねた場合には、この符号のトレリ
スは、畳み込み符号化器におけるメモリ数ν=2を用い
て、各ステートから次時刻におけるステートへと2ν=
2=4本のパスが到達する構造を有するものと擬制す
ることができる。

【0924】そこで、軟出力復号回路90は、要素符号
化器に対する入力ビット数がk=3である符号に対応す
る加算比較選択回路を備えず、要素符号化器に対する入
力ビット数がk=2=νである符号に対応する加算比較
選択回路と共用する。

【0925】具体的には、軟出力復号回路90は、Iα
算出回路158における加算比較選択回路として、要素
符号化器に対する入力ビット数がk=1,2である符号
に対応する加算比較選択回路241,242のみを備え
るとともに、Iβ算出回路159における加算比較選択
回路としても、要素符号化器に対する入力ビット数がk
=1,2である符号に対応する加算比較選択回路28
3,284のみを備え、要素符号化器に対する入力ビッ
ト数がk=3である符号に対する処理を、加算比較選択
回路242,284により行う。すなわち、軟出力復号
回路90は、要素符号化器に対する入力ビット数がk=
3であり且つメモリ数がν=2<kである符号であっ
て、トレリス上にパラレルパスが存在する符号に対応す
る加算比較選択回路の代わりに、要素符号化器に対する
入力ビット数がk=2=νである符号に対応する加算比
較選択回路を共用する。

【0926】このようにすることによって、要素復号器
50は、要素符号化器に対する入力ビット数がk=3で
ある符号に対応する加算比較選択回路を備える必要がな
く、回路規模の削減を図ることができる。

【0927】なお、ここでは、要素符号化器に対する入
力ビット数がk=3である符号に対応する加算比較選択
回路を、要素符号化器に対する入力ビット数がk=2で
ある符号に対応する加算比較選択回路と共用する例につ
いて説明したが、要素復号器50としては、符号構成に
よっては、例えば、要素符号化器に対する入力ビット数
がk=2である符号に対応する加算比較選択回路を、要
素符号化器に対する入力ビット数がk=1である符号に
対応する加算比較選択回路と共用するといったように、
要素符号化器に対する入力ビット数が小さい符号に対応
する加算比較選択回路と共用することもできる。例え
ば、要素符号化器に対する入力ビット数がk=3であ
り、各ステートから任意のステートに対して4本1組の
パラレルパスが2組到達しているような符号において、
これらの4本のパラレルパスを1組に束ねた場合には、
要素符号化器に対する入力ビット数がk=1である符号
に対応する加算比較選択回路と共用することができる。
すなわち、要素復号器50は、要素符号化器に対する入
力ビット数がk1であり且つメモリ数がν<k1である符
号であって、トレリス上にパラレルパスが存在する符号
に対応する加算比較選択回路を、要素符号化器に対する
入力ビット数がk2<k1であり且つメモリ数がνである
符号に対応する加算比較選択回路と共用することができ
るものである。

【0928】5−5−4 対数軟出力Iλの算出用の対
数尤度Iγの出力 さて、“5−5−2”に示した手法によりパラレルパス
を束ねた場合には、Iα算出回路158及びIβ算出回
路159における加算比較選択回路の処理が簡易なもの
となり、処理の高速化の面で有効であることは、上述し
た通りであるが、最終的に必要な結果である対数軟出力
Iλを算出するためには、各パラレルパスに対応する個
別のメトリックが必要となる。すなわち、軟出力復号に
おいては、対数軟出力Iλを算出する際には、パラレル
パスを束ねた場合の対数尤度Iγを、そのまま用いるこ
とはできない。

【0929】そこで、軟出力復号回路90は、トレリス
上にパラレルパスが存在する符号を復号する場合であっ
て、パラレルパスを束ねた場合には、対数軟出力Iλを
算出するために用いる対数尤度Iγを別途出力する。具
体的には、軟出力復号回路90は、Iγ分配回路157
におけるIα用Iγ分配回路2243により分配して得
られた対数尤度PGAを、Iα用パラレルパス処理回路
2253に供給するとともに、対数尤度DGABとして
別途出力する。

【0930】このようにすることによって、要素復号器
50は、復号結果に影響を与えることなく、パラレルパ
スを束ねることが可能となり、結果として、Iα算出回
路158及びIβ算出回路159の処理の負担を軽減
し、性能を劣化することなく処理の高速化を図ることが
可能となる。すなわち、要素復号器50は、パラレルパ
スを束ねる際には、必然的に、対数軟出力Iλを算出す
るために用いる対数尤度Iγを別途出力することにな
る。

【0931】5−5−5 パラレルパスに対する対数尤
度Iαと対数尤度Iγとの和の算出 “5−5−1”に示したように、対数軟出力Iλを算出
するために、対数尤度Iαを算出する過程で求められる
対数尤度Iαと対数尤度Iγとの和Iα+Iγを出力す
ることは、回路規模の削減の面から有効であるが、トレ
リス上にパラレルパスが存在する符号を復号するにあた
っては、“5−5−1”に示した手法により求めた対数
尤度Iαと対数尤度Iγとの和Iα+Iγを、そのまま
出力することはできない。

【0932】そこで、軟出力復号回路90は、トレリス
上にパラレルパスが存在する符号を復号する場合であっ
て、パラレルパスを束ねた場合には、対数尤度Iαを算
出するための加算比較選択回路とは別に、対数尤度Iα
と対数尤度Iγとの和Iα+Iγを算出する回路を備
え、この算出結果を対数軟出力Iλの算出に用いる。具
体的には、軟出力復号回路90は、Iα算出回路158
におけるIα+Iγ算出回路243を備え、このIα+
Iγ算出回路243によって、加算比較選択回路242
により算出される対数尤度Iαと、Iγ分配回路157
によりパラレルパスを束ねない状態で得られる対数尤度
Iγとを加算し、この和を対数軟出力Iλの算出に用い
る。

【0933】このようにすることによって、要素復号器
50は、復号結果に影響を与えることなく、パラレルパ
スを束ねることが可能となり、結果として、Iα算出回
路158及びIβ算出回路159の処理の負担を軽減
し、性能を劣化することなく処理の高速化を図ることが
可能となる。すなわち、要素復号器50は、パラレルパ
スを束ねる際には、必然的に、対数軟出力Iλを算出す
るために用いる対数尤度Iαと対数尤度Iγとの和を別
途算出することになる。

【0934】5−5−6 符号構成に応じた対数尤度の
選択 先に“5−1−2”に示したように、ボーゼンクラフト
型の畳み込み符号化器においては、遅延素子に対して時
系列にデータが保持されることから、遷移先のステート
が限定され、トレリスに一意性が存在する。

【0935】そこで、軟出力復号回路90は、ボーゼン
クラフト型の畳み込み符号を復号する場合には、トレリ
スの一意性を利用して、畳み込み符号化器のメモリ数が
可変となる場合にも容易に復号できる機能を備える。具
体的には、軟出力復号回路90は、先に示した図34、
図36、図39及び図40には図示していないが、Iα
算出回路158における加算比較選択回路241,24
2と、Iβ算出回路159における加算比較選択回路2
83,284との内部に、処理を行う対数尤度Iα,I
βを選択するセレクタを備える。

【0936】例えば、先に図14に示した畳み込み符号
化器のように、メモリ数が“1”、“2”、“3”、
“4”の間で可変となる畳み込み符号化器におけるトレ
リスの一例を、メモリ数に応じてそれぞれ、図83
(A)、(B)、(C)、(D)に示す。すなわち、同
図(A)に示すトレリスは、メモリ数が“1”の場合の
一例であり、同図(B)に示すトレリスは、メモリ数が
“2”の場合の一例であり、同図(C)に示すトレリス
は、メモリ数が“3”の場合の一例であり、同図(D)
に示したトレリスは、メモリ数が“4”の場合の一例で
ある。

【0937】これらの4つのトレリスにおいてステート
番号が“0”のステートを合わせ、各トレリスを重ねる
と、図84に示すようになる。同図において、実線で示
す枝は、図83(A)に示したトレリス上の枝であり、
破線で示す枝は、図83(B)に示したトレリス上の枝
であり、一点鎖線で示す枝は、図83(C)に示したト
レリス上の枝であり、二点鎖線で示す枝は、図83
(D)に示したトレリス上の枝である。

【0938】図84からわかるように、ステート番号が
“0”、“1”のステートに到達する枝は、4通りの枝
が重なったものと、4通りの枝が互いに異なるステート
から到達するものとがある。したがって、畳み込み符号
化器のメモリ数を可変にした場合には、メモリ数に応じ
て、互いに異なるステートから到達する4本の枝のうち
の1本を選択すればよい。

【0939】また、ステート番号が“2”、“3”のス
テートに到達する枝は、3通りの枝が重なったものと、
3通りの枝が互いに異なるステートから到達するものと
がある。したがって、畳み込み符号化器のメモリ数を可
変にした場合には、メモリ数に応じて、互いに異なるス
テートから到達する3本の枝のうちの1本を選択すれば
よい。

【0940】さらに、ステート番号が“4”、“5”、
“6”、“7”のステートに到達する枝は、2通りの枝
が重なったものと、2通りの枝が互いに異なるステート
から到達するものとがある。したがって、畳み込み符号
化器のメモリ数を可変にした場合には、メモリ数に応じ
て、互いに異なるステートから到達する2本の枝のうち
の1本を選択すればよい。

【0941】また、ステート番号が“8”以降のステー
トに到達する枝は、図83(D)に示した畳み込み符号
化器によるもののみであることから、枝の選択動作を行
う必要はない。

【0942】これらのことを考慮すると、上述した16
個のlog−sum演算回路245 nを有する加算比較
選択回路241としては、例えば図85に概略を示すよ
うに、4つのセレクタ5401,5402,5403,5
404を有し、次時刻における対数尤度ALを算出する
際に、前時刻において算出した対数尤度ALを選択すれ
ばよいことになる。

【0943】すなわち、加算比較選択回路241は、セ
レクタ5401によって、メモリ数情報MNに基づい
て、前時刻において算出された対数尤度ALのうち、遷
移元のステート番号が“1”であるステートに対応する
対数尤度AL01、遷移元のステート番号が“2”であ
るステートに対応する対数尤度AL02、遷移元のステ
ート番号が“4”であるステートに対応する対数尤度A
L04、遷移元のステート番号が“8”であるステート
に対応する対数尤度AL08のうちの一の対数尤度を選
択する。セレクタ5401は、例えば、要素符号化器が
メモリ数が“1”のものであった場合には、対数尤度A
L01を選択し、要素符号化器がメモリ数が“2”のも
のであった場合には、対数尤度AL02を選択し、要素
符号化器がメモリ数が“3”のものであった場合には、
対数尤度AL04を選択し、要素符号化器がメモリ数が
“4”のものであった場合には、対数尤度AL08を選
択する。log−sum演算回路2451,2452
は、対数尤度AL00が対数尤度A0として供給される
とともに、セレクタ5401により選択された対数尤度
が対数尤度A1として供給される。

【0944】また、加算比較選択回路241は、セレク
タ5402によって、メモリ数情報MNに基づいて、前
時刻において算出された対数尤度ALのうち、遷移元の
ステート番号が“3”であるステートに対応する対数尤
度AL03、遷移元のステート番号が“5”であるステ
ートに対応する対数尤度AL05、遷移元のステート番
号が“9”であるステートに対応する対数尤度AL09
のうちの一の対数尤度を選択する。セレクタ540
2は、例えば、要素符号化器がメモリ数が“2”のもの
であった場合には、対数尤度AL03を選択し、要素符
号化器がメモリ数が“3”のものであった場合には、対
数尤度AL05を選択し、要素符号化器がメモリ数が
“4”のものであった場合には、対数尤度AL09を選
択する。log−sum演算回路2453,2454
は、対数尤度AL01が対数尤度A0として供給される
とともに、セレクタ5402により選択された対数尤度
が対数尤度A1として供給される。

【0945】さらに、加算比較選択回路241は、セレ
クタ5403によって、メモリ数情報MNに基づいて、
前時刻において算出された対数尤度ALのうち、遷移元
のステート番号が“6”であるステートに対応する対数
尤度AL06、遷移元のステート番号が“10”である
ステートに対応する対数尤度AL10のうちの一の対数
尤度を選択する。セレクタ5403は、例えば、要素符
号化器がメモリ数が“3”のものであった場合には、A
L06を選択し、要素符号化器がメモリ数が“4”のも
のであった場合には、AL10を選択する。log−s
um演算回路2455,2456には、対数尤度AL02
が対数尤度A0として供給されるとともに、セレクタ5
403により選択された対数尤度が対数尤度A1として
供給される。

【0946】さらにまた、加算比較選択回路241は、
セレクタ5404によって、メモリ数情報MNに基づい
て、前時刻において算出された対数尤度ALのうち、遷
移元のステート番号が“7”であるステートに対応する
対数尤度AL07、遷移元のステート番号が“11”で
あるステートに対応する対数尤度AL11のうちの一の
対数尤度を選択する。セレクタ5404は、例えば、要
素符号化器がメモリ数が“3”のものであった場合に
は、AL07を選択し、要素符号化器がメモリ数が
“4”のものであった場合には、AL11を選択する。
log−sum演算回路2457,2458には、対数尤
度AL03が対数尤度A0として供給されるとともに、
セレクタ5404により選択された対数尤度が対数尤度
A1として供給される。

【0947】このように、軟出力復号回路90は、加算
比較選択回路内にセレクタを備えることによって、メモ
リ数が可変となるボーゼンクラフト型の畳み込み符号を
復号することができる。すなわち、軟出力復号回路90
は、ボーゼンクラフト型の畳み込み符号のトレリスの一
意性を利用することによって、メモリ数に応じた符号の
トレリスを効率よく重ねることができることから、メモ
リ数が可変となる符号の復号を可能とする要素復号器5
0を容易に実現することができる。

【0948】なお、ここでは、Iα算出回路158にお
ける加算比較選択回路241を例にあげて説明したが、
要素復号器50は、加算比較選択回路242や、Iβ算
出回路159における加算比較選択回路283,284
においても、同様の機能を備えるものである。

【0949】また、上述した例では、最大で4対1の選
択を行うセレクタを備えるものとして説明したが、トレ
リスの重ね方には任意性があり、この重ね方によって
は、セレクタの規模を小さくすることも可能である。

【0950】5−5−7 対数尤度Iα,Iβに対する
正規化 対数尤度Iα,Iβは、上述した対数尤度Iγと同様
に、算出される過程において、時刻の経過とともに値の
分布に偏りを生じ、一定時間の経過後には、対数尤度I
α,Iβを算出する系が表現可能な値の範囲を超過して
しまうことがある。

【0951】そこで、軟出力復号回路90は、対数尤度
Iα,Iβの分布の偏りを是正するための正規化を行
う。

【0952】この正規化の第1の方法としては、“5−
4−3”に示した対数尤度Iγに対する正規化方法と同
様に、要素復号器50が対数尤度を負値として扱う場
合、すなわち、上述した定数sgnが“+1”の場合に
は、Iα算出回路158におけるIα正規化回路25
0,272及びIβ算出回路159におけるIβ0正規
化回路291,308等によって、1時刻毎に、算出さ
れた複数の対数尤度Iα,Iβのうち、最大値を有する
ものを、要素復号器50が表現可能な最大値に合わせる
ように、複数の対数尤度Iα,Iβのそれぞれに対して
所定の値を加算するものが考えられる。また、正規化の
第1の方法としては、要素復号器50が対数尤度を正値
として扱う場合、すなわち、上述した定数sgnが“−
1”の場合には、Iα算出回路158におけるIα正規
化回路250,272及びIβ算出回路159における
Iβ0正規化回路291,308等によって、1時刻毎
に、算出された複数の対数尤度Iα,Iβのうち、最小
値を有するものを、要素復号器50が表現可能な最小値
に合わせるように、複数の対数尤度Iα,Iβのそれぞ
れから所定の値を減算するものが考えられる。

【0953】この第1の方法による正規化を行うIα算
出回路158におけるlog−sum演算回路24
n,256nと、Iβ算出回路159におけるlog−
sum演算回路286n,292nとは、図86に概略を
示すlog−sum演算回路550のように表すことが
できる。すなわち、log−sum演算回路550は、
対数尤度Iγと1時刻前に算出された対数尤度Iα,I
βとを、加算器551により加算し、得られたデータか
ら補正項算出回路552により補正項の値を算出する。
そして、log−sum演算回路550は、加算器53
3によって、加算器551からのデータと補正項算出回
路552からのデータとを加算し、正規化回路554に
よって、加算器553からのデータに基づく判定情報J
Dに基づいて、上述した正規化を行う。正規化されたデ
ータは、レジスタ555により1時刻分だけ遅延され、
対数尤度Iα,Iβとして、加算器551に供給される
とともに、外部に出力される。

【0954】ここで、対数尤度Iαの正規化を行う場合
について説明するために、1時刻前に算出された対数尤
度Iαと対数尤度Iγのダイナミックレンジを、それぞ
れ、a,gと表すものとすると、正規化回路554は、
図87に示すような正規化を行うことになる。なお、こ
こでは、要素復号器50が表現可能な最大値又は最小値
を“0”とする。

【0955】このとき、加算器551により算出された
対数尤度Iαと対数尤度Iγとの和Iα+Iγのダイナ
ミックレンジは、同図に示すように、a+gで表され
る。このときの対数尤度Iαと対数尤度Iγとの和Iα
+Iγの最大値又は最小値をM1と表す。続いて、補正
項算出回路552及び加算器553による処理を経て得
られたlog−sum演算後のデータのダイナミックレ
ンジは、log−sum演算によるダイナミックレンジ
は増加しないことから、a+gで表される。このときの
データの最大値又は最小値をM2と表す。

【0956】正規化回路554は、log−sum演算
後のデータの最大値又は最小値M2を“0”とするよう
な正規化を行うとともに、ダイナミックレンジがa以上
の値をクリップする。このとき、正規化回路554は、
判定情報JDに基づいて、log−sum演算後のデー
タに対して加算又は減算すべき値を求め、正規化を行
う。また、正規化回路554は、対数尤度Iβに対して
も同様の正規化を行う。

【0957】軟出力復号回路90は、このような正規化
を1時刻毎に行うことによって、値が大きく重要度の高
い対数尤度がクリップされる事態を招くことがなく、適
切な対数尤度同士の差分を表現することが可能となり、
高精度の復号を行うことができる。特に、軟出力復号回
路90は、値が最大又は最小の対数尤度を“0”とする
正規化を行う場合には、対数尤度が負値又は正値のみを
とることから、正方向又は負方向の表現を必要とせず、
必要なダイナミックレンジを最小限に抑えることがで
き、回路規模の削減を図ることができる。

【0958】また、軟出力復号回路90は、他の正規化
方法を用いることもできる。すなわち、軟出力復号回路
90は、第2の方法として、Iα算出回路158におけ
るIα正規化回路250,272及びIβ算出回路15
9におけるIβ0正規化回路291,308等によっ
て、算出された複数の対数尤度Iα,Iβのうち、確率
が最大のメトリックに対応する対数尤度Iα,Iβが所
定の値を超過したときに、複数の対数尤度Iα,Iβの
それぞれに対して、当該所定の値を用いた演算を行う。

【0959】具体的には、軟出力復号回路90は、要素
復号器50が対数尤度を負値として扱う場合、すなわ
ち、上述した定数sgnが“+1”の場合には、Iα算
出回路158におけるIα正規化回路250,272及
びIβ算出回路159におけるIβ0正規化回路29
1,308等によって、算出された複数の対数尤度I
α,Iβのうち、最大値を有するものが所定の値を超過
したときに、複数の対数尤度Iα,Iβのそれぞれに対
して所定の値を加算し、要素復号器50が対数尤度を正
値として扱う場合、すなわち、上述した定数sgnが
“−1”の場合には、Iα算出回路158におけるIα
正規化回路250,272及びIβ算出回路159にお
けるIβ0正規化回路291,308等によって、算出
された複数の対数尤度Iα,Iβのうち、最小値を有す
るものが所定の値を超過したときに、複数の対数尤度I
α,Iβのそれぞれから所定の値を減算する。

【0960】特に、軟出力復号回路90は、所定の値と
して、ダイナミックレンジの1/2を採用することによ
って、正規化処理が非常に簡易なものとなる。

【0961】これについて、先に図86に示したlog
−sum演算回路550を用いて説明する。ここで、対
数尤度Iγのダイナミックレンジをgと表し、1時刻前
に算出された対数尤度Iαのダイナミックレンジがaで
表され、且つ、この対数尤度Iαのダイナミックレンジ
をx>aだけ確保してあるものとし、確率が最大のメト
リックに対応する最大値又は最小値を有する対数尤度I
αの値をz<x/2と表すものとすると、正規化回路5
54は、図88に示すような正規化を行うことになる。

【0962】このとき、加算器551により算出された
対数尤度Iαと対数尤度Iγとの和Iα+Iγのダイナ
ミックレンジは、上述したように、x+gで表される。
また、このときの対数尤度Iαと対数尤度Iγとの和I
α+Iγの最大値又は最小値は、z+gとxとのうちの
値が小さい方であるmin(z+g,x)で表される。
続いて、補正項算出回路552及び加算器553による
処理を経て得られたlog−sum演算後のデータのダ
イナミックレンジは、log−sum演算によるダイナ
ミックレンジは増加しないことから、x+gで表され
る。このときのデータの最大値又は最小値は、最大で補
正項の最大値であるlog2(2の自然対数値)だけ変
化することから、min(z+g,x)+log2で表
される。

【0963】正規化回路554は、min(z+g,
x)+log2の値が、対数尤度Iαのダイナミックレ
ンジxの1/2であるx/2を超過したと判定した場合
には、log−sum演算後のデータから、x/2だけ
減算して正規化を行うとともに、ダイナミックレンジが
x以上の値をクリップする。このときのデータの最大値
又は最小値は、min(z+g,x)+log2−x/
2で表される。正規化回路554は、対数尤度Iβに対
しても同様の正規化を行う。

【0964】ここで、log−sum演算後のデータか
ら対数尤度Iαのダイナミックレンジの1/2の値を減
算するということは、log−sum演算後のデータの
最上位ビットを反転することに他ならない。すなわち、
正規化回路554は、最上位ビットが“1”となったl
og−sum演算後のデータに対して、最上位ビットを
反転して“0”とするような処理を行うことによって、
正規化を行うことができる。

【0965】このように、軟出力復号回路90は、算出
された複数の対数尤度Iα,Iβのうち、確率が最大の
メトリックに対応する対数尤度Iα,Iβが所定の値を
超過したと判定したときに、複数の対数尤度Iα,Iβ
のそれぞれに対して、当該所定の値を用いた演算を行
い、正規化を行うこともできる。この場合、軟出力復号
回路90は、所定の値として、対数尤度Iα,Iβのダ
イナミックレンジの1/2の値とすることによって、最
上位ビットを反転するだけでよく、簡易な回路構成の下
に正規化を行うことができる。

【0966】さらに、軟出力復号回路90は、さらに他
の正規化方法を用いることもできる。すなわち、軟出力
復号回路90は、第3の方法として、Iα算出回路15
8におけるIα正規化回路250,272及びIβ算出
回路159におけるIβ0正規化回路291,308等
によって、算出された複数の対数尤度Iα,Iβのう
ち、確率が最大のメトリックに対応する対数尤度Iα,
Iβが所定の値を超過したときに、次のタイムスロット
において、上述した第2の方法と同様に、複数の対数尤
度Iα,Iβのそれぞれに対して、当該所定の値を用い
た加算又は減算を行う。

【0967】この第3の方法による正規化を行うIα算
出回路158におけるlog−sum演算回路24
n,256nと、Iβ算出回路159におけるlog−
sum演算回路286n,292nとは、図89に概略を
示すlog−sum演算回路560のように表すことが
できる。すなわち、log−sum演算回路560は、
対数尤度Iγと1時刻前に算出された対数尤度Iα,I
βとを、加算器561により加算し、得られたデータか
ら補正項算出回路562により補正項の値を算出し、加
算器563によって、加算器561からのデータと補正
項算出回路562からのデータとを加算する。そして、
log−sum演算回路560は、正規化回路564に
よって、レジスタ565からのデータに基づく判定情報
JDに基づいて、上述した正規化を行う。正規化された
データは、レジスタ565により1時刻分だけ遅延さ
れ、対数尤度Iα,Iβとして、加算器561に供給さ
れるとともに、外部に出力される。すなわち、log−
sum演算回路560は、レジスタ565から読み出さ
れたデータが所定の値を超過したと判定されると、次の
タイムスロットにおいて、正規化回路564による正規
化を行う。

【0968】ここで、対数尤度Iγのダイナミックレン
ジをgと表し、1時刻前に算出された対数尤度Iαのダ
イナミックレンジがaで表され、且つ、この対数尤度I
αのダイナミックレンジをx>aだけ確保してあるもの
とし、確率が最大のメトリックに対応する最大値又は最
小値を有する対数尤度Iαの値をz<x/2と表すもの
とすると、正規化回路564は、図90に示すような正
規化を行うことになる。

【0969】このとき、加算器561により算出された
対数尤度Iαと対数尤度Iγとの和Iα+Iγのダイナ
ミックレンジは、上述したように、x+gで表される。
また、このときの対数尤度Iαと対数尤度Iγとの和I
α+Iγの最大値又は最小値も、上述したように、mi
n(z+g,x)で表される。続いて、補正項算出回路
562及び加算器563による処理を経て得られたlo
g−sum演算後のデータのダイナミックレンジは、l
og−sum演算によるダイナミックレンジは増加しな
いことから、x+gで表される。このときのデータの最
大値又は最小値は、最大で補正項の最大値であるlog
2だけ変化することから、min(z+g,x)+lo
g2で表される。

【0970】正規化回路564は、min(z+g,
x)+log2の値が、所定の値、例えば対数尤度Iα
のダイナミックレンジxの1/2であるx/2を超過し
たと判定した場合には、次のタイムスロットにおけるl
og−sum演算後のデータから、x/2だけ減算して
正規化を行う。このときのデータの最大値又は最小値
は、min(z+g,x)+log2で表される。正規
化回路564は、対数尤度Iβに対しても同様の正規化
を行う。

【0971】軟出力復号回路90は、このような正規化
を行うことによって、正規化するか否かの判定をlog
−sum演算の直後に行う必要がなく、正規化処理の高
速化を図ることができる。

【0972】5−5−8 log−sum補正における
補正項の算出 log−sum補正における補正項を算出する際には、
通常、入力した2つのデータの差分値の大小を比較する
ことで当該差分値の絶対値を算出し、この絶対値に対応
する補正項の値を算出する。すなわち、log−sum
演算を行うlog−sum演算回路570は、図91に
概略を示すように、差分器5711によって、入力した
データAM0とデータAM1との差分値を算出するとと
もに、差分器5712によって、データAM1とデータ
AM0との差分値を算出し、これと同時に、比較回路5
72によって、データAM0とデータAM1との大小を
比較し、この比較結果に基づいて、セレクタ573によ
って、差分器5711,5712からの2つのデータのう
ち、いずれか一方を選択し、この選択されたデータに対
応する補正項の値をルックアップテーブル574から読
み出す。そして、log−sum演算回路570は、加
算器575によって、補正項の値を示すデータDMと、
データAM0とデータAM1とのうちのいずれか一方で
あるデータSAMとを加算する。

【0973】ここで、log−sum演算回路570に
おいては、比較回路572によるデータAM0とデータ
AM1との大小比較が、通常、他の各部の処理に比較し
て時間を要すことから、結果的に、データSAMを求め
るのに比較してデータDMを求めるのに時間を要し、大
きな遅延を招くことがある。

【0974】そこで、軟出力復号回路90は、先に図3
5に示したように、入力した2つのデータの差分値の絶
対値を算出してから補正項の値を求めるのではなく、2
つの差分値に対応する複数の補正項の値を算出し、その
中から適切なものを選択する。すなわち、軟出力復号回
路90は、入力した2つのデータの差分値の大小比較
と、補正項の値の算出とを並列的に行う。

【0975】このようなlog−sum演算を行うlo
g−sum演算回路580は、図92に概略を示すよう
に、差分器5811によって、入力したデータAM0と
データAM1との差分値を算出するとともに、差分器5
812によって、データAM1とデータAM0との差分
値を算出し、差分器5811からのデータに対応する補
正項の値をルックアップテーブル5821から読み出す
とともに、差分器5812からのデータに対応する補正
項の値をルックアップテーブル5822から読み出す。
これと同時に、log−sum演算回路580は、上述
したIα算出回路158における選択用制御信号生成回
路253に対応する比較回路583によって、データA
M0とデータAM1との大小を比較し、この比較結果に
基づいて、セレクタ584によって、ルックアップテー
ブル5821,5822からの2つのデータのうち、いず
れか一方を選択し、加算器585によって、この選択さ
れたデータDMと、データAM0とデータAM1とのう
ちのいずれか一方であるデータSAMとを加算する。

【0976】このように、軟出力復号回路90は、2つ
の差分値に対応する複数の補正項の値を算出し、その中
から適切なものを選択することによって、対数尤度I
α,Iβを高速に求めることが可能となる。

【0977】5−5−9 log−sum演算における
選択用の制御信号の生成 log−sum補正における補正項を算出する際には、
上述したIα算出回路158における選択用制御信号生
成回路253のように、2つのデータの大小を比較する
判定文を作成して選択用の制御信号を生成する必要があ
る。具体的には、選択用制御信号生成回路253により
作成される制御信号SELの判定文は、次式(56)に
示すように、データAM0,AM1の大小関係を示すも
のとなる。

【0978】

【数56】

【0979】また、log−sum補正における補正項
は、上述したように、所定の値に漸近する性質を有して
いることから、変数となる2つのデータの差分値の絶対
値は、所定の値にクリップされるべきである。具体的に
は、選択用制御信号生成回路253により作成される制
御信号SLの判定文は、次式(57)に示すように、デ
ータAM0,AM1の差分値の絶対値と、所定の値との
大小関係を示すものとなる。

【0980】

【数57】

【0981】ここで、データAM0,AM1が、それぞ
れ、12ビットからなるものとすると、選択用制御信号
生成回路253は、少なくとも12ビットの比較回路を
有することになり、回路規模の増大を招くとともに、処
理の遅延を招く。

【0982】そこで、選択用制御信号生成回路253
は、少なくともデータAM0,AM1に基づいて、メト
リックの上位ビットと下位ビットとを分割して、選択用
の判定文を作成することによって、制御信号SEL,S
Lを生成する。すなわち、選択用制御信号生成回路25
3は、データAM0,AM1のそれぞれを上位ビットと
下位ビットとに分割し、データAM0,AM1の大小を
比較する判定文を作成する。

【0983】まず、上式(56)に示した判定文からな
る制御信号SELを生成することを考える。

【0984】補正項算出回路247は、データAM0,
AM1が例えば12ビットからなるものとすると、デー
タAM0の下位6ビットのデータの最上位ビットに
“1”を付したものと、データAM1の下位6ビットの
データの最上位ビットに“0”を付したものとの差分を
とる。これと同時に、補正項算出回路247は、データ
AM0の下位6ビットのデータの最上位ビットに“0”
を付したものと、データAM1の下位6ビットのデータ
の最上位ビットに“1”を付したものとの差分をとる。
選択用制御信号生成回路253は、データAM0,AM
1の他に、これらの差分値DA1,DA0を用いて、次
式(58)に示すような判定文を作成し、制御信号SE
Lを生成する。

【0985】

【数58】

【0986】まず、補正項算出回路247は、選択用制
御信号生成回路253によって、データAM0,AM1
の上位6ビットAM0[11:6],AM1[11:
6]の大小比較を行うことによって、データAM0,A
M1の大小関係を判別する。すなわち、データAM0,
AM1の上位6ビットAM0[11:6],AM1[1
1:6]の大小関係は、そのまま、データAM0,AM
1の大小関係を表すものに他ならない。そのため、選択
用制御信号生成回路253は、(AM0[11:6]>
AM1[11:6])という判定文を作成する。

【0987】また、補正項算出回路247は、差分値D
A1を求めることによって、データAM0,AM1の下
位6ビットの大小関係を求めることができる。すなわ
ち、差分値DA1の最上位ビットが“1”であること
は、データAM0の下位6ビットの方がデータAM1の
下位6ビットよりも大きいことに他ならない。この条件
の下で、AM1≦AM0が成立する場合を考えると、デ
ータAM0の上位6ビットの方がデータAM1の上位6
ビットよりも大きい場合と、データAM0の上位6ビッ
トとデータAM1の上位6ビットとが等しい場合とがあ
る。そのため、選択用制御信号生成回路253は、
((AM0[11:6]==AM1[11:6])&D
A1[6]==1)という判定文を作成する。

【0988】したがって、選択用制御信号生成回路25
3は、上式(58)に示した判定文を作成することによ
って、上式(56)に示した判定文を実現することがで
きる。すなわち、選択用制御信号生成回路253は、6
ビットの比較回路とイコール(=)判定回路とを有する
のみで実現することができ、回路規模の削減を図ること
ができ、処理の高速化も図ることができる。

【0989】つぎに、上式(57)に示した判定文から
なる制御信号SLを生成することを考える。

【0990】補正項算出回路247は、データAM0,
AM1が例えば12ビットからなるものとすると、上述
したように、データAM0の下位6ビットのデータの最
上位ビットに“1”を付したものと、データAM1の下
位6ビットのデータの最上位ビットに“0”を付したも
のとの差分をとる。これと同時に、補正項算出回路24
7は、データAM0の下位6ビットのデータの最上位ビ
ットに“0”を付したものと、データAM1の下位6ビ
ットのデータの最上位ビットに“1”を付したものとの
差分をとる。選択用制御信号生成回路253は、データ
AM0,AM1の他に、これらの差分値DA1,DA0
を用いて、次式(59)に示すような判定文を作成し、
制御信号SLを生成する。

【0991】

【数59】

【0992】まず、補正項算出回路247は、選択用制
御信号生成回路253によって、データAM0,AM1
の上位6ビットAM0[11:6],AM1[11:
6]が等しいか否かを判定する。すなわち、データAM
0,AM1の上位6ビットAM0[11:6],AM1
[11:6]が等しい場合には、データAM0,AM1
の差分値の絶対値は、所定の値未満、ここでは64未満
となる。そのため、選択用制御信号生成回路253は、
(AM0[11:6]==AM1[11:6])という
判定文を作成する。

【0993】また、データAM0の上位6ビットAM0
[11:6]が、データAM1の上位6ビットAM1
[11:6]よりも“1”だけ大きく、且つ、データA
M0の下位6ビットAM0[5:0]が、データAM1
の下位6ビットAM1[5:0]よりも小さい場合に
も、データAM0,AM1の差分値の絶対値は、所定の
値未満、ここでは64未満となる。ここで、データAM
0の下位6ビットAM0[5:0]が、データAM1の
下位6ビットAM1[5:0]よりも小さい場合とは、
上述したことを考慮すると、差分値DA1の最上位ビッ
トDA1[6]が“0”である場合である。そのため、
選択用制御信号生成回路253は、(({1’b0,A
M0[11:6]}=={1’b0,AM1[11:
6]}+7’d1)&DA1[6]==0)という判定
文を作成する。

【0994】同様に、データAM1の上位6ビットAM
1[11:6]が、データAM0の上位6ビットAM0
[11:6]よりも“1”だけ大きく、且つ、データA
M1の下位6ビットAM1[5:0]が、データAM0
の下位6ビットAM0[5:0]よりも小さい場合に
も、データAM0,AM1の差分値の絶対値は、所定の
値未満、ここでは64未満となる。そのため、選択用制
御信号生成回路253は、(({1’b0,AM1[1
1:6]}=={1’b0,AM0[11:6]}+
7’d1)&DA0[6]==0)という判定文を作成
する。

【0995】したがって、選択用制御信号生成回路25
3は、上式(59)に示した判定文を作成することによ
って、上式(57)に示した判定文を実現することがで
きる。すなわち、選択用制御信号生成回路253は、イ
コール(=)判定回路を有するのみで実現することがで
き、回路規模の削減を図ることができ、処理の高速化も
図ることができる。

【0996】このように、軟出力復号回路90は、lo
g−sum補正における補正項を算出する際に、2つの
データの大小を比較するとともに、変数となる2つのデ
ータの差分値の絶対値はを所定の値にクリップするため
の選択用の制御信号を生成する選択用制御信号生成回路
の回路規模を削減することができ、処理の高速化を図る
こともできる。

【0997】なお、ここでは、選択用制御信号生成回路
253について説明したが、Iγ分配回路157におけ
る選択用制御信号生成回路232や軟出力算出回路16
1における選択用制御信号生成回路330についても、
同様の手法により制御信号を生成することができる。

【0998】5−6 対数軟出力Iλの算出 上述した軟出力算出回路161に関する特徴である。要
素復号器50は、対数軟出力Iλを算出するにあたっ
て、以下に示す2つの特徴を有する。

【0999】5−6−1 イネーブル信号を用いたlo
g−sum演算の累積加算演算 対数軟出力Iλを算出する際には、トレリス上の各枝の
入力に応じたlog−sum演算の累積加算演算を行
い、入力が“0”の枝に応じたlog−sum演算の累
積加算演算結果と、入力が“1”の枝に応じたlog−
sum演算の累積加算演算結果との差分をとる必要があ
る。

【1000】そこで、軟出力復号回路90においては、
任意の符号の復号を可能とするために、トレリス上の各
枝に対応する対数尤度Iαと対数尤度Iγと対数尤度I
βとの和を算出するとともに、各枝の入力を示すイネー
ブル信号を生成し、このイネーブル信号に基づいて、勝
ち抜き戦に喩えられる動作を行うことによって、対数軟
出力Iλの算出を実現する。

【1001】ここで、上述した軟出力算出回路161に
おけるlog−sum演算回路3121が、入力が
“0”の枝に応じたlog−sum演算の累積加算演算
を行うものとする。log−sum演算回路3121
おけるlog−sum演算セル回路3251,・・・,
32531は、それぞれ、入力した32系統のデータAG
Bのうち、2系統のデータAGBを入力するとともに、
これらの2系統のデータAGBのそれぞれに対応する2
系統のイネーブル信号ENを入力する。

【1002】例えば、log−sum演算セル回路32
1に入力された2系統のイネーブル信号EN000,
EN001の両者が、入力が“0”であることを示すも
のであった場合には、log−sum演算セル回路32
1は、2系統のデータAGB000,AGB001を
用いたlog−sum演算を行い、この結果をデータA
GB100として出力する。また、log−sum演算
セル回路3251に入力された2系統のイネーブル信号
EN000,EN001のうち、イネーブル信号EN0
00のみが、入力が“0”であることを示すものであっ
た場合には、log−sum演算セル回路3251は、
2系統のデータAGB000,AGB001のうち、デ
ータAGB000に対して所定のオフセット値N2を加
算し、データAGB100として出力する。同様に、l
og−sum演算セル回路325 1に入力された2系統
のイネーブル信号EN000,EN001のうち、イネ
ーブル信号EN001のみが、入力が“0”であること
を示すものであった場合には、log−sum演算セル
回路3251は、データAGB001に対して所定のオ
フセット値N2を加算し、データAGB100として出
力する。さらに、log−sum演算セル回路3251
に入力された2系統のイネーブル信号EN000,EN
001の両者が、入力が“1”であることを示すもので
あった場合には、log−sum演算セル回路3251
は、2系統のデータAGB000,AGB001を用い
たlog−sum演算結果又はデータAGB000,A
GB001自身を出力することはなく、所定の値を有す
るデータをデータAGB100として出力する。また、
log−sum演算セル回路3252,・・・,3253
1も、log−sum演算セル回路3251と同様の処理
を行い、選択的にデータAGBを出力する。

【1003】このようにすることによって、log−s
um演算回路3121は、入力が“0”の枝に応じたデ
ータAGBのみを用いたlog−sum演算の累積加算
演算を行うことができる。

【1004】同様に、log−sum演算回路31
2,・・・,3126は、入力が“0”又は“1”の枝
に応じたデータAGBのみを用いたlog−sum演算
の累積加算演算を行う。

【1005】このようにすることによって、軟出力復号
回路90は、所定の本数以下の枝を有する任意のトレリ
ス符号に対して、対数軟出力Iλを算出することができ
る。

【1006】なお、ここでは、32本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、軟出力復号回路90は、この枝の本数に限定さ
れるものでないことはいうまでもない。

【1007】5−6−2 イネーブル信号を用いないl
og−sum演算の累積加算演算 ところで、“5−6−1”に示した手法の場合、各lo
g−sum演算回路3121,・・・,3126は、それ
ぞれ、32系統のデータAGBのうち、入力が“0”又
は“1”である16系統のデータAGBを選択し、これ
らの16系統のデータAGBを用いたlog−sum演
算の累積加算演算を行うことに他ならない。そのため、
各log−sum演算回路3121,・・・,3126
おいては、実際には、31個のlog−sum演算セル
回路のうち、約半数のものしか動作しないことになり、
効率を低くする虞がある。

【1008】そこで、軟出力復号回路90は、“5−6
−1”に示した手法以外にも、次のような手法により対
数軟出力Iλを算出することができる。

【1009】すなわち、図93に概略を示すように、軟
出力算出回路161’は、予め選択回路590によっ
て、32系統のデータAGBの中から、トレリス上の各
枝の入出力パターンに応じて該当する枝を選択してお
き、8個のlog−sum演算回路5911,・・・5
918のそれぞれによって、選択された16系統のデー
タAGBを用いたlog−sum演算を行う。また、軟
出力算出回路161’は、図示しないが、4つのlog
−sum演算回路のそれぞれによって、8個のlog−
sum演算回路5911,・・・5918のそれぞれから
出力された8系統のデータAGBを用いたlog−su
m演算を行い、さらに、2つのlog−sum演算回路
のそれぞれによって、4つのlog−sum演算回路の
それぞれから出力された4系統のデータAGBを用いた
log−sum演算を行う。そして、軟出力算出回路1
61’は、log−sum演算回路59115によって、
2つのlog−sum演算回路のそれぞれから出力され
た2系統のデータAGBを用いたlog−sum演算を
行う。

【1010】軟出力算出回路161’は、このような処
理を、入力が“0”又は“1”の場合のそれぞれについ
て行う。

【1011】このように、軟出力算出回路161’は、
予め選択回路590によって、32系統のデータAGB
の中から、トレリス上の各枝の入出力パターンに応じて
該当する枝を選択しておき、15個のlog−sum演
算回路5911,・・・59115によって、勝ち抜き戦
に喩えられる動作を行い、log−sum演算の累積加
算演算を実現することができる。

【1012】このような手法によっても、軟出力復号回
路90は、所定の本数以下の枝を有する任意のトレリス
符号に対して、対数軟出力Iλを算出することができ
る。

【1013】なお、ここでも、32本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、軟出力復号回路90は、この枝の本数に限定さ
れるものでないことはいうまでもない。

【1014】5−7 外部情報に対する正規化 上述した外部情報算出回路163に関する特徴である。

【1015】軟出力復号回路90は、上述したように、
外部情報算出回路163によって、シンボル単位の外部
情報とビット単位の外部情報とを算出することができ
る。ここで、シンボル単位の外部情報を算出する際に
は、例えば2ビット1シンボルとすると、4つの外部情
報が算出されることになる。

【1016】そこで、軟出力復号回路90は、シンボル
単位の外部情報の分布の偏りを是正し且つ情報量を削減
するための正規化を行い、全てのシンボルに対する外部
情報を次段における事前確率情報として出力するのでは
なく、“シンボルの数−1”の数の外部情報を出力す
る。

【1017】具体的には、軟出力復号回路90は、図9
4(A)に示すように、例えば4つのシンボル“0
0”,“01”,“10”,“11”のそれぞれに対応
する外部情報ED0,ED1,ED2,ED3を算出し
たものとすると、同図(B)に示すように、外部情報算
出回路163における正規化回路357によって、4つ
の外部情報ED0,ED1,ED2,ED3のうち、最
大値を有する外部情報ED1を、例えば“0”といった
所定の値に合わせるように、外部情報ED0,ED1,
ED2,ED3のそれぞれに対して所定の値を加算し、
外部情報EA0,EA1,EA2,EA3を求める。軟
出力復号回路90は、このような正規化を行うことによ
って、外部情報の分布の偏りを是正することができる。

【1018】続いて、軟出力復号回路90は、同図
(C)に示すように、正規化回路357によって、正規
化後の4つの外部情報EA0,EA1,EA2,EA3
に対して、必要なダイナミックレンジに応じてクリッピ
ングを行い、外部情報EN0,EN1,EN2,EN3
を求める。軟出力復号回路90は、このようなクリッピ
ングを行うことによって、値が大きく重要度の高い外部
情報間の値の差を保持することができる。

【1019】そして、軟出力復号回路90は、同図
(D)に示すように、正規化回路357によって、例え
ば、クリップ後の4つの外部情報EN0,EN1,EN
2,EN3のうち、“00”のシンボルに対する外部情
報EN0の値を、他の全てのシンボル“01”,“1
0”,“11”のそれぞれに対する外部情報EN1,E
N2,EN3の値から差分する。軟出力復号回路90
は、このような正規化を行うことによって、4つの外部
情報を出力するのではなく、3つの外部情報の比を外部
情報EX0,EX1,EX2として出力することができ
る。

【1020】このようにすることによって、軟出力復号
回路90は、1シンボル分の外部情報を出力する必要が
なく、外部入出力ピン数の削減を図ることができる。ま
た、軟出力復号回路90は、同図(D)に示した正規化
を行う前に、同図(C)に示したクリッピングを行うこ
とによって、尤度の高いシンボルに対する外部情報間の
値の差を保持することができ、高精度の復号を行うこと
ができる。

【1021】なお、ここでは、4つのシンボルに対する
外部情報を算出し、正規化する場合について説明した
が、軟出力復号回路90としては、4つ以外の数のシン
ボルに対する外部情報の正規化を行うこともできる。

【1022】5−8 受信値の硬判定 上述した硬判定回路165に関する特徴である。

【1023】受信値を硬判定する場合には、通常、I/
Q平面上の受信値の正接(tangent)を求めることが行
われる。しかしながら、この方法の場合には、例えば、
同相成分及び直交成分が、それぞれ、8ビットで表現さ
れているものとすると、8ビットのデータ同士の除算が
必要となり、回路規模の増大とともに、処理の遅延を招
く。

【1024】これに代替する方法としては、例えば、同
相成分及び直交成分が、それぞれ、8ビットで表現され
ているものとすると、合計16ビット=65536通り
の場合分けを行い、各場合における硬判定値を表引きす
ることが考えられる。しかしながら、この方法の場合に
も、膨大な処理時間を要することから現実的ではない。

【1025】また、他の方法としては、I/Q平面上の
受信値の角度を硬判定の領域の境界と比較するため、受
信値の除算を行い、境界の角度の正接と比較することが
考えられる。しかしながら、この方法の場合にも、8ビ
ットのデータ同士の除算が必要となるとともに、領域の
境界が一般には無理数で与えられるものであることか
ら、精度の検討がさらに必要となる。

【1026】そこで、軟出力復号回路90は、受信値の
同相成分又は直交成分のいずれかの値に対する境界値を
表引きにより求め、他成分の値に応じて硬判定値を求め
る。

【1027】具体的には、軟出力復号回路90は、符号
化装置1が8PSK変調方式による変調を行うものであ
った場合には、図95に示すように、I/Q平面を8つ
の信号点に応じた8つの領域に区分けするために、I軸
又はQ軸のいずれかに対する4つの境界線(境界値デー
タ)BDR0,BDR1,BDR2,BDR3を設け、
これらの境界値データBDR0,BDR1,BDR2,
BDR3を、上述した硬判定回路165におけるルック
アップテーブル372にテーブルとして記憶する。な
お、同図においては、同相成分及び直交成分は、それぞ
れ、5ビットで表現されているものとし、各ドットが各
ビットを表しているものとする。また、領域0,1,
2,3,4,5,6,7にマッピングされている信号点
の値は、それぞれ、上述した信号点配置情報CSIG
0,CSIG1,CSIG2,CSIG3,CSIG
4,CSIG5,CSIG6,CSIG7で表される。

【1028】軟出力復号回路90は、上述したように、
硬判定回路165によって、I軸又はQ軸のいずれかに
対する4つの境界値データBDR0,BDR1,BDR
2,BDR3と、他方の成分の値とを比較し、受信値の
信号点がどの領域に属するかを判定し、硬判定値を求め
る。

【1029】このようにすることによって、軟出力復号
回路90は、ルックアップテーブル372に記憶される
テーブルの容量を小さくすることができ、精度の検討も
不要であることから、回路規模を削減するとともに、処
理の高速化を図ることができる。

【1030】なお、ここでは、8PSK変調方式による
信号点をデマッピングする場合について説明したが、こ
の手法は、いかなるPSK変調方式による信号点のデマ
ッピングにも適用できるものである。

【1031】6. インターリーバに関する特徴 つぎに、インターリーバ100に関する特徴毎の説明を
行う。以下の特徴は、インターリーバ100の機能とし
て備えられるものであるが、特徴の概念を明確化するた
めに、適宜簡略化した図面を用いて説明する。

【1032】6−1 複数種類のインターリーブ機能 上述した記憶回路4071,4072,・・・,40716
に対するデータの書き込み及び/又は読み出しの制御に
関する特徴である。

【1033】インターリーバ100は、上述したよう
に、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、複数の記憶回路4071,4072
・・・,40716の中から、データの書き込み及び/又
は読み出しを行うべき適切なものを選択し、使用する記
憶回路を切り替え、複数種類のインターリーブを実現す
る。

【1034】具体的には、インターリーバ100は、制
御回路400によって、書き込みアドレスと読み出しア
ドレスとを発生すると、アドレス選択回路405によっ
て、インターリーバタイプ情報CINT及びインターリ
ーバ無出力位置情報CNOに基づいて、アドレスデータ
AA0,BA0,AA1,BA1,AA2,BA2との
うち、記憶回路4071,4072,・・・,40716
分配するアドレスデータを選択する。また、インターリ
ーバ100は、入力データ選択回路406によって、イ
ンターリーブモード信号CDIN、インターリーバタイ
プ情報CINT及びインターリーバ入出力置換情報CI
PTに基づいて、インターリーブ用のデータI0,I
1,I2、及び、遅延用のデータD0,D1,D2,D
3,D4,D5のうち、記憶回路4071,4072,・
・・,40716に分配するデータを選択する。

【1035】この具体例としては、先に図55乃至図6
1に示したものが考えられる。すなわち、インターリー
バ100は、制御回路400によって、施すべきインタ
ーリーブの種類に拘泥せずにアドレスを発生した後、ア
ドレス選択回路405及び入力データ選択回路406に
よって、施すべきインターリーブの種類を含む符号構成
を示すモードに応じて、記憶回路4071,4072,・
・・,40716に対してアドレス及びデータを分配し、
データを記憶回路4071,4072,・・・,40716
に記憶させる。

【1036】そして、インターリーバ100は、記憶回
路4071,4072,・・・,40716から読み出した
データを出力データ選択回路408に供給し、この出力
データ選択回路408によって、インターリーブモード
信号CDIN、インターリーバタイプ情報CINT、イ
ンターリーバ入出力置換情報CIPT、制御信号IOB
S,IOBP0,IOBP1,IOBP2,DOBS,
DOBPに基づいて、データOR00,OR01,・・
・,OR15のうち、出力すべきデータを選択し、イン
ターリーバ出力データIIO及びインターリーブ長遅延
受信値IDOとして出力する。

【1037】このように、インターリーバ100は、施
すべきインターリーブの種類を含む符号構成を示すモー
ドに応じて、使用する記憶回路を切り替え、アドレス及
びデータを分配することによって、複数種類のインター
リーブを実現することができ、汎用性のあるものであ
る。そのため、要素復号器50は、種々の符号に適応的
に対応した復号を行うことが可能となる。

【1038】6−2 インターリーブ用の記憶回路と遅
延用の記憶回路の共用 “6−1”に示した機能に関連する特徴であり、記憶回
路4071,4072,・・・,40716に対するデータ
の書き込み及び/又は読み出しの制御に関する特徴であ
る。

【1039】繰り返し復号においては、受信値に対し
て、インターリーバが要する処理時間と同時間だけ、す
なわち、インターリーブ長分の時間だけ遅延させる必要
がある。ここで、複数種類の符号の復号を行う場合に
は、符号構成に応じて、遅延すべきシンボル数が変化す
るとともに、インターリーブ処理に要する記憶回路(R
AM)の数も変化する。

【1040】そこで、インターリーバ100は、上述し
たように、インターリーブ用の記憶回路と遅延用の記憶
回路とを共用し、符号構成に応じて、複数の記憶回路4
07 1,4072,・・・,40716の中から、使用する
記憶回路を切り替え、インターリーブ処理に使用しない
記憶回路を遅延処理に使用し、遅延処理に使用しない記
憶回路をインターリーブ処理に使用する。

【1041】この具体例としては、先に図55乃至図6
1に示したものが考えられる。すなわち、インターリー
バ100は、アドレス選択回路405及び入力データ選
択回路406によって、符号構成に応じたインターリー
ブ処理及び遅延処理をともに考慮して、記憶回路407
1,4072,・・・,40716に対するアドレスデータ
及びデータの分配を行い、出力データ選択回路408に
よって、所望のデータを出力する。

【1042】このようにすることによって、インターリ
ーバ100は、インターリーブ用の記憶回路と遅延用の
記憶回路とを個別に備える必要がなく、最低限数の記憶
回路を備えればよく、回路規模の削減を図ることができ
る。

【1043】6−3 クロック阻止信号による記憶回路
の動作制御 上述したように、インターリーバ100は、少なくとも
RAMを有する複数の記憶回路4071,4072,・・
・,40716を備え、これらの記憶回路407 1,40
2,・・・,40716を用いて、インターリーブ処理
及び遅延処理を行う。この場合、記憶回路4071,4
072,・・・,40716は、それぞれ、通常、クロッ
ク信号が入力される度に、データの書き込み及び/又は
読み出しといった動作を行う。

【1044】このようなインターリーバ100において
は、実際には、不使用の記憶回路が存在する場合があ
る。具体的には、先に図56に示した例では、記憶回路
407 6,4078におけるRAMD06,D08が不使
用のRAMとして存在し、先に図60に示した例では、
記憶回路4076,4078,40710,40712におけ
るRAMD06,D08,D10,D12が不使用のR
AMとして存在する。

【1045】そこで、インターリーバ100は、アドレ
ス選択回路405によって、入力されたクロック信号を
阻止するためのクロック阻止信号IHを発生し、このク
ロック阻止信号IHを不使用の記憶回路に与えることに
よって、当該不使用の記憶回路における書き込み及び/
又は読み出しを含む一切の動作を停止させる。

【1046】より具体的には、インターリーバ100に
おいては、複数の記憶回路4071,4072,・・・,
40716のうち、使用する記憶回路を、アドレス方向で
分割して決定する。そして、インターリーバ100は、
アドレス選択回路405によって、書き込みアドレス及
び/又は読み出しアドレスに該当しない記憶回路に対す
るクロック阻止信号IHを発生し、このクロック阻止信
号IHを当該記憶回路に与える。

【1047】このように、インターリーバ100は、使
用する記憶回路をアドレス方向で分割し、クロック阻止
信号IHをアクティブにする機構を設けることによっ
て、不使用の記憶回路の動作を停止させることができ
る。したがって、要素復号器50は、全ての記憶回路4
071,4072,・・・,40716を全てのクロック信
号に応じて動作せる必要がなく、記憶回路の動作率を下
げることができ、結果として、消費電力を下げることが
できる。

【1048】6−4 デインターリーブ機能 上述したように、インターリーバ100は、インターリ
ーブ処理とデインターリーブ処理との両者を行うことが
できる。

【1049】ところで、一般には、インターリーブ処理
を行う際には、シーケンシャルなアドレスデータを用い
て、記憶回路に対するデータの書き込みを行い、ランダ
ムなアドレスデータを用いて、記憶回路からのデータの
読み出しを行う。一方、デインターリーブ処理を行う際
には、読み出し用のアドレスデータを生成するために、
インターリーブ処理で用いたアドレスデータを逆変換す
る必要がある。そのため、繰り返し復号を行う場合に
は、デインターリーブ処理で用いたアドレスデータをイ
ンターリーブ処理に用いるための変換用のアドレスデー
タと、インターリーブ処理で用いたアドレスデータをデ
インターリーブ処理に用いるための逆変換用のアドレス
データとの、2通りのアドレスデータを個別に保持する
必要があり、回路規模を圧迫する虞がある。

【1050】そこで、インターリーバ100は、デイン
ターリーブ処理を行う際には、インターリーブ処理に用
いる読み出し用のアドレスデータを、書き込み用のアド
レスデータとして用い、シーケンシャルなアドレスデー
タを用いて読み出すことによって、インターリーブ処理
とデインターリーブ処理との間で同一のアドレスデータ
を共用する。

【1051】具体的には、インターリーバ100は、上
述したように、インターリーブ処理を行う場合には、制
御回路400によりシーケンシャルなアドレスデータで
ある書き込みアドレスデータIWAを発生し、この書き
込みアドレスデータIWAを用いて、記憶回路40
1,4072,・・・,40716に対するデータの書き
込みを行うとともに、制御回路400によりシーケンシ
ャルなアドレスデータIAAを発生し、このアドレスデ
ータIAAに基づいて、ランダムなアドレスデータであ
る読み出しアドレスデータADAをアドレス用記憶回路
110から読み出し、この読み出しアドレスデータAD
Aを用いて、記憶回路4071,4072,・・・,40
16からのデータの読み出しを行う。

【1052】一方、インターリーバ100は、上述した
ように、デインターリーブ処理を行う場合には、制御回
路400によりシーケンシャルなアドレスデータIAA
を発生し、このアドレスデータIAAに基づいて、ラン
ダムなアドレスデータである読み出しアドレスデータA
DAをアドレス用記憶回路110から読み出し、この読
み出しアドレスデータADAを用いて、記憶回路407
1,4072,・・・,40716に対するデータの書き込
みを行うとともに、制御回路400によりシーケンシャ
ルなアドレスデータである書き込みアドレスデータIW
Aを発生し、この書き込みアドレスデータIWAを用い
て、記憶回路4071,4072,・・・,40716から
のデータの読み出しを行う。

【1053】このように、インターリーバ100は、イ
ンターリーブ処理とデインターリーブ処理との間で同一
のアドレスデータを共用し、このアドレスデータを、イ
ンターリーブ処理とデインターリーブ処理とに応じて切
り替える。換言すれば、インターリーバ100は、制御
回路400によって、インターリーブ処理に用いる読み
出し用のアドレスデータを、デインターリーブ処理に用
いる書き込み用のアドレスデータとして用いるように切
り替えるとともに、デインターリーブ処理に用いる読み
出し用のアドレスデータを、インターリーブ処理に用い
る書き込み用のアドレスデータとして用いるように切り
替える。

【1054】このようなアドレスデータの切り替えを行
う制御回路400は、簡略化すると例えば図96に示す
構成として表すことができる。すなわち、制御回路40
0は、書き込み用のアドレスデータを発生する書き込み
アドレス発生回路601と、読み出し用のアドレスデー
タを発生する読み出しアドレス発生回路602と、2つ
のセレクタ6031,6032とを有するものとして表さ
れる。

【1055】制御回路400は、書き込みアドレス発生
回路601によって、書き込み用のシーケンシャルなア
ドレスデータを発生し、セレクタ6031,6032に供
給するとともに、読み出しアドレス発生回路602によ
って、読み出し用のシーケンシャルなアドレスデータを
発生し、セレクタ6031,6032に供給する。そし
て、セレクタ6031,6032は、インターリーブモー
ド信号CDINに基づいて、書き込みアドレス発生回路
601から供給されるアドレスデータと、読み出しアド
レス発生回路602から供給されるアドレスデータとの
うち、一方を選択する。

【1056】具体的には、セレクタ6031は、インタ
ーリーブモード信号CDINが、当該インターリーバ1
00がインターリーブ処理を行う旨を指示するものであ
った場合には、書き込みアドレス発生回路601から供
給されるアドレスデータを選択し、書き込みアドレスデ
ータIWAとして、インターリーブアドレス変換回路4
03に供給する。また、セレクタ6032は、インター
リーブモード信号CDINが、当該インターリーバ10
0がインターリーブ処理を行う旨を指示するものであっ
た場合には、読み出しアドレス発生回路602から供給
されるアドレスデータを選択し、アドレスデータIAA
として、アドレス用記憶回路110及びインターリーブ
アドレス変換回路403に供給する。

【1057】一方、セレクタ6031は、インターリー
ブモード信号CDINが、当該インターリーバ100が
デインターリーブ処理を行う旨を指示するものであった
場合には、読み出しアドレス発生回路602から供給さ
れるアドレスデータを選択し、書き込みアドレスデータ
IWAとして、インターリーブアドレス変換回路403
に供給する。また、セレクタ6032は、インターリー
ブモード信号CDINが、当該インターリーバ100が
デインターリーブ処理を行う旨を指示するものであった
場合には、書き込みアドレス発生回路601から供給さ
れるアドレスデータを選択し、アドレスデータIAAと
して、アドレス用記憶回路110及びインターリーブア
ドレス変換回路403に供給する。

【1058】このように、インターリーバ100は、イ
ンターリーブ処理とデインターリーブ処理との間で共用
するアドレスデータを、制御回路400により切り替え
ることによって、回路の簡略化及び規模削減を図ること
ができる。

【1059】6−5 書き込みアドレス及び読み出しア
ドレスの発生 書き込みアドレスと読み出しアドレスとを発生する際に
は、通常、カウンタによりカウントアップしていくこと
によって、シーケンシャルなアドレスデータを発生す
る。ここで、書き込みアドレス用のカウンタと読み出し
アドレス用のカウンタとを共用した場合には、記憶回路
に対する次のフレームの書き込みを開始するまでは、記
憶回路からのデータの読み出しを開始することができな
い。

【1060】すなわち、インターリーバは、書き込みア
ドレス用のカウンタと読み出しアドレス用のカウンタと
を共用した場合には、図97に示すように、Aで示すイ
ンターリーブ開始位置信号が入力されると、バンクAの
記憶回路に対するデータの書き込みが行われる。続い
て、インターリーバは、Bで示す次のインターリーブ開
始位置信号が入力されると、バンクAの記憶回路に記憶
されているデータの読み出しが行われるとともに、バン
クBの記憶回路に対するデータの書き込みが行われる。
同様に、インターリーバは、Cで示す次のインターリー
ブ開始位置信号が入力されると、バンクBの記憶回路に
記憶されているデータの読み出しが行われるとともに、
バンクAの記憶回路に対するデータの書き込みが行われ
る。

【1061】このように、インターリーバは、書き込み
アドレス用のカウンタと読み出しアドレス用のカウンタ
とを共用した場合には、記憶回路に対する次のフレーム
の書き込みの開始と同時に、記憶回路からのデータの読
み出しを開始する。

【1062】ここで、一般には、外部から入力されるフ
レームの入力タイミングは変化し、フレームが一定間隔
でインターリーバに入力されるとは限らない。すなわ
ち、インターリーバは、通常、次のフレームが入力され
るタイミングを把握することなく、動作する必要があ
る。

【1063】このような状況の下で繰り返し復号を行う
ことを考慮した場合には、外部情報にインターリーブを
施すとともに、受信値を遅延させる必要があるが、イン
ターリーバにおいては、受信値の入力タイミングがフレ
ーム毎に異なることから、遅延量の差異が生じることが
ある。すなわち、インターリーバにおいては、同図にお
いて、A,Bで示す2つのインターリーブ開始位置信号
間の時間と、B,Cで示す2つのインターリーブ開始位
置信号間の時間とが異なることによって、受信値の遅延
量が異なることがある。この場合、インターリーバにお
いては、遅延させる受信値の入力タイミングを合わせる
ことが困難であることから、繰り返し復号を実現するた
めに複雑な処理を要することになる。

【1064】そこで、インターリーバ100は、書き込
みアドレス用のカウンタと読み出しアドレス用のカウン
タとを個別に設けることによって、記憶回路に対するデ
ータの書き込みが終了した後、直ちにデータの読み出し
を開始する構成とする。

【1065】具体的には、インターリーバ100は、図
98に示すように、Aで示すインターリーブ開始位置信
号TISが入力されると、制御回路400によって、書
き込みアドレス用のカウンタをカウントアップし、バン
クAの記憶回路に対するデータの書き込みを行うと、直
ちに読み出しアドレス用のカウンタをカウントアップ
し、記憶したデータの読み出しを行う。続いて、インタ
ーリーバ100は、Bで示す次のインターリーブ開始位
置信号TISが入力されると、制御回路400によっ
て、書き込みアドレス用のカウンタをカウントアップ
し、バンクAの記憶回路に対するデータの書き込みを行
うと、直ちに読み出しアドレス用のカウンタをカウント
アップし、記憶したデータの読み出しを行う。同様に、
インターリーバ100は、Cで示す次のインターリーブ
開始位置信号TISが入力されると、書き込みアドレス
用のカウンタをカウントアップし、バンクAの記憶回路
に対するデータの書き込みを行うと、直ちに読み出しア
ドレス用のカウンタをカウントアップし、記憶したデー
タの読み出しを行う。

【1066】このように、インターリーバ100は、書
き込みアドレス用のカウンタと読み出しアドレス用のカ
ウンタとを個別に設けることによって、記憶回路に対す
るデータの書き込みが終了すると、直ちにデータの読み
出しを開始することができる。すなわち、インターリー
バ100は、A,Bで示す2つのインターリーブ開始位
置信号TISの間の時間と、B,Cで示す2つのインタ
ーリーブ開始位置信号TISの間の時間とが異なる場合
であっても、遅延量を常にインターリーブ長分に固定す
ることができ、遅延させる受信値の入力タイミングを合
わせることが容易となる。

【1067】6−6 インターリーブ長分の遅延機能 “6−5”に示したように、書き込みアドレス用のカウ
ンタと読み出しアドレス用のカウンタとを個別に設けた
場合には、インターリーバ100は、受信値を遅延させ
る際に、記憶回路からのデータの読み出し順序を、記憶
回路に対するデータの書き込み順序と同一にする。すな
わち、インターリーバ100は、受信値を遅延させる際
には、読み出しアドレスを、書き込みアドレスと同一に
する。

【1068】このようにすることによって、インターリ
ーバ100は、インターリーブ長分の遅延を実現するこ
とができる。特に、インターリーバ100は、読み出し
アドレス用のカウンタと、書き込みアドレス用のカウン
タとを、ともにカウントアップし、シーケンシャルなア
ドレスデータを発生することによって、容易にインター
リーブ長分の遅延を実現することができる。

【1069】インターリーバ100は、このような容易
な手法を採用することで、例えば、繰り返し回数を変更
した実験を行う場合には、要素復号器を複数連接するだ
けで、全体の復号遅延を変化させることなく、繰り返し
回数を変更した繰り返し復号を行うことが可能となる。

【1070】6−7 アドレス空間の利用方法 複数シンボルを入力し、複数シンボルを出力するインタ
ーリーブを行う際のアドレスの表現手法に関する特徴で
ある。

【1071】通常、記憶回路におけるRAMに対して
は、連続的なアドレスを割り当て、この連続的なアドレ
ス空間を用いてデータの書き込みを行う。ここで、複数
シンボルを入力し、複数シンボルを出力するインターリ
ーブを行う際に、複数の記憶回路におけるRAMに対し
て、連続的なアドレスを割り当てることを考える。

【1072】例えば、入力シンボルとして3シンボルの
データを入力し、出力シンボルとして3シンボルのデー
タを出力するようなインターリーブを行う場合であっ
て、9個の記憶回路のRAM0,RAM1,RAM2,
RAM3,RAM4,RAM5,RAM6,RAM7,
RAM8を用いてインターリーブを行う場合には、図9
9に示すように、RAM0,RAM3,RAM6に対し
ては、0シンボル目のデータI0(=I0[0],I0
[1],I0[2],・・・,I0[31])が、各タ
イムスロット毎にワード方向に順次書き込まれ、RAM
1,RAM4,RAM7に対しては、1シンボル目のデ
ータI1(=I1[0],I1[1],I1[2],・
・・,I1[31])が、各タイムスロット毎にワード
方向に順次書き込まれ、RAM2,RAM5,RAM8
に対しては、2シンボル目のデータI2(=I2
[0],I2[1],I2[2],・・・,I2[3
1])が、各タイムスロット毎にワード方向に順次書き
込まれる。そして、RAM0,RAM1,RAM2から
は、1系統のインターリーバ出力データIIO0が読み
出され、RAM3,RAM4,RAM5からは、他の1
系統のインターリーバ出力データIIO1が読み出さ
れ、RAM6,RAM7,RAM8からは、さらに他の
1系統のインターリーバ出力データIIO2が読み出さ
れる。

【1073】このとき、図100に示すように、データ
を書き込む際には、RAM0,RAM3,RAM6に対
して、それぞれ、例えば0乃至31までの連続的なアド
レスが割り当てられるものとすると、RAM1,RAM
4,RAM7には、それぞれ、32乃至63までの連続
的なアドレスが割り当てられ、さらに、RAM2,RA
M5,RAM8には、それぞれ、64乃至95までの連
続的なアドレスが割り当てられる。

【1074】これは、インターリーブ長を可変にする場
合等において各RAMの全ての記憶領域にデータが記憶
されない場合であっても、同様である。

【1075】例えば、RAM0,RAM1,RAM2,
RAM3,RAM4,RAM5,RAM6,RAM7,
RAM8は、それぞれ、同図に示した例では、32タイ
ムスロット分のインターリーブ長のインターリーブを行
うことができるが、インターリーブ長を10タイムスロ
ット分とした場合には、例えば図101に示すように、
RAM0,RAM3,RAM6に対しては、それぞれ、
32タイムスロット分の全記憶領域のうち、0シンボル
目のデータI0(=I0[0],I0[1],I0
[2],・・・,I0[9])が、各タイムスロット毎
にワード方向に順次書き込まれ、残りの記憶領域にはデ
ータが書き込まれない。また、RAM1,RAM4,R
AM7に対しては、それぞれ、32タイムスロット分の
全記憶領域のうち、1シンボル目のデータI1(=I1
[0],I1[1],I1[2],・・・,I1
[9])が、各タイムスロット毎にワード方向に順次書
き込まれ、残りの記憶領域にはデータが書き込まれな
い。さらに、RAM2,RAM5,RAM8に対して
は、それぞれ、32タイムスロット分の全記憶領域のう
ち、2シンボル目のデータI2(=I2[0],I2
[1],I2[2],・・・,I2[31])が、各タ
イムスロット毎にワード方向に順次書き込まれ、残りの
記憶領域にはデータが書き込まれない。

【1076】このとき、図102に示すように、データ
を書き込む際には、RAM0,RAM3,RAM6に対
して、それぞれ、例えば0乃至9までの連続的なアドレ
スが割り当てられ、RAM1,RAM4,RAM7に
は、それぞれ、10乃至19までの連続的なアドレスが
割り当てられ、さらに、RAM2,RAM5,RAM8
には、それぞれ、20乃至29までの連続的なアドレス
が割り当てられるといったように、物理的に異なる複数
のRAMにわたって連続的なアドレスが割り当てられ
る。

【1077】しかしながら、このようなアドレス空間を
用いて、RAMに対するデータの書き込みを行った場合
には、データを読み出す際に、タイムスロットと入力シ
ンボルとの組み合わせを示すアドレスへの変換を行う必
要がある。例えば、同図に示すRAM0,RAM1,R
AM2の中から、“12”のアドレス空間に記憶されて
いるデータを読み出す際には、“12”というアドレス
を示す情報から、“1シンボル目の2タイムスロット”
という情報への変換が必要となる。

【1078】そのため、各RAMに対して連続的なアド
レスを割り当ててデータの書き込みを行う場合には、デ
ータの読み出しの際にアドレスの変換を行うための変換
回路を設ける必要がある。特に、シンボル数が2のべき
乗でない場合には、アドレスの変換作業は複雑なものと
なる。

【1079】そこで、インターリーバ100は、置換先
のアドレスを、入力シンボルの情報と、各シンボル毎の
タイムスロットの情報との組み合わせで与える。

【1080】具体的には、インターリーバ100は、上
述したように、例えば、入力シンボルとして3シンボル
のデータを入力し、出力シンボルとして3シンボルのデ
ータを出力するようなインターリーブを行う場合であっ
て、9個の記憶回路のRAM0,RAM1,RAM2,
RAM3,RAM4,RAM5,RAM6,RAM7,
RAM8を用いて32タイムスロット分のインターリー
ブ長のインターリーブを行う場合には、制御回路400
によって、例えば図103に示すように、データを書き
込む際に、RAM0,RAM3,RAM6に対して、そ
れぞれ、0−0,0−1,0−2,・・・,0−31と
いったように、各タイムスロットを示す情報と0シンボ
ル目であることを示す情報との組み合わせを、アドレス
として与える。また、インターリーバ100は、RAM
1,RAM4,RAM7に対して、それぞれ、1−0,
1−1,1−2,・・・,1−31といったように、各
タイムスロットを示す情報と1シンボル目であることを
示す情報との組み合わせを、アドレスとして与える。さ
らに、インターリーバ100は、RAM2,RAM5,
RAM8に対して、それぞれ、2−0,2−1,2−
2,・・・,2−31といったように、各タイムスロッ
トを示す情報と2シンボル目であることを示す情報との
組み合わせを、アドレスとして与える。

【1081】実際には、同図に示すアドレスの割り当て
は、図100に示したアドレスの割り当てと等価なもの
である。例えば同図に示すRAM0,RAM1,RAM
2の中から、“34”のアドレス空間に記憶されている
データを読み出す場合を考える。この場合、“34”と
いうアドレスを示す情報は、7桁で2進数表記すると、
“0100010”と表される。ここで、上位2ビット
“01”は、1シンボル目であることを示し、下位5ビ
ット“00010”は、2タイムスロット目であること
を示すことがわかる。すなわち、図103に示したアド
レスの割り当ては、図100に示したアドレスの割り当
てと実質的には等価であり、データを読み出す際のアド
レスの変換作業は不要となる。

【1082】また、インターリーバ100は、例えばイ
ンターリーブ長を10タイムスロット分としたインター
リーブを行う場合には、例えば図104に示すように、
データを書き込む際に、RAM0,RAM3,RAM6
に対して、それぞれ、0−0,0−1,0−2,・・
・,0−9といったように、各タイムスロットを示す情
報と0シンボル目であることを示す情報との組み合わせ
を、アドレスとして与える。また、インターリーバ10
0は、RAM1,RAM4,RAM7に対して、それぞ
れ、1−0,1−1,1−2,・・・,1−9といった
ように、各タイムスロットを示す情報と1シンボル目で
あることを示す情報との組み合わせを、アドレスとして
与える。さらに、インターリーバ100は、RAM2,
RAM5,RAM8に対して、それぞれ、2−0,2−
1,2−2,・・・,2−9といったように、各タイム
スロットを示す情報と2シンボル目であることを示す情
報との組み合わせを、アドレスとして与える。

【1083】同図に示すアドレスの割り当ては、図10
3に示したアドレスの割り当てと実質的は同一なもので
あることがわかる。そのため、インターリーバ100
は、インターリーブ長を可変にする場合等において各R
AMの全ての記憶領域にデータが記憶されない場合であ
っても、データを読み出す際のアドレスの変換作業を不
要とすることができる。

【1084】このように、インターリーバ100は、常
に置換先のアドレスを、入力シンボルの情報と、各シン
ボル毎のタイムスロットの情報との組み合わせで与える
ことによって、複数シンボルを入力し、複数シンボルを
出力するインターリーブを行う場合であって、インター
リーブ長を可変にする場合であっても、データを読み出
す際に、アドレスの変換作業を行う必要がないことか
ら、特別なアドレスの変換回路を設ける必要がなく、回
路規模の削減を図ることができる。

【1085】なお、インターリーバ100は、図103
及び図104に示したアドレスの割り当てに限らず、タ
イムスロットと入力シンボルとを識別可能な組み合わせ
であれば、いかなるものであってもよい。

【1086】6−8 パーシャルライト機能によるデー
タの書き込み及び読み出し 上述した記憶回路4071,4072,・・・,40716
に関する特徴である。

【1087】上述したように、記憶回路407は、パー
シャルライト制御信号PWに基づいて、パーシャルライ
ト機能を有する。例えば、記憶回路407は、通常時に
は、図105(A)に示すように、(ビット数B)×
(ワード数W)の記憶容量を有するRAM424に対し
てBビットのデータが入出力されるが、パーシャルライ
トのRAMとして作用させる場合には、同図(B)に示
すように、(ビット数B/2)×(ワード数2W)の記
憶容量を有するRAM424に対してB/2ビットのデ
ータが入出力されるようなものとして擬似的に構成する
ことができる。

【1088】これは、通常、ビット数及びワード数のと
もに制限があるRAMをインターリーバに用いる場合に
は、インターリーブ長がRAMのワード数に応じて制限
されるためである。換言すれば、インターリーバ100
は、記憶回路407におけるRAM424を、パーシャ
ルライトのRAMとして作用させることによって、RA
M424における通常のワード数よりも長いインターリ
ーブ長のインターリーブ処理をも実現することができ
る。

【1089】このとき、インターリーバ100には、例
えば16ビットといったRAMがパーシャルライト機能
時ではない通常時におけるビット数のデータが入力され
ることから、パーシャルライト機能時には、入力される
16ビットのデータのうち、所望の8ビットのデータ毎
に切り替えてRAM424に与える必要がある。

【1090】そこで、インターリーバ100において
は、記憶回路407に対して入力されるデータを上位ビ
ットと下位ビットとに分割して2シンボルのデータと
し、パーシャルライト機能時には、これらの2シンボル
のデータのうち、常に同一のデータを選択するととも
に、読み出されたデータのうち、アドレスに該当するも
のが、常に出力するデータの同じ位置となるように、デ
ータを選択する。

【1091】具体的には、記憶回路407は、パーシャ
ルライト機能時には、以下のようにしてデータの書き込
み及び読み出しを行う。

【1092】すなわち、記憶回路407は、セレクタ4
21,422のそれぞれによって、アドレスデータAR
の最上位ビットの反転ビットIARと、アドレスデータ
ARの最上位ビットとを選択する。これにより、例え
ば、アドレスデータARの最上位ビットが“0”であっ
た場合には、データVIHは、8ビットデータ“111
11111”となり、データVILは、8ビットデータ
“00000000”となる。同様に、アドレスデータ
ARの最上位ビットが“1”であった場合には、データ
VIHは、8ビットデータ“00000000”とな
り、データVILは、8ビットデータ“1111111
1”となる。

【1093】ここで、データVIHは、RAM424の
記憶領域におけるビット方向の上位アドレスに対するデ
ータの書き込みを行うか否かを示すものであり、データ
VILは、RAM424の記憶領域におけるビット方向
の下位アドレスに対するデータの書き込みを行うか否か
を示すものである。記憶回路407は、これらのデータ
VIH,VILの各ビットが“0”のアドレスに対して
データを書き込むものとする。

【1094】これと同時に、記憶回路407は、セレク
タ423によって、データIRの下位8ビットのデータ
IR[7:0]を常に選択する。これにより、データI
は、データIR[7:0]が反復されたもの、すなわ
ち、I={IR1,IR0}={IR[7:0],IR
[7:0]}となる。

【1095】そして、記憶回路407は、アドレスデー
タARの最上位ビットを除いたデータであるアドレスデ
ータIAと、データVIH,VILとに基づいて、RA
M424に対して、所定のワードにおける上位アドレス
又は下位アドレスのいずれか一方に、データIR[7:
0]を書き込む。すなわち、記憶回路407は、アドレ
スデータARの最上位ビットが“0”であった場合に
は、RAM424に対して、所定のワードにおける下位
アドレスにデータIR[7:0]を書き込み、アドレス
データARの最上位ビットが“1”であった場合には、
RAM424に対して、所定のワードにおける上位アド
レスにデータIR[7:0]を書き込む。

【1096】このように、記憶回路407は、パーシャ
ルライト機能時には、RAM424に対して、データI
Rの下位8ビットのデータIR[7:0]のみを書き込
む。

【1097】そして、記憶回路407は、アドレスデー
タARの最上位ビットを除いたデータであるアドレスデ
ータIAと、データVIH,VILとに基づいて、RA
M424から、上位アドレスに記憶されているデータを
データOHとして読み出すとともに、下位アドレスに記
憶されているデータをデータOLとして読み出し、セレ
クタ425,426により選択させることによって、デ
ータORを出力する。

【1098】このとき、データORは、常に、RAM4
24から読み出されたデータOH,OLのうち、アドレ
スに該当するものが、出力するデータの同じ位置となる
ように構成される。すなわち、データORは、データL
PDが“0”であった場合には、該当するアドレスがR
AM424における下位アドレスであることから、当該
下位アドレスから読み出されたデータOLを下位ビット
とし、上位アドレスから読み出されたデータOHを上位
ビットとし、OR={SOH,SOL}={OH,O
L}となる。同様に、データORは、データLPDが
“1”であった場合には、該当するアドレスがRAM4
24における上位アドレスであることから、当該上位ア
ドレスから読み出されたデータOHを下位ビットとし、
下位アドレスから読み出されたデータOLを上位ビット
とし、OR={SOH,SOL}={OL,OH}とな
る。

【1099】このように、記憶回路407は、パーシャ
ルライト機能時には、常に、入力されたデータIRを上
位ビットと下位ビットとに分割して得られた下位ビット
のデータIR0をRAM424に書き込むとともに、常
に、RAM424から読み出されたデータのうち、アド
レスに該当するものを、出力するデータの下位ビットと
する。

【1100】一方、パーシャルライト機能時ではなく、
通常時には、記憶回路407は、以下のようにしてデー
タの書き込み及び読み出しを行う。

【1101】すなわち、記憶回路407は、セレクタ4
21,422のそれぞれによって、値が“0”であるビ
ットを選択する。これにより、例えば、データVIH,
VILは、常に8ビットデータ“00000000”と
なる。

【1102】これと同時に、記憶回路407は、セレク
タ423によって、データIRの上位8ビットのデータ
IR[15:8]を常に選択する。これにより、データ
Iは、I={IR1,IR0}={IR[15:8],
IR[7:0]}となり、データIRそのものとなる。

【1103】そして、記憶回路407は、データVI
H,VILが、ともに、“00000000”であるこ
とから、アドレスデータARの最上位ビットを除いたデ
ータであるアドレスデータIAと、データVIH,VI
Lとに基づいて、RAM424に対して、所定のワード
における上位アドレス及び下位アドレスの両者に、デー
タIを書き込む。すなわち、記憶回路407は、RAM
424に対して、所定のワードにおける上位アドレスに
データIR[15:8]を書き込み、下位アドレスにデ
ータIR[7:0]を書き込む。

【1104】このように、記憶回路407は、通常時に
は、RAM424に対して、データIRそのものを書き
込む。

【1105】そして、記憶回路407は、アドレスデー
タARの最上位ビットを除いたデータであるアドレスデ
ータIAと、データVIH,VILとに基づいて、RA
M424から、上位アドレスに記憶されているデータを
データOHとして読み出すとともに、下位アドレスに記
憶されているデータをデータOLとして読み出し、セレ
クタ425,426により選択させることによって、デ
ータORを出力する。このとき、データORは、データ
LPDが“0”であることから、常に、RAM424に
おける下位アドレスから読み出されたデータOLを下位
ビットとし、上位アドレスから読み出されたデータOH
を上位ビットとし、OR={SOH,SOL}={O
H,OL}となる。すなわち、データORは、RAM4
24における所定のワードから読み出されたデータその
ものとなる。

【1106】このように、記憶回路407は、通常時に
は、データIRをRAM424に対して書き込み、デー
タORとして出力する。

【1107】このようにすることによって、インターリ
ーバ100は、入出力される複数ビットのデータのう
ち、上位ビットのデータ又は下位ビットのデータのみを
把握すればよく、どのビットのデータが書き込み及び読
み出しに寄与しているのかを意識する必要がない。その
ため、インターリーバ100は、通常時には、(ビット
数B)×(ワード数W)の記憶容量を有するRAMを、
パーシャルライトのRAMとして作用させ、半数ビット
×2倍長ワードのRAMとして用いることが容易とな
る。

【1108】なお、ここでは、パーシャルライト機能時
には、RAM424の記憶容量が、通常時に比べ、半数
ビット×2倍長ワードとなるものとして説明したが、こ
の手法は、この記憶容量に限定されるものではない。こ
の手法は、パーシャルライト機能時におけるRAM42
4の記憶容量が、通常時に比べ、例えば、1/3数ビッ
ト×3倍長ワード、1/4数ビット×4倍長ワード、1
ビット×ビット数倍長ワードとなる場合といったよう
に、任意の記憶容量に応用可能である。

【1109】すなわち、インターリーバとしては、記憶
回路に対して入力されるデータを少なくとも上位ビット
と下位ビットとに分割して少なくとも2シンボルのデー
タとし、パーシャルライト機能時には、これらの少なく
とも2シンボルのデータのうち、常に同一のデータを選
択するとともに、読み出されたデータのうち、アドレス
に該当するものが、常に出力するデータの同じ位置とな
るように、データを選択するようにすればよい。

【1110】6−9 偶数長遅延及び奇数長遅延への対
上述した奇数長遅延補償回路402及び記憶回路407
1,4072,・・・,40716に関する特徴である。

【1111】符号長可変の繰り返し復号を行う場合に
は、可変長の遅延を行う必要がある。インターリーバ1
00は、2バンクのRAMを用いて、1タイムスロット
でデータの書き込み及び読み出しを切り替えることによ
って、遅延長、すなわち、インターリーブ長の半分のタ
イムスロット分のワード数のRAMを用いれば、インタ
ーリーブ長の遅延を実現することができる。

【1112】この動作を簡略化して説明するために、3
タイムスロット分のワード数のRAMを2バンク用いて
6タイムスロット分のインターリーブ長の遅延を実現す
る例について図106を用いて示す。ここでは、バンク
A,BのRAMには、それぞれ、便宜上0,1,2のア
ドレスが割り当てられているものとする。また、バンク
AのRAMには、アドレス0,1,2の各記憶領域に対
して、データA,C,Eが予め記憶されており、バンク
BのRAMには、アドレス1,2の各記憶領域に対し
て、データB,Dが予め記憶されているとともに、アド
レス0の記憶領域には、データが記憶されていないもの
とする。さらに、同図中においては、データの書き込み
を“W”で表し、データの読み出しを“R”で表すもの
とする。

【1113】まず、インターリーバ100は、0タイム
スロット目では、バンクAのRAMにおけるアドレス0
の記憶領域から、データAを読み出すとともに、バンク
BのRAMにおけるアドレス0の記憶領域に対して、デ
ータFを書き込む。

【1114】続いて、インターリーバ100は、1タイ
ムスロット目では、バンクAのRAMにおけるアドレス
0の記憶領域、すなわち、0タイムスロット目でデータ
Aが読み出された記憶領域に対して、データGを書き込
むとともに、バンクBのRAMにおけるアドレス1の記
憶領域から、データBを読み出す。

【1115】続いて、インターリーバ100は、2タイ
ムスロット目では、バンクAのRAMにおけるアドレス
1の記憶領域から、データCを読み出すとともに、バン
クBのRAMにおけるアドレス1の記憶領域、すなわ
ち、1タイムスロット目でデータFが読み出された記憶
領域に対して、データHを書き込む。

【1116】続いて、インターリーバ100は、3タイ
ムスロット目では、バンクAのRAMにおけるアドレス
1の記憶領域、すなわち、2タイムスロット目でデータ
Cが読み出された記憶領域に対して、データIを書き込
むとともに、バンクBのRAMにおけるアドレス2の記
憶領域から、データDを読み出す。

【1117】続いて、インターリーバ100は、4タイ
ムスロット目では、バンクAのRAMにおけるアドレス
2の記憶領域から、データEを読み出すとともに、バン
クBのRAMにおけるアドレス2の記憶領域、すなわ
ち、3タイムスロット目でデータDが読み出された記憶
領域に対して、データJを書き込む。

【1118】続いて、インターリーバ100は、5タイ
ムスロット目では、バンクAのRAMにおけるアドレス
2の記憶領域、すなわち、4タイムスロット目でデータ
Eが読み出された記憶領域に対して、データKを書き込
むとともに、バンクBのRAMにおけるアドレス0の記
憶領域から、データFを読み出す。

【1119】そして、インターリーバ100は、6タイ
ムスロット目では、バンクAのRAMにおけるアドレス
0の記憶領域から、データGを読み出すとともに、バン
クBのRAMにおけるアドレス0の記憶領域、すなわ
ち、5タイムスロット目でデータFが読み出された記憶
領域に対して、データLを書き込む。

【1120】インターリーバ100は、このように2バ
ンクのRAMを用いて、1タイムスロットでデータの書
き込み及び読み出しを切り替える。このような動作によ
るデータの書き込み及び読み出しのタイミングチャート
は、図107に示すようになる。すなわち、バンクBに
書き込まれたデータFは、インターリーブ長分の時間の
経過後に読み出され、同様に、バンクAに書き込まれた
データGも、インターリーブ長分の時間の経過後に読み
出されることになる。

【1121】このように、インターリーバ100は、一
方のバンクにデータを書き込むとき、他方のバンクから
データを読み出す動作を、1タイムスロット毎に切り替
えることによって、インターリーブ長の半分のタイムス
ロット分のワード数のRAMを2バンク用い、インター
リーブ長の遅延を実現することができる。

【1122】ところで、この手法による遅延処理の場
合、RAMの記憶容量が少なくて済むことから、回路規
模の削減を図ることができるものの、遅延長は偶数長に
限られる。

【1123】そこで、インターリーバ100は、偶数長
遅延のときには、上述した動作を行うことによりRAM
のみで遅延長分の遅延を行い、奇数長遅延のときには、
上述した動作を行い遅延長−1分の遅延を行うととも
に、レジスタを用いて1タイムスロット分の遅延を行う
ように、切り替える機能を備えることによって、偶数長
遅延及び奇数長遅延の両方に対応する。

【1124】具体的には、インターリーバ100は、上
述したように、奇数長遅延補償回路402によって、制
御回路60から供給されるインターリーブ長情報CIN
Lに基づいて、偶数長遅延を行う場合には、データTD
Iに対して、RAMによる遅延のみを行い、奇数長遅延
を行う場合には、データTDIに対して、RAMによる
遅延長−1分の遅延と、レジスタによる1タイムスロッ
ト分の遅延を行うように、遅延の対象とするデータであ
るデータTDIを選択する。

【1125】このようにすることによって、インターリ
ーバ100は、少ない回路規模の下に、偶数長遅延及び
奇数長遅延の両方に対応することができる。

【1126】6−10 入出力順序入れ替え機能 上述した入力データ選択回路406及び出力データ選択
回路408に関する特徴である。

【1127】軟出力復号回路90は、上述したように、
任意の符号の復号を可能とするものであるが、任意の符
号の復号を行うために、符号に応じた入出力パターンを
予め求めておく必要がある。そのため、軟出力復号回路
90は、実際には、全ての符号の復号を1つの回路で行
うのは非常に困難であり、任意に想定された符号を対象
とした復号を行うのが現実的である。

【1128】このように、軟出力復号回路90に限ら
ず、復号対象となる符号に限定がある軟出力復号回路
は、一般に、複数シンボルを入力し、複数シンボルを出
力する任意の符号の軟出力復号を行う際、当該任意の符
号に対して、入力シンボル間の順序及び/又は出力シン
ボル間の順序のみが異なる符号を復号することができな
い場合がある。

【1129】例えば、要素復号器50を連接して復号装
置3を構成し、SCCCによる符号化を行う符号化装置
による符号を復号する場合において、当該符号化装置
が、外符号の符号化を行う畳み込み符号化器として、軟
出力復号回路90が復号可能な任意の畳み込み符号化器
を備え、インターリーバとして、インラインインターリ
ーブを行うものを備え、さらに、内符号の符号化を行う
畳み込み符号化器として、軟出力復号回路90が復号可
能な先に図24に示した畳み込み符号化器を備えるもの
とする。この場合、復号装置3は、符号化装置による符
号を復号することが可能であることはいうまでもない。

【1130】ところで、符号化装置における内符号の符
号化を行う畳み込み符号化器として図108に示すもの
を用い、軟出力復号回路90が当該畳み込み符号を復号
対象としていない場合には、復号装置3は、この符号化
装置による符号を復号することが不可能となる。

【1131】ここで、同図に示す畳み込み符号化器は、
入力データi0,i1,i2を、それぞれ、0,1,2シ
ンボル目とすると、図24に示した畳み込み符号化器と
比べ、1シンボル目の入力データi1と、2シンボル目
の入力データi2とを入れ替えたものであることがわか
る。すなわち、図108に示す畳み込み符号化器を備え
る符号化装置は、図109に示すように、外符号の符号
化を行う畳み込み符号化器から出力される3ビットの符
号化データがインターリーバに入力される際に、1シン
ボル目の符号化データと、2シンボル目の符号化データ
とを入れ替え、内符号の符号化を行う畳み込み符号化器
として、図24に示した畳み込み符号化器を用いた符号
化装置と等価なものであることがわかる。

【1132】このように、復号装置3は、軟出力復号回
路90が復号対象としていない符号を要素符号とする符
号化装置に対しては、当該要素符号が、入力シンボル間
の順序及び/又は出力シンボル間の順序のみが異なるも
のであっても、復号することが不可能となる。

【1133】換言すれば、符号化側としては、例えばイ
ンラインインターリーブやペアワイズインターリーブと
いった各シンボル毎に個別的にインターリーブを施す場
合には、入出力のシンボルの位置が一意に決定される
が、入出力のシンボルの位置を変化させた符号化を行う
ことによって、幅広い符号化を行うといった要求がある
ことは否めない。特に、マッシィ型の符号を要素符号と
して用いている符号化装置の場合、組織成分の出力位置
を入れ替えることによって、多様な符号化を行うことが
できる。そのため、復号装置としては、このような符号
の復号にも対応する必要がある。

【1134】そこで、インターリーバ100は、複数シ
ンボルを入力し、複数シンボルを出力するインターリー
ブを行う際、入力シンボル間の順序及び/又は出力シン
ボル間の順序を入れ替える機能を有することによって、
同一アドレスに基づいた複数通りのインターリーブを実
現する。

【1135】具体的には、インターリーバ100は、イ
ンターリーブ処理を行う場合には、入力データ選択回路
406によって、インターリーバ入出力置換情報CIP
Tに基づいて、各シンボル間の入力順序を相互に置換
し、各シンボルの入力位置と出力位置とを切り替える。

【1136】また、インターリーバ100は、デインタ
ーリーブ処理を行う場合には、出力データ選択回路40
8によって、インターリーバ入出力置換情報CIPTに
基づいて、各シンボル間の出力順序を相互に置換し、各
シンボルの入力位置と出力位置とを切り替える。

【1137】換言すれば、復号装置3がSCCCによる
符号の復号を行うものとすると、当該復号装置3を構成
する隣接する2つの要素復号器50I,50Jは、簡略化
すると例えば図110に示す構成として表すことができ
る。ここでは、入力シンボル間の順序及び/又は出力シ
ンボル間の順序を入れ替える機能を有する回路を、シン
ボル入れ替え回路と称するものとする。

【1138】すなわち、要素復号器50Iは、軟出力復
号回路90から出力されたデータがインターリーバ10
0に入力されると、インターリーバ100によって、デ
インターリーブ処理を行う。このとき、要素復号器50
Iは、インターリーバ100における記憶回路407を
経ることによりデインターリーブ処理が施された複数シ
ンボルからなるデータORが出力データ選択回路408
に相当するシンボル入れ替え回路610に入力される
と、このシンボル入れ替え回路610によって、出力す
べきインターリーバ出力データIIOを選択した後、複
数シンボルからなるこれらのインターリーバ出力データ
IIOについて、符号構成に応じて、各シンボル間の入
力順序を相互に置換し、すなわち、各シンボルの順序を
入れ替え、次段の要素復号器50Jに供給する。

【1139】一方、要素復号器50Jは、要素復号器5
Iから供給され、軟出力復号回路90により軟出力復
号処理が施されたデータがインターリーバ100に入力
されると、インターリーバ100によって、インターリ
ーブ処理を行う。このとき、要素復号器50Jは、イン
ターリーバ100における入力データ選択回路406に
相当するシンボル入れ替え回路611によって、軟出力
復号回路90から供給されて各種処理が施された複数シ
ンボルからなるデータIについて、符号構成に応じて、
各シンボルの順序を入れ替え、データIRとして記憶回
路407に供給する。このようにしてインターリーブが
施されたデータは、図示しない次段の要素復号器に供給
される。

【1140】このようにすることによって、インターリ
ーバ100は、入力シンボル間の順序及び/又は出力シ
ンボル間の順序を入れ替え、同一アドレスに基づいた複
数通りのインターリーブを実現することができる。特
に、インターリーバ100は、通常のインラインインタ
ーリーバやペアワイズインターリーバのように、入出力
されるシンボル数が同じであり且つ入力位置と出力位置
とが1対1に決められているインターリーブを行う場合
には、入力シンボルの位置と出力シンボルの位置との接
続を切り替えることが可能となる。

【1141】そのため、要素復号器50は、復号対象と
なる符号に限定がある汎用の軟出力復号回路を備えた場
合であっても、当該軟出力復号回路が復号可能な符号に
対して、入力シンボル間の順序及び/又は出力シンボル
間の順序のみが異なる符号を復号することができる。ま
た、要素復号器50は、軟出力復号回路90が復号対象
とする符号の数を限定できることから、回路の簡略化及
び規模削減を図ることができる。

【1142】なお、ここでは、各シンボルの順序を入れ
替える機能をインターリーバ100に設けた例について
説明したが、必ずしもインターリーバ100の機能とし
て設ける必要はなく、例えば軟出力復号回路90の機能
として設けるようにしてもよい。

【1143】各シンボルの順序を入れ替える機能を軟出
力復号回路90の機能として設ける場合、復号装置3が
SCCCによる符号の復号を行うものとすると、当該復
号装置3を構成する隣接する2つの要素復号器50K
50Lは、簡略化すると例えば図111に示す構成とし
て表すことができる。

【1144】すなわち、要素復号器50Kは、軟出力復
号回路90及びインターリーバ100によって、通常の
軟出力復号処理及びデインターリーブ処理を行い、得ら
れたデータを次段の要素復号器50Lに供給する。

【1145】一方、要素復号器50Lは、要素復号器5
Kから供給された複数シンボルからなるデータ、すな
わち、外部情報又はインターリーブデータTEXT等の
軟出力復号処理に必要な情報が軟出力復号回路90に入
力されると、これらの情報について、シンボル入れ替え
回路612によって、符号構成に応じて、各シンボルの
順序を入れ替える。さらに、要素復号器50Lは、軟出
力復号回路90と同様の各種処理を経て、外部情報算出
回路163により算出された複数シンボルからなる外部
情報SOEについて、シンボル入れ替え回路613によ
って、符号構成に応じて、各シンボルの順序を入れ替
え、各種処理を施した後、データTIIとしてインター
リーバ100に供給する。そして、要素復号器50
Lは、入力されたデータTIIに対してインターリーブ
処理を施し、図示しない次段の要素復号器に供給する。

【1146】このようにすることによって、軟出力復号
回路90は、入力シンボル間の順序及び/又は出力シン
ボル間の順序のみが異なる符号の復号が可能となる。そ
のため、要素復号器50は、軟出力復号回路90が復号
対象とする符号の数を限定できることから、回路の簡略
化及び規模削減を図ることができる。特に、要素復号器
50は、マッシィ型の符号を繰り返し復号する場合に
は、組織成分の出力位置を入れ替えた符号を復号するこ
とができる。

【1147】なお、図111に示した要素復号器50L
において、シンボル入れ替え回路613を軟出力復号回
路90が有するものとして説明したが、このシンボル入
れ替え回路613をインターリーバ100が有してもよ
い。すなわち、要素復号器50は、デインターリーブ処
理を行うインターリーバ100の後段、及び、インター
リーブ処理を行うインターリーバ100の前段に、符号
構成に応じたシンボル入れ替え回路を備えるものであれ
ばよい。勿論、復号装置3がPCCCによる符号の復号
を行うものである場合であっても、要素復号器50は、
デインターリーブ処理を行うインターリーバ100の後
段、及び、インターリーブ処理を行うインターリーバ1
00の前段に、符号構成に応じたシンボル入れ替え回路
を備える構成とすればよい。

【1148】7. まとめ 以上説明したように、符号化装置1と復号装置3とを用
いて構成されるデータ送受信システムにおいて、復号装
置3を構成する要素復号器50は、インターリーバ10
0によって、施すべきインターリーブの種類を含む符号
構成を示すモードに応じて、使用する記憶回路40
1,4072,・・・,40716を切り替え、アドレス
及びデータを分配することによって、複数種類のインタ
ーリーブを実現することができる。そのため、要素復号
器50は、種々の符号に適応的に対応した復号を行うこ
とが可能となる。

【1149】すなわち、これらの符号化装置1と復号装
置3とを用いて構成されるデータ送受信システムは、単
純な構成で種々の符号に適応的に対応した復号を実現す
るものであり、ユーザに高い利便を提供することができ
るものである。

【1150】なお、本発明は、上述した実施の形態に限
定されるものではなく、例えば、上述した実施の形態で
は、要素復号器50が、軟出力復号回路90及びインタ
ーリーバ100等をLSIとして集積させて構成される
ものとして説明したが、軟出力復号回路90のみをLS
I等の単一モジュールとして構成し、この軟出力復号回
路90を複数連接するとともに、インターリーバ100
を含む他の各部を外付けの機器として設けることによっ
て、復号装置3として構成してもよい。同様に、本発明
は、インターリーバ100のみをLSI等の単一モジュ
ールとして構成し、このインターリーバ100を複数連
接するとともに、軟出力復号回路90を含む他の各部を
外付けの機器として設けることによって、復号装置3と
して構成してもよい。すなわち、本発明は、少なくとも
軟出力復号回路90又はインターリーバ100がLSI
等の単一モジュールとして構成されていれば、繰り返し
復号に適用できるものである。

【1151】また、上述した実施の形態では、軟出力復
号回路90による補正項の算出の際には、補正項の値を
ROM等から構成されるルックアップテーブルから読み
出すものとして説明したが、本発明は、ROMの代わり
に、例えばRAM等の各種メモリであってもよく、ま
た、例えばいわゆる線形近似回路等を設けることによっ
て、補正項の値を算出する場合にも適用可能である。

【1152】さらに、上述した実施の形態では、インタ
ーリーバ100に対して入出力されるシンボル数を最大
で3シンボルであるものとして説明したが、本発明は、
3シンボル以上の任意の数のシンボルを入出力する場合
にも適用することができる。

【1153】さらにまた、上述した実施の形態では、イ
ンターリーバ100が16個の記憶回路4071,40
2,・・・,40716を有するものとして説明した
が、本発明は、符号構成に応じた任意の数の記憶回路を
有する場合にも適用できることは勿論である。

【1154】また、上述した実施の形態では、インター
リーバ100が対応可能なインターリーブの種類とし
て、ランダムインターリーブ、インラインインターリー
ブ及びペアワイズインターリーブについて説明したが、
本発明は、これらのインターリーブの種類に限定される
ものではなく、他の種類のインターリーブにも適用可能
である。

【1155】さらに、上述した実施の形態では、復号装
置として、Log−BCJRアルゴリズムに基づくMA
P復号を行うものとして説明したが、本発明は、Max
−Log−BCJRアルゴリズム、又は、「Bahl, Cock
e, Jelinek and Raviv, “Optimal decoding of linear
codes for minimizing symbol error rate”, IEEETra
ns. Inf. Theory, vol. IT-20, pp. 284-287, Mar. 197
4」に記載されているBCJRアルゴリズムに基づくM
AP復号を行う復号装置であっても適用可能である。

【1156】さらにまた、上述した実施の形態では、符
号化装置及び復号装置をデータ送受信システムにおける
送信装置及び受信装置に適用して説明したが、本発明
は、例えばフロッピー(登録商標)ディスク、CD−R
OM又はMO(Magneto Optical)といった磁気、光又
は光磁気ディスク等の記録媒体に対する記録及び/又は
再生を行う記録及び/又は再生装置に適用することもで
きる。この場合、符号化装置により符号化されたデータ
は、無記憶通信路に等価とされる記録媒体に記録され、
復号装置により復号されて再生される。

【1157】以上のように、本発明は、その趣旨を逸脱
しない範囲で適宜変更が可能であることはいうまでもな
い。

【1158】

【発明の効果】以上詳細に説明したように、本発明にか
かるインターリーブ装置は、複数の要素符号をインター
リーバを介して連接して生成された符号を繰り返し復号
するために用いるインターリーブ装置であって、データ
を記憶する複数の記憶手段と、これらの記憶手段に対す
るデータの書き込み用のアドレスデータと、記憶手段か
らのデータの読み出し用のアドレスデータとを発生する
アドレス発生手段と、施すべきインターリーブの種類を
含む符号構成を示すモードに応じて、アドレス発生手段
により発生されたアドレスデータのうち、複数の記憶手
段に分配するアドレスデータを選択するアドレス選択手
段と、モードに応じて、入力されるデータのうち、複数
の記憶手段に分配するデータを選択する入力データ選択
手段と、モードに応じて、複数の記憶手段から読み出さ
れたデータのうち、出力すべきデータを選択する出力デ
ータ選択手段とを備え、複数の記憶手段のうち、使用す
る記憶手段を切り替える。

【1159】したがって、本発明にかかるインターリー
ブ装置は、施すべきインターリーブの種類を含む符号構
成を示すモードに応じて、使用する記憶手段を切り替
え、アドレス及びデータを分配することによって、複数
種類のインターリーブを実現することができ、単純な構
成で種々の符号に適応的に対応した復号を行うことがで
き、優れた利便を提供することができる。

【1160】また、本発明にかかるインターリーブ方法
は、複数の要素符号をインターリーブ工程を介して連接
して生成された符号を繰り返し復号するために用いるイ
ンターリーブ方法であって、データを記憶する複数の記
憶手段に対するデータの書き込み用のアドレスデータ
と、記憶手段からのデータの読み出し用のアドレスデー
タとを発生するアドレス発生工程と、施すべきインター
リーブの種類を含む符号構成を示すモードに応じて、ア
ドレス発生工程にて発生されたアドレスデータのうち、
複数の記憶手段に分配するアドレスデータを選択するア
ドレス選択工程と、モードに応じて、入力されるデータ
のうち、複数の記憶手段に分配するデータを選択する入
力データ選択工程と、モードに応じて、複数の記憶手段
から読み出されたデータのうち、出力すべきデータを選
択する出力データ選択工程とを備え、複数の記憶手段の
うち、使用する記憶手段を切り替える。

【1161】したがって、本発明にかかるインターリー
ブ方法は、施すべきインターリーブの種類を含む符号構
成を示すモードに応じて、使用する記憶手段を切り替
え、アドレス及びデータを分配することによって、複数
種類のインターリーブを実現することを可能とし、単純
な構成で種々の符号に適応的に対応した復号を行うこと
を可能とし、優れた利便を提供することを可能とする。

【1162】さらに、本発明にかかる復号装置は、軟入
力とされる受信値に基づいて任意のステートを通過する
確率を求め、この確率を用いて、複数の要素符号をイン
ターリーバを介して連接して生成された符号を繰り返し
復号するための、要素符号に対応する復号装置であっ
て、受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る軟出力復号手段と、この軟出力復号手段により生成さ
れた外部情報を入力し、インターリーバと同一の置換位
置情報に基づいて、外部情報の順序を置換して並べ替え
る、又は、インターリーバにより並べ替えられた情報の
配列を元に戻すように、外部情報の順序を置換して並べ
替えるインターリーブ手段とを備え、インターリーブ手
段は、データを記憶する複数の記憶手段と、これらの記
憶手段に対するデータの書き込み用のアドレスデータ
と、記憶手段からのデータの読み出し用のアドレスデー
タとを発生するアドレス発生手段と、施すべきインター
リーブの種類を含む符号構成を示すモードに応じて、ア
ドレス発生手段により発生されたアドレスデータのう
ち、複数の記憶手段に分配するアドレスデータを選択す
るアドレス選択手段と、モードに応じて、入力されるデ
ータのうち、複数の記憶手段に分配するデータを選択す
る入力データ選択手段と、モードに応じて、複数の記憶
手段から読み出されたデータのうち、出力すべきデータ
を選択する出力データ選択手段とを有し、複数の記憶手
段のうち、使用する記憶手段を切り替える。

【1163】したがって、本発明にかかる復号装置は、
軟出力復号して得られた外部情報をインターリーブ手段
に入力し、施すべきインターリーブの種類を含む符号構
成を示すモードに応じて、使用する記憶手段を切り替
え、アドレス及びデータを分配することによって、複数
種類のインターリーブを実現することができ、単純な構
成で種々の符号に適応的に対応した復号を行うことがで
き、優れた利便を提供することができる。

【1164】さらにまた、本発明にかかる復号方法は、
軟入力とされる受信値に基づいて任意のステートを通過
する確率を求め、この確率を用いて、複数の要素符号を
第1のインターリーブ工程を介して連接して生成された
符号を繰り返し復号するための、要素符号に対応する復
号方法であって、受信値及び事前確率情報を入力して軟
出力復号を行い、各時刻における軟出力及び/又は外部
情報を生成する軟出力復号工程と、この軟出力復号工程
にて生成された外部情報を入力し、第1のインターリー
ブ工程と同一の置換位置情報に基づいて、外部情報の順
序を置換して並べ替える、又は、第1のインターリーブ
工程にて並べ替えられた情報の配列を元に戻すように、
外部情報の順序を置換して並べ替える第2のインターリ
ーブ工程とを備え、第2のインターリーブ工程は、デー
タを記憶する複数の記憶手段に対するデータの書き込み
用のアドレスデータと、記憶手段からのデータの読み出
し用のアドレスデータとを発生するアドレス発生工程
と、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、アドレス発生工程にて発生されたア
ドレスデータのうち、複数の記憶手段に分配するアドレ
スデータを選択するアドレス選択工程と、モードに応じ
て、入力されるデータのうち、複数の記憶手段に分配す
るデータを選択する入力データ選択工程と、モードに応
じて、複数の記憶手段から読み出されたデータのうち、
出力すべきデータを選択する出力データ選択工程とを有
し、複数の記憶手段のうち、使用する記憶手段を切り替
える。

【1165】したがって、本発明にかかる復号方法は、
軟出力復号して得られた外部情報を第2のインターリー
ブ工程にて用いるように入力し、施すべきインターリー
ブの種類を含む符号構成を示すモードに応じて、使用す
る記憶手段を切り替え、アドレス及びデータを分配する
ことによって、複数種類のインターリーブを実現するこ
とを可能とし、単純な構成で種々の符号に適応的に対応
した復号を行うことを可能とし、優れた利便を提供する
ことを可能とする。

【1166】また、本発明にかかる復号装置は、軟入力
とされる受信値に基づいて任意のステートを通過する確
率を求め、この確率を用いて、複数の要素符号をインタ
ーリーバを介して連接して生成された符号を繰り返し復
号する復号装置であって、当該復号装置は、連接された
複数の要素復号器からなり、これらの要素復号器は、そ
れぞれ、受信値及び事前確率情報を入力して軟出力復号
を行い、各時刻における軟出力及び/又は外部情報を生
成する軟出力復号手段と、この軟出力復号手段により生
成された外部情報を入力し、インターリーバと同一の置
換位置情報に基づいて、外部情報の順序を置換して並べ
替える、又は、インターリーバにより並べ替えられた情
報の配列を元に戻すように、外部情報の順序を置換して
並べ替えるインターリーブ手段とを備え、インターリー
ブ手段は、データを記憶する複数の記憶手段と、これら
の記憶手段に対するデータの書き込み用のアドレスデー
タと、記憶手段からのデータの読み出し用のアドレスデ
ータとを発生するアドレス発生手段と、施すべきインタ
ーリーブの種類を含む符号構成を示すモードに応じて、
アドレス発生手段により発生されたアドレスデータのう
ち、複数の記憶手段に分配するアドレスデータを選択す
るアドレス選択手段と、モードに応じて、入力されるデ
ータのうち、複数の記憶手段に分配するデータを選択す
る入力データ選択手段と、モードに応じて、複数の記憶
手段から読み出されたデータのうち、出力すべきデータ
を選択する出力データ選択手段とを有し、複数の記憶手
段のうち、使用する記憶手段を切り替える。

【1167】したがって、本発明にかかる復号装置は、
繰り返し復号を行う際に、軟出力復号して得られた外部
情報をインターリーブ手段に入力し、施すべきインター
リーブの種類を含む符号構成を示すモードに応じて、使
用する記憶手段を切り替え、アドレス及びデータを分配
することによって、複数種類のインターリーブを実現す
ることができ、単純な構成で種々の符号に適応的に対応
した復号を行うことができ、優れた利便を提供すること
ができる。

【1168】さらに、本発明にかかる復号方法は、軟入
力とされる受信値に基づいて任意のステートを通過する
確率を求め、この確率を用いて、複数の要素符号を第1
のインターリーブ工程を介して連接して生成された符号
を繰り返し復号する復号方法であって、当該復号方法
は、複数の要素復号工程が連続して行われるものであ
り、これらの要素復号工程は、それぞれ、受信値及び事
前確率情報を入力して軟出力復号を行い、各時刻におけ
る軟出力及び/又は外部情報を生成する軟出力復号工程
と、この軟出力復号工程にて生成された外部情報を入力
し、第1のインターリーブ工程と同一の置換位置情報に
基づいて、外部情報の順序を置換して並べ替える、又
は、第1のインターリーブ工程にて並べ替えられた情報
の配列を元に戻すように、外部情報の順序を置換して並
べ替える第2のインターリーブ工程とを備え、第2のイ
ンターリーブ工程は、データを記憶する複数の記憶手段
に対するデータの書き込み用のアドレスデータと、記憶
手段からのデータの読み出し用のアドレスデータとを発
生するアドレス発生工程と、施すべきインターリーブの
種類を含む符号構成を示すモードに応じて、アドレス発
生工程にて発生されたアドレスデータのうち、複数の記
憶手段に分配するアドレスデータを選択するアドレス選
択工程と、モードに応じて、入力されるデータのうち、
複数の記憶手段に分配するデータを選択する入力データ
選択工程と、モードに応じて、複数の記憶手段から読み
出されたデータのうち、出力すべきデータを選択する出
力データ選択工程とを有し、複数の記憶手段のうち、使
用する記憶手段を切り替える。

【1169】したがって、本発明にかかる復号方法は、
繰り返し復号を行う際に、軟出力復号して得られた外部
情報を第2のインターリーブ工程にて用いるように入力
し、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、使用する記憶手段を切り替え、アド
レス及びデータを分配することによって、複数種類のイ
ンターリーブを実現することを可能とし、単純な構成で
種々の符号に適応的に対応した復号を行うことを可能と
し、優れた利便を提供することを可能とする。

【図面の簡単な説明】

【図1】本発明の実施の形態として示すデータ送受信シ
ステムを適用する通信モデルの構成を説明するブロック
図である。

【図2】同データ送受信システムにおける符号化装置の
一例の構成を説明するブロック図であって、PCCCに
よる符号化を行う符号化装置の構成を説明するブロック
図である。

【図3】同データ送受信システムにおける復号装置の一
例の構成を説明するブロック図であって、図2に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。

【図4】同データ送受信システムにおける符号化装置の
一例の構成を説明するブロック図であって、SCCCに
よる符号化を行う符号化装置の構成を説明するブロック
図である。

【図5】同データ送受信システムにおける復号装置の一
例の構成を説明するブロック図であって、図4に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。

【図6】要素復号器の概略構成を説明するブロック図で
ある。

【図7】同要素復号器の左半分部分の詳細構成を説明す
るブロック図である。

【図8】同要素復号器の右半分部分の詳細構成を説明す
るブロック図である。

【図9】同要素復号器が備える復号受信値選択回路の構
成を説明するブロック図である。

【図10】同要素復号器が備えるエッジ検出回路の構成
を説明するブロック図である。

【図11】同要素復号器が備える軟出力復号回路の概略
構成を説明するブロック図である。

【図12】同軟出力復号回路の左半分部分の詳細構成を
説明するブロック図である。

【図13】同軟出力復号回路の右半分部分の詳細構成を
説明するブロック図である。

【図14】ボーゼンクラフト型の畳み込み符号化器の一
構成例を説明するブロック図である。

【図15】ボーゼンクラフト型の畳み込み符号化器の他
の一構成例を説明するブロック図である。

【図16】マッシィ型の畳み込み符号化器の一構成例を
説明するブロック図である。

【図17】マッシィ型の畳み込み符号化器の他の一構成
例を説明するブロック図である。

【図18】図14に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。

【図19】図18に示す畳み込み符号化器におけるトレ
リスを説明する図である。

【図20】図15に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。

【図21】図20に示す畳み込み符号化器におけるトレ
リスを説明する図である。

【図22】図16に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。

【図23】図22に示す畳み込み符号化器におけるトレ
リスを説明する図である。

【図24】図17に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。

【図25】図24に示す畳み込み符号化器におけるトレ
リスを説明する図である。

【図26】同軟出力復号回路が有する内部消去情報生成
回路の構成を説明するブロック図である。

【図27】同軟出力復号回路が有する終結情報生成回路
の構成を説明するブロック図である。

【図28】同軟出力復号回路が有する受信値及び事前確
率情報選択回路の構成を説明するブロック図である。

【図29】同軟出力復号回路が有するIγ算出回路の構
成を説明するブロック図である。

【図30】同軟出力復号回路が有するIγ分配回路の構
成を説明するブロック図である。

【図31】同Iγ分配回路が有するIβ0用パラレルパ
ス処理回路の構成を説明するブロック図である。

【図32】同Iβ0用パラレルパス処理回路が有するパ
ラレルパス用log−sum演算回路の構成を説明する
ブロック図である。

【図33】同軟出力復号回路が有するIα算出回路の構
成を説明するブロック図である。

【図34】同Iα算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと2本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。

【図35】同加算比較選択回路が有する補正項算出回路
の構成を説明するブロック図である。

【図36】同Iα算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと4本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。

【図37】同Iα算出回路が有するIα+Iγ算出回路
の構成を説明するブロック図である。

【図38】同軟出力復号回路が有するIβ算出回路の構
成を説明するブロック図である。

【図39】同Iβ算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと2本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。

【図40】同Iβ算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと4本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。

【図41】同軟出力復号回路が有する軟出力算出回路の
構成を説明するブロック図である。

【図42】同軟出力算出回路が有するlog−sum演
算回路の構成を説明するブロック図である。

【図43】同軟出力復号回路が有する受信値又は事前確
率情報分離回路の構成を説明するブロック図である。

【図44】同軟出力復号回路が有する外部情報算出回路
の構成を説明するブロック図である。

【図45】同軟出力復号回路が有する硬判定回路の構成
を説明するブロック図である。

【図46】同要素復号器が備えるインターリーバにおけ
る遅延用のRAMの概念を説明するためのブロック図で
ある。

【図47】遅延用のRAMの概念を説明するためのブロ
ック図であって、複数個のRAMから構成されているこ
とを説明するためのブロック図である。

【図48】遅延用のRAMの概念を説明するためのブロ
ック図であって、同インターリーバが有する制御回路に
より生成したアドレスを適切に変換して各RAMに与え
る様子を説明するためのブロック図である。

【図49】同インターリーバにおけるインターリーブ用
のRAMの概念を説明するためのブロック図である。

【図50】インターリーブ用のRAMの概念を説明する
ためのブロック図であって、シーケンシャルな書き込み
アドレスとランダムな読み出しアドレスとに基づいて、
バンクA,Bのそれぞれに用いるアドレスに変換し、各
RAMに与える様子を説明するためのブロック図であ
る。

【図51】同インターリーバが行うインターリーブの種
類を説明するための図であって、(A)は、1シンボル
の入力データに対するランダムインターリーブを示し、
(B)は、2シンボルの入力データに対するランダムイ
ンターリーブを示し、(C)は、2シンボルの入力デー
タに対するインラインインターリーブを示し、(D)
は、2シンボルの入力データに対するペアワイズインタ
ーリーブを示し、(E)は、3シンボルの入力データに
対するランダムインターリーブを示し、(F)は、3シ
ンボルの入力データに対するインラインインターリーブ
を示し、(G)は、3シンボルの入力データに対するペ
アワイズインターリーブを示す図である。

【図52】同インターリーバの構成を説明するブロック
図である。

【図53】同インターリーバが有する奇数長遅延補償回
路の構成を説明するブロック図である。

【図54】同インターリーバが有する記憶回路の構成を
説明するブロック図である。

【図55】同インターリーバにおけるRAMの利用方法
を説明するための図であって、1シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。

【図56】同インターリーバにおけるRAMの利用方法
を説明するための図であって、2シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。

【図57】同インターリーバにおけるRAMの利用方法
を説明するための図であって、2シンボルの入力データ
に対して、インラインインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示す図である。

【図58】同インターリーバにおけるRAMの利用方法
を説明するための図であって、2シンボルの入力データ
に対して、ペアワイズインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。

【図59】同インターリーバにおけるRAMの利用方法
を説明するための図であって、3シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。

【図60】同インターリーバにおけるRAMの利用方法
を説明するための図であって、3シンボルの入力データ
に対して、インラインインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。

【図61】同インターリーバにおけるRAMの利用方法
を説明するための図であって、3シンボルの入力データ
に対して、ペアワイズインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。

【図62】同要素復号器を連接して構成される復号装置
の構成を説明するブロック図である。

【図63】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
前段の要素復号器からの情報の中から、軟出力復号に必
要な情報を選択する構成について説明するブロック図で
ある。

【図64】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
前段の要素復号器によって、次段の要素復号器における
軟出力復号に必要な情報を選択する構成について説明す
るブロック図である。

【図65】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
受信値を遅延させる遅延回路を備える構成について説明
するブロック図である。

【図66】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
復号の対象とする受信値を選択する復号受信値選択回路
を備える構成について説明するブロック図である。

【図67】図14に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が4の場合における番号付
けを示し、(B)は、メモリ数が3の場合における番号
付けを示し、(C)は、メモリ数が2の場合における番
号付けを示し、(D)は、メモリ数が1の場合における
番号付けを示す図である。

【図68】図14に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が4の場合における番号
付けを示し、(B)は、メモリ数が3の場合における番
号付けを示し、(C)は、メモリ数が2の場合における
番号付けを示し、(D)は、メモリ数が1の場合におけ
る番号付けを示す図である。

【図69】図15に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が3の場合における番号付
けを示し、(B)は、メモリ数が2の場合における番号
付けを示す図である。

【図70】図15に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が3の場合における番号
付けを示し、(B)は、メモリ数が2の場合における番
号付けを示す図である。

【図71】図16に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が3の場合における番号付
けを示し、(B)は、メモリ数が2の場合における番号
付けを示す図である。

【図72】図16に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が3の場合における番号
付けを示し、(B)は、メモリ数が2の場合における番
号付けを示す図である。

【図73】図17に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が2の場合における番号付
けを示し、(B)は、メモリ数が1の場合における番号
付けを示す図である。

【図74】図17に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が2の場合における番号
付けを示し、(B)は、メモリ数が1の場合における番
号付けを示す図である。

【図75】終結情報の生成動作を説明するためのトレリ
スを示す図であって、入力ビット数分の終結情報を終結
期間分だけ入力する動作を説明するための図である。

【図76】終結情報の生成動作を説明するためのトレリ
スを示す図であって、終結情報を1タイムスロットで入
力する動作を説明するための図である。

【図77】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、全ての入出力パター
ン分の対数尤度Iγを算出し、符号構成に応じて決定さ
れる入出力パターンに応じて分配する構成について説明
するブロック図である。

【図78】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、少なくとも一部の入
出力パターン分の対数尤度Iγを算出し、所望の対数尤
度Iγを選択して加算する構成について説明するブロッ
ク図である。

【図79】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、全ての入出力パター
ン分の対数尤度Iγを算出する場合において、対数尤度
Iγに対して1時刻毎の正規化を行う構成について説明
するブロック図である。

【図80】同要素復号器が対数尤度を負値として扱う場
合における対数尤度Iγに対する正規化を説明するため
の図であって、(A)は、正規化前の対数尤度Iγの分
布例を示し、(B)は、正規化後の対数尤度Iγの分布
例を示す図である。

【図81】同要素復号器が対数尤度を正値として扱う場
合における対数尤度Iγに対する正規化を説明するため
の図であって、(A)は、正規化前の対数尤度Iγの分
布例を示し、(B)は、正規化後の対数尤度Iγの分布
例を示す図である。

【図82】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、少なくとも一部の入
出力パターン分の対数尤度Iγを算出する場合におい
て、対数尤度Iγに対して1時刻毎の正規化を行う構成
について説明するブロック図である。

【図83】畳み込み符号化器におけるトレリスの一例を
説明する図であって、(A)は、メモリ数が“1”の場
合の一例を示し、(B)は、メモリ数が“2”の場合の
一例を示し、(C)は、メモリ数が“3”の場合の一例
を示し、(D)は、メモリ数が“4”の場合の一例を示
す図である。

【図84】図83に示す4つのトレリスを重ねた様子を
説明する図である。

【図85】トレリス上の各ステートから次時刻における
ステートへと2本のパスが到達するような符号に対して
処理を行う同Iα算出回路における加算比較選択回路の
構成を説明するブロック図であって、対数尤度Iαを選
択するセレクタを備える構成について説明するブロック
図である。

【図86】同Iα算出回路及び同Iβ算出回路における
log−sum演算回路の概略構成を説明するブロック
図であって、第1の方法による正規化を行うlog−s
um演算回路の構成を説明するブロック図である。

【図87】第1の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。

【図88】第2の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。

【図89】同Iα算出回路及び同Iβ算出回路における
log−sum演算回路の概略構成を説明するブロック
図であって、第3の方法による正規化を行うlog−s
um演算回路の構成を説明するブロック図である。

【図90】第3の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。

【図91】log−sum演算回路の概略構成を説明す
るブロック図であって、通常のlog−sum演算を行
うlog−sum演算回路の構成を説明するブロック図
である。

【図92】log−sum演算回路の概略構成を説明す
るブロック図であって、差分値に対応する複数の補正項
の値を算出し、その中から適切なものを選択するlog
−sum演算を行うlog−sum演算回路の構成を説
明するブロック図である。

【図93】イネーブル信号を用いないlog−sum演
算の累積加算演算を行う軟出力算出回路の概略構成を説
明するブロック図である。

【図94】シンボル単位の外部情報に対する正規化を説
明するための図であって、(A)は、正規化前の外部情
報の分布例を示し、(B)は、最大値を有する外部情報
を所定の値に合わせる正規化後の外部情報の分布例を示
し、(C)は、クリップ後の外部情報の分布例を示し、
(D)は、1つのシンボルに対する外部情報の値を、他
のシンボルに対する外部情報の値から差分する正規化後
の外部情報の分布例を示す図である。

【図95】8PSK変調方式による信号点配置を説明す
る図であって、I/Q平面上に境界線を設けた様子を示
す図である。

【図96】同インターリーバが有する制御回路の簡略化
した構成を説明するブロック図である。

【図97】書き込みアドレス用のカウンタと読み出しア
ドレス用のカウンタとを共用した場合におけるデータの
書き込みと読み出しのタイミングを説明する図である。

【図98】書き込みアドレス用のカウンタと読み出しア
ドレス用のカウンタとを個別に設けた場合におけるデー
タの書き込みと読み出しのタイミングを説明する図であ
る。

【図99】同インターリーバにおけるRAMに対するデ
ータの書き込みと読み出しの様子を説明するための図で
ある。

【図100】同インターリーバにおけるRAMに対して
連続的なアドレスを割り当てる様子を説明するための図
である。

【図101】同インターリーバにおけるRAMに対する
データの書き込みと読み出しの様子を説明するための図
であって、各RAMの全ての記憶領域にデータが記憶さ
れない場合におけるデータの書き込みと読み出しの様子
を説明するための図である。

【図102】同インターリーバにおけるRAMに対して
連続的なアドレスを割り当てる様子を説明するための図
であって、物理的に異なる複数のRAMにわたって連続
的なアドレスが割り当てられる様子を説明するための図
である。

【図103】同インターリーバにおけるRAMに対して
アドレスを割り当てる様子を説明するための図であっ
て、置換先のアドレスをタイムスロットと入力シンボル
との組み合わせで与える様子を説明するための図であ
る。

【図104】同インターリーバにおけるRAMに対して
アドレスを割り当てる様子を説明するための図であっ
て、各RAMの全ての記憶領域にデータが記憶されない
場合において、置換先のアドレスをタイムスロットと入
力シンボルとの組み合わせで与える様子を説明するため
の図である。

【図105】同インターリーバにおけるRAMの記憶容
量を説明するための図であって、(A)は、通常時にお
けるRAMの記憶容量を示し、(B)は、パーシャルラ
イトのRAMとして作用させる場合におけるRAMの擬
似的な記憶容量を示す図である。

【図106】同インターリーバにおけるRAMに対する
データの書き込みと読み出しの様子を説明するための図
であって、3タイムスロット分のワード数のRAMを2
バンク用いて6タイムスロット分のインターリーブ長の
遅延を実現する例について説明するための図である。

【図107】図106に示す動作によるデータの書き込
みと読み出しのタイミングを説明するチャート図であ
る。

【図108】畳み込み符号化器の一構成例を説明するブ
ロック図である。

【図109】符号化装置の一構成例を説明するブロック
図であって、インターリーバに対する入力シンボル間の
順序を入れ替える様子を説明するためのブロック図であ
る。

【図110】同復号装置を構成する隣接する2つの要素
復号器の簡略化した構成を説明するブロック図であっ
て、インターリーバがシンボル入れ替え回路を有する構
成について説明するブロック図である。

【図111】同復号装置を構成する隣接する2つの要素
復号器の簡略化した構成を説明するブロック図であっ
て、軟出力復号回路がシンボル入れ替え回路を有する構
成について説明するブロック図である。

【図112】通信モデルの構成を説明するブロック図で
ある。

【図113】従来の符号化装置におけるトレリスを説明
する図であって、確率α,β及びγの内容を説明するた
めの図である。

【図114】従来の復号装置において、BCJRアルゴ
リズムを適用して軟出力復号を行う際の一連の工程を説
明するフローチャートである。

【図115】従来の復号装置において、Max−Log
−BCJRアルゴリズムを適用して軟出力復号を行う際
の一連の工程を説明するフローチャートである。

【符号の説明】

1 符号化装置、 3 復号装置、 50 要素復号
器、 60,400 制御回路、 70 復号受信値選
択回路、 80 エッジ検出回路、 90 軟出力復号
回路、 100 インターリーバ、 110 アドレス
用記憶回路、 120,411,421,422,42
3,425,426,501,502,503,50
4,520,530,540,603 セレクタ、 1
30 信号線、 151 符号情報生成回路、 152
内部消去情報生成回路、 153終結情報生成回路、
154 受信値及び事前確率情報選択回路、 155
受信データ及び遅延用記憶回路、 156 Iγ算出
回路、 157 Iγ分配回路、 158 Iα算出回
路、 159 Iβ算出回路、 160 Iβ記憶回
路、 161 軟出力算出回路、 162 受信値又は
事前確率情報分離回路、163 外部情報算出回路、
164 振幅調整及びクリップ回路、 165硬判定回
路、 222 Iγ正規化回路、 223 枝入出力情
報算出回路、2251 Iβ0用パラレルパス処理回
路、 2252 Iβ1用パラレルパス処理回路、 2
253 Iα用パラレルパス処理回路、 232,25
3,330 選択用制御信号生成回路、 252,37
2,582 ルックアップテーブル、 240,280
制御信号生成回路、 241,242,283,28
4加算比較選択回路、 243 Iα+Iγ算出回路、
245,256,286,292,312,550,
560,580,591 log−sum演算回路、
247,258,288,294 補正項算出回路、
250,272Iα正規化回路、 281 Iβ0用加
算比較選択回路、 282 Iβ1用加算比較選択回
路、 291,308 Iβ0正規化回路、 310
Iα+Iγ+Iβ算出回路、 311 イネーブル信号
生成回路、 313 Iλ算出回路、 350 情報ビ
ット外部情報算出回路、 351 情報シンボル外部情
報算出回路、 352 符号外部情報算出回路、 35
7,554,564 正規化回路、 361 最小シン
ボル算出回路、 370 I/Qデマップ回路、 40
1 遅延アドレス発生回路、 402 奇数長遅延補償
回路、 403 インターリーブアドレス変換回路、
404 遅延アドレス変換回路、 405 アドレス選
択回路、 406 入力データ選択回路、 407 記
憶回路、 408 出力データ選択回路、 410,5
65 レジスタ、 421 インバータ、 424 R
AM、 510 遅延回路、 531 加算器、 59
0 選択回路、 601 書き込みアドレス発生回路、
602 読み出しアドレス発生回路、 610,61
1,612,613 シンボル入れ替え回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H03M 13/41 H03M 13/41 Fターム(参考) 5B001 AA10 AA13 AA14 AB02 AB05 AC01 AC04 AC05 AD06 AE02 5J065 AA01 AA03 AB01 AC01 AD10 AE06 AF03 AG06 AH04 AH06 AH09 AH17 AH21

Claims (41)

    【特許請求の範囲】
  1. 【請求項1】 複数の要素符号をインターリーバを介し
    て連接して生成された符号を繰り返し復号するために用
    いるインターリーブ装置であって、 データを記憶する複数の記憶手段と、 上記記憶手段に対するデータの書き込み用のアドレスデ
    ータと、上記記憶手段からのデータの読み出し用のアド
    レスデータとを発生するアドレス発生手段と、 施すべきインターリーブの種類を含む符号構成を示すモ
    ードに応じて、上記アドレス発生手段により発生された
    上記アドレスデータのうち、上記複数の記憶手段に分配
    するアドレスデータを選択するアドレス選択手段と、 上記モードに応じて、入力されるデータのうち、上記複
    数の記憶手段に分配するデータを選択する入力データ選
    択手段と、 上記モードに応じて、上記複数の記憶手段から読み出さ
    れたデータのうち、出力すべきデータを選択する出力デ
    ータ選択手段とを備え、 上記複数の記憶手段のうち、使用する記憶手段を切り替
    えることを特徴とするインターリーブ装置。
  2. 【請求項2】 上記複数の記憶手段は、インターリーブ
    を施すべきデータと、遅延用のデータとをともに記憶す
    るものであって、 符号構成に応じて、上記複数の記憶手段の中から、使用
    する記憶手段を切り替え、インターリーブ処理に使用し
    ない記憶手段を遅延処理に使用し、遅延処理に使用しな
    い記憶手段をインターリーブ処理に使用することを特徴
    とする請求項1記載のインターリーブ装置。
  3. 【請求項3】 上記使用する記憶手段は、アドレス方向
    で分割されて決定されており、 上記アドレス選択手段は、入力されたクロック信号を阻
    止するためのクロック阻止信号を発生し、上記クロック
    阻止信号を不使用の記憶手段に与え、 上記不使用の記憶手段は、上記クロック阻止信号に基づ
    いて、データの書き込み及び/又はデータの読み出しを
    含む一切の動作を停止することを特徴とする請求項1記
    載のインターリーブ装置。
  4. 【請求項4】 入力されるデータに対して、ランダムイ
    ンターリーブを施すことを特徴とする請求項1記載のイ
    ンターリーブ装置。
  5. 【請求項5】 入力される複数シンボルのデータに対し
    て、互いに異なるアドレスに基づいて個別的にインター
    リーブを施すことを特徴とする請求項1記載のインター
    リーブ装置。
  6. 【請求項6】 入力される複数シンボルのデータに対し
    て、各ビットの組み合わせを保持するようにインターリ
    ーブを施すことを特徴とする請求項1記載のインターリ
    ーブ装置。
  7. 【請求項7】 上記インターリーバと同一の置換位置情
    報に基づいて、入力されるデータの順序を置換して並べ
    替えることを特徴とする請求項1記載のインターリーブ
    装置。
  8. 【請求項8】 上記インターリーバにより並べ替えられ
    た情報の配列を元に戻すように、入力されるデータの順
    序を置換して並べ替えることを特徴とする請求項1記載
    のインターリーブ装置。
  9. 【請求項9】 半導体基板に集積させて構成されている
    ことを特徴とする請求項1記載のインターリーブ装置。
  10. 【請求項10】 上記要素符号は、畳み込み符号である
    ことを特徴とする請求項1記載のインターリーブ装置。
  11. 【請求項11】 複数の要素符号をインターリーブ工程
    を介して連接して生成された符号を繰り返し復号するた
    めに用いるインターリーブ方法であって、 データを記憶する複数の記憶手段に対するデータの書き
    込み用のアドレスデータと、上記記憶手段からのデータ
    の読み出し用のアドレスデータとを発生するアドレス発
    生工程と、 施すべきインターリーブの種類を含む符号構成を示すモ
    ードに応じて、上記アドレス発生工程にて発生された上
    記アドレスデータのうち、上記複数の記憶手段に分配す
    るアドレスデータを選択するアドレス選択工程と、 上記モードに応じて、入力されるデータのうち、上記複
    数の記憶手段に分配するデータを選択する入力データ選
    択工程と、 上記モードに応じて、上記複数の記憶手段から読み出さ
    れたデータのうち、出力すべきデータを選択する出力デ
    ータ選択工程とを備え、 上記複数の記憶手段のうち、使用する記憶手段を切り替
    えることを特徴とするインターリーブ方法。
  12. 【請求項12】 上記複数の記憶手段は、インターリー
    ブを施すべきデータと、遅延用のデータとをともに記憶
    するものであって、 符号構成に応じて、上記複数の記憶手段の中から、使用
    する記憶手段を切り替え、インターリーブ処理に使用し
    ない記憶手段を遅延処理に使用し、遅延処理に使用しな
    い記憶手段をインターリーブ処理に使用することを特徴
    とする請求項11記載のインターリーブ方法。
  13. 【請求項13】 上記使用する記憶手段は、アドレス方
    向で分割されて決定されており、 上記アドレス選択工程では、入力されたクロック信号を
    阻止するためのクロック阻止信号が発生され、上記クロ
    ック阻止信号が不使用の記憶手段に与えられ、 上記不使用の記憶手段は、上記クロック阻止信号に基づ
    いて、データの書き込み及び/又は読み出しを含む一切
    の動作を停止することを特徴とする請求項11記載のイ
    ンターリーブ方法。
  14. 【請求項14】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号をインターリーバを介して連接して生成
    された符号を繰り返し復号するための、上記要素符号に
    対応する復号装置であって、 上記受信値及び事前確率情報を入力して軟出力復号を行
    い、各時刻における軟出力及び/又は外部情報を生成す
    る軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入
    力し、上記インターリーバと同一の置換位置情報に基づ
    いて、上記外部情報の順序を置換して並べ替える、又
    は、上記インターリーバにより並べ替えられた情報の配
    列を元に戻すように、上記外部情報の順序を置換して並
    べ替えるインターリーブ手段とを備え、 上記インターリーブ手段は、 データを記憶する複数の記憶手段と、 上記記憶手段に対するデータの書き込み用のアドレスデ
    ータと、上記記憶手段からのデータの読み出し用のアド
    レスデータとを発生するアドレス発生手段と、 施すべきインターリーブの種類を含む符号構成を示すモ
    ードに応じて、上記アドレス発生手段により発生された
    上記アドレスデータのうち、上記複数の記憶手段に分配
    するアドレスデータを選択するアドレス選択手段と、 上記モードに応じて、入力されるデータのうち、上記複
    数の記憶手段に分配するデータを選択する入力データ選
    択手段と、 上記モードに応じて、上記複数の記憶手段から読み出さ
    れたデータのうち、出力すべきデータを選択する出力デ
    ータ選択手段とを有し、 上記複数の記憶手段のうち、使用する記憶手段を切り替
    えることを特徴とする復号装置。
  15. 【請求項15】 上記複数の記憶手段は、インターリー
    ブを施すべきデータと、遅延用のデータとをともに記憶
    するものであって、 上記インターリーブ手段は、符号構成に応じて、上記複
    数の記憶手段の中から、使用する記憶手段を切り替え、
    インターリーブ処理に使用しない記憶手段を遅延処理に
    使用し、遅延処理に使用しない記憶手段をインターリー
    ブ処理に使用することを特徴とする請求項14記載の復
    号装置。
  16. 【請求項16】 上記使用する記憶手段は、アドレス方
    向で分割されて決定されており、 上記アドレス選択手段は、入力されたクロック信号を阻
    止するためのクロック阻止信号を発生し、上記クロック
    阻止信号を不使用の記憶手段に与え、 上記不使用の記憶手段は、上記クロック阻止信号に基づ
    いて、データの書き込み及び/又はデータの読み出しを
    含む一切の動作を停止することを特徴とする請求項14
    記載の復号装置。
  17. 【請求項17】 上記インターリーブ手段は、入力され
    るデータに対して、ランダムインターリーブを施すこと
    を特徴とする請求項14記載の復号装置。
  18. 【請求項18】 上記インターリーブ手段は、入力され
    る複数シンボルのデータに対して、互いに異なるアドレ
    スに基づいて個別的にインターリーブを施すことを特徴
    とする請求項14記載の復号装置。
  19. 【請求項19】 上記インターリーブ手段は、入力され
    る複数シンボルのデータに対して、各ビットの組み合わ
    せを保持するようにインターリーブを施すことを特徴と
    する請求項14記載の復号装置。
  20. 【請求項20】 半導体基板に集積させて構成されてい
    ることを特徴とする請求項14記載の復号装置。
  21. 【請求項21】 並列連接符号化、縦列連接符号化、並
    列連接符号化変調又は縦列連接符号化変調がなされた符
    号を繰り返し復号するためのものであることを特徴とす
    る請求項14記載の復号装置。
  22. 【請求項22】 上記要素符号は、畳み込み符号である
    ことを特徴とする請求項21記載の復号装置。
  23. 【請求項23】 上記軟出力復号手段は、Log−BC
    JRアルゴリズムに基づく最大事後確率復号を行うこと
    を特徴とする請求項14記載の復号装置。
  24. 【請求項24】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号を第1のインターリーブ工程を介して連
    接して生成された符号を繰り返し復号するための、上記
    要素符号に対応する復号方法であって、 上記受信値及び事前確率情報を入力して軟出力復号を行
    い、各時刻における軟出力及び/又は外部情報を生成す
    る軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力
    し、上記第1のインターリーブ工程と同一の置換位置情
    報に基づいて、上記外部情報の順序を置換して並べ替え
    る、又は、上記第1のインターリーブ工程にて並べ替え
    られた情報の配列を元に戻すように、上記外部情報の順
    序を置換して並べ替える第2のインターリーブ工程とを
    備え、 上記第2のインターリーブ工程は、 データを記憶する複数の記憶手段に対するデータの書き
    込み用のアドレスデータと、上記記憶手段からのデータ
    の読み出し用のアドレスデータとを発生するアドレス発
    生工程と、 施すべきインターリーブの種類を含む符号構成を示すモ
    ードに応じて、上記アドレス発生工程にて発生された上
    記アドレスデータのうち、上記複数の記憶手段に分配す
    るアドレスデータを選択するアドレス選択工程と、 上記モードに応じて、入力されるデータのうち、上記複
    数の記憶手段に分配するデータを選択する入力データ選
    択工程と、 上記モードに応じて、上記複数の記憶手段から読み出さ
    れたデータのうち、出力すべきデータを選択する出力デ
    ータ選択工程とを有し、 上記複数の記憶手段のうち、使用する記憶手段を切り替
    えることを特徴とする復号方法。
  25. 【請求項25】 上記複数の記憶手段は、インターリー
    ブを施すべきデータと、遅延用のデータとをともに記憶
    するものであって、 上記第2のインターリーブ工程では、符号構成に応じ
    て、上記複数の記憶手段の中から、使用する記憶手段が
    切り替えられ、インターリーブ処理に使用しない記憶手
    段が遅延処理に使用され、遅延処理に使用しない記憶手
    段がインターリーブ処理に使用されることを特徴とする
    請求項24記載の復号方法。
  26. 【請求項26】 上記使用する記憶手段は、アドレス方
    向で分割されて決定されており、 上記アドレス選択工程では、入力されたクロック信号を
    阻止するためのクロック阻止信号が発生され、上記クロ
    ック阻止信号が不使用の記憶手段に与えられ、上記不使
    用の記憶手段は、上記クロック阻止信号に基づいて、デ
    ータの書き込み及び/又は読み出しを含む一切の動作を
    停止することを特徴とする請求項24記載の復号方法。
  27. 【請求項27】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号をインターリーバを介して連接して生成
    された符号を繰り返し復号する復号装置であって、 当該復号装置は、連接された複数の要素復号器からな
    り、 上記要素復号器は、それぞれ、 上記受信値及び事前確率情報を入力して軟出力復号を行
    い、各時刻における軟出力及び/又は外部情報を生成す
    る軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入
    力し、上記インターリーバと同一の置換位置情報に基づ
    いて、上記外部情報の順序を置換して並べ替える、又
    は、上記インターリーバにより並べ替えられた情報の配
    列を元に戻すように、上記外部情報の順序を置換して並
    べ替えるインターリーブ手段とを備え、 上記インターリーブ手段は、 データを記憶する複数の記憶手段と、 上記記憶手段に対するデータの書き込み用のアドレスデ
    ータと、上記記憶手段からのデータの読み出し用のアド
    レスデータとを発生するアドレス発生手段と、 施すべきインターリーブの種類を含む符号構成を示すモ
    ードに応じて、上記アドレス発生手段により発生された
    上記アドレスデータのうち、上記複数の記憶手段に分配
    するアドレスデータを選択するアドレス選択手段と、 上記モードに応じて、入力されるデータのうち、上記複
    数の記憶手段に分配するデータを選択する入力データ選
    択手段と、 上記モードに応じて、上記複数の記憶手段から読み出さ
    れたデータのうち、出力すべきデータを選択する出力デ
    ータ選択手段とを有し、 上記複数の記憶手段のうち、使用する記憶手段を切り替
    えることを特徴とする復号装置。
  28. 【請求項28】 上記複数の記憶手段は、インターリー
    ブを施すべきデータと、遅延用のデータとをともに記憶
    するものであって、 上記インターリーブ手段は、符号構成に応じて、上記複
    数の記憶手段の中から、使用する記憶手段を切り替え、
    インターリーブ処理に使用しない記憶手段を遅延処理に
    使用し、遅延処理に使用しない記憶手段をインターリー
    ブ処理に使用することを特徴とする請求項27記載の復
    号装置。
  29. 【請求項29】 上記使用する記憶手段は、アドレス方
    向で分割されて決定されており、 上記アドレス選択手段は、入力されたクロック信号を阻
    止するためのクロック阻止信号を発生し、上記クロック
    阻止信号を不使用の記憶手段に与え、 上記不使用の記憶手段は、上記クロック阻止信号に基づ
    いて、データの書き込み及び/又はデータの読み出しを
    含む一切の動作を停止することを特徴とする請求項27
    記載の復号装置。
  30. 【請求項30】 上記インターリーブ手段は、入力され
    るデータに対して、ランダムインターリーブを施すこと
    を特徴とする請求項27記載の復号装置。
  31. 【請求項31】 上記インターリーブ手段は、入力され
    る複数シンボルのデータに対して、互いに異なるアドレ
    スに基づいて個別的にインターリーブを施すことを特徴
    とする請求項27記載の復号装置。
  32. 【請求項32】 上記インターリーブ手段は、入力され
    る複数シンボルのデータに対して、各ビットの組み合わ
    せを保持するようにインターリーブを施すことを特徴と
    する請求項27記載の復号装置。
  33. 【請求項33】 上記要素復号器は、上記要素符号の数
    と上記繰り返し復号の繰り返し回数との積で表される数
    だけ連接されることを特徴とする請求項27記載の復号
    装置。
  34. 【請求項34】 上記要素復号器は、半導体基板に集積
    させて構成されていることを特徴とする請求項27記載
    の復号装置。
  35. 【請求項35】 並列連接符号化、縦列連接符号化、並
    列連接符号化変調又は縦列連接符号化変調がなされた符
    号を繰り返し復号することを特徴とする請求項27記載
    の復号装置。
  36. 【請求項36】 上記要素符号は、畳み込み符号である
    ことを特徴とする請求項35記載の復号装置。
  37. 【請求項37】 上記軟出力復号手段は、Log−BC
    JRアルゴリズムに基づく最大事後確率復号を行うこと
    を特徴とする請求項27記載の復号装置。
  38. 【請求項38】 軟入力とされる受信値に基づいて任意
    のステートを通過する確率を求め、上記確率を用いて、
    複数の要素符号を第1のインターリーブ工程を介して連
    接して生成された符号を繰り返し復号する復号方法であ
    って、 当該復号方法は、複数の要素復号工程が連続して行われ
    るものであり、 上記要素復号工程は、それぞれ、 上記受信値及び事前確率情報を入力して軟出力復号を行
    い、各時刻における軟出力及び/又は外部情報を生成す
    る軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力
    し、上記第1のインターリーブ工程と同一の置換位置情
    報に基づいて、上記外部情報の順序を置換して並べ替え
    る、又は、上記第1のインターリーブ工程にて並べ替え
    られた情報の配列を元に戻すように、上記外部情報の順
    序を置換して並べ替える第2のインターリーブ工程とを
    備え、 上記第2のインターリーブ工程は、 データを記憶する複数の記憶手段に対するデータの書き
    込み用のアドレスデータと、上記記憶手段からのデータ
    の読み出し用のアドレスデータとを発生するアドレス発
    生工程と、 施すべきインターリーブの種類を含む符号構成を示すモ
    ードに応じて、上記アドレス発生工程にて発生された上
    記アドレスデータのうち、上記複数の記憶手段に分配す
    るアドレスデータを選択するアドレス選択工程と、 上記モードに応じて、入力されるデータのうち、上記複
    数の記憶手段に分配するデータを選択する入力データ選
    択工程と、 上記モードに応じて、上記複数の記憶手段から読み出さ
    れたデータのうち、出力すべきデータを選択する出力デ
    ータ選択工程とを有し、 上記複数の記憶手段のうち、使用する記憶手段を切り替
    えることを特徴とする復号方法。
  39. 【請求項39】 上記複数の記憶手段は、インターリー
    ブを施すべきデータと、遅延用のデータとをともに記憶
    するものであって、 上記第2のインターリーブ工程では、符号構成に応じ
    て、上記複数の記憶手段の中から、使用する記憶手段が
    切り替えられ、インターリーブ処理に使用しない記憶手
    段が遅延処理に使用され、遅延処理に使用しない記憶手
    段がインターリーブ処理に使用されることを特徴とする
    請求項38記載の復号方法。
  40. 【請求項40】 上記使用する記憶手段は、アドレス方
    向で分割されて決定されており、 上記アドレス選択工程では、入力されたクロック信号を
    阻止するためのクロック阻止信号が発生され、上記クロ
    ック阻止信号が不使用の記憶手段に与えられ、 上記不使用の記憶手段は、上記クロック阻止信号に基づ
    いて、データの書き込み及び/又は読み出しを含む一切
    の動作を停止することを特徴とする請求項38記載の復
    号方法。
  41. 【請求項41】 上記要素復号工程は、上記要素符号の
    数と上記繰り返し復号の繰り返し回数との積で表される
    数だけ行われることを特徴とする請求項38記載の復号
    方法。
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