JP3171772B2 - ビタビ復号方法及びビタビ復号装置 - Google Patents
ビタビ復号方法及びビタビ復号装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、畳込み符号に代表
されるトレリス符号を復号するためのビタビ復号方法に
関する。また、本発明は、このビタビ復号方法を用いて
トレリス符号を復号するビタビ復号装置に関する。
されるトレリス符号を復号するためのビタビ復号方法に
関する。また、本発明は、このビタビ復号方法を用いて
トレリス符号を復号するビタビ復号装置に関する。
【０００２】
【従来の技術】一般に、畳込み符号に代表されるトレリ
ス符号を復号するための復号方法としては、ビタビ復号
方法が用いられる。このビタビ復号方法は、トレリス線
図を用いて、トレリス符号を復号するものである。この
ビタビ復号方法の基本操作は、例えば、下記の文献に記
載されている。
ス符号を復号するための復号方法としては、ビタビ復号
方法が用いられる。このビタビ復号方法は、トレリス線
図を用いて、トレリス符号を復号するものである。この
ビタビ復号方法の基本操作は、例えば、下記の文献に記
載されている。
【０００３】文献：今井秀樹著、符号理論、電子情報通
信学会発行、第１２章 ここで、この文献に従って、ビタビ復号方法の基本操作
を説明すると、次のようになる。
信学会発行、第１２章 ここで、この文献に従って、ビタビ復号方法の基本操作
を説明すると、次のようになる。
【０００４】（１）まず、トレリス線図において、時点
ｔの各状態Ｓｉから時点ｔ＋１の各状態Ｓｊへの全ての
ブランチｂ（ｉ，ｊ）について、ブランチメトリックλ
［ｙ（ｔ）、ｂ（ｉ，ｊ）］を計算する。ここで、ｙ
（ｔ）は、時点ｔにおける復号すべきデータである。
ｔの各状態Ｓｉから時点ｔ＋１の各状態Ｓｊへの全ての
ブランチｂ（ｉ，ｊ）について、ブランチメトリックλ
［ｙ（ｔ）、ｂ（ｉ，ｊ）］を計算する。ここで、ｙ
（ｔ）は、時点ｔにおける復号すべきデータである。
【０００５】（２）次に、全てのブランチｂ（ｉ，ｊ）
について、時点ｔの各状態Ｓｉの生き残りパスＰ（ｉ，
ｔ）のメトリックλ（ｉ，ｔ）とブランチメトリックλ
［ｙ（ｔ），ｂ（ｉ，ｊ）］とを加算する。
について、時点ｔの各状態Ｓｉの生き残りパスＰ（ｉ，
ｔ）のメトリックλ（ｉ，ｔ）とブランチメトリックλ
［ｙ（ｔ），ｂ（ｉ，ｊ）］とを加算する。
【０００６】（３）次に、時点ｔ＋１の各状態Ｓｊ毎
に、この状態Ｓｊに遷移する全てのパスについて、
（２）項で求めた和を比較し、最小値を与える生き残り
パスＰ（ｉ，ｔ）とブランチｂ（ｉ，ｊ）との組を求
め、この組をつないだパスを状態Ｓｊの生き残りパスＰ
（ｊ，ｔ＋１）とする。この生き残りパスＰ（ｊ，ｔ＋
１）のメトリックλ（ｊ，ｔ＋１）は、次式で表され
る。
に、この状態Ｓｊに遷移する全てのパスについて、
（２）項で求めた和を比較し、最小値を与える生き残り
パスＰ（ｉ，ｔ）とブランチｂ（ｉ，ｊ）との組を求
め、この組をつないだパスを状態Ｓｊの生き残りパスＰ
（ｊ，ｔ＋１）とする。この生き残りパスＰ（ｊ，ｔ＋
１）のメトリックλ（ｊ，ｔ＋１）は、次式で表され
る。
【０００７】λ（ｊ，ｔ＋１）＝λ（ｉ，ｔ）＋λ［ｙ
（ｔ）、ｂ（ｉ，ｊ）］ なお、和が最小値を与える組が複数個あるときは、その
中の１つが任意に選ばれる。
（ｔ）、ｂ（ｉ，ｊ）］ なお、和が最小値を与える組が複数個あるときは、その
中の１つが任意に選ばれる。
【０００８】（４）時刻ｔ＋１の各状態Ｓｊ毎に、
（３）項で得られた生き残りパスＰ（ｊ，ｔ＋１）を表
すパス情報をパスメモリに記憶する。
（３）項で得られた生き残りパスＰ（ｊ，ｔ＋１）を表
すパス情報をパスメモリに記憶する。
【０００９】（５）復号すべき最後のデータに対応する
時点まで、（２）から（４）項の処理が終わったら、パ
スメモリに格納されているパス情報を最初の時点まで時
間を遡ってたどり、復号結果を得る。
時点まで、（２）から（４）項の処理が終わったら、パ
スメモリに格納されているパス情報を最初の時点まで時
間を遡ってたどり、復号結果を得る。
【００１０】以上がビタビ復号方法の基本操作である。
【００１１】この基本操作において、（２）項の加算処
理と、（３）項のメトリックの比較処理と、（３）項の
最小値を与えるパスの選択処理は、ビタビ復号方法の主
要な処理部分であり、加算・比較・選択処理（以下、
「ＡＣＳ処理」という。）と呼ばれている。（５）項の
処理は、パストレース処理と呼ばれている。
理と、（３）項のメトリックの比較処理と、（３）項の
最小値を与えるパスの選択処理は、ビタビ復号方法の主
要な処理部分であり、加算・比較・選択処理（以下、
「ＡＣＳ処理」という。）と呼ばれている。（５）項の
処理は、パストレース処理と呼ばれている。
【００１２】なお、メトリックとしては、畳込み符号の
復号の場合は、一般に、ハミング距離やユークリッド距
離の２乗が用いられる。
復号の場合は、一般に、ハミング距離やユークリッド距
離の２乗が用いられる。
【００１３】ところで、上述した基本操作においては、
パスメモリにパス情報を記憶する際、復号を行うデータ
全ての時間期間に対応する長さに渡って記憶しなければ
ならない。
パスメモリにパス情報を記憶する際、復号を行うデータ
全ての時間期間に対応する長さに渡って記憶しなければ
ならない。
【００１４】しかし、このような構成では、この長さが
一般には極めて長いため、パスメモリの記憶容量が膨大
になり、かつ、復号のための遅延時間が過大になるとい
う問題があった。
一般には極めて長いため、パスメモリの記憶容量が膨大
になり、かつ、復号のための遅延時間が過大になるとい
う問題があった。
【００１５】この問題を解決するために、従来は、パス
メモリの記憶容量を、各状態について符号の拘束長の５
倍から６倍程度の長さのパス情報を記憶できる容量と
し、このパスメモリに、最近の生き残りパスを表すパス
情報を記憶し、生き残りパスの新しいブランチを表す情
報が入る毎に、最も古いブランチを表わす情報を捨てる
ようにしている。この場合、その古いブランチを表す情
報は、その時点における復号結果を確定してから捨てら
れる。
メモリの記憶容量を、各状態について符号の拘束長の５
倍から６倍程度の長さのパス情報を記憶できる容量と
し、このパスメモリに、最近の生き残りパスを表すパス
情報を記憶し、生き残りパスの新しいブランチを表す情
報が入る毎に、最も古いブランチを表わす情報を捨てる
ようにしている。この場合、その古いブランチを表す情
報は、その時点における復号結果を確定してから捨てら
れる。
【００１６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、生き残りパスの新しいブランチを表す情
報が入る毎に、最も古いブランチを表わす情報を捨てる
ために、その時点のパスメモリの内容に対してパストレ
ース処理を行わなければならない。これにより、このよ
うな構成では、復号のための処理量が膨大になるという
問題があった。
うな構成では、生き残りパスの新しいブランチを表す情
報が入る毎に、最も古いブランチを表わす情報を捨てる
ために、その時点のパスメモリの内容に対してパストレ
ース処理を行わなければならない。これにより、このよ
うな構成では、復号のための処理量が膨大になるという
問題があった。
【００１７】したがって、ビタビ復号を行う場合は、復
号のための処理量の増大を招くことなく、パスメモリの
記憶容量の減少と、復号のための遅延時間の短縮を図る
ことができる技術が望まれる。
号のための処理量の増大を招くことなく、パスメモリの
記憶容量の減少と、復号のための遅延時間の短縮を図る
ことができる技術が望まれる。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、まず、トレリス線図の最初の時点からこ
れより予め定めた長さのＸ（Ｘは２以上の値）倍だけ離
れた時点まで、ＡＣＳ処理を行った後、この時点から最
初の時点まで、パストレース処理を行い、この処理結果
に基づいて、最初の時点からこれより上記予め定めた長
さの（Ｘ−１）倍だけ離れた時点までの復号結果を確定
し、次に、未だＡＣＳ処理が行われていない時点からこ
れより上記予め定めた長さの（Ｘ−１）倍だけ離れた時
点まで、ＡＣＳ処理を行った後、この時点から未だ復号
結果が確定していない時点まで、パストレース処理を行
い、この処理結果に基づいて、未だ復号結果が確定して
いない時点からこれより上記予め定めた長さの（Ｘ−
１）倍だけ離れた時点までの復号結果を確定する処理を
繰り返し実行し、この過程で、復号すべき最後のデータ
の時点に達すると、ＡＣＳ処理を停止し、この時点から
未だ復号結果が確定していない時点まで、パストレース
処理を行い、この処理結果に基づいて、未だ復号結果が
確定していない時点から復号すべき最後のデータの時点
までの復号結果を確定するようにしたものである。
に、本発明は、まず、トレリス線図の最初の時点からこ
れより予め定めた長さのＸ（Ｘは２以上の値）倍だけ離
れた時点まで、ＡＣＳ処理を行った後、この時点から最
初の時点まで、パストレース処理を行い、この処理結果
に基づいて、最初の時点からこれより上記予め定めた長
さの（Ｘ−１）倍だけ離れた時点までの復号結果を確定
し、次に、未だＡＣＳ処理が行われていない時点からこ
れより上記予め定めた長さの（Ｘ−１）倍だけ離れた時
点まで、ＡＣＳ処理を行った後、この時点から未だ復号
結果が確定していない時点まで、パストレース処理を行
い、この処理結果に基づいて、未だ復号結果が確定して
いない時点からこれより上記予め定めた長さの（Ｘ−
１）倍だけ離れた時点までの復号結果を確定する処理を
繰り返し実行し、この過程で、復号すべき最後のデータ
の時点に達すると、ＡＣＳ処理を停止し、この時点から
未だ復号結果が確定していない時点まで、パストレース
処理を行い、この処理結果に基づいて、未だ復号結果が
確定していない時点から復号すべき最後のデータの時点
までの復号結果を確定するようにしたものである。
【００１９】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。
明の実施の形態を詳細に説明する。
【００２０】［一実施の形態］ ［構成］図１は、本発明のビタビ復号装置の一実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【００２１】図示のビタビ復号装置は、入力手段１１
と、バッファ手段１２と、ブランチメトリック計算手段
１３と、ＡＣＳ処理手段１４と、メトリックメモリ手段
１５と、全体制御手段１６と、メモリ制御手段１７と、
パスメモリ手段１８と、パストレース手段１９と、出力
手段２０を有する。
と、バッファ手段１２と、ブランチメトリック計算手段
１３と、ＡＣＳ処理手段１４と、メトリックメモリ手段
１５と、全体制御手段１６と、メモリ制御手段１７と、
パスメモリ手段１８と、パストレース手段１９と、出力
手段２０を有する。
【００２２】ここで、入力手段１１は、復号すべきデー
タを入力する機能を有する。
タを入力する機能を有する。
【００２３】バッファ手段１２は、入力手段１１により
入力されたデータを一時的に蓄積する機能を有する。
入力されたデータを一時的に蓄積する機能を有する。
【００２４】ブランチメトリック計算手段１３は、ブラ
ンチメトリックを計算する機能を有する。
ンチメトリックを計算する機能を有する。
【００２５】ＡＣＳ処理手段１４は、トレリス線図の各
時点の各状態の生き残りパスを選択するＡＣＳ処理を実
行する機能を有する。
時点の各状態の生き残りパスを選択するＡＣＳ処理を実
行する機能を有する。
【００２６】メトリックメモリ手段１５は、ＡＳＣ処理
手段１４により算出されたパスメトリックを記憶するた
めのメモリ機能を有する。
手段１４により算出されたパスメトリックを記憶するた
めのメモリ機能を有する。
【００２７】全体制御手段１６は、ブランチメトリック
計算手段１３と、ＡＣＳ処理手段１４と、メモリ制御手
段１７と、パストレース処理手段１９の動作を制御する
機能を有する。
計算手段１３と、ＡＣＳ処理手段１４と、メモリ制御手
段１７と、パストレース処理手段１９の動作を制御する
機能を有する。
【００２８】メモリ制御手段１７は、パスメモリ手段１
８の書込みと読出しを制御する機能を有する。
８の書込みと読出しを制御する機能を有する。
【００２９】パスメモリ手段１８は、ＡＣＳ処理手段１
４により選択された生き残りパスを表すパス情報を記憶
するメモリ機能を有する。
４により選択された生き残りパスを表すパス情報を記憶
するメモリ機能を有する。
【００３０】パストレース処理手段１９は、ＡＣＳ処理
手段１４により選択された生き残りパスを時間を遡って
たどることにより復号すべきデータの復号結果を得るパ
ストレース処理を実行する機能を有する。
手段１４により選択された生き残りパスを時間を遡って
たどることにより復号すべきデータの復号結果を得るパ
ストレース処理を実行する機能を有する。
【００３１】出力手段２０は、パストレース処理手段１
９により得られた復号結果を出力する機能を有する。
９により得られた復号結果を出力する機能を有する。
【００３２】以上が図１に示すビタビ符号装置の構成で
ある。
ある。
【００３３】図２は、パスメモリ手段１８の構成の一例
を示す図である。
を示す図である。
【００３４】図示のパスメモリ手段１８は、各記憶領域
が縦方向のアドレスと横方向のアドレスによって指定さ
れる２次元構造を有する。
が縦方向のアドレスと横方向のアドレスによって指定さ
れる２次元構造を有する。
【００３５】ここで、縦方向のアドレスは、Ｒ０からＲ
（Ｍ−１）までのＭ個あり、それぞれトレリス線図上の
状態に対応する。したがって、この縦方向のアドレスの
数Ｍは、符号の符号化率と拘束長により規定される。
（Ｍ−１）までのＭ個あり、それぞれトレリス線図上の
状態に対応する。したがって、この縦方向のアドレスの
数Ｍは、符号の符号化率と拘束長により規定される。
【００３６】横方向のアドレスは、Ｃ０からＣ（２Ｎ−
１）までの２Ｎ個あり、それぞれトレリス線図上の時点
に対応する。この横方向のアドレス数を規定するＮは、
本発明の「予め定められた長さ」に相当する。このＮ
は、例えば、符号の拘束長の５倍程度に設定されてい
る。
１）までの２Ｎ個あり、それぞれトレリス線図上の時点
に対応する。この横方向のアドレス数を規定するＮは、
本発明の「予め定められた長さ」に相当する。このＮ
は、例えば、符号の拘束長の５倍程度に設定されてい
る。
【００３７】図３は、トレリス線図の一例を示す図であ
る。
る。
【００３８】図には、符号化率が１／２で、符号の生成
多項式Ｇが次式（１）で表される畳込み符号に対するト
レリス線図を代表として示す。
多項式Ｇが次式（１）で表される畳込み符号に対するト
レリス線図を代表として示す。
【００３９】 Ｇ＝［１＋Ｄ2 １＋Ｄ＋Ｄ2 ］ …（１） このトレリス線図の実線は情報ビット０に対応するパス
を表し、破線は情報ビット１に対応するパスを表す。ま
た、各パスに沿って記されている２ビットの値は、その
パスの状態遷移で符号器が出力する符号系列を表す。さ
らに、トレリス線図の左のＳ００からＳ１１は、各状態
の名前を示し、Ｓに付された２ビットの値は、符号器の
シフトレジスタの内容に対応している。
を表し、破線は情報ビット１に対応するパスを表す。ま
た、各パスに沿って記されている２ビットの値は、その
パスの状態遷移で符号器が出力する符号系列を表す。さ
らに、トレリス線図の左のＳ００からＳ１１は、各状態
の名前を示し、Ｓに付された２ビットの値は、符号器の
シフトレジスタの内容に対応している。
【００４０】この符号の拘束長は３であるため、状態数
Ｍは４（＝２3-1 ）になる。また、Ｎは、１５から１８
程度に設定される。
Ｍは４（＝２3-1 ）になる。また、Ｎは、１５から１８
程度に設定される。
【００４１】［動作］上記構成において、動作を説明す
る。
る。
【００４２】入力手段１１により入力されたデータは、
バッファ手段１２に一時蓄積される。バッファ手段１２
に一時蓄積されたデータは、ブランチメトリック計算手
段１３に供給され、ブランチメトリックを算出される。
バッファ手段１２に一時蓄積される。バッファ手段１２
に一時蓄積されたデータは、ブランチメトリック計算手
段１３に供給され、ブランチメトリックを算出される。
【００４３】いま、トレリス線図の時点ｔにおけるデー
タをｙ（ｔ），状態をＳｉで表すものとする。図３のト
レリス線図の例では、各時点ｔのデータｙ（ｔ）は２ビ
ットで表される。以下、各ビットの値をｙ１，ｙ２とす
る。同様に、状態Ｓｉのｉも２ビットのデータで表され
る。
タをｙ（ｔ），状態をＳｉで表すものとする。図３のト
レリス線図の例では、各時点ｔのデータｙ（ｔ）は２ビ
ットで表される。以下、各ビットの値をｙ１，ｙ２とす
る。同様に、状態Ｓｉのｉも２ビットのデータで表され
る。
【００４４】ここで、時刻ｔ＋１の状態をＳｊで表すも
のとすると、時刻ｔの状態Ｓｉから時刻ｔ＋１の状態Ｓ
ｊに遷移するブランチｂ（ｉ，ｊ）のブランチメトリッ
クλ［ｙ（ｔ）、ｂ（ｉ，ｊ）］は、次式（２）で表さ
れる。
のとすると、時刻ｔの状態Ｓｉから時刻ｔ＋１の状態Ｓ
ｊに遷移するブランチｂ（ｉ，ｊ）のブランチメトリッ
クλ［ｙ（ｔ）、ｂ（ｉ，ｊ）］は、次式（２）で表さ
れる。
【００４５】 λ［ｙ（ｔ）、ｂ（ｉ，ｊ）］＝ｙ１◎ｂ１＋ｙ２◎ｂ２ …（２） 但し、◎は排他的論理和を表わす。また、ｂ１，ｂ２
は、図３において、ブランチｂ（ｉ，ｊ）の傍に記され
ている２ビットのデータの各ビットの値を表わす。この
２ビットのデータは、符号器の出力を表わす。
は、図３において、ブランチｂ（ｉ，ｊ）の傍に記され
ている２ビットのデータの各ビットの値を表わす。この
２ビットのデータは、符号器の出力を表わす。
【００４６】例えば、時刻ｔの状態Ｓ０１から時刻ｔ＋
１の状態Ｓ１０に遷移するブランチｂ（０１，１０）の
ブランチメトリックλ［ｙ（ｔ），ｂ（０１，１０）］
は、データｙ（ｔ）を００とすると、次式（３）のよう
に表される。
１の状態Ｓ１０に遷移するブランチｂ（０１，１０）の
ブランチメトリックλ［ｙ（ｔ），ｂ（０１，１０）］
は、データｙ（ｔ）を００とすると、次式（３）のよう
に表される。
【００４７】 λ［ｙ（ｔ）、ｂ（０１，１０）］＝０◎０＋０◎１＝１ …（３） ブランチメトリック計算手段１３は、バッファ手段１２
からデータが入力されるたびに、全ての状態に遷移する
全てのブランチのブランチメトリックを算出する。
からデータが入力されるたびに、全ての状態に遷移する
全てのブランチのブランチメトリックを算出する。
【００４８】この計算が終了すると、ＡＣＳ処理手段１
４により、生き残りパスを選択するためのＡＣＳ処理が
実行される。
４により、生き残りパスを選択するためのＡＣＳ処理が
実行される。
【００４９】このＡＣＳ処理においては、まず、時刻ｔ
＋１のある状態Ｓｊに遷移する全てのパスのパスメトリ
ックλ（ｉ，ｊ，ｔ＋１）を算出する処理が実行され
る。このパスメトリックλ（ｉ，ｊ，ｔ＋１）は、次式
（４）で示される。
＋１のある状態Ｓｊに遷移する全てのパスのパスメトリ
ックλ（ｉ，ｊ，ｔ＋１）を算出する処理が実行され
る。このパスメトリックλ（ｉ，ｊ，ｔ＋１）は、次式
（４）で示される。
【００５０】 λ（ｉ，ｊ，ｔ＋１） ＝λ（ｉ，ｔ）＋λ［ｙ（ｔ），ｂ（ｉ，ｊ）］ …（４） ここで、λ（ｉ，ｔ）は、時刻ｔの状態Ｓｉにおける生
き残りパスＰ（ｉ，ｔ）のパスメトリックを示す。
き残りパスＰ（ｉ，ｔ）のパスメトリックを示す。
【００５１】この算出が終了すると、算出された複数の
パスメトリックλ（ｉ，ｊ，ｔ＋１）の中から最も小さ
いパスメトリックを選択する処理が実行される。この処
理は、次式（５）で表される。
パスメトリックλ（ｉ，ｊ，ｔ＋１）の中から最も小さ
いパスメトリックを選択する処理が実行される。この処
理は、次式（５）で表される。
【００５２】 λ（ｊ，ｔ＋１）＝ｍｉｎ［λ（ｉ，ｊ，ｔ＋１）］ …（５） ここで、λ（ｊ，ｔ＋１）は、選択された生き残りパス
Ｐ（ｊ，ｔ＋１）のパスメトリックである。また、ｍｉ
ｎは、ｉに関して最小値を選択することを意味する。
Ｐ（ｊ，ｔ＋１）のパスメトリックである。また、ｍｉ
ｎは、ｉに関して最小値を選択することを意味する。
【００５３】この場合、生き残りパスＰ（ｊ，ｔ＋１）
は、式（５）の要件を満たす時刻ｔの状態Ｓｉの生き残
りパスＰ（ｉ，ｔ）とブランチｂ（ｉ，ｊ）をつないだ
ものとなる。
は、式（５）の要件を満たす時刻ｔの状態Ｓｉの生き残
りパスＰ（ｉ，ｔ）とブランチｂ（ｉ，ｊ）をつないだ
ものとなる。
【００５４】例えば、図３のトレリス線図においては、
時刻ｔ＋１の状態Ｓ１０に遷移するパスは、時刻ｔの状
態Ｓ０１からのパスと状態Ｓ１１からのパスの２つがあ
る。ここで、時刻ｔにおけるこれらの状態Ｓ０１，Ｓ１
１のパスメトリックλ（０１，ｔ），λ（１１，ｔ）を
次式（６），（７）に示すようなものとする。
時刻ｔ＋１の状態Ｓ１０に遷移するパスは、時刻ｔの状
態Ｓ０１からのパスと状態Ｓ１１からのパスの２つがあ
る。ここで、時刻ｔにおけるこれらの状態Ｓ０１，Ｓ１
１のパスメトリックλ（０１，ｔ），λ（１１，ｔ）を
次式（６），（７）に示すようなものとする。
【００５５】 λ（０１，ｔ）＝２０ …（６） λ（１１，ｔ）＝２１ …（７） データｙ（ｔ）が００の場合、対応するブランチメトリ
ックλ［ｙ（ｔ），ｂ（０１，１０）］，λ［ｙ
（ｔ）、ｂ（１１，１０）］は、それぞれ次式（８），
（９）で表される。
ックλ［ｙ（ｔ），ｂ（０１，１０）］，λ［ｙ
（ｔ）、ｂ（１１，１０）］は、それぞれ次式（８），
（９）で表される。
【００５６】 λ［ｙ（ｔ）、ｂ（０１，１０）］＝０◎０＋０◎１＝１ …（８） λ［ｙ（ｔ）、ｂ（１１，１０）］＝０◎１＋０◎０＝１ …（９） これにより、パスメトリックλ（０１，１０，ｔ＋
１），λ（１１，１０，ｔ＋１）は、それぞれ次式（１
０），（１１）のように表される。
１），λ（１１，１０，ｔ＋１）は、それぞれ次式（１
０），（１１）のように表される。
【００５７】 λ（０１，１０，ｔ＋１） ＝λ（０１，ｔ）＋λ［ｙ（ｔ），ｂ（０１，１０）］ ＝２０＋１＝２１ …（１０） λ（１１，１０，ｔ＋１） ＝λ（１１，ｔ）＋λ［ｙ（ｔ），ｂ（１１，１０）］ ＝２１＋１＝２２ …（１１） この２つのパスメトリックλ（０１，１０，ｔ＋１），
λ（１１，１０，ｔ＋１）を比較すると、前者の方が後
者の方より小さい。これにより、この場合は、生き残り
パスＰ（１０，ｔ＋１）のパスメトリックλ（１０，ｔ
＋１）は、次式（１３）のように表される。
λ（１１，１０，ｔ＋１）を比較すると、前者の方が後
者の方より小さい。これにより、この場合は、生き残り
パスＰ（１０，ｔ＋１）のパスメトリックλ（１０，ｔ
＋１）は、次式（１３）のように表される。
【００５８】 λ（１０，ｔ＋１）＝２１ …（１３） また、生き残りパスＰ（１０，ｔ＋１）は、時刻ｔの状
態Ｓ０１の生き残りパスＰ（０１，ｔ）にブランチｂ
（０１，１０）を接続したものとなる。
態Ｓ０１の生き残りパスＰ（０１，ｔ）にブランチｂ
（０１，１０）を接続したものとなる。
【００５９】時刻ｔ＋１の１つの状態Ｓｊに対するＡＣ
Ｓ処理が終了すると、この処理により得られたパスメト
リックλ（ｊ，ｔ＋１）がＡＳＣ処理手段１４によりメ
トリックメモリ手段１５の対応する領域に記憶される。
このメトリックメモリ手段１５は、状態数Ｍ分の記憶領
域を有し、常に、最新の時点のパスメトリックを記憶す
るようになっている。
Ｓ処理が終了すると、この処理により得られたパスメト
リックλ（ｊ，ｔ＋１）がＡＳＣ処理手段１４によりメ
トリックメモリ手段１５の対応する領域に記憶される。
このメトリックメモリ手段１５は、状態数Ｍ分の記憶領
域を有し、常に、最新の時点のパスメトリックを記憶す
るようになっている。
【００６０】また、生き残りパスＰ（ｊ，ｔ＋１）を示
すパス情報がメモリ制御部１７によりパスメモリ手段１
８に格納される。このパス情報としては、図３のトレリ
ス線図の例では、上のパスを選択したときには０、下の
パスを選択したときには１を用いると都合がよい。これ
は、このようにすると、パス情報が、その状態へ遷移し
たときに符号器から消える最も古いシフトレジスタの内
容を表わしているからである。
すパス情報がメモリ制御部１７によりパスメモリ手段１
８に格納される。このパス情報としては、図３のトレリ
ス線図の例では、上のパスを選択したときには０、下の
パスを選択したときには１を用いると都合がよい。これ
は、このようにすると、パス情報が、その状態へ遷移し
たときに符号器から消える最も古いシフトレジスタの内
容を表わしているからである。
【００６１】この例では、図２のパスメモリ手段１８の
各記憶領域は、１ビット分の記憶容量を有し、対応する
選択情報０または１が格納される。
各記憶領域は、１ビット分の記憶容量を有し、対応する
選択情報０または１が格納される。
【００６２】ブランチメトリック計算手段１３により、
時点ｔ＋１へ遷移したときの全てのブランチメトリック
が得られると、ＡＣＳ手段１４とメモリ制御手段１７
は、状態数Ｍ分だけ以上の処理を繰り返す。この制御
は、全体制御手段１６により行われる。
時点ｔ＋１へ遷移したときの全てのブランチメトリック
が得られると、ＡＣＳ手段１４とメモリ制御手段１７
は、状態数Ｍ分だけ以上の処理を繰り返す。この制御
は、全体制御手段１６により行われる。
【００６３】データの最初に対応する時点０からこれよ
り２Ｎだけ離れた時点２Ｎ−１まで、以上の処理が終わ
ったら、全体制御手段１６は、以上の処理を一時中断
し、パストレース処理手段１９にパストレース処理の実
行を指示する。これにより、時点２Ｎ−１から時点０ま
でパストレース処理が実行される。この処理は、メモリ
制御手段１７を介してパスメモリ手段１８をアクセスす
ることにより行われる。
り２Ｎだけ離れた時点２Ｎ−１まで、以上の処理が終わ
ったら、全体制御手段１６は、以上の処理を一時中断
し、パストレース処理手段１９にパストレース処理の実
行を指示する。これにより、時点２Ｎ−１から時点０ま
でパストレース処理が実行される。この処理は、メモリ
制御手段１７を介してパスメモリ手段１８をアクセスす
ることにより行われる。
【００６４】時点ｔ＋１から時点ｔへのパストレース処
理では、例えば、図３のトレリス線図の場合、図２の対
応する状態の時点ｔ，ｔ＋１の要素を２ビットと見て読
むと、これがパストレース処理で遷移すべき時点ｔの状
態を表わしている。
理では、例えば、図３のトレリス線図の場合、図２の対
応する状態の時点ｔ，ｔ＋１の要素を２ビットと見て読
むと、これがパストレース処理で遷移すべき時点ｔの状
態を表わしている。
【００６５】時点２Ｎ−１から時点０までのパストレー
ス処理により、時点２Ｎ−１から時点０までの復号結果
が得られる。この場合、時点０からこれよりＮだけ離れ
た時点Ｎ−１までの復号結果のみが、確定した復号結果
として、出力手段１０により出力される。
ス処理により、時点２Ｎ−１から時点０までの復号結果
が得られる。この場合、時点０からこれよりＮだけ離れ
た時点Ｎ−１までの復号結果のみが、確定した復号結果
として、出力手段１０により出力される。
【００６６】なお、時点０から時点Ｎ−１までの復号結
果は、通常は、パストレース処理の出発点を時点２Ｎ−
１のどの状態に設定しても同じである。したがって、パ
ストレース処理は、時点２Ｎ−１のどの状態から開始し
てもよい。
果は、通常は、パストレース処理の出発点を時点２Ｎ−
１のどの状態に設定しても同じである。したがって、パ
ストレース処理は、時点２Ｎ−１のどの状態から開始し
てもよい。
【００６７】この最初のＡＣＳ処理及びパストレース処
理が終了すると、全体制御手段１６は、バッファ手段１
２と、ブランチメトリック計算手段１３と、ＡＣＳ処理
手段１４と、メモリ制御手段１７に処理の再開を指示す
る。これにより、未だＡＣＳ処理が行われていない時点
２ＮからこれよりＮだけ離れた時点３Ｎ−１まで、ブラ
ンチメトリックの計算からパス情報の記憶までの一連の
処理が再開される。
理が終了すると、全体制御手段１６は、バッファ手段１
２と、ブランチメトリック計算手段１３と、ＡＣＳ処理
手段１４と、メモリ制御手段１７に処理の再開を指示す
る。これにより、未だＡＣＳ処理が行われていない時点
２ＮからこれよりＮだけ離れた時点３Ｎ−１まで、ブラ
ンチメトリックの計算からパス情報の記憶までの一連の
処理が再開される。
【００６８】この場合、パス情報は、時点２Ｎのパス情
報がパスメモリ手段１８の横方向のアドレスＣ０の位置
に、時点３Ｎ−１のパス情報が横方向のアドレスＣ（Ｎ
−１）の位置に格納されるように、格納される。すなわ
ち、パス情報の格納は、パスメモリ手段１８をリング状
に見立てて行われる。
報がパスメモリ手段１８の横方向のアドレスＣ０の位置
に、時点３Ｎ−１のパス情報が横方向のアドレスＣ（Ｎ
−１）の位置に格納されるように、格納される。すなわ
ち、パス情報の格納は、パスメモリ手段１８をリング状
に見立てて行われる。
【００６９】そして、時点３Ｎ−１まで処理が終了する
と、全体制御手段１６はこの処理を一時中断し、パスト
レース処理手段１９にパストレース処理の実行を指示す
る。これにより、時点３Ｎ−１から未だ復号結果が確定
していない時点Ｎまでパストレース処理が実行される。
そして、この処理結果に基づいて、時点Ｎから時点２Ｎ
−１までの復号結果が、確定した復号結果として、出力
手段２０により出力される。
と、全体制御手段１６はこの処理を一時中断し、パスト
レース処理手段１９にパストレース処理の実行を指示す
る。これにより、時点３Ｎ−１から未だ復号結果が確定
していない時点Ｎまでパストレース処理が実行される。
そして、この処理結果に基づいて、時点Ｎから時点２Ｎ
−１までの復号結果が、確定した復号結果として、出力
手段２０により出力される。
【００７０】以下、同様に、期間Ｎ分のパス情報が生成
されるたびに、期間２Ｎ分のパストレース処理が行わ
れ、期間Ｎ分の復号結果を出力する処理が繰り返され
る。
されるたびに、期間２Ｎ分のパストレース処理が行わ
れ、期間Ｎ分の復号結果を出力する処理が繰り返され
る。
【００７１】この状態で、最後のデータの時点に達する
と、全体制御手段１６は、パストレース処理手段１９に
パストレース処理を指示する。これにより、最後のデー
タに対応する時点から未だ復号結果が確定していない時
点までパストレース処理が実行される。そして、この処
理結果に基づいて、未だ復号結果が確定していない時点
から最後のデータに対応する時点までの復号結果が、確
定した復号結果として、、出力手段２０により出力され
る。
と、全体制御手段１６は、パストレース処理手段１９に
パストレース処理を指示する。これにより、最後のデー
タに対応する時点から未だ復号結果が確定していない時
点までパストレース処理が実行される。そして、この処
理結果に基づいて、未だ復号結果が確定していない時点
から最後のデータに対応する時点までの復号結果が、確
定した復号結果として、、出力手段２０により出力され
る。
【００７２】［効果］以上詳述したこの実施の形態によ
れば、次のような効果が得られる。
れば、次のような効果が得られる。
【００７３】（１）まず、この実施の形態によれば、最
初の時点からこれより予め定めた長さＮの２倍だけ離れ
た時点までＡＣＳ処理を行った後、最初の時点までパス
トレース処理を行い、この処理結果に基づいて、最初の
時点からこれより予め定めた長さＮだけ離れた時点まで
の復号結果を確定し、次に、未だＡＣＳ処理が行われて
いない時点からこれより予め定めた長さＮだけ離れた時
点までＡＣＳ処理を行った後、未だ復号結果が確定して
いない時点までパストレース処理を行い、この処理結果
に基づいて、この時点からこれより予め定めた長さＮだ
け離れた時点までの復号結果を確定する処理を繰り返し
行い、最後に、最後のデータが現れた時点でＡＣＳ処理
を停止し、未だ復号結果が確定していない時点までパス
トレース処理を行い、この処理結果に基づいて、この時
点から最後の時点までの復号結果を確定するようにした
ので、復号のための処理量の増大を招くことなく、パス
メモリ手段１８の容量の減少と、復号のための遅延時間
の短縮を図ることができる。
初の時点からこれより予め定めた長さＮの２倍だけ離れ
た時点までＡＣＳ処理を行った後、最初の時点までパス
トレース処理を行い、この処理結果に基づいて、最初の
時点からこれより予め定めた長さＮだけ離れた時点まで
の復号結果を確定し、次に、未だＡＣＳ処理が行われて
いない時点からこれより予め定めた長さＮだけ離れた時
点までＡＣＳ処理を行った後、未だ復号結果が確定して
いない時点までパストレース処理を行い、この処理結果
に基づいて、この時点からこれより予め定めた長さＮだ
け離れた時点までの復号結果を確定する処理を繰り返し
行い、最後に、最後のデータが現れた時点でＡＣＳ処理
を停止し、未だ復号結果が確定していない時点までパス
トレース処理を行い、この処理結果に基づいて、この時
点から最後の時点までの復号結果を確定するようにした
ので、復号のための処理量の増大を招くことなく、パス
メモリ手段１８の容量の減少と、復号のための遅延時間
の短縮を図ることができる。
【００７４】すなわち、このような構成によれば、予め
定めた長さＮ分のＡＣＳ処理が終了するたびに、パスト
レース処理を行えばよいので、予め定めた長さＮを符号
の拘束長の５倍程度に設定すれば、比較的長い間隔でパ
ストレース処理を行うことができる。これにより、復号
のための処理量を少なくすることができる。
定めた長さＮ分のＡＣＳ処理が終了するたびに、パスト
レース処理を行えばよいので、予め定めた長さＮを符号
の拘束長の５倍程度に設定すれば、比較的長い間隔でパ
ストレース処理を行うことができる。これにより、復号
のための処理量を少なくすることができる。
【００７５】また、このような構成によれば、パスメモ
リ手段１８に予め定めた長さＮの２倍のパス情報を記憶
すればよいので、予め定めた長さＮを符号の拘束長の５
倍程度に設定すると、パスメモリ手段１８に符号の拘束
長の１０倍程度のパス情報を記憶すればよい。これによ
り、パスメモリ手段１８の記憶容量を少なくすることが
できるとともに、復号のための遅延時間を短縮すること
ができる。
リ手段１８に予め定めた長さＮの２倍のパス情報を記憶
すればよいので、予め定めた長さＮを符号の拘束長の５
倍程度に設定すると、パスメモリ手段１８に符号の拘束
長の１０倍程度のパス情報を記憶すればよい。これによ
り、パスメモリ手段１８の記憶容量を少なくすることが
できるとともに、復号のための遅延時間を短縮すること
ができる。
【００７６】（２）また、この実施の形態によれば、最
初に予め定めた長さＮの２倍のＡＣＳ処理を行うように
したので、パスメモリ手段１８の記憶容量として、必要
かつ十分な記憶容量を設定することができる。
初に予め定めた長さＮの２倍のＡＣＳ処理を行うように
したので、パスメモリ手段１８の記憶容量として、必要
かつ十分な記憶容量を設定することができる。
【００７７】（３）さらに、この実施の形態によれば、
予め定めた長さＮを符号の拘束長の５倍程度に設定する
ようにしたので、良好な復号精度を確保することができ
る。
予め定めた長さＮを符号の拘束長の５倍程度に設定する
ようにしたので、良好な復号精度を確保することができ
る。
【００７８】［そのほかの実施例］以上、本発明の一実
施の形態を詳細に説明したが、本発明は、上述したよう
な実施の形態に限定されるものではない。
施の形態を詳細に説明したが、本発明は、上述したよう
な実施の形態に限定されるものではない。
【００７９】（１）例えば、先の実施の形態では、ブラ
ンチメトリックの計算処理とＡＣＳ処理を並行に行う場
合を説明した。しかし、本発明は、すべてのブランチメ
トリックを算出してから、ＡＣＳ処理を行うようにして
もよい。
ンチメトリックの計算処理とＡＣＳ処理を並行に行う場
合を説明した。しかし、本発明は、すべてのブランチメ
トリックを算出してから、ＡＣＳ処理を行うようにして
もよい。
【００８０】（２）また、先の実施の形態では、最初
に、予め定めた長さの２倍の長さだけＡＣＳ処理を行
い、あとは、予め定めた長さずつＡＣＳ処理と復号結果
の確定処理を行う場合を説明した。すなわち、先の実施
の形態では、Ｘが２である場合を説明した。しかし、本
発明では、Ｘは、２以上の値であれば、どのような値で
あっても構わない。すなわち、Ｘは、２．４とか、４．
６とかいった整数値以外の数値であってもよい。
に、予め定めた長さの２倍の長さだけＡＣＳ処理を行
い、あとは、予め定めた長さずつＡＣＳ処理と復号結果
の確定処理を行う場合を説明した。すなわち、先の実施
の形態では、Ｘが２である場合を説明した。しかし、本
発明では、Ｘは、２以上の値であれば、どのような値で
あっても構わない。すなわち、Ｘは、２．４とか、４．
６とかいった整数値以外の数値であってもよい。
【００８１】（３）さらに、先の実施の形態では、予め
定めた長さを符号の拘束長の５倍程度に設定する場合を
説明した。しかし、本発明は、これ以外の長さに設定す
るようにしてもよい。
定めた長さを符号の拘束長の５倍程度に設定する場合を
説明した。しかし、本発明は、これ以外の長さに設定す
るようにしてもよい。
【００８２】（４）このほかにも、本発明は、その要旨
を逸脱しないで種々様々変形実施可能なことは勿論であ
る。
を逸脱しないで種々様々変形実施可能なことは勿論であ
る。
【００８３】
【発明の効果】以上詳述したように本発明によれば、最
初の時点からこれより予め定めた長さのＸ（Ｘは２以上
の値）倍だけ離れた時点までＡＣＳ処理を行った後、最
初の時点までパストレース処理を行い、この処理結果に
基づいて、最初の時点から予め定めた長さの（Ｘ−１）
倍だけ離れた時点までの復号結果を確定し、次に、未だ
ＡＣＳ処理が行われていない時点からこれより予め定め
た長さの（Ｘ−１）倍だけ離れた時点までＡＣＳ処理を
行った後、未だ復号結果が確定していない時点までパス
トレース処理を行い、この処理結果に基づいて、この時
点からこれより予め定めた長さの（Ｘ−１）倍だけ離れ
た時点まで復号結果を確定する処理を繰り返し行い、最
後に、最後のデータが現れた時点でＡＣＳ処理を停止
し、未だ復号結果が確定していない時点までパストレー
ス処理を行い、この処理結果に基づいて、最後の時点ま
での復号結果を確定するようにしたので、復号のための
処理量の増大を招くことなく、パスメモリの記憶容量を
減少させることができるとともに、復号のための遅延時
間を短縮することができる。
初の時点からこれより予め定めた長さのＸ（Ｘは２以上
の値）倍だけ離れた時点までＡＣＳ処理を行った後、最
初の時点までパストレース処理を行い、この処理結果に
基づいて、最初の時点から予め定めた長さの（Ｘ−１）
倍だけ離れた時点までの復号結果を確定し、次に、未だ
ＡＣＳ処理が行われていない時点からこれより予め定め
た長さの（Ｘ−１）倍だけ離れた時点までＡＣＳ処理を
行った後、未だ復号結果が確定していない時点までパス
トレース処理を行い、この処理結果に基づいて、この時
点からこれより予め定めた長さの（Ｘ−１）倍だけ離れ
た時点まで復号結果を確定する処理を繰り返し行い、最
後に、最後のデータが現れた時点でＡＣＳ処理を停止
し、未だ復号結果が確定していない時点までパストレー
ス処理を行い、この処理結果に基づいて、最後の時点ま
での復号結果を確定するようにしたので、復号のための
処理量の増大を招くことなく、パスメモリの記憶容量を
減少させることができるとともに、復号のための遅延時
間を短縮することができる。
【図１】本発明のビタビ復号装置の一実施の形態の構成
を示すブロック図である。
を示すブロック図である。
【図２】パスメモリの構成の一例を示す図である。
【図３】トレリス線図の一例を示す図である。
１１…入力手段、 １２…バッファ手段 １３…ブランチメトリック計算手段 １４…ＡＣＳ処理手段、 １５…メトリックメモリ手段 １６…全体制御手段 １７…メモリ制御手段 １８…パスメモリ手段 １９…パストレース手段 ２０…出力手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 - 13/53
Claims (5)
- 【請求項１】 トレリス線図を用いて、トレリス符号を
復号するビタビ復号方法において、 前記トレリス線図の最初の時点からこれより予め定めた
長さのＸ（Ｘは２以上の値）倍だけ離れた時点まで、各
時点の各状態の生き残りパスを選択するＡＣＳ処理を行
った後、この時点から最初の時点まで、前記ＡＣＳ処理
により選択された生き残りパスを時間を遡ってたどるこ
とにより復号結果を得るパストレース処理を行い、この
処理結果に基づいて、最初の時点からこれより前記予め
定めた長さの（Ｘ−１）倍だけ離れた時点までの復号結
果を確定する第１のステップと、 この第１のステップの処理が終了すると、未だ前記ＡＣ
Ｓ処理が行われていない時点からこれより前記予め定め
た長さの（Ｘ−１）倍だけ離れた時点まで、前記ＡＣＳ
処理を行った後、この時点から未だ前記復号結果が確定
していない時点まで、前記パストレース処理を行い、こ
の処理結果に基づいて、未だ前記復号結果が確定してい
ない時点からこれより前記予め定めた長さの（Ｘ−１）
倍だけ離れた時点までの復号結果を確定する処理を繰り
返し行う第２のステップと、 この第２のステップの前記ＡＣＳ処理が行われている際
に、復号すべき最後のデータの時点に達すると、このＡ
ＣＳ処理を停止し、この時点から未だ前記復号結果が確
定していない時点まで、前記パストレース処理を行い、
この処理結果に基づいて、未だ前記復号結果が確定して
いない時点から復号すべき最後のデータの時点までの復
号結果を確定する第３のステップとを備えたことを特徴
とするビタビ復号方法。 - 【請求項２】 前記Ｘは２であることを特徴とする請求
項１記載のビタビ復号方法。 - 【請求項３】 トレリス線図を用いて、トレリス符号を
復号するビタビ復号装置において、 前記トレリス線図の最初の時点からこれより予め定めた
長さのＸ（Ｘは２以上の値）倍だけ離れた時点まで、各
時点の各状態の生き残りパスを選択するＡＣＳ処理を行
った後、この時点から最初の時点まで、前記ＡＣＳ処理
により選択された生き残りパスを時間を遡ってたどるこ
とにより復号結果を得るパストレース処理を行い、この
処理結果に基づいて、最初の時点からこれより前記予め
定めた長さの（Ｘ−１）倍だけ離れた時点までの復号結
果を確定する第１の手段と、 この第１の手段の処理が終了すると、未だ前記ＡＣＳ処
理が行われていない時点からこれより前記予め定めた長
さの（Ｘ−１）倍だけ離れた時点まで、前記ＡＣＳ処理
を行った後、この時点から未だ前記復号結果が確定して
いない時点まで、前記パストレース処理を行い、この処
理結果に基づいて、未だ前記復号結果が確定していない
時点からこれより前記予め定めた長さの（Ｘ−１）倍だ
け離れた時点までの復号結果を確定する処理を繰り返し
行う第２の手段と、 この第２の手段の前記ＡＣＳ処理が行われている際に、
復号すべき最後のデータの時点に達すると、このＡＣＳ
処理を停止し、この時点から未だ前記復号結果が確定し
ていない時点まで、前記パストレース処理を行い、この
処理結果に基づいて、未だ前記復号結果が確定していな
い時点から復号すべき最後のデータの時点までの復号結
果を確定する第３の手段とを備えたことを特徴とするビ
タビ復号方法。 - 【請求項４】 トレリス線図を用いて、トレリス符号を
復号するビタビ復号装置において、 各時点の各状態の生き残りパスを選択するＡＣＳ処理を
実行するＡＣＳ処理手段と、 このＡＣＳ処理手段により選択された生き残りパスを表
すパス情報をＡＣＳ処理手段の出力に合わせて逐次記憶
するパス記憶手段と、 このパス記憶手段により記憶されたパス情報を時間を遡
ってたどることによって復号結果を得るパストレース処
理を実行するパストレース手段と、 第１、第２，第３のステップが順次実行されるように、
前記ＡＣＳ処理手段と、前記パス記憶手段と、前記パス
トレース手段の動作を制御する制御手段とを備え、 前記第１のステップは、前記トレリス線図の最初の時点
からこれより予め定めた長さのＸ（Ｘは２以上の値）倍
だけ離れた時点まで、前記ＡＣＳ処理を行った後、この
時点から最初の時点まで、前記パストレース処理を行
い、この処理結果に基づいて、最初の時点からこれより
前記予め定めた長さの（Ｘ−１）倍だけ離れた時点まで
の復号結果を確定するステップであり、 前記第２のステップは、前記第１のステップの処理が終
了すると、未だ前記ＡＣＳ処理が行われていない時点か
らこれより前記予め定めた長さの（Ｘ−１）倍だけ離れ
た時点まで、前記ＡＣＳ処理を行った後、この時点から
未だ前記復号結果が確定していない時点まで、前記パス
トレース処理を行い、この処理結果に基づいて、未だ前
記復号結果が確定していない時点からこれより前記予め
定めた長さの（Ｘ−１）倍だけ離れた時点までの復号結
果を確定する処理を繰り返し行うステップであり、 前記第３のステップは、前記第２のステップの前記ＡＣ
Ｓ処理が行われている際に、復号すべき最後のデータの
時点に達すると、このＡＣＳ処理を停止し、この時点か
ら未だ前記復号結果が確定していない時点まで、前記パ
ストレース処理を行い、この処理結果に基づいて、未だ
前記復号結果が確定していない時点から復号すべき最後
のデータの時点までの復号結果を確定するステップであ
ることを特徴とするビタビ復号装置。 - 【請求項５】 前記Ｘは２であることを特徴とする請求
項３または４記載のビタビ復号装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21441795A JP3171772B2 (ja) | 1995-08-23 | 1995-08-23 | ビタビ復号方法及びビタビ復号装置 |
| KR1019960025344A KR100187964B1 (ko) | 1995-08-23 | 1996-06-28 | 비터비 복호방법 및 비터비 복호장치 |
| US08/684,103 US5787127A (en) | 1995-08-23 | 1996-07-22 | Viterbi decoding method and apparatus with balance among memory and processing requirements |
| GB9615880A GB2305086B (en) | 1995-08-23 | 1996-07-29 | Viterbi decoding method and apparatus with balance among memory and processing requirements |
| AU64207/96A AU699743B2 (en) | 1995-08-23 | 1996-08-22 | Viterbi decoding method and apparatus with balance among memory and processing requirements |
| CN96111492A CN1149218A (zh) | 1995-08-23 | 1996-08-23 | 维特比解码方法和维特比解码装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21441795A JP3171772B2 (ja) | 1995-08-23 | 1995-08-23 | ビタビ復号方法及びビタビ復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964755A JPH0964755A (ja) | 1997-03-07 |
| JP3171772B2 true JP3171772B2 (ja) | 2001-06-04 |
Family
ID=16655450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21441795A Expired - Fee Related JP3171772B2 (ja) | 1995-08-23 | 1995-08-23 | ビタビ復号方法及びビタビ復号装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5787127A (ja) |
| JP (1) | JP3171772B2 (ja) |
| KR (1) | KR100187964B1 (ja) |
| CN (1) | CN1149218A (ja) |
| AU (1) | AU699743B2 (ja) |
| GB (1) | GB2305086B (ja) |
Cited By (1)
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|---|---|
| JPH0964755A (ja) | 1997-03-07 |
| US5787127A (en) | 1998-07-28 |
| AU6420796A (en) | 1997-02-27 |
| KR970013799A (ko) | 1997-03-29 |
| GB2305086B (en) | 1999-10-27 |
| KR100187964B1 (ko) | 1999-06-01 |
| AU699743B2 (en) | 1998-12-10 |
| GB2305086A (en) | 1997-03-26 |
| CN1149218A (zh) | 1997-05-07 |
| GB9615880D0 (en) | 1996-09-11 |
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Legal Events
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080323 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090323 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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