JP2000156644A - ビタビ復号方法、ビタビ復号器及びビタビ復号プログラムを記憶した記憶媒体 - Google Patents
ビタビ復号方法、ビタビ復号器及びビタビ復号プログラムを記憶した記憶媒体Info
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- JP2000156644A JP2000156644A JP10328599A JP32859998A JP2000156644A JP 2000156644 A JP2000156644 A JP 2000156644A JP 10328599 A JP10328599 A JP 10328599A JP 32859998 A JP32859998 A JP 32859998A JP 2000156644 A JP2000156644 A JP 2000156644A
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Abstract
(57)【要約】
【課題】 安価な構成でビタビ復号処理の高速化を図
る。 【解決手段】 開示されるビタビ復号方法は、パス・メ
トリックＳｘｘ(old)とパス・メトリックＳｘｘ(new)と
が記憶されるパス・メトリック・メモリ１３１〜１３４
を備え、パス・メトリック・メモリ１３１及び１３３又
は１３２及び１３４を同時に選択して複数個のパス・メ
トリックＳｘｘ(old)を一度に読み出し、周期毎に供給
される受信データの系列に基づいて計算された複数個の
ブランチ・メトリックＢＭｘｘ−ｙｙと、読み出された
複数個のパス・メトリックＳｘｘ(old)とに基づいて、
複数個のパス・メトリックＳｘｘ(new)を求めるＡＣＳ
演算を同時並行処理した後、パス・メトリック・メモリ
１３１及び１３２又は１３３及び１３４を同時に選択し
て複数個のパス・メトリックＳｘｘ(new)を一度に書き
込む。
る。 【解決手段】 開示されるビタビ復号方法は、パス・メ
トリックＳｘｘ(old)とパス・メトリックＳｘｘ(new)と
が記憶されるパス・メトリック・メモリ１３１〜１３４
を備え、パス・メトリック・メモリ１３１及び１３３又
は１３２及び１３４を同時に選択して複数個のパス・メ
トリックＳｘｘ(old)を一度に読み出し、周期毎に供給
される受信データの系列に基づいて計算された複数個の
ブランチ・メトリックＢＭｘｘ−ｙｙと、読み出された
複数個のパス・メトリックＳｘｘ(old)とに基づいて、
複数個のパス・メトリックＳｘｘ(new)を求めるＡＣＳ
演算を同時並行処理した後、パス・メトリック・メモリ
１３１及び１３２又は１３３及び１３４を同時に選択し
て複数個のパス・メトリックＳｘｘ(new)を一度に書き
込む。
Description
【０００１】
【発明の属する技術分野】この発明は、誤り訂正符号と
して用いられる畳み込み符号（Convolution Coding）を
復号するのに用いられるビタビ復号（Viterbi Decodin
g）方法、ビタビ復号器及びビタビ復号プログラムを記
憶した記憶媒体に関し、特に、移動体衛星通信システム
などのデジタル移動体通信システム等に適用して好適な
ビタビ復号方法、ビタビ復号器及びビタビ復号プログラ
ムを記憶した記憶媒体に関する。
して用いられる畳み込み符号（Convolution Coding）を
復号するのに用いられるビタビ復号（Viterbi Decodin
g）方法、ビタビ復号器及びビタビ復号プログラムを記
憶した記憶媒体に関し、特に、移動体衛星通信システム
などのデジタル移動体通信システム等に適用して好適な
ビタビ復号方法、ビタビ復号器及びビタビ復号プログラ
ムを記憶した記憶媒体に関する。
【０００２】
【従来の技術】図８は、特開平９−２３２９７３号公報
に開示された従来のビタビ復号器の要部の電気的構成例
を示すブロック図である。この例のビタビ復号器は、符
号器を構成するシフトレジスタの段数をｍとし、単位時
間に符号器に入力される情報系列を構成する情報ビット
のビット数をｋとし、符号器から出力される送信信号系
列を構成する送信ビットのビット数をｎとした時の拘束
長Ｋ（Constraint length；Ｋ＝（ｍ＋１）・ｋ）が９
であり、符号化率Ｒ（Coding Rate；Ｒ＝ｋ／ｎ）が１
／２である場合の例であり、ブランチ・メトリック（Br
anch Metric）演算回路１と、ＡＣＳ演算回路２ａ及び
２ｂと、パス・メトリック（Path Metric）・メモリ３
ａ及び３ｂと、パス選択情報メモリ４と、最尤（Maximu
m Likelihood）検出回路５と、アドレス制御回路６と、
データ推定回路７とから概略構成されている。
に開示された従来のビタビ復号器の要部の電気的構成例
を示すブロック図である。この例のビタビ復号器は、符
号器を構成するシフトレジスタの段数をｍとし、単位時
間に符号器に入力される情報系列を構成する情報ビット
のビット数をｋとし、符号器から出力される送信信号系
列を構成する送信ビットのビット数をｎとした時の拘束
長Ｋ（Constraint length；Ｋ＝（ｍ＋１）・ｋ）が９
であり、符号化率Ｒ（Coding Rate；Ｒ＝ｋ／ｎ）が１
／２である場合の例であり、ブランチ・メトリック（Br
anch Metric）演算回路１と、ＡＣＳ演算回路２ａ及び
２ｂと、パス・メトリック（Path Metric）・メモリ３
ａ及び３ｂと、パス選択情報メモリ４と、最尤（Maximu
m Likelihood）検出回路５と、アドレス制御回路６と、
データ推定回路７とから概略構成されている。
【０００３】ここで、ブランチ・メトリックとは、畳み
込み符号を行う符号器内において、時刻が時刻ｔｎから
時刻ｔｎ＋１へ変化する際の状態遷移（State Transiti
on）を表すトレリス（Trellis）構造（図９参照）のあ
る状態から他の状態への遷移を表すパスにおける符号化
系列と時刻ｔｎに入力された受信信号系列との相関値を
いう。また、パス・メトリックとは、ある状態において
ブランチ・メトリックを過去の時間に遡って総和したも
のをいう。符号器がとり得る状態数は、拘束長Ｋにより
２Ｋ−１で表されるから、拘束長Ｋが９である場合に
は、状態数は２５６となる。これら２５６状態を、２桁
の１６進数を用いて００〜ＦＦで表し、ある状態ｘｘに
対応するパス・メトリックの値をＳｘｘで表すものとす
る。また、現在の周期Ｔの新たな状態に対応するパス・
メトリックの値をＳｘｘ(new)で表し、復号データの更
新周期である２５６状態分の処理の周期を周期Ｔとした
場合の前の周期Ｔの状態に対応するパス・メトリックの
値をＳｘｘ(old)で表すものとする。さらに、ある状態
ｘｘから他の状態ｙｙへの状態遷移に対応するブランチ
・メトリックの値をＢＭｘｘ−ｙｙで表すものとする。
込み符号を行う符号器内において、時刻が時刻ｔｎから
時刻ｔｎ＋１へ変化する際の状態遷移（State Transiti
on）を表すトレリス（Trellis）構造（図９参照）のあ
る状態から他の状態への遷移を表すパスにおける符号化
系列と時刻ｔｎに入力された受信信号系列との相関値を
いう。また、パス・メトリックとは、ある状態において
ブランチ・メトリックを過去の時間に遡って総和したも
のをいう。符号器がとり得る状態数は、拘束長Ｋにより
２Ｋ−１で表されるから、拘束長Ｋが９である場合に
は、状態数は２５６となる。これら２５６状態を、２桁
の１６進数を用いて００〜ＦＦで表し、ある状態ｘｘに
対応するパス・メトリックの値をＳｘｘで表すものとす
る。また、現在の周期Ｔの新たな状態に対応するパス・
メトリックの値をＳｘｘ(new)で表し、復号データの更
新周期である２５６状態分の処理の周期を周期Ｔとした
場合の前の周期Ｔの状態に対応するパス・メトリックの
値をＳｘｘ(old)で表すものとする。さらに、ある状態
ｘｘから他の状態ｙｙへの状態遷移に対応するブランチ
・メトリックの値をＢＭｘｘ−ｙｙで表すものとする。
【０００４】ブランチ・メトリック演算回路１は、周期
Ｔ毎に供給される受信データの系列である受信信号系列
と、生成多項式によって決定される各状態毎に受信され
ることが予想される符号化系列が期待値として予め格納
されているブランチ・メトリック相関レジスタ（図示
略）とを用いて、２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙを計算する。ＡＣＳ演算回路
２ａ及び２ｂは、各状態で合流する２つのパスのうち、
受信信号系列と相関が高いパスである生き残りパス（Su
rvivor Path）を各状態毎に判定するために、合計２５
６状態分をそれぞれ偶数１２８状態及び奇数１２８状態
について、時分割処理により周期Ｔ／１２８毎に、パス
・メトリック・メモリ３ａ及び３ｂから読み出された前
の周期Ｔの２つの状態に対応するパス・メトリックＳｘ
ｘ(old)に、ブランチ・メトリック演算回路１において
新たに計算された２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙをそれぞれ加算し（Add）、
２つの加算結果を比較し（Compare）、比較結果に基づ
いて２つのパスの一方を選択した（Select）後、選択し
たパスに対応する加算結果を現在の周期Ｔの新たな状態
に対応するパス・メトリックＳｘｘ(new)としてパス・
メトリック・メモリ３ａ及び３ｂに記憶すると共に、最
尤検出回路５に供給し、また、選択したパスの情報であ
るパス選択情報を生成してパス選択情報メモリ４に記憶
する。
Ｔ毎に供給される受信データの系列である受信信号系列
と、生成多項式によって決定される各状態毎に受信され
ることが予想される符号化系列が期待値として予め格納
されているブランチ・メトリック相関レジスタ（図示
略）とを用いて、２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙを計算する。ＡＣＳ演算回路
２ａ及び２ｂは、各状態で合流する２つのパスのうち、
受信信号系列と相関が高いパスである生き残りパス（Su
rvivor Path）を各状態毎に判定するために、合計２５
６状態分をそれぞれ偶数１２８状態及び奇数１２８状態
について、時分割処理により周期Ｔ／１２８毎に、パス
・メトリック・メモリ３ａ及び３ｂから読み出された前
の周期Ｔの２つの状態に対応するパス・メトリックＳｘ
ｘ(old)に、ブランチ・メトリック演算回路１において
新たに計算された２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙをそれぞれ加算し（Add）、
２つの加算結果を比較し（Compare）、比較結果に基づ
いて２つのパスの一方を選択した（Select）後、選択し
たパスに対応する加算結果を現在の周期Ｔの新たな状態
に対応するパス・メトリックＳｘｘ(new)としてパス・
メトリック・メモリ３ａ及び３ｂに記憶すると共に、最
尤検出回路５に供給し、また、選択したパスの情報であ
るパス選択情報を生成してパス選択情報メモリ４に記憶
する。
【０００５】パス・メトリック・メモリ３ａ及び３ｂ
は、同一の記憶容量を有するＲＡＭからなり、１アドレ
ス当たり、連続する偶数１２８状態に対応するパス・メ
トリック及び奇数１２８状態に対応するパス・メトリッ
クが１記憶単位として、それぞれ下位状態（００〜７
Ｆ）に対応するパス・メトリック（Ｓ００，Ｓ０２，…
…，Ｓ７Ｅ及びＳ０１，Ｓ０３，……，Ｓ７Ｆ）と上位
状態（８０〜ＦＦ）に対応するパス・メトリック（Ｓ８
０，Ｓ８２，……，ＳＦＥ及びＳ８１，Ｓ８３，……，
ＳＦＦ）とに分けて記憶される。なお、パス・メトリッ
ク・メモリ３ａ及び３ｂは、前の周期Ｔの状態に対応す
るパス・メトリックＳｘｘ(old)と現在の周期Ｔの新た
な状態に対応するパス・メトリックＳｘｘ(new)とを別
々に記憶する必要があるため、周期Ｔ毎に読み出し側の
面と書き込み側の面とが切り替わるダブル・バッファ構
造となっている。パス選択情報メモリ４には、ＡＣＳ演
算回路２ａ及び２ｂから供給される、例えば、周期６４
Ｔ分のパス選択情報が記憶される。最尤検出回路５は、
計２５６状態すべてについてのＡＣＳ演算終了後、各時
刻において最尤（最も確からしい）のパス・メトリック
であった状態を検出し、当該状態に関する情報をデータ
推定回路７に供給すると共に、データ推定をする際に用
いられる過去のパス選択情報を選択するために、パス選
択情報メモリ４の初期アドレス値を生成してアドレス制
御回路６に供給する。
は、同一の記憶容量を有するＲＡＭからなり、１アドレ
ス当たり、連続する偶数１２８状態に対応するパス・メ
トリック及び奇数１２８状態に対応するパス・メトリッ
クが１記憶単位として、それぞれ下位状態（００〜７
Ｆ）に対応するパス・メトリック（Ｓ００，Ｓ０２，…
…，Ｓ７Ｅ及びＳ０１，Ｓ０３，……，Ｓ７Ｆ）と上位
状態（８０〜ＦＦ）に対応するパス・メトリック（Ｓ８
０，Ｓ８２，……，ＳＦＥ及びＳ８１，Ｓ８３，……，
ＳＦＦ）とに分けて記憶される。なお、パス・メトリッ
ク・メモリ３ａ及び３ｂは、前の周期Ｔの状態に対応す
るパス・メトリックＳｘｘ(old)と現在の周期Ｔの新た
な状態に対応するパス・メトリックＳｘｘ(new)とを別
々に記憶する必要があるため、周期Ｔ毎に読み出し側の
面と書き込み側の面とが切り替わるダブル・バッファ構
造となっている。パス選択情報メモリ４には、ＡＣＳ演
算回路２ａ及び２ｂから供給される、例えば、周期６４
Ｔ分のパス選択情報が記憶される。最尤検出回路５は、
計２５６状態すべてについてのＡＣＳ演算終了後、各時
刻において最尤（最も確からしい）のパス・メトリック
であった状態を検出し、当該状態に関する情報をデータ
推定回路７に供給すると共に、データ推定をする際に用
いられる過去のパス選択情報を選択するために、パス選
択情報メモリ４の初期アドレス値を生成してアドレス制
御回路６に供給する。
【０００６】アドレス制御回路６は、パス選択情報メモ
リ４へのパス選択情報の書き込み時には、パス選択情報
メモリ４へパス選択情報を書き込むためのアドレスを生
成してパス選択情報メモリ４へ供給し、パス選択情報メ
モリ４へのパス選択情報の書き込み時以外の時間には、
最尤検出回路５から供給された初期アドレス値に基づい
て、パス選択情報メモリ４から前の周期Ｔのパス選択情
報を読み出すためのアドレスを生成してパス選択情報メ
モリ４へ供給し、パス選択情報メモリ４から当該前の周
期Ｔのパス選択情報が読み出されると、さらに前の周期
Ｔのパス選択情報を読み出すためのアドレスを生成して
パス選択情報メモリ４へ供給する。データ推定回路７
は、最尤検出回路６から供給される最尤のパス・メトリ
ックであった状態に関する情報と、パス選択情報メモリ
４から読み出された過去のパス選択情報とを用いて、デ
ータ推定を行い、復号データを出力する。なお、パス選
択情報メモリ４、最尤検出回路５、アドレス制御回路６
及びデータ推定回路７は、トレースバック演算回路８を
構成している。
リ４へのパス選択情報の書き込み時には、パス選択情報
メモリ４へパス選択情報を書き込むためのアドレスを生
成してパス選択情報メモリ４へ供給し、パス選択情報メ
モリ４へのパス選択情報の書き込み時以外の時間には、
最尤検出回路５から供給された初期アドレス値に基づい
て、パス選択情報メモリ４から前の周期Ｔのパス選択情
報を読み出すためのアドレスを生成してパス選択情報メ
モリ４へ供給し、パス選択情報メモリ４から当該前の周
期Ｔのパス選択情報が読み出されると、さらに前の周期
Ｔのパス選択情報を読み出すためのアドレスを生成して
パス選択情報メモリ４へ供給する。データ推定回路７
は、最尤検出回路６から供給される最尤のパス・メトリ
ックであった状態に関する情報と、パス選択情報メモリ
４から読み出された過去のパス選択情報とを用いて、デ
ータ推定を行い、復号データを出力する。なお、パス選
択情報メモリ４、最尤検出回路５、アドレス制御回路６
及びデータ推定回路７は、トレースバック演算回路８を
構成している。
【０００７】次に、上記構成のビタビ復号器におけるパ
ス・メトリック・メモリ３ａ及び３ｂに対するアクセス
について、図１０に示すタイミング・チャートを参照し
て説明する。まず、第１のタイムスロットでは、ＡＣＳ
演算回路２ａ及び２ｂにおいて、現在の周期Ｔの新たな
状態００に対応するパス・メトリックＳ００(new)及び
現在の周期Ｔの新たな状態０１に対応するパス・メトリ
ックＳ０１(new)を求める必要がある。パス・メトリッ
クＳ００(new)は、前の周期Ｔの状態００に対応するパ
ス・メトリックＳ００(old)と状態８０に対応するパス
・メトリックＳ８０(old)とを用いて、式（１）と式
（２）とのいずれか小さい方を選択して求め、また、パ
ス・メトリックＳ０１(new)についても、前の周期Ｔの
状態００に対応するパス・メトリックＳ００(old)と状
態８０に対応するパス・メトリックＳ８０(old)とを用
いて、式（３）と式（４）とのいずれか小さい方を選択
して求める。
ス・メトリック・メモリ３ａ及び３ｂに対するアクセス
について、図１０に示すタイミング・チャートを参照し
て説明する。まず、第１のタイムスロットでは、ＡＣＳ
演算回路２ａ及び２ｂにおいて、現在の周期Ｔの新たな
状態００に対応するパス・メトリックＳ００(new)及び
現在の周期Ｔの新たな状態０１に対応するパス・メトリ
ックＳ０１(new)を求める必要がある。パス・メトリッ
クＳ００(new)は、前の周期Ｔの状態００に対応するパ
ス・メトリックＳ００(old)と状態８０に対応するパス
・メトリックＳ８０(old)とを用いて、式（１）と式
（２）とのいずれか小さい方を選択して求め、また、パ
ス・メトリックＳ０１(new)についても、前の周期Ｔの
状態００に対応するパス・メトリックＳ００(old)と状
態８０に対応するパス・メトリックＳ８０(old)とを用
いて、式（３）と式（４）とのいずれか小さい方を選択
して求める。
【０００８】
【数１】 Ｓ００(new)ａ＝Ｓ００(old)＋ＢＭ００−００……（１）
【０００９】
【数２】 Ｓ００(new)ｂ＝Ｓ８０(old)＋ＢＭ８０−００……（２）
【００１０】
【数３】 Ｓ０１(new)ａ＝Ｓ８０(old)＋ＢＭ８０−０１……（３）
【００１１】
【数４】 Ｓ０１(new)ｂ＝Ｓ００(old)＋ＢＭ００−０１……（４）
【００１２】したがって、パス・メトリックＳ００(ol
d)とパス・メトリックＳ８０(old)とを、図１０（３）
及び（４）に示すように、パス・メトリック・メモリ３
ａ及び３ｂのダブル・バッファ構造の読み出し側の面か
ら読み出している。そして、ＡＣＳ演算回路２ａ及び２
ｂにおける計算により得られたパス・メトリックＳ００
(new)及びパス・メトリックＳ０１(new)は、図１０
（７）に示すように、パス・メトリック・メモリ３ａの
ダブル・バッファ構造の書き込み側の面に書き込まれ
る。
d)とパス・メトリックＳ８０(old)とを、図１０（３）
及び（４）に示すように、パス・メトリック・メモリ３
ａ及び３ｂのダブル・バッファ構造の読み出し側の面か
ら読み出している。そして、ＡＣＳ演算回路２ａ及び２
ｂにおける計算により得られたパス・メトリックＳ００
(new)及びパス・メトリックＳ０１(new)は、図１０
（７）に示すように、パス・メトリック・メモリ３ａの
ダブル・バッファ構造の書き込み側の面に書き込まれ
る。
【００１３】次に、第２のタイムスロットでは、ＡＣＳ
演算回路２ａ及び２ｂにおいて、現在の周期Ｔの新たな
状態０２に対応するパス・メトリックＳ０２(new)及び
現在の周期Ｔの新たな状態０３に対応するパス・メトリ
ックＳ０３(new)を求める必要がある。パス・メトリッ
クＳ０２(new)は、前の周期Ｔの状態０１に対応するパ
ス・メトリックＳ０１(old)と状態８１に対応するパス
・メトリックＳ８１(old)とを用いて、式（５）と式
（６）とのいずれか小さい方を選択して求め、また、パ
ス・メトリックＳ０３(new)についても、前の周期Ｔの
状態０１に対応するパス・メトリックＳ０１(old)と状
態８１に対応するパス・メトリックＳ８１(old)とを用
いて、式（７）と式（８）とのいずれか小さい方を選択
して求める。
演算回路２ａ及び２ｂにおいて、現在の周期Ｔの新たな
状態０２に対応するパス・メトリックＳ０２(new)及び
現在の周期Ｔの新たな状態０３に対応するパス・メトリ
ックＳ０３(new)を求める必要がある。パス・メトリッ
クＳ０２(new)は、前の周期Ｔの状態０１に対応するパ
ス・メトリックＳ０１(old)と状態８１に対応するパス
・メトリックＳ８１(old)とを用いて、式（５）と式
（６）とのいずれか小さい方を選択して求め、また、パ
ス・メトリックＳ０３(new)についても、前の周期Ｔの
状態０１に対応するパス・メトリックＳ０１(old)と状
態８１に対応するパス・メトリックＳ８１(old)とを用
いて、式（７）と式（８）とのいずれか小さい方を選択
して求める。
【００１４】
【数５】 Ｓ０２(new)ａ＝Ｓ０１(old)＋ＢＭ０１−０２……（５）
【００１５】
【数６】 Ｓ０２(new)ｂ＝Ｓ８１(old)＋ＢＭ８１−０２……（６）
【００１６】
【数７】 Ｓ０３(new)ａ＝Ｓ８１(old)＋ＢＭ８１−０３……（７）
【００１７】
【数８】 Ｓ０３(new)ｂ＝Ｓ０１(old)＋ＢＭ０１−０３……（８）
【００１８】したがって、パス・メトリックＳ０１(ol
d)とパス・メトリックＳ８１(old)とを、図１０（３）
及び（４）に示すように、パス・メトリック・メモリ３
ａ及び３ｂのダブル・バッファ構造の読み出し側の面か
ら読み出している。そして、ＡＣＳ演算回路２ａ及び２
ｂにおける計算により得られたパス・メトリックＳ０２
(new)及びパス・メトリックＳ０３(new)は、図１０
（７）に示すように、パス・メトリック・メモリ３ａの
ダブル・バッファ構造の書き込み側の面に書き込まれ
る。
d)とパス・メトリックＳ８１(old)とを、図１０（３）
及び（４）に示すように、パス・メトリック・メモリ３
ａ及び３ｂのダブル・バッファ構造の読み出し側の面か
ら読み出している。そして、ＡＣＳ演算回路２ａ及び２
ｂにおける計算により得られたパス・メトリックＳ０２
(new)及びパス・メトリックＳ０３(new)は、図１０
（７）に示すように、パス・メトリック・メモリ３ａの
ダブル・バッファ構造の書き込み側の面に書き込まれ
る。
【００１９】以上説明した処理を実現するために、ＡＣ
Ｓ演算回路２ａ及び２ｂにおける２回の処理の間連続し
て、即ち、周期Ｔ／１２８のタイムスロットの第１及び
第２のタイムスロットの間（周期Ｔ／６４）に、パス・
メトリック・メモリ３ａのダブル・バッファ構造の読み
出し側の面からパス・メトリックＳ００(old)とパス・
メトリックＳ０１(old)とが同時に読み出されると共
に、パス・メトリック・メモリ３ｂのダブル・バッファ
構造の読み出し側の面からパス・メトリックＳ８０(ol
d)とパス・メトリックＳ８１(old)とが同時に読み出さ
れる。一方、パス・メトリック・メモリ３ａのダブル・
バッファ構造の書き込み側の面は、図１０（５）に示す
ように、周期Ｔの前半部分の周期Ｔ／２の間だけ書き込
み状態となり、図１０（７）に示すように、ＡＣＳ演算
回路２ａ及び２ｂにおける計算により得られたパス・メ
トリックＳｘｘ(new)が２個ずつ６４回、即ち、下位状
態（００〜７Ｆ）に対応する１２８個のパス・メトリッ
クＳ００(new)〜Ｓ７Ｆ(new)が書き込まれる。同様に、
パス・メトリック・メモリ３ｂのダブル・バッファ構造
の書き込み側の面は、図１０（６）に示すように、周期
Ｔの後半部分の周期Ｔ／２の間だけ書き込み状態とな
り、図１０（８）に示すように、ＡＣＳ演算回路２ａ及
び２ｂにおける計算により得られたパス・メトリックＳ
ｘｘ(new)が２個ずつ６４回、即ち、上位状態（８０〜
ＦＦ）に対応する１２８個のパス・メトリックＳ８０(n
ew)〜ＳＦＦ(new)が書き込まれる。なお、第３のタイム
スロット以降のパス・メトリック・メモリ３ａ及び３ｂ
に対するアクセスについては、上記した第１及び第２の
タイムスロットにおけるそれと略同様であるので、その
説明を省略する。
Ｓ演算回路２ａ及び２ｂにおける２回の処理の間連続し
て、即ち、周期Ｔ／１２８のタイムスロットの第１及び
第２のタイムスロットの間（周期Ｔ／６４）に、パス・
メトリック・メモリ３ａのダブル・バッファ構造の読み
出し側の面からパス・メトリックＳ００(old)とパス・
メトリックＳ０１(old)とが同時に読み出されると共
に、パス・メトリック・メモリ３ｂのダブル・バッファ
構造の読み出し側の面からパス・メトリックＳ８０(ol
d)とパス・メトリックＳ８１(old)とが同時に読み出さ
れる。一方、パス・メトリック・メモリ３ａのダブル・
バッファ構造の書き込み側の面は、図１０（５）に示す
ように、周期Ｔの前半部分の周期Ｔ／２の間だけ書き込
み状態となり、図１０（７）に示すように、ＡＣＳ演算
回路２ａ及び２ｂにおける計算により得られたパス・メ
トリックＳｘｘ(new)が２個ずつ６４回、即ち、下位状
態（００〜７Ｆ）に対応する１２８個のパス・メトリッ
クＳ００(new)〜Ｓ７Ｆ(new)が書き込まれる。同様に、
パス・メトリック・メモリ３ｂのダブル・バッファ構造
の書き込み側の面は、図１０（６）に示すように、周期
Ｔの後半部分の周期Ｔ／２の間だけ書き込み状態とな
り、図１０（８）に示すように、ＡＣＳ演算回路２ａ及
び２ｂにおける計算により得られたパス・メトリックＳ
ｘｘ(new)が２個ずつ６４回、即ち、上位状態（８０〜
ＦＦ）に対応する１２８個のパス・メトリックＳ８０(n
ew)〜ＳＦＦ(new)が書き込まれる。なお、第３のタイム
スロット以降のパス・メトリック・メモリ３ａ及び３ｂ
に対するアクセスについては、上記した第１及び第２の
タイムスロットにおけるそれと略同様であるので、その
説明を省略する。
【００２０】このような構成によれば、ＡＣＳ演算回路
２ａ及び２ｂにおいて２５６状態分の処理が行われる周
期Ｔの間に、パス・メトリック・メモリ３ａ及び３ｂの
それぞれの読み出し側の面からのパス・メトリックＳｘ
ｘ(old)の読み出しが６４回行われ、パス・メトリック
・メモリ３ａ及び３ｂのそれぞれの書き込み側の面への
パス・メトリックＳｘｘ(new)の書き込みが６４回行わ
れるので、合計（６４×２＋６４×２＝２５６）回のパ
ス・メトリック・メモリ３ａ及び３ｂに対するアクセス
が行われることになる。
２ａ及び２ｂにおいて２５６状態分の処理が行われる周
期Ｔの間に、パス・メトリック・メモリ３ａ及び３ｂの
それぞれの読み出し側の面からのパス・メトリックＳｘ
ｘ(old)の読み出しが６４回行われ、パス・メトリック
・メモリ３ａ及び３ｂのそれぞれの書き込み側の面への
パス・メトリックＳｘｘ(new)の書き込みが６４回行わ
れるので、合計（６４×２＋６４×２＝２５６）回のパ
ス・メトリック・メモリ３ａ及び３ｂに対するアクセス
が行われることになる。
【００２１】
【発明が解決しようとする課題】ところで、上記した従
来のビタビ復号器においては、ＡＣＳ演算回路２ａ及び
２ｂは、周期Ｔの間にそれぞれ偶数１２８状態及び奇数
１２８状態についてパス・メトリックＳｘｘ(new)を求
めているため、動作周波数として周波数１２８／Ｔが必
要となると共に、図１０（７）及び（８）に示すよう
に、周期Ｔ／１２８の間にパス・メトリック・メモリ３
ａ及び３ｂへパス・メトリックＳｘｘ(new)を書き込む
必要があるため、パス・メトリック・メモリ３ａ及び３
ｂも動作周波数１２８／Ｔに対応した高速なアクセス速
度を有するものが必要である。したがって、ＡＣＳ演算
回路２ａ及び２ｂにおける計算等の処理を高速化するた
めには、高価な部品が必要となってしまう。そこで、Ａ
ＣＳ演算回路を全部で４個設けて周期Ｔの間にそれぞれ
６４状態についてパス・メトリックＳｘｘ(new)を求め
る（例えば、第１のタイムスロット（周期Ｔ／６４）で
４個のパス・メトリックＳ００(new)〜Ｓ０３(new)を求
める）ように構成することにより、動作周波数を周波数
６４／Ｔとし、パス・メトリック・メモリ３ａ及び３ｂ
も動作周波数６４／Ｔに対応した低速なアクセス速度を
有するものを採用することが考えられる。しかし、上記
従来の技術においては、パス・メトリック・メモリ３ａ
に下位状態（００〜７Ｆ）に対応するパス・メトリック
Ｓ００〜Ｓ７Ｆが記憶され、パス・メトリック・メモリ
３ｂに上位状態（８０〜ＦＦ）に対応するパス・メトリ
ックＳ８０〜ＳＦＦが記憶されるように構成されている
ので、例えば、第１のタイムスロットで求められた４個
のパス・メトリックＳ００(new)〜Ｓ０３(new)は、図１
０（７）に示す場合と同様に、第１及び第２のタイムス
ロットに分けてパス・メトリック・メモリ３ａに書き込
むしかなく、高速化を図ることはできなくなってしま
う。
来のビタビ復号器においては、ＡＣＳ演算回路２ａ及び
２ｂは、周期Ｔの間にそれぞれ偶数１２８状態及び奇数
１２８状態についてパス・メトリックＳｘｘ(new)を求
めているため、動作周波数として周波数１２８／Ｔが必
要となると共に、図１０（７）及び（８）に示すよう
に、周期Ｔ／１２８の間にパス・メトリック・メモリ３
ａ及び３ｂへパス・メトリックＳｘｘ(new)を書き込む
必要があるため、パス・メトリック・メモリ３ａ及び３
ｂも動作周波数１２８／Ｔに対応した高速なアクセス速
度を有するものが必要である。したがって、ＡＣＳ演算
回路２ａ及び２ｂにおける計算等の処理を高速化するた
めには、高価な部品が必要となってしまう。そこで、Ａ
ＣＳ演算回路を全部で４個設けて周期Ｔの間にそれぞれ
６４状態についてパス・メトリックＳｘｘ(new)を求め
る（例えば、第１のタイムスロット（周期Ｔ／６４）で
４個のパス・メトリックＳ００(new)〜Ｓ０３(new)を求
める）ように構成することにより、動作周波数を周波数
６４／Ｔとし、パス・メトリック・メモリ３ａ及び３ｂ
も動作周波数６４／Ｔに対応した低速なアクセス速度を
有するものを採用することが考えられる。しかし、上記
従来の技術においては、パス・メトリック・メモリ３ａ
に下位状態（００〜７Ｆ）に対応するパス・メトリック
Ｓ００〜Ｓ７Ｆが記憶され、パス・メトリック・メモリ
３ｂに上位状態（８０〜ＦＦ）に対応するパス・メトリ
ックＳ８０〜ＳＦＦが記憶されるように構成されている
ので、例えば、第１のタイムスロットで求められた４個
のパス・メトリックＳ００(new)〜Ｓ０３(new)は、図１
０（７）に示す場合と同様に、第１及び第２のタイムス
ロットに分けてパス・メトリック・メモリ３ａに書き込
むしかなく、高速化を図ることはできなくなってしま
う。
【００２２】この発明は、上述の事情に鑑みてなされた
もので、安価な構成でビタビ復号処理の高速化を図るこ
とができるビタビ復号方法、ビタビ復号器及びビタビ復
号プログラムを記憶した記憶媒体を提供することを目的
としている。
もので、安価な構成でビタビ復号処理の高速化を図るこ
とができるビタビ復号方法、ビタビ復号器及びビタビ復
号プログラムを記憶した記憶媒体を提供することを目的
としている。
【００２３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、復号データの更新周期毎に
供給される受信データの系列に基づいて計算された２つ
の状態遷移に対応するブランチ・メトリックと、前の周
期の２つの状態に対応するパス・メトリックとに基づい
て、現在の周期の状態に対応するパス・メトリックを求
めるＡＣＳ演算を行うビタビ復号方法に係り、上記ＡＣ
Ｓ演算の同時並行処理の演算数に応じた上記前の周期の
状態に対応するパス・メトリックをパス・メトリック・
メモリから一度に読み出す第１のステップと、上記ＡＣ
Ｓ演算を同時並行処理する第２のステップと、上記ＡＣ
Ｓ演算の結果を上記パス・メトリック・メモリに一度に
書き込む第３のステップとを有し、上記第１及び第３の
ステップでは、読み出し又は書き込みのアクセスに必要
なパス・メトリック・メモリを同時に選択することを特
徴としている。
に、請求項１記載の発明は、復号データの更新周期毎に
供給される受信データの系列に基づいて計算された２つ
の状態遷移に対応するブランチ・メトリックと、前の周
期の２つの状態に対応するパス・メトリックとに基づい
て、現在の周期の状態に対応するパス・メトリックを求
めるＡＣＳ演算を行うビタビ復号方法に係り、上記ＡＣ
Ｓ演算の同時並行処理の演算数に応じた上記前の周期の
状態に対応するパス・メトリックをパス・メトリック・
メモリから一度に読み出す第１のステップと、上記ＡＣ
Ｓ演算を同時並行処理する第２のステップと、上記ＡＣ
Ｓ演算の結果を上記パス・メトリック・メモリに一度に
書き込む第３のステップとを有し、上記第１及び第３の
ステップでは、読み出し又は書き込みのアクセスに必要
なパス・メトリック・メモリを同時に選択することを特
徴としている。
【００２４】請求項２記載の発明に係るビタビ復号方法
は、複数個の記憶媒体又は記憶領域からなり、復号デー
タの更新周期の前の周期の状態に対応するパス・メトリ
ックと現在の周期の状態に対応するパス・メトリックと
が記憶されるパス・メトリック・メモリを備え、上記複
数個の記憶媒体又は記憶領域のいくつかを組み合わせて
選択して上記前の周期の２つの状態に対応するパス・メ
トリックを上記パス・メトリック・メモリから複数組読
み出す第１のステップと、上記更新周期毎に供給される
受信データの系列に基づいて計算された２つの状態遷移
に対応する複数個のブランチ・メトリックと、上記前の
周期の２つの状態に対応する複数組のパス・メトリック
とに基づいて、現在の周期の状態に対応する複数個のパ
ス・メトリックを求めるＡＣＳ演算を同時に行う第２の
ステップと、上記ＡＣＳ演算の結果を書き込むべき上記
第１のステップの組み合わせと異なる組み合わせで上記
複数個の記憶媒体又は記憶領域のいくつかを選択して上
記現在の周期の状態に対応する複数個のパス・メトリッ
クを書き込む第３のステップとを有することを特徴とし
ている。
は、複数個の記憶媒体又は記憶領域からなり、復号デー
タの更新周期の前の周期の状態に対応するパス・メトリ
ックと現在の周期の状態に対応するパス・メトリックと
が記憶されるパス・メトリック・メモリを備え、上記複
数個の記憶媒体又は記憶領域のいくつかを組み合わせて
選択して上記前の周期の２つの状態に対応するパス・メ
トリックを上記パス・メトリック・メモリから複数組読
み出す第１のステップと、上記更新周期毎に供給される
受信データの系列に基づいて計算された２つの状態遷移
に対応する複数個のブランチ・メトリックと、上記前の
周期の２つの状態に対応する複数組のパス・メトリック
とに基づいて、現在の周期の状態に対応する複数個のパ
ス・メトリックを求めるＡＣＳ演算を同時に行う第２の
ステップと、上記ＡＣＳ演算の結果を書き込むべき上記
第１のステップの組み合わせと異なる組み合わせで上記
複数個の記憶媒体又は記憶領域のいくつかを選択して上
記現在の周期の状態に対応する複数個のパス・メトリッ
クを書き込む第３のステップとを有することを特徴とし
ている。
【００２５】請求項３記載の発明に係るビタビ復号方法
は、復号データの更新周期の前の周期の下位状態に対応
するパス・メトリックと現在の周期の下位状態に対応す
るパス・メトリックとが記憶される第１及び第２のパス
・メトリック・メモリと、上記更新周期の前の周期の上
位状態に対応するパス・メトリックと現在の周期の上位
状態に対応するパス・メトリックとが記憶される第３及
び第４のパス・メトリック・メモリとを備え、上記第１
及び第３のパス・メトリック・メモリ又は上記第２及び
第４のパス・メトリック・メモリから上記前の周期の隣
接する複数の下位状態に対応する複数個のパス・メトリ
ックと上記前の周期の隣接する複数の上位状態に対応す
る複数個のパス・メトリックとを読み出す第１のステッ
プと、上記更新周期毎に供給される受信データの系列に
基づいて計算された２つの状態遷移に対応する複数個の
ブランチ・メトリックと、読み出された上記前の周期の
隣接する複数の下位状態に対応する複数個のパス・メト
リック及び上記前の周期の隣接する複数の上位状態に対
応する複数個のパス・メトリックとに基づいて、現在の
周期の状態に対応する複数個のパス・メトリックを求め
るＡＣＳ演算を同時に行う第２のステップと、上記第１
及び第２のパス・メトリック・メモリ又は上記第３及び
第４のパス・メトリック・メモリに上記現在の周期の状
態に対応する複数個のパス・メトリックを書き込む第３
のステップとを有することを特徴としている。
は、復号データの更新周期の前の周期の下位状態に対応
するパス・メトリックと現在の周期の下位状態に対応す
るパス・メトリックとが記憶される第１及び第２のパス
・メトリック・メモリと、上記更新周期の前の周期の上
位状態に対応するパス・メトリックと現在の周期の上位
状態に対応するパス・メトリックとが記憶される第３及
び第４のパス・メトリック・メモリとを備え、上記第１
及び第３のパス・メトリック・メモリ又は上記第２及び
第４のパス・メトリック・メモリから上記前の周期の隣
接する複数の下位状態に対応する複数個のパス・メトリ
ックと上記前の周期の隣接する複数の上位状態に対応す
る複数個のパス・メトリックとを読み出す第１のステッ
プと、上記更新周期毎に供給される受信データの系列に
基づいて計算された２つの状態遷移に対応する複数個の
ブランチ・メトリックと、読み出された上記前の周期の
隣接する複数の下位状態に対応する複数個のパス・メト
リック及び上記前の周期の隣接する複数の上位状態に対
応する複数個のパス・メトリックとに基づいて、現在の
周期の状態に対応する複数個のパス・メトリックを求め
るＡＣＳ演算を同時に行う第２のステップと、上記第１
及び第２のパス・メトリック・メモリ又は上記第３及び
第４のパス・メトリック・メモリに上記現在の周期の状
態に対応する複数個のパス・メトリックを書き込む第３
のステップとを有することを特徴としている。
【００２６】請求項４記載の発明は、請求項１乃至３の
いずれか１に記載のビタビ復号方法に係り、上記第２の
ステップでは、上記第１のステップで読み出されたパス
・メトリックの個数の合計と同数個の現在の周期の状態
に対応するパス・メトリックを求めることを特徴として
いる。
いずれか１に記載のビタビ復号方法に係り、上記第２の
ステップでは、上記第１のステップで読み出されたパス
・メトリックの個数の合計と同数個の現在の周期の状態
に対応するパス・メトリックを求めることを特徴として
いる。
【００２７】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載のビタビ復号方法に係り、上記第１乃
至第３のステップは、１回のタイムスロット内に行うこ
とを特徴としている。
いずれか１に記載のビタビ復号方法に係り、上記第１乃
至第３のステップは、１回のタイムスロット内に行うこ
とを特徴としている。
【００２８】請求項６記載の発明に係るビタビ復号器
は、復号データの更新周期の前の周期の状態に対応する
パス・メトリックと現在の周期の状態に対応するパス・
メトリックとが記憶されるパス・メトリック・メモリ
と、上記更新周期毎に供給される受信データの系列に基
づいて計算された２つの状態遷移に対応する複数個のブ
ランチ・メトリックと、上記パス・メトリック・メモリ
から読み出された前の周期の２つの状態に対応する複数
組のパス・メトリックとに基づいて、現在の周期の状態
に対応する複数個のパス・メトリックを求めるＡＣＳ演
算を同時に行う複数個のＡＣＳ演算回路と、上記ＡＣＳ
演算回路の個数に応じて、複数個のパス・メトリックを
読み出すため又は書き込むために、上記パス・メトリッ
ク・メモリを一度にアクセスするメモリ制御回路とを備
えてなることを特徴としている。
は、復号データの更新周期の前の周期の状態に対応する
パス・メトリックと現在の周期の状態に対応するパス・
メトリックとが記憶されるパス・メトリック・メモリ
と、上記更新周期毎に供給される受信データの系列に基
づいて計算された２つの状態遷移に対応する複数個のブ
ランチ・メトリックと、上記パス・メトリック・メモリ
から読み出された前の周期の２つの状態に対応する複数
組のパス・メトリックとに基づいて、現在の周期の状態
に対応する複数個のパス・メトリックを求めるＡＣＳ演
算を同時に行う複数個のＡＣＳ演算回路と、上記ＡＣＳ
演算回路の個数に応じて、複数個のパス・メトリックを
読み出すため又は書き込むために、上記パス・メトリッ
ク・メモリを一度にアクセスするメモリ制御回路とを備
えてなることを特徴としている。
【００２９】請求項７記載の発明に係るビタビ復号器
は、複数個の記憶媒体又は記憶領域からなり、復号デー
タの更新周期の前の周期の状態に対応するパス・メトリ
ックと現在の周期の状態に対応するパス・メトリックと
が記憶されるパス・メトリック・メモリと、上記更新周
期毎に供給される受信データの系列に基づいて計算され
た２つの状態遷移に対応する複数個のブランチ・メトリ
ックと、上記パス・メトリック・メモリから読み出され
た前の周期の２つの状態に対応する複数組のパス・メト
リックとに基づいて、現在の周期の状態に対応する複数
個のパス・メトリックを求めるＡＣＳ演算を同時に行う
複数個のＡＣＳ演算回路と、上記複数個の記憶媒体又は
記憶領域のいくつかを組み合わせて選択して上記前の周
期の２つの状態に対応するパス・メトリックを上記パス
・メトリック・メモリから複数組読み出すと共に、上記
ＡＣＳ演算の結果を書き込むべき読み出し時と異なる組
み合わせで上記複数個の記憶媒体又は記憶領域のいくつ
かを選択して上記現在の周期の状態に対応する複数個の
パス・メトリックを書き込むメモリ制御回路とを備えて
なることを特徴としている。
は、複数個の記憶媒体又は記憶領域からなり、復号デー
タの更新周期の前の周期の状態に対応するパス・メトリ
ックと現在の周期の状態に対応するパス・メトリックと
が記憶されるパス・メトリック・メモリと、上記更新周
期毎に供給される受信データの系列に基づいて計算され
た２つの状態遷移に対応する複数個のブランチ・メトリ
ックと、上記パス・メトリック・メモリから読み出され
た前の周期の２つの状態に対応する複数組のパス・メト
リックとに基づいて、現在の周期の状態に対応する複数
個のパス・メトリックを求めるＡＣＳ演算を同時に行う
複数個のＡＣＳ演算回路と、上記複数個の記憶媒体又は
記憶領域のいくつかを組み合わせて選択して上記前の周
期の２つの状態に対応するパス・メトリックを上記パス
・メトリック・メモリから複数組読み出すと共に、上記
ＡＣＳ演算の結果を書き込むべき読み出し時と異なる組
み合わせで上記複数個の記憶媒体又は記憶領域のいくつ
かを選択して上記現在の周期の状態に対応する複数個の
パス・メトリックを書き込むメモリ制御回路とを備えて
なることを特徴としている。
【００３０】また、請求項８記載の発明に係るビタビ復
号器は、復号データの更新周期の前の周期の下位状態に
対応するパス・メトリックと現在の周期の下位状態に対
応するパス・メトリックとが記憶される第１及び第２の
パス・メトリック・メモリと、上記更新周期の前の周期
の上位状態に対応するパス・メトリックと現在の周期の
上位状態に対応するパス・メトリックとが記憶される第
３及び第４のパス・メトリック・メモリと、上記更新周
期毎に供給される受信データの系列に基づいて計算され
た２つの状態遷移に対応する複数個のブランチ・メトリ
ックと、読み出された上記前の周期の隣接する複数の下
位状態に対応する複数個のパス・メトリック及び上記前
の周期の隣接する複数の上位状態に対応する複数個のパ
ス・メトリックとに基づいて、現在の周期の状態に対応
する複数個のパス・メトリックを求めるＡＣＳ演算を同
時に行う複数個のＡＣＳ演算回路と、上記第１及び第３
のパス・メトリック・メモリ又は上記第２及び第４のパ
ス・メトリック・メモリから上記前の周期の隣接する複
数の下位状態に対応する複数個のパス・メトリックと上
記前の周期の隣接する複数の上位状態に対応する複数個
のパス・メトリックとを読み出すと共に、上記第１及び
第２のパス・メトリック・メモリ又は上記第３及び第４
のパス・メトリック・メモリに上記現在の周期の状態に
対応する複数個のパス・メトリックを書き込むメモリ制
御回路とを備えてなることを特徴としている。
号器は、復号データの更新周期の前の周期の下位状態に
対応するパス・メトリックと現在の周期の下位状態に対
応するパス・メトリックとが記憶される第１及び第２の
パス・メトリック・メモリと、上記更新周期の前の周期
の上位状態に対応するパス・メトリックと現在の周期の
上位状態に対応するパス・メトリックとが記憶される第
３及び第４のパス・メトリック・メモリと、上記更新周
期毎に供給される受信データの系列に基づいて計算され
た２つの状態遷移に対応する複数個のブランチ・メトリ
ックと、読み出された上記前の周期の隣接する複数の下
位状態に対応する複数個のパス・メトリック及び上記前
の周期の隣接する複数の上位状態に対応する複数個のパ
ス・メトリックとに基づいて、現在の周期の状態に対応
する複数個のパス・メトリックを求めるＡＣＳ演算を同
時に行う複数個のＡＣＳ演算回路と、上記第１及び第３
のパス・メトリック・メモリ又は上記第２及び第４のパ
ス・メトリック・メモリから上記前の周期の隣接する複
数の下位状態に対応する複数個のパス・メトリックと上
記前の周期の隣接する複数の上位状態に対応する複数個
のパス・メトリックとを読み出すと共に、上記第１及び
第２のパス・メトリック・メモリ又は上記第３及び第４
のパス・メトリック・メモリに上記現在の周期の状態に
対応する複数個のパス・メトリックを書き込むメモリ制
御回路とを備えてなることを特徴としている。
【００３１】請求項９記載の発明は、請求項６乃至８の
いずれか１に記載のビタビ復号器に係り、上記複数個の
ＡＣＳ演算回路は、上記メモリ制御回路により読み出さ
れたパス・メトリックの個数の合計と同数設けられてい
ることを特徴としている。
いずれか１に記載のビタビ復号器に係り、上記複数個の
ＡＣＳ演算回路は、上記メモリ制御回路により読み出さ
れたパス・メトリックの個数の合計と同数設けられてい
ることを特徴としている。
【００３２】請求項１０記載の発明は、請求項６乃至９
のいずれか１に記載のビタビ復号器に係り、上記複数個
のＡＣＳ演算回路及び上記メモリ制御回路は、１回のタ
イムスロット内に処理を行うことを特徴としている。
のいずれか１に記載のビタビ復号器に係り、上記複数個
のＡＣＳ演算回路及び上記メモリ制御回路は、１回のタ
イムスロット内に処理を行うことを特徴としている。
【００３３】請求項１１記載の発明に係る記憶媒体は、
コンピュータに請求項１乃至１０のいずれか１に記載の
機能を実現させるためのビタビ復号プログラムが記憶さ
れていることを特徴としている。
コンピュータに請求項１乃至１０のいずれか１に記載の
機能を実現させるためのビタビ復号プログラムが記憶さ
れていることを特徴としている。
【００３４】
【作用】この発明の構成によれば、安価な構成でビタビ
復号処理の高速化を図ることができる。
復号処理の高速化を図ることができる。
【００３５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 図１はこの発明の第１の実施例であるビタビ復号器の要
部の電気的構成を示すブロック図である。この例のビタ
ビ復号器は、拘束長Ｋが９であり、符号化率Ｒが１／２
である場合の例であり、ブランチ・メトリック演算回路
１１と、ＡＣＳ演算回路１２１〜１２４と、パス・メト
リック・メモリ１３１〜１３４と、メモリ制御回路１４
と、セレクタ１５１及び１５２と、制御回路１６と、ト
レースバック演算回路１７とから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 図１はこの発明の第１の実施例であるビタビ復号器の要
部の電気的構成を示すブロック図である。この例のビタ
ビ復号器は、拘束長Ｋが９であり、符号化率Ｒが１／２
である場合の例であり、ブランチ・メトリック演算回路
１１と、ＡＣＳ演算回路１２１〜１２４と、パス・メト
リック・メモリ１３１〜１３４と、メモリ制御回路１４
と、セレクタ１５１及び１５２と、制御回路１６と、ト
レースバック演算回路１７とから概略構成されている。
【００３６】ブランチ・メトリック演算回路１１は、周
期Ｔ毎に供給される受信信号系列と、各状態毎に受信さ
れることが予想される符号化系列が期待値として予め格
納されているブランチ・メトリック相関レジスタ（図示
略）とを用いて、２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙを計算する。ＡＣＳ演算回路
１２１〜１２４は、生き残りパスを各状態毎に判定する
ために、合計２５６状態分をそれぞれ６４状態につい
て、時分割処理により周期Ｔ／６４毎に、パス・メトリ
ック・メモリ１３１〜１３４から読み出されメモリ制御
回路１４を経て供給された前の周期Ｔの２つの状態に対
応するパス・メトリックＳｘｘ(old)（データ長は例え
ば、１状態当たり１２〜１６ビットとする）に、ブラン
チ・メトリック演算回路１１において新たに計算された
２つの状態遷移に対応するブランチ・メトリックＢＭ
ｘｘ−ｙｙをそれぞれ加算し、２つの加算結果を比較
し、比較結果に基づいて２つのパスの一方を選択した
後、選択したパスに対応する加算結果を現在の周期Ｔの
新たな状態に対応するパス・メトリックＳｘｘ(new)
（データ長は例えば、１状態当たり１２〜１６ビットと
する）としてメモリ制御回路１４を経てパス・メトリッ
ク・メモリ１３１〜１３４に記憶すると共に、トレース
バック演算回路１７に供給し、また、パス選択情報を生
成してトレースバック演算回路１７に供給する。
期Ｔ毎に供給される受信信号系列と、各状態毎に受信さ
れることが予想される符号化系列が期待値として予め格
納されているブランチ・メトリック相関レジスタ（図示
略）とを用いて、２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙを計算する。ＡＣＳ演算回路
１２１〜１２４は、生き残りパスを各状態毎に判定する
ために、合計２５６状態分をそれぞれ６４状態につい
て、時分割処理により周期Ｔ／６４毎に、パス・メトリ
ック・メモリ１３１〜１３４から読み出されメモリ制御
回路１４を経て供給された前の周期Ｔの２つの状態に対
応するパス・メトリックＳｘｘ(old)（データ長は例え
ば、１状態当たり１２〜１６ビットとする）に、ブラン
チ・メトリック演算回路１１において新たに計算された
２つの状態遷移に対応するブランチ・メトリックＢＭ
ｘｘ−ｙｙをそれぞれ加算し、２つの加算結果を比較
し、比較結果に基づいて２つのパスの一方を選択した
後、選択したパスに対応する加算結果を現在の周期Ｔの
新たな状態に対応するパス・メトリックＳｘｘ(new)
（データ長は例えば、１状態当たり１２〜１６ビットと
する）としてメモリ制御回路１４を経てパス・メトリッ
ク・メモリ１３１〜１３４に記憶すると共に、トレース
バック演算回路１７に供給し、また、パス選択情報を生
成してトレースバック演算回路１７に供給する。
【００３７】パス・メトリック・メモリ１３１〜１３４
は、同一の記憶容量を有するＲＡＭからなり、１アドレ
ス当たり、６４状態に対応するパス・メトリックが１記
憶単位として、状態（００，０１，０４，０５，……，
７Ｃ，７Ｄ）に対応するパス・メトリック（Ｓ００，Ｓ
０１，Ｓ０４，Ｓ０５，……，Ｓ７Ｃ，Ｓ７Ｄ）と、状
態（０２，０３，０６，０７，……，７Ｅ，７Ｆ）に対
応するパス・メトリック（Ｓ０２，Ｓ０３，Ｓ０６，Ｓ
０７，……，Ｓ７Ｅ，Ｓ７Ｆ）と、状態（８０，８１，
８４，８５，……，ＦＣ，ＦＤ）に対応するパス・メト
リック（Ｓ８０，Ｓ８１，Ｓ８４，Ｓ８５，……，ＳＦ
Ｃ，ＳＦＤ）と、状態（８２，８３，８６，８７，…
…，ＦＥ，ＦＦ）に対応するパス・メトリック（Ｓ８
２，Ｓ８３，Ｓ８６，Ｓ８７，……，ＳＦＥ，ＳＦＦ）
とに分けて記憶される。要するに、パス・メトリック・
メモリ１３１及び１３２には、下位状態（００〜７Ｆ）
における隣接する２つの状態に対応する２個のパス・メ
トリックが交互に記憶され、パス・メトリック・メモリ
１３３及び１３４には、上位状態（８０〜ＦＦ）におけ
る隣接する２つの状態に対応する２個のパス・メトリッ
クが交互に記憶される。なお、パス・メトリック・メモ
リ１３１〜１３４は、前の周期Ｔの状態に対応するパス
・メトリックＳｘｘ(old)と現在の周期Ｔの新たな状態
に対応するパス・メトリックＳｘｘ(new)とを別々に記
憶する必要があるため、周期Ｔ毎に読み出し側の面と書
き込み側の面とが切り替わるダブル・バッファ構造とな
っている。
は、同一の記憶容量を有するＲＡＭからなり、１アドレ
ス当たり、６４状態に対応するパス・メトリックが１記
憶単位として、状態（００，０１，０４，０５，……，
７Ｃ，７Ｄ）に対応するパス・メトリック（Ｓ００，Ｓ
０１，Ｓ０４，Ｓ０５，……，Ｓ７Ｃ，Ｓ７Ｄ）と、状
態（０２，０３，０６，０７，……，７Ｅ，７Ｆ）に対
応するパス・メトリック（Ｓ０２，Ｓ０３，Ｓ０６，Ｓ
０７，……，Ｓ７Ｅ，Ｓ７Ｆ）と、状態（８０，８１，
８４，８５，……，ＦＣ，ＦＤ）に対応するパス・メト
リック（Ｓ８０，Ｓ８１，Ｓ８４，Ｓ８５，……，ＳＦ
Ｃ，ＳＦＤ）と、状態（８２，８３，８６，８７，…
…，ＦＥ，ＦＦ）に対応するパス・メトリック（Ｓ８
２，Ｓ８３，Ｓ８６，Ｓ８７，……，ＳＦＥ，ＳＦＦ）
とに分けて記憶される。要するに、パス・メトリック・
メモリ１３１及び１３２には、下位状態（００〜７Ｆ）
における隣接する２つの状態に対応する２個のパス・メ
トリックが交互に記憶され、パス・メトリック・メモリ
１３３及び１３４には、上位状態（８０〜ＦＦ）におけ
る隣接する２つの状態に対応する２個のパス・メトリッ
クが交互に記憶される。なお、パス・メトリック・メモ
リ１３１〜１３４は、前の周期Ｔの状態に対応するパス
・メトリックＳｘｘ(old)と現在の周期Ｔの新たな状態
に対応するパス・メトリックＳｘｘ(new)とを別々に記
憶する必要があるため、周期Ｔ毎に読み出し側の面と書
き込み側の面とが切り替わるダブル・バッファ構造とな
っている。
【００３８】メモリ制御回路１４は、パス・メトリック
・メモリ１３１〜１３４から読み出されたパス・メトリ
ックＳｘｘ(old)のＡＣＳ演算回路１２１〜１２４への
供給と、ＡＣＳ演算回路１２１〜１２４から供給された
パス・メトリックＳｘｘ(new)のパス・メトリック・メ
モリ１３１〜１３４への書き込みとを制御するために、
パス・メトリック・メモリ１３１〜１３４の読み出し領
域及び書き込み領域を指定するためのアドレスＡＤと、
パス・メトリックＳｘｘ(old)を読み出すべきパス・メ
トリック・メモリ１３１〜１３４を活性化するためのリ
ード・ストローブＲＳと、パス・メトリックＳｘｘ(ne
w)を書き込むべきパス・メトリック・メモリ１３１〜１
３４を活性化するためのライト・ストローブＷＳとを生
成する。セレクタ１５１は、制御回路１６から供給され
る選択信号Ｓ１に基づいて、メモリ制御回路１４から供
給されるライト・ストローブＷＳをパス・メトリック・
メモリ１３１及び１３２又はパス・メトリック・メモリ
１３３及び１３４のいずれか一方の組に供給する。セレ
クタ１５２は、制御回路１６から供給される選択信号Ｓ
２に基づいて、メモリ制御回路１４から供給されるリー
ド・ストローブＲＳをパス・メトリック・メモリ１３１
及び１３３又はパス・メトリック・メモリ１３２及び１
３４のいずれか一方の組に供給する。制御回路１６は、
外部から供給される周期Ｔに関するタイミング信号ＳＴ
に基づいて、ＡＣＳ演算回路１２１〜１２４の演算タイ
ミングを制御すると共に、セレクタ１５１及び１５２を
制御するための選択信号Ｓ１及びＳ２を生成する。トレ
ースバック演算回路１７は、図８に示すトレースバック
演算回路８と同様、パス選択情報メモリと、最尤検出回
路と、アドレス制御回路と、データ推定回路とから構成
されており、その動作についても、トレースバック演算
回路８の動作と略同様であるので、いずれの説明も省略
する。
・メモリ１３１〜１３４から読み出されたパス・メトリ
ックＳｘｘ(old)のＡＣＳ演算回路１２１〜１２４への
供給と、ＡＣＳ演算回路１２１〜１２４から供給された
パス・メトリックＳｘｘ(new)のパス・メトリック・メ
モリ１３１〜１３４への書き込みとを制御するために、
パス・メトリック・メモリ１３１〜１３４の読み出し領
域及び書き込み領域を指定するためのアドレスＡＤと、
パス・メトリックＳｘｘ(old)を読み出すべきパス・メ
トリック・メモリ１３１〜１３４を活性化するためのリ
ード・ストローブＲＳと、パス・メトリックＳｘｘ(ne
w)を書き込むべきパス・メトリック・メモリ１３１〜１
３４を活性化するためのライト・ストローブＷＳとを生
成する。セレクタ１５１は、制御回路１６から供給され
る選択信号Ｓ１に基づいて、メモリ制御回路１４から供
給されるライト・ストローブＷＳをパス・メトリック・
メモリ１３１及び１３２又はパス・メトリック・メモリ
１３３及び１３４のいずれか一方の組に供給する。セレ
クタ１５２は、制御回路１６から供給される選択信号Ｓ
２に基づいて、メモリ制御回路１４から供給されるリー
ド・ストローブＲＳをパス・メトリック・メモリ１３１
及び１３３又はパス・メトリック・メモリ１３２及び１
３４のいずれか一方の組に供給する。制御回路１６は、
外部から供給される周期Ｔに関するタイミング信号ＳＴ
に基づいて、ＡＣＳ演算回路１２１〜１２４の演算タイ
ミングを制御すると共に、セレクタ１５１及び１５２を
制御するための選択信号Ｓ１及びＳ２を生成する。トレ
ースバック演算回路１７は、図８に示すトレースバック
演算回路８と同様、パス選択情報メモリと、最尤検出回
路と、アドレス制御回路と、データ推定回路とから構成
されており、その動作についても、トレースバック演算
回路８の動作と略同様であるので、いずれの説明も省略
する。
【００３９】次に、上記構成のビタビ復号器の概略的な
動作について、図２に示すタイミング・チャート並びに
図３及び図４に示す動作説明図を参照して説明する。ま
ず、第１のタイムスロットでは、ＡＣＳ演算回路１２１
〜１２４において、図３にＡ及びＢで示すように、前の
周期Ｔの状態００、状態０１、状態８０及び状態８１に
それぞれに対応するパス・メトリックＳ００(old)、Ｓ
０１(old)、Ｓ８０(old)及びＳ８１(old)を用いて、現
在の周期Ｔの新たな状態００〜状態０３にそれぞれ対応
するパス・メトリックＳ００(new)〜Ｓ０３(new)を求め
る必要がある。即ち、パス・メトリックＳ００(new)及
びＳ０１(new)は、図３にＣ及びＤで示すように、パス
・メトリックＳ００(old)とパス・メトリックＳ８０(ol
d)とを用いて、上記した式（１）と式（２）及び式
（３）と式（４）とのそれぞれいずれか小さい方を選択
して求め、また、パス・メトリックＳ０２(new)及びＳ
０３(new)は、図３にＥ及びＦで示すように、パス・メ
トリックＳ０１(old)とパス・メトリックＳ８１(old)と
を用いて、上記した式（５）と式（６）及び式（７）と
式（８）とのそれぞれいずれか小さい方を選択して求め
る必要がある。
動作について、図２に示すタイミング・チャート並びに
図３及び図４に示す動作説明図を参照して説明する。ま
ず、第１のタイムスロットでは、ＡＣＳ演算回路１２１
〜１２４において、図３にＡ及びＢで示すように、前の
周期Ｔの状態００、状態０１、状態８０及び状態８１に
それぞれに対応するパス・メトリックＳ００(old)、Ｓ
０１(old)、Ｓ８０(old)及びＳ８１(old)を用いて、現
在の周期Ｔの新たな状態００〜状態０３にそれぞれ対応
するパス・メトリックＳ００(new)〜Ｓ０３(new)を求め
る必要がある。即ち、パス・メトリックＳ００(new)及
びＳ０１(new)は、図３にＣ及びＤで示すように、パス
・メトリックＳ００(old)とパス・メトリックＳ８０(ol
d)とを用いて、上記した式（１）と式（２）及び式
（３）と式（４）とのそれぞれいずれか小さい方を選択
して求め、また、パス・メトリックＳ０２(new)及びＳ
０３(new)は、図３にＥ及びＦで示すように、パス・メ
トリックＳ０１(old)とパス・メトリックＳ８１(old)と
を用いて、上記した式（５）と式（６）及び式（７）と
式（８）とのそれぞれいずれか小さい方を選択して求め
る必要がある。
【００４０】このため、制御回路１６は、図２（１８）
に示す"Ｌ"レベルの選択信号Ｓ２を生成してセレクタ１
５２に供給し、メモリ制御回路１４は、パス・メトリッ
ク・メモリ１３１〜１３４のダブル・バッファ構造の読
み出し側の面におけるパス・メトリックＳ００(old)、
Ｓ０１(old)、Ｓ８０(old)及びＳ８１(old)の読み出し
領域を指定するためのアドレスＡＤを生成してパス・メ
トリック・メモリ１３１〜１３４に供給すると共に、パ
ス・メトリック・メモリ１３１〜１３４を活性化するた
めのリード・ストローブＲＳを生成してセレクタ１５２
に供給する。これにより、セレクタ１５２が制御回路１
６から供給された選択信号Ｓ２に基づいて、メモリ制御
回路１４から供給されたリード・ストローブＲＳをパス
・メトリック・メモリ１３１及び１３３に供給するの
で、パス・メトリック・メモリ１３１及び１３３が活性
化され、図２（９）、図２（１１）及び図４に示すよう
に、パス・メトリック・メモリ１３１及び１３３のそれ
ぞれのダブル・バッファ構造の読み出し側の面からパス
・メトリックＳ００(old)、Ｓ０１(old)、Ｓ８０(old)
及びＳ８１(old)が読み出され、メモリ制御回路１４を
経て、図２（１３）〜（１６）に示すように、ＡＣＳ演
算回路１２１〜１２４に供給される。したがって、ＡＣ
Ｓ演算回路１２１〜１２４は、メモリ制御回路１４から
供給されたパス・メトリックＳ００(old)、Ｓ０１(ol
d)、Ｓ８０(old)及びＳ８１(old)と、ブランチ・メトリ
ック演算回路１１から供給されたブランチ・メトリック
ＢＭｘｘ−ｙｙとを用いてパス・メトリックＳ００(ne
w)〜Ｓ０３(new)を求めて、図２（１）〜（４）に示す
ように、メモリ制御回路１４及びトレースバック演算回
路１７に供給すると共に、パス選択情報を生成してトレ
ースバック演算回路１７に供給する。
に示す"Ｌ"レベルの選択信号Ｓ２を生成してセレクタ１
５２に供給し、メモリ制御回路１４は、パス・メトリッ
ク・メモリ１３１〜１３４のダブル・バッファ構造の読
み出し側の面におけるパス・メトリックＳ００(old)、
Ｓ０１(old)、Ｓ８０(old)及びＳ８１(old)の読み出し
領域を指定するためのアドレスＡＤを生成してパス・メ
トリック・メモリ１３１〜１３４に供給すると共に、パ
ス・メトリック・メモリ１３１〜１３４を活性化するた
めのリード・ストローブＲＳを生成してセレクタ１５２
に供給する。これにより、セレクタ１５２が制御回路１
６から供給された選択信号Ｓ２に基づいて、メモリ制御
回路１４から供給されたリード・ストローブＲＳをパス
・メトリック・メモリ１３１及び１３３に供給するの
で、パス・メトリック・メモリ１３１及び１３３が活性
化され、図２（９）、図２（１１）及び図４に示すよう
に、パス・メトリック・メモリ１３１及び１３３のそれ
ぞれのダブル・バッファ構造の読み出し側の面からパス
・メトリックＳ００(old)、Ｓ０１(old)、Ｓ８０(old)
及びＳ８１(old)が読み出され、メモリ制御回路１４を
経て、図２（１３）〜（１６）に示すように、ＡＣＳ演
算回路１２１〜１２４に供給される。したがって、ＡＣ
Ｓ演算回路１２１〜１２４は、メモリ制御回路１４から
供給されたパス・メトリックＳ００(old)、Ｓ０１(ol
d)、Ｓ８０(old)及びＳ８１(old)と、ブランチ・メトリ
ック演算回路１１から供給されたブランチ・メトリック
ＢＭｘｘ−ｙｙとを用いてパス・メトリックＳ００(ne
w)〜Ｓ０３(new)を求めて、図２（１）〜（４）に示す
ように、メモリ制御回路１４及びトレースバック演算回
路１７に供給すると共に、パス選択情報を生成してトレ
ースバック演算回路１７に供給する。
【００４１】メモリ制御回路１４は、ＡＣＳ演算回路１
２１〜１２４からパス・メトリックＳ００(new)〜Ｓ０
３(new)が供給されるタイミングで、パス・メトリック
・メモリ１３１及び１３２のダブル・バッファ構造の書
き込み側の面におけるパス・メトリックＳ００(new)〜
Ｓ０３(new)の書き込み領域を指定するためのアドレス
ＡＤを生成してパス・メトリックＳ００(new)〜Ｓ０３
(new)と共にパス・メトリック・メモリ１３１〜１３４
に供給し、パス・メトリック・メモリ１３１〜１３４を
活性化するためのライト・ストローブＷＳを生成してセ
レクタ１５１に供給する。また、制御回路１６は、図２
（１７）に示すように、周期Ｔの前半部分では、パス・
メトリック・メモリ１３１及び１３２にパス・メトリッ
クＳｘｘ(new)を記憶させるために、"Ｌ"レベルの選択
信号Ｓ１を生成して出力している。これにより、セレク
タ１５１が制御回路１６から供給された選択信号Ｓ１に
基づいて、メモリ制御回路１４から供給されたライト・
ストローブＷＳをパス・メトリック・メモリ１３１及び
１３２に供給するので、パス・メトリック・メモリ１３
１及び１３２が活性化され、図２（５）及び（６）並び
に図４に示すように、パス・メトリックＳ００(new)〜
Ｓ０３(new)がパス・メトリック・メモリ１３ １及び１
３２のそれぞれのダブル・バッファ構造の書き込み側の
面に書き込まれる。
２１〜１２４からパス・メトリックＳ００(new)〜Ｓ０
３(new)が供給されるタイミングで、パス・メトリック
・メモリ１３１及び１３２のダブル・バッファ構造の書
き込み側の面におけるパス・メトリックＳ００(new)〜
Ｓ０３(new)の書き込み領域を指定するためのアドレス
ＡＤを生成してパス・メトリックＳ００(new)〜Ｓ０３
(new)と共にパス・メトリック・メモリ１３１〜１３４
に供給し、パス・メトリック・メモリ１３１〜１３４を
活性化するためのライト・ストローブＷＳを生成してセ
レクタ１５１に供給する。また、制御回路１６は、図２
（１７）に示すように、周期Ｔの前半部分では、パス・
メトリック・メモリ１３１及び１３２にパス・メトリッ
クＳｘｘ(new)を記憶させるために、"Ｌ"レベルの選択
信号Ｓ１を生成して出力している。これにより、セレク
タ１５１が制御回路１６から供給された選択信号Ｓ１に
基づいて、メモリ制御回路１４から供給されたライト・
ストローブＷＳをパス・メトリック・メモリ１３１及び
１３２に供給するので、パス・メトリック・メモリ１３
１及び１３２が活性化され、図２（５）及び（６）並び
に図４に示すように、パス・メトリックＳ００(new)〜
Ｓ０３(new)がパス・メトリック・メモリ１３ １及び１
３２のそれぞれのダブル・バッファ構造の書き込み側の
面に書き込まれる。
【００４２】次に、第２のタイムスロットでは、ＡＣＳ
演算回路１２１〜１２４において、前の周期Ｔの状態０
２、状態０３、状態８２及び状態８３にそれぞれに対応
するパス・メトリックＳ０２(old)、Ｓ０３(old)、Ｓ８
２(old)及びＳ８３(old)を用いて、現在の周期Ｔの新た
な状態０４〜状態０７にそれぞれ対応するパス・メトリ
ックＳ０４(new)〜Ｓ０７(new)を求める必要がある。こ
のため、制御回路１６は、図２（１８）に示す"Ｈ"レベ
ルの選択信号Ｓ２を生成してセレクタ１５２に供給し、
メモリ制御回路１４は、パス・メトリック・メモリ１３
１〜１３４のダブル・バッファ構造の読み出し側の面に
おけるパス・メトリックＳ０２(old)、Ｓ０３(old)、Ｓ
８２(old)及びＳ８３(old)の読み出し領域を指定するた
めのアドレスＡＤを生成してパス・メトリック・メモリ
１３１〜１３４に供給すると共に、パス・メトリック・
メモリ１３１〜１３４を活性化するためのリード・スト
ローブＲＳを生成してセレクタ１５２に供給する。これ
により、セレクタ１５２が制御回路１６から供給された
選択信号Ｓ２に基づいて、メモリ制御回路１４から供給
されたリード・ストローブＲＳをパス・メトリック・メ
モリ１３２及び１３４に供給するので、パス・メトリッ
ク・メモリ１３２及び１３４が活性化され、図２（１
０）、図２（１２）及び図４に示すように、パス・メト
リック・メモリ１３２及び１３４のそれぞれのダブル・
バッファ構造の読み出し側の面からパス・メトリックＳ
０２(old)、Ｓ０３(old)、Ｓ８２(old)及びＳ８３(old)
が読み出され、メモリ制御回路１４を経て、図２（１
３）〜（１６）に示すように、ＡＣＳ演算回路１２１〜
１２４に供給される。したがって、ＡＣＳ演算回路１２
１〜１２４は、メモリ制御回路１４から供給されたパス
・メトリックＳ０２(old)、Ｓ０３(old)、Ｓ８２(old)
及びＳ８３(old)と、ブランチ・メトリック演算回路１
１から供給されたブランチ・メトリックＢＭｘｘ−ｙｙ
とを用いてパス・メトリックＳ０４(new)〜Ｓ０７(new)
を求めて、図２（１）〜（４）に示すように、メモリ制
御回路１４及びトレースバック演算回路１７に供給する
と共に、パス選択情報を生成してトレースバック演算回
路１７に供給する。
演算回路１２１〜１２４において、前の周期Ｔの状態０
２、状態０３、状態８２及び状態８３にそれぞれに対応
するパス・メトリックＳ０２(old)、Ｓ０３(old)、Ｓ８
２(old)及びＳ８３(old)を用いて、現在の周期Ｔの新た
な状態０４〜状態０７にそれぞれ対応するパス・メトリ
ックＳ０４(new)〜Ｓ０７(new)を求める必要がある。こ
のため、制御回路１６は、図２（１８）に示す"Ｈ"レベ
ルの選択信号Ｓ２を生成してセレクタ１５２に供給し、
メモリ制御回路１４は、パス・メトリック・メモリ１３
１〜１３４のダブル・バッファ構造の読み出し側の面に
おけるパス・メトリックＳ０２(old)、Ｓ０３(old)、Ｓ
８２(old)及びＳ８３(old)の読み出し領域を指定するた
めのアドレスＡＤを生成してパス・メトリック・メモリ
１３１〜１３４に供給すると共に、パス・メトリック・
メモリ１３１〜１３４を活性化するためのリード・スト
ローブＲＳを生成してセレクタ１５２に供給する。これ
により、セレクタ１５２が制御回路１６から供給された
選択信号Ｓ２に基づいて、メモリ制御回路１４から供給
されたリード・ストローブＲＳをパス・メトリック・メ
モリ１３２及び１３４に供給するので、パス・メトリッ
ク・メモリ１３２及び１３４が活性化され、図２（１
０）、図２（１２）及び図４に示すように、パス・メト
リック・メモリ１３２及び１３４のそれぞれのダブル・
バッファ構造の読み出し側の面からパス・メトリックＳ
０２(old)、Ｓ０３(old)、Ｓ８２(old)及びＳ８３(old)
が読み出され、メモリ制御回路１４を経て、図２（１
３）〜（１６）に示すように、ＡＣＳ演算回路１２１〜
１２４に供給される。したがって、ＡＣＳ演算回路１２
１〜１２４は、メモリ制御回路１４から供給されたパス
・メトリックＳ０２(old)、Ｓ０３(old)、Ｓ８２(old)
及びＳ８３(old)と、ブランチ・メトリック演算回路１
１から供給されたブランチ・メトリックＢＭｘｘ−ｙｙ
とを用いてパス・メトリックＳ０４(new)〜Ｓ０７(new)
を求めて、図２（１）〜（４）に示すように、メモリ制
御回路１４及びトレースバック演算回路１７に供給する
と共に、パス選択情報を生成してトレースバック演算回
路１７に供給する。
【００４３】メモリ制御回路１４は、ＡＣＳ演算回路１
２１〜１２４からパス・メトリックＳ０４(new)〜Ｓ０
７(new)が供給されるタイミングで、パス・メトリック
・メモリ１３１及び１３２のダブル・バッファ構造の書
き込み側の面におけるパス・メトリックＳ０４(new)〜
Ｓ０７(new)の書き込み領域を指定するためのアドレス
ＡＤを生成してパス・メトリックＳ０４(new)〜Ｓ０７
(new)と共にパス・メトリック・メモリ１３１〜１３４
に供給し、パス・メトリック・メモリ１３１〜１３４を
活性化するためのライト・ストローブＷＳを生成してセ
レクタ１５１に供給する。また、制御回路１６は、図２
（１７）に示すように、周期Ｔの前半部分では、パス・
メトリック・メモリ１３１及び１３２にパス・メトリッ
クＳｘｘ(new)を記憶させるために、"Ｌ"レベルの選択
信号Ｓ１を生成して出力している。これにより、セレク
タ１５１が制御回路１６から供給された選択信号Ｓ１に
基づいて、メモリ制御回路１４から供給されたライト・
ストローブＷＳをパス・メトリック・メモリ１３１及び
１３２に供給するので、パス・メトリック・メモリ１３
１及び１３２が活性化され、図２（５）及び（６）に示
すように、パス・メトリックＳ０４(new)〜Ｓ０７(new)
がパス・メトリック・メモリ１３１及び１３ ２のそれぞ
れのダブル・バッファ構造の書き込み側の面に書き込ま
れる。なお、第３のタイムスロット以降の動作について
は、上記した第１及び第２のタイムスロットにおけるそ
れと略同様であるので、その説明を省略する。
２１〜１２４からパス・メトリックＳ０４(new)〜Ｓ０
７(new)が供給されるタイミングで、パス・メトリック
・メモリ１３１及び１３２のダブル・バッファ構造の書
き込み側の面におけるパス・メトリックＳ０４(new)〜
Ｓ０７(new)の書き込み領域を指定するためのアドレス
ＡＤを生成してパス・メトリックＳ０４(new)〜Ｓ０７
(new)と共にパス・メトリック・メモリ１３１〜１３４
に供給し、パス・メトリック・メモリ１３１〜１３４を
活性化するためのライト・ストローブＷＳを生成してセ
レクタ１５１に供給する。また、制御回路１６は、図２
（１７）に示すように、周期Ｔの前半部分では、パス・
メトリック・メモリ１３１及び１３２にパス・メトリッ
クＳｘｘ(new)を記憶させるために、"Ｌ"レベルの選択
信号Ｓ１を生成して出力している。これにより、セレク
タ１５１が制御回路１６から供給された選択信号Ｓ１に
基づいて、メモリ制御回路１４から供給されたライト・
ストローブＷＳをパス・メトリック・メモリ１３１及び
１３２に供給するので、パス・メトリック・メモリ１３
１及び１３２が活性化され、図２（５）及び（６）に示
すように、パス・メトリックＳ０４(new)〜Ｓ０７(new)
がパス・メトリック・メモリ１３１及び１３ ２のそれぞ
れのダブル・バッファ構造の書き込み側の面に書き込ま
れる。なお、第３のタイムスロット以降の動作について
は、上記した第１及び第２のタイムスロットにおけるそ
れと略同様であるので、その説明を省略する。
【００４４】このように、この例の構成によれば、ＡＣ
Ｓ演算回路を４個設けると共に、セレクタ１５１及び１
５２を設けてパス・メトリックＳｘｘ(old)を読み出す
パス・メトリック・メモリの組とパス・メトリックＳｘ
ｘ(new)を書き込むパス・メトリック・メモリの組とを
異ならせているので、従来のように周期Ｔ／１２８をタ
イムスロットとする処理が不要となり、周期Ｔ／６４を
タイムスロットとする処理だけで良い。また、この例の
構成によれば、１回のタイムスロットの間に、パス・メ
トリックＳｘｘ(old)の読み出しとパス・メトリックＳ
ｘｘ(new)の書き込みとが可能となる。したがって、安
価な構成でビタビ復号処理の高速化を図ることができ
る。
Ｓ演算回路を４個設けると共に、セレクタ１５１及び１
５２を設けてパス・メトリックＳｘｘ(old)を読み出す
パス・メトリック・メモリの組とパス・メトリックＳｘ
ｘ(new)を書き込むパス・メトリック・メモリの組とを
異ならせているので、従来のように周期Ｔ／１２８をタ
イムスロットとする処理が不要となり、周期Ｔ／６４を
タイムスロットとする処理だけで良い。また、この例の
構成によれば、１回のタイムスロットの間に、パス・メ
トリックＳｘｘ(old)の読み出しとパス・メトリックＳ
ｘｘ(new)の書き込みとが可能となる。したがって、安
価な構成でビタビ復号処理の高速化を図ることができ
る。
【００４５】Ｂ．第２の実施例 次に、第２の実施例について説明する。図６はこの発明
の第２の実施例であるビタビ復号器の要部の電気的構成
を示すブロック図である。この図において、図１の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この図に示すビタビ復号器においては、ＡＣＳ演
算回路１２１〜１２４、メモリ制御回路１４及び制御回
路１６に代えて、ＡＣＳ演算回路２１５〜２１８、メモ
リ制御回路２２及び制御回路２３が新たに設けられてい
る。ＡＣＳ演算回路２１１〜２１８は、生き残りパスを
各状態毎に判定するために、合計２５６状態分をそれぞ
れ３２状態について、時分割処理により周期Ｔ／３２毎
に、パス・メトリック・メモリ１３１〜１３４から読み
出されメモリ制御回路２２を経て供給された前の周期Ｔ
の２つの状態に対応するパス・メトリックＳｘｘ(old)
（データ長は例えば、１状態当たり１２〜１６ビットと
する）に、ブランチ・メトリック演算回路１１において
新たに計算された２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙをそれぞれ加算し、２つの加
算結果を比較し、比較結果に基づいて２つのパスの一方
を選択した後、選択したパスに対応する加算結果を現在
の周期Ｔの新たな状態に対応するパス・メトリックＳｘ
ｘ(new)（データ長は例えば、１状態当たり１２〜１６
ビットとする）としてメモリ制御回路２２を経てパス・
メトリック・メモリ１３１〜１３４に記憶すると共に、
トレースバック演算回路１７に供給し、また、パス選択
情報を生成してトレースバック演算回路１７に供給す
る。メモリ制御回路２２は、パス・メトリック・メモリ
１３１〜１３４から読み出されたパス・メトリックＳｘ
ｘ(old)のＡＣＳ演算回路２１１〜２１８への供給と、
ＡＣＳ演算回路２１１〜２１８から供給されたパス・メ
トリックＳｘｘ(new)のパス・メトリック・メモリ１３
１〜１３４への書き込みとを制御するために、パス・メ
トリック・メモリ１３１〜１３４の読み出し領域及び書
き込み領域を指定するためのアドレスＡＤと、パス・メ
トリックＳｘｘ(old)を読み出すべきパス・メトリック
・メモリ１３１〜１３４を活性化するためのリード・ス
トローブＲＳと、パス・メトリックＳｘｘ(new)を書き
込むべきパス・メトリック・メモリ１３１〜１３４を活
性化するためのライト・ストローブＷＳとを生成する。
制御回路１６は、外部から供給される周期Ｔに関するタ
イミング信号ＳＴに基づいて、ＡＣＳ演算回路２１１〜
２１８の演算タイミングを制御すると共に、セレクタ１
５１及び１５２を制御するための選択信号Ｓ１及びＳ２
を生成する。
の第２の実施例であるビタビ復号器の要部の電気的構成
を示すブロック図である。この図において、図１の各部
に対応する部分には同一の符号を付け、その説明を省略
する。この図に示すビタビ復号器においては、ＡＣＳ演
算回路１２１〜１２４、メモリ制御回路１４及び制御回
路１６に代えて、ＡＣＳ演算回路２１５〜２１８、メモ
リ制御回路２２及び制御回路２３が新たに設けられてい
る。ＡＣＳ演算回路２１１〜２１８は、生き残りパスを
各状態毎に判定するために、合計２５６状態分をそれぞ
れ３２状態について、時分割処理により周期Ｔ／３２毎
に、パス・メトリック・メモリ１３１〜１３４から読み
出されメモリ制御回路２２を経て供給された前の周期Ｔ
の２つの状態に対応するパス・メトリックＳｘｘ(old)
（データ長は例えば、１状態当たり１２〜１６ビットと
する）に、ブランチ・メトリック演算回路１１において
新たに計算された２つの状態遷移に対応するブランチ・
メトリックＢＭｘｘ−ｙｙをそれぞれ加算し、２つの加
算結果を比較し、比較結果に基づいて２つのパスの一方
を選択した後、選択したパスに対応する加算結果を現在
の周期Ｔの新たな状態に対応するパス・メトリックＳｘ
ｘ(new)（データ長は例えば、１状態当たり１２〜１６
ビットとする）としてメモリ制御回路２２を経てパス・
メトリック・メモリ１３１〜１３４に記憶すると共に、
トレースバック演算回路１７に供給し、また、パス選択
情報を生成してトレースバック演算回路１７に供給す
る。メモリ制御回路２２は、パス・メトリック・メモリ
１３１〜１３４から読み出されたパス・メトリックＳｘ
ｘ(old)のＡＣＳ演算回路２１１〜２１８への供給と、
ＡＣＳ演算回路２１１〜２１８から供給されたパス・メ
トリックＳｘｘ(new)のパス・メトリック・メモリ１３
１〜１３４への書き込みとを制御するために、パス・メ
トリック・メモリ１３１〜１３４の読み出し領域及び書
き込み領域を指定するためのアドレスＡＤと、パス・メ
トリックＳｘｘ(old)を読み出すべきパス・メトリック
・メモリ１３１〜１３４を活性化するためのリード・ス
トローブＲＳと、パス・メトリックＳｘｘ(new)を書き
込むべきパス・メトリック・メモリ１３１〜１３４を活
性化するためのライト・ストローブＷＳとを生成する。
制御回路１６は、外部から供給される周期Ｔに関するタ
イミング信号ＳＴに基づいて、ＡＣＳ演算回路２１１〜
２１８の演算タイミングを制御すると共に、セレクタ１
５１及び１５２を制御するための選択信号Ｓ１及びＳ２
を生成する。
【００４６】また、パス・メトリック・メモリ１３１〜
１３４は、構成自体は第１の実施例と同様であるが、記
憶されるパス・メトリックは第１の実施例とは異なる。
即ち、パス・メトリック・メモリ１３１〜１３４には、
１アドレス当たり、３２状態に対応するパス・メトリッ
クが１記憶単位として、それぞれ状態（００，０１，０
２，０３，０８，０９，０Ａ，０Ｂ，……，７Ａ，７
Ｂ）に対応するパス・メトリック（Ｓ００，Ｓ０１，Ｓ
０２，Ｓ０３，Ｓ０８，Ｓ０９，Ｓ０Ａ，Ｓ０Ｂ，…
…，Ｓ７Ａ，Ｓ７Ｂ）と、状態（０４，０５，０６，０
７，０Ｃ，０Ｄ，０Ｅ，０Ｆ，……，７Ｅ，７Ｆ）に対
応するパス・メトリック（Ｓ０４，Ｓ０５，Ｓ０６，Ｓ
０７，Ｓ０Ｃ，Ｓ０Ｄ，Ｓ０Ｅ，Ｓ０Ｆ，……，Ｓ７
Ｅ，Ｓ７Ｆ）と、状態（８０，８１，８２，８３，８
８，８９，８Ａ，８Ｂ，……，ＦＡ，ＦＢ）に対応する
パス・メトリック（Ｓ８０，Ｓ８１，Ｓ８２，Ｓ８３，
Ｓ８８，Ｓ８９，Ｓ８Ａ，Ｓ８Ｂ，……，ＳＦＡ，ＳＦ
Ｂ）と、状態（８４，８５，８６，８７，８Ｃ，８Ｄ，
８Ｅ，８Ｆ，……，ＦＥ，ＦＦ）に対応するパス・メト
リック（Ｓ８４，Ｓ８５，Ｓ８６，Ｓ８７，Ｓ８Ｃ，Ｓ
８Ｄ，Ｓ８Ｅ，Ｓ８Ｆ，……，ＳＦＥ，ＳＦＦ）とに分
けて記憶される。要するに、パス・メトリック・メモリ
１３１及び１３２には、下位状態（００〜７Ｆ）におけ
る隣接する４つの状態に対応する４個のパス・メトリッ
クが交互に記憶され、パス・メトリック・メモリ１３３
及び１３４には、上位状態（８０〜ＦＦ）における隣接
する４つの状態に対応する４個のパス・メトリックが交
互に記憶される。
１３４は、構成自体は第１の実施例と同様であるが、記
憶されるパス・メトリックは第１の実施例とは異なる。
即ち、パス・メトリック・メモリ１３１〜１３４には、
１アドレス当たり、３２状態に対応するパス・メトリッ
クが１記憶単位として、それぞれ状態（００，０１，０
２，０３，０８，０９，０Ａ，０Ｂ，……，７Ａ，７
Ｂ）に対応するパス・メトリック（Ｓ００，Ｓ０１，Ｓ
０２，Ｓ０３，Ｓ０８，Ｓ０９，Ｓ０Ａ，Ｓ０Ｂ，…
…，Ｓ７Ａ，Ｓ７Ｂ）と、状態（０４，０５，０６，０
７，０Ｃ，０Ｄ，０Ｅ，０Ｆ，……，７Ｅ，７Ｆ）に対
応するパス・メトリック（Ｓ０４，Ｓ０５，Ｓ０６，Ｓ
０７，Ｓ０Ｃ，Ｓ０Ｄ，Ｓ０Ｅ，Ｓ０Ｆ，……，Ｓ７
Ｅ，Ｓ７Ｆ）と、状態（８０，８１，８２，８３，８
８，８９，８Ａ，８Ｂ，……，ＦＡ，ＦＢ）に対応する
パス・メトリック（Ｓ８０，Ｓ８１，Ｓ８２，Ｓ８３，
Ｓ８８，Ｓ８９，Ｓ８Ａ，Ｓ８Ｂ，……，ＳＦＡ，ＳＦ
Ｂ）と、状態（８４，８５，８６，８７，８Ｃ，８Ｄ，
８Ｅ，８Ｆ，……，ＦＥ，ＦＦ）に対応するパス・メト
リック（Ｓ８４，Ｓ８５，Ｓ８６，Ｓ８７，Ｓ８Ｃ，Ｓ
８Ｄ，Ｓ８Ｅ，Ｓ８Ｆ，……，ＳＦＥ，ＳＦＦ）とに分
けて記憶される。要するに、パス・メトリック・メモリ
１３１及び１３２には、下位状態（００〜７Ｆ）におけ
る隣接する４つの状態に対応する４個のパス・メトリッ
クが交互に記憶され、パス・メトリック・メモリ１３３
及び１３４には、上位状態（８０〜ＦＦ）における隣接
する４つの状態に対応する４個のパス・メトリックが交
互に記憶される。
【００４７】次に、上記構成のビタビ復号器の概略的な
動作について、図６及び図７に示す動作説明図を参照し
て説明する。まず、第１のタイムスロットでは、ＡＣＳ
演算回路２１１〜２１８において、図６にＡ及びＢで示
すように、前の周期Ｔの状態００〜状態０３及び状態８
０〜状態８３にそれぞれに対応するパス・メトリックＳ
００(old)〜Ｓ０３(old)及びＳ８０(old)〜Ｓ８３(old)
を用いて、現在の周期Ｔの新たな状態００〜状態０７に
それぞれ対応するパス・メトリックＳ００(new)〜Ｓ０
７(new)を求める必要がある。即ち、パス・メトリック
Ｓ００(new)及びＳ０１(new)は、図６にＣ及びＤで示す
ように、パス・メトリックＳ００(old)とパス・メトリ
ックＳ８０(old)とを用いて、上記した式（１）と式
（２）及び式（３）と式（４）とのそれぞれいずれか小
さい方を選択して求め、また、パス・メトリックＳ０６
(new)及びＳ０７(new)は、図６にＥ及びＦで示すよう
に、パス・メトリックＳ０３(old)とパス・メトリック
Ｓ８３(old)とを用いて、式（９）と式（１０）及び式
（１１）と式（１２）とのそれぞれいずれか小さい方を
選択して求める必要がある。
動作について、図６及び図７に示す動作説明図を参照し
て説明する。まず、第１のタイムスロットでは、ＡＣＳ
演算回路２１１〜２１８において、図６にＡ及びＢで示
すように、前の周期Ｔの状態００〜状態０３及び状態８
０〜状態８３にそれぞれに対応するパス・メトリックＳ
００(old)〜Ｓ０３(old)及びＳ８０(old)〜Ｓ８３(old)
を用いて、現在の周期Ｔの新たな状態００〜状態０７に
それぞれ対応するパス・メトリックＳ００(new)〜Ｓ０
７(new)を求める必要がある。即ち、パス・メトリック
Ｓ００(new)及びＳ０１(new)は、図６にＣ及びＤで示す
ように、パス・メトリックＳ００(old)とパス・メトリ
ックＳ８０(old)とを用いて、上記した式（１）と式
（２）及び式（３）と式（４）とのそれぞれいずれか小
さい方を選択して求め、また、パス・メトリックＳ０６
(new)及びＳ０７(new)は、図６にＥ及びＦで示すよう
に、パス・メトリックＳ０３(old)とパス・メトリック
Ｓ８３(old)とを用いて、式（９）と式（１０）及び式
（１１）と式（１２）とのそれぞれいずれか小さい方を
選択して求める必要がある。
【００４８】
【数９】 Ｓ０６(new)ａ＝Ｓ０３(old)＋ＢＭ０３−０６……（９）
【００４９】
【数１０】 Ｓ０６(new)ｂ＝Ｓ８３(old)＋ＢＭ８３−０６……（１０）
【００５０】
【数１１】 Ｓ０７(new)ａ＝Ｓ８３(old)＋ＢＭ８３−０７……（１１）
【００５１】
【数１２】 Ｓ０７(new)ｂ＝Ｓ０３(old)＋ＢＭ０３−０７……（１２）
【００５２】このため、制御回路２３は、"Ｌ"レベルの
選択信号Ｓ２を生成してセレクタ１５２に供給し、メモ
リ制御回路２２は、パス・メトリック・メモリ１３１〜
１３ ４のダブル・バッファ構造の読み出し側の面におけ
るパス・メトリックＳ００(old)〜Ｓ０３(old)及びＳ８
０(old)〜Ｓ８３(old)の読み出し領域を指定するための
アドレスＡＤを生成してパス・メトリック・メモリ１３
１〜１３４に供給すると共に、パス・メトリック・メモ
リ１３１〜１３４を活性化するためのリード・ストロー
ブＲＳを生成してセレクタ１５２に供給する。これによ
り、セレクタ１５２が制御回路２３から供給された選択
信号Ｓ２に基づいて、メモリ制御回路２２から供給され
たリード・ストローブＲＳをパス・メトリック・メモリ
１３１及び１３３に供給するので、パス・メトリック・
メモリ１３１及び１３３が活性化され、図７に示すよう
に、パス・メトリック・メモリ１３１及び１３３のそれ
ぞれのダブル・バッファ構造の読み出し側の面からパス
・メトリックＳ００(old)〜Ｓ０３(old)及びＳ８０(ol
d)〜Ｓ８３(old)が読み出され、メモリ制御回路２２を
経て、ＡＣＳ演算回路２１１〜２１８に供給される。し
たがって、ＡＣＳ演算回路２１１〜２１８は、メモリ制
御回路２２から供給されたパス・メトリックＳ００(ol
d)〜Ｓ０３(old)及びＳ８０(old)〜Ｓ８３(old)と、ブ
ランチ・メトリック演算回路１１から供給されたブラン
チ・メトリックＢＭｘｘ−ｙｙとを用いてパス・メトリ
ックＳ００(new)〜Ｓ０７(new)を求めて、メモリ制御回
路２２及びトレースバック演算回路１７に供給すると共
に、パス選択情報を生成してトレースバック演算回路１
７に供給する。メモリ制御回路２２は、ＡＣＳ演算回路
２１１〜２１８からパス・メトリックＳ００(new)〜Ｓ
０７(new)が供給されるタイミングで、パス・メトリッ
ク・メモリ１３１及び１３２のダブル・バッファ構造の
書き込み側の面におけるパス・メトリックＳ００(new)
〜Ｓ０７(new)の書き込み領域を指定するためのアドレ
スＡＤを生成してパス・メトリックＳ００(new)〜Ｓ０
７(new)と共にパス・メトリック・メモリ１３１〜１３
４に供給し、パス・メトリック・メモリ１３１〜１３４
を活性化するためのライト・ストローブＷＳを生成して
セレクタ１５１に供給する。また、制御回路２３は、周
期Ｔの前半部分では、パス・メトリック・メモリ１３１
及び１３２にパス・メトリックＳｘｘ(new)を記憶させ
るために、"Ｌ"レベルの選択信号Ｓ１を生成して出力し
ている。これにより、セレクタ１５１が制御回路２３か
ら供給された選択信号Ｓ１に基づいて、メモリ制御回路
２２から供給されたライト・ストローブＷＳをパス・メ
トリック・メモリ１３１及び１３２に供給するので、パ
ス・メトリック・メモリ１３１及び１３２が活性化さ
れ、図４に示すように、パス・メトリックＳ００(new)
〜Ｓ０７(new)がパス・メトリック・メモリ１３１及び
１３２のそれぞれのダブル・バッファ構造の書き込み側
の面に書き込まれる。
選択信号Ｓ２を生成してセレクタ１５２に供給し、メモ
リ制御回路２２は、パス・メトリック・メモリ１３１〜
１３ ４のダブル・バッファ構造の読み出し側の面におけ
るパス・メトリックＳ００(old)〜Ｓ０３(old)及びＳ８
０(old)〜Ｓ８３(old)の読み出し領域を指定するための
アドレスＡＤを生成してパス・メトリック・メモリ１３
１〜１３４に供給すると共に、パス・メトリック・メモ
リ１３１〜１３４を活性化するためのリード・ストロー
ブＲＳを生成してセレクタ１５２に供給する。これによ
り、セレクタ１５２が制御回路２３から供給された選択
信号Ｓ２に基づいて、メモリ制御回路２２から供給され
たリード・ストローブＲＳをパス・メトリック・メモリ
１３１及び１３３に供給するので、パス・メトリック・
メモリ１３１及び１３３が活性化され、図７に示すよう
に、パス・メトリック・メモリ１３１及び１３３のそれ
ぞれのダブル・バッファ構造の読み出し側の面からパス
・メトリックＳ００(old)〜Ｓ０３(old)及びＳ８０(ol
d)〜Ｓ８３(old)が読み出され、メモリ制御回路２２を
経て、ＡＣＳ演算回路２１１〜２１８に供給される。し
たがって、ＡＣＳ演算回路２１１〜２１８は、メモリ制
御回路２２から供給されたパス・メトリックＳ００(ol
d)〜Ｓ０３(old)及びＳ８０(old)〜Ｓ８３(old)と、ブ
ランチ・メトリック演算回路１１から供給されたブラン
チ・メトリックＢＭｘｘ−ｙｙとを用いてパス・メトリ
ックＳ００(new)〜Ｓ０７(new)を求めて、メモリ制御回
路２２及びトレースバック演算回路１７に供給すると共
に、パス選択情報を生成してトレースバック演算回路１
７に供給する。メモリ制御回路２２は、ＡＣＳ演算回路
２１１〜２１８からパス・メトリックＳ００(new)〜Ｓ
０７(new)が供給されるタイミングで、パス・メトリッ
ク・メモリ１３１及び１３２のダブル・バッファ構造の
書き込み側の面におけるパス・メトリックＳ００(new)
〜Ｓ０７(new)の書き込み領域を指定するためのアドレ
スＡＤを生成してパス・メトリックＳ００(new)〜Ｓ０
７(new)と共にパス・メトリック・メモリ１３１〜１３
４に供給し、パス・メトリック・メモリ１３１〜１３４
を活性化するためのライト・ストローブＷＳを生成して
セレクタ１５１に供給する。また、制御回路２３は、周
期Ｔの前半部分では、パス・メトリック・メモリ１３１
及び１３２にパス・メトリックＳｘｘ(new)を記憶させ
るために、"Ｌ"レベルの選択信号Ｓ１を生成して出力し
ている。これにより、セレクタ１５１が制御回路２３か
ら供給された選択信号Ｓ１に基づいて、メモリ制御回路
２２から供給されたライト・ストローブＷＳをパス・メ
トリック・メモリ１３１及び１３２に供給するので、パ
ス・メトリック・メモリ１３１及び１３２が活性化さ
れ、図４に示すように、パス・メトリックＳ００(new)
〜Ｓ０７(new)がパス・メトリック・メモリ１３１及び
１３２のそれぞれのダブル・バッファ構造の書き込み側
の面に書き込まれる。
【００５３】次に、第２のタイムスロットでは、ＡＣＳ
演算回路２１１〜２１８において、前の周期Ｔの状態０
４〜状態０７、状態８４及び状態８７にそれぞれに対応
するパス・メトリックＳ０４(old)〜Ｓ０７(old)及びＳ
８４(old)〜Ｓ８７(old)を用いて、現在の周期Ｔの新た
な状態０８〜状態０Ｆにそれぞれ対応するパス・メトリ
ックＳ０８(new)〜Ｓ０Ｆ(new)を求める必要がある。こ
のため、制御回路２３は、"Ｈ"レベルの選択信号Ｓ２を
生成してセレクタ１５２に供給し、メモリ制御回路２２
は、パス・メトリック・メモリ１３１〜１３ ４のダブル
・バッファ構造の読み出し側の面におけるパス・メトリ
ックＳ０４(old)〜Ｓ０７(old)及びＳ８４(old)〜Ｓ８
７(old)の読み出し領域を指定するためのアドレスＡＤ
を生成してパス・メトリック・メモリ１３１〜１３４に
供給すると共に、パス・メトリック・メモリ１３１〜１
３４を活性化するためのリード・ストローブＲＳを生成
してセレクタ１５２に供給する。これにより、セレクタ
１５２が制御回路２３から供給された選択信号Ｓ２に基
づいて、メモリ制御回路２２から供給されたリード・ス
トローブＲＳをパス・メトリック・メモリ１３２及び１
３４に供給するので、パス・メトリック・メモリ１３２
及び１３４が活性化され、び図４に示すように、パス・
メトリック・メモリ１３２及び１３４のそれぞれのダブ
ル・バッファ構造の読み出し側の面からパス・メトリッ
クＳ０４(old)〜Ｓ０７(old)及びＳ８４(old)〜Ｓ８７
(old)が読み出され、メモリ制御回路２２を経て、ＡＣ
Ｓ演算回路２１１〜２１８に供給される。したがって、
ＡＣＳ演算回路２１１〜２１８は、メモリ制御回路２２
から供給されたパス・メトリックＳ０４(old)〜Ｓ０７
(old)及びＳ８４(old)〜Ｓ８７(old)と、ブランチ・メ
トリック演算回路１１から供給されたブランチ・メトリ
ックＢＭｘｘ−ｙｙとを用いてパス・メトリックＳ０８
(new)〜Ｓ０Ｆ(new)を求めて、メモリ制御回路２２及び
トレースバック演算回路１７に供給すると共に、パス選
択情報を生成してトレースバック演算回路１７に供給す
る。メモリ制御回路２２は、ＡＣＳ演算回路２１１〜２
１８からパス・メトリックＳ０８(new)〜Ｓ０Ｆ(new)が
供給されるタイミングで、パス・メトリック・メモリ１
３１及び１３２のダブル・バッファ構造の書き込み側の
面におけるパス・メトリックＳ０８(new)〜Ｓ０Ｆ(new)
の書き込み領域を指定するためのアドレスＡＤを生成し
てパス・メトリックＳ０８(new)〜Ｓ０Ｆ(new)と共にパ
ス・メトリック・メモリ１３１〜１３４に供給し、パス
・メトリック・メモリ１３１〜１３４を活性化するため
のライト・ストローブＷＳを生成してセレクタ１５１に
供給する。また、制御回路２３は、周期Ｔの前半部分で
は、パス・メトリック・メモリ１３１及び１３２にパス
・メトリックＳｘｘ(new)を記憶させるために、"Ｌ"レ
ベルの選択信号Ｓ１を生成して出力している。これによ
り、セレクタ１５１が制御回路２３から供給された選択
信号Ｓ１に基づいて、メモリ制御回路２２から供給され
たライト・ストローブＷＳをパス・メトリック・メモリ
１３１及び１３２に供給するので、パス・メトリック・
メモリ１３１及び１３２が活性化され、パス・メトリッ
クＳ０８(new)〜Ｓ０Ｆ(new)がパス・メトリック・メモ
リ１３１及び１３２のそれぞれのダブル・バッファ構造
の書き込み側の面に書き込まれる。なお、第３のタイム
スロット以降の動作については、上記した第１及び第２
のタイムスロットにおけるそれと略同様であるので、そ
の説明を省略する。
演算回路２１１〜２１８において、前の周期Ｔの状態０
４〜状態０７、状態８４及び状態８７にそれぞれに対応
するパス・メトリックＳ０４(old)〜Ｓ０７(old)及びＳ
８４(old)〜Ｓ８７(old)を用いて、現在の周期Ｔの新た
な状態０８〜状態０Ｆにそれぞれ対応するパス・メトリ
ックＳ０８(new)〜Ｓ０Ｆ(new)を求める必要がある。こ
のため、制御回路２３は、"Ｈ"レベルの選択信号Ｓ２を
生成してセレクタ１５２に供給し、メモリ制御回路２２
は、パス・メトリック・メモリ１３１〜１３ ４のダブル
・バッファ構造の読み出し側の面におけるパス・メトリ
ックＳ０４(old)〜Ｓ０７(old)及びＳ８４(old)〜Ｓ８
７(old)の読み出し領域を指定するためのアドレスＡＤ
を生成してパス・メトリック・メモリ１３１〜１３４に
供給すると共に、パス・メトリック・メモリ１３１〜１
３４を活性化するためのリード・ストローブＲＳを生成
してセレクタ１５２に供給する。これにより、セレクタ
１５２が制御回路２３から供給された選択信号Ｓ２に基
づいて、メモリ制御回路２２から供給されたリード・ス
トローブＲＳをパス・メトリック・メモリ１３２及び１
３４に供給するので、パス・メトリック・メモリ１３２
及び１３４が活性化され、び図４に示すように、パス・
メトリック・メモリ１３２及び１３４のそれぞれのダブ
ル・バッファ構造の読み出し側の面からパス・メトリッ
クＳ０４(old)〜Ｓ０７(old)及びＳ８４(old)〜Ｓ８７
(old)が読み出され、メモリ制御回路２２を経て、ＡＣ
Ｓ演算回路２１１〜２１８に供給される。したがって、
ＡＣＳ演算回路２１１〜２１８は、メモリ制御回路２２
から供給されたパス・メトリックＳ０４(old)〜Ｓ０７
(old)及びＳ８４(old)〜Ｓ８７(old)と、ブランチ・メ
トリック演算回路１１から供給されたブランチ・メトリ
ックＢＭｘｘ−ｙｙとを用いてパス・メトリックＳ０８
(new)〜Ｓ０Ｆ(new)を求めて、メモリ制御回路２２及び
トレースバック演算回路１７に供給すると共に、パス選
択情報を生成してトレースバック演算回路１７に供給す
る。メモリ制御回路２２は、ＡＣＳ演算回路２１１〜２
１８からパス・メトリックＳ０８(new)〜Ｓ０Ｆ(new)が
供給されるタイミングで、パス・メトリック・メモリ１
３１及び１３２のダブル・バッファ構造の書き込み側の
面におけるパス・メトリックＳ０８(new)〜Ｓ０Ｆ(new)
の書き込み領域を指定するためのアドレスＡＤを生成し
てパス・メトリックＳ０８(new)〜Ｓ０Ｆ(new)と共にパ
ス・メトリック・メモリ１３１〜１３４に供給し、パス
・メトリック・メモリ１３１〜１３４を活性化するため
のライト・ストローブＷＳを生成してセレクタ１５１に
供給する。また、制御回路２３は、周期Ｔの前半部分で
は、パス・メトリック・メモリ１３１及び１３２にパス
・メトリックＳｘｘ(new)を記憶させるために、"Ｌ"レ
ベルの選択信号Ｓ１を生成して出力している。これによ
り、セレクタ１５１が制御回路２３から供給された選択
信号Ｓ１に基づいて、メモリ制御回路２２から供給され
たライト・ストローブＷＳをパス・メトリック・メモリ
１３１及び１３２に供給するので、パス・メトリック・
メモリ１３１及び１３２が活性化され、パス・メトリッ
クＳ０８(new)〜Ｓ０Ｆ(new)がパス・メトリック・メモ
リ１３１及び１３２のそれぞれのダブル・バッファ構造
の書き込み側の面に書き込まれる。なお、第３のタイム
スロット以降の動作については、上記した第１及び第２
のタイムスロットにおけるそれと略同様であるので、そ
の説明を省略する。
【００５４】このように、この例の構成によれば、ＡＣ
Ｓ演算回路を８個設けると共に、セレクタ１５１及び１
５２を設けてパス・メトリックＳｘｘ(old)を読み出す
パス・メトリック・メモリの組とパス・メトリックＳｘ
ｘ(new)を書き込むパス・メトリック・メモリの組とを
異ならせているので、第１の実施例のように周期Ｔ／６
４をタイムスロットとする処理が不要となり、周期Ｔ／
３２をタイムスロットとする処理だけで良い。また、こ
の例の構成によれば、１回のタイムスロットの間に、パ
ス・メトリックＳｘｘ(old)の読み出しとパス・メトリ
ックＳｘｘ(new)の書き込みとが可能となる。したがっ
て、安価な構成でビタビ復号処理の高速化を図ることが
できる。
Ｓ演算回路を８個設けると共に、セレクタ１５１及び１
５２を設けてパス・メトリックＳｘｘ(old)を読み出す
パス・メトリック・メモリの組とパス・メトリックＳｘ
ｘ(new)を書き込むパス・メトリック・メモリの組とを
異ならせているので、第１の実施例のように周期Ｔ／６
４をタイムスロットとする処理が不要となり、周期Ｔ／
３２をタイムスロットとする処理だけで良い。また、こ
の例の構成によれば、１回のタイムスロットの間に、パ
ス・メトリックＳｘｘ(old)の読み出しとパス・メトリ
ックＳｘｘ(new)の書き込みとが可能となる。したがっ
て、安価な構成でビタビ復号処理の高速化を図ることが
できる。
【００５５】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、ＡＣＳ演算回路を４個又は８個
設ける例を示したが、これに限定されず、ＡＣＳ演算回
路を６個又は１０個以上の偶数個設けても良い。ただ、
受信データとの関係上、ＡＣＳ演算回路は２ｊ個（ｊは
２以上の整数）設けるのが望ましい。また、上述の各実
施例においては、メモリ制御回路１４又は２２、セレク
タ１５１及び１５２並びに制御回路１６又は２３により
パス・メトリック・メモリ１３１〜１３４に対するパス
・メトリックＳｘｘ(old)の読み出しとパス・メトリッ
クＳｘｘ(new)の書き込みを制御する例を示したが、こ
れに限定されない。要するに、パス・メトリックＳｘｘ
(old)の読み出し時とパス・メトリックＳｘｘ(new)の書
き込み時とで活性化されるパス・メトリック・メモリの
組み合わせを異ならせることができるものであればどの
ような構成でも良い。さらに、上述の各実施例において
は、パス・メトリック・メモリ１３１〜１３ ４をそれぞ
れ同一の記憶容量を有する４個のＲＡＭで構成する例を
示したが、これに限定されず、他の記憶媒体で構成して
も良いし、単一の記憶媒体を分割して用いても良い。さ
らに、ＲＡＭの個数や単一の記憶媒体の分割数も４個に
限らず、任意の個数で良い。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、ＡＣＳ演算回路を４個又は８個
設ける例を示したが、これに限定されず、ＡＣＳ演算回
路を６個又は１０個以上の偶数個設けても良い。ただ、
受信データとの関係上、ＡＣＳ演算回路は２ｊ個（ｊは
２以上の整数）設けるのが望ましい。また、上述の各実
施例においては、メモリ制御回路１４又は２２、セレク
タ１５１及び１５２並びに制御回路１６又は２３により
パス・メトリック・メモリ１３１〜１３４に対するパス
・メトリックＳｘｘ(old)の読み出しとパス・メトリッ
クＳｘｘ(new)の書き込みを制御する例を示したが、こ
れに限定されない。要するに、パス・メトリックＳｘｘ
(old)の読み出し時とパス・メトリックＳｘｘ(new)の書
き込み時とで活性化されるパス・メトリック・メモリの
組み合わせを異ならせることができるものであればどの
ような構成でも良い。さらに、上述の各実施例において
は、パス・メトリック・メモリ１３１〜１３ ４をそれぞ
れ同一の記憶容量を有する４個のＲＡＭで構成する例を
示したが、これに限定されず、他の記憶媒体で構成して
も良いし、単一の記憶媒体を分割して用いても良い。さ
らに、ＲＡＭの個数や単一の記憶媒体の分割数も４個に
限らず、任意の個数で良い。
【００５６】また、上述の各実施例においては、各手段
をハードウェアで構成した例を示したが、これに限定さ
れない。即ち、上記ビタビ復号器を、ＣＰＵ（中央処理
装置）と、ＲＯＭやＲＡＭ等の内部記憶装置と、ＦＤＤ
（フロッピー・ディスク・ドライバ）、ＨＤＤ（ハード
・ディスク・ドライバ）、ＣＤ−ＲＯＭドライバ等の外
部記憶装置と、出力手段と、入力手段とを有するコンピ
ュータによって構成し、上記ブランチ・メトリック演算
回路１１、ＡＣＳ演算回路１２１〜１２４，２１１〜２
１８、メモリ制御回路１４，２２、セレクタ１５１，１
５２、制御回路１６，２３及びトレースバック演算回路
１７がＣＰＵによって構成され、これらの機能がビタビ
復号プログラムとして、ＲＯＭ等の半導体メモリや、Ｆ
Ｄ、ＨＤやＣＤ−ＲＯＭ等の記憶媒体に記憶されている
と構成しても良い。この場合、上記内部記憶装置、ある
いは外部記憶装置がパス・メトリック・メモリ１３１〜
１３４となり、ビタビ復号プログラムは、記憶媒体から
ＣＰＵに読み込まれ、ＣＰＵの動作を制御する。ＣＰＵ
は、ビタビ復号プログラムが起動されると、ブランチ・
メトリック演算回路１１、ＡＣＳ演算回路１２１〜１２
４，２１１〜２１８、メモリ制御回路１４，２２、セレ
クタ１５１，１５２、制御回路１６，２３及びトレース
バック演算回路１７として機能し、ビタビ復号プログラ
ムの制御により、上記した処理を実行するのである。
をハードウェアで構成した例を示したが、これに限定さ
れない。即ち、上記ビタビ復号器を、ＣＰＵ（中央処理
装置）と、ＲＯＭやＲＡＭ等の内部記憶装置と、ＦＤＤ
（フロッピー・ディスク・ドライバ）、ＨＤＤ（ハード
・ディスク・ドライバ）、ＣＤ−ＲＯＭドライバ等の外
部記憶装置と、出力手段と、入力手段とを有するコンピ
ュータによって構成し、上記ブランチ・メトリック演算
回路１１、ＡＣＳ演算回路１２１〜１２４，２１１〜２
１８、メモリ制御回路１４，２２、セレクタ１５１，１
５２、制御回路１６，２３及びトレースバック演算回路
１７がＣＰＵによって構成され、これらの機能がビタビ
復号プログラムとして、ＲＯＭ等の半導体メモリや、Ｆ
Ｄ、ＨＤやＣＤ−ＲＯＭ等の記憶媒体に記憶されている
と構成しても良い。この場合、上記内部記憶装置、ある
いは外部記憶装置がパス・メトリック・メモリ１３１〜
１３４となり、ビタビ復号プログラムは、記憶媒体から
ＣＰＵに読み込まれ、ＣＰＵの動作を制御する。ＣＰＵ
は、ビタビ復号プログラムが起動されると、ブランチ・
メトリック演算回路１１、ＡＣＳ演算回路１２１〜１２
４，２１１〜２１８、メモリ制御回路１４，２２、セレ
クタ１５１，１５２、制御回路１６，２３及びトレース
バック演算回路１７として機能し、ビタビ復号プログラ
ムの制御により、上記した処理を実行するのである。
【００５７】
【発明の効果】以上説明したように、この発明の構成に
よれば、読み出しのアクセスに必要なパス・メトリック
・メモリを同時に選択してＡＣＳ演算の同時並行処理の
演算数に応じた前の周期の状態に対応するパス・メトリ
ックをパス・メトリック・メモリから一度に読み出し、
ＡＣＳ演算を同時並行処理した後、書き込みのアクセス
に必要なパス・メトリック・メモリを同時に選択してＡ
ＣＳ演算の結果である現在の周期の状態に対応するパス
・メトリックをパス・メトリック・メモリに一度に書き
込むようにしたので、安価な構成でビタビ復号処理の高
速化を図ることができる。また、この発明の構成によれ
ば、前の周期の状態に対応するパス・メトリック読み出
しと現在の周期の状態に対応するパス・メトリックの書
き込みとが同時に可能となる。したがって、さらに、ビ
タビ復号処理の高速化を図ることができる。
よれば、読み出しのアクセスに必要なパス・メトリック
・メモリを同時に選択してＡＣＳ演算の同時並行処理の
演算数に応じた前の周期の状態に対応するパス・メトリ
ックをパス・メトリック・メモリから一度に読み出し、
ＡＣＳ演算を同時並行処理した後、書き込みのアクセス
に必要なパス・メトリック・メモリを同時に選択してＡ
ＣＳ演算の結果である現在の周期の状態に対応するパス
・メトリックをパス・メトリック・メモリに一度に書き
込むようにしたので、安価な構成でビタビ復号処理の高
速化を図ることができる。また、この発明の構成によれ
ば、前の周期の状態に対応するパス・メトリック読み出
しと現在の周期の状態に対応するパス・メトリックの書
き込みとが同時に可能となる。したがって、さらに、ビ
タビ復号処理の高速化を図ることができる。
【図１】この発明の第１の実施例であるビタビ復号器の
要部の電気的構成を示すブロック図である。
要部の電気的構成を示すブロック図である。
【図２】同ビタビ復号器の概略的な動作の一例を説明す
るためのタイミング・チャートである。
るためのタイミング・チャートである。
【図３】同ビタビ復号器の概略的な動作の一例を説明す
るための図である。
るための図である。
【図４】同ビタビ復号器の概略的な動作の一例を説明す
るための図である。
るための図である。
【図５】この発明の第２の実施例であるビタビ復号器の
要部の電気的構成を示すブロック図である。
要部の電気的構成を示すブロック図である。
【図６】同ビタビ復号器の概略的な動作の一例を説明す
るための図である。
るための図である。
【図７】同ビタビ復号器の概略的な動作の一例を説明す
るための図である。
るための図である。
【図８】従来のビタビ復号器の要部の電気的構成例を示
すブロック図である。
すブロック図である。
【図９】トレリス構造の一例を示す図である。
【図１０】従来のビタビ復号器におけるパス・メトリッ
ク・メモリに対するアクセスの一例を説明するためのタ
イミング・チャートである。
ク・メモリに対するアクセスの一例を説明するためのタ
イミング・チャートである。
１２１〜１２４，２１１〜２１８ ＡＣＳ演算回路 １３１〜１３４ パス・メトリック・メモリ １４，２２ メモリ制御回路 １５１，１５２ セレクタ（メモリ制御回路） １６，２３ 制御回路（メモリ制御回路）
Claims (11)
- 【請求項１】 復号データの更新周期毎に供給される受
信データの系列に基づいて計算された２つの状態遷移に
対応するブランチ・メトリックと、前の周期の２つの状
態に対応するパス・メトリックとに基づいて、現在の周
期の状態に対応するパス・メトリックを求めるＡＣＳ演
算を行うビタビ復号方法において、 前記ＡＣＳ演算の同時並行処理の演算数に応じた前記前
の周期の状態に対応するパス・メトリックをパス・メト
リック・メモリから一度に読み出す第１のステップと、 前記ＡＣＳ演算を同時並行処理する第２のステップと、 前記ＡＣＳ演算の結果を前記パス・メトリック・メモリ
に一度に書き込む第３のステップとを有し、 前記第１及び第３のステップでは、読み出し又は書き込
みのアクセスに必要なパス・メトリック・メモリを同時
に選択することを特徴とするビタビ復号方法。 - 【請求項２】 複数個の記憶媒体又は記憶領域からな
り、復号データの更新周期の前の周期の状態に対応する
パス・メトリックと現在の周期の状態に対応するパス・
メトリックとが記憶されるパス・メトリック・メモリを
備え、 前記複数個の記憶媒体又は記憶領域のいくつかを組み合
わせて選択して前記前の周期の２つの状態に対応するパ
ス・メトリックを前記パス・メトリック・メモリから複
数組読み出す第１のステップと、 前記更新周期毎に供給される受信データの系列に基づい
て計算された２つの状態遷移に対応する複数個のブラン
チ・メトリックと、前記前の周期の２つの状態に対応す
る複数組のパス・メトリックとに基づいて、現在の周期
の状態に対応する複数個のパス・メトリックを求めるＡ
ＣＳ演算を同時に行う第２のステップと、 前記ＡＣＳ演算の結果を書き込むべき前記第１のステッ
プの組み合わせと異なる組み合わせで前記複数個の記憶
媒体又は記憶領域のいくつかを選択して前記現在の周期
の状態に対応する複数個のパス・メトリックを書き込む
第３のステップとを有することを特徴とするビタビ復号
方法。 - 【請求項３】 復号データの更新周期の前の周期の下位
状態に対応するパス・メトリックと現在の周期の下位状
態に対応するパス・メトリックとが記憶される第１及び
第２のパス・メトリック・メモリと、前記更新周期の前
の周期の上位状態に対応するパス・メトリックと現在の
周期の上位状態に対応するパス・メトリックとが記憶さ
れる第３及び第４のパス・メトリック・メモリとを備
え、 前記第１及び第３のパス・メトリック・メモリ又は前記
第２及び第４のパス・メトリック・メモリから前記前の
周期の隣接する複数の下位状態に対応する複数個のパス
・メトリックと前記前の周期の隣接する複数の上位状態
に対応する複数個のパス・メトリックとを読み出す第１
のステップと、 前記更新周期毎に供給される受信データの系列に基づい
て計算された２つの状態遷移に対応する複数個のブラン
チ・メトリックと、読み出された前記前の周期の隣接す
る複数の下位状態に対応する複数個のパス・メトリック
及び前記前の周期の隣接する複数の上位状態に対応する
複数個のパス・メトリックとに基づいて、現在の周期の
状態に対応する複数個のパス・メトリックを求めるＡＣ
Ｓ演算を同時に行う第２のステップと、 前記第１及び第２のパス・メトリック・メモリ又は前記
第３及び第４のパス・メトリック・メモリに前記現在の
周期の状態に対応する複数個のパス・メトリックを書き
込む第３のステップとを有することを特徴とするビタビ
復号方法。 - 【請求項４】 前記第２のステップでは、前記第１のス
テップで読み出されたパス・メトリックの個数の合計と
同数個の現在の周期の状態に対応するパス・メトリック
を求めることを特徴とする請求項１乃至３のいずれか１
に記載のビタビ復号方法。 - 【請求項５】 前記第１乃至第３のステップは、１回の
タイムスロット内に行うことを特徴とする請求項１乃至
４のいずれか１に記載のビタビ復号方法。 - 【請求項６】 復号データの更新周期の前の周期の状態
に対応するパス・メトリックと現在の周期の状態に対応
するパス・メトリックとが記憶されるパス・メトリック
・メモリと、 前記更新周期毎に供給される受信データの系列に基づい
て計算された２つの状態遷移に対応する複数個のブラン
チ・メトリックと、前記パス・メトリック・メモリから
読み出された前の周期の２つの状態に対応する複数組の
パス・メトリックとに基づいて、現在の周期の状態に対
応する複数個のパス・メトリックを求めるＡＣＳ演算を
同時に行う複数個のＡＣＳ演算回路と、 前記ＡＣＳ演算回路の個数に応じて、複数個のパス・メ
トリックを読み出すため又は書き込むために、前記パス
・メトリック・メモリを一度にアクセスするメモリ制御
回路とを備えてなることを特徴とするビタビ復号器。 - 【請求項７】 複数個の記憶媒体又は記憶領域からな
り、復号データの更新周期の前の周期の状態に対応する
パス・メトリックと現在の周期の状態に対応するパス・
メトリックとが記憶されるパス・メトリック・メモリ
と、 前記更新周期毎に供給される受信データの系列に基づい
て計算された２つの状態遷移に対応する複数個のブラン
チ・メトリックと、前記パス・メトリック・メモリから
読み出された前の周期の２つの状態に対応する複数組の
パス・メトリックとに基づいて、現在の周期の状態に対
応する複数個のパス・メトリックを求めるＡＣＳ演算を
同時に行う複数個のＡＣＳ演算回路と、 前記複数個の記憶媒体又は記憶領域のいくつかを組み合
わせて選択して前記前の周期の２つの状態に対応するパ
ス・メトリックを前記パス・メトリック・メモリから複
数組読み出すと共に、前記ＡＣＳ演算の結果を書き込む
べき読み出し時と異なる組み合わせで前記複数個の記憶
媒体又は記憶領域のいくつかを選択して前記現在の周期
の状態に対応する複数個のパス・メトリックを書き込む
メモリ制御回路とを備えてなることを特徴とするビタビ
復号器。 - 【請求項８】 復号データの更新周期の前の周期の下位
状態に対応するパス・メトリックと現在の周期の下位状
態に対応するパス・メトリックとが記憶される第１及び
第２のパス・メトリック・メモリと、 前記更新周期の前の周期の上位状態に対応するパス・メ
トリックと現在の周期の上位状態に対応するパス・メト
リックとが記憶される第３及び第４のパス・メトリック
・メモリと、 前記更新周期毎に供給される受信データの系列に基づい
て計算された２つの状態遷移に対応する複数個のブラン
チ・メトリックと、読み出された前記前の周期の隣接す
る複数の下位状態に対応する複数個のパス・メトリック
及び前記前の周期の隣接する複数の上位状態に対応する
複数個のパス・メトリックとに基づいて、現在の周期の
状態に対応する複数個のパス・メトリックを求めるＡＣ
Ｓ演算を同時に行う複数個のＡＣＳ演算回路と、 前記第１及び第３のパス・メトリック・メモリ又は前記
第２及び第４のパス・メトリック・メモリから前記前の
周期の隣接する複数の下位状態に対応する複数個のパス
・メトリックと前記前の周期の隣接する複数の上位状態
に対応する複数個のパス・メトリックとを読み出すと共
に、前記第１及び第２のパス・メトリック・メモリ又は
前記第３及び第４のパス・メトリック・メモリに前記現
在の周期の状態に対応する複数個のパス・メトリックを
書き込むメモリ制御回路とを備えてなることを特徴とす
るビタビ復号器。 - 【請求項９】 前記複数個のＡＣＳ演算回路は、前記メ
モリ制御回路により読み出されたパス・メトリックの個
数の合計と同数設けられていることを特徴とする請求項
６乃至８のいずれか１に記載のビタビ復号器。 - 【請求項１０】 前記複数個のＡＣＳ演算回路及び前記
メモリ制御回路は、１回のタイムスロット内に処理を行
うことを特徴とする請求項６乃至９のいずれか１に記載
のビタビ復号器。 - 【請求項１１】 コンピュータに請求項１乃至１０のい
ずれか１に記載の機能を実現させるためのビタビ復号プ
ログラムを記憶した記憶媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328599A JP2000156644A (ja) | 1998-11-18 | 1998-11-18 | ビタビ復号方法、ビタビ復号器及びビタビ復号プログラムを記憶した記憶媒体 |
| TW88120293A TW451561B (en) | 1998-11-18 | 1999-11-18 | Viterbi decoding method, Viterbi decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328599A JP2000156644A (ja) | 1998-11-18 | 1998-11-18 | ビタビ復号方法、ビタビ復号器及びビタビ復号プログラムを記憶した記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156644A true JP2000156644A (ja) | 2000-06-06 |
Family
ID=18212087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328599A Pending JP2000156644A (ja) | 1998-11-18 | 1998-11-18 | ビタビ復号方法、ビタビ復号器及びビタビ復号プログラムを記憶した記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000156644A (ja) |
| TW (1) | TW451561B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018207248A (ja) * | 2017-06-01 | 2018-12-27 | Ｎｅｃプラットフォームズ株式会社 | ビタビ復号装置、及び、ビタビ復号方法 |
-
1998
- 1998-11-18 JP JP10328599A patent/JP2000156644A/ja active Pending
-
1999
- 1999-11-18 TW TW88120293A patent/TW451561B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018207248A (ja) * | 2017-06-01 | 2018-12-27 | Ｎｅｃプラットフォームズ株式会社 | ビタビ復号装置、及び、ビタビ復号方法 |
| JP7007115B2 (ja) | 2017-06-01 | 2022-01-24 | Ｎｅｃプラットフォームズ株式会社 | ビタビ復号装置、及び、ビタビ復号方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW451561B (en) | 2001-08-21 |
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Legal Events
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|---|---|---|---|
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Effective date: 20031209 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040713 |