JPS63129714A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パストレース方式を適用したとタビ復号器のトレースメ
モリを、最尤パスの末端の数シンボル分の情報のみを記
憶できる容量とし、最尤パスの全長について記憶する場
合に比較して容量を削減し、回路規模の縮小を図るもの
である。

〔産業上の利用分野〕

本発明は、パストレース方式を適用し、畳込み符号の誤
り訂正復号を行うビタビ復号器に関するものである。

ビタビ復号器（Ｖｉｔｅｒｂｉ　　Ｄｅｃｏｄｅｒ）は
、畳込み符号の最尤復号法に使用されるものであり、既
知の複数個の符号系列のうち、受信符号系列に最も符号
距離が近いパスを最尤パスとして選択し、選択されたパ
スに対応して復号データを得るものであり、誤り訂正能
力が高いことから、衛星通信方式等に於ける復号器とし
て使用されている。

〔従来の技術〕

ビタビ復号器は、第３図に示すように、分配器３１と、
ＡＣＳ回路３２と、パスメモリ３３とを主要素として構
成されている。分配器３１は、受信符号からブランチメ
トリックを計算してＡＣＳ回路３２に加えるものであり
、直交振幅変調信号の復調信号を、例えば、８値軟判定
により判定すると、３ビツト構成の判定出力となり、合
計で６ビツトの受信符号が分配器３１に加えられること
になる。

この分配器３１は、例えば、第４図に示す構成を有する
ものであり、３４．３５はインバータ、３６〜３９は加
算器である。直交振幅変調信号の復調信号の判定出力信
号Ｉ、　Ｑが入力され、それぞれ（１＋Ｑ）、　　（Ｉ
＋ｃｈ）、　　（Ｔ＋Ｑ）、　　（Ｔ十Ｇ）のＯ〜１４
を示す４ビツト構成の４種類のブランチメトリックＢＭ
Ｉ〜ＢＭ４が出力され、ＡＣＳ回路３２に加えられる。

ＡＣＳ回路３２ば、加算器（Ａ　ｄｃｌｅｒ）と、比較
器（Ｃｏｍｐａｒａｔｏｒ　）と、セレクタ（Ｓｅｌｅ
ｃｔｏｒ　）とから構成され、それぞれの英文の頭文字
をとったものである。このＡＣＳ回路３２は、畳込み符
号の拘束長をＫとすると、２に一１個のＡＣＳ回路部か
ら構成されるものであり、Ｋ＝３とした場合に、第５図
に示すように、４個のＡＣＳ回路部（ＡＣＳＩ〜ＡＣＳ
４）４１〜４４により構成される。各ＡＣＳ回路部４１
〜４４は、ブランチメトリックと１シンボル前のバスメ
トリックとにより、新しいバスメトリックを算出し、そ
の時のパスセレクト信号ＰＳ１〜ＰＳ４を出力する。

例えば、ＡＣＳ回路部４１は、ブランチメトリックＢＭ
１．ＢＭ２と、ＡＣＳ回路部４１．４３からの１シンボ
ル前のバスメトリックとが加えられ、新しいバスメトリ
ックを算出し、その時のパスセレクト信号ＰＳ１を出力
する。又ＡＣＳ回路部４３は、ブランチメトリックＢＭ
３．ＢＭ４と、ＡＣ８回路部４２．４４からの１シンボ
ル前のバスメトリックとが加えられ、新しいバスメトリ
ックを算出し、その時のパスセレクト信号ＰＳ３を出力
する。

各ＡＣＳ回路部４１〜４４は、例えば、第６図に示すよ
うに、（Ａ）加算器４５，４６、（Ｃ）比較器４７、（
Ｓ）セレクタ４８により構成されている。ブランチメト
リックとバスメトリックとがそれぞれ加算器４５．４６
に加えられ、加算器４５．４６の加算出力は比較器４７
により比較され、比較結果の信号をパスセレクト信号と
してセレクタ４８及びパスメモリ３３に加えるもので、
セレクタ４８から加算結果の小さい方が新しいバスメト
リックとして出力され、次のシンボルのバスメトリック
の算出に用いられる。

パスメモリ３３は、パスセレクト信号を最尤バスの履歴
として記憶するものであり、例えば、第７図に示す構成
を有するものである。同図に於いて、ＭＳＩＩ〜ＭＳ４
３はパスメモリセルで、それぞれセレクタＳＥＬとフリ
ップフロップＦＦとから構成されており、３段構成のみ
を示すものであるが、通常は畳込み符号の拘束長にの５
〜６倍程度の段数の構成が用いられる。初段のパスメモ
リセルには、０″　ｇ１＋Ｉ、ｍ□ｓ、１”が初段入力
として加えられ、パスセレクト信号ＰＳ１〜ＰＳ４に対
応して順次内部状態を遷移させるようにシフトされる。

即ち、復号サイクル毎に生き残りパスとして判定した側
のパスメモリの内容を、パスセレクト信号を用いて転送
することになる。

通常のビタビ復号器に於けるパスメモリ３３は、前述の
ように、各パスメモリセルがセレクタＳＥＬとフリップ
フロップＦＦとから構成されるものであるから、集積回
路化することが困難であった。そこで、半導体集積回路
化されたランダムアクセスメモリを使用できる構成とし
て、パストレース方式が提案された。これは、ノード番
号とそのノード番号に対応したパスメモリの内容とによ
り、そのノードに於ける生き残りとして選択された側の
ノード番号を求め、これを繰り返して、パスメモリの最
後に到達した時のノード番号から復号出力を得る方式で
あり、例えば、第８図に示す構成を有するものである。

第８図に於いて、５１は分配器、５２はＡＣＳ回路、５
３はランダムアクセスメモリからなるパスメモリ、５４
はパストレース制御部、５５は最小パスメトリック検出
部、５６はノード番号計算部、５７はランダムアクセス
メモリからなるトレースメモリである。

受信符号から分配器５１によりブランチメトリックを算
出してＡＣＳ回路５２に加え、パスメトリックを算出し
、算出されたパスメトリックの比較により得られたパス
セレクト信号を、パストレース制御部５４を介して、パ
スメモリ５３に最尤パスの履歴として記憶させる動作は
、前述の第３図に示す構成の場合と同様である。又ＡＣ
Ｓ回路５１に於いて、パスセレクト信号に従って選択さ
れた新しいパスメトリックが最小パスメトリック検出部
５５に加えられる。最小パスメトリック検出部５５は、
拘束長をＫとして、２に一１個のＡＣ８回路部からそれ
ぞれ出力される２に一１個のパスメトリックのうちの最
小のものを検出するものであり、検出されたパスメトリ
ックはノード番号計算部５６に加えられ、パスセレクト
信号を用いてノード番号を計算する。

第９図は、パストレース制御部５４によるパストレース
の動作説明図であり、畳込み符号の拘束長Ｋを４とした
場合を示す。従って、ＡＣＳ回路部は８個設けられるこ
とになり、ノード番号０〜７に対応した８個のパスセレ
クト信号がパスメモリ５３に書込まれる。パストレース
開始は、任意のノードから行うことができるが、最小パ
スメトリックのノードから開始することが望ましいもの
である。図示のように、ノード番号θ〜７対応に、パス
メトリックが、８２．８２，８２，８２゜６４．７８．
７６．６２の場合、矢印で示す最小パスメトリック６２
のノード番号７からパストレース開始を行うことになる
。

このパストレース開始ノード番号をＮｏ、パスセレクト
信号をＰＳｏ、拘束長をＫとすると、次のノード番号Ｎ
、を、 Ｎ　Ｉ＝２”−”　ｘＰＳｇ　＋　ＬＮｏ　／２Ｊ　　
−（１）により求める。なお、ＬＮｏ／２Ｊは、Ｎｏ／
２を超えない最大の整数を意味するものである。

パストレースの第１ステツプとして、トレース開始ノー
ド番号Ｎ。＝７とそれに対応するパスメモリ５３の内容
として最新のパスメトリックＰ。

＝“１”とが、パストレース制御部５４の制御によりノ
ード番号計算部５６に加えられ、（１）式に従って、Ｎ
、＝２’ｉＸ１＋１７／２Ｊ＝７が算出されて、トレー
スメモリ５７に書込まれる。

次の第２ステツプでは、このノード番号７に対応するパ
スメモリ５３の内容のパスセレクト信号ｐｓ、＝“１″
が読出され、ノード番号Ｎ２＝７が算出されて、トレー
スメモリ５７に書込まれ、次の第３ステツプでは、ノー
ド番号Ｎ２＝７に対応するパスメモリ５３の内容のパス
セレクト信号ＰＳｚ＝“０”が読出され、ノード番号Ｎ
５＝３が算出されてトレースメモリ５７に書込まれる。

以下同様にして、第８ステツプでノード番号Ｎ。

−４が算出されたとすると、矢印の経路が最尤バスとな
り、トレースメモリ５７に書込まれた終端ノードの番号
の４は、２進数で“１００”であるから、その最下位ビ
ット（Ｌ　Ｓ　Ｂ）の“０”が復号出力となる。

１復号サイクル（ニシンポル復号に要する期間）毎に前
述のパストレースを行って復号出力を得る為に、パスメ
モリ５３を繰り返しアクセスする必要があるから、復号
速度を向上することが困難である。そこで、分割パスト
レース方式が提案された。これは、最尤バスの決定に複
数の復号サイクルを用いるものであり、１復号サイクル
に於けるトレース回数を削減して、復号速度の高速化を
図るものである。

〔発明が解決しようとする問題点〕

パストレース方式及び分割パストレース方式に於いては
、パスメモリ５３．トレースメモリ５７として、ランダ
ムアクセスメモリを用いることができ、小型化を図るこ
とができるが、パスメモリ５３は、畳込み符号の拘束長
にの５〜６倍程度の長さを必要とし、又トレースメモリ
５７は最尤バスをその全長にわたつて記憶する為に、パ
スメモリ５３と同一の長さを必要とすることになる。従
って、分割パストレース方式を適用した場合でも、大き
な容量のトレースメモリ５７を必要とするので、ビタビ
復号器の回路規模が大きくなる欠点があった。

〔問題点を解決するための手段〕

本発明のビタビ復号器は、最尤パスの末端の数シンボル
分についてのみトレースメモリに記憶させることにより
、トレースメモリの容量を削減したものであり、第１図
を参照して説明する。

受信符号からブランチメトリックを計算する分配器ｌと
、この分配器１からのブランチメトリックと、ニシンポ
ル前のパスメトリックとを加算し、その加算出力を比較
して、小さい方を新しいパスメトリックとして選択出力
し、且つその選択を行うパスセレクト信号を出力するＡ
ＣＳ回路２と、パスセレクト信号を記憶するパスメモリ
３と、パストレース時に、パスメモリ３から読出しタハ
スセレクト信号を基にノード番号を計算するノード番号
計算部４と、算出されたノード番号を、最尤パスの末端
の数シンボル分のみ記憶するトレースメモリ５とを備え
、タイミング制御部６によりノード番号計算部４及びト
レースメモリ５のタイミングを制御し、トレースメモリ
５から復号出力を得るものである。

〔作用〕

分配器１により受信符号からブランチメトリックが算出
され、ＡＣ５回路２によりパスメトリック及び最尤パス
の履歴を示すパスセレクト信号とが出力されて、パスセ
レクト信号はパスメモリ３に書込まれる。パストレース
時に、このパスメモリ３から読出されたパスセレクト信
号を基にノード番号計算部４に於いてノード番号が計算
され、トレースメモリ５に書込まれる。復号データとし
ては、最尤パスの末端の数シンボル分を利用することに
なるから、トレースメモリ５に書込まれたノード番号の
最尤パスの末端の数シンボル分により、復号出力を得る
ことができる。

〔実施例〕

以下図面を参照して本発明の実施例を詳細に説明する。

第２図は本発明の実施例のブロック図であり、１１は分
配器、１２はＡＣＳ回路、１３はパスメモリ、１４はノ
ード番号計算部、１５はトレースメモリ部、１６は内部
クロック発生部、１７はシンボル数カウンタ、１８はト
レース段数カウンタ、１９はセレクタ、２０はＴフリッ
プフロップ、２１．２２はｎ段のシフトレジスタ、２３
．２４．２５はセレクタ、２６．２７はゲート回路であ
る。この実施例は、トレースメモリとして、シフトレジ
スタを用いた場合を示し、シフトレジスタ２１．２２の
段数は、パスメモリ１３による最尤パスの全長に相当す
るものではなく、最尤パスの末端のｎシンボル分に相当
するものである。

分配器１１により受信符号からブランチメトリックが算
出され、ＡＣＳ回路１２によりブランチメトリックと１
シンボル前のパスメトリックとの加算と加算結果の比較
が行われて、最尤パスの履歴を示すパスセレクト信号が
出力され、パスメモＩ７１３に加えられる。又パストレ
ース時に、パスメモリ１３から読出されたパスセレクト
信号Ｃを基にノード番号計算部１４に於いて前述の（１
１式に従ったノード番号が計算されて、トレースメモリ
部１５に加えられる。

パストレース段数が例えば１２０段の場合、トレース段
Ｂカウンタ１８は、１２０段のトレース終了毎に信号ｆ
を出力する。この信号は、セレクタ１９とＴフリツブフ
ロツブ２０とに加えられ、セレクタ１９は、パストレー
ス開始時のみＡＣＳ回路１２からのパストレース開始ノ
ード番号情報ａを選択し、ノード番号計算部１４に於い
てパストレース開始ノード番号をＮｏとすると、次のノ
ード番号Ｎ、が（１１式に従って算出される。それ以後
は、ノード番号計算部１４からのノード番号情報すを選
択する。従って、最尤パスの末端のノード番号まで、順
次前回のノード番号と、それに対応するパスメモリ１３
から読出したパスセレクト信号Ｃとによりノード番号計
算部１４に於いてノード番号が算出される。

又Ｔフリップフロップ２０は、トレース段数カウンタ１
８の出力信号ｆ毎にＱ端子出力信号ｇの反転を行うもの
である。このＴフリップフ口ップ２０のＱ端子出力信号
ｇが“１”の場合、ゲート回路２６を介してノード番号
情報すがシフトレジスタ２１に加えられ、セレクタ２３
により外部クロック信号ｅが選択されてシフトレジスタ
２１にシフトクロックとして加えられるので、ノード番
号情報すが順次シフトされて記憶される。又セレクタ２
４により内部クロック発生部１６からの内部クロック信
号ｄが選択されて、シフトレジスタ２２にシフトクロッ
クとして加えられ、前のパストレースに於いて書込まれ
たノード番号情報すが読出されてセレクタ２５に加えら
れる。又このセレクタ２５により最尤パスの末端のノー
ド番号を基に復号信号が選択出力される。

又Ｔフリップフロップ２０のＱ端子出力信号ｇが′０”
の場合は、ゲート回路２７を介してノード番号情報すが
シフトレジスタ２２に加えられ、セレクタ２４により外
部クロック信号ｅが選択されてシフトレジスタ２２にシ
フトクロックとして加えられ、ノード番号情報すが順次
シフトされて記憶される。又セレクタ２３により内部ク
ロック信号ｄが選択されてシフトレジスタ２１にシフト
クロツタとして加えられ、前のパストレースに於いて書
込まれたノード番号情報すが読出されてセレクタ２５に
加えられる。又このセレクタ２５により最尤パスの末端
のノード番号を基に復号信号が選択出力される。

前述のように、トレースメモリ部は、数段のシフトレジ
スタ２１．２２により構成することができるから、回路
規模を小さくすることができる。

なお、シフトレジスタ２１．２２の代わりに、小容量の
ランダムアクセスメモリ或いは高速動作可能のＤフリッ
プフロップを用いてトレースメモリを構成することも可
能である。

〔発明の効果〕

以上説明したように、本発明は、ノード番号計算部４で
算出されたノード番号を、最尤パスの末端の数シンボル
分のみ記憶するトレースメモリ５を設けたものであり、
パストレース方式又は分割パストレース方式に於けるト
レースメモリ５の容量を、最尤パスの全長にわたって記
憶する従来例に比較して著しく小さくすることが可能と
なり、従って、回路規模を小さくして、経済的な構成と
することができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図はビタビ復号器のブロック図
、第４図は分配器のブロック図、第５図はＡＣＳ回路の
ブロック図、第６図はＡＣ８回路部のブロック図、第７
図はパスメモリの要部ブロック図、第８図はパストレー
ス方式ビタビ復号器のブロック図、第９図はパストレー
ス説明図である。 ｌは分配器、２はＡＣＳ回路、３はバスメモリ、４はノ
ード番号計算部、５はトレースメモリ、６はタイミング
制御部、１１は分配器、１２はＡＣ８回路ζ１３はバス
メモリ、１４はノード番号計算部、１５はトレースメモ
リ部、１６は内部クロンク発生部、１７はシンボル数カ
ウンタ、１８はトレース段数カウンタ、１９はセレクタ
、２０はＴフリップフロップ、２１．２２はシフトレジ
スタ、２３，２４．２５はセレクタである。

Claims (1)

1. 【特許請求の範囲】 受信符号からブランチメトリックを計算する分配器（１
   ）と、 該分配器（１）からのブランチメトリックと１シンボル
   前のパスメトリックとを加算し、加算出力のパスメトリ
   ックを比較して最尤パス選択を示すパスセレクト信号及
   び該パスセレクト信号により選択されたパスメトリック
   とを出力するＡＣＳ回路（２）と、 前記パスセレクト信号を記憶するパスメモリ（３）と、 パストレース時に、前記パスメモリ（３）から読出した
   パスセレクト信号を基にノード番号を計算するノード番
   号計算部（４）と、 該ノード番号計算部（４）で算出されたノード番号を、
   最尤パスの末端の数シンボル分のみ記憶するトレースメ
   モリ（５）とを備えた ことを特徴とするビタビ復号器。