JPH0653845A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】 【構成】 拘束長Ｋ＝７に応じて縦方向に６４個のパス
メモリセルを有するパスメモリ３を８個のブロックに分
割し、初段のパスメモリセル３０への初期値として各ブ
ロック毎に“０”と“１”を交互に与えると共に、ステ
ートメトリック計算部２の複数のＡＣＳ回路２０を８個
のブロックに分割し、この各ブロック内のＡＣＳ回路２
０から同じバス選択信号ｓｅｌが出力されるように制御
する。 【効果】 任意の拘束長Ｋに対して復号が可能で、か
つ、ＬＳＩの開発コストや部品コストを低くすることが
可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、畳み込み符号の最尤復
号法に使用されるいわゆるビタビ復号器に関するもので
ある。

【０００２】

【従来の技術】ビタビ(Viterbi) 復号器は、畳み込み符
号の最尤復号法に使用されるものであり、既知の複数個
の符号系列のうち、入力符号系列に最も符号距離が近い
パスを最尤パスとして選択し、この選択されたパスに対
応して復号データを得るものであり、誤り訂正能力が高
いことから例えば衛星通信等の復号器として使用されて
いる。

【０００３】ここで、従来のビタビ復号器は、例えば図
２３に示すように、符号分配器としてのブランチメトリ
ック計算部１０１と、複数のＡＣＳ回路１０２₀ 〜１０
２₇からなるステートメトリック計算部１０２と、パス
メモリ１０３と、上記パスメモリ１０３の出力に基づい
て多数決を行って復号信号を得る多数決回路（最尤判定
回路）１０４とで構成されるものである。

【０００４】すなわち、この図２３において、上記符号
分配器としてのブランチメトリック計算部１０１には、
入力端子１００_I と１００_Q を介した直交変調の復号信
号Ｉ，Ｑが入力符号として供給されている。当該ブラン
チメトリック計算部１０１では、これら入力符号から各
ノード毎のブランチメトリックＢＭを計算し、求めたブ
ランチメトリックＢＭを後段のステートメトリック計算
部１０２の各ＡＣＳ回路１０２₀ 〜１０２₇ に送る。

【０００５】上記各ＡＣＳ回路１０２₀ 〜１０２₇ で
は、入力されたブランチメトリックＢＭに１シンボル前
のパスメトリックを加算して２つのパスに対応する新た
なパスメトリックを計算し、これらのパスメトリック値
を比較器で比較して、パスメトリックの小さい方を生き
残りパスとして選択し、その選択したパスを示すパス選
択信号（後段のパスメモリでのバス選択信号）と選択し
たパスメトリック（ステートメトリックＳＭ）とを出力
する。

【０００６】すなわち、各々のＡＣＳ回路１０２₀ 〜１
０２₇ は、具体的には図２４に示すように加算器(Adde
r) １２２，１２３と、比較器(Comparator)１２６と、
セレクタ(Selector)１２７とで構成されている。この図
２４において、１つのＡＣＳ回路の端子１２０と１２１
にはブランチメトリックＢＭが供給され、端子１２４と
１２５には他のＡＣＳ回路からの上記選択されたパスメ
トリック（ステートメトリックＳＭ）が供給される。こ
れらブランチメトリックＢＭとステートメトリックＳＭ
とがそれぞれ対応する加算器１２２，１２３にて加算さ
れ、これら加算器１２２，１２３からの出力（２つのパ
スに対応する新たなパスメトリック）が上記比較器１２
６に送られる。当該比較器１２６では上記生き残りパス
が選択され、そのパスがパス選択信号（バス選択信号）
として端子１２９から出力される。また、上記加算器１
２２，１２３からのパスメトリックは上記セレクタ１２
７にも送られ、当該セレクタ１２７では上記比較器１２
６からのパス選択信号に基づいて上記２つのパスメトリ
ックを選択する。このセレクタ１２７で選択されたパス
メトリックがステートメトリックＳＭとして端子１２８
から他のＡＣＳ回路に送られる。

【０００７】図２３のステートメトリック計算部１０２
からのバス選択信号（図２４の各ＡＣＳ回路からのバス
選択信号）は、パスメモリ１０３に送られる。当該パス
メモリ１０３は、上記ステートメトリック計算部１０２
からのバス選択信号が加えられて、生き残りパスの経歴
が記憶されるものである。このパスメモリ１０３に記憶
された内容は、多数決回路（最尤判定回路）１０４に送
られる。当該多数決回路１０４で判定された上記ステー
トメトリックＳＭが最小となる経歴のパスメモリ１０３
の内容が復号信号として出力端子１０５から出力され
る。

【０００８】すなわち、上記ステートメトリック計算部
１０２の各ＡＣＳ回路１０２₀ 〜１０２₇ と、パスメモ
リ１０３と、多数決回路（最尤判定回路）１０４との接
続状態は、具体的には、図２５に示すようになされるも
のである。

【０００９】この図２５において、上記各ＡＣＳ回路１
０２₀ 〜１０２₇ からのバス選択信号は、上記パスメモ
リ１０３の対応する各パスメモリセル１３０₀ 〜１３０
₇ ，１３１₀ 〜１３１₇ ，１３２₀ 〜１３２₇ ，・・・
に送られる。ここで、初段のパスメモリセル１３０₀ 〜
１３０₇ には、“０”，“１”，“０”，“１”，・・
・の初期値がそれぞれ入力として印加される。これら各
パスメモリセル１３０₀ 〜１３０₇ ，１３１₀ 〜１３１
₇ ，１３２₀ 〜１３２₇ ，・・・では、上記初段のパス
メモリセル１３０₀ 〜１３０₇ に入力された初期値が、
上記バス選択信号に基づいて順次内部状態を遷移させる
ようにシフトされる。すなわち、復号サイクル毎にＡＣ
Ｓ回路１０２₀ 〜１０２₇ で生き残りパスと判定した側
のパスメモリセルの内容をバス選択信号を用いて後段の
パスメモリセルに転送する。次に、これらパスメモリセ
ルからの出力が、上記多数決回路（最尤判定回路）１０
４に送られ、当該多数決回路１０４から復号信号が出力
される。

【００１０】上述したようなビタビ復号器においては、
符号の拘束長Ｋを大きくする程、誤り訂正能力が大きく
なる。しかし、拘束長Ｋを大きくすると、回路規模が指
数関数的に増大するので、通常は拘束長Ｋ＝３〜７が採
用されている。

【００１１】

【発明が解決しようとする課題】ところで、上述したよ
うな従来のビタビ復号器では、１つの拘束長Ｋに対して
のみしか復号できないようになっている。そのため、任
意の拘束長Ｋに対して復号を行うようにするためには、
そのそれぞれの拘束長Ｋに合った復号器を選択して使用
しなければならず、ＬＳＩ（大規模集積回路）の開発コ
ストや部品コストの面で問題となっている。

【００１２】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、任意の拘束長Ｋに対して復
号が可能で、かつ、ＬＳＩの開発コストや部品コストを
低くすることのできるビタビ復号器を提供することを目
的とするものである。

【００１３】

【課題を解決するための手段】本発明のビタビ復号器
は、上述の目的を達成するために提案されたものであ
り、入力符号に基づいてブランチメトリックを計算する
ブランチメトリック計算部と、ブランチメトリックに基
づいてバス選択信号を出力する複数のＡＣＳ回路からな
るステートメトリック計算部と、上記バス選択信号が供
給される複数のパスメモリセルからなるパスメモリと、
上記パスメモリの出力に対して最尤判定を行う最尤判定
手段とを有する拘束長Ｋ＝Ｎのビタビ復号器において、
上記拘束長Ｋ＝Ｎに応じて２^N-1 個設けられる上記パス
メモリを２^M-1 個のブロックに分割し、初段のパスメモ
リへの初期値として各ブロック毎に“０”と“１”を交
互に与えるようにしている。

【００１４】ここで、上記パスメモリは、上記拘束長情
報に基づいて初段のパスメモリへの初期値をブロック毎
に設定する初期値設定手段を有してなる。

【００１５】また、本発明のビタビ復号器においては、
上記ステートメトリック計算部の上記複数のＡＣＳ回路
を２^M-1 個のブロックに分割し、当該各ブロック内の２
^N-M個のＡＣＳ回路から同じバス選択信号が出力される
ように制御する。

【００１６】さらに、上記ステートメトリック計算部の
各ＡＣＳ回路は、拘束長情報に基づいて２つのブランチ
メトリックを切り換える切換手段を有する。

【００１７】このとき、２種類の拘束長で２つのブラン
チメトリックが共通となる部分以外に上記切換手段を設
けるようにする。

【００１８】また更に、上記拘束長Ｋは７及び４とす
る。

【００１９】

【作用】本発明のビタビ復号器によれば、拘束長Ｋ＝Ｎ
に応じて２^N-1 個設けられるパスメモリを２^M-1 個のブ
ロックに分割して初段のパスメモリへの初期値として各
ブロック毎に“０”と“１”を交互に与えると共に、複
数のＡＣＳ回路を同じく２^M-1 個のブロックに分割して
この各ブロック内の２^N-M 個のＡＣＳ回路から同じバス
選択信号が出力されるように制御することで、これら各
ブロック単位のＡＣＳ回路とパスメモリは各々ブロック
単位で同一に動作するものとなる。したがって、拘束長
Ｋ＝Ｎ以下の任意の拘束長のビタビ復号器を１つのビタ
ビ復号器で実現できるようになる。

【００２０】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。

【００２１】本発明実施例のビタビ復号器は、例えば図
１に示すように、入力符号に基づいてブランチメトリッ
クＢＭを計算するブランチメトリック計算部（図示は省
略する）と、ブランチメトリックＢＭに基づいてバス選
択信号（パス選択信号）ｓｅｌ00〜ｓｅｌ63（但し図１
には一部のみ示す）を出力する複数のＡＣＳ回路２０₀
〜２０₆₃（但し図１には一部のみ示す）からなるステー
トメトリック計算部２と、上記バス選択信号ｓｅｌ00〜
ｓｅｌ63が供給される複数のパスメモリセル３０₀ 〜３
０₆₃，３１₀ 〜３１₆₃，・・・（但し図１には一部のみ
示す）からなるパスメモリ３と、上記パスメモリ３の出
力に対して最尤判定を行う最尤判定手段としての多数決
回路４とを有する拘束長Ｋ＝Ｎのビタビ復号器におい
て、上記拘束長Ｋ＝Ｎに応じて２^N-1 個設けられる上記
パスメモリ３を２^M-1 個のブロックに分割し、初段のパ
スメモリセル３０₀ 〜３０₆₃への初期値として各ブロッ
ク毎に“０”と“１”を交互に与えるようにしている。

【００２２】なお、本実施例では、拘束長Ｋ＝７とＫ＝
４を１つのビタビ復号器で実現する場合を例に挙げてい
る。このため、本実施例においては、上記拘束長Ｋ＝Ｎ
＝７で上記パスメモリ３の縦方向のパスメモリセルが２
^N-1 ＝２⁶ ＝６４個となり、また、上記Ｍ＝４で上記ブ
ロックを２^M-1 ＝２³ ＝８個（ブロックｂｋ₀ 〜ｂ
ｋ₇ ）としている。

【００２３】ここで、本実施例のビタビ復号器において
は、上記ステートメトリック計算部２の上記６４個のＡ
ＣＳ回路２０₀ 〜２０₆₃も上記パスメモリ３と同様に２
^M-1個（８個）のブロックｂｋ₀ 〜ｂｋ₇ に分割し、当
該各ブロックｂｋ₀ 〜ｂｋ₇内の２^N-M 個（８個）のＡ
ＣＳ回路から同じバス選択信号ｓｅｌが出力されるよう
に制御する。

【００２４】また、上記ステートメトリック計算部２の
各ＡＣＳ回路２０₀ 〜２０₆₃は、拘束長情報に基づいて
２つのブランチメトリックＢＭを切り換えるセレクタ２
３_a0，２３_b0〜２３_a63 ，２３_b63 （但し図１には一部
のみ示す）を有する。

【００２５】さらに、上記パスメモリ３は、上記拘束長
情報に基づいて初段のパスメモリセル３０₀ 〜３０₆₃へ
の初期値をブロック毎に設定する初期値設定回路６９を
も有している。

【００２６】先ず、この図１の構成において、拘束長Ｋ
＝７のビタビ復号器を実現する場合について説明する。

【００２７】すなわちこの図１において、図示を省略す
るブランチメトリック計算部からのブランチメトリック
ＢＭは、後述するセレクタ２３_a0，２３_b0〜２３_a63 ，
２３_b63 を介して、ステートメトリック計算部２の各Ａ
ＣＳ回路２０₀ 〜２０₆₃の各加算器２４_a0，２４_b0〜２
４_a63 ，２４_b63 （但し図１には一部のみ示す）に供給
される。

【００２８】ここで、この６４個存在する各ＡＣＳ回路
２０₀ 〜２０₆₃は、それぞれ表１の表(1) と表２の表
(2) の拘束長Ｋ＝７の項に示すようなブランチメトリッ
クＢＭとステートメトリックＳＭとの加算を２系統で行
い、計算結果を比較し、値の小さい方を選択するように
構成されている。なお、表１の表(1) にはステートメト
リックＳＭ０〜ＳＭ３１まで、表２の表(2) にはステー
トメトリックＳＭ３２〜６３までを示している。

【００２９】

【表１】

【００３０】

【表２】

【００３１】すなわち、各ＡＣＳ回路２０₀ 〜２０₆₃の
加算器２４_a0，２４_b0〜２４_a63 ，２４_b63 では、後述
するセレクタ２３_a0，２３_b0〜２３_a63 ，２３_b63 を介
して供給されたブランチメトリックＢＭと、データ保持
手段２９₀ 〜２９₆₃からのステートメトリックＳＭとの
加算が行われる。これら加算器２４_a0，２４_b0〜２４
_a63 ，２４_b63 からのパスメトリックはセレクタ２５_a0
〜２５_a63 （但し図１には一部のみ示す）と比較器２５
_b0〜２５_b63 （但し図１には一部のみ示す）とに送られ
る。例えば、セレクタ２５_a0と比較器２５_b0には、加算
器２４_a0と加算器２４_b0からの２つのパスメトリックが
供給される。上記比較器２５_b0〜２５_b63では上記２つ
のパスメトリックから生き残りパスが選択されてそのパ
スがバス選択信号（パス選択信号）ｓｅｌ00〜ｓｅｌ63
が後段のパスメモリ３に送られ、上記セレクタ２５_a0〜
２５_a63 ではそれぞれ対応する比較器２５_b0〜２５_b63
からのバス選択信号ｓｅｌ00〜ｓｅｌ63に基づいて２つ
のパスメトリックの選択を行う。これら各セレクタ２５
_a0〜２５_a63 で選択されたパスメトリックは、それぞれ
対応する正規化回路２８₀ 〜２８₆₃（但し図１には一部
のみ示す）で正規化された後、それぞれ対応するデータ
保持手段２９₀ 〜２９₆₃に送られて保存される。このデ
ータ保持手段２９₀ 〜２９₆₃から読み出された出力が、
それぞれ対応する上記加算器２４_a0，２４_b0〜２
４_a63 ，２４_b63 への新たなステートメトリックＳＭと
なる。

【００３２】上記各ＡＣＳ回路２０₀ 〜２０₆₃の各比較
器２５_b0〜２５_b63 からのバス選択信号ｓｅｌ00〜ｓｅ
ｌ63は、パスメモリ３に送られる。

【００３３】当該パスメモリ３は、上記ステートメトリ
ック計算部２からのバス選択信号ｓｅｌ00〜ｓｅｌ63が
加えられて、生き残りパスの経歴を記憶する。すなわ
ち、上記各ＡＣＳ回路２０₀ 〜２０₆₃からのバス選択信
号ｓｅｌ00〜ｓｅｌ63は、上記パスメモリ３の対応する
各パスメモリセル３０₀ 〜３０₆₃，３１₀ 〜３１₆₃，・
・・・に送られる。これら各パスメモリセル３０₀ 〜３
０₆₃，３１₀ 〜３１₆₃，・・・は、それぞれラッチ７１
₀ 〜７１₆₃，７３₀ 〜７３₆₃，・・・及びセレクタ７２
₀ 〜７２₆₃，７４₀ 〜７４₆₃，・・・で構成され、これ
らパスメモリセル３０₀ 〜３０₆₃，３１₀ 〜３１₆₃，・
・・が図２に示すよう多段接続されているものである。
なお、この図２に示すパスメモリ３内の横方向の全パス
メモリセルには、それぞれ１本のバス選択信号が接続さ
れており、対応するＡＣＳ回路のバス選択信号ｓｅｌ00
〜ｓｅｌ63と接続している。

【００３４】ここで、初段のパスメモリセル３０₀ 〜３
０₆₃には、上記初期値設定回路６９で設定され当該初期
値設定回路６９の各出力端子６６₀ 〜６６₆₃からそれぞ
れ対応する初期値入力端子６７₀ 〜６７₆₃に入力される
“０”，“１”，“０”，“１”，・・・の値がそれぞ
れ初期値として印加される。これら各パスメモリセル３
０₀ 〜３０₆₃，３１₀ 〜３１₆₃，・・・では、上記初段
のパスメモリセル３０₀ 〜３０₆₃に入力された初期値
が、上記バス選択信号ｓｅｌ00〜ｓｅｌ63に基づいて順
次内部状態を遷移させるようにシフトされる。すなわ
ち、復号サイクル毎にＡＣＳ回路２０₀ 〜２０₆₃で生き
残りパスと判定した側のパスメモリセルの内容をバス選
択信号ｓｅｌを用いて後段のパスメモリセルに転送す
る。

【００３５】その後、当該パスメモリ３からの出力が、
上記多数決回路（最尤判定回路）４に送られ、当該多数
決回路４で判定された上記ステートメトリックＳＭが最
小となる経歴のパスメモリの内容が、復号信号として出
力端子５から出力される。

【００３６】次に、図１の構成で拘束長Ｋ＝４のビタビ
復号器を実現する方法を説明する。この場合、図１のパ
スメモリ３の初段の各パスメモリセル３０₀ 〜３０
₆₃に、上記各ＡＣＳ回路２０₀ 〜２０₆₃の各段における
ブランチメトリックＢＭの取り方がポイントとなる。

【００３７】先ず、当該拘束長Ｋ＝４の場合のパスメモ
リは、本来、図３のパスメモリセル８０₀ 〜８０₇ ，８
１₀ 〜８１₇ に示すように縦方向の段数が８段となり、
初段のパスメモリセル８０₀ 〜８０₇ への各初期値は
“０”，“１”，“０”，“１”，“０”，“１”，
“０”，“１”となる。このため、上述した拘束長Ｋ＝
７の図２に示すような縦方向６４段の構造を持つパスメ
モリ（すなわち図１のパスメモリ３）で、当該拘束長Ｋ
＝４を実現するためには、以下のようなことを行う必要
がある。

【００３８】すなわち、先に図１で述べたような拘束長
Ｋ＝７に対応する構造のパスメモリ３に対して拘束長Ｋ
＝４と等価な機能を持たせるためには、初段のパスメモ
リセル３０₀ 〜３０₆₃に対して、図４に示すような初期
値を与えるようにする。

【００３９】具体的に言うと、縦方向にそれぞれ６４段
あるパスメモリセル３０₀ 〜３０₆₃，３１₀ 〜３１₆₃，
・・・を上から順に８個づつ対にして８つのブロックｂ
ｋ₀〜ｂｋ₇ に区分し、そのブロック毎に同じ初期値を
順番に与えるようにする。例えば、図４に示すように、
ブロックｂｋ₀ の初段のパスメモリセル３０₀ 〜３０₇
には初期値として“０”を与え、ブロックｂｋ₁ の初段
のパスメモリセル３０₈ 〜３０₁₅には初期値として
“１”を、ブロックｂｋ₂ の初段のパスメモリセル３０
₁₆〜３０₂₃には初期値として“０”を、ブロックｂｋ₃
の初段のパスメモリセル３０₂₄〜３０₃₁には初期値とし
て“１”を、ブロックｂｋ₄ の初段のパスメモリセル３
０₃₂〜３０₃₉には初期値として“０”を、ブロックｂｋ
₅ の初段のパスメモリセル３０₄₀〜３０₄₇には初期値と
して“１”を、ブロックｂｋ₆ の初段のパスメモリセル
３０₄₈〜３０₅₅には初期値として“０”を、ブロックｂ
ｋ₇ の初段のパスメモリセル３０₅₆〜３０₆₃には初期値
として“１”を与える。

【００４０】このように、各ブロックｂｋ₀ 〜ｂｋ₇ の
初段のパスメモリセル３０₀ 〜３０₆₃に与える初期値
は、具体的には、図５及び図６に示すように構成される
上記初期値設定回路６９により形成されるようになされ
ている。なお、この初期値設定回路６９は、当該拘束長
Ｋ＝４と共にＫ＝７の初期値も形成する構成となされて
いる。また、この図５及び図６は、上記初期値設定回路
６９を２つに分割して示している。

【００４１】すなわち、当該初期値設定回路６９は、上
記パスメモリ３の縦方向の６４段とそれぞれ対応する４
８個のバッファ６１と１６個のＮＯＴゲート６２及び、
これら４８個のバッファ６１と１６個のＮＯＴゲート６
２の何れか１つの出力（上記パスメモリ３の縦方向の６
４段とそれぞれ対応する出力）がデータ入力端子Ｄに供
給される６４個のＤ型フリップフロップ６５とで構成さ
れるものである。

【００４２】この図５及び図６において、当該初期値設
定回路６９の端子６０には、拘束長に応じた拘束長情報
ＫＳＥＬが供給される。なお、本実施例の拘束長情報Ｋ
ＳＥＬは、例えば上記拘束長Ｋ＝７の場合には“１”と
なり、拘束長Ｋ＝４の場合には“０”となるものであ
る。当該拘束長情報ＫＳＥＬは、上記バッファ６１₁ ，
６１₃ ，６１₅ ，６１₇ ，６１₁₇，６１₁₉，６１₂₁，６
１₂₃，６１₃₃，６１₃₅，６１₃₇，６１₃₉，６１₄₉，６１
₅₁，６１₅₃，６１₅₅の各入力端子に送られると共に、上
記ＮＯＴゲート６２₈ ，６２₁₀，６２₁₂，６２₁₄，６２
₂₄，６２₂₆，６２₂₈，６２₃₀，６２₄₀，６２₄₂，６
２₄₄，６２₄₆，６２₅₆，６２₅₈，６２₆₀，６２₆₂の各入
力端子に送られる。

【００４３】また、バッファ６１₀ ，６１₂ ，６１₄ ，
６１₆ ，６１₁₆，６１₁₈，６１₂₀，６１₂₂，６１₃₂，６
１₃₄，６１₃₆，６１₃₈，６１₄₈，６１₅₀，６１₅₂，６１
₅₄の各入力端子は接地されている。更に、バッファ６１
₉ ，６１₁₁，６１₁₃，６１₁₅，６１₂₅，６１₂₇，６
１₂₉，６１₃₁，６１₄₁，６１₄₃，６１₄₅，６１₄₇，６１
₅₇，６１₅₉，６１₆₁，６１₆₃の各入力端子は定電圧源と
接続されている。

【００４４】これらバッファ或いはＮＯＴゲートの出力
がそれぞれ対応するＤ型フリップフロップ６５₀ 〜６５
₆₃のデータ入力端子Ｄに送られ、これらＤ型フリップフ
ロップ６５₀ 〜６５₆₃のデータ出力端子Ｑからの各出力
が出力端子６６₀ 〜６６₆₃を介して図１のパスメモリ３
の前記初期値入力端子６７₀ 〜６７₆₃に送られる。

【００４５】この図５及び図６のように構成される初期
値設定回路６９の上記端子６０に、上記拘束長情報ＫＳ
ＥＬを供給することで、上記各出力端子６６₀ 〜６６₆₃
から出力される初期値が、上述したような拘束長Ｋ＝７
或いは、拘束長Ｋ＝４（ブロック単位の初期値）に対応
したものとなる。

【００４６】さらに、本実施例のビタビ復号器において
は、上記拘束長Ｋ＝７に対応する構成で拘束長Ｋ＝４の
ビタビ復号を実現するためには、上述したような拘束長
に応じた初期値の設定と共に、各ＡＣＳ回路２０₀ 〜２
０₆₃でのブランチメトリックＢＭの取り方としてブロッ
ク毎に同じバス選択信号ｓｅｌを与えるようにしなけれ
ばならない。すなわち、拘束長Ｋ＝４の場合の各ブロッ
クｂｋ₀ 〜ｂｋ₇ 内のパスメモリセル３０₀ 〜３０₆₃，
３１₀ 〜３１₆₃，・・・それぞれに対して、同じバス選
択信号ｓｅｌを与えることで、拘束長Ｋ＝７のパスメモ
リ構造をそのまま用いて拘束長Ｋ＝４の場合と等価な機
能を持つことができる。

【００４７】このように、ＡＣＳ回路２０₀ 〜２０₆₃で
のブランチメトリックＢＭの取り方として、ブロック毎
に同じバス選択信号ｓｅｌを与えるようにするために
は、上記縦方向に６４段あるＡＣＳ回路２０₀ 〜２０₆₃
の各々で次のようなブランチメトリックＢＭの選択動作
を行わなければならない。

【００４８】先ず、上記拘束長Ｋ＝４の場合のステート
メトリックＳＭ０１〜ＳＭ０７までのステートメトリッ
ク算出法は、本来、表３の表(3) に示されるように８種
類あるものである。

【００４９】

【表３】

【００５０】本実施例では、このステートメトリックの
算出を行うために、上記６４段のＡＣＳ回路２０₀ 〜２
０₆₃を上記パスメモリ３と同様に８個のブロックｂｋ₀
〜ｂｋ₇ に分割し、そのそれぞれで同一の計算値が得ら
れるようにする。すなわち、本実施例では、８個のブロ
ックｂｋ₀ 〜ｂｋ₇ のそのそれぞれで同じブランチメト
リックＢＭによる算出を行うことで、同じバス選択信号
ｓｅｌを得るようにしている。

【００５１】例えば、本実施例では、上記６４個存在す
る各ＡＣＳ回路２０₀ 〜２０₆₃でそれぞれ上記表１の表
(1) と表２の表(2) の拘束長Ｋ＝４の項に示すようなブ
ランチメトリックＢＭとステートメトリックＳＭとの計
算を行うようにしている。

【００５２】この表１の表(1) と表２の表(2) の拘束長
Ｋ＝４の項に示すような各ブロックｂｋ₀ 〜ｂｋ₇ 内の
８個のステートメトリックＳＭの算出値は、各ブロック
毎に同じ値となり、必然的にバス選択信号ｓｅｌも各ブ
ロック内では全て同じものとなる。

【００５３】ここで、上述のように、拘束長Ｋ＝７とＫ
＝４のステートメトリックＳＭの算出を図１の構成で行
う場合、各ＡＣＳ回路２０₀ 〜２０₆₃において加算する
ブランチメトリックＢＭが上記拘束長Ｋ＝７とＫ＝４と
で異なるため、本実施例のビタビ復号器では、ブランチ
メトリックＢＭをセレクタ２３_a0，２３_b0〜２３_a63，
２３_b63 で切り換えるようにしている。

【００５４】具体的には、各ＡＣＳ回路２０₀ 〜２０₆₃
を図７〜図２２に示すように構成することで、上記ステ
ートメトリックＳＭの算出を行うようにしている。な
お、これら図７〜図２２には縦方向６４段のＡＣＳ回路
２０₀ 〜２０₆₃を分割して示しており、図７にはブロッ
クｂｋ₀ のバス選択信号ｓｅｌ00〜ｓｅｌ03を求めるＡ
ＣＳ回路２０₀ 〜２０₃ を、図８にはブロックｂｋ₀ の
バス選択信号ｓｅｌ04〜ｓｅｌ07を求めるＡＣＳ回路２
０₄ 〜２０₇ を、図９にはブロックｂｋ₁ のバス選択信
号ｓｅｌ08〜ｓｅｌ11を求めるＡＣＳ回路２０₈ 〜２０
₁₁を、図１０にはブロックｂｋ₁ のバス選択信号ｓｅｌ
12〜ｓｅｌ15を求めるＡＣＳ回路２０₁₂〜２０₁₅を、図
１１にはブロックｂｋ₂ のバス選択信号ｓｅｌ16〜ｓｅ
ｌ19を求めるＡＣＳ回路２０₁₆〜２０₁₉を、図１２には
ブロックｂｋ₂ のバス選択信号ｓｅｌ20〜ｓｅｌ23を求
めるＡＣＳ回路２０₂₀〜２０₂₃を、図１３にはブロック
ｂｋ₃ のバス選択信号ｓｅｌ24〜ｓｅｌ27を求めるＡＣ
Ｓ回路２０₂₄〜２０₂₇を、図１４にはブロックｂｋ₃ の
バス選択信号ｓｅｌ28〜ｓｅｌ31を求めるＡＣＳ回路２
０₂₈〜２０₃₁を、図１５にはブロックｂｋ₄ のバス選択
信号ｓｅｌ32〜ｓｅｌ35を求めるＡＣＳ回路２０₃₂〜２
０₃₅を、図１６にはブロックｂｋ₄ のバス選択信号ｓｅ
ｌ36〜ｓｅｌ39を求めるＡＣＳ回路２０₃₆〜２０₃₉を、
図１７にはブロックｂｋ₅ のバス選択信号ｓｅｌ40〜ｓ
ｅｌ43を求めるＡＣＳ回路２０₄₀〜２０₄₃を、図１８に
はブロックｂｋ₅ のバス選択信号ｓｅｌ44〜ｓｅｌ47を
求めるＡＣＳ回路２０₄₄〜２０₄₇を、図１９にはブロッ
クｂｋ₆ のバス選択信号ｓｅｌ48〜ｓｅｌ51を求めるＡ
ＣＳ回路２０₄₈〜２０₅₁を、図２０にはブロックｂｋ₆
のバス選択信号ｓｅｌ52〜ｓｅｌ55を求めるＡＣＳ回路
２０₅₂〜２０₅₅を、図２１にはブロックｂｋ₇ のバス選
択信号ｓｅｌ56〜ｓｅｌ59を求めるＡＣＳ回路２０₅₆〜
２０₅₉を、図２２にはブロックｂｋ₇ のバス選択信号ｓ
ｅｌ60〜ｓｅｌ63を求めるＡＣＳ回路２０₆₀〜２０₆₃を
示している。

【００５５】なお、各ブロックｂｋ₀ 〜ｂｋ₇ において
拘束長Ｋ＝７とＫ＝４とで同じブランチメトリックＢＭ
を用いる場合が必ず４個あるため、実際に必要なセレク
タ数は各ブロックとも１２個となるが、これら図７〜図
２２には全てのセレクタ２３を示しており、上記拘束長
Ｋ＝７とＫ＝４とで同じブランチメトリックＢＭとなる
セレクタ２３については図中※を付している。これら図
中※の付されたセレクタ２３は、省略することができ
る。

【００５６】上記図７〜図２２において、端子９０には
上記拘束長情報ＫＳＥＬが供給され、この拘束長情報Ｋ
ＳＥＬが上記各セレクタ２３_a0，２３_b0〜２３_a63 ，２
３_b63 の切換制御端子ＳＥＬに送られる。また、各入力
端子２１_a0，２１_b0，２１_c0，２１_d0，・・・，２１
_a63 ，２１_b63 ，２１_c63 ，２１_d63 には、表１の表
(1) 或いは表２の表(2) に示したようなそれぞれ対応す
るブランチメトリックＢＭが供給され、それぞれ対応す
る各セレクタ２３_a0，２３_b0〜２３_a63 ，２３_b63の入
力端子Ａ又はＢに送られる。なお、各セレクタ２３_a0，
２３_b0〜２３_a63 ，２３_b63 は、上記拘束長情報ＫＳＥ
Ｌが例えば“１”のとき（拘束長Ｋ＝７のとき）入力端
子Ａ側が選ばれ、“０”のとき（拘束長Ｋ＝４のとき）
入力端子Ｂ側が選ばれる。また、入力端子２２_a0，２２
_b0，・・・，２２_a63 ，２２_b63 には同じく上記表１の
表(1) 或いは表２の表(2) に示したようなそれぞれ対応
するステートメトリックＳＭが供給され、それぞれ対応
する加算器２４_a0，２４_b0，・・・，２４_a63 ，２４
_b63 に送られる。

【００５７】これら各加算器２４_a0，２４_b0，・・・，
２４_a63 ，２４_b63 には、それぞれ対応するセレクタ２
３_a0，２３_b0〜２３_a63 ，２３_b63 のデータ出力端子Ｑ
からの選択されたブランチメトリックＢＭが供給される
ことで、上記ステートメトリックＳＭとの加算が行われ
る。

【００５８】上記各加算器２４_a0，２４_b0，・・・，２
４_a63 ，２４_b63 の加算出力は、それぞれ対応するコン
パレータ／セレクタ２５₀ 〜２５₆₃に送られて前述同様
の比較と選択とが行われる。各コンパレータ／セレクタ
２５₀ 〜２５₆₃からのステートメトリックＳＭ００〜Ｓ
Ｍ６３がそれぞれの出力端子２６₀ 〜２６₆₃から出力さ
れ、バス選択信号ｓｅｌ00〜ｓｅｌ63がそれぞれの出力
端子２７₀ 〜２７₆₃から出力される。

【００５９】上述した実施例では、拘束長Ｋ＝７の構成
で拘束長Ｋ＝４のビタビ復号を実現する構成について説
明しているが、本発明では、より一般化して拘束長Ｋ＝
Ｎの構成のビタビ復号器に対して拘束長Ｋ＝Ｎ，Ｎ−
１，・・・，３，２のＮ以下全ての拘束長にも対応可能
である。

【００６０】この場合、縦方向に２^N-1 個あるパスメモ
リを２^M-1 個のブロックｂｋ₀ 〜ｂｋ_M-1 に分割し、上
から順番にブロック単位で“０”，“１”，“０”，
“１”，・・・・の初期値を与えることにより、拘束長
Ｋ＝Ｍ（Ｍ＜Ｎ）の復号が可能となる。

【００６１】また、ＡＣＳ回路も同様に、２^M-1 個のブ
ロックｂｋ₀ 〜ｂｋ_M-1 に分割し、その各ブロックｂｋ
₀ 〜ｂｋ_M-1 内で２^N-M 個のＡＣＳ回路から同じ選択信
号が出力されるようにブランチメトリックＢＭを選択す
ることが可能となる。

【００６２】さらに、本実施例によれば、上述したよう
な２種類以上の拘束長に対応した復号機能をＬＳＩ（大
規模集積回路）の１チップに組み込むことも可能にな
る。

【００６３】上述したように、本実施例によれば、畳み
込み符号器の拘束長に応じた内部構造を持つ誤り訂正用
のビタビ復号器において、パスメモリの初段初期値の設
定及び、各ＡＣＳ回路内における比較ブランチメトリッ
クを選択することによって、ある拘束長以下の任意の拘
束長に対するビタビ復号を切り換えて使用することがＬ
ＳＩの１チップで可能となる。

【００６４】

【発明の効果】上述のように、本発明のビタビ復号器に
おいては、拘束長Ｋ＝Ｎに応じて２^N-1 個設けられるパ
スメモリを２^M-1 個のブロックに分割し、初段のパスメ
モリへの初期値として各ブロック毎に“０”と“１”を
交互に与えると共に、ステートメトリック計算部の複数
のＡＣＳ回路を２^M-1 個のブロックに分割し、この各ブ
ロック内の２^N-M 個のＡＣＳ回路から同じバス選択信号
が出力されるように制御することで、任意の拘束長Ｋに
対して復号が可能で、かつ、ＬＳＩの開発コストや部品
コストを低くすることが可能となる。

【図面の簡単な説明】

【図１】本発明実施例のビタビ復号器の概略構成を示す
ブロック回路図である。

【図２】拘束長Ｋ＝７のパスメモリ構造と初期値を説明
するための図である。

【図３】拘束長Ｋ＝４のパスメモリ構造を説明するため
の図である。

【図４】拘束長Ｋ＝７のパスメモリ構造で拘束長Ｋ＝４
のビタビ復号を実現する際の初期値を説明するための図
である。

【図５】本実施例ビタビ復号器の初期値設定回路の具体
的構成（出力端子６６₀ 〜６６₃₁に対応する部分のみ）
を示す回路図である。

【図６】本実施例ビタビ復号器の初期値設定回路の具体
的構成（出力端子６６₃₂〜６６₆₃に対応する部分のみ）
を示す回路図である。

【図７】本実施例におけるブロックｂｋ₀ のバス選択信
号ｓｅｌ00〜ｓｅｌ03を求めるＡＣＳ回路の具体的構成
を示すブロック回路図である。

【図８】本実施例におけるブロックｂｋ₀ のバス選択信
号ｓｅｌ04〜ｓｅｌ07を求めるＡＣＳ回路の具体的構成
を示すブロック回路図である。

【図９】本実施例におけるブロックｂｋ₁ のバス選択信
号ｓｅｌ08〜ｓｅｌ11を求めるＡＣＳ回路の具体的構成
を示すブロック回路図である。

【図１０】本実施例におけるブロックｂｋ₁ のバス選択
信号ｓｅｌ12〜ｓｅｌ15を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１１】本実施例におけるブロックｂｋ₂ のバス選択
信号ｓｅｌ16〜ｓｅｌ19を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１２】本実施例におけるブロックｂｋ₂ のバス選択
信号ｓｅｌ20〜ｓｅｌ23を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１３】本実施例におけるブロックｂｋ₃ のバス選択
信号ｓｅｌ24〜ｓｅｌ27を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１４】本実施例におけるブロックｂｋ₃ のバス選択
信号ｓｅｌ28〜ｓｅｌ31を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１５】本実施例におけるブロックｂｋ₄ のバス選択
信号ｓｅｌ32〜ｓｅｌ35を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１６】本実施例におけるブロックｂｋ₄ のバス選択
信号ｓｅｌ36〜ｓｅｌ39を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１７】本実施例におけるブロックｂｋ₅ のバス選択
信号ｓｅｌ40〜ｓｅｌ43を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１８】本実施例におけるブロックｂｋ₅ のバス選択
信号ｓｅｌ44〜ｓｅｌ47を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図１９】本実施例におけるブロックｂｋ₆ のバス選択
信号ｓｅｌ48〜ｓｅｌ51を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図２０】本実施例におけるブロックｂｋ₆ のバス選択
信号ｓｅｌ52〜ｓｅｌ55を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図２１】本実施例におけるブロックｂｋ₇ のバス選択
信号ｓｅｌ56〜ｓｅｌ59を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図２２】本実施例におけるブロックｂｋ₇ のバス選択
信号ｓｅｌ60〜ｓｅｌ63を求めるＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図２３】従来のビタビ復号器の構成を示すブロック回
路図である。

【図２４】従来のビタビ復号器のＡＣＳ回路の具体的構
成を示すブロック回路図である。

【図２５】従来のビタビ復号器のパスメモリの具体的構
成を説明するためのブロック回路図である。

【符号の説明】

２・・・・・・ステートメトリック計算部 ３・・・・・・パスメモリ ４・・・・・・多数決回路 ２３，２５_a0，７２，７４・・・セレクタ ２４・・・・・加算器 ２５_b0・・・・コンパレータ ６９・・・・・初期値設定回路 ７１，７３・・・・ラッチ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力符号に基づいてブランチメトリック
   を計算するブランチメトリック計算部と、ブランチメト
   リックに基づいてバス選択信号を出力する複数のＡＣＳ
   回路からなるステートメトリック計算部と、上記バス選
   択信号が供給される複数のパスメモリセルからなるパス
   メモリと、上記パスメモリの出力に対して最尤判定を行
   う最尤判定手段とを有する拘束長Ｋ＝Ｎのビタビ復号器
   において、 ２^N-1 個設けられる上記パスメモリを２^M-1 個のブロッ
   クに分割し、初段のパスメモリへの初期値を各ブロック
   毎に与えることを特徴とするビタビ復号器。
2. 【請求項２】 上記パスメモリは、上記拘束長情報に基
   づいて初段のパスメモリへの初期値をブロック毎に設定
   する初期値設定手段を有してなることを特徴とする請求
   項１に記載のビタビ復号器。
3. 【請求項３】 上記ステートメトリック計算部の複数の
   ＡＣＳ回路を２^M-1 個のブロックに分割し、各ブロック
   内の２^N-M 個のＡＣＳ回路から同じバス選択信号が出力
   されるように制御することを特徴とする請求項１に記載
   のビタビ復号器。
4. 【請求項４】 上記ステートメトリック計算部の各ＡＣ
   Ｓ回路は、拘束長情報に基づいて２つのブランチメトリ
   ックを切り換える切換手段を有することを特徴とする請
   求項３に記載のビタビ復号器。
5. 【請求項５】 ２種類の拘束長で２つのブランチメトリ
   ックが共通となる部分以外に上記切換手段を設けること
   を特徴とする請求項４に記載のビタビ復号器
6. 【請求項６】 上記拘束長Ｋは７及び４とすることを特
   徴とする請求項１、２、３、４、及び５に記載のビタビ
   復号器