JP3259343B2 - ビタビ復号器 - Google Patents

ビタビ復号器

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JP3259343B2 JP22091492A JP22091492A JP3259343B2 JP 3259343 B2 JP3259343 B2 JP 3259343B2 JP 22091492 A JP22091492 A JP 22091492A JP 22091492 A JP22091492 A JP 22091492A JP 3259343 B2 JP3259343 B2 JP 3259343B2
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  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、畳み込み符号の最尤復
号法に使用されるいわゆるビタビ復号器に関するもので
ある。
【0002】
【従来の技術】ビタビ(Viterbi) 復号器は、畳み込み符
号の最尤復号法に使用されるものであり、既知の複数個
の符号系列のうち、入力符号系列に最も符号距離が近い
パスを最尤パスとして選択し、この選択されたパスに対
応して復号データを得るものであり、誤り訂正能力が高
いことから例えば衛星通信等の復号器として使用されて
いる。
【0003】ここで、従来のビタビ復号器は、例えば図
23に示すように、符号分配器としてのブランチメトリ
ック計算部101と、複数のACS回路1020 〜10
7からなるステートメトリック計算部102と、パス
メモリ103と、上記パスメモリ103の出力に基づい
て多数決を行って復号信号を得る多数決回路(最尤判定
回路)104とで構成されるものである。
【0004】すなわち、この図23において、上記符号
分配器としてのブランチメトリック計算部101には、
入力端子100I と100Q を介した直交変調の復号信
号I,Qが入力符号として供給されている。当該ブラン
チメトリック計算部101では、これら入力符号から各
ノード毎のブランチメトリックBMを計算し、求めたブ
ランチメトリックBMを後段のステートメトリック計算
部102の各ACS回路1020 〜1027 に送る。
【0005】上記各ACS回路1020 〜1027
は、入力されたブランチメトリックBMに1シンボル前
のパスメトリックを加算して2つのパスに対応する新た
なパスメトリックを計算し、これらのパスメトリック値
を比較器で比較して、パスメトリックの小さい方を生き
残りパスとして選択し、その選択したパスを示すパス選
択信号(後段のパスメモリでのバス選択信号)と選択し
たパスメトリック(ステートメトリックSM)とを出力
する。
【0006】すなわち、各々のACS回路1020 〜1
027 は、具体的には図24に示すように加算器(Adde
r) 122,123と、比較器(Comparator)126と、
セレクタ(Selector)127とで構成されている。この図
24において、1つのACS回路の端子120と121
にはブランチメトリックBMが供給され、端子124と
125には他のACS回路からの上記選択されたパスメ
トリック(ステートメトリックSM)が供給される。こ
れらブランチメトリックBMとステートメトリックSM
とがそれぞれ対応する加算器122,123にて加算さ
れ、これら加算器122,123からの出力(2つのパ
スに対応する新たなパスメトリック)が上記比較器12
6に送られる。当該比較器126では上記生き残りパス
が選択され、そのパスがパス選択信号(バス選択信号)
として端子129から出力される。また、上記加算器1
22,123からのパスメトリックは上記セレクタ12
7にも送られ、当該セレクタ127では上記比較器12
6からのパス選択信号に基づいて上記2つのパスメトリ
ックを選択する。このセレクタ127で選択されたパス
メトリックがステートメトリックSMとして端子128
から他のACS回路に送られる。
【0007】図23のステートメトリック計算部102
からのバス選択信号(図24の各ACS回路からのバス
選択信号)は、パスメモリ103に送られる。当該パス
メモリ103は、上記ステートメトリック計算部102
からのバス選択信号が加えられて、生き残りパスの経歴
が記憶されるものである。このパスメモリ103に記憶
された内容は、多数決回路(最尤判定回路)104に送
られる。当該多数決回路104で判定された上記ステー
トメトリックSMが最小となる経歴のパスメモリ103
の内容が復号信号として出力端子105から出力され
る。
【0008】すなわち、上記ステートメトリック計算部
102の各ACS回路1020 〜1027 と、パスメモ
リ103と、多数決回路(最尤判定回路)104との接
続状態は、具体的には、図25に示すようになされるも
のである。
【0009】この図25において、上記各ACS回路1
020 〜1027 からのバス選択信号は、上記パスメモ
リ103の対応する各パスメモリセル1300 〜130
7 ,1310 〜1317 ,1320 〜1327 ,・・・
に送られる。ここで、初段のパスメモリセル1300
1307 には、“0”,“1”,“0”,“1”,・・
・の初期値がそれぞれ入力として印加される。これら各
パスメモリセル1300 〜1307 ,1310 〜131
7 ,1320 〜1327 ,・・・では、上記初段のパス
メモリセル1300 〜1307 に入力された初期値が、
上記バス選択信号に基づいて順次内部状態を遷移させる
ようにシフトされる。すなわち、復号サイクル毎にAC
S回路1020 〜1027 で生き残りパスと判定した側
のパスメモリセルの内容をバス選択信号を用いて後段の
パスメモリセルに転送する。次に、これらパスメモリセ
ルからの出力が、上記多数決回路(最尤判定回路)10
4に送られ、当該多数決回路104から復号信号が出力
される。
【0010】上述したようなビタビ復号器においては、
符号の拘束長Kを大きくする程、誤り訂正能力が大きく
なる。しかし、拘束長Kを大きくすると、回路規模が指
数関数的に増大するので、通常は拘束長K=3〜7が採
用されている。
【0011】
【発明が解決しようとする課題】ところで、上述したよ
うな従来のビタビ復号器では、1つの拘束長Kに対して
のみしか復号できないようになっている。そのため、任
意の拘束長Kに対して復号を行うようにするためには、
そのそれぞれの拘束長Kに合った復号器を選択して使用
しなければならず、LSI(大規模集積回路)の開発コ
ストや部品コストの面で問題となっている。
【0012】
【課題を解決するための手段】本発明に係るビタビ復号
器は、拘束長K=N又はK=M(N>M)で畳み込み符
号化された符号が入力符号として入力され、上記入力符
号に基づいてブランチメトリックを計算するブランチメ
トリック計算部と、ブランチメトリックに基づいてバス
選択信号を出力する複数のACS回路からなるステート
メトリック計算部と、上記バス選択信号が供給される複
数のパスメモリセルからなるパスメモリと、上記パスメ
モリの出力に対して最尤判定を行う最尤判定手段とを有
する拘束長K=Nのビタビ復号器において、上記拘束長
の情報に基づいて上記パスメモリの初期値を設定する初
期値設定手段を有し、この初期値設定手段は、拘束長K
=Mの符号のビタビ復号を行う際に、2N−1 個設け
られる上記パスメモリを2M−1 個のブロックに分割
し、初段のパスメモリへの初期値を各ブロック毎に与え
ることにより、上述の課題を解決する。
【0013】
【課題を解決するための手段】本発明のビタビ復号器
は、上述の目的を達成するために提案されたものであ
り、入力符号に基づいてブランチメトリックを計算する
ブランチメトリック計算部と、ブランチメトリックに基
づいてバス選択信号を出力する複数のACS回路からな
るステートメトリック計算部と、上記バス選択信号が供
給される複数のパスメモリセルからなるパスメモリと、
上記パスメモリの出力に対して最尤判定を行う最尤判定
手段とを有する拘束長K=Nのビタビ復号器において、
上記拘束長K=Nに応じて2N-1 個設けられる上記パス
メモリを2M-1 個のブロックに分割し、初段のパスメモ
リへの初期値として各ブロック毎に“0”と“1”を交
互に与えるようにしている。
【0014】
【0015】また、本発明のビタビ復号器においては、
上記ステートメトリック計算部の上記複数のACS回路
を2M-1 個のブロックに分割し、当該各ブロック内の2
N-M個のACS回路から同じバス選択信号が出力される
ように制御する。
【0016】さらに、上記ステートメトリック計算部の
各ACS回路は、拘束長情報に基づいて2つのブランチ
メトリックを切り換える切換手段を有する。
【0017】このとき、2種類の拘束長で2つのブラン
チメトリックが共通となる部分以外に上記切換手段を設
けるようにする。
【0018】また更に、上記拘束長Kは7及び4とす
る。
【0019】
【作用】本発明のビタビ復号器によれば、拘束長K=N
に応じて2N-1 個設けられるパスメモリを2M-1 個のブ
ロックに分割して初段のパスメモリへの初期値として各
ブロック毎に“0”と“1”を交互に与えると共に、複
数のACS回路を同じく2M-1 個のブロックに分割して
この各ブロック内の2N-M 個のACS回路から同じバス
選択信号が出力されるように制御することで、これら各
ブロック単位のACS回路とパスメモリは各々ブロック
単位で同一に動作するものとなる。したがって、拘束長
K=N以下の任意の拘束長のビタビ復号器を1つのビタ
ビ復号器で実現できるようになる。
【0020】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
【0021】本発明実施例のビタビ復号器は、例えば図
1に示すように、入力符号に基づいてブランチメトリッ
クBMを計算するブランチメトリック計算部(図示は省
略する)と、ブランチメトリックBMに基づいてバス選
択信号(パス選択信号)sel00〜sel63(但し図1
には一部のみ示す)を出力する複数のACS回路200
〜2063(但し図1には一部のみ示す)からなるステー
トメトリック計算部2と、上記バス選択信号sel00〜
sel63が供給される複数のパスメモリセル300 〜3
63,310 〜3163,・・・(但し図1には一部のみ
示す)からなるパスメモリ3と、上記パスメモリ3の出
力に対して最尤判定を行う最尤判定手段としての多数決
回路4とを有する拘束長K=Nのビタビ復号器におい
て、上記拘束長K=Nに応じて2N-1 個設けられる上記
パスメモリ3を2M-1 個のブロックに分割し、初段のパ
スメモリセル300 〜3063への初期値として各ブロッ
ク毎に“0”と“1”を交互に与えるようにしている。
【0022】なお、本実施例では、拘束長K=7とK=
4を1つのビタビ復号器で実現する場合を例に挙げてい
る。このため、本実施例においては、上記拘束長K=N
=7で上記パスメモリ3の縦方向のパスメモリセルが2
N-1 =26 =64個となり、また、上記M=4で上記ブ
ロックを2M-1 =23 =8個(ブロックbk0 〜b
7 )としている。
【0023】ここで、本実施例のビタビ復号器において
は、上記ステートメトリック計算部2の上記64個のA
CS回路200 〜2063も上記パスメモリ3と同様に2
M-1個(8個)のブロックbk0 〜bk7 に分割し、当
該各ブロックbk0 〜bk7内の2N-M 個(8個)のA
CS回路から同じバス選択信号selが出力されるよう
に制御する。
【0024】また、上記ステートメトリック計算部2の
各ACS回路200 〜2063は、拘束長情報に基づいて
2つのブランチメトリックBMを切り換えるセレクタ2
a0,23b0〜23a63 ,23b63 (但し図1には一部
のみ示す)を有する。
【0025】さらに、上記パスメモリ3は、上記拘束長
情報に基づいて初段のパスメモリセル300 〜3063
の初期値をブロック毎に設定する初期値設定回路69を
も有している。
【0026】先ず、この図1の構成において、拘束長K
=7のビタビ復号器を実現する場合について説明する。
【0027】すなわちこの図1において、図示を省略す
るブランチメトリック計算部からのブランチメトリック
BMは、後述するセレクタ23a0,23b0〜23a63
23b63 を介して、ステートメトリック計算部2の各A
CS回路200 〜2063の各加算器24a0,24b0〜2
a63 ,24b63 (但し図1には一部のみ示す)に供給
される。
【0028】ここで、この64個存在する各ACS回路
200 〜2063は、それぞれ表1の表(1) と表2の表
(2) の拘束長K=7の項に示すようなブランチメトリッ
クBMとステートメトリックSMとの加算を2系統で行
い、計算結果を比較し、値の小さい方を選択するように
構成されている。なお、表1の表(1) にはステートメト
リックSM0〜SM31まで、表2の表(2) にはステー
トメトリックSM32〜63までを示している。
【0029】
【表1】
【0030】
【表2】
【0031】すなわち、各ACS回路200 〜2063
加算器24a0,24b0〜24a63 ,24b63 では、後述
するセレクタ23a0,23b0〜23a63 ,23b63 を介
して供給されたブランチメトリックBMと、データ保持
手段290 〜2963からのステートメトリックSMとの
加算が行われる。これら加算器24a0,24b0〜24
a63 ,24b63 からのパスメトリックはセレクタ25a0
〜25a63 (但し図1には一部のみ示す)と比較器25
b0〜25b63 (但し図1には一部のみ示す)とに送られ
る。例えば、セレクタ25a0と比較器25b0には、加算
器24a0と加算器24b0からの2つのパスメトリックが
供給される。上記比較器25b0〜25b63では上記2つ
のパスメトリックから生き残りパスが選択されてそのパ
スがバス選択信号(パス選択信号)sel00〜sel63
が後段のパスメモリ3に送られ、上記セレクタ25a0
25a63 ではそれぞれ対応する比較器25b0〜25b63
からのバス選択信号sel00〜sel63に基づいて2つ
のパスメトリックの選択を行う。これら各セレクタ25
a0〜25a63 で選択されたパスメトリックは、それぞれ
対応する正規化回路280 〜2863(但し図1には一部
のみ示す)で正規化された後、それぞれ対応するデータ
保持手段290 〜2963に送られて保存される。このデ
ータ保持手段290 〜2963から読み出された出力が、
それぞれ対応する上記加算器24a0,24b0〜2
a63 ,24b63 への新たなステートメトリックSMと
なる。
【0032】上記各ACS回路200 〜2063の各比較
器25b0〜25b63 からのバス選択信号sel00〜se
l63は、パスメモリ3に送られる。
【0033】当該パスメモリ3は、上記ステートメトリ
ック計算部2からのバス選択信号sel00〜sel63が
加えられて、生き残りパスの経歴を記憶する。すなわ
ち、上記各ACS回路200 〜2063からのバス選択信
号sel00〜sel63は、上記パスメモリ3の対応する
各パスメモリセル300 〜3063,310 〜3163,・
・・・に送られる。これら各パスメモリセル300 〜3
63,310 〜3163,・・・は、それぞれラッチ71
0 〜7163,730 〜7363,・・・及びセレクタ72
0 〜7263,740 〜7463,・・・で構成され、これ
らパスメモリセル300 〜3063,310 〜3163,・
・・が図2に示すよう多段接続されているものである。
なお、この図2に示すパスメモリ3内の横方向の全パス
メモリセルには、それぞれ1本のバス選択信号が接続さ
れており、対応するACS回路のバス選択信号sel00
〜sel63と接続している。
【0034】ここで、初段のパスメモリセル300 〜3
63には、上記初期値設定回路69で設定され当該初期
値設定回路69の各出力端子660 〜6663からそれぞ
れ対応する初期値入力端子670 〜6763に入力される
“0”,“1”,“0”,“1”,・・・の値がそれぞ
れ初期値として印加される。これら各パスメモリセル3
0 〜3063,310 〜3163,・・・では、上記初段
のパスメモリセル300 〜3063に入力された初期値
が、上記バス選択信号sel00〜sel63に基づいて順
次内部状態を遷移させるようにシフトされる。すなわ
ち、復号サイクル毎にACS回路200 〜2063で生き
残りパスと判定した側のパスメモリセルの内容をバス選
択信号selを用いて後段のパスメモリセルに転送す
る。
【0035】その後、当該パスメモリ3からの出力が、
上記多数決回路(最尤判定回路)4に送られ、当該多数
決回路4で判定された上記ステートメトリックSMが最
小となる経歴のパスメモリの内容が、復号信号として出
力端子5から出力される。
【0036】次に、図1の構成で拘束長K=4のビタビ
復号器を実現する方法を説明する。この場合、図1のパ
スメモリ3の初段の各パスメモリセル300 〜30
63に、上記各ACS回路200 〜2063の各段における
ブランチメトリックBMの取り方がポイントとなる。
【0037】先ず、当該拘束長K=4の場合のパスメモ
リは、本来、図3のパスメモリセル800 〜807 ,8
0 〜817 に示すように縦方向の段数が8段となり、
初段のパスメモリセル800 〜807 への各初期値は
“0”,“1”,“0”,“1”,“0”,“1”,
“0”,“1”となる。このため、上述した拘束長K=
7の図2に示すような縦方向64段の構造を持つパスメ
モリ(すなわち図1のパスメモリ3)で、当該拘束長K
=4を実現するためには、以下のようなことを行う必要
がある。
【0038】すなわち、先に図1で述べたような拘束長
K=7に対応する構造のパスメモリ3に対して拘束長K
=4と等価な機能を持たせるためには、初段のパスメモ
リセル300 〜3063に対して、図4に示すような初期
値を与えるようにする。
【0039】具体的に言うと、縦方向にそれぞれ64段
あるパスメモリセル300 〜3063,310 〜3163
・・・を上から順に8個づつ対にして8つのブロックb
0〜bk7 に区分し、そのブロック毎に同じ初期値を
順番に与えるようにする。例えば、図4に示すように、
ブロックbk0 の初段のパスメモリセル300 〜307
には初期値として“0”を与え、ブロックbk1 の初段
のパスメモリセル308 〜3015には初期値として
“1”を、ブロックbk2 の初段のパスメモリセル30
16〜3023には初期値として“0”を、ブロックbk3
の初段のパスメモリセル3024〜3031には初期値とし
て“1”を、ブロックbk4 の初段のパスメモリセル3
32〜3039には初期値として“0”を、ブロックbk
5 の初段のパスメモリセル3040〜3047には初期値と
して“1”を、ブロックbk6 の初段のパスメモリセル
3048〜3055には初期値として“0”を、ブロックb
7 の初段のパスメモリセル3056〜3063には初期値
として“1”を与える。
【0040】このように、各ブロックbk0 〜bk7
初段のパスメモリセル300 〜3063に与える初期値
は、具体的には、図5及び図6に示すように構成される
上記初期値設定回路69により形成されるようになされ
ている。なお、この初期値設定回路69は、当該拘束長
K=4と共にK=7の初期値も形成する構成となされて
いる。また、この図5及び図6は、上記初期値設定回路
69を2つに分割して示している。
【0041】すなわち、当該初期値設定回路69は、上
記パスメモリ3の縦方向の64段とそれぞれ対応する4
8個のバッファ61と16個のNOTゲート62及び、
これら48個のバッファ61と16個のNOTゲート6
2の何れか1つの出力(上記パスメモリ3の縦方向の6
4段とそれぞれ対応する出力)がデータ入力端子Dに供
給される64個のD型フリップフロップ65とで構成さ
れるものである。
【0042】この図5及び図6において、当該初期値設
定回路69の端子60には、拘束長に応じた拘束長情報
KSELが供給される。なお、本実施例の拘束長情報K
SELは、例えば上記拘束長K=7の場合には“1”と
なり、拘束長K=4の場合には“0”となるものであ
る。当該拘束長情報KSELは、上記バッファ611
613 ,615 ,617 ,6117,6119,6121,6
23,6133,6135,6137,6139,6149,61
51,6153,6155の各入力端子に送られると共に、上
記NOTゲート628 ,6210,6212,6214,62
24,6226,6228,6230,6240,6242,6
44,6246,6256,6258,6260,6262の各入
力端子に送られる。
【0043】また、バッファ610 ,612 ,614
616 ,6116,6118,6120,6122,6132,6
34,6136,6138,6148,6150,6152,61
54の各入力端子は接地されている。更に、バッファ61
9 ,6111,6113,6115,6125,6127,6
29,6131,6141,6143,6145,6147,61
57,6159,6161,6163の各入力端子は定電圧源と
接続されている。
【0044】これらバッファ或いはNOTゲートの出力
がそれぞれ対応するD型フリップフロップ650 〜65
63のデータ入力端子Dに送られ、これらD型フリップフ
ロップ650 〜6563のデータ出力端子Qからの各出力
が出力端子660 〜6663を介して図1のパスメモリ3
の前記初期値入力端子670 〜6763に送られる。
【0045】この図5及び図6のように構成される初期
値設定回路69の上記端子60に、上記拘束長情報KS
ELを供給することで、上記各出力端子660 〜6663
から出力される初期値が、上述したような拘束長K=7
或いは、拘束長K=4(ブロック単位の初期値)に対応
したものとなる。
【0046】さらに、本実施例のビタビ復号器において
は、上記拘束長K=7に対応する構成で拘束長K=4の
ビタビ復号を実現するためには、上述したような拘束長
に応じた初期値の設定と共に、各ACS回路200 〜2
63でのブランチメトリックBMの取り方としてブロッ
ク毎に同じバス選択信号selを与えるようにしなけれ
ばならない。すなわち、拘束長K=4の場合の各ブロッ
クbk0 〜bk7 内のパスメモリセル300 〜3063
310 〜3163,・・・それぞれに対して、同じバス選
択信号selを与えることで、拘束長K=7のパスメモ
リ構造をそのまま用いて拘束長K=4の場合と等価な機
能を持つことができる。
【0047】このように、ACS回路200 〜2063
のブランチメトリックBMの取り方として、ブロック毎
に同じバス選択信号selを与えるようにするために
は、上記縦方向に64段あるACS回路200 〜2063
の各々で次のようなブランチメトリックBMの選択動作
を行わなければならない。
【0048】先ず、上記拘束長K=4の場合のステート
メトリックSM01〜SM07までのステートメトリッ
ク算出法は、本来、表3の表(3) に示されるように8種
類あるものである。
【0049】
【表3】
【0050】本実施例では、このステートメトリックの
算出を行うために、上記64段のACS回路200 〜2
63を上記パスメモリ3と同様に8個のブロックbk0
〜bk7 に分割し、そのそれぞれで同一の計算値が得ら
れるようにする。すなわち、本実施例では、8個のブロ
ックbk0 〜bk7 のそのそれぞれで同じブランチメト
リックBMによる算出を行うことで、同じバス選択信号
selを得るようにしている。
【0051】例えば、本実施例では、上記64個存在す
る各ACS回路200 〜2063でそれぞれ上記表1の表
(1) と表2の表(2) の拘束長K=4の項に示すようなブ
ランチメトリックBMとステートメトリックSMとの計
算を行うようにしている。
【0052】この表1の表(1) と表2の表(2) の拘束長
K=4の項に示すような各ブロックbk0 〜bk7 内の
8個のステートメトリックSMの算出値は、各ブロック
毎に同じ値となり、必然的にバス選択信号selも各ブ
ロック内では全て同じものとなる。
【0053】ここで、上述のように、拘束長K=7とK
=4のステートメトリックSMの算出を図1の構成で行
う場合、各ACS回路200 〜2063において加算する
ブランチメトリックBMが上記拘束長K=7とK=4と
で異なるため、本実施例のビタビ復号器では、ブランチ
メトリックBMをセレクタ23a0,23b0〜23a63
23b63 で切り換えるようにしている。
【0054】具体的には、各ACS回路200 〜2063
を図7〜図22に示すように構成することで、上記ステ
ートメトリックSMの算出を行うようにしている。な
お、これら図7〜図22には縦方向64段のACS回路
200 〜2063を分割して示しており、図7にはブロッ
クbk0 のバス選択信号sel00〜sel03を求めるA
CS回路200 〜203 を、図8にはブロックbk0
バス選択信号sel04〜sel07を求めるACS回路2
4 〜207 を、図9にはブロックbk1 のバス選択信
号sel08〜sel11を求めるACS回路208 〜20
11を、図10にはブロックbk1 のバス選択信号sel
12〜sel15を求めるACS回路2012〜2015を、図
11にはブロックbk2 のバス選択信号sel16〜se
l19を求めるACS回路2016〜2019を、図12には
ブロックbk2 のバス選択信号sel20〜sel23を求
めるACS回路2020〜2023を、図13にはブロック
bk3 のバス選択信号sel24〜sel27を求めるAC
S回路2024〜2027を、図14にはブロックbk3
バス選択信号sel28〜sel31を求めるACS回路2
28〜2031を、図15にはブロックbk4 のバス選択
信号sel32〜sel35を求めるACS回路2032〜2
35を、図16にはブロックbk4 のバス選択信号se
l36〜sel39を求めるACS回路2036〜2039を、
図17にはブロックbk5 のバス選択信号sel40〜s
el43を求めるACS回路2040〜2043を、図18に
はブロックbk5 のバス選択信号sel44〜sel47を
求めるACS回路2044〜2047を、図19にはブロッ
クbk6 のバス選択信号sel48〜sel51を求めるA
CS回路2048〜2051を、図20にはブロックbk6
のバス選択信号sel52〜sel55を求めるACS回路
2052〜2055を、図21にはブロックbk7 のバス選
択信号sel56〜sel59を求めるACS回路2056
2059を、図22にはブロックbk7 のバス選択信号s
el60〜sel63を求めるACS回路2060〜2063
示している。
【0055】なお、各ブロックbk0 〜bk7 において
拘束長K=7とK=4とで同じブランチメトリックBM
を用いる場合が必ず4個あるため、実際に必要なセレク
タ数は各ブロックとも12個となるが、これら図7〜図
22には全てのセレクタ23を示しており、上記拘束長
K=7とK=4とで同じブランチメトリックBMとなる
セレクタ23については図中※を付している。これら図
中※の付されたセレクタ23は、省略することができ
る。
【0056】上記図7〜図22において、端子90には
上記拘束長情報KSELが供給され、この拘束長情報K
SELが上記各セレクタ23a0,23b0〜23a63 ,2
b63 の切換制御端子SELに送られる。また、各入力
端子21a0,21b0,21c0,21d0,・・・,21
a63 ,21b63 ,21c63 ,21d63 には、表1の表
(1) 或いは表2の表(2) に示したようなそれぞれ対応す
るブランチメトリックBMが供給され、それぞれ対応す
る各セレクタ23a0,23b0〜23a63 ,23b63の入
力端子A又はBに送られる。なお、各セレクタ23a0
23b0〜23a63 ,23b63 は、上記拘束長情報KSE
Lが例えば“1”のとき(拘束長K=7のとき)入力端
子A側が選ばれ、“0”のとき(拘束長K=4のとき)
入力端子B側が選ばれる。また、入力端子22a0,22
b0,・・・,22a63 ,22b63 には同じく上記表1の
表(1) 或いは表2の表(2) に示したようなそれぞれ対応
するステートメトリックSMが供給され、それぞれ対応
する加算器24a0,24b0,・・・,24a63 ,24
b63 に送られる。
【0057】これら各加算器24a0,24b0,・・・,
24a63 ,24b63 には、それぞれ対応するセレクタ2
a0,23b0〜23a63 ,23b63 のデータ出力端子Q
からの選択されたブランチメトリックBMが供給される
ことで、上記ステートメトリックSMとの加算が行われ
る。
【0058】上記各加算器24a0,24b0,・・・,2
a63 ,24b63 の加算出力は、それぞれ対応するコン
パレータ/セレクタ250 〜2563に送られて前述同様
の比較と選択とが行われる。各コンパレータ/セレクタ
250 〜2563からのステートメトリックSM00〜S
M63がそれぞれの出力端子260 〜2663から出力さ
れ、バス選択信号sel00〜sel63がそれぞれの出力
端子270 〜2763から出力される。
【0059】上述した実施例では、拘束長K=7の構成
で拘束長K=4のビタビ復号を実現する構成について説
明しているが、本発明では、より一般化して拘束長K=
Nの構成のビタビ復号器に対して拘束長K=N,N−
1,・・・,3,2のN以下全ての拘束長にも対応可能
である。
【0060】この場合、縦方向に2N-1 個あるパスメモ
リを2M-1 個のブロックbk0 〜bkM-1 に分割し、上
から順番にブロック単位で“0”,“1”,“0”,
“1”,・・・・の初期値を与えることにより、拘束長
K=M(M<N)の復号が可能となる。
【0061】また、ACS回路も同様に、2M-1 個のブ
ロックbk0 〜bkM-1 に分割し、その各ブロックbk
0 〜bkM-1 内で2N-M 個のACS回路から同じ選択信
号が出力されるようにブランチメトリックBMを選択す
ることが可能となる。
【0062】さらに、本実施例によれば、上述したよう
な2種類以上の拘束長に対応した復号機能をLSI(大
規模集積回路)の1チップに組み込むことも可能にな
る。
【0063】上述したように、本実施例によれば、畳み
込み符号器の拘束長に応じた内部構造を持つ誤り訂正用
のビタビ復号器において、パスメモリの初段初期値の設
定及び、各ACS回路内における比較ブランチメトリッ
クを選択することによって、ある拘束長以下の任意の拘
束長に対するビタビ復号を切り換えて使用することがL
SIの1チップで可能となる。
【0064】
【発明の効果】上述のように、本発明のビタビ復号器に
おいては、拘束長K=Nに応じて2N-1 個設けられるパ
スメモリを2M-1 個のブロックに分割し、初段のパスメ
モリへの初期値として各ブロック毎に“0”と“1”を
交互に与えると共に、ステートメトリック計算部の複数
のACS回路を2M-1 個のブロックに分割し、この各ブ
ロック内の2N-M 個のACS回路から同じバス選択信号
が出力されるように制御することで、任意の拘束長Kに
対して復号が可能で、かつ、LSIの開発コストや部品
コストを低くすることが可能となる。
【図面の簡単な説明】
【図1】本発明実施例のビタビ復号器の概略構成を示す
ブロック回路図である。
【図2】拘束長K=7のパスメモリ構造と初期値を説明
するための図である。
【図3】拘束長K=4のパスメモリ構造を説明するため
の図である。
【図4】拘束長K=7のパスメモリ構造で拘束長K=4
のビタビ復号を実現する際の初期値を説明するための図
である。
【図5】本実施例ビタビ復号器の初期値設定回路の具体
的構成(出力端子660 〜6631に対応する部分のみ)
を示す回路図である。
【図6】本実施例ビタビ復号器の初期値設定回路の具体
的構成(出力端子6632〜6663に対応する部分のみ)
を示す回路図である。
【図7】本実施例におけるブロックbk0 のバス選択信
号sel00〜sel03を求めるACS回路の具体的構成
を示すブロック回路図である。
【図8】本実施例におけるブロックbk0 のバス選択信
号sel04〜sel07を求めるACS回路の具体的構成
を示すブロック回路図である。
【図9】本実施例におけるブロックbk1 のバス選択信
号sel08〜sel11を求めるACS回路の具体的構成
を示すブロック回路図である。
【図10】本実施例におけるブロックbk1 のバス選択
信号sel12〜sel15を求めるACS回路の具体的構
成を示すブロック回路図である。
【図11】本実施例におけるブロックbk2 のバス選択
信号sel16〜sel19を求めるACS回路の具体的構
成を示すブロック回路図である。
【図12】本実施例におけるブロックbk2 のバス選択
信号sel20〜sel23を求めるACS回路の具体的構
成を示すブロック回路図である。
【図13】本実施例におけるブロックbk3 のバス選択
信号sel24〜sel27を求めるACS回路の具体的構
成を示すブロック回路図である。
【図14】本実施例におけるブロックbk3 のバス選択
信号sel28〜sel31を求めるACS回路の具体的構
成を示すブロック回路図である。
【図15】本実施例におけるブロックbk4 のバス選択
信号sel32〜sel35を求めるACS回路の具体的構
成を示すブロック回路図である。
【図16】本実施例におけるブロックbk4 のバス選択
信号sel36〜sel39を求めるACS回路の具体的構
成を示すブロック回路図である。
【図17】本実施例におけるブロックbk5 のバス選択
信号sel40〜sel43を求めるACS回路の具体的構
成を示すブロック回路図である。
【図18】本実施例におけるブロックbk5 のバス選択
信号sel44〜sel47を求めるACS回路の具体的構
成を示すブロック回路図である。
【図19】本実施例におけるブロックbk6 のバス選択
信号sel48〜sel51を求めるACS回路の具体的構
成を示すブロック回路図である。
【図20】本実施例におけるブロックbk6 のバス選択
信号sel52〜sel55を求めるACS回路の具体的構
成を示すブロック回路図である。
【図21】本実施例におけるブロックbk7 のバス選択
信号sel56〜sel59を求めるACS回路の具体的構
成を示すブロック回路図である。
【図22】本実施例におけるブロックbk7 のバス選択
信号sel60〜sel63を求めるACS回路の具体的構
成を示すブロック回路図である。
【図23】従来のビタビ復号器の構成を示すブロック回
路図である。
【図24】従来のビタビ復号器のACS回路の具体的構
成を示すブロック回路図である。
【図25】従来のビタビ復号器のパスメモリの具体的構
成を説明するためのブロック回路図である。
【符号の説明】
2・・・・・・ステートメトリック計算部 3・・・・・・パスメモリ 4・・・・・・多数決回路 23,25a0,72,74・・・セレクタ 24・・・・・加算器 25b0・・・・コンパレータ 69・・・・・初期値設定回路 71,73・・・・ラッチ
フロントページの続き (56)参考文献 特開 昭62−195931(JP,A) 特開 平3−83422(JP,A) 特開 平2−196525(JP,A) 特公 平1−18608(JP,B2) 特公 平3−45583(JP,B2) (58)調査した分野(Int.Cl.7,DB名) H03M 13/00 H04L 1/00

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 拘束長K=N又はK=M(N>M)で畳
    み込み符号化された符号が入力符号として入力され、上
    入力符号に基づいてブランチメトリックを計算するブ
    ランチメトリック計算部と、ブランチメトリックに基づ
    いてバス選択信号を出力する複数のACS回路からなる
    ステートメトリック計算部と、上記バス選択信号が供給
    される複数のパスメモリセルからなるパスメモリと、上
    記パスメモリの出力に対して最尤判定を行う最尤判定手
    段とを有する拘束長K=Nのビタビ復号器において、上記拘束長の情報に基づいて上記パスメモリの初期値を
    設定する初期値設定手段を有し、 この初期値設定手段は、拘束長K=Mの符号のビタビ復
    号を行う際に、N−1 個設けられる上記パスメモリ
    を2M−1 個のブロックに分割し、初段のパスメモリ
    への初期値を各ブロック毎に与えることを特徴とするビ
    タビ復号器。
  2. 【請求項2】 上記ステートメトリック計算部の複数の
    ACS回路を2M−1個のブロックに分割し、各ブロッ
    ク内の2N−M 個のACS回路から同じバス選択信号
    が出力されるように制御することを特徴とする請求項
    記載のビタビ復号器。
  3. 【請求項3】 上記ステートメトリック計算部の各AC
    S回路は、拘束長情報に基づいて2つのブランチメトリ
    ックを切り換える切換手段を有することを特徴とする請
    求項記載のビタビ復号器。
  4. 【請求項4】 2種類の拘束長で2つのブランチメトリ
    ックが共通となる部分以外に上記切換手段を設けること
    を特徴とする請求項記載のビタビ復号器。
  5. 【請求項5】 上記拘束長Kとして、N=7、M=4
    することを特徴とする請求項記載のビタビ復号器。
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