JPH05210921A - ヴィテルビ検出装置及びヴィテルビ・トレリスコード化方法 - Google Patents
ヴィテルビ検出装置及びヴィテルビ・トレリスコード化方法Info
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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Abstract
(57)【要約】
【目的】 ディジタルデータをＰＲＭＬチャネルに送信
するために有効に構成可能なヴィテルビ・トレリス検出
器を提供する。 【構成】 シストリックアレイのヴィテルビ検出器は、
ヴィテルビ型最尤データ検出のための最小平均２乗誤差
を有するコードワードシーケンスを決定するために経路
メトリックス及びメトリック更新方程式の小計を再帰的
に演算する。シストリックアレイのヴィテルビ検出器
は、冗長演算を除去するように配列される。変更バタフ
ライトレリス構造及び回転状態メトリック配列によっ
て、ヴィテルビ検出器は簡略化される。
するために有効に構成可能なヴィテルビ・トレリス検出
器を提供する。 【構成】 シストリックアレイのヴィテルビ検出器は、
ヴィテルビ型最尤データ検出のための最小平均２乗誤差
を有するコードワードシーケンスを決定するために経路
メトリックス及びメトリック更新方程式の小計を再帰的
に演算する。シストリックアレイのヴィテルビ検出器
は、冗長演算を除去するように配列される。変更バタフ
ライトレリス構造及び回転状態メトリック配列によっ
て、ヴィテルビ検出器は簡略化される。
Description
【０００１】
【産業上の利用分野】本発明は概して、ヴィテルビ・ト
レリス（格子状）コード化方法及び装置に係り、詳細に
は、直接アクセス記憶装置（ＤＡＳＤ）の部分応答最尤
（ＰＲＭＬ）データチャネルのためのヴィテルビ・トレ
リスコード化方法及び装置に関する。
レリス（格子状）コード化方法及び装置に係り、詳細に
は、直接アクセス記憶装置（ＤＡＳＤ）の部分応答最尤
（ＰＲＭＬ）データチャネルのためのヴィテルビ・トレ
リスコード化方法及び装置に関する。
【０００２】
【従来の技術】コンピュータは、後で使用するためにデ
ータを書き込んだり、読み出したりすることが可能な媒
体を有する補助メモリ記憶装置を備えていることが多
い。積層型の一般に回転される剛性磁気ディスクを組み
込むディスクドライブ装置は、ディスク表面における磁
気形式によるデータの記憶に使用される。データはディ
スクの表面に配列される同心円の、放射状に間隔をおい
たデータ情報トラックに記録される。駆動軸方向への及
び駆動軸から遠ざかる経路において駆動されるトランス
デューサヘッドはデータをディスクに書き込んだり、デ
ィスクからデータを読み出したりする。最尤シーケンス
検出技術による部分応答通信は、ディジタルデータ通信
及び記録適用については周知である。高データ密度及び
高データ速度の達成の結果、ディジタルデータのディス
クへの書き込み及びそれからの読み出しのためのＰＲＭ
Ｌチャネルが使用されることになる。
ータを書き込んだり、読み出したりすることが可能な媒
体を有する補助メモリ記憶装置を備えていることが多
い。積層型の一般に回転される剛性磁気ディスクを組み
込むディスクドライブ装置は、ディスク表面における磁
気形式によるデータの記憶に使用される。データはディ
スクの表面に配列される同心円の、放射状に間隔をおい
たデータ情報トラックに記録される。駆動軸方向への及
び駆動軸から遠ざかる経路において駆動されるトランス
デューサヘッドはデータをディスクに書き込んだり、デ
ィスクからデータを読み出したりする。最尤シーケンス
検出技術による部分応答通信は、ディジタルデータ通信
及び記録適用については周知である。高データ密度及び
高データ速度の達成の結果、ディジタルデータのディス
クへの書き込み及びそれからの読み出しのためのＰＲＭ
Ｌチャネルが使用されることになる。
【０００３】アメリカ特許第４、７８６、８９０号で
は、ランレングス制限（ＲＬＬ）コードを用いたクラス
−ＩＶ・ＰＲＭＬチャネルが示されている。ここに示さ
れたクラス−ＩＶ・部分応答チャネル多項式は（１−Ｄ
2 ）に等しく、この場合に、Ｄは遅延オペレータ（演算
子）、Ｄ2 は２ビット時間の遅延、またチャネル応答出
力波形は、入力波形を取り、そこから２ビット間隔によ
って遅延される同じ波形を減算することによって示され
る。（０、ｋ＝３／ｋ１＝５の）ＰＲＭＬモジュレーシ
ョンコードを用いて８ビット２進データを９ビットコー
ドシーケンスから成るコードワードに符号化することが
でき、この場合、コードシーケンス内で許容される連続
ゼロの最大数ｋは３であり、全偶数又は全奇数シーケン
スにおける連続ゼロの最大数ｋ１は５である。
は、ランレングス制限（ＲＬＬ）コードを用いたクラス
−ＩＶ・ＰＲＭＬチャネルが示されている。ここに示さ
れたクラス−ＩＶ・部分応答チャネル多項式は（１−Ｄ
2 ）に等しく、この場合に、Ｄは遅延オペレータ（演算
子）、Ｄ2 は２ビット時間の遅延、またチャネル応答出
力波形は、入力波形を取り、そこから２ビット間隔によ
って遅延される同じ波形を減算することによって示され
る。（０、ｋ＝３／ｋ１＝５の）ＰＲＭＬモジュレーシ
ョンコードを用いて８ビット２進データを９ビットコー
ドシーケンスから成るコードワードに符号化することが
でき、この場合、コードシーケンス内で許容される連続
ゼロの最大数ｋは３であり、全偶数又は全奇数シーケン
スにおける連続ゼロの最大数ｋ１は５である。
【０００４】トレリスコード化技法は、ノイズチャネル
又はそうでなければ、低下チャネルに必要とされるコー
ド化利得を提供するために用いられる。アメリカ特許第
４、８８８、７７５号及び同第４、８８８、７７９号で
は、ディジタルデータをＰＲＭＬチャネルに送信するた
めの大いに改良されたコード化利得を提供するＰＲＭＬ
チャネルのトレリスコードが述べられている。
又はそうでなければ、低下チャネルに必要とされるコー
ド化利得を提供するために用いられる。アメリカ特許第
４、８８８、７７５号及び同第４、８８８、７７９号で
は、ディジタルデータをＰＲＭＬチャネルに送信するた
めの大いに改良されたコード化利得を提供するＰＲＭＬ
チャネルのトレリスコードが述べられている。
【０００５】ディジタルデータをＰＲＭＬチャネルに送
信するのに必要なコード化利得とビット速度を提供する
一方で、ヴィテルビアルゴリズムに含まれる演算の数を
減少し、また必要なディジタルハードウェアを減少且つ
簡単にする改良型ヴィテルビ・トレリスコード検出器が
必要とされる。
信するのに必要なコード化利得とビット速度を提供する
一方で、ヴィテルビアルゴリズムに含まれる演算の数を
減少し、また必要なディジタルハードウェアを減少且つ
簡単にする改良型ヴィテルビ・トレリスコード検出器が
必要とされる。
【０００６】
【発明が解決しようとする課題】本発明の重要な目的
は、ディジタルデータをＰＲＭＬチャネルにかけて送信
するために効果的且つ有能に構成することができるヴィ
テルビ・トレリス検出器を提供すること、冗長演算を除
去するヴィテルビ・トレリス検出器を提供すること、ま
た、ハードウェア要件を軽減且つ簡単にするヴィテルビ
・トレリス検出器を提供すること、さらに種々のトレリ
スコードについて容易に構成されるヴィテルビ・トレリ
ス検出器を提供することである。
は、ディジタルデータをＰＲＭＬチャネルにかけて送信
するために効果的且つ有能に構成することができるヴィ
テルビ・トレリス検出器を提供すること、冗長演算を除
去するヴィテルビ・トレリス検出器を提供すること、ま
た、ハードウェア要件を軽減且つ簡単にするヴィテルビ
・トレリス検出器を提供すること、さらに種々のトレリ
スコードについて容易に構成されるヴィテルビ・トレリ
ス検出器を提供することである。
【０００７】
【課題を解決するための手段】端的にいえば、本発明の
目的と利点はトレリスコード化方法及びトレリスコード
化データを検出するためのヴィテルビ検出装置によって
達成される。シストリックアレイのヴィテルビ検出器
は、ヴィテルビ型最尤データ検出のための誤差の２乗最
小平均値を有するコードワードシーケンスを決定するた
めに経路メトリックス（距離）及びメトリック（距離）
更新方程式の小計を再帰的に演算する。シストリックア
レイのヴィテルビ検出器は、冗長演算を除去するように
配列される。改良バタフライトレリス構造及び回転状態
メトリック配列は、ヴィテルビ検出器を簡単にするため
のものである。
目的と利点はトレリスコード化方法及びトレリスコード
化データを検出するためのヴィテルビ検出装置によって
達成される。シストリックアレイのヴィテルビ検出器
は、ヴィテルビ型最尤データ検出のための誤差の２乗最
小平均値を有するコードワードシーケンスを決定するた
めに経路メトリックス（距離）及びメトリック（距離）
更新方程式の小計を再帰的に演算する。シストリックア
レイのヴィテルビ検出器は、冗長演算を除去するように
配列される。改良バタフライトレリス構造及び回転状態
メトリック配列は、ヴィテルビ検出器を簡単にするため
のものである。
【０００８】
【実施例】図１には、本発明のヴィテルビ・トレリスコ
ード化検出方法を実行するための直接アクセス記憶装置
内の部分応答最尤（ＰＲＭＬ）記録チャネル１０のブロ
ック図が示される。２値記号のストリングの形式のよう
な書込み用のデータが符号器１２に入力される。符号器
１２は、トレリスコード化データ、又は（１−Ｄ2）演
算によって示されるクラス−ＩＶ・部分応答（ＰＲ）チ
ャネル１４に対する入力としての働きをするコードワー
ドを生成する。チャネル出力はチャネル１４によって生
成されて、データ・リードバックのための最尤（ＭＬ）
検出プロセスを完了するために、復号器１８に結合され
るヴィテルビ検出器１６によってチャネル出力において
検出される。
ード化検出方法を実行するための直接アクセス記憶装置
内の部分応答最尤（ＰＲＭＬ）記録チャネル１０のブロ
ック図が示される。２値記号のストリングの形式のよう
な書込み用のデータが符号器１２に入力される。符号器
１２は、トレリスコード化データ、又は（１−Ｄ2）演
算によって示されるクラス−ＩＶ・部分応答（ＰＲ）チ
ャネル１４に対する入力としての働きをするコードワー
ドを生成する。チャネル出力はチャネル１４によって生
成されて、データ・リードバックのための最尤（ＭＬ）
検出プロセスを完了するために、復号器１８に結合され
るヴィテルビ検出器１６によってチャネル出力において
検出される。
【０００９】ＰＲクラス−ＩＶ・チャネル変換関数（１
−Ｄ2 ）は、（１−Ｄ）によって示される変換関数を各
々が表示する２個の独立したインターリーブド（交互配
置された）ダイコードチャネルと等しく、この場合、Ｄ
は１個のインターリーブドサンプル遅延を表わす。入力
データバイトは、２個のシーケンス、即ち、奇数と偶
数、に分けられる。符号器１２は、再びインターリーブ
され且つチャネル１４に入力されるＭＳＮ符号化データ
を生成するために奇数又は偶数バイトストリームに付加
される。１個の符号器をパイプライン方式により奇数及
び偶数のデータストリームの両方について使用すること
もできる。検出されたデータは、別個に復号化される奇
数及び偶数のシーケンスに分けられる。復号化データ
は、チャネル入力データを再生するために再びインター
リーブされる。
−Ｄ2 ）は、（１−Ｄ）によって示される変換関数を各
々が表示する２個の独立したインターリーブド（交互配
置された）ダイコードチャネルと等しく、この場合、Ｄ
は１個のインターリーブドサンプル遅延を表わす。入力
データバイトは、２個のシーケンス、即ち、奇数と偶
数、に分けられる。符号器１２は、再びインターリーブ
され且つチャネル１４に入力されるＭＳＮ符号化データ
を生成するために奇数又は偶数バイトストリームに付加
される。１個の符号器をパイプライン方式により奇数及
び偶数のデータストリームの両方について使用すること
もできる。検出されたデータは、別個に復号化される奇
数及び偶数のシーケンスに分けられる。復号化データ
は、チャネル入力データを再生するために再びインター
リーブされる。
【００１０】符号器１２は、例えば磁気記録に特に適切
な８／１０のレートで、整合スペクトルゼロ（ＭＳＮ）
のトレリスコードを生成することができる。レート８／
１０のＭＳＮコードによって、１０ビットトレリス符号
化ブロック又はコードワードは、データ入力の８ビット
バイトごとに生成される。生成されたコードの離散的時
間状態図は、トレリスを通る経路として述べられること
ができる。トレリスコードによって、コードワードは、
コードワードシーケンスがユークリッド信号空間内に大
距離を有する要件を伴って最大限に相互に異なるという
原理に基づいて選択される。
な８／１０のレートで、整合スペクトルゼロ（ＭＳＮ）
のトレリスコードを生成することができる。レート８／
１０のＭＳＮコードによって、１０ビットトレリス符号
化ブロック又はコードワードは、データ入力の８ビット
バイトごとに生成される。生成されたコードの離散的時
間状態図は、トレリスを通る経路として述べられること
ができる。トレリスコードによって、コードワードは、
コードワードシーケンスがユークリッド信号空間内に大
距離を有する要件を伴って最大限に相互に異なるという
原理に基づいて選択される。
【００１１】チャネル１４の出力側で使用されるヴィテ
ルビ検出器１６は、許容されたコードワードシーケンス
の内の受信データと最も密接に整合するものを決定す
る。整合の度合いは、受信データと許容されたコードワ
ードとの平均２乗誤差によって測定される。最小平均２
乗誤差を表示するコードワードシーケンスは、最も可能
性のある正しいシーケンスである。コードワードが大き
なユークリッド距離の原理に基づいて選択されて、平均
２乗誤差が検出の原理に基づいて使用されるので、コー
ド冗長性によってＳＮＲ（ＳＮ比）に改良が加えられ
る。コードの距離特性は、コード冗長性によって生じら
れる容量の損失を補償するより以上に向上される。
ルビ検出器１６は、許容されたコードワードシーケンス
の内の受信データと最も密接に整合するものを決定す
る。整合の度合いは、受信データと許容されたコードワ
ードとの平均２乗誤差によって測定される。最小平均２
乗誤差を表示するコードワードシーケンスは、最も可能
性のある正しいシーケンスである。コードワードが大き
なユークリッド距離の原理に基づいて選択されて、平均
２乗誤差が検出の原理に基づいて使用されるので、コー
ド冗長性によってＳＮＲ（ＳＮ比）に改良が加えられ
る。コードの距離特性は、コード冗長性によって生じら
れる容量の損失を補償するより以上に向上される。
【００１２】図２と図３には、横座標、即ちＸ軸、に沿
って時間を示した離散的時間における６個の状態のトレ
リス図と、縦座標、即ちＹ軸、に沿った６個の状態のト
レリス図が示される。図４では、アメリカ特許第４、８
８８、７７９号に示されたようなダイコード（１−Ｄ）
チャネル上のレート８／１０のＭＳＮコードについての
許容される状態遷移のすべてを示した６個の状態のトレ
リス遷移図が示される。各遷移が２個の符号化ビットを
表わすことに注意する。
って時間を示した離散的時間における６個の状態のトレ
リス図と、縦座標、即ちＹ軸、に沿った６個の状態のト
レリス図が示される。図４では、アメリカ特許第４、８
８８、７７９号に示されたようなダイコード（１−Ｄ）
チャネル上のレート８／１０のＭＳＮコードについての
許容される状態遷移のすべてを示した６個の状態のトレ
リス遷移図が示される。各遷移が２個の符号化ビットを
表わすことに注意する。
【００１３】図２と図３には、ダイコード（１−Ｄ）チ
ャネル上のレート８／１０のＭＳＮコードに対する一例
としてのコードワードシーケンスの経路を表わす各送信
時間間隔間のドットを備えた実線を含むトレリス図が示
される。時間上の所与の離散地点において、符号器１２
は図２、３及び４に示されるような６個の状態、即ち、
１、２、３、４、５、及び６の内の何れか一つの状態に
あるものでよい。
ャネル上のレート８／１０のＭＳＮコードに対する一例
としてのコードワードシーケンスの経路を表わす各送信
時間間隔間のドットを備えた実線を含むトレリス図が示
される。時間上の所与の離散地点において、符号器１２
は図２、３及び４に示されるような６個の状態、即ち、
１、２、３、４、５、及び６の内の何れか一つの状態に
あるものでよい。
【００１４】符号化されたデータは、トレリスを通過す
る１個の特別な経路のみをたどり、状態間の各遷移は符
号器出力の２個のビットを表わす。符号化ビットストリ
ームが生成されると、トレリスを通過する連続経路をた
どるものとしてデータを考えることができる。符号化ビ
ットストリームＤＡＴＡは、（１−Ｄ）部分応答チャネ
ル出力とともに示され、これは理想的なノイズのない振
幅サンプル｛ｚi ｝として考慮することもできる。図示
されたコードワードシーケンスは、図２と図３のトレリ
スを介して表示されている経路２０と２２によって定義
される。レート８／１０のＭＳＮコードに対して、１０
ビット長のコードワードは、図２と図３のトレリス図の
長さ５の経路によって生成される。経路２０と２２は、
図の下側にリストされる符号化ビットストリームＤＡＴ
Ａと部分応答チャネル出力（１−Ｄ）とに対応する４個
のコードワードを有する。
る１個の特別な経路のみをたどり、状態間の各遷移は符
号器出力の２個のビットを表わす。符号化ビットストリ
ームが生成されると、トレリスを通過する連続経路をた
どるものとしてデータを考えることができる。符号化ビ
ットストリームＤＡＴＡは、（１−Ｄ）部分応答チャネ
ル出力とともに示され、これは理想的なノイズのない振
幅サンプル｛ｚi ｝として考慮することもできる。図示
されたコードワードシーケンスは、図２と図３のトレリ
スを介して表示されている経路２０と２２によって定義
される。レート８／１０のＭＳＮコードに対して、１０
ビット長のコードワードは、図２と図３のトレリス図の
長さ５の経路によって生成される。経路２０と２２は、
図の下側にリストされる符号化ビットストリームＤＡＴ
Ａと部分応答チャネル出力（１−Ｄ）とに対応する４個
のコードワードを有する。
【００１５】コード化プロセスを反転することによっ
て、チャネルの出力におけるノイズ改悪サンプルからの
データ検出は次のように再定義される。所与の離散時間
アナログチャネル出力サンプル、｛ｚi ｝、は、受信デ
ータに最適に整合するトレリスを通過する１つの経路を
選択する。又は、より正確には、最小二乗誤差を有する
経路を選択する。
て、チャネルの出力におけるノイズ改悪サンプルからの
データ検出は次のように再定義される。所与の離散時間
アナログチャネル出力サンプル、｛ｚi ｝、は、受信デ
ータに最適に整合するトレリスを通過する１つの経路を
選択する。又は、より正確には、最小二乗誤差を有する
経路を選択する。
【００１６】図５には、ヴィテルビ検出器１６を介した
データフローを示すブロック図が示される。加算、比較
及び選択機能２４は、サンプルを受信し、逐次ＡＣＳ決
定を格納する経路メモリ２６に入力されるＡＣＳ決定を
行なう。ＡＣＳ機能は、和を形成するために２個の数を
加算し、その和は、第３の数と比較されて、２個の内の
小さい方が出力される。ＡＣＳ決定が格納されたシーケ
ンスは、結果として検出データになるＭＳＮトレリスを
通過する経路を表示する。ヴィテルビ検出器１６はヴィ
テルビ検出アルゴリズムを用いてトレリスを通過する最
も可能性のある経路を決定する。ヴィテルビ検出アルゴ
リズムは、２個のサンプルごとのトレリスへの拡張を計
算する再帰的方法において機能する。累積誤差及び経路
ヒストリーは状態ごとに格納されて、トレリスは時間に
おける再帰の１つの２ビット増分によって拡張される。
データフローを示すブロック図が示される。加算、比較
及び選択機能２４は、サンプルを受信し、逐次ＡＣＳ決
定を格納する経路メモリ２６に入力されるＡＣＳ決定を
行なう。ＡＣＳ機能は、和を形成するために２個の数を
加算し、その和は、第３の数と比較されて、２個の内の
小さい方が出力される。ＡＣＳ決定が格納されたシーケ
ンスは、結果として検出データになるＭＳＮトレリスを
通過する経路を表示する。ヴィテルビ検出器１６はヴィ
テルビ検出アルゴリズムを用いてトレリスを通過する最
も可能性のある経路を決定する。ヴィテルビ検出アルゴ
リズムは、２個のサンプルごとのトレリスへの拡張を計
算する再帰的方法において機能する。累積誤差及び経路
ヒストリーは状態ごとに格納されて、トレリスは時間に
おける再帰の１つの２ビット増分によって拡張される。
【００１７】アルゴリズムは、状態ｋで終わるトレリス
を通過する各経路の全体の累積誤差、Ｍ n（ｋ）、を格
納する。時間ｎ＝０では以下のようになる。
を通過する各経路の全体の累積誤差、Ｍ n（ｋ）、を格
納する。時間ｎ＝０では以下のようになる。
【００１８】
【数２】
【００１９】トレリスを拡張するために、ブランチメト
リックスと称されるコスト関数が遷移ごとに計算され
る。ブランチメトリックスは、状態遷移が受信データと
いかにうまく整合するかを測定し、連続する（１−Ｄ）
チャネル出力サンプルｚ1 、ｚ 2 の関数である。ブラン
チメトリックスは、次のように定義される。
リックスと称されるコスト関数が遷移ごとに計算され
る。ブランチメトリックスは、状態遷移が受信データと
いかにうまく整合するかを測定し、連続する（１−Ｄ）
チャネル出力サンプルｚ1 、ｚ 2 の関数である。ブラン
チメトリックスは、次のように定義される。
【００２０】Ｂ1-1 ＝｛２＋２ｚ1 −２ｚ2 ｝ Ｂ2-1 ＝｛１−２ｚ2 ｝ Ｂ1-2 ＝｛１＋２ｚ2 ｝ Ｂ2-2 ＝｛２−２ｚ1 ＋２ｚ2 ｝ Ｂ3-2 ＝｛１＋２ｚ1 ｝ Ｂ4-2 ＝｛０｝ Ｂ1-3 ＝｛０｝ Ｂ2-3 ＝｛１−２ｚ1 ｝ Ｂ3-3 ＝｛２＋２ｚ1 −２ｚ2 ｝ Ｂ4-3 ＝｛１−２ｚ2 ｝ Ｂ3-4 ＝｛１＋２ｚ2 ｝ Ｂ4-4 ＝｛２−２ｚ1 ＋２ｚ2 ｝ Ｂ5-4 ＝｛１＋２ｚ1 ｝ Ｂ6-4 ＝｛０｝ Ｂ3-5 ＝｛０｝ Ｂ4-5 ＝｛１−２ｚ1 ｝ Ｂ5-5 ＝｛２＋２ｚ1 −２ｚ2 ｝ Ｂ6-5 ＝｛１−２ｚ2 ｝ Ｂ5-6 ＝｛１＋２ｚ2 ｝ Ｂ6-6 ＝｛２−２ｚ1 ＋２ｚ2 ｝
【００２１】ブランチメトリックスＢ1-1 乃至Ｂ6-6 は
次に、時間ｎ＋１に対する所与の状態で終わるすべての
経路遷移について全体の累積誤差を演算するために、そ
れらの個々の経路メトリックスに加算される。１個の経
路、即ち、最小の誤差を有するサバイバー、は６個のサ
バイバーが選ばれるように各状態ごとに選択される。各
サバイバーを選ぶための演算は、加算、比較及び選択
（ＡＣＳ）であって、この場合、比較及び選択関数は、
最小の蓄積型誤差を備えた遷移又はエッジを選択する。
次に、時間ｎ＋１に対する所与の状態で終わるすべての
経路遷移について全体の累積誤差を演算するために、そ
れらの個々の経路メトリックスに加算される。１個の経
路、即ち、最小の誤差を有するサバイバー、は６個のサ
バイバーが選ばれるように各状態ごとに選択される。各
サバイバーを選ぶための演算は、加算、比較及び選択
（ＡＣＳ）であって、この場合、比較及び選択関数は、
最小の蓄積型誤差を備えた遷移又はエッジを選択する。
【００２２】経路メトリックス又は累積誤差は次に、以
下の通り更新される。各ｋについて、Ｍn+1 （ｋ）はｍ
ｉｎ｛Ｂp-k ＋Ｍ n（ｐ）｝となり、この場合、最小値
はｐのすべての値にわたってとられ、選択されたｐのそ
の値は、状態ｐから状態ｋまでのサバイバー経路を決定
する。
下の通り更新される。各ｋについて、Ｍn+1 （ｋ）はｍ
ｉｎ｛Ｂp-k ＋Ｍ n（ｐ）｝となり、この場合、最小値
はｐのすべての値にわたってとられ、選択されたｐのそ
の値は、状態ｐから状態ｋまでのサバイバー経路を決定
する。
【００２３】さらに、経路ヒストリーは次のように更新
される。各ｋについて、状態ｋに対する経路ヒストリー
は、ＰＨn+1 （ｋ）が、ＰＨn （ｐ）と連結されるＤ
p-k になることによって更新され、この場合、ｐの値は
先の最小化において決定されて、Ｄp-k は各サバイバー
が表示する２個のデータビットに等しく、ＰＨn （ｐ）
は状態ｐについて予め選ばれたデータビットＤp-k の経
路ヒストリーである。選ばれた遷移もまたその経路ヒス
トリーを（ｐから）転送し、ノードｋについての先の経
路ヒストリーが放棄されることに注意する。トレリスが
拡張されると、経路ヒストリーと経路メトリックスはと
もに成長し、時間ｎごとに変化する。
される。各ｋについて、状態ｋに対する経路ヒストリー
は、ＰＨn+1 （ｋ）が、ＰＨn （ｐ）と連結されるＤ
p-k になることによって更新され、この場合、ｐの値は
先の最小化において決定されて、Ｄp-k は各サバイバー
が表示する２個のデータビットに等しく、ＰＨn （ｐ）
は状態ｐについて予め選ばれたデータビットＤp-k の経
路ヒストリーである。選ばれた遷移もまたその経路ヒス
トリーを（ｐから）転送し、ノードｋについての先の経
路ヒストリーが放棄されることに注意する。トレリスが
拡張されると、経路ヒストリーと経路メトリックスはと
もに成長し、時間ｎごとに変化する。
【００２４】レート８／１０のＭＳＮコードに対して必
要とされるすべての加算、比較及び選択関数は、以下の
メトリック更新方程式によって示される。
要とされるすべての加算、比較及び選択関数は、以下の
メトリック更新方程式によって示される。
【００２５】
【数３】
【００２６】一つの状態についてのＡＣＳ関数の一例と
して示された図４を参照して、状態２で終わる各経路の
平均２乗誤差が考慮される。
して示された図４を参照して、状態２で終わる各経路の
平均２乗誤差が考慮される。
【００２７】 ｅ1 ＝Ｂ1-2 ＋Ｍn （１）＝｛１＋２ｚ2 ｝＋Ｍn （１） ｅ2 ＝Ｂ2-2 ＋Ｍn （２）＝｛２−２ｚ1 ＋２ｚ2 ｝＋Ｍn （２） ｅ3 ＝Ｂ3-2 ＋Ｍn （３）＝｛１＋２ｚ2 ｝＋Ｍn （３） ｅ4 ＝Ｂ4-2 ＋Ｍn （４）＝｛０｝＋Ｍn （４） ｅ3 が最小であると仮定すると、ｅ3 ＝ｍｉｎ｛ｅ1 、
ｅ2 、ｅ3 、ｅ4 ｝を得るように比較且つ選択する。
ｅ2 、ｅ3 、ｅ4 ｝を得るように比較且つ選択する。
【００２８】３→２への遷移は、最小誤差として選択さ
れ、Ｄ3-2 ＝００の時、さらに、次のように示される。 Ｍn+1 （２） ← ｅmin 及び ＰＨn+1 （２） ← ００、ＰＨn （３）
れ、Ｄ3-2 ＝００の時、さらに、次のように示される。 Ｍn+1 （２） ← ｅmin 及び ＰＨn+1 （２） ← ００、ＰＨn （３）
【００２９】ソース状態の経路ヒストリーは、状態２で
終わるデータシーケンスの更新された経路ヒストリーを
形成するために新しいデータビットと連結される。
終わるデータシーケンスの更新された経路ヒストリーを
形成するために新しいデータビットと連結される。
【００３０】加算、比較及び選択プロセスは、６個の新
しい経路拡張、即ち、時間ｎごとの６個の新しく更新さ
れた経路メトリックスと６個の更新された経路ヒストリ
ー、を生成する各状態ごとに実行される。トレリスが拡
張される間に経路ヒストリーが成長すると、経路の幾つ
かは消滅することがわかる。時間的に十分に前にさかの
ぼって見ると、１個の経路のみが存続する。この経路が
トレリスを通過する最小誤差経路を表示するので、これ
は検出されたデータとして定義される。
しい経路拡張、即ち、時間ｎごとの６個の新しく更新さ
れた経路メトリックスと６個の更新された経路ヒストリ
ー、を生成する各状態ごとに実行される。トレリスが拡
張される間に経路ヒストリーが成長すると、経路の幾つ
かは消滅することがわかる。時間的に十分に前にさかの
ぼって見ると、１個の経路のみが存続する。この経路が
トレリスを通過する最小誤差経路を表示するので、これ
は検出されたデータとして定義される。
【００３１】レート８／１０のＭＳＮコードの特性とし
て、経路ヒストリーは４４ビットに短縮することもでき
る。経路メトリックスは、例えば、１９９０年４月のＩ
ＥＥＥ３４７．４．１の１７２３頁−１３２８頁におけ
るＣ．バーナード・シャング、ポール・Ｈ．シーゲル、
ゴットフリート・アンガーボエック及びヒーマント・
Ｋ．サーパー（C. Bernard Shung, Paul H. Siegel, Go
ttfried Ungerboeck andHemant K. Thapar ）著の「ヴ
ィテルビアルゴリズムにおけるメトリック正規化のため
のＶＬＳＩアーキテクチュア」において示されるような
オーバーフローを防止する幾つかの公知の方法の一つに
よって再び正規化される。
て、経路ヒストリーは４４ビットに短縮することもでき
る。経路メトリックスは、例えば、１９９０年４月のＩ
ＥＥＥ３４７．４．１の１７２３頁−１３２８頁におけ
るＣ．バーナード・シャング、ポール・Ｈ．シーゲル、
ゴットフリート・アンガーボエック及びヒーマント・
Ｋ．サーパー（C. Bernard Shung, Paul H. Siegel, Go
ttfried Ungerboeck andHemant K. Thapar ）著の「ヴ
ィテルビアルゴリズムにおけるメトリック正規化のため
のＶＬＳＩアーキテクチュア」において示されるような
オーバーフローを防止する幾つかの公知の方法の一つに
よって再び正規化される。
【００３２】図６には、ヴィテルビ検出器１６のための
ヴィテルビアルゴリズムの直接の実施法３０が示され
る。図示のように、２２個の２入力の加算器（＋）、１
４個の２入力の比較／選択（Ｃ／Ｓ）及び経路ヒストリ
ーメモリが必要とされる。ヴィテルビ配列３０は、必要
なディジタルハードウェアの量及び現在の技術のため
に、ヴィテルビ検出法の潜在的適用を制限する。
ヴィテルビアルゴリズムの直接の実施法３０が示され
る。図示のように、２２個の２入力の加算器（＋）、１
４個の２入力の比較／選択（Ｃ／Ｓ）及び経路ヒストリ
ーメモリが必要とされる。ヴィテルビ配列３０は、必要
なディジタルハードウェアの量及び現在の技術のため
に、ヴィテルビ検出法の潜在的適用を制限する。
【００３３】本発明の特徴に従って、メトリック更新方
程式を次のように書き直すことができる。
程式を次のように書き直すことができる。
【００３４】
【数４】
【００３５】本発明に従って、ヴィテルビ検出器１６
は、メトリック演算の一部が冗長及び正則になるヴィテ
ルビアルゴリズムを適用することによって実行される。
例えば、式Ｍ n+1（２）の最後の部分が式Ｍ n+1（３）
の最初の部分と同じであることに注意する。さらにメト
リック演算は、以下の基本構造を表示する正則パターン
を有する。
は、メトリック演算の一部が冗長及び正則になるヴィテ
ルビアルゴリズムを適用することによって実行される。
例えば、式Ｍ n+1（２）の最後の部分が式Ｍ n+1（３）
の最初の部分と同じであることに注意する。さらにメト
リック演算は、以下の基本構造を表示する正則パターン
を有する。
【００３６】
【数５】
【００３７】図７には、ヴィテルビ検出器１６について
のヴィテルビアルゴリズムの上記のように書き直された
メトリック更新方程式４０の概略図が示されている。図
示のように、ヴィテルビ検出アルゴリズムは、１２個の
２入力加算器（＋）、１０個の２入力比較／選択（Ｃ／
Ｓ）及び経路ヒストリーメモリを備えた１２個の反復構
造で実行される。
のヴィテルビアルゴリズムの上記のように書き直された
メトリック更新方程式４０の概略図が示されている。図
示のように、ヴィテルビ検出アルゴリズムは、１２個の
２入力加算器（＋）、１０個の２入力比較／選択（Ｃ／
Ｓ）及び経路ヒストリーメモリを備えた１２個の反復構
造で実行される。
【００３８】図８は、上記のように書き直されたメトリ
ック更新方程式の正則性をさらに利用したまた別の回路
構成５０を示す。ヴィテルビ検出器５０は、必要なハー
ドウェア論理を減少し、冗長演算を除去するために再帰
的に使用される簡略化シストリックアレイである。ヴィ
テルビ検出器５０は、カスケード状態の同じ基本構造を
用いてＡＣＳ演算を実行する。ヴィテルビ検出器５０
は、図７の検出器４０の左半分を再帰的に計算するのに
適しており、その結果を１２ビット幅のラッチＬに格納
する。ヴィテルビ検出器５０は、６個の２入力加算器
（＋）、６個の２入力比較／選択（Ｃ／Ｓ）及び６個の
２入力選択又は再帰的演算を容易に行なうためにクロッ
クされるマルチプレクサ（Ｓ）から成る６個のＡＣＳを
備える。同じラッチＬは交互に経路メトリックス、Ｍ n
（ｋ）と小計、Ｍ’n （ｋ）’とを格納する。論理は符
号化ビット速度でクロックされて、交互極性の振幅サン
プル、｛±ｚi ｝は連続的に入力される。Ｃ／Ｓは、交
互のクロックサイクルにおいてＭ n（ｉ）、メトリッ
ク、即ちＭ’n （ｊ）、小計、との間で比較且つ選択
し、この場合、ｉとｊは図８において隣接状態である。
比較及び選択決定は、経路ヒストリーレジスタ（図示せ
ず）に記録される。同じ数の経路メトリックラッチが構
成４０と５０の実行に対し必要とされる。
ック更新方程式の正則性をさらに利用したまた別の回路
構成５０を示す。ヴィテルビ検出器５０は、必要なハー
ドウェア論理を減少し、冗長演算を除去するために再帰
的に使用される簡略化シストリックアレイである。ヴィ
テルビ検出器５０は、カスケード状態の同じ基本構造を
用いてＡＣＳ演算を実行する。ヴィテルビ検出器５０
は、図７の検出器４０の左半分を再帰的に計算するのに
適しており、その結果を１２ビット幅のラッチＬに格納
する。ヴィテルビ検出器５０は、６個の２入力加算器
（＋）、６個の２入力比較／選択（Ｃ／Ｓ）及び６個の
２入力選択又は再帰的演算を容易に行なうためにクロッ
クされるマルチプレクサ（Ｓ）から成る６個のＡＣＳを
備える。同じラッチＬは交互に経路メトリックス、Ｍ n
（ｋ）と小計、Ｍ’n （ｋ）’とを格納する。論理は符
号化ビット速度でクロックされて、交互極性の振幅サン
プル、｛±ｚi ｝は連続的に入力される。Ｃ／Ｓは、交
互のクロックサイクルにおいてＭ n（ｉ）、メトリッ
ク、即ちＭ’n （ｊ）、小計、との間で比較且つ選択
し、この場合、ｉとｊは図８において隣接状態である。
比較及び選択決定は、経路ヒストリーレジスタ（図示せ
ず）に記録される。同じ数の経路メトリックラッチが構
成４０と５０の実行に対し必要とされる。
【００３９】図９には、第１の１２ビット加算器５４、
３個の２入力１２ビットラッチ５６、５８及び６０、な
らびに第２の２入力１２ビット加算器６２を備えた単一
のＭ n+1 （２）ＡＣＳ演算についてのＥＣＬ回路実行５
２の一例が示される。ラッチ６０に対する入力は、Ｍn
（１）及び小計Ｍ' n （３）のビットワイズ補数を表示
する。パイプライン式ラッチ５６と５８は、（１−
Ｄ2 ）ＰＲチャネルに必要な奇数及び偶数ビットストリ
ームが別々に検出できるように加算されている。
３個の２入力１２ビットラッチ５６、５８及び６０、な
らびに第２の２入力１２ビット加算器６２を備えた単一
のＭ n+1 （２）ＡＣＳ演算についてのＥＣＬ回路実行５
２の一例が示される。ラッチ６０に対する入力は、Ｍn
（１）及び小計Ｍ' n （３）のビットワイズ補数を表示
する。パイプライン式ラッチ５６と５８は、（１−
Ｄ2 ）ＰＲチャネルに必要な奇数及び偶数ビットストリ
ームが別々に検出できるように加算されている。
【００４０】図１０には、経路メモリを簡略化するのに
適応し、且つ上記のように書き直されたメトリック更新
方程式と同等の本発明による変更バタフライトレリス８
０が示される。バタフライトレリス８０は、ダイコード
（１−Ｄ）チャネルのサンプル速度で作動し、その間２
個のサンプル（奇数と偶数）がＰＲクラス−ＩＶチャネ
ルから受信される。ＭＳＮコードはインターリーブされ
て、転送応答（１−Ｄ 2 ）を有するクラス−ＩＶ部分応
答チャネルに入力され、２個の符号化ビット時間に対応
する１個のサンプル時間を示す。バタフライトレリス８
０は、所与の状態遷移に対応するチャネル入力の非ゼロ
復帰（ＮＲＺ）ラベリングを表示する水平方向及び対角
線方向の遷移に沿って０と１を交互に備えている。
適応し、且つ上記のように書き直されたメトリック更新
方程式と同等の本発明による変更バタフライトレリス８
０が示される。バタフライトレリス８０は、ダイコード
（１−Ｄ）チャネルのサンプル速度で作動し、その間２
個のサンプル（奇数と偶数）がＰＲクラス−ＩＶチャネ
ルから受信される。ＭＳＮコードはインターリーブされ
て、転送応答（１−Ｄ 2 ）を有するクラス−ＩＶ部分応
答チャネルに入力され、２個の符号化ビット時間に対応
する１個のサンプル時間を示す。バタフライトレリス８
０は、所与の状態遷移に対応するチャネル入力の非ゼロ
復帰（ＮＲＺ）ラベリングを表示する水平方向及び対角
線方向の遷移に沿って０と１を交互に備えている。
【００４１】図１１には、本発明による変更バタフライ
トレリスを示す８個の状態のトレリス９０の遷移図が示
されている。変更された８個の状態のバタフライトレリ
ス９０を、実行中のディジタル合計（ＲＤＳ）又はＲＤ
ＳモジュロＮ、この場合にＮは偶数の８、を追従するの
に使用することができる。トレリス９０のアーキテクチ
ュアがこの特定の例に限定されることなく、ＲＤＳモジ
ュロＮ、この場合にＮは任意の偶数の正整数、を追跡す
るのに使用され得ることを理解すべきであるとは言って
も、図示のトレリス９０は、８個の異なる値又はＲＤＳ
モジュロ８内に対しＲＤＳを追従する。
トレリスを示す８個の状態のトレリス９０の遷移図が示
されている。変更された８個の状態のバタフライトレリ
ス９０を、実行中のディジタル合計（ＲＤＳ）又はＲＤ
ＳモジュロＮ、この場合にＮは偶数の８、を追従するの
に使用することができる。トレリス９０のアーキテクチ
ュアがこの特定の例に限定されることなく、ＲＤＳモジ
ュロＮ、この場合にＮは任意の偶数の正整数、を追跡す
るのに使用され得ることを理解すべきであるとは言って
も、図示のトレリス９０は、８個の異なる値又はＲＤＳ
モジュロ８内に対しＲＤＳを追従する。
【００４２】トレリス９０の水平方向エッジは、非ゼロ
復帰反転（ＮＲＺＩ）、１を表示し、対角線上のエッジ
はＮＲＺＩ、０を示す。ＮＲＺＩ、１は、正負符号が交
互にくるダイコード（１−Ｄ）チャネルの出力側で非ゼ
ロ無雑音サンプル値を生成する遷移であると考えられ
る。交互にくる非ゼロ無雑音サンプル又はＮＲＺＩ、１
は、正の無雑音サンプル値を示す「＋」と、負の無雑音
サンプル値を示す「−」のラベルによって図１１に示さ
れる。ＮＲＺＩ、０は、チャネル出力側でゼロの無雑音
サンプル値を生成する。０と７にラベル付けされた頂点
間の長い点線による対角線エッジは、ＲＤＳモジュロ８
を追従する場合に使用される任意の加算法を表示し、ま
た、これらのエッジは実際のＲＤＳを追従する場合に削
除される。
復帰反転（ＮＲＺＩ）、１を表示し、対角線上のエッジ
はＮＲＺＩ、０を示す。ＮＲＺＩ、１は、正負符号が交
互にくるダイコード（１−Ｄ）チャネルの出力側で非ゼ
ロ無雑音サンプル値を生成する遷移であると考えられ
る。交互にくる非ゼロ無雑音サンプル又はＮＲＺＩ、１
は、正の無雑音サンプル値を示す「＋」と、負の無雑音
サンプル値を示す「−」のラベルによって図１１に示さ
れる。ＮＲＺＩ、０は、チャネル出力側でゼロの無雑音
サンプル値を生成する。０と７にラベル付けされた頂点
間の長い点線による対角線エッジは、ＲＤＳモジュロ８
を追従する場合に使用される任意の加算法を表示し、ま
た、これらのエッジは実際のＲＤＳを追従する場合に削
除される。
【００４３】ＮＲＺＩ遷移がビットセルの中心に生じる
と、ＮＲＺＩ、１は、所与のシーケンスのネットＲＤＳ
を変更せず、従って図１１内の縦方向のレベルは、一定
のＲＤＳのラインと考えることができる。ＮＲＺＩ、０
は結果として、奇数又は偶数である前のＮＲＺＩ、１の
数によって決定する方向を有するＲＤＳにおける１の変
更となる。これは、図１１の実線の対角線エッジの性質
において示され、その方向は、ＮＲＺＩ、１に対応する
水平方向エッジをとることによってのみ変化する。ＲＤ
Ｓモジュロ８トレリスがシリンダーとして見られると、
ＮＲＺＩ、０は一定方向におけるシリンダーを外接させ
るものとみなされる。
と、ＮＲＺＩ、１は、所与のシーケンスのネットＲＤＳ
を変更せず、従って図１１内の縦方向のレベルは、一定
のＲＤＳのラインと考えることができる。ＮＲＺＩ、０
は結果として、奇数又は偶数である前のＮＲＺＩ、１の
数によって決定する方向を有するＲＤＳにおける１の変
更となる。これは、図１１の実線の対角線エッジの性質
において示され、その方向は、ＮＲＺＩ、１に対応する
水平方向エッジをとることによってのみ変化する。ＲＤ
Ｓモジュロ８トレリスがシリンダーとして見られると、
ＮＲＺＩ、０は一定方向におけるシリンダーを外接させ
るものとみなされる。
【００４４】図１１において、頂点は、ＡＣＳ関数がノ
イズチャネルサンプル値について演算されたメトリック
スに基づいて最も可能性のある遷移エッジを決定するポ
イントを表し、その結果、行なわれた決定を反映するた
めにメトリックスと経路ヒストリーを更新する。
イズチャネルサンプル値について演算されたメトリック
スに基づいて最も可能性のある遷移エッジを決定するポ
イントを表し、その結果、行なわれた決定を反映するた
めにメトリックスと経路ヒストリーを更新する。
【００４５】従来、経路メモリはトレリス９０の所与の
列に沿って行なわれた決定のトラックを保つように割り
当てられる。所与の列に沿った決定が水平方向エッジで
ある場合、経路メモリは前の決定を１ビット前にシフト
し、経路メモリの終わりに１を挿入することによって更
新される。決定が対角線エッジである場合、経路メモリ
は、奇数又は偶数サイクルかどうかによって近隣のＲＤ
Ｓ経路メモリの何れかからシフトされた決定に並列にロ
ードされ、ゼロがメモリの終わりに挿入される。従来の
経路メモリアーキテクチュアにおいて、各経路メモリの
最終ビット以外はすべて３ウェイ・マルチプレクサを通
過して経路メモリレジスタ内に進む。縦方向の頂点の数
と、各経路メモリの長さと、が成長するので、経路メモ
リをより有効に実行するアーキテクチュアを採用するこ
とが有利である。
列に沿って行なわれた決定のトラックを保つように割り
当てられる。所与の列に沿った決定が水平方向エッジで
ある場合、経路メモリは前の決定を１ビット前にシフト
し、経路メモリの終わりに１を挿入することによって更
新される。決定が対角線エッジである場合、経路メモリ
は、奇数又は偶数サイクルかどうかによって近隣のＲＤ
Ｓ経路メモリの何れかからシフトされた決定に並列にロ
ードされ、ゼロがメモリの終わりに挿入される。従来の
経路メモリアーキテクチュアにおいて、各経路メモリの
最終ビット以外はすべて３ウェイ・マルチプレクサを通
過して経路メモリレジスタ内に進む。縦方向の頂点の数
と、各経路メモリの長さと、が成長するので、経路メモ
リをより有効に実行するアーキテクチュアを採用するこ
とが有利である。
【００４６】図１２には、本発明による簡略化経路メモ
リアーキテクチュア１００が示されている。図１２の各
ブロックは経路メモリを示し、相互接続は、各経路メモ
リの最終ビット以外すべてについてのルーティングを示
す。２つの繰り返し構造は明白である。Ｂ、Ｄ、Ｆ及び
Ｈとラベル付けされた中央のブロックは、各入力ビット
を選択する２ウェイ・マルチプレクサを備えた並列レジ
スタを表示する。Ａ、Ｃ、Ｅ及びＧとラベル付けされた
コーナーブロックは、並列ローディング機能を備えたシ
フトレジスタを表示する。経路メモリアーキテクチュア
１００は、上述の従来式の実行による各３ウェイ・マル
チプレクサを２ウェイ・マルチプレクサに置き換えて、
種々の経路メモリの相互接続を簡略化する。
リアーキテクチュア１００が示されている。図１２の各
ブロックは経路メモリを示し、相互接続は、各経路メモ
リの最終ビット以外すべてについてのルーティングを示
す。２つの繰り返し構造は明白である。Ｂ、Ｄ、Ｆ及び
Ｈとラベル付けされた中央のブロックは、各入力ビット
を選択する２ウェイ・マルチプレクサを備えた並列レジ
スタを表示する。Ａ、Ｃ、Ｅ及びＧとラベル付けされた
コーナーブロックは、並列ローディング機能を備えたシ
フトレジスタを表示する。経路メモリアーキテクチュア
１００は、上述の従来式の実行による各３ウェイ・マル
チプレクサを２ウェイ・マルチプレクサに置き換えて、
種々の経路メモリの相互接続を簡略化する。
【００４７】経路メモリＡ乃至Ｈの各々がＰ＋１ビット
を含むと仮定すると、Ｐビットは別の経路メモリにシフ
ト又は転送される。所与の経路メモリ、例えば、経路メ
モリＡ、に対する内部シフトレジスタ接続として定義さ
れる局所相互接続を、一つの経路メモリから、経路メモ
リＨから経路メモリＡへの遠隔相互接続などの別のメモ
リへの接続として定義される遠隔相互接続と識別するこ
ともできる。経路メモリアーキテクチュア１００は、経
路メモリブロックＡ、Ｃ、Ｅ及びＧの半分に対するＰ局
所及びＰ遠隔相互接続と、Ｓが状態の数である時のＳＰ
／２局所及び３ＳＰ／２遠隔相互接続の全体についての
別の半分の経路メモリブロックＢ、Ｄ、Ｆ及びＨに対す
る２Ｐ遠隔相互接続と、を必要とする。これは、上述し
た従来の実行についてのＳＰ局所と２ＳＰ遠隔との対照
がなされる。
を含むと仮定すると、Ｐビットは別の経路メモリにシフ
ト又は転送される。所与の経路メモリ、例えば、経路メ
モリＡ、に対する内部シフトレジスタ接続として定義さ
れる局所相互接続を、一つの経路メモリから、経路メモ
リＨから経路メモリＡへの遠隔相互接続などの別のメモ
リへの接続として定義される遠隔相互接続と識別するこ
ともできる。経路メモリアーキテクチュア１００は、経
路メモリブロックＡ、Ｃ、Ｅ及びＧの半分に対するＰ局
所及びＰ遠隔相互接続と、Ｓが状態の数である時のＳＰ
／２局所及び３ＳＰ／２遠隔相互接続の全体についての
別の半分の経路メモリブロックＢ、Ｄ、Ｆ及びＨに対す
る２Ｐ遠隔相互接続と、を必要とする。これは、上述し
た従来の実行についてのＳＰ局所と２ＳＰ遠隔との対照
がなされる。
【００４８】各ＡＣＳ決定が行なわれると、各経路メモ
リは、２つの交互の経路ヒストリーの一つがロードされ
る。図１２において、経路メモリが次のようにロードさ
れることもできる。
リは、２つの交互の経路ヒストリーの一つがロードされ
る。図１２において、経路メモリが次のようにロードさ
れることもできる。
【００４９】
【数６】
【００５０】上記の場合において、Ｊ＜＜１は、１つの
ビットにわたってシフトされる経路メモリＪの前の内容
を示し、Ｋ＾１は、１が追加されるメモリＫを示し、さ
らに決定は、適切なＡＣＳ装置によって行なわれる。
ビットにわたってシフトされる経路メモリＪの前の内容
を示し、Ｋ＾１は、１が追加されるメモリＫを示し、さ
らに決定は、適切なＡＣＳ装置によって行なわれる。
【００５１】図１３は、本発明による回転状態メトリッ
クスを有する加算、比較及び選択（ＡＣＳ）回路構成を
示す概略図である。適切なＡＣＳ装置と経路メモリＡ乃
至Ｈの各々との関連は、図１２と図１３を参照して理解
することができる。
クスを有する加算、比較及び選択（ＡＣＳ）回路構成を
示す概略図である。適切なＡＣＳ装置と経路メモリＡ乃
至Ｈの各々との関連は、図１２と図１３を参照して理解
することができる。
【００５２】既述したように、ＡＣＳ装置は２個のエッ
ジの各々ごとに前の状態メトリックスをブランチメトリ
ックスに加算し、これらを比較し、そしてサバイバーを
選択する。ブランチメトリックスは、ノイズサンプルか
ら無雑音サンプル値の各々までの距離の測度である。３
つのブランチメトリックスは一度に処理されて、０の無
雑音サンプル値からの距離はｂ（０）と示され、理想的
な正又は負のサンプル値からの距離はそれぞれｂ（＋）
とｂ（−）で示される。正規化ブランチメトリックスは
ｂ（０）をゼロに置き換え、検出器１１０では、単に図
１３に示されるようにｂ（＋）とｂ（−）に対する加算
が要求される。
ジの各々ごとに前の状態メトリックスをブランチメトリ
ックスに加算し、これらを比較し、そしてサバイバーを
選択する。ブランチメトリックスは、ノイズサンプルか
ら無雑音サンプル値の各々までの距離の測度である。３
つのブランチメトリックスは一度に処理されて、０の無
雑音サンプル値からの距離はｂ（０）と示され、理想的
な正又は負のサンプル値からの距離はそれぞれｂ（＋）
とｂ（−）で示される。正規化ブランチメトリックスは
ｂ（０）をゼロに置き換え、検出器１１０では、単に図
１３に示されるようにｂ（＋）とｂ（−）に対する加算
が要求される。
【００５３】図１１の水平方向列で作動するＡＣＳ装置
は、ｂ（＋）又はｂ（−）を含むメトリックをｂ（０）
を含むメトリックと交互に比較しなければならず、従っ
て、マルチプレクサはｂ（＋）とｂ（−）との間で選択
する必要がある。簡略化経路メモリアーキテクチュア１
００では、図１２のコーナーシフトレジスタ経路メモリ
ブロックＡ、Ｃ、Ｅ及びＧのＡＣＳ装置は、ｂ（＋）を
含むメトリックをｂ（０）を含むメトリックと排他的に
比較し、一方、中央経路メモリブロックＢ、Ｄ、Ｆ及び
ＨのＡＣＳ装置は、ｂ（−）を含むメトリックをｂ
（０）を含むメトリックと排他的に比較する。従って、
ｂ（＋）とｂ（−）とを交互に置くためのマルチプレク
サは取り除くことができる。
は、ｂ（＋）又はｂ（−）を含むメトリックをｂ（０）
を含むメトリックと交互に比較しなければならず、従っ
て、マルチプレクサはｂ（＋）とｂ（−）との間で選択
する必要がある。簡略化経路メモリアーキテクチュア１
００では、図１２のコーナーシフトレジスタ経路メモリ
ブロックＡ、Ｃ、Ｅ及びＧのＡＣＳ装置は、ｂ（＋）を
含むメトリックをｂ（０）を含むメトリックと排他的に
比較し、一方、中央経路メモリブロックＢ、Ｄ、Ｆ及び
ＨのＡＣＳ装置は、ｂ（−）を含むメトリックをｂ
（０）を含むメトリックと排他的に比較する。従って、
ｂ（＋）とｂ（−）とを交互に置くためのマルチプレク
サは取り除くことができる。
【００５４】図１３は、状態メトリックスを回転（ロー
テート）することによってブランチメトリックスを適切
な状態メトリックスに加算するための加算、比較及び選
択（ＡＣＳ）回路構成１１０を示す。図１３の状態メト
リックレジスタ、ＲＥＧ、は数値的にラベル付けされた
ＡＣＳ頂点とアルファベット的にラベル付けされた経路
メモリとの所望の初期対応のための適切な値に予め設定
される。
テート）することによってブランチメトリックスを適切
な状態メトリックスに加算するための加算、比較及び選
択（ＡＣＳ）回路構成１１０を示す。図１３の状態メト
リックレジスタ、ＲＥＧ、は数値的にラベル付けされた
ＡＣＳ頂点とアルファベット的にラベル付けされた経路
メモリとの所望の初期対応のための適切な値に予め設定
される。
【００５５】端的にいって、レート８／１０のＭＳＮト
レリスコードのためのヴィテルビ検出器を実行するため
に必要なディジタルハードウェアの容量を減少且つ簡略
化するシストリックアレイの加算、比較及び選択回路を
述べてきた。本発明による改良型バタフライトレリス構
造によって、経路メモリの簡略化が達成される。
レリスコードのためのヴィテルビ検出器を実行するため
に必要なディジタルハードウェアの容量を減少且つ簡略
化するシストリックアレイの加算、比較及び選択回路を
述べてきた。本発明による改良型バタフライトレリス構
造によって、経路メモリの簡略化が達成される。
【００５６】
【発明の効果】本発明は上記のように構成されているの
で、ディジタルデータをＰＲＭＬチャネルにかけて送信
するために効果的且つ有効に構成することができ、冗長
計算を除去し、さらにハードウェア要件を減少且つ簡略
化するヴィテルビ・トレリス検出器を提供することがで
きる。
で、ディジタルデータをＰＲＭＬチャネルにかけて送信
するために効果的且つ有効に構成することができ、冗長
計算を除去し、さらにハードウェア要件を減少且つ簡略
化するヴィテルビ・トレリス検出器を提供することがで
きる。
【図１】本発明による符号器、ヴィテルビ検出器及び復
号器を備えた部分応答最尤チャネルのブロック図であ
る。
号器を備えた部分応答最尤チャネルのブロック図であ
る。
【図２】ダイコード（１−Ｄ）チャネル上のレート８／
１０のＭＳＮコードについて６個の状態のトレリスを通
るサバイバー経路を示すグラフである。
１０のＭＳＮコードについて６個の状態のトレリスを通
るサバイバー経路を示すグラフである。
【図３】ダイコード（１−Ｄ）チャネル上のレート８／
１０のＭＳＮコードについて６個の状態のトレリスを通
るサバイバー経路を示すグラフである。
１０のＭＳＮコードについて６個の状態のトレリスを通
るサバイバー経路を示すグラフである。
【図４】ダイコード（１−Ｄ）チャネル上のレート８／
１０のＭＳＮコードに対する許容された状態の遷移のす
べてを示す６個の状態のトレリス遷移図である。
１０のＭＳＮコードに対する許容された状態の遷移のす
べてを示す６個の状態のトレリス遷移図である。
【図５】図１のヴィテルビ検出器を示すブロック図であ
る。
る。
【図６】直接ヴィテルビ検出器構成を示す概略図であ
る。
る。
【図７】本発明による別の簡略化ヴィテルビ検出器構成
を示す概略図である。
を示す概略図である。
【図８】本発明による別の第２の簡略化ヴィテルビ検出
器構成を示す概略図である。
器構成を示す概略図である。
【図９】本発明による単一のメトリック更新方程式につ
いての加算、比較及び選択（ＡＣＳ）演算回路構成を示
す概略図である。
いての加算、比較及び選択（ＡＣＳ）演算回路構成を示
す概略図である。
【図１０】本発明により修正されたバタフライトレリス
を示す６個の状態のトレリス遷移を示す図である。
を示す６個の状態のトレリス遷移を示す図である。
【図１１】本発明による改良型バタフライトレリスを示
す８個の状態のトレリス遷移を示す図である。
す８個の状態のトレリス遷移を示す図である。
【図１２】図１１のバタフライトレリスで使用するため
の本発明による経路メモリ回路構成を示す概略図であ
る。
の本発明による経路メモリ回路構成を示す概略図であ
る。
【図１３】本発明による回転状態のメトリックスを有す
る加算、比較及び選択（ＡＣＳ）回路構成を示す概略図
である。
る加算、比較及び選択（ＡＣＳ）回路構成を示す概略図
である。
１２ 符号器 １４ チャネル １６ ヴィテルビ検出器 １８ 復号器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ ウイルソン レイ アメリカ合衆国55901、ミネソタ州ロチェ スター、トウェンティーフィフス アヴェ ニュー ノースウエスト 5602
Claims (10)
- 【請求項１】 連続トレリスコード化データサンプルを
順次受信する手段であって、前記トレリスコード化デー
タは事前選択数Ｓの許容状態と定義済み許容状態遷移を
有する受信手段と、 最小値誤差を有する前記状態の一つを選択するために各
状態ごとに経路メトリックスとメトリック更新方程式の
小計を再帰的に演算且つ格納するために受信済み連続ト
レリスコード化データサンプルに応答するシストリック
アレイの加算、比較及び選択（ＡＣＳ）手段と、 前記事前選択数の許容状態の各状態ごとに前記順次選択
された状態を格納するための経路ヒストリー手段と、 を含むヴィテルビ検出装置。 - 【請求項２】 前記シストリックアレイの加算、比較及
び選択（ＡＣＳ）手段は、前記定義済み許容状態遷移に
従って相互接続されるＳ個のＡＣＳ装置と、各々が前記
演算された経路メトリックスと小計を格納するために交
互に使用されるＳ個のラッチと、の内の一方を含む請求
項１に記載のヴィテルビ検出装置。 - 【請求項３】 前記シストリックアレイの加算、比較及
び選択（ＡＣＳ）手段は、符号化ビット速度でクロック
され、比較／選択は、交互のクロックサイクル上の前記
演算された経路メトリックスと小計との間で選択する請
求項１に記載のヴィテルビ検出装置。 - 【請求項４】 前記シストリックアレイの加算、比較及
び選択（ＡＣＳ）手段は、以下の式に従ってメトリック
更新方程式の経路メトリックスと小計を再帰的に演算且
つ格納する請求項１に記載のヴィテルビ検出装置。 【数１】 - 【請求項５】 前記順次選択された状態を格納するため
の前記経路ヒストリー手段は、Ｓ個の経路メモリブロッ
クを含み、各経路メモリは、各事前選択状態を備えた２
つの交互の経路ヒストリーの一つがロードされる請求項
１に記載のヴィテルビ検出装置。 - 【請求項６】 直接アクセス記憶装置の部分応答ＰＲチ
ャネルで使用されるディジタルデータを処理するための
ヴィテルビ・トレリスコード化方法であって、 ２進データをトレリスコード化データに符号化する工程
であって、前記符号化トレリスデータは事前選択数の許
容状態と定義済み許容状態遷移を有する符号化工程と、 前記トレリスコード化データを、データ書込みのための
ＰＲチャネルに入力する工程と、 データリードバック用に出力信号シーケンスを前記ＰＲ
チャネルから受信する工程と、 最尤受信シーケンスを演算するためのシストリックアレ
イのヴィテルビ検出器を利用する工程であって、前記シ
ストリックアレイのヴィテルビ検出器はメトリック更新
方程式を再帰的に演算する工程と、 を含むヴィテルビ・トレリスコード化方法。 - 【請求項７】 再帰的に演算された経路メトリックスと
小計を交互に格納するために前記シストリックアレイの
ヴィテルビ検出器を利用する工程を含む請求項６に記載
のヴィテルビ・トレリスコード化方法。 - 【請求項８】 交互極性チャネル出力サンプルが、前記
シストリックアレイのヴィテルビ検出器に順次入力され
る請求項６に記載のヴィテルビ・トレリスコード化方
法。 - 【請求項９】 連続トレリスコード化データサンプルを
順次受信する手段であって、前記トレリスコード化デー
タは、事前選択数Ｓの許容状態と定義済み許容状態遷移
を有する受信手段と、 最小誤差を有する前記状態の一つを選択するために各状
態ごとの経路メトリックスとメトリック更新方程式の小
計を再帰的に演算且つ格納するために受信された連続ト
レリスコード化データサンプルに応答するシストリック
アレイの加算、比較及び選択（ＡＣＳ）手段と、 前記事前選択数の許容状態の各状態ごとに前記順次選択
された状態を格納するための経路ヒストリー手段であっ
て、Ｓ個の経路メモリブロックを含み、各経路メモリは
各事前選択状態を備えた２個の交互の経路ヒストリーの
一つがロードされる経路ヒストリー手段と、 を含むヴィテルビ検出装置。 - 【請求項１０】 前記経路ヒストリー手段は、並列ロー
ディング機能を備えた交互シフトレジスタと、各入力デ
ータビットを選択するマルチプレクサを各々が備えた並
列レジスタと、を含むとともに、前記交互シフトレジス
タと並列レジスタは環状に相互接続される請求項９に記
載のヴィテルビ検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US776142 | 1991-10-15 | ||
| US07/776,142 US5327440A (en) | 1991-10-15 | 1991-10-15 | Viterbi trellis coding methods and apparatus for a direct access storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210921A true JPH05210921A (ja) | 1993-08-20 |
| JP2718859B2 JP2718859B2 (ja) | 1998-02-25 |
Family
ID=25106589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216136A Expired - Fee Related JP2718859B2 (ja) | 1991-10-15 | 1992-08-13 | ヴィテルビ検出装置及びヴィテルビ・トレリスコード化方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5327440A (ja) |
| JP (1) | JP2718859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034008A (ja) * | 2006-07-27 | 2008-02-14 | Sony Corp | 復号装置および復号方法 |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424881A (en) | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| US5497384A (en) * | 1993-12-29 | 1996-03-05 | International Business Machines Corporation | Permuted trellis codes for input restricted partial response channels |
| AU3364295A (en) * | 1994-08-10 | 1996-03-07 | Maxtor Corporation | A tuned viterbi detector and equalizer system |
| US5537424A (en) * | 1994-08-12 | 1996-07-16 | International Business Machines Corporation | Matched spectral null codes with partitioned systolic trellis structures |
| US5646950A (en) * | 1994-11-18 | 1997-07-08 | Seagate Technology, Inc. | Matched spectral null codes for partial response channels |
| US6393598B1 (en) * | 1995-04-20 | 2002-05-21 | Seagate Technology Llc | Branch metric compensation for digital sequence detection |
| US5691993A (en) * | 1995-06-07 | 1997-11-25 | Seagate Technology, Inc. | Rate 4/5 trellis code for PR4 channels with improved error propagation |
| JP3521584B2 (ja) * | 1995-11-16 | 2004-04-19 | ソニー株式会社 | 最尤復号化器および情報再生装置 |
| US5996112A (en) * | 1996-03-28 | 1999-11-30 | Lsi Logic Corporation | Area-efficient surviving paths unit for Viterbi decoders |
| SG52955A1 (en) * | 1996-04-18 | 1998-09-28 | Texas Instruments Inc | Detector and method for detecting defects in the magnetic media of a mass storage system |
| DE69706639T2 (de) * | 1996-12-24 | 2002-02-07 | Matsushita Electric Ind Co Ltd | Datenprozessor und Verfahren zur Datenverarbeitung |
| US5938790A (en) * | 1997-03-04 | 1999-08-17 | Silicon Systems Research Ltd. | Sequence error event detection and correction using fixed block digital sum codes |
| US6032284A (en) * | 1997-03-12 | 2000-02-29 | Cirrus Logic, Inc. | Trellis coding system for disc storage systems |
| US5956195A (en) * | 1997-03-31 | 1999-09-21 | Regents Of The University Of Minnesota | Method and apparatus for three dimensional sequence estimation in partially constrained binary channels |
| US5966262A (en) * | 1997-03-31 | 1999-10-12 | Regents Of University Of Mn | Method and apparatus for high data rate detection for three dimensional 110 channels |
| JP3338374B2 (ja) | 1997-06-30 | 2002-10-28 | 松下電器産業株式会社 | 演算処理方法および装置 |
| US6089749A (en) * | 1997-07-08 | 2000-07-18 | International Business Machines Corporation | Byte synchronization system and method using an error correcting code |
| JP2001512945A (ja) * | 1997-08-11 | 2001-08-28 | シーゲイト テクノロジー エルエルシー | 時変拘束を有するコードを利用するチャネル用静的ビタビ検出器 |
| EP0901234A3 (en) * | 1997-09-08 | 2004-06-16 | Lucent Technologies Inc. | Viterbi compare-select operation for two-bit traceback coding |
| US6212664B1 (en) | 1998-04-15 | 2001-04-03 | Texas Instruments Incorporated | Method and system for estimating an input data sequence based on an output data sequence and hard disk drive incorporating same |
| US6081210A (en) * | 1998-05-13 | 2000-06-27 | Texas Instruments Incorporated | Sliding block (rate 8/9) trellis code for magnetic recording |
| US6690750B1 (en) | 1999-12-23 | 2004-02-10 | Texas Instruments Incorporated | Flexible Viterbi decoder for wireless applications |
| US6553541B1 (en) * | 1999-04-14 | 2003-04-22 | Texas Instruments Incorporated | Reduced-complexity sequence detection |
| US6408419B1 (en) | 1999-07-01 | 2002-06-18 | Infineon Technologies North America Corp. | Trellis code for extended partial response maximum likelihood (EPRML) channel |
| US6680980B1 (en) | 1999-09-03 | 2004-01-20 | Infineon Technologies North America Corp. | Supporting ME2PRML and M2EPRML with the same trellis structure |
| US6415415B1 (en) | 1999-09-03 | 2002-07-02 | Infineon Technologies North America Corp. | Survival selection rule |
| EP1107461A1 (en) * | 1999-11-30 | 2001-06-13 | Deutsche Thomson-Brandt Gmbh | Method and apparatus for determining the value of samples received from bitstream data stored on a storage medium and for recovering bits of said bitstream using a Viterbi detector |
| US6901118B2 (en) * | 1999-12-23 | 2005-05-31 | Texas Instruments Incorporated | Enhanced viterbi decoder for wireless applications |
| DE10010238C2 (de) * | 2000-03-02 | 2003-12-18 | Infineon Technologies Ag | Verfahren zum Speichern von Pfadmetriken in einem Viterbi-Decodierer |
| KR100340222B1 (ko) * | 2000-05-22 | 2002-06-12 | 주민 | 다수준 격자부호변조방식의 복호화방법 및 장치 |
| US7127664B2 (en) * | 2000-09-18 | 2006-10-24 | Lucent Technologies Inc. | Reconfigurable architecture for decoding telecommunications signals |
| US6865710B2 (en) * | 2000-09-18 | 2005-03-08 | Lucent Technologies Inc. | Butterfly processor for telecommunications |
| US6373906B1 (en) * | 2000-10-26 | 2002-04-16 | International Business Machines Corporation | Method and apparatus for Viterbi detection of generalized partial response signals including two-way add/compare/select for improved channel speed |
| US6377635B1 (en) * | 2000-10-26 | 2002-04-23 | International Business Machines Corporation | Method and apparatus for viterbi detection of generalized partial response signals using partial matched filter and matched filter metrics |
| EP1220455A1 (en) * | 2000-12-29 | 2002-07-03 | Motorola, Inc. | Viterbi decoder, method and unit therefor |
| US6848074B2 (en) | 2001-06-21 | 2005-01-25 | Arc International | Method and apparatus for implementing a single cycle operation in a data processing system |
| US7131054B2 (en) * | 2001-09-17 | 2006-10-31 | Digeo, Inc. | Apparatus and method for efficient decoder normalization |
| US7020830B2 (en) * | 2001-12-24 | 2006-03-28 | Agere Systems Inc. | High speed add-compare-select operations for use in viterbi decoders |
| US7454601B2 (en) * | 2002-03-28 | 2008-11-18 | Intel Corporation | N-wide add-compare-select instruction |
| FI20021656A0 (fi) * | 2002-09-16 | 2002-09-16 | Nokia Corp | Menetelmä ja järjestely dekoodauksen suorittamiseksi |
| US8064535B2 (en) * | 2007-03-02 | 2011-11-22 | Qualcomm Incorporated | Three phase and polarity encoded serial interface |
| US9711041B2 (en) | 2012-03-16 | 2017-07-18 | Qualcomm Incorporated | N-phase polarity data transfer |
| US9231790B2 (en) * | 2007-03-02 | 2016-01-05 | Qualcomm Incorporated | N-phase phase and polarity encoded serial interface |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183824A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | ビタビ復号回路 |
| JPS6162235A (ja) * | 1984-09-04 | 1986-03-31 | Toshiba Corp | ビタビ復号法 |
| JPS63129714A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | ビタビ復号器 |
| JPH01256251A (ja) * | 1988-03-18 | 1989-10-12 | Internatl Business Mach Corp <Ibm> | コード化方法 |
| JPH01256252A (ja) * | 1988-03-18 | 1989-10-12 | Internatl Business Mach Corp <Ibm> | コード化方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4483012A (en) * | 1983-04-18 | 1984-11-13 | At&T Information Systems | Differentially convolutional channel coding with expanded set of signalling alphabets |
| US4823346A (en) * | 1986-04-16 | 1989-04-18 | Hitachi, Ltd. | Maximum likelihood decoder |
| US4885757A (en) * | 1987-06-01 | 1989-12-05 | Texas Instruments Incorporated | Digital adaptive receiver employing maximum-likelihood sequence estimation with neural networks |
| US4786890A (en) * | 1987-07-28 | 1988-11-22 | International Business Machines Corporation | Method and apparatus for implementing a PRML code |
| US4888775A (en) * | 1988-03-18 | 1989-12-19 | International Business Machines Corporation | Trellis codes for partial response channels |
| US4945538A (en) * | 1988-11-14 | 1990-07-31 | International Business Machines Corporation | Method and apparatus for processing sample values in a coded signal processing channel |
| US5095484A (en) * | 1989-11-13 | 1992-03-10 | International Business Machines Company Corporation | Phase invariant rate 8/10 matched spectral null code for PRML |
| FR2664111A1 (fr) * | 1990-06-28 | 1992-01-03 | Alcatel Transmission | Circuit de decodage de codes convolutionnels pour l'execution de l'etape de stockage et d'exploration inverse des chemins survivants d'un algorithme de viterbi. |
| KR930004862B1 (ko) * | 1990-12-17 | 1993-06-09 | 삼성전자 주식회사 | 상태 평가량 기억장치 |
| US5220466A (en) * | 1991-05-21 | 1993-06-15 | International Business Machines Corporation | Method and apparatus for digital filter control in a partial-response maximum-likelihood disk drive system |
-
1991
- 1991-10-15 US US07/776,142 patent/US5327440A/en not_active Expired - Lifetime
-
1992
- 1992-08-13 JP JP4216136A patent/JP2718859B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183824A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | ビタビ復号回路 |
| JPS6162235A (ja) * | 1984-09-04 | 1986-03-31 | Toshiba Corp | ビタビ復号法 |
| JPS63129714A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | ビタビ復号器 |
| JPH01256251A (ja) * | 1988-03-18 | 1989-10-12 | Internatl Business Mach Corp <Ibm> | コード化方法 |
| JPH01256252A (ja) * | 1988-03-18 | 1989-10-12 | Internatl Business Mach Corp <Ibm> | コード化方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034008A (ja) * | 2006-07-27 | 2008-02-14 | Sony Corp | 復号装置および復号方法 |
| US7860181B2 (en) | 2006-07-27 | 2010-12-28 | Sony Corporation | Decoding apparatus and decoding method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5327440A (en) | 1994-07-05 |
| JP2718859B2 (ja) | 1998-02-25 |
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