JPS60183824A - ビタビ復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技１（・ｉ分野］ この発明は、たたみ込み符号の１Ｍ＠回路の一つでｄ）
るしタビ１１号回銘に関する。

［発明の技術的青用とその問題点］ たたみ込み符号化／ビタビ復号法はランダム誤りに対し
−Ｃ強力な誤り訂正が可能で、高（１符号（Ｌ利ｉｑを
実現しうる魅〕〕的な誤り訂正方式として重重１（ｉＪ
信シスアム等への実際的な適用か実現されているが、’
ｌＦｉに近年、ディジタル信号処理技術９１ｃ技１１・
ｊの発展に伴なって、次第に高速動作力（可能で、かつ
より回路規模の小さなものへの関Ｉら／Ｊ＜高まって来
ている。しかし、一般にビタビＩ！号法では用いる１・
１号の符号化率１゛が高くなるにつれて１ｕ月器のハー
ドウェア規模が指数関数的に増大し、またｉ’、７号化
率を固定した場合、１１号の拘束長ｌくと其に１　（Ｕ
号ステップにお（ノる演停回数がＡｂ（より１旨数関数
的にｌ）大するという特質がある。従って、出来るだけ
回路規模の増大を抑えて、しかも高速で動作させるため
の工夫が従来よりめられて（１１こ　。

文献ｒ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｌ＋ｅ　Ｅ
　Ｅ　Ｅ　Ｅ　、　ＶＯＬ。

６１、Ｎｏ、３．１］ｌ）、２６８〜２７８．１９７３
Ｊなどにより知られているヒタヒ復号法について、概略
を説明する。

ビタビ復号法の対象となるたたみ込み符号の構造は通７
に、第１図に示すような符号器の内部状態を各時刻毎に
店き出した１〜レリス（（−８吊状図）によって表現さ
れる。尚、第１図は符号化率１　、／２　。

拘束長３の例を示している。

このようなトレリスを使うと、１１１号アルボリス１は
次のように要約される。すなわち受信信８が得られる毎
に、その時刻１（の各内部状態（黒点で示り”）に対し
て１つの生き残りバス、つまり切開状態（既知どづ−る
）からスター１〜してその石目した状態にいたる複数の
バスのうちで、実際の受信イ５号系列どの距離（これを
パスタ１〜リツクと呼ふ）が最小となるバス、及びこの
ようにして決定される生き残りバスのもつバスメトリッ
クという合泪２　ｆＩの色を更新して記憶していくもの
である。

ところで、第１図の符号１〜レリスを注意深く観察する
ど時刻１（から時刻に＋１へ遷移する場合、第２図に示
されるように４つの状態からｍ成される基本ｉｉｉ位（
これを単位セルと呼ぶ）に分割されていることがわかる
。このことに）１目づれば、ビタビアルゴリズムは更に
０体的に次のにうに表現される。

まり゛、０１刻１（にいたるまでの復＠演紳が全て終了
している状ｇＪ７　ｙ、、　５訂定し、口こで新たに受
信信号が入）ｊされたとして、時刻に＋１の１つの状態
Ｘ　ｋ　＋　１　に対づ°る更新バスメトリック及び更
新生き残りバスを０出する手順に注目する。第２図に示
される単位セルの（ん造より、Ｘｌ（−１１’＼遷移す
る時刻にの状態はｘｋ　及びＸｋ’に限定され、ｉｌｔ
ってこの２つの状態に対し−Ｃ記憶されているバスメト
リックＰｋ及びＰｌ（′ど２つの遷”ｘｋ−１ｘｋｌ−
１及び×に′→×ｋ　−＋−＋　に伴うブランチン１−
リックλｌｃ及びλに′（これらの値は入力受信信号に
依存して締出される）を使って、その和Ｔｋ＋λにとｐ
ｋ’　＋λに′とを比較し、より小さなパスタｔ−リッ
クに相当づるバスをｘｌｃ　−１−１に対する更新生き
残りバスとして、また対！芯するバスメｌ−リ・ツクを
更新バスメ１−ＩＪツクとして新たに記憶すればよい。

このような基本演算は加ＧＫ　（ａｄｄ　）　、比較（
Ｃ０１ｌｌ）ａ　ｌ’ｅ　）、及び選択（ＳＱｌｅＣｔ
）演符より偶成されているので、通常ＡＣ３演算と呼ば
れ、内部状態数だけ繰り渇される。これによって時刻１
（＋１のすべての状ｆｔ”３に対する更新パスタ１−リ
ック及び更新生き残りバスが決定され、同時に次の復号
ステップのために記１０される。

どころで、バスタ１ヘリツタ及び生き残りバスの記１０
回路には通７ｉ［ＡＮ４（ランタムアクビスメモリ）が
使用されるが、今までの説明から明らかなＪ、うに復号
ステップ毎にＲＡ　Ｍからの読み出し及びＲＡ　Ｍへの
円き込みが反復されることになる。

この場合、通常ＲＡ　Ｍのアドレスを＠１＆符号器の内
部状態に対応させるという方法（例えば内部状態ＩＩ　
０１＋にはＲＡ　Ｍのアト１２０番地を対応させる）が
採用される。このため、単位セルを偶成づる時刻Ｒと時
刻ＩＫ＋１の状態が異なるという理由から、従来は一対
のＲＡＭ（これをＲＡ　ＩＶｌ　１及びＲＡＭ２どする
）を用意し、復号ステップ毎に読み出しと書き込みを交
互に切り換えるという方法、リなわらあるｉす：シスデ
ップではＲＡ八八１１より一方的に読み出して１又へＭ
　２へ一方的に白き込み、次の度目スアップではＲΔＭ
２より一方的に読み出し−（［＜六入・＋　１　／＼一
方的に舌さ込み、以上この手順を÷？り返づという方法
がどられていた。

しかし、このような方法では符号の拘束長と共（ご持に
生き残りバス記憶のための容門が増大づるため、（のハ
ードウェア規模か（）めて過大になるという欠点かあっ
た。一方、Ａ　ＣＳ　ｉｉ’ｊ　ｇ＞回路につ（１−Ｃ
は、受信信号の７−タピツ１−レー１−か比較的低い場
合、１個のＡＣ８漬り５回路を０１カフ；す的に共用り
るジノ法を１こ川し、デークビットレートか高く）Ｊる
場合ＩＪ、△Ｃ３演ｒλ回ＦΔを？ｎ敢叫説１Ｊ−ｔい
くつかの内部状態に対するパスメトリック庖同１１にｖ
ン出するという方法が考えられる。たたしこの場合、単
にＡＣ３演紳回路のスピードを上げても演）】に（１！
う記１，０回路からの読み出し及び記１０１回路への古
さ込みが演粁のスピードに追随しなＩｊ　ｔｌは本７１
的な高速化にはならない。これに対αＪ′るためには、
Ａ　ＣＳ　’＋’ｆ４　Ｃ’ｌ　Ｉｉｌ路数にあわせて
、記憶回路もまた？９９個もてはよいと考えられるが、
ここで♀、・またな問題が発生する。この問題点を第２
図の単位セル（δ造を参照して説明する。

今、復号演算の高速化を名慮して２つの八ＣＳ演障回路
をもつものと仮定し、更に説明の簡単のため、読み出し
及び書き込みに対応してそれぞれ２個づ゛つの記憶回路
（メモリαとメモリβ及びメーしりα′とメモリβ′　
）をもつものとする。時刻１（〜１１の状態゛０“′及
び１°゛に対するパスタ１−リックを締出する」場合、
メモリαの０番地及びメｔすβの２番地よりぞれそれ時
刻１（にお（プる２つの１ツク態”　０　”及び”　２
　”に対りるバスメトリックを同時に読み出し、それぞ
れＡＣ３１寅（ンを実行した後、メモリα′の０番地及
びメモリβ′の１番地へ書き込ｌしたどづる。同作に、
時刻に＋１の状Ｒ”　２　”及び３゛°に刻するバスメ
トリックを（ン出するため、メモリαの１番地及びメモ
リβの３番地より時刻ｋ１．．−ｊｊけるバスタ１〜リ
ツクを同時に読み出し、それぞれＡＣ３演掠を実行した
後、メモリα′の２番地及びメモリβ′の３番地へ占さ
込むらのどづ−ろ。このＪ、うに記憶回路の読み出し、
占込みを１１なうと、次の１（コシ］スｊツブっＪ、す
＋＋、７刻に＋　２１：　Ｊ５　イＣ１Ｉｆ’Ｊ　エｆ
Ｊ’　ＩＡ　？Ｊ、　”　Ｏ”　及Ｕ　”　１　”　Ｌ
対するバスタ１−リックを０出しようと覆る３９合、必
要となる１１１刻１（＋１の２つの状態っＪ：す°゛０
″及び２°′に刈−するバスタ１−リックは共にメモリ
α′に記憶、さ１じ（いるのて、同時には読み出ｌ！な
い。従っ−Ｃ１これら２つの゛（７＜　７３にりＪ　す
るバスメトリックを同ｎ’ｆ　１．１惇出づることは小
川ｊ：≧である。づなわら、高；未化をねらいとしてＡ
　ＣＳ　ｉ古州回ＦＢをｔｊ７故個■］、それに合わせ
て記・１９９回路また複数周設（Ｊたとしτも、各記憶
回）“ｔの；んみ出し及び占さ込み動作１ｂぞの記憶番
地を都合よ＜　ｉｉ’ｌ　ｊ’ｌｉ出来な（）れは、効
率のよいビタヒ復号回路を（１１成゛りることは出来な
い。

［発明の目的」 ホ’Ｊｆ明の目的は、演算スピードの高速化を図ると共
に、ハードウェア規模を効果的に縮小できるヒタし復号
回路を提供す−ることにある。

［発明の概要］ 本発明は、段何回路の演算ｊ士度向上を目的どして？ワ
数のＡ　ＣＳ　ｉ前締回路、及びこれどそれぞれ同数の
バスタ１〜リツク及び生さ残すバスの記憶のための記１
０回路を設け、このどさ？Ｊ号１〜レリスのｂつ単位セ
ルの構造とその時間的な繰り返し構造にる目して、各記
憶回路の円き込み及び読み出し制ｉ卸ど番地ｆｌ；＋Ｉ
　ｉｐＨを規則的に行なわせることにより、最小限の記
１０容倶を使って正しいＩＱ号動作が出来るようにした
ものである。

すなわち、本発明に係るビタビＪＩ号回２δ（よ、受信
信号を入力としてブランプメｊ・リックを発作りる〕゛
ランデメトリンク発生回路と、バスタ１〜リツクを記憶
りるための複数のパスタ（・リック記ｉＱ回路と、前記
ブランチメ１−リック丸生回路がら出力されるブランチ
メ１−リックおよび前記？■故のバスタ１−リック記１
へ回路から同時に出力されるバスタｌ−リックを入力ど
して、これらに加停、比較６３　Ｊ：び選択演算を施ず
ことにより更新パスメトリンクおよび生き残りパス指定
信号を出力する複数のＡＣ３演い回路と、これら複数の
へＣ８演締回路から出力される更新バスメトリックを人
力としてこれらを前記複数のパスメトリック記憶回路へ
選択的にかつ同時に供給する第１の選択回路と、生き残
りバスを記憶りるための複数の１ぎ残りパス記ＩＱ回路
と、これら複数の生き残りバス記ｊＱ回路から読み出さ
れる生き残りバスをパノＪどして前記ＡＣ３回路から出
力される生き残りパス指定信号に阜いて史斬牛さ残りバ
スを決定しこれらを生き残りパス記憶回路へ選択的にか
つ同時にｆｌｔ給づ−る第２の選択回路と、前記段数の
／ＩＭき残りバス記憶回路から読み出される生き残りバ
スが持つ最古のヒラ］〜から復弓結床を決定して復号出
力信号としＣ出力づるバスセレクト回銘と、クロック信
号を人力どして前記第１および第２の選択回路を前記少
数のバスタ１〜リツク記憶回路および複数の生き残りバ
ス記１息回路から次の復号スデップで必要な複数のバス
タ１〜リツクＪ３よび少数の止き残りバスがそれぞれ同
期に読出されるように制御するとともに、前記？！２故
のバスメトリック記憶回路および複数の生き残りバス記
１０、回路のそれぞれの古き込み番地および読み出し番
地を書き込み番地か直Ｏ４’Ｊの読み出し番地と一致す
るように料理する制御回路とを備えたことを特徴として
いる。

［発明の効果］ 本発明によれば、復号動作の高速化を目的どして複数の
ＡＣ３１寅掠回路及び同数の記憶回路を置けた場合、符
弓ｌ〜レリスのもつ単位セル信造を利用して、各復列ス
アップで必要となる１時刻前の状態に対するバスタ１−
リックあるいは生き残りバスを、？！２　ｉｕｋの記憶
回路から左に分離して同特に読み出せるように制御し、
更にこのとき記憶容量を最大限有効に利用するため、読
み出し番地と同一の番地（ただし読み出しの記憶回路と
書き込みの記憶回路は−９２に異なる）へ再び書き込む
という具合に番地制御を行なうことにより、演算スピー
ドを上げると共に、記憶回路のハードウェア現（負を従
来の１／２に縮小することが出来る。一方、このよな制
御方式に伴う煩雑さの増加は従来と同程度である。

また本発明にＪ、れば次のような効果も期待出来る。′
ｇなわら、１１Ｌ来のように読み出しと書き込みのため
の記憶回路を分けて設け、ｉｎ＠スデップ毎に読み出し
と書き込みを交互に切り換えるというｈ法を採用した場
合、一方の記１へ回路の読み出しし−１・が終了した後
、直ちに占さ込みモートへ移ることか出〕１；す”、演
樟に要りる詩間だ１ノ遅れる。

すなわち、他方の記ＩＱ回路の泪き込み［−ドが完全に
終了するのを１−￥っ−Ｃ初め０円さ込みモー１〜へ（
３ることが出来る。従ってこのＪ−うなロスタイムのた
めに、演紳効字の低下が避けられなかった。

これに対し、本発明では読み出し及び出き込みのために
同一の記１０回路（ただし一般に複数個）を用い（いる
ため、このようなロズク、イムは存ａＵす゛、１．Σっ
で読み出しモードと店き込みモートを交互に切り１免え
ることによって入力クロック信号に完全に同期さけ−ｃ
！Ｉ１作させることが可能どなる。

［発明の実１Ｊ５１列］ 以下、本発明の一実施例を説明するが、そのｆ７ＦＪに
本発明の中心をなす記憶回路の古き込み及び読み出しも
す胛と番地制御に関して、−酸性を失うことなく第１図
の向号ｌ〜レリズ及び第２図の中位ヒル１ん造を使って
訂・細にｕ２明する。尚、生ぎ残りバスの記憶動作はバ
スタ１〜リツクの記憶動作に従属していると考えること
が出来るので、バスタ１〜リックの記憶動作にのみ注目
するものどづ−る。

第２図の単位セル（Ｖ１造］ば目し、復号回路が２つの
ＡＣ８演算回路（Ａ　ＣＳα及０・△ｃｓβ）ど同数の
バスメトリンク記憶回路（メモリαどメモリβ）をもつ
ものと仮定する。このどき、Ｉｆｆ円回路を高ｊ士で動
作させるためには、例えば時刻１（＋１の状態に対７る
パスメｉ−リンクを０出する場合、必要どなる１１＋ｉ
刻１くの２つの状態に対するバスタ）−リックが常に２
つのメ［すα、βＪ、り分離して同期に読み出せること
が重要である。

従ってこの要求をみたりように、１時刻前で都合よくパ
スタ１〜リンクが２つのメモリα、βに分離して記１息
されてぃな（〕ればならない。

本発明の原理を明確にするため、まず最初に、読み出し
及び山き込みのための記憶回Ｆδがそれぞれ２個す゛つ
（１）る場合を想定してみる。ごの場合、第１図及び第
２図の（ｊ・１造をもつ符号については、次のにう（二
記１αすれ（Ｊよいことがゎがる。

メモリこ（（α′　）・・・０，３ メ（すβ（β′　）・・・１，２ このような記１０、原理に従えば、第２図の単位ヒル（
ト１造に）」二■して、記憶回路がらの読み出し及び円
さ込みが次のように表現される。

（メＵすＣＶ　（７）　Ｑ番地及びメモリβの２冴地）
より読み出し−ＣＡＣ３演璋結宋を （メｔす（１′　のＱ番地及びメモリβ′の１冴地）ｌ
＼占ぎ込む （メモリβの１冴地及びメモリαの３番地）より読み出
して演紳結果を （メ−しりβ′の２冴地及びメモリα′の３番地）ｌ＼
書き込む でし℃、次の１１１刻ではα及Ｇ・βとα′及びβ′の
立１すを反り２さＵる。

このＪζうにづ−れば′、時刻（ｋ＋１）の状態に対４
るバスタ１〜リツクを０出−４−る場合必要どなる時刻
１曵の２つの状！１零に１覆るバスメトリンクが１．＋
＋＋に２つのメモリより分館して同時に；プｔみ出せる
ことがわかる。しかし、この方法では記１０回路の布量
が増大する。回路規模を抑制するためには更に読み出し
及ｖ・Ｈワさ込みのＩ、−めの記憶回路を共用出来るよ
うに１ｔｉｌ＋御することｌ）＜必要てｄうる。たたし
このｊ見合、甲）こａ−・α′、β−β′どづるＪ、う
イ「甲鈍な方法てはうまくいがないことがゎがる。しが
し再び第２図の単位ヒル（１１造にＵＥ目−りれば、比
（々的Ｂ甲な摸り３”Ｌ　Ｌ／　Ｊ’Ａ則により制御出
来ることが４つかる。

第３図は本ｙ亡明に係わる記１へ回路の円さ込み及び読
み出し制ｕ（１ど昌地制ｕｌｌの方式を表ゎづものてｄ
うり、読み出しど店ぎ込みの番地が同一（ただし読み出
し番地と古さ込み番地を共通どするのは同一記憶回路と
は限らず、ある記憶回路の読み出し番地ど他の記憶回路
の白き込み番地が同一という」＝うに記１，０回路自体
（Ｊ一般に異なる場合があることに注意する）になって
いることが特（１′ｉ的である。

このように、本発明は単位セルを構成Ｍる１助刻前の状
ｒｉ’ｉ　（ゴなわち読み出し測の１１Ｓ態）に１覆る
バスメトリンクが記憶回路より常に分ｐａｔ　Ｌ　ｒ同
１１１に読み出せるようにり〜るど同０うに、符弓器の
内部状＜ＩＨと記憶番地とを独立に考えることにより読
み出しｍＩｌ！Ｉと同一の番地（たたし上述の」：うに
読み出しの記１０回Ｆ′ｉＪど占さ込みの記憶回路は、
一般に１１１異なる場合か多い。）へ１１き込みを１１
なうことにまって、５己憶容０をｆ１効１こ１史いつつ
、しかもＩ：！ｉＪＩ　Ｃ’　４１号が出来るようにし
たものでｄうる。

ε０／ｌｉ図（ユ発明明に係わるしタビＩＵ化路の一実
！ｊ’！　Ｉ）’ｌ　’ｅ　６ノリ、フランＪ−メ１〜
リック光生回路１０１、ＡＣ８泗ｔ）回路１０２（ス°
及び１０２　Ｂ　、　；ｉ’ｉ　１の）買択回路１０３
、バスメトリック記憶回路１０４α及び１０４β、制０
１１回路１０５、′）パ択回路　１０６０及び１０６β
、第２のｊパ択回路１０７　、　Ｊ−さ残りバス記１０
回路１０８α及び１０８β、バスしレフト回路１００に
より偶成されている。

以下、１うにバスメトリック記憶回路１０４α。

１０１１β及び生き残りパス記憶回路１０８α。

’＋　０８βの動作に注目して説明を（ｊなう。尚、前
述ど回仔、−０″）、ｌ！ｌ：を失なうことなく第１図
及び第２図にまって示されるたたみ込みｒｑらに限定し
−（説明覆る。説明に先だって、第３図に示される記１
０回路の制ｖＩ１図を第５図のＪ、うに変形して６ｊ＜
。

これは記憶回路からの読み出しを固定的に行なうためで
ある。

今、時刻りにいたるまでの復号演口が全て＋１了しでい
る状態を想定し、ここで新た１こ受信信月がり８１子１
０より入力されたどして、時刻１（＋１の２つの状態”
　ｏ　”及び“１゛°に対する更新バスメトリック及び
更新生さ残すバスを′決定し記１．こ１−る手順につい
°（′ｒＪえる。

まづ゛端子１０より受信信丹デークが入力さ＋Ｌるど、
ブランＪメ１〜リックＲ：　生回ｆ８１０１　Ｆ　１．
Ｊ、　９．４　Ｌ６づるブランブメトリックヵ弓１０さ
れ、これが／＼Ｃ８演綽回路１０２α及び１０２βへ同
時に尋がれる。一方、上記ブランチメ１〜リックに対応
４−゛るＪ、うに、第５図の記↓α回路制御図に（Ｙっ
て時刻１＼の２つの状態”　ｏ　”及び２″に対するバ
スタ１〜リツクがバスメトリック記憶回路１０４αの０
番地及びバスメ１−リック記憶回路１０４βの２番地よ
り同日″Ｊに読み出されて、Ｊξに前記へＣ８演算回路
１０２α及び１０２βの両方ｌ＼大入力れる。

／＼Ｃ８演り回路１０２α及び１０２βで、これらのパ
ノノ１直に対して加紳、比較及び選択演惇か実１１され
、０゛及び“１″に対】る更新バスメ１−リックか同１
１＋Ｊに決定される。イし℃、これらの更新バスメ１−
リンクが共に選択回路１０３ｔ＼ンクかれる。

第１の選択回路１０３へは制御回路１０５より記１０、
回路指定制ｉｉ［１信号が入力されており、この制ｉＪ
［ｌ　１．Ｔ号にｉ％って上記２つの更新バスメトリッ
クを記憶づ“る記憶回路が指定され、この指定に基づい
てパスメ１−リック記憶回路′１０４α及び１０４βへ
これらの更Ｖｌｉパスメｌ−リックが分ＰＩｔ、　して
記憶される。更にごのどき、２つのバスタ１〜リツク記
憶回路１０４α及び１０４βへは前記制御回路１０５Ｊ
：り記１！番地制御信号が入力されており、この制ｉ２
Ｉ］信号に従って第５図に示されるごとき指定番地へ記
１０される。すなわち状態゛０°°に対する更新パスメ
トリックはパスメｌ−リック記憶回路　１０４αのＯ番
地ｌ＼、また状態”　ｉ　’“に対する更新バスメ］〜
リックはバスメ１〜リック記１．α回路１０４βの２番
地へそれぞれ記憶される。

以上の回路動作は生き残りパスについてもは（ま同様に
適用される。すなわち、バスメ１〜リックの跣み出しに
同期して、生き残りバス記憶回路１０８α及び１０８β
より分ｔａｌｌ　Ｌ、て読み出された時刻１＜の２つの
状態パ０”′及び２゛′にλ・ｊする生さ残すバスは、
それてれ共に）パ択回路１０６α及び１０６βへ入力さ
れる。

一方、このときバスメトリンク更新の過程で△Ｃ８演紳
回路１０２α及び１０２βにおいて発生された生き残り
バス指定（３号が、同じく前記選択回路１０６α及び１
０６βへ導かれており、該生き残りバス指定信号に基づ
いて状態゛″Ｏ“及び１１１１１に対づる更新生き残り
パスが決定され、共に第２の選択回路１０７へ導かれる
。

選択回路１０７へはバスメトリックと同様、制御回路１
０５より記憶回路指定制御信号が入力されてＪ３す、こ
の制御信号に従っ’ｃ２つの生き残りパスを記憶する記
憶回路が指定され、この指定にｊ５づいてこれらの生き
残りパスが生き残りバス２１０回路１０８α及び１０８
βへ分団して記憶される。更に前記２つの生き残りパス
記憶回路１０８α及び１０８βへは同しく前記制御回路
１０５より記１．α番地制御ｆ３号が入力されており、
この制御信号にｉ、１って第５図に示される指定番地へ
記憶される。この基本！ｊ’！　陣は状態“２″及び″
３°°に対しても同様に実行され、口１刻に＋ｌのすべ
ての状態に対する更新バスメトリック及び更新生き残り
パスがそれぞれ２つのバスメトリック記仁回銘１０４α
、１０４β及び生き残りパス記憶回路１０８α、１０８
βへ分類して記１ａされる。また、各更新生き残りパス
はバスセレクＩ−回路１０９へも入力されており、それ
ぞれの生きの残りパスがもつ最古のピッ１〜に対して適
当な判断を下すことによって爪終的な復号結果が決定さ
れ、端子３０を介して復号出力信号どして出力される。

一方、本発明の特徴をなす記憶回路の書き込み及び読み
出し制置と番地制御は、端子２０を介して入力されるク
ロック信号を基に、前記制御回路１０５において生成さ
れる記１，０回路指定制御信号及び記憶番地制御信号信
号ににす、第５図の制ｒＩ１図に従って前述のように行
なわれている。

次に時刻に−１−２における復り演停は、記憶番地制御
信号が第５図の後半に示される制御図によって支配され
るＪス外は、時刻１（＋１のときと全く同じである。以
下、第５図に示される２つの制御コ！１バタンか繰り返
しＪ用されて復号が継続される。尚、帰納法により容易
に想１τ；されるように、符号化幸１、−’　２、拘束
長１〈のたたみ込み符号に対しては（Ｋ−１＞個の異な
った制御バタンか現われることになるが、ぞの（を造は
（Ｃめて規則的なものでｄ）す、例えばあらかじめ制（
２しくクンを記１意したＲＯＭＮｉみ出し専用メモリ）
を規則的にアクセスすることにより、容易に記憶回路を
制１ｉ１１することが出来る。

なお、本発明は上記実施例に限定されものではなく、そ
の要旨を逸脱しない範囲で秒々変形して実施づることか
可能で′ある。例えは今よ−Ｃの説明は一すベて第１図
に示される符号に対して２＠のＡＣ８演詩回２１５及び
同数の２屏回路を設けた場合１５四で−るものであった
が、本発明はこれｉこ限定されるもの−Ｃはなく　、　
ｒＪ弓化率１１．・２　、　ｊｉｉ１束艮１くの一０１
的なたたみ込、７ノ符号（二対して、任意複敞個（たた
し２のへき重どづる〉のＡ　ＣＳ　：ＰＩ　Ｄ回路及び
同数の記１０回路を、設置」る場合）こも適用出来る。

例えは第Ｇ［Ｊｌ、ｉ、、　ｉ’、Ｊ′ｒＪｉｔ；宇１
−’２．拘束長５のたたみ込みｒ、■’＋　ｌご対して
、２個の八Ｃ８）占静回に；ｉ及び同ξＬの記１へ回路
台設置−Ｊたどきの記ｉさ回ｆｆｉの出き込み及０読み
出し制御ｉ１１と番地側ｉＪの態様を表４〕シたもので
（１５ろ。

【図面の簡単な説明】

９１１図１またたみ込みｖＩ号の１ｎ造を表わづ符号１
〜レリスの具体例を示す図、第２図は第１図の符号トレ
リス土での時刻１（かう時刻に＋１への遷移状態を表現
する単位ロルの溝ｊ青を示づ図、第３図（よ本発明を第
１図のＩＲ造の符号の復号にｊ０用した場合におＩブる
記１き回路の潔き込み及びにみ出し制御ど番地８！！Ｉ
　ｌ？Ｄ態様を示づ一ロ、第４図は本発明の一実旋１シ
リに係るビタヒ墓り回路の回路構成図、第５図１よ第３
図４変形した制ｔａｌ１図、第６図はン１鍔コ明ろ一１
１帰化千１　／２　、拘束長５の符号に適用１］だ場合
の記憶回路の古き込み及び読み出し制ｉ用と番地制御の
態（玉を示ず図である。 １０．２０・・・入力端子、３ｏ・・・出力端子、１０
１・・・ブランブメトリンクＸ生回路、１０２　Ｇ。 １０２β・・・△Ｃ３ｉ宍［ン回路、１０３・・・第１
の速１．「り回路、１０４α、１０４β・・・バスメト
リック記１ぴ回路、１０５・・・制御回路、１０６α、
１０６β・・・）バ択回路、１０７・・・第２の選択回
路、１０８α。 １０８β・・・生き残りバス記憶回路、１０９・・・バ
スセレク１−回路。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 ｋ　ｋ＋１ （Ｒｅａｄ　）　（Ｗｒｉｔｅ　） ３図 に７１　ｋ◆、２ （Ｒｅａｄ）　（Ｗｒｉｔｅ） （Ｒｅａｄ　）　（Ｗｒｉｔｅ　） ５図 に１１に−２ （Ｒｅａｄ）　（Ｗｒｉｔｅ） 第６ 縁　ｋ７１　ｋ７１　ｋ７２

Claims (1)

【特許請求の範囲】
1. 受（ｇ　（ｚ号を入ツノとしてプランヂメトリックを発
   生するブフンヂメ１−リンク発生回路ど、パスタ１−リ
   ックを・記１．ａす゛るための観故のバスメ１−リンク
   記憶回路と、前記フランヂメトリンク光生回路から出力
   されるブランチメＩ〜リックおよび前記１身数のバスメ
   ］〜リック記１０回路から同時に出力されるバスタ１〜
   リツクを入力どして、これらに加締、比較Ｊ、：ｉ　Ｊ
   、　Ｕ”＋”ｌ択演（ンを茄ザことにより更新パスメト
   リックＪ３よひ土さ残すバス指定信号を出力−４−る？
   ！放のへＣ８演惇回路と、これら複数のＡＣ８演（ン回
   銘から出力される更新パスメトリックを入力としてこれ
   らを前記投数のバスタ１〜リンク記憶回路へ選択的にか
   つ同口１に供給する第゛１の選択回路と、生さ′残りバ
   スを記憶するための複数の生き残りバス記ＩＱ回路ど、
   これら？！２故の生き残りバス記憶回路ｈｌ　Ｉろ読み
   出される生き残りバスを入力どして前記ＡＣ８回路から
   出力される生き残りバス指定信号に塁いて更新生き残り
   バスを決定しこれらを生き残りバス記憶回路へ選択的に
   かつ同時に供給する第２の選択回路と、前記？Ｕ故の生
   き残りバス記憶回路から読み出される士さ残りバスが持
   つ最古のピッ１〜から復号結果を決定してｉｕ号出〕〕
   信号どして出力覆るバスセレクト回路と、クロック信８
   を入力どして前記第１および第２のｊＥ択回路を前記複
   数のバスメトリンク記臣回路および複数の生き残りバス
   記憶回路から次の復号ステップで必要’ｃＫ　？２　数
   のバスメトリックおよび複数の生き残りバスかイれぞれ
   同時に読出されるように制御するどともに、前記？！２
   故のバスタ１−リック記憶回路おＪ：び複数の生き残り
   バス記憶回路のそれぞれの出さ込み番地および読み出し
   番地を出き込み番地が直前の読み出し番地と一致するよ
   うに制御２ＩＩづる制置回路とを備えたことを特徴どす
   るヒタビ復弓回路。