JP3950579B2 - 符号化方法およびこれを用いた記録再生装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記録再生装置にデータを符号化して記録し、再生と復号を行う装置に関し、特にデータの符号化と復号の方法に関する。
【０００２】
【従来の技術】
発明の理解のために従来技術について簡単に述べる。これらは、ビタビアルゴリズムとトレリス表現、パーシャルレスポンスチャネル、および誤り訂正に関する説明を含む。
【０００３】
ビタビアルゴリズムは、図１に示すようなトレリス線図のブランチに沿って最も確からしいパスを決定する。
【０００４】
図１のトレリス線図は、ａｋ-３ａｋ-２ａｋ-１ａｋがチャネルの状態を表し、縦方向に並べられたノードは各々状態に対応する。横方向は時刻を表し、時刻ｋの状態と時刻ｋ＋１の状態はブランチで接続されている。この２つのノード間のブランチは起こり得る状態遷移に対応し、各状態に対しデータａｋが入力されると次の状態に遷移する。トレリスの各ブランチは入力信号値に対しそれぞれ重み付けが行われ、ビタビアルゴリズムはこれらの累積値をもとに最大尤度となるパスを決定する。
【０００５】
図２はビタビアルゴリズムを実現するビタビ復号回路１００の構成を示す。ビタビ復号回路は図２に示すようにブランチメトリック回路１１０、ＡＣＳ（Add Compare Select）回路１２０、およびパスメモリ回路１９０の３つの基本回路に分けることができる。まずデータはブランチメトリック回路１１０に入力され、各時間ステップ毎に入力信号値に対しそれぞれ重み付けされたブランチメトリック値が計算される。
【０００６】
ＡＣＳ回路１２０は、図３に示すようにトレリス線図と同じ状態数分のＡＣＳユニット１２５とラッチ回路１５０〜１６５により構成され、また、ＡＣＳユニット１２５は図４で示す２つの加算回路１２６、１２７、比較回路１２８、および選択回路１２９により構成される。加算回路１２６および１２７はブランチメトリック回路１１０から出力されるブランチメトリック値とラッチを介した１時刻前のパスメトリック値を加算しパスメトリック値を更新し、比較回路１２８は２つの加算結果である尤度を比較、比較結果をパスメモリに出力する。選択回路１２９は比較回路の比較結果により選択されたパスメトリック値を出力する。このように、ＡＣＳ回路は再帰的にブランチメトリック値を総和しパスメトリック値を求めると共に、選択したパスの情報をパスメモリ回路に与える。パスメモリ回路１９０はＡＣＳ回路１２０で得られた情報を処理し、少なくとも待ち時間Ｔの後、最も確からしいと考えられるパスを出力する。
【０００７】
このビタビアルゴリズムにパーシャルレスポンス（ＰＲ）チャネルを組み合わせるいわゆるＰＲＭＬ（Partial Response Maximum Likelihood）方式は、磁気記録再生装置等に広く用いられる。パーシャルレスポンスクラス４（ＰＲ４）で知られるチャネルのシステム多項式はＤを遅延演算子とするとＧ（Ｄ）=（１−Ｄ）（１＋Ｄ）で示される。さらに、高密度記録に対してはより高次のＧ（Ｄ）=（１−Ｄ）（１＋Ｄ）2 で表される拡張パーシャルレスポンスクラス４（ＥＰＲ４）やＧ（Ｄ）=（１−Ｄ）（１＋Ｄ）３の拡張ＥＰＲ４、 Ｇ（Ｄ）=（１−Ｄ）2（５＋４Ｄ＋２Ｄ2）のＭＥＥＰＲ４（Modified Extended EPR4）などが適することが知られている。
【０００８】
また、このような誤りの発生を抑制するシステムと同時に発生した誤りに対し局所的な訂正を行うことで復号性能を向上する方法として、Thomas Conwayによる論文 IEEE Transactions on Magnetics,vol. 34, No.4, July 1998 "A New Target Response with Parity Coding for High Density Magnetic Recording Channels"に記されているように、記録時にパリティを付加し、読み出しの際に誤り検出／訂正を行うことが考えられている。例えば拡張ＥＰＲ４ＭＬにおける最小距離復号誤りは３ビット連続誤りであり、このような奇数ビットの誤りは1ビットのパリティを付加により再生時に検出が可能となる。
【０００９】
【発明が解決しようとする課題】
上記のＥＥＰＲ４およびＭＥＥＰＲ４チャネルとビタビ復号回路を組み合わせたＥＥＰＲ４ＭＬ、およびＭＥＥＰＲ４ＭＬにおいて正しい情報系列と誤った情報系列との間のユークリッド距離とその時の誤りイベントは、ＥＥＥＰＲ４ＭＬ:
（１）距離６の誤りイベント
±（＋−＋）
（２）距離８の誤りイベント
±（＋−＋−…）（長さ４以上）
±（＋−＋００＋−＋）
（３）距離１０の誤りイベント
±（＋）
（４）距離１２の誤りイベント
±（＋−）
ＭＥＥＰＲ４ＭＬ:
（１）距離４８の誤りイベント
±（＋−＋）
（２）距離６８の誤りイベント
±（＋−＋−…）（長さ４以上）
（３）距離７０の誤りイベント
±（＋）
（４）距離７６の誤りイベント
±（＋−＋０００＋−＋）
で表される。いずれも最小距離復号誤りは３ビット誤りであり、奇数ビットの誤りを検出可能なパリティコードを用いることでその検出は可能である。しかし、これに続く距離の小さいイベント誤りである４ビット以上の連続誤りに関しては、その内の偶数ビット連続誤りは検出不能であり、また検出可能な奇数誤りに関しても訂正時にそのビット長を特定するために必要な回路が複雑になるという問題がある。
【００１０】
したがって本発明の目的は、従来の構成に比べ誤り訂正時に検出不能となる誤りイベントの発生を低減することである。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために本発明の符号化方法は、再生時に誤り検出を可能とするパリティビットを生成し、かつ前記パリティビットの付加された符号語列中に特定のパターンが存在することのない符号化を実行する。同時に、ビタビアルゴリズムによる最尤パス探索の際、前記符号化により排除した特定パターンに対応する遷移パスを探索過程で選択することのない構成にする。これにより、例えば前記特定パターンが１１１１であるなら復号誤りにおける４ビット以上の連続誤りの発生を回避することができ、これに誤り検出／訂正を組み合わせることで復号特性が向上する。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００１３】
図５は本発明の適用対象の一つである磁気記録再生装置内部の信号処理回路の構成図である。信号処理回路４２０は、データの記録時にはハードディスクコントローラ４１０から出力されたデータを符号化器２１０により符号化した後、プリコーダ２２０を介し記録媒体への書込みを行うリード／ライトアンプ４３０に出力する。またデータの再生時は、リード／ライトアンプ４３０により記録媒体から読み出された信号の高周波ノイズをフィルタ２４０により除去する。フィルタの出力である再生アナログ信号は、ＡＤＣ(アナログ-デジタル変換器)２５０によりデジタル信号に変換された後、等化回路２６０で波形等化され、ビタビ復号回路２７０により識別再生される。この再生信号は、誤り訂正回路２９０により特定の誤りが訂正された後、ポストコーダ３００を介して復号器３１０により元のデータに変換され、ハードディスクコントローラ４１０に出力される。また、ＡＤＣ、等化回路、最尤復号器はタイミング抽出回路２８０により抽出されたクロック信号ＣＬＫにより、動作タイミングが定められる。
【００１４】
また符号化器２１０は図６に示すように、１６／１７ＱＭＴＲ（Quasi-Maximum Transition Run）符号化器２１１、パリティ生成回路２１２、第１のビット置換回路２１３で構成される。１６／１７ＱＭＴＲ符号化器２１１は、入力される１６ビットのデータを１ブロックとして、これを１７ビットの符号語に変換する。
【００１５】
この変換は変換後の符号語系列に対し、
ａ）符号化された符号語のビット列における１の連続数は３以下 、
ｂ）符号化された符号語のビット列における０の連続数はＬビット以下、
ｃ）符号化された符号語のビット列におけるカタストロフィ系列 "…１１００１１００…"の連続数はＭビット以下、の制約を与えることを特徴とする。
【００１６】
例えば、Ｌ＝１１、Ｍ＝３２とする１６／１７ＱＭＴＲ符号化器２１１の構成方法は、特願平１０-０４３１８６に記載されている。これは図７に示すように、１６／１７符号化器２１４、および第２のビット置換回路２１５で構成され、１６／１７符号化器２１４による符号化された１７ビットの符号語に対する符号制約と、第２のビット置換器２１５による連続する１７ビットの符号語間の接続部に対する符号制約により上記特徴を実現する。
【００１７】
パリティ生成回路２１２は、ある有限長のビタビ復号回路２７０の出力データ中に生じる特定の誤りを誤り訂正回路２９０で検出するためにパリティを生成、データに付加する。例えば、Ｌビットのデータに対しパリティ１ビットを付加する構成において、プリコーダ２２０を介した前記(Ｌ＋１)ビットの記録データの総和が必ず偶数になるようパリティビットを生成する。誤りの生じない系ではこの記録データに対応する再生時のビタビ復号回路出力の総和は同様に偶数となることから、奇数ビットの誤りが生じた場合はこれを検出できる。
【００１８】
プリコーダ２２０が １/（１+Ｄ）に従いプリコードを行うものし、符号化器２１０の出力系列を｛ｘｎ｝、プリコーダ２２０の出力系列を｛ｙｎ｝とすると、有限期間(Ｌ＋１)ビットにおけるプリコーダの出力系列｛ｙｎ｝およびその総和は
【００１９】
【数１】
で与えられる。したがって、上記した様に偶数パリティとするならば、（1）式左辺のmodulo２を０とするために付加するパリティビットＸＬは
【００２０】
【数２】
により算出できる。
【００２１】
上記の通り、１６／１７ＱＭＴＲ符号化器２１１の出力は、１の連続長を３以下に制限する。しかし、パリティ生成回路２１２で生成されたパリティが前記符号語に付加されることで１の連続長が増加する場合が生じる。同様なことは、０連続長、およびカタストロフィ系列の連続長に関してもいえる。
【００２２】
第１のビット置換回路２１３は、このようなパリティを付加することにより生じる符号制限違反を回避するよう処理を行う。パリティ、およびその前後数ビットを見ることで符号制限違反が生じているかどうかを判断し、もし符号制限違反があれば符号制限を守るようビット列を置換する。また、この置換するビット列は、置換があったかどうかを再生時に検出可能でなければならない。
【００２３】
図７で示される１６／１７ＱＭＴＲ符号化器を用いる場合の符号化器２１０の動作シーケンスを説明する。
【００２４】
まず１７ビットの符号語毎に1ビットのパリティを付加する場合を考える。この場合、第２のビット置換回路２１５での処理は必要なく、１６／１７符号化器２１４により符号化された１７ビットの符号語はそのままパリティ生成回路２１２に入力される。そこでパリティビットが生成され、符号語に付加される。第１のビット置換回路２１３は、パリティビットとその前後の符号語からビット置換を行うかどうかを判断する。図８、図９、図１０はこの第１のビット置換回路２１３の変換規則を示すものであり、ここでprev_LSBはパリティビットの直前の符号語の下位ビット、curr_MSBは直後の符号語の上位ビットを表す。パリティビットにより１の連続長が４以上になる図８のケースでは、パリティビットを含むその前後９ビットの値がこれら２０個のどれかにあてはまれば、その右側に示されるビット列に置換され出力される。同様に、図９、および図１０のビット置換を行うことで、各々０の連続、およびカタストロフィ系列の連続長を制限できる。
【００２５】
この置換処理における変換規則は、置換後のビット列が復号時に逆変換を行えるように、置換を行ったかどうかの判断が可能であるようにする必要がある。そのため図８、図９、図１０のいずれも置換後のprev_LSB、およびcurr_MSBの４ビットはprev_LSB＝０１１１、もしくはcurr_MSB＝１１１０と符号端に１を３つ連続させ、上記ｂ）で符号制約を受けるビット置換の生じないケースと区別化する。また、ビット置換による１の連続長の増加を禁止するとともに、０、およびカタストロフィ系列の連続長に関しても増加を最小限に抑えるようにする。これらを守る範囲で、上記変換規則は図８、９、および１０に記す例に限られるものではない。
【００２６】
複数の１７ビットの符号語に対し１ビットのパリティビットを付加する場合、１６／１７符号化器２１４で符号化された連続する２つの１７ビットの符号語間にパリティビットが挿入されるタイミングであるかどうかで制御は異なる。パリティビットを符号語間に挿入するタイミングであるなら、上記の１７ビットの符号語に1ビットのパリティを付加する場合と同様な処理を行う。すなわち、１６／１７符号化器２１４の出力は第２のビット置換回路２１５では処理されることなくパリティ生成回路２１２に入力され、生成されたパリティを付加したデータ列は、第１の置換回路２１３で符号制約を施される。一方、パリティビットを符号語間に挿入しない場合、１６／１７ＱＭＴＲ符号化器２１１で符号化された符号語はパリティ生成回路２１２、第１のビット置換回路２１３でデータを加工することなくそのまま符号化器２１０の出力となる。これらの処理は、図示しない制御信号により制御される。
【００２７】
以上の処理を行うことで、符号化器２１０はその出力における１の連続長を３以下、かつ０の連続長、およびカタストロフィ系列の連続長を一定数以下に制限できる。また、ビット置換部で誤りが発生し誤った逆置換を行う場合を除き、パリティコードであることからブロック内に奇数ビットの誤りが発生した場合、これを検出できる。
【００２８】
次に、ビタビ復号器２７０について説明する。符号化器により符号語の１の連続長を３以下に制限したことを復号性能に反映させるため、ビタビ復号回路２７０は最尤パスを探索する過程で符号語 "１１１１" に対応する遷移パスをとり得ない構成にする。例えば拡張ＥＰＲ４チャネルにおいては、図１１のようにトレリス線図において状態遷移０１０１->１０１０、および状態遷移１０１０->０１０１に対応するブランチを削除する。１６／１７ＧＣＲ符号での最小距離復号誤りは、符号上で（０１１１<->１１１０）、および（１１１１<->０１１０）とビットが誤って生じるが、この内の後者のケースは上記符号、および遷移パスを制限することにより生じなくなる。
【００２９】
また、前者のケースにおいて符号を６ビットまで拡張して考えると、その誤りパターンは（００１１１０<->０１１１００）、（００１１１１<->０１１１０１）、（１０１１１０<->１１１１００）、（１０１１１１<->１１１１０１）の４つになるが、この内最初に挙げたパターン以外は符号、および遷移パス制限により生じることはなくなる。したがって、符号上で１の連続長を３以下に制限し、かつ遷移パスも制限することにより最小距離復号誤りはその発生確率が１／８になり、また４ビット以上の連続誤りに関してはすべて除外することができる。
【００３０】
ビタビ復号回路２７０の構成を図１２、および図１３を用いて説明する。図１２はビタビ復号回路２７０を示すもので、図２で示される従来のビタビ復号回路１００に比べＡＣＳ回路３２０の構成が異なる。図１３はＡＣＳ回路３２０の構成を示すものであり、図１１のトレリス線図における状態遷移０１０１->１０１０、および状態遷移１０１０->０１０１に対応するブランチが削除されたことを受け、従来構成においてＡＣＳユニット１２５により実行されていた演算をブランチメトリック値とパスメトリック値の加算の機能のみ有する加算器３２１、および３２２に置き換える。この時、パスメモリ回路に出力される選択信号は、唯一のブランチが選択された状態を保つように各々１、および０の固定値にする。
【００３１】
次に、誤り訂正回路２９０の構成を図１４、図１５、および図１６を用いて説明する。図１４に示す誤り訂正回路２９０は誤り検出ブロック２９１と誤り訂正ブロック２９２の２つから構成され、誤り検出ブロック２９１により誤りが検出された場合に、誤り訂正ブロック２９２において特定された位置に対し訂正を行う。誤り検出回路２９０は、符号器によるパリティ生成、付加と逆の操作を行うことで実行できる。まず、符号生成時に１７ビットに符号化された符号間でビット置換が行われたがどうかを図１５に示すビット逆置換回路２９３により検出する。これは、ビット置換後の符号語間の結合部がビット置換の行われない場合にはとり得ない（０１１１、０＊＊＊）もしくは（＊＊＊０、１１１０）の値（＊はdon't care）であるかどうかで検出できる。結合部のビットがこのビット列にあてはまらない場合は記録時にビット置換が行われていないと判断し、逆置換は行わない。また、あてはまった場合、図８、９、１０を元に行ったビット置換とは反対の操作を行うことで逆置換を実現する。
【００３２】
ビット逆置換回路２９３の出力は、パリティチェック回路２９４に入力され、パリティのチェックが行われる。パリティ付加時、（２）式により特定の(Ｌ＋１)ビットのデータブロックの総和のmodulo２を０にしてあるので、パリティチェックはそれに対応する(Ｌ＋１)ビットのデータブロックの総和を求め、そのmodulo２が１となるかを検出する。１となった場合、ブロック内に奇数ビットの誤りが存在すると判断し、誤り訂正ブロック２９２はブロック内の誤り位置を探索、誤りの訂正を行う。
【００３３】
図１６に示す誤り訂正ブロック２９２は、第１の遅延回路２９５、第２の遅延回路２９６、チャネル再構成回路２９７、尤度演算回路２９８、および誤り訂正ユニット２９９から構成される。図５に示したビタビ復号回路２７０からの出力である再生信号は第１の遅延回路２９５、チャネル再構成回路２９７、および尤度演算回路２９８に入力される。第１の遅延回路２９５は誤り訂正を行う際の誤り位置、および誤りパターンの演算に必要な時間、ビタビ復号回路２７０の出力を遅延させる。一方チャネル再構成回路２９７では、入力されるビタビ復号回路の出力にチャネルレスポンスを畳み込み、チャネル再構成信号ａｋを生成する。第２の遅延回路２９６には図５に示した等化回路２６０の出力を入力し、ビタビ復号回路での演算時間分を遅延させた遅延信号ｙｋを生成する。ここで遅延信号ｙｋは雑音などによる損失が全くなければチャネル再構成信号ａｋに等しい。尤度演算回路２９８ではまず以下の演算を実行する。
【００３４】
【数３】
Ｒｋ＝Σ［｛ｙｋ−（ａｋ＋Δａｋ）｝２−（ｙｋ−ａｋ）２］ …（３）
訂正の対象とする誤りパターンを例えば１ビット｛±（＋）｝、および３ビット｛±（＋−＋）｝誤りとし、（３）式のΔａｋはこれらの誤りにチャネルレスポンスを畳み込んだ値とする。この時、（３）式右辺の（ｙｋ−ａｋ）２はビタビ復号回路で選択された最尤復号系列に対する尤度を示し、また｛ｙｋ−（ａｋ＋Δａｋ）｝２は最尤復号系列に上記誤りが加わった系列の尤度を示す。最尤復号系列がより確からしければこのＲｋで表される尤度差の値は大きくなり、また、誤りが発生している場合は逆に尤度差は小さくなる確度が高くなる。したがって、前記１ビット誤りに対応するΔａｋを用いて演算される尤度差Ｒｋと３ビット誤りに対応するＲｋとを各々の誤りが起こり得る全ての位置に対して求め、その内の最小の値をとる誤りパターン、および位置を求めることで訂正対象を推定できる。
【００３５】
このように尤度演算回路２９８により算出された訂正パターン、および訂正位置は誤り訂正ユニット２９９に入力され、誤り検出ブロック２９１により誤りが検出された時に第１の遅延回路２９５により遅延されたビタビ復号回路の出力に対し訂正を行う。この誤り訂正の行われた再生信号は、図５に示すポストコーダ３００を介し復号器３１０により復号された後、コントローラ２００に出力される。この誤り訂正回路２９０はポストコーダ３００の後に備えても良い。復号器３１０は、誤り訂正の施された再生信号をポストコーダ３００を介した後、復号する。これは符号化器２１０で行う処理のまったく逆の操作である、符号語間の接続部におけるビット逆置換と、パリティの除去と、１６／１７復号により実現できる。
【００３６】
次に、図１７を参照して、本発明の第２の実施の形態について説明する。
【００３７】
図１７は図５と同様に磁気記録再生装置内部の信号処理回路の構成図である。図１７は第１の実施例と基本的な構成は同様であるが、記録データの符号化方法、再生データの最尤復号方法、および復号方法において相違する。以下に、相違点を中心に説明する。
【００３８】
図１８は図１７の信号処理回路に用いられる符号化器３５０の構成を表している。符号化器３５０は２４／２５ＱＭＴＲ符号化器３５１、パリティ生成回路２１２、および第１のビット置換回路３５３により構成される。また、２４／２５ＱＭＴＲ符号化器３５１は図１９に示すように、２４／２５符号化器３１４、および第２のビット置換回路３１５で構成され、２４／２５符号化器３１４による符号化された２５ビットの符号語に対する符号制約と、第２のビット置換器３１５による連続する２５ビットの符号語間の接続部に対する符号制約を実現する。
【００３９】
この２４／２５符号化器３１４による符号化は、変換後の符号語に対し、
ａ）符号化された２５ビットの符号語のビット列における１の連続数は４以下、
ｂ）符号化された２５ビットの符号語の最上位、および最下位の１の連続数は２以下、
ｃ）符号化された２５ビットの符号語のビット列における０の連続数は数Ｌ以下、
ｄ）符号化された２５ビットの符号語は長さＭのカタストロフィ系列 "…１１００１１００…"を含まない、
の４つの制約を備えることを特徴とする。
【００４０】
a）、およびb）の符号制約は、符号化後の１の連続数を４以下に保つものである。c）はタイミング抽出回路１８０の動作を保証するための０長制限であり、d）はビタビ復号回路においてパスのマージを一定期間内に納めるために必要となる。
【００４１】
例えば、上記の０の連続長Ｌを１０とし、かつ符号語端における０の連続長を５ビット以下、またカタストロフィ系列 "…１１００１１００…"の連続長Ｍを２５とする。ここで後者の符号制限は、符号語から "００１１００１１…０１１０"、"０１１００１１０…１１００"、"１１００１１００…１００１"、"１００１１００１…００１１"の４つの符号語を除くことに等しい。
【００４２】
これらの符号制約に反しない符号語の数は１７８８８６４６個であり、２４ビットの符号化に必要な１６７７２１６個よりも多く、実現可能である。
【００４３】
第２のビット置換器３１５は、上記符号制約においてカタストロフィ系列が符号語間にまたがって連続するようなケースにおいてそれを断ち切る処理を行う。すなわち、連続した符号語の接続部の前後数ビットを見ることでカタストロフィ系列が符号語間にまたがって存在しているかどうかを判断し、そのようなケースでは例えば図２０に示す変換規則にのっとりビット列を置換を行う。この置換処理における変換規則は、置換後のビット列が復号時に逆置換を行えるように、置換を行ったかどうかの判断が可能であるようにする必要がある。そのため図２０によるビット置換では、置換された符号語端のどちらかに１が３つ連続させ、上記ｂ）で符号制約を受けるビット置換の生じないケースと区別化する。また、ビット置換により１の連続長の増加を禁止し、かつ０の連続長に関しても増加を最小限に抑えるようにする。これらを守る範囲で、上記変換規則は図２０に記す例に限られるものではない。
【００４４】
また、２４／２５符号化器３１４の出力に生じる最長のカタストロフィ系列に対してビタビ復号回路３６０でパスのマージが可能となるパスメモリ長を用意できるこであれば、第２のビット置換器は必要ない。
【００４５】
図１８に示すパリティ生成回路２１２は、図６に示す符号化器２１０で用いたものを使用できる。第１の実施例でも述べたとおり、このパリティ生成回路２１２で生成されたパリティが前記符号語に付加されることで１の連続長が増加する場合が生じる。同様なことは、０連続長、およびカタストロフィ系列の連続長に関してもいえる。
【００４６】
第１のビット置換回路３５３は、このようなパリティを付加することにより生じる符号制限違反を回避するよう処理を行う。パリティ、およびその前後数ビットを見ることで符号制限違反が生じているかどうかを判断し、もし符号制限違反があれば符号制限を守るようビット列を置換する。また、この置換するビット列は、置換があったかどうかを再生時に検出可能でなければならない。
【００４７】
図１９で示される２４／２５ＱＭＴＲ符号化器を用いる場合の符号化器３５０の動作シーケンスを説明する。
【００４８】
まず２５ビットの符号語毎に1ビットのパリティを付加する場合を考える。この場合、第２のビット置換回路３１５での処理は必要なく、２４／２５符号化器３１４により符号化された２５ビットの符号語はそのままパリティ生成回路２１２に入力される。そこでパリティビットが生成され、符号語に付加される。第１のビット置換回路３５３は、パリティビットとその前後の符号語からビット置換を行うかどうかを判断する。図２１、および図２２はこの第１のビット置換回路３５３の変換規則を示すものである。パリティビットにより１の連続長が５以上になる図２１のケースでは、パリティビットを含むその前後９ビットの値がこれら４つのケースのどれかにあてはまれば、その右側に示されるビット列に置換され出力される。同様に、図２２のビット置換を行うことで、カタストロフィ系列の連続長を制限できる。これらビット置換処理における変換規則も上記したように、置換後のビット列が再生時に逆置換を行えるように置換を行ったかどうかの判断が可能であり、ビット置換により１の連続長の増加の禁止、かつ０、およびカタストロフィ系列の連続長に関して増加を最小限に抑える仕様である限り、図２１、および図２２に記す例に限られるものではない。
【００４９】
複数の２５ビットの符号語に対し１ビットのパリティビットを付加する場合、２４／２５符号化器３１４で符号化された連続する２つの２５ビットの符号語間にパリティビットが挿入されるタイミングであるかどうかで制御は異なる。パリティビットを符号語間に挿入するタイミングであるなら、上記の２５ビットの符号語に1ビットのパリティを付加する場合と同様な処理を行う。すなわち、２４／２５符号化器３１４の出力は第２のビット置換回路３１５では処理されることなくパリティ生成回路２１２に入力され、生成されたパリティを付加したデータ列は、第１の置換回路３５３で符号制約を施される。一方、パリティビットを符号語間に挿入しない場合、２４／２５ＱＭＴＲ符号化器３１１で符号化された符号語はパリティ生成回路２１２、第１のビット置換回路３５３でデータを加工することなくそのまま符号化器３５０の出力となる。これらの処理は、図示しない制御信号により制御される。
【００５０】
以上の処理を行うことで、符号化器３５０はその出力における１の連続長を４以下、かつ０の連続長、およびカタストロフィ系列の連続長を一定数以下に制限できる。また、ビット置換部で誤りが発生し誤った逆置換を行う場合を除き、パリティコードであることからブロック内に奇数ビットの誤りが発生した場合、これを検出できる。
【００５１】
次に、ビタビ復号器３６０について説明する。
【００５２】
符号化器３５０により符号語の１の連続長を４以下に制限したことを復号性能に反映させるため、ビタビ復号回路３６０は最尤パスを探索する過程で符号語 "１１１１１" に対応する遷移パスをとり得ない構成にする。例えば拡張ＥＰＲ４チャネルにおいて、トレリス線図上で状態遷移０１０１０->１０１０１、および状態遷移１０１０１->０１０１０に対応するブランチを削除することを考える。図２３は拡張ＥＰＲ４のトレリス線図を時間方向に拡張して記述したもので、図中の破線で示される（ａ）->（ｃ）、および（ｄ）->（ｆ）の状態遷移は前記の２つの状態遷移を表している。このように削除する状態遷移が複数の時間ステップにまたがっているため、ノード（ｃ）、および（ｆ）における遷移パスの選択は各々その１時刻前のノード（ｂ）、および（ｅ）での遷移状態を参照して行う。すなわち、ノード（ｂ）においてノード（ａ）からの遷移を選択した場合、ノード（ｃ）では（ｂ）からの遷移を行わない。同様なことがノード（ｆ）でもいえる。
【００５３】
ビタビ復号回路３６０の構成を図２４、および図２５を用いて説明する。
【００５４】
図２４はビタビ復号回路３６０を示すもので、図２で示される従来のビタビ復号回路１００に比べＡＣＳ回路３８０の構成が異なる。図２５はＡＣＳ回路３８０の構成を示すものであり、上記したノード（ｃ）および（ｆ）に相当する状態でパスの選択にあたる図示しないＡＣＳユニット３８１、および３８２は各々ラッチ１６７、および１６６を介して１時刻前の選択結果を入力し、パスの選択に反映させる。２４／２５ＧＣＲ符号での最小距離復号誤りは３ビットの復号誤りであるが、これは誤り訂正回路２９０により検出／訂正が可能である。また、４ビットの復号誤りに関しては、符号上で（０１１１１<->１１１１０）、および（１１１１１<->０１１１０）とビットが誤って生じるが、この内の後者のケースは上記符号、および遷移パスを制限することにより生じなくなる。
【００５５】
また、前者のケースにおいて符号を７ビットまで拡張して考えると、その誤りパターンは（００１１１１０<->０１１１１００）、（００１１１１１<->０１１１１０１）、（１０１１１１０<->１１１１１００）、（１０１１１１１<->１１１１１０１）の４つになるが、この内最初に挙げたパターン以外は符号、および遷移パス制限により生じることはなくなる。したがって、符号上で１の連続長を４以下に制限し、かつ遷移パスも制限することによりその発生確率が１／８になり、また５ビット以上の連続誤りに関してはすべて除外することができる。
【００５６】
このように本実施例で述べられた構成においては誤り訂正回路２９０では訂正不能な４ビットの復号誤りはその全てを防ぐことはできないが、符号化レートが第１の実施例に比べ高くなる。特に、２つの符号語に対し1ビットのパリティを付加する場合、そのレートは（２４*２）／（２５*２＋１）=１６／１７と第１の実施例においてパリティを付加することで生じるレートロスを抑えることができる。
【００５７】
復号器３７０は、誤り訂正の施された再生信号をポストコーダ３００を介した後、復号する。これは符号化器３５０で行う処理のまったく逆の操作である、符号語間の接続部におけるビット逆置換と、パリティの除去と、２４／２５復号により実現できる。
【００５８】
また、上記から明らかなように、４ビットの復号誤りをすべてなくすためには（００１１１１０<->０１１１１００）の誤りパターンを起こさなければよい。これには、符号語に００１１１１、もしくは１１１１００のビット列を含まない符号化を行う符号化器、それを復号する復号器、および上記ビット列に対応した状態遷移を排除したビタビ復号器を用いれば良い。これらの構成は、今まで述べてきた第１、および第２の実施例から容易に類推可能である。
【００５９】
図２６に本発明を信号処理回路を用いた磁気ディスク装置の構成の一例を示す。
【００６０】
磁気ディスク装置は外部との接続を行うインターフェイス回路４００、データの受け渡しやフォーマット等の制御を行うハードディスクコントローラ４１０、記録および再生信号の処理を行う信号処理回路４２０、再生信号を増幅するリードライトアンプ４３０、データが記録される磁気ディスク円盤４４０、磁気ディスク円盤４４０への記録、および再生を行うヘッド４５０、ヘッド４５０を支えるアーム４６０、ヘッド４５０を移動させるボイスコイルモータ４７０、ボイスコイルモータを制御するモータドライバ４８０、およびハードディスクコントローラ４１０、モータドライバ４８０を制御するマイクロプロセッサ４９０から構成される。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、効率的な誤り訂正を行うことのできる符号化方法を提供でき、記録再生装置の復号性能を向上することができる。
【図面の簡単な説明】
【図１】従来技術による拡張ＥＰＲ４のトレリス線図。
【図２】従来技術によるビタビ復号回路の構成を示す図。
【図３】従来技術によるＡＣＳ回路の構成を示す図。
【図４】従来技術によるＡＣＳユニットの構成を示す図。
【図５】本発明による信号処理回路の構成を示す図。
【図６】本発明による符号化器の構成を示す図。
【図７】図６の16/17QMTR符号化器の構成を示す図。
【図８】図６の第１のビット置換回路の変換規則を示す図。
【図９】図６の第１のビット置換回路の変換規則を示す図。
【図１０】図６の第１のビット置換回路の変換規則を示す図。
【図１１】本発明による拡張ＥＰＲ４のトレリス線図。
【図１２】本発明によるビタビ復号回路の構成を示す図。
【図１３】本発明によるＡＣＳ回路の構成を示す図。
【図１４】図５の誤り訂正回路の構成を示す図。
【図１５】図１４の誤り検出ブロックの構成を示す図。
【図１６】図１４の誤り訂正ブロックの構成を示す図。
【図１７】本発明による信号処理回路の構成を示す図。
【図１８】本発明による符号化器の構成を示す図。
【図１９】図１８の24/25QMTR符号化器の構成を示す図。
【図２０】図１９の第２のビット置換回路の変換規則を示す図。
【図２１】図１８の第１のビット置換回路の変換規則を示す図。
【図２２】図１８の第１のビット置換回路の変換規則を示す図。
【図２３】本発明による拡張ＥＰＲ４のトレリス線図。
【図２４】本発明によるビタビ復号回路の構成を示す図。
【図２５】本発明によるＡＣＳ回路の構成を示す図。
【図２６】本発明による磁気ディスク装置の構成を示す図。
【符号の説明】
１００…ビタビ復号器、１１０…ブランチメトリック回路、１２０…ＡＣＳ回路、１２５…ＡＣＳユニット、１２６、１２７…加算回路、１２８…比較回路、１２９…選択回路、１５０〜１６７…ラッチ、１９０…パスメモリ回路、２１０…符号化器、２１１…16/17QMTR符号化器、２１２…パリティ生成回路、２１３…第１のビット置換回路、２１４…16/17符号化器、２１５…第２のビット置換回路、２２０…プリコーダ、２４０…フィルタ、２５０…アナログ／デジタル変換器、２６０…等化回路、２７０…ビタビ復号回路、２８０…タイミング抽出回路、２９０…誤り訂正回路、２９１…誤り検出ブロック、２９２…誤り訂正ブロック、２９３…ビット逆置換回路、２９４…パリティチェック回路、２９５…第１の遅延回路、２９６…第２の遅延回路、２９７…チャネル再構成回路、２９８…尤度演算回路、２９９…誤り訂正ユニット、３００…ポストコーダ、３１０…復号器、３１４…24/25符号化器、３１５…第２のビット置換回路、３２０…ＡＣＳ回路、３２１、３２２…加算器、３５０…符号化器、３５１…24/25QMTR符号化器、３５３…第１のビット置換回路、３６０…ビタビ復号器、３７０…復号器、３８０…ＡＣＳ回路、３８１、３８２…ＡＣＳユニット、４００…インターフェイス回路、４１０…ハードディスクコントローラ、４２０…信号処理回路、４３０…リードライトアンプ、４４０…磁気ディスク円盤、４５０…ヘッド、４６０…アーム、４７０…ボイスコイルモータ、４８０…モータドライバ、４９０…マイクロプロセッサ。
【発明の属する技術分野】
本発明は、記録再生装置にデータを符号化して記録し、再生と復号を行う装置に関し、特にデータの符号化と復号の方法に関する。
【０００２】
【従来の技術】
発明の理解のために従来技術について簡単に述べる。これらは、ビタビアルゴリズムとトレリス表現、パーシャルレスポンスチャネル、および誤り訂正に関する説明を含む。
【０００３】
ビタビアルゴリズムは、図１に示すようなトレリス線図のブランチに沿って最も確からしいパスを決定する。
【０００４】
図１のトレリス線図は、ａｋ-３ａｋ-２ａｋ-１ａｋがチャネルの状態を表し、縦方向に並べられたノードは各々状態に対応する。横方向は時刻を表し、時刻ｋの状態と時刻ｋ＋１の状態はブランチで接続されている。この２つのノード間のブランチは起こり得る状態遷移に対応し、各状態に対しデータａｋが入力されると次の状態に遷移する。トレリスの各ブランチは入力信号値に対しそれぞれ重み付けが行われ、ビタビアルゴリズムはこれらの累積値をもとに最大尤度となるパスを決定する。
【０００５】
図２はビタビアルゴリズムを実現するビタビ復号回路１００の構成を示す。ビタビ復号回路は図２に示すようにブランチメトリック回路１１０、ＡＣＳ（Add Compare Select）回路１２０、およびパスメモリ回路１９０の３つの基本回路に分けることができる。まずデータはブランチメトリック回路１１０に入力され、各時間ステップ毎に入力信号値に対しそれぞれ重み付けされたブランチメトリック値が計算される。
【０００６】
ＡＣＳ回路１２０は、図３に示すようにトレリス線図と同じ状態数分のＡＣＳユニット１２５とラッチ回路１５０〜１６５により構成され、また、ＡＣＳユニット１２５は図４で示す２つの加算回路１２６、１２７、比較回路１２８、および選択回路１２９により構成される。加算回路１２６および１２７はブランチメトリック回路１１０から出力されるブランチメトリック値とラッチを介した１時刻前のパスメトリック値を加算しパスメトリック値を更新し、比較回路１２８は２つの加算結果である尤度を比較、比較結果をパスメモリに出力する。選択回路１２９は比較回路の比較結果により選択されたパスメトリック値を出力する。このように、ＡＣＳ回路は再帰的にブランチメトリック値を総和しパスメトリック値を求めると共に、選択したパスの情報をパスメモリ回路に与える。パスメモリ回路１９０はＡＣＳ回路１２０で得られた情報を処理し、少なくとも待ち時間Ｔの後、最も確からしいと考えられるパスを出力する。
【０００７】
このビタビアルゴリズムにパーシャルレスポンス（ＰＲ）チャネルを組み合わせるいわゆるＰＲＭＬ（Partial Response Maximum Likelihood）方式は、磁気記録再生装置等に広く用いられる。パーシャルレスポンスクラス４（ＰＲ４）で知られるチャネルのシステム多項式はＤを遅延演算子とするとＧ（Ｄ）=（１−Ｄ）（１＋Ｄ）で示される。さらに、高密度記録に対してはより高次のＧ（Ｄ）=（１−Ｄ）（１＋Ｄ）2 で表される拡張パーシャルレスポンスクラス４（ＥＰＲ４）やＧ（Ｄ）=（１−Ｄ）（１＋Ｄ）３の拡張ＥＰＲ４、 Ｇ（Ｄ）=（１−Ｄ）2（５＋４Ｄ＋２Ｄ2）のＭＥＥＰＲ４（Modified Extended EPR4）などが適することが知られている。
【０００８】
また、このような誤りの発生を抑制するシステムと同時に発生した誤りに対し局所的な訂正を行うことで復号性能を向上する方法として、Thomas Conwayによる論文 IEEE Transactions on Magnetics,vol. 34, No.4, July 1998 "A New Target Response with Parity Coding for High Density Magnetic Recording Channels"に記されているように、記録時にパリティを付加し、読み出しの際に誤り検出／訂正を行うことが考えられている。例えば拡張ＥＰＲ４ＭＬにおける最小距離復号誤りは３ビット連続誤りであり、このような奇数ビットの誤りは1ビットのパリティを付加により再生時に検出が可能となる。
【０００９】
【発明が解決しようとする課題】
上記のＥＥＰＲ４およびＭＥＥＰＲ４チャネルとビタビ復号回路を組み合わせたＥＥＰＲ４ＭＬ、およびＭＥＥＰＲ４ＭＬにおいて正しい情報系列と誤った情報系列との間のユークリッド距離とその時の誤りイベントは、ＥＥＥＰＲ４ＭＬ:
（１）距離６の誤りイベント
±（＋−＋）
（２）距離８の誤りイベント
±（＋−＋−…）（長さ４以上）
±（＋−＋００＋−＋）
（３）距離１０の誤りイベント
±（＋）
（４）距離１２の誤りイベント
±（＋−）
ＭＥＥＰＲ４ＭＬ:
（１）距離４８の誤りイベント
±（＋−＋）
（２）距離６８の誤りイベント
±（＋−＋−…）（長さ４以上）
（３）距離７０の誤りイベント
±（＋）
（４）距離７６の誤りイベント
±（＋−＋０００＋−＋）
で表される。いずれも最小距離復号誤りは３ビット誤りであり、奇数ビットの誤りを検出可能なパリティコードを用いることでその検出は可能である。しかし、これに続く距離の小さいイベント誤りである４ビット以上の連続誤りに関しては、その内の偶数ビット連続誤りは検出不能であり、また検出可能な奇数誤りに関しても訂正時にそのビット長を特定するために必要な回路が複雑になるという問題がある。
【００１０】
したがって本発明の目的は、従来の構成に比べ誤り訂正時に検出不能となる誤りイベントの発生を低減することである。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために本発明の符号化方法は、再生時に誤り検出を可能とするパリティビットを生成し、かつ前記パリティビットの付加された符号語列中に特定のパターンが存在することのない符号化を実行する。同時に、ビタビアルゴリズムによる最尤パス探索の際、前記符号化により排除した特定パターンに対応する遷移パスを探索過程で選択することのない構成にする。これにより、例えば前記特定パターンが１１１１であるなら復号誤りにおける４ビット以上の連続誤りの発生を回避することができ、これに誤り検出／訂正を組み合わせることで復号特性が向上する。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００１３】
図５は本発明の適用対象の一つである磁気記録再生装置内部の信号処理回路の構成図である。信号処理回路４２０は、データの記録時にはハードディスクコントローラ４１０から出力されたデータを符号化器２１０により符号化した後、プリコーダ２２０を介し記録媒体への書込みを行うリード／ライトアンプ４３０に出力する。またデータの再生時は、リード／ライトアンプ４３０により記録媒体から読み出された信号の高周波ノイズをフィルタ２４０により除去する。フィルタの出力である再生アナログ信号は、ＡＤＣ(アナログ-デジタル変換器)２５０によりデジタル信号に変換された後、等化回路２６０で波形等化され、ビタビ復号回路２７０により識別再生される。この再生信号は、誤り訂正回路２９０により特定の誤りが訂正された後、ポストコーダ３００を介して復号器３１０により元のデータに変換され、ハードディスクコントローラ４１０に出力される。また、ＡＤＣ、等化回路、最尤復号器はタイミング抽出回路２８０により抽出されたクロック信号ＣＬＫにより、動作タイミングが定められる。
【００１４】
また符号化器２１０は図６に示すように、１６／１７ＱＭＴＲ（Quasi-Maximum Transition Run）符号化器２１１、パリティ生成回路２１２、第１のビット置換回路２１３で構成される。１６／１７ＱＭＴＲ符号化器２１１は、入力される１６ビットのデータを１ブロックとして、これを１７ビットの符号語に変換する。
【００１５】
この変換は変換後の符号語系列に対し、
ａ）符号化された符号語のビット列における１の連続数は３以下 、
ｂ）符号化された符号語のビット列における０の連続数はＬビット以下、
ｃ）符号化された符号語のビット列におけるカタストロフィ系列 "…１１００１１００…"の連続数はＭビット以下、の制約を与えることを特徴とする。
【００１６】
例えば、Ｌ＝１１、Ｍ＝３２とする１６／１７ＱＭＴＲ符号化器２１１の構成方法は、特願平１０-０４３１８６に記載されている。これは図７に示すように、１６／１７符号化器２１４、および第２のビット置換回路２１５で構成され、１６／１７符号化器２１４による符号化された１７ビットの符号語に対する符号制約と、第２のビット置換器２１５による連続する１７ビットの符号語間の接続部に対する符号制約により上記特徴を実現する。
【００１７】
パリティ生成回路２１２は、ある有限長のビタビ復号回路２７０の出力データ中に生じる特定の誤りを誤り訂正回路２９０で検出するためにパリティを生成、データに付加する。例えば、Ｌビットのデータに対しパリティ１ビットを付加する構成において、プリコーダ２２０を介した前記(Ｌ＋１)ビットの記録データの総和が必ず偶数になるようパリティビットを生成する。誤りの生じない系ではこの記録データに対応する再生時のビタビ復号回路出力の総和は同様に偶数となることから、奇数ビットの誤りが生じた場合はこれを検出できる。
【００１８】
プリコーダ２２０が １/（１+Ｄ）に従いプリコードを行うものし、符号化器２１０の出力系列を｛ｘｎ｝、プリコーダ２２０の出力系列を｛ｙｎ｝とすると、有限期間(Ｌ＋１)ビットにおけるプリコーダの出力系列｛ｙｎ｝およびその総和は
【００１９】
【数１】
【００２０】
【数２】
【００２１】
上記の通り、１６／１７ＱＭＴＲ符号化器２１１の出力は、１の連続長を３以下に制限する。しかし、パリティ生成回路２１２で生成されたパリティが前記符号語に付加されることで１の連続長が増加する場合が生じる。同様なことは、０連続長、およびカタストロフィ系列の連続長に関してもいえる。
【００２２】
第１のビット置換回路２１３は、このようなパリティを付加することにより生じる符号制限違反を回避するよう処理を行う。パリティ、およびその前後数ビットを見ることで符号制限違反が生じているかどうかを判断し、もし符号制限違反があれば符号制限を守るようビット列を置換する。また、この置換するビット列は、置換があったかどうかを再生時に検出可能でなければならない。
【００２３】
図７で示される１６／１７ＱＭＴＲ符号化器を用いる場合の符号化器２１０の動作シーケンスを説明する。
【００２４】
まず１７ビットの符号語毎に1ビットのパリティを付加する場合を考える。この場合、第２のビット置換回路２１５での処理は必要なく、１６／１７符号化器２１４により符号化された１７ビットの符号語はそのままパリティ生成回路２１２に入力される。そこでパリティビットが生成され、符号語に付加される。第１のビット置換回路２１３は、パリティビットとその前後の符号語からビット置換を行うかどうかを判断する。図８、図９、図１０はこの第１のビット置換回路２１３の変換規則を示すものであり、ここでprev_LSBはパリティビットの直前の符号語の下位ビット、curr_MSBは直後の符号語の上位ビットを表す。パリティビットにより１の連続長が４以上になる図８のケースでは、パリティビットを含むその前後９ビットの値がこれら２０個のどれかにあてはまれば、その右側に示されるビット列に置換され出力される。同様に、図９、および図１０のビット置換を行うことで、各々０の連続、およびカタストロフィ系列の連続長を制限できる。
【００２５】
この置換処理における変換規則は、置換後のビット列が復号時に逆変換を行えるように、置換を行ったかどうかの判断が可能であるようにする必要がある。そのため図８、図９、図１０のいずれも置換後のprev_LSB、およびcurr_MSBの４ビットはprev_LSB＝０１１１、もしくはcurr_MSB＝１１１０と符号端に１を３つ連続させ、上記ｂ）で符号制約を受けるビット置換の生じないケースと区別化する。また、ビット置換による１の連続長の増加を禁止するとともに、０、およびカタストロフィ系列の連続長に関しても増加を最小限に抑えるようにする。これらを守る範囲で、上記変換規則は図８、９、および１０に記す例に限られるものではない。
【００２６】
複数の１７ビットの符号語に対し１ビットのパリティビットを付加する場合、１６／１７符号化器２１４で符号化された連続する２つの１７ビットの符号語間にパリティビットが挿入されるタイミングであるかどうかで制御は異なる。パリティビットを符号語間に挿入するタイミングであるなら、上記の１７ビットの符号語に1ビットのパリティを付加する場合と同様な処理を行う。すなわち、１６／１７符号化器２１４の出力は第２のビット置換回路２１５では処理されることなくパリティ生成回路２１２に入力され、生成されたパリティを付加したデータ列は、第１の置換回路２１３で符号制約を施される。一方、パリティビットを符号語間に挿入しない場合、１６／１７ＱＭＴＲ符号化器２１１で符号化された符号語はパリティ生成回路２１２、第１のビット置換回路２１３でデータを加工することなくそのまま符号化器２１０の出力となる。これらの処理は、図示しない制御信号により制御される。
【００２７】
以上の処理を行うことで、符号化器２１０はその出力における１の連続長を３以下、かつ０の連続長、およびカタストロフィ系列の連続長を一定数以下に制限できる。また、ビット置換部で誤りが発生し誤った逆置換を行う場合を除き、パリティコードであることからブロック内に奇数ビットの誤りが発生した場合、これを検出できる。
【００２８】
次に、ビタビ復号器２７０について説明する。符号化器により符号語の１の連続長を３以下に制限したことを復号性能に反映させるため、ビタビ復号回路２７０は最尤パスを探索する過程で符号語 "１１１１" に対応する遷移パスをとり得ない構成にする。例えば拡張ＥＰＲ４チャネルにおいては、図１１のようにトレリス線図において状態遷移０１０１->１０１０、および状態遷移１０１０->０１０１に対応するブランチを削除する。１６／１７ＧＣＲ符号での最小距離復号誤りは、符号上で（０１１１<->１１１０）、および（１１１１<->０１１０）とビットが誤って生じるが、この内の後者のケースは上記符号、および遷移パスを制限することにより生じなくなる。
【００２９】
また、前者のケースにおいて符号を６ビットまで拡張して考えると、その誤りパターンは（００１１１０<->０１１１００）、（００１１１１<->０１１１０１）、（１０１１１０<->１１１１００）、（１０１１１１<->１１１１０１）の４つになるが、この内最初に挙げたパターン以外は符号、および遷移パス制限により生じることはなくなる。したがって、符号上で１の連続長を３以下に制限し、かつ遷移パスも制限することにより最小距離復号誤りはその発生確率が１／８になり、また４ビット以上の連続誤りに関してはすべて除外することができる。
【００３０】
ビタビ復号回路２７０の構成を図１２、および図１３を用いて説明する。図１２はビタビ復号回路２７０を示すもので、図２で示される従来のビタビ復号回路１００に比べＡＣＳ回路３２０の構成が異なる。図１３はＡＣＳ回路３２０の構成を示すものであり、図１１のトレリス線図における状態遷移０１０１->１０１０、および状態遷移１０１０->０１０１に対応するブランチが削除されたことを受け、従来構成においてＡＣＳユニット１２５により実行されていた演算をブランチメトリック値とパスメトリック値の加算の機能のみ有する加算器３２１、および３２２に置き換える。この時、パスメモリ回路に出力される選択信号は、唯一のブランチが選択された状態を保つように各々１、および０の固定値にする。
【００３１】
次に、誤り訂正回路２９０の構成を図１４、図１５、および図１６を用いて説明する。図１４に示す誤り訂正回路２９０は誤り検出ブロック２９１と誤り訂正ブロック２９２の２つから構成され、誤り検出ブロック２９１により誤りが検出された場合に、誤り訂正ブロック２９２において特定された位置に対し訂正を行う。誤り検出回路２９０は、符号器によるパリティ生成、付加と逆の操作を行うことで実行できる。まず、符号生成時に１７ビットに符号化された符号間でビット置換が行われたがどうかを図１５に示すビット逆置換回路２９３により検出する。これは、ビット置換後の符号語間の結合部がビット置換の行われない場合にはとり得ない（０１１１、０＊＊＊）もしくは（＊＊＊０、１１１０）の値（＊はdon't care）であるかどうかで検出できる。結合部のビットがこのビット列にあてはまらない場合は記録時にビット置換が行われていないと判断し、逆置換は行わない。また、あてはまった場合、図８、９、１０を元に行ったビット置換とは反対の操作を行うことで逆置換を実現する。
【００３２】
ビット逆置換回路２９３の出力は、パリティチェック回路２９４に入力され、パリティのチェックが行われる。パリティ付加時、（２）式により特定の(Ｌ＋１)ビットのデータブロックの総和のmodulo２を０にしてあるので、パリティチェックはそれに対応する(Ｌ＋１)ビットのデータブロックの総和を求め、そのmodulo２が１となるかを検出する。１となった場合、ブロック内に奇数ビットの誤りが存在すると判断し、誤り訂正ブロック２９２はブロック内の誤り位置を探索、誤りの訂正を行う。
【００３３】
図１６に示す誤り訂正ブロック２９２は、第１の遅延回路２９５、第２の遅延回路２９６、チャネル再構成回路２９７、尤度演算回路２９８、および誤り訂正ユニット２９９から構成される。図５に示したビタビ復号回路２７０からの出力である再生信号は第１の遅延回路２９５、チャネル再構成回路２９７、および尤度演算回路２９８に入力される。第１の遅延回路２９５は誤り訂正を行う際の誤り位置、および誤りパターンの演算に必要な時間、ビタビ復号回路２７０の出力を遅延させる。一方チャネル再構成回路２９７では、入力されるビタビ復号回路の出力にチャネルレスポンスを畳み込み、チャネル再構成信号ａｋを生成する。第２の遅延回路２９６には図５に示した等化回路２６０の出力を入力し、ビタビ復号回路での演算時間分を遅延させた遅延信号ｙｋを生成する。ここで遅延信号ｙｋは雑音などによる損失が全くなければチャネル再構成信号ａｋに等しい。尤度演算回路２９８ではまず以下の演算を実行する。
【００３４】
【数３】
Ｒｋ＝Σ［｛ｙｋ−（ａｋ＋Δａｋ）｝２−（ｙｋ−ａｋ）２］ …（３）
訂正の対象とする誤りパターンを例えば１ビット｛±（＋）｝、および３ビット｛±（＋−＋）｝誤りとし、（３）式のΔａｋはこれらの誤りにチャネルレスポンスを畳み込んだ値とする。この時、（３）式右辺の（ｙｋ−ａｋ）２はビタビ復号回路で選択された最尤復号系列に対する尤度を示し、また｛ｙｋ−（ａｋ＋Δａｋ）｝２は最尤復号系列に上記誤りが加わった系列の尤度を示す。最尤復号系列がより確からしければこのＲｋで表される尤度差の値は大きくなり、また、誤りが発生している場合は逆に尤度差は小さくなる確度が高くなる。したがって、前記１ビット誤りに対応するΔａｋを用いて演算される尤度差Ｒｋと３ビット誤りに対応するＲｋとを各々の誤りが起こり得る全ての位置に対して求め、その内の最小の値をとる誤りパターン、および位置を求めることで訂正対象を推定できる。
【００３５】
このように尤度演算回路２９８により算出された訂正パターン、および訂正位置は誤り訂正ユニット２９９に入力され、誤り検出ブロック２９１により誤りが検出された時に第１の遅延回路２９５により遅延されたビタビ復号回路の出力に対し訂正を行う。この誤り訂正の行われた再生信号は、図５に示すポストコーダ３００を介し復号器３１０により復号された後、コントローラ２００に出力される。この誤り訂正回路２９０はポストコーダ３００の後に備えても良い。復号器３１０は、誤り訂正の施された再生信号をポストコーダ３００を介した後、復号する。これは符号化器２１０で行う処理のまったく逆の操作である、符号語間の接続部におけるビット逆置換と、パリティの除去と、１６／１７復号により実現できる。
【００３６】
次に、図１７を参照して、本発明の第２の実施の形態について説明する。
【００３７】
図１７は図５と同様に磁気記録再生装置内部の信号処理回路の構成図である。図１７は第１の実施例と基本的な構成は同様であるが、記録データの符号化方法、再生データの最尤復号方法、および復号方法において相違する。以下に、相違点を中心に説明する。
【００３８】
図１８は図１７の信号処理回路に用いられる符号化器３５０の構成を表している。符号化器３５０は２４／２５ＱＭＴＲ符号化器３５１、パリティ生成回路２１２、および第１のビット置換回路３５３により構成される。また、２４／２５ＱＭＴＲ符号化器３５１は図１９に示すように、２４／２５符号化器３１４、および第２のビット置換回路３１５で構成され、２４／２５符号化器３１４による符号化された２５ビットの符号語に対する符号制約と、第２のビット置換器３１５による連続する２５ビットの符号語間の接続部に対する符号制約を実現する。
【００３９】
この２４／２５符号化器３１４による符号化は、変換後の符号語に対し、
ａ）符号化された２５ビットの符号語のビット列における１の連続数は４以下、
ｂ）符号化された２５ビットの符号語の最上位、および最下位の１の連続数は２以下、
ｃ）符号化された２５ビットの符号語のビット列における０の連続数は数Ｌ以下、
ｄ）符号化された２５ビットの符号語は長さＭのカタストロフィ系列 "…１１００１１００…"を含まない、
の４つの制約を備えることを特徴とする。
【００４０】
a）、およびb）の符号制約は、符号化後の１の連続数を４以下に保つものである。c）はタイミング抽出回路１８０の動作を保証するための０長制限であり、d）はビタビ復号回路においてパスのマージを一定期間内に納めるために必要となる。
【００４１】
例えば、上記の０の連続長Ｌを１０とし、かつ符号語端における０の連続長を５ビット以下、またカタストロフィ系列 "…１１００１１００…"の連続長Ｍを２５とする。ここで後者の符号制限は、符号語から "００１１００１１…０１１０"、"０１１００１１０…１１００"、"１１００１１００…１００１"、"１００１１００１…００１１"の４つの符号語を除くことに等しい。
【００４２】
これらの符号制約に反しない符号語の数は１７８８８６４６個であり、２４ビットの符号化に必要な１６７７２１６個よりも多く、実現可能である。
【００４３】
第２のビット置換器３１５は、上記符号制約においてカタストロフィ系列が符号語間にまたがって連続するようなケースにおいてそれを断ち切る処理を行う。すなわち、連続した符号語の接続部の前後数ビットを見ることでカタストロフィ系列が符号語間にまたがって存在しているかどうかを判断し、そのようなケースでは例えば図２０に示す変換規則にのっとりビット列を置換を行う。この置換処理における変換規則は、置換後のビット列が復号時に逆置換を行えるように、置換を行ったかどうかの判断が可能であるようにする必要がある。そのため図２０によるビット置換では、置換された符号語端のどちらかに１が３つ連続させ、上記ｂ）で符号制約を受けるビット置換の生じないケースと区別化する。また、ビット置換により１の連続長の増加を禁止し、かつ０の連続長に関しても増加を最小限に抑えるようにする。これらを守る範囲で、上記変換規則は図２０に記す例に限られるものではない。
【００４４】
また、２４／２５符号化器３１４の出力に生じる最長のカタストロフィ系列に対してビタビ復号回路３６０でパスのマージが可能となるパスメモリ長を用意できるこであれば、第２のビット置換器は必要ない。
【００４５】
図１８に示すパリティ生成回路２１２は、図６に示す符号化器２１０で用いたものを使用できる。第１の実施例でも述べたとおり、このパリティ生成回路２１２で生成されたパリティが前記符号語に付加されることで１の連続長が増加する場合が生じる。同様なことは、０連続長、およびカタストロフィ系列の連続長に関してもいえる。
【００４６】
第１のビット置換回路３５３は、このようなパリティを付加することにより生じる符号制限違反を回避するよう処理を行う。パリティ、およびその前後数ビットを見ることで符号制限違反が生じているかどうかを判断し、もし符号制限違反があれば符号制限を守るようビット列を置換する。また、この置換するビット列は、置換があったかどうかを再生時に検出可能でなければならない。
【００４７】
図１９で示される２４／２５ＱＭＴＲ符号化器を用いる場合の符号化器３５０の動作シーケンスを説明する。
【００４８】
まず２５ビットの符号語毎に1ビットのパリティを付加する場合を考える。この場合、第２のビット置換回路３１５での処理は必要なく、２４／２５符号化器３１４により符号化された２５ビットの符号語はそのままパリティ生成回路２１２に入力される。そこでパリティビットが生成され、符号語に付加される。第１のビット置換回路３５３は、パリティビットとその前後の符号語からビット置換を行うかどうかを判断する。図２１、および図２２はこの第１のビット置換回路３５３の変換規則を示すものである。パリティビットにより１の連続長が５以上になる図２１のケースでは、パリティビットを含むその前後９ビットの値がこれら４つのケースのどれかにあてはまれば、その右側に示されるビット列に置換され出力される。同様に、図２２のビット置換を行うことで、カタストロフィ系列の連続長を制限できる。これらビット置換処理における変換規則も上記したように、置換後のビット列が再生時に逆置換を行えるように置換を行ったかどうかの判断が可能であり、ビット置換により１の連続長の増加の禁止、かつ０、およびカタストロフィ系列の連続長に関して増加を最小限に抑える仕様である限り、図２１、および図２２に記す例に限られるものではない。
【００４９】
複数の２５ビットの符号語に対し１ビットのパリティビットを付加する場合、２４／２５符号化器３１４で符号化された連続する２つの２５ビットの符号語間にパリティビットが挿入されるタイミングであるかどうかで制御は異なる。パリティビットを符号語間に挿入するタイミングであるなら、上記の２５ビットの符号語に1ビットのパリティを付加する場合と同様な処理を行う。すなわち、２４／２５符号化器３１４の出力は第２のビット置換回路３１５では処理されることなくパリティ生成回路２１２に入力され、生成されたパリティを付加したデータ列は、第１の置換回路３５３で符号制約を施される。一方、パリティビットを符号語間に挿入しない場合、２４／２５ＱＭＴＲ符号化器３１１で符号化された符号語はパリティ生成回路２１２、第１のビット置換回路３５３でデータを加工することなくそのまま符号化器３５０の出力となる。これらの処理は、図示しない制御信号により制御される。
【００５０】
以上の処理を行うことで、符号化器３５０はその出力における１の連続長を４以下、かつ０の連続長、およびカタストロフィ系列の連続長を一定数以下に制限できる。また、ビット置換部で誤りが発生し誤った逆置換を行う場合を除き、パリティコードであることからブロック内に奇数ビットの誤りが発生した場合、これを検出できる。
【００５１】
次に、ビタビ復号器３６０について説明する。
【００５２】
符号化器３５０により符号語の１の連続長を４以下に制限したことを復号性能に反映させるため、ビタビ復号回路３６０は最尤パスを探索する過程で符号語 "１１１１１" に対応する遷移パスをとり得ない構成にする。例えば拡張ＥＰＲ４チャネルにおいて、トレリス線図上で状態遷移０１０１０->１０１０１、および状態遷移１０１０１->０１０１０に対応するブランチを削除することを考える。図２３は拡張ＥＰＲ４のトレリス線図を時間方向に拡張して記述したもので、図中の破線で示される（ａ）->（ｃ）、および（ｄ）->（ｆ）の状態遷移は前記の２つの状態遷移を表している。このように削除する状態遷移が複数の時間ステップにまたがっているため、ノード（ｃ）、および（ｆ）における遷移パスの選択は各々その１時刻前のノード（ｂ）、および（ｅ）での遷移状態を参照して行う。すなわち、ノード（ｂ）においてノード（ａ）からの遷移を選択した場合、ノード（ｃ）では（ｂ）からの遷移を行わない。同様なことがノード（ｆ）でもいえる。
【００５３】
ビタビ復号回路３６０の構成を図２４、および図２５を用いて説明する。
【００５４】
図２４はビタビ復号回路３６０を示すもので、図２で示される従来のビタビ復号回路１００に比べＡＣＳ回路３８０の構成が異なる。図２５はＡＣＳ回路３８０の構成を示すものであり、上記したノード（ｃ）および（ｆ）に相当する状態でパスの選択にあたる図示しないＡＣＳユニット３８１、および３８２は各々ラッチ１６７、および１６６を介して１時刻前の選択結果を入力し、パスの選択に反映させる。２４／２５ＧＣＲ符号での最小距離復号誤りは３ビットの復号誤りであるが、これは誤り訂正回路２９０により検出／訂正が可能である。また、４ビットの復号誤りに関しては、符号上で（０１１１１<->１１１１０）、および（１１１１１<->０１１１０）とビットが誤って生じるが、この内の後者のケースは上記符号、および遷移パスを制限することにより生じなくなる。
【００５５】
また、前者のケースにおいて符号を７ビットまで拡張して考えると、その誤りパターンは（００１１１１０<->０１１１１００）、（００１１１１１<->０１１１１０１）、（１０１１１１０<->１１１１１００）、（１０１１１１１<->１１１１１０１）の４つになるが、この内最初に挙げたパターン以外は符号、および遷移パス制限により生じることはなくなる。したがって、符号上で１の連続長を４以下に制限し、かつ遷移パスも制限することによりその発生確率が１／８になり、また５ビット以上の連続誤りに関してはすべて除外することができる。
【００５６】
このように本実施例で述べられた構成においては誤り訂正回路２９０では訂正不能な４ビットの復号誤りはその全てを防ぐことはできないが、符号化レートが第１の実施例に比べ高くなる。特に、２つの符号語に対し1ビットのパリティを付加する場合、そのレートは（２４*２）／（２５*２＋１）=１６／１７と第１の実施例においてパリティを付加することで生じるレートロスを抑えることができる。
【００５７】
復号器３７０は、誤り訂正の施された再生信号をポストコーダ３００を介した後、復号する。これは符号化器３５０で行う処理のまったく逆の操作である、符号語間の接続部におけるビット逆置換と、パリティの除去と、２４／２５復号により実現できる。
【００５８】
また、上記から明らかなように、４ビットの復号誤りをすべてなくすためには（００１１１１０<->０１１１１００）の誤りパターンを起こさなければよい。これには、符号語に００１１１１、もしくは１１１１００のビット列を含まない符号化を行う符号化器、それを復号する復号器、および上記ビット列に対応した状態遷移を排除したビタビ復号器を用いれば良い。これらの構成は、今まで述べてきた第１、および第２の実施例から容易に類推可能である。
【００５９】
図２６に本発明を信号処理回路を用いた磁気ディスク装置の構成の一例を示す。
【００６０】
磁気ディスク装置は外部との接続を行うインターフェイス回路４００、データの受け渡しやフォーマット等の制御を行うハードディスクコントローラ４１０、記録および再生信号の処理を行う信号処理回路４２０、再生信号を増幅するリードライトアンプ４３０、データが記録される磁気ディスク円盤４４０、磁気ディスク円盤４４０への記録、および再生を行うヘッド４５０、ヘッド４５０を支えるアーム４６０、ヘッド４５０を移動させるボイスコイルモータ４７０、ボイスコイルモータを制御するモータドライバ４８０、およびハードディスクコントローラ４１０、モータドライバ４８０を制御するマイクロプロセッサ４９０から構成される。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、効率的な誤り訂正を行うことのできる符号化方法を提供でき、記録再生装置の復号性能を向上することができる。
【図面の簡単な説明】
【図１】従来技術による拡張ＥＰＲ４のトレリス線図。
【図２】従来技術によるビタビ復号回路の構成を示す図。
【図３】従来技術によるＡＣＳ回路の構成を示す図。
【図４】従来技術によるＡＣＳユニットの構成を示す図。
【図５】本発明による信号処理回路の構成を示す図。
【図６】本発明による符号化器の構成を示す図。
【図７】図６の16/17QMTR符号化器の構成を示す図。
【図８】図６の第１のビット置換回路の変換規則を示す図。
【図９】図６の第１のビット置換回路の変換規則を示す図。
【図１０】図６の第１のビット置換回路の変換規則を示す図。
【図１１】本発明による拡張ＥＰＲ４のトレリス線図。
【図１２】本発明によるビタビ復号回路の構成を示す図。
【図１３】本発明によるＡＣＳ回路の構成を示す図。
【図１４】図５の誤り訂正回路の構成を示す図。
【図１５】図１４の誤り検出ブロックの構成を示す図。
【図１６】図１４の誤り訂正ブロックの構成を示す図。
【図１７】本発明による信号処理回路の構成を示す図。
【図１８】本発明による符号化器の構成を示す図。
【図１９】図１８の24/25QMTR符号化器の構成を示す図。
【図２０】図１９の第２のビット置換回路の変換規則を示す図。
【図２１】図１８の第１のビット置換回路の変換規則を示す図。
【図２２】図１８の第１のビット置換回路の変換規則を示す図。
【図２３】本発明による拡張ＥＰＲ４のトレリス線図。
【図２４】本発明によるビタビ復号回路の構成を示す図。
【図２５】本発明によるＡＣＳ回路の構成を示す図。
【図２６】本発明による磁気ディスク装置の構成を示す図。
【符号の説明】
１００…ビタビ復号器、１１０…ブランチメトリック回路、１２０…ＡＣＳ回路、１２５…ＡＣＳユニット、１２６、１２７…加算回路、１２８…比較回路、１２９…選択回路、１５０〜１６７…ラッチ、１９０…パスメモリ回路、２１０…符号化器、２１１…16/17QMTR符号化器、２１２…パリティ生成回路、２１３…第１のビット置換回路、２１４…16/17符号化器、２１５…第２のビット置換回路、２２０…プリコーダ、２４０…フィルタ、２５０…アナログ／デジタル変換器、２６０…等化回路、２７０…ビタビ復号回路、２８０…タイミング抽出回路、２９０…誤り訂正回路、２９１…誤り検出ブロック、２９２…誤り訂正ブロック、２９３…ビット逆置換回路、２９４…パリティチェック回路、２９５…第１の遅延回路、２９６…第２の遅延回路、２９７…チャネル再構成回路、２９８…尤度演算回路、２９９…誤り訂正ユニット、３００…ポストコーダ、３１０…復号器、３１４…24/25符号化器、３１５…第２のビット置換回路、３２０…ＡＣＳ回路、３２１、３２２…加算器、３５０…符号化器、３５１…24/25QMTR符号化器、３５３…第１のビット置換回路、３６０…ビタビ復号器、３７０…復号器、３８０…ＡＣＳ回路、３８１、３８２…ＡＣＳユニット、４００…インターフェイス回路、４１０…ハードディスクコントローラ、４２０…信号処理回路、４３０…リードライトアンプ、４４０…磁気ディスク円盤、４５０…ヘッド、４６０…アーム、４７０…ボイスコイルモータ、４８０…モータドライバ、４９０…マイクロプロセッサ。
Claims (10)
- 情報系列を符号化して記憶し、再生時に誤り訂正を含む処理を施した後に復号化を行う信号処理方法において、
情報系列に対して、 1 の連続数をｒビット以下（但し、ｒは２以上の自然数）に制限した符号ビット列に変換する内部符号化を用い、
前記内部符号化で変換された前記符号ビット列を入力し、該符号ビット列の一定長のブロックに対して再生時に誤り検出を可能とするパリティビットを生成し、該ブロックに該パリティビットを付加してパリティ付き符号ビット列とし、
前記パリティ付き符号ビット列における付加された前記パリティビットと前記パリティビットの直前の符号ビット列の所定のビット数のビット列と前記パリティビットの直後の符号ビット列の所定のビット数のビット列とを、所定の変換規則によりビット置換し、ビット置換されたパリティ付き符号ビット列が、１の連続数を常にｒビット以下に制限されていることを特徴とする信号処理方法。 - 情報系列の記録時にＮビット（但し、Ｎは自然数）のデータを(Ｎ＋１)ビットの符号語に内部符号化し、
前記(Ｎ＋１)ビットの符号語、もしくは複数の前記(Ｎ＋１)ビットの符号語を１ブロックとし、該ブロックに対し誤り検出用のパリティビットを生成、付加し、パリティ付き符号語を生成する符号化方法と、
再生時に再生信号に生じた誤りの検出および訂正処理を行う誤り訂正方法と、誤り訂正処理の後、(Ｎ＋１)ビットのデータをＮビットのデータに復調する復号方法を有する信号処理方法において、
前記 ( Ｎ＋１ ) ビットの符号語内では、 1 の連続数が、ｒビット以下（ｒは自然数）に制限され、且つ、符号語端部では、 1 の連続数が、２ビット以下に制限されるように内部符号化され、
前記パリティ付き符号語で、付加されたパリティビットと前記パリティビットの直前の符号語の所定のビット数のビット列と前記パリティビットの直後の符号語の所定のビット数のビット列とを所定の変換規則によりビット置換し、 1 の連続数をｒビット以下に制限する第 1 のビット置換を行い、
前記パリティビットの生成において、複数の（Ｎ＋１）ビットの符号語を１ブロックとしてパリティビットを生成する場合には、前記Ｎ／（Ｎ＋１）符号化の出力で（Ｎ＋１）ビットの符号語間の 1 の連続数をｒビット以下に制限する第２のビット置換を行うことを特徴とする信号処理方法。 - 前記信号処理方法における前記内部符号化では、１６ビットのデータを１７ビットの符号語に内部符号化し、前記１７ビットの符号語、もしくは複数の１７ビットの符号語を１つのブロックとしたものに対して、誤り検出用のパリティビットを生成、付加するものであって、パリティビットを含めた前記ビット置換されたパリティ付き符号語で、１の連続数を３ビット以下に制限することを特徴とする請求項２記載の信号処理方法。
- 前記信号処理方法における前記内部符号化では、２４ビットのデータを２５ビットの符号語に内部符号化し、前記２５ビットの符号語、もしくは複数の２５ビットの符号語を１つのブロックとしたものに対して、誤り検出用のパリティビットを生成、付加するものであって、パリティビットを含めた前記ビット置換されたパリティ付き符号語で、１の連続数を４ビット以下に制限することを特徴とする請求項２記載の信号処理方法。
- 前記ビット置換されたパリティ付き符号語で "１１１１００"、もしくは"００１１１１"のパターンを含まないようにすることを特徴とする請求項４記載の信号処理方法。
- 前記符号化方法を用いて記録されたデータを最尤復号する最尤復号方法において、最尤パスを探索する過程で符号語列 "１１１１"に対応する遷移パスを探索候補から排除することを特徴とする請求項３記載の信号処理方法。
- 前記符号化方法を用いて記録されたデータを最尤復号する最尤復号方法において、最尤パスを探索する過程で符号語列 "１１１１１"に対応する遷移パスを探索候補から排除することを特徴とする請求項４記載の信号処理方法。
- 前記符号化方法を用いて記録されたデータを復号する最尤復号方法において、最尤パスを探索する過程で符号語列 "１１１１１"、"１１１１００"もしくは"１１１１１"、"００１１１１"に対応する遷移パスを探索候補から排除することを特徴とする請求項４または５記載の信号処理方法。
- 前記符号化方法を用いて記録されたデータに対し再生時に誤り訂正を行う誤り訂正方法において、訂正する対象を１ビット、および３ビットの復号誤りに限定することを特徴とする請求項３から５までのいずれかに記載の信号処理方法。
- 情報系列を記録し、記録された信号を再生して元の信号に復号を行う記録再生装置において、前記請求項１から９に記載の信号処理方法における符号化方法、最尤復号方法、および誤り訂正方法を用いてデータの記録再生処理を行うことを特徴とする記録再生装置。
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