KR20100110119A - 데이터를 송신하는 송신기 및 이를 구비하는 반도체 장치 - Google Patents

데이터를 송신하는 송신기 및 이를 구비하는 반도체 장치 Download PDF

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KR20100110119A
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Abstract

데이터를 송신하는 송신기 및 이를 구비하는 반도체 장치가 개시된다. 상기 반도체 장치는 멀티 레벨의 신호를 이용하여 복수의 데이터를 전송하는 반도체 장치에 있어서 패리티 비트 제어부, 데이터 변환부 및 복수의 송신부를 구비할 수 있다. 상기 패리티 비트 제어부는 상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수에 따라 다른 논리 상태의 패리티 비트를 발생할 수 있다. 상기 데이터 변환부는 상기 패리티 비트에 응답하여 상기 데이터의 최상위 비트 및 최하위 비트 중 하나를 반전하여 출력하거나 상기 데이터를 변경없이 출력할 수 있다. 상기 송신부는 상기 멀티 레벨의 신호를 이용하여 상기 데이터 변환부에서 출력하는 데이터를 송신할 수 있다.

Description

데이터를 송신하는 송신기 및 이를 구비하는 반도체 장치{Transmitter transmitting data and semiconductor device comprising the same}
본 발명은 반도체 장치에 관한 것으로, 특히 데이터를 송신하는 송신기 및 상기 송신기를 구비하는 반도체 장치에 관한 것이다.
데이터 전송 속도를 높이지 않고 더 많은 양의 데이터를 송수신하기 위한 수단으로 멀티 레벨(multi-level) 입출력 방식 개념이 등장하였다. 멀티 레벨 입출력 방식에는 여러 가지 디지털 변조 방식들, 예를 들어 펄스 진폭 변조(PAM : Pulse Amplitude Modulation), 펄스 지속 변조(PDM : Pulse Duration Modulation) 및 펄스 위치 변조(PPM : Pulse Position Modulation) 등이 있다.
본 발명이 해결하고자 하는 과제는 전류 소모를 최소화하면서 멀티 레벨(multi-level)의 신호를 이용하여 데이터를 송신할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 멀티 레벨의 신호를 이용하여 데이터를 송신할 수 있는 송신기를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 멀티 레벨의 신호를 이용하여 복수의 데이터를 전송하는 반도체 장치에 있어서 패리티 비트 제어부, 데이터 변환부 및 복수의 송신부를 구비할 수 있다. 상기 패리티 비트 제어부는 상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수에 따라 다른 논리 상태의 패리티 비트를 발생할 수 있다. 상기 데이터 변환부는 상기 패리티 비트에 응답하여 상기 데이터의 최상위 비트 및 최하위 비트 중 하나를 반전하여 출력하거나 상기 데이터를 변경없이 출력할 수 있다. 상기 송신부는 상기 멀티 레벨의 신호를 이용하여 상기 데이터 변환부에서 출력하는 데이터를 송신할 수 있다.
상기 패리티 비트 제어부는 상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수가 상기 전체 데이터 개수의 절반 이하인 경우 제 1 논리 상태의 패리티 비트를 발생하고, 상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수가 상기 전체 데이터 개수의 절반을 초과하는 경우 제 2 논리 상태의 패리티 비트를 발생할 수 있다.
상기 데이터 변환부는 상기 제 1 논리 상태인 패리티 비트에 응답하여 상기 데이터를 변경없이 출력하고, 상기 제 2 논리 상태인 패리티 비트에 응답하여 상기 데이터의 최상위 비트 및 최하위 비트 중 하나를 반전하여 출력할 수 있다.
상기 송신부는 상기 데이터 중 제 1 비트가 제 1 논리 상태인 경우 전원 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 1 전압 제어부, 상기 제 1 비트가 제 2 논리 상태인 경우 접지 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결 여부를 차단하는 제 2 전압 제어부, 상기 제 1 비트 및 상기 데이터 중 제 2 비트가 제 1 논리 상태인 경우에만 상기 전원 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 3 전압 제어부, 상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 접지 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 4 전압 제어부, 상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 전원 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 5 전압 제어부 및 상기 제 1 비트 및 제 2 비트가 제 1 논리 상태인 경우에만 상기 접지 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 6 전압 제어부를 구비할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 송신기는 멀티 레벨 신호를 이용하여 데이터를 송신하는 송신기에 있어서, 상기 데이터 중 제 1 비트가 제 1 논리 상태인 경우 전원 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 1 전압 제어부, 상기 제 1 비트가 제 2 논리 상태인 경우 접지 전압원과 상기 송신기의 출력단의 연결 여부를 차단하는 제 2 전압 제어부, 상기 제 1 비트 및 상기 데이터 중 제 2 비트가 제 1 논리 상태인 경우에만 상기 전원 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 3 전압 제어부, 상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 접지 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 4 전압 제어부, 상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 전원 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 5 전압 제어부 및 상기 제 1 비트 및 제 2 비트가 제 1 논리 상태인 경우에만 상기 접지 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 6 전압 제어부를 구비할 수 있다.
본 발명에 따른 데이터를 송신하는 송신기 및 이를 구비하는 반도체 장치는 데이터를 전송하는 경우 전류 소모를 최소화할 수 있는 장점이 있고, 멀티 레벨(multi-level) 신호를 이용함으로서 송수신하는 신호의 주파수를 증가시키지 않고 전송될 수 있는 데이터량을 증가시키거나 상기 송수신하는 신호의 주파수를 감소시키면서 종래와 동일한 데이터량을 전송할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 장치(100)는 패리티 비트 제어부(110), 데이터 변환부(150) 및 복수의 송신부(TX)를 구비할 수 있다. 도 1에서는 반도체 장치(100)가 제 1 데이터(D0<1>, D0<0>), 제 2 데이터(D1<1>, D1<0>), 제 3 데이터(D2<1>, D2<0>) 및 제 4 데이터(D3<1>, D3<0>)를 전송하는 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 이하와 같은 방법에 의하여 다른 개수의 데이터를 전송할 수도 있다. 이하에서는 설명의 편의상 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하는 경우에 대하여 설명한다.
패리티 비트 제어부(110)는 반도체 장치(100)가 전송할 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트(most significant bit)(D0<1>, D1<1>, D2<1>, D3<1>)와 최하위 비트(least significant bit)(D0<0>, D1<0>, D2<0>, D3<0>)가 상이한 데이터의 개수에 따라 패리티 비트의 논리 상태를 변경할 수 있다. 예를 들어, 패리티 비트 제어부(110)는 상기 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수가 상기 전체 데이터 개수의 절반 이하인 경우 상기 패리티 비트를 제 1 논리 상태로 하고, 상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수가 상기 전체 데이터 개수의 절반을 초과하는 경우 상기 패리티 비트를 제 2 논리 상태로 할 수 있다. 이하에서, 제 1 논리 상태는 논리 로우 상태를 의미하고 제 2 논리 상태는 논리 하이 상태를 의미한다. 다만, 제 1 논리 상태가 논리 하이 상태를 의미하고 제 2 논리 상태가 논리 로우 상태를 의미하는 경우에도 본 발명과 동일한 효과를 거둘 수 있다.
패리티 비트 제어부(110)는 제 1 내지 제 4 XOR 게이트(121, 122, 123, 124), 카운터(130) 및 패리티 비트 발생부(140)를 구비할 수 있다. 도 1의 경우 4 개의 데이터를 전송하는 경우에 대하여 도시하고 있으므로 XOR 게이트는 4개로 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 다른 개수의 데이터를 전송하는 경우 상기 반도체 장치는 다른 개수의 XOR 게이트를 포함할 수 있다.
제 1 XOR 게이트(121)는 제 1 데이터(D0<1>, D0<0>)의 최상위 비트(D0<1>) 및 최하위 비트(D0<0>)를 입력으로 하여 배타적 논리합 연산을 수행함으로서, 제 1 데이터(D0<1>, D0<0>)의 최상위 비트(D0<1>) 및 최하위 비트(D0<0>)가 동일한 논리 상태인지 아닌지를 판단할 수 있다. 제 2 XOR 게이트(122)는 제 2 데이터(D1<1>, D1<0>)의 최상위 비트(D1<1>) 및 최하위 비트(D1<0>)를 입력으로 하여 배타적 논리합 연산을 수행함으로서, 제 2 데이터(D1<1>, D1<0>)의 최상위 비트(D1<1>) 및 최하위 비트(D1<0>)가 동일한 논리 상태인지 아닌지를 판단할 수 있다. 제 3 XOR 게이트(123)는 제 3 데이터(D2<1>, D2<0>)의 최상위 비트(D2<1>) 및 최하위 비트(D2<0>)를 입력으로 하여 배타적 논리합 연산을 수행함으로서, 제 3 데이 터(D2<1>, D2<0>)의 최상위 비트(D2<1>) 및 최하위 비트(D2<0>)가 동일한 논리 상태인지 아닌지를 판단할 수 있다. 제 4 XOR 게이트(124)는 제 4 데이터(D3<1>, D3<0>)의 최상위 비트(D3<1>) 및 최하위 비트(D3<0>)를 입력으로 하여 배타적 논리합 연산을 수행함으로서, 제 4 데이터(D3<1>, D3<0>)의 최상위 비트(D3<1>) 및 최하위 비트(D3<0>)가 동일한 논리 상태인지 아닌지를 판단할 수 있다.
카운터(130)는 제 1 내지 제 4 XOR 게이트(121, 122, 123, 124)의 출력 신호를 이용하여 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수를 카운트할 수 있다.
패리티 비트 발생부(140)는 상기 카운트한 개수가 전체 데이터 개수의 절반 이하인 경우 제 1 논리 상태이고, 상기 카운트한 개수가 전체 데이터 개수의 절반을 초과하는 경우 제 2 논리 상태인 패리티 비트(PB)를 발생할 수 있다. 도 1의 실시예의 경우, 상기 카운트한 개수가 2개 이하인 경우 패리티 비트(PB)는 제 1 논리 상태가 되고, 상기 카운트한 개수가 3개 이상인 경우 패리티 비트(PB)는 제 2 논리 상태가 된다.
데이터 변환부(150)는 패리티 비트 제어부(110)에서 출력하는 패리티 비트(PB)에 응답하여 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)의 최상위 비트(D0<1>, D1<1>, D2<1>, D3<1>) 및 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>) 중 하나를 반전하여 출력하거나 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 변경없이 출 력할 수 있다. 예를 들어, 데이터 변환부(150)는 패리티 비트(PB)가 제 1 논리 상태인 경우 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 변경없이 출력하고, 패리티 비트(PB)가 제 2 논리 상태인 경우 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)의 최상위 비트(D0<1>, D1<1>, D2<1>, D3<1>) 및 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>) 중 하나를 반전하여 출력하거나 할 수 있다.
송신부(TX)는 멀티 레벨(multi-level)의 신호를 이용하여 데이터 변환부(150)에서 출력하는 데이터를 송신할 수 있다. 송신부(TX)의 일 실시예에 대하여는 도 3 및 도 4를 참조하여 보다 상세하게 설명한다.
도 2(a)는 전송할 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 및 패리티 비트(PB)를 도시한 표이고, 도 2(b)는 실제로 전송되는 제 1 내지 제 4 전송 데이터(D0'<1>, D0'<0>, D1'<1>, D1'<0>, D2'<1>, D2'<0>, D3'<1>, D3'<0>) 및 패리티 비트(PB)를 도시한 표이다. 이하에서는 도 1 내지 도 2(b)를 참조하여 반도체 장치(100)의 동작을 보다 상세하게 설명한다.
먼저, 도 2(a)의 첫 번째 줄과 같은 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하려 하는 경우에 대하여 설명한다. 제 1 데이터(D0<1>, D0<0>)의 최상위 비트(D0<1>)는 논리 하이 상태(H)이고 최하위 비트(D0<0>)는 논리 로우 상태(L)이므로 논리 상태가 상이하다. 또한, 제 2 데이터(D1<1>, D1<0>) 및 제 3 데이터(D20<1>, D2<0>)도 각각 최상위 비트(D1<1>, D2<1>)와 최하위 비트(D1<0>, D2<0>)의 논리 상태가 상이하다. 그러나, 제 4 데이터(D3<1>, D3<0>)는 최상위 비트(D3<1>)와 최하위 비트(D3<0>)의 논리 상태가 동일하다. 즉, 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트(D0<1>, D1<1>, D2<1>, D3<1>) 및 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)가 상이한 데이터는 3 개이고, 동일한 데이터는 1개이다. 따라서, 패리티 비트 제어부(110)는 논리 하이 상태(H)의 패리티 비트(PB)를 발생하여 출력한다. 상기 최상위 비트와 상기 최하위 비트가 상이한 데이터의 개수가 전체 데이터 개수의 절반인 2개를 초과하였기 때문이다.
도 2(b)의 첫 번째 줄은 도 2(a)의 첫 번째 줄의 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 변환하여 실제로 전송되는 제 1 내지 제 4 전송 데이터(D0'<1>, D0'<0>, D1'<1>, D1'<0>, D2'<1>, D2'<0>, D3'<1>, D3'<0>)를 도시하고 있다. 즉, 도 2(a)의 첫 번째 줄의 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하고자 하는 경우, 패리티 비트(PB)가 논리 하이 상태(H)이므로 데이터 변환부(150)는 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)의 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)의 논리 상태를 변경한 제 1 내지 제 4 전송 데이터(D0'<1>, D0'<0>, D1'<1>, D1'<0>, D2'<1>, D2'<0>, D3'<1>, D3'<0>)를 송신기(TX)로 출력한다. 도 2(b)의 실시예의 경우에는 패리티 비트(PB)가 논리 하이 상태(H)인 경우 상기 최하위 비트를 변경하는 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 상기 최하위 비트를 변경하 지 않고 상기 최상위 비트를 변경하여도 본 발명과 동일한 효과를 얻을 수 있다.
도 2(a)의 두 번째 줄과 같은 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하려 하는 경우, 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트(D0<1>, D1<1>, D2<1>, D3<1>) 및 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)가 상이한 데이터는 3 개이고, 동일한 데이터는 1개이므로, 패리티 비트 제어부(110)는 논리 하이 상태(H)의 패리티 비트(PB)를 발생하여 출력한다. 또한, 도 2(a)의 세 번째 줄과 같은 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하려 하는 경우, 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트(D0<1>, D1<1>, D2<1>, D3<1>) 및 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)가 상이한 데이터는 4 개이므로, 패리티 비트 제어부(110)는 논리 하이 상태(H)의 패리티 비트(PB)를 발생하여 출력한다.
도 2(a)의 두 번째 줄 또는 세 번째 줄의 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하고자 하는 경우, 패리티 비트(PB)가 논리 하이 상태(H)이므로 데이터 변환부(150)는 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)의 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)의 논리 상태를 변경한 제 1 내지 제 4 전송 데이터(D0'<1>, D0'<0>, D1'<1>, D1'<0>, D2'<1>, D2'<0>, D3'<1>, D3'<0>)를 송신기(TX)로 출력한다.
도 2(a)의 네 번째 줄 또는 다섯 번째 줄과 같은 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하려 하는 경우, 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트(D0<1>, D1<1>, D2<1>, D3<1>) 및 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)가 상이한 데이터는 2 개이고, 동일한 데이터는 2개이므로, 패리티 비트 제어부(110)는 논리 로우 상태(L)의 패리티 비트(PB)를 발생하여 출력한다. 또한, 도 2(a)의 여섯 번째 줄과 같은 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하려 하는 경우, 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>) 중 최상위 비트(D0<1>, D1<1>, D2<1>, D3<1>) 및 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)가 상이한 데이터는 4 개이므로, 패리티 비트 제어부(110)는 논리 로우 상태(L)의 패리티 비트(PB)를 발생하여 출력한다.
도 2(a)의 네 번째 줄, 다섯 번 째 줄 또는 여섯 번째 줄의 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)를 전송하고자 하는 경우, 패리티 비트(PB)가 논리 로우 상태(L)이므로 데이터 변환부(150)는 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)의 최하위 비트(D0<0>, D1<0>, D2<0>, D3<0>)의 논리 상태를 변경함이 없이 제 1 내지 제 4 데이터(D0<1>, D0<0>, D1<1>, D1<0>, D2<1>, D2<0>, D3<1>, D3<0>)와 동일한 논리 상태를 가지는 제 1 내지 제 4 전송 데이터(D0'<1>, D0'<0>, D1'<1>, D1'<0>, D2'<1>, D2'<0>, D3'<1>, D3'<0>)를 송신기(TX)로 출력한다.
도 3은 본 발명의 다른 일 실시예에 따른 송신기(TX)의 회로도이다.
이하에서는 설명의 편의상 도 1의 제 1 전송 데이터(D0'<1>, D0'<0>)를 송신하는 송신부(TX)가 도 3의 송신기(TX)인 경우에 대하여 설명한다. 제 2 내지 제 4 전송 데이터(D1'<1>, D1'<0>, D2'<1>, D2'<0>, D3'<1>, D3'<0>) 각각을 송신하는 송신부(TX)도 도 3의 송신기(TX)를 이용할 수 있다. 다만, 도 1의 송신부(TX)가 반드시 도 3의 송신기(TX)이어야 하는 것은 아니면, 멀티 레벨의 신호를 이용하여 데이터를 전송할 수 있다면 다른 형태를 송신기를 사용할 수도 있다. 또한, 도 3의 송신기(TX)가 반드시 도 1의 반도체 장치(100)에서 사용되어야 하는 것은 아니며, 데이터를 전송하는 다른 모든 반도체 장치의 송신기로 사용될 수 있다.
도 1 내지 도 3을 참조하면, 송신기(TX)는 제 1 전압 제어부(310), 제 2 전압 제어부(320), 제 3 전압 제어부(330), 제 4 전압 제어부(340), 제 5 전압 제어부(350) 및 제 6 전압 제어부(360)를 구비할 수 있다.
제 1 전압 제어부(310)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>)가 제 1 논리 상태인 경우 전원 전압원(VDDQ)과 송신기(TX)의 출력단(OUT)의 연결을 차단할 수 있다. 제 2 전압 제어부(320)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>)가 제 2 논리 상태인 경우 접지 전압원(VSS)과 송신기(TX)의 출력단(OUT)의 연결 여부를 차단할 수 있다. 제 3 전압 제어부(330)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>) 및 최하위 비트(D0'<0>)가 제 1 논리 상태인 경우에만 전원 전압원(VDDQ)과 송신기(TX)의 출력단(OUT)의 연결을 차단할 수 있다. 제 4 전압 제어부(340)는 제 1 전송 데이 터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>) 및 최하위 비트(D0'<0>)가 제 2 논리 상태인 경우에만 접지 전압원(VSS)과 송신기(TX)의 출력단(OUT)의 연결을 차단할 수 있다. 제 5 전압 제어부(350)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>) 및 최하위 비트(D0'<0>)가 제 2 논리 상태인 경우에만 전원 전압원(VDDQ)과 송신기(TX)의 출력단(OUT)의 연결을 차단할 수 있다. 제 6 전압 제어부(360)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>) 및 최하위 비트(D0'<0>)가 제 1 논리 상태인 경우에만 접지 전압원(VSS)과 송신기(TX)의 출력단(OUT)의 연결을 차단할 수 있다.
송신기(TX)는 인버터(INV), NOR 게이트(NOR) 및 NAND 게이트(NAND)를 더 구비할 수 있다. 인버터(INV)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>)를 반전하여 출력할 수 있다. NOR 게이트(NOR)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>) 및 최하위 비트(D0'<0>)를 부정 논리합 연산을 하여 출력할 수 있다. NAND 게이트(NAND)는 제 1 전송 데이터(D0'<1>, D0'<0>)의 최상위 비트(D0'<1>) 및 최하위 비트(D0'<0>)를 부정 논리곱 연산을 하여 출력할 수 있다.
제 1 전압 제어부(310)는 제 1 트랜지스터(TR1) 및 제 1 저항(R1)을 포함할 수 있다. 제 1 트랜지스터(TR1)는 게이트에 인버터(INV)의 출력 신호가 인가되고, 제 1 단에 전원 전압원(VDDQ)이 연결될 수 있다. 제 1 저항(R1)은 제 1 트랜지스터(TR1)의 제 2 단과 송신기(TX)의 출력단(OUT) 사이에 연결될 수 있다.
제 2 전압 제어부(320)는 제 2 트랜지스터(TR2) 및 제 2 저항(R2)을 포함할 수 있다. 제 2 트랜지스터(TR2)는 게이트에 인버터(INV)의 출력 신호가 인가되고, 제 1 단에 접지 전압원(VSS)이 연결될 수 있다. 제 2 저항(R2)은 제 2 트랜지스터(TR2)의 제 2 단과 송신기(TX)의 출력단(OUT) 사이에 연결될 수 있다.
제 3 전압 제어부(330)는 제 3 트랜지스터(TR3) 및 제 3 저항(R3)을 포함할 수 있다. 제 3 트랜지스터(TR3)는 게이트에 NOR 게이트(NOR)의 출력 신호가 인가되고, 제 1 단에 전원 전압원(VDDQ)이 연결될 수 있다. 제 3 저항(R3)은 제 3 트랜지스터(TR3)의 제 2 단과 송신기(TX)의 출력단(OUT) 사이에 연결될 수 있다.
제 4 전압 제어부(340)는 제 4 트랜지스터(TR4) 및 제 4 저항(R4)을 포함할 수 있다. 제 4 트랜지스터(TR4)는 게이트에 NAND 게이트(NAND)의 출력 신호가 인가되고, 제 1 단에 접지 전압원(VSS)이 연결될 수 있다. 제 4 저항(R4)은 제 4 트랜지스터(TR4)의 제 2 단과 송신기(TX)의 출력단(OUT) 사이에 연결될 수 있다.
제 5 전압 제어부(350)는 제 5 트랜지스터(TR5) 및 제 5 저항(R5)을 포함할 수 있다. 제 5 트랜지스터(TR5)는 게이트에 NAND 게이트(NAND)의 출력 신호가 인가되고, 제 1 단에 전원 전압원(VDDQ)이 연결될 수 있다. 제 5 저항(R5)은 제 5 트랜지스터(TR5)의 제 2 단과 송신기(TX)의 출력단(OUT) 사이에 연결될 수 있다.
제 6 전압 제어부(360)는 제 6 트랜지스터(TR6) 및 제 6 저항(R6)을 포함할 수 있다. 제 6 트랜지스터(TR6)는 게이트에 NOR 게이트(NOR)의 출력 신호가 인가되고, 제 1 단에 접지 전압원(VSS)이 연결될 수 있다. 제 6 저항(R6)은 제 6 트랜지스터(TR6)의 제 2 단과 송신기(TX)의 출력단(OUT) 사이에 연결될 수 있다.
이상에서 제 1 트랜지스터(TR1), 제 3 트랜지스터(TR3) 및 제 5 트랜지스 터(TR5)는 PMOS 트랜지스터일 수 있고, 제 2 트랜지스터(TR2), 제 4 트랜지스터(TR4) 및 제 6 트랜지스터(TR6)는 NMOS 트랜지스터일 수 있다. 또한, 제 1 내지 제 6 저항(R1, R2, R3, R4, R5, R6)은 동일한 저항값을 가질 수 있다.
도 4는 도 3의 수신기에 인가되는 데이터(D'<<1>, D'<0>)의 논리 상태에 따른 송신기(TX)의 출력단(OUT)의 전압(Vout)을 도시한 표이다.
이하에서는 도 3 및 도 4를 참조하여 제 1 전송 데이터(D'<<1>, D'<0>)의 논리 상태에 따른 송신기(TX)의 동작 및 송신기(TX)의 출력단(OUT)의 전압(Vout)에 대하여 설명한다. 이하에서 제 1 내지 제 6 저항(R1, R2, R3, R4, R5, R6)은 동일한 저항값을 가진다고 가정한다.
먼저, 제 1 전송 데이터(D'<<1>, D'<0>)의 최상위 비트(D'<1>) 및 최하위 비트(D'<0>)가 모두 논리 하이 상태(H)인 경우에 대하여 설명한다. 이 경우, 인버터(INV)의 출력 신호는 논리 로우 상태가 되므로 제 1 트랜지스터(TR1)는 턴 온되고 제 2 트랜지스터(TR2)는 턴 오프된다. 그리고, NOR 게이트(NOR) 및 NAND 게이트(NAND)의 출력 신호는 모두 논리 로우 상태가 되므로, 제 3 트랜지스터(TR3) 및 제 5 트랜지스터(TR5)는 턴 온되고 제 4 트랜지스터(TR4) 및 제 6 트랜지스터(TR6)는 턴 오프된다. 따라서, 송신기(TX)의 출력단(OUT)의 전압(Vout)은 전원 전압원(VDDQ)의 전압 레벨과 동일한 전압 레벨이되고, 접지 전압원(VSS)과 연결된 트랜지스터는 모두 턴 오프되어있으므로 전원 전압원(VDDQ)과 접지 전압원(VSS) 사이에 전류가 흐르지 않는다.
다음으로, 제 1 전송 데이터(D'<<1>, D'<0>)의 최상위 비트(D'<1>)가 논리 하이 상태(H)이고 최하위 비트(D'<0>)가 논리 로우 상태(L)인 경우에 대하여 설명한다. 이 경우, 인버터(INV)의 출력 신호는 논리 로우 상태가 되므로 제 1 트랜지스터(TR1)는 턴 온되고 제 2 트랜지스터(TR2)는 턴 오프된다. 그리고, NOR 게이트(NOR)의 출력 신호는 논리 로우 상태가 되고 NAND 게이트(NAND)의 출력 신호는 논리 하이 상태가 되므로, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 턴 온되고 제 5 트랜지스터(TR5) 및 제 6 트랜지스터(TR6)는 턴 오프된다. 따라서, 송신기(TX)의 출력단(OUT)의 전압(Vout)은 전원 전압원(VDDQ)의 전압 레벨의 2/3가 되고, 접지 전압원(VSS)과 연결된 제 4 트랜지스터(TR4)가 턴 온되었으므로 전원 전압원(VDDQ)과 접지 전압원(VSS) 사이에 전류가 흐른다.
다음으로, 제 1 전송 데이터(D'<<1>, D'<0>)의 최상위 비트(D'<1>)가 논리 로우 상태(L)이고 최하위 비트(D'<0>)가 논리 하이 상태(H)인 경우에 대하여 설명한다. 이 경우, 인버터(INV)의 출력 신호는 논리 하이 상태가 되므로 제 1 트랜지스터(TR1)는 턴 오프되고 제 2 트랜지스터(TR2)는 턴 온된다. 그리고, NOR 게이트(NOR)의 출력 신호는 논리 로우 상태가 되고 NAND 게이트(NAND)의 출력 신호는 논리 하이 상태가 되므로, 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)는 턴 온되고 제 5 트랜지스터(TR5) 및 제 6 트랜지스터(TR6)는 턴 오프된다. 따라서, 송신기(TX)의 출력단(OUT)의 전압(Vout)은 전원 전압원(VDDQ)의 전압 레벨의 1/3이 되고, 접지 전압원(VSS)과 연결된 제 2 트랜지스터(TR2) 및 제 4 트랜지스터(TR4)가 턴 온되었으므로 전원 전압원(VDDQ)과 접지 전압원(VSS) 사이에 전류가 흐른다.
마지막으로, 제 1 전송 데이터(D'<<1>, D'<0>)의 최상위 비트(D'<1>) 및 최 하위 비트(D'<0>)가 모두 논리 로우 상태(L)인 경우에 대하여 설명한다. 이 경우, 인버터(INV)의 출력 신호는 논리 하이 상태가 되므로 제 1 트랜지스터(TR1)는 턴 오프되고 제 2 트랜지스터(TR2)는 턴 온된다. 그리고, NOR 게이트(NOR) 및 NAND 게이트(NAND)의 출력 신호는 모두 논리 하이 상태가 되므로, 제 3 트랜지스터(TR3) 및 제 5 트랜지스터(TR5)는 턴 오프되고 제 4 트랜지스터(TR4) 및 제 6 트랜지스터(TR6)는 턴 온된다. 따라서, 송신기(TX)의 출력단(OUT)의 전압(Vout)은 접지 전압원(VSS)의 전압 레벨과 동일한 전압 레벨이 되고, 전원 전압원(VDDQ)과 연결된 트랜지스터는 모두 턴 오프되어있으므로 전원 전압원(VDDQ)과 접지 전압원(VSS) 사이에 전류가 흐르지 않는다.
이상에서와 같이 멀티 레벨의 신호를 이용하여 데이터를 송신하는 경우, 상기 데이터의 최상위 비트 및 최하위 비트의 논리 상태가 상이한 경우에는 송신부(TX)에서 전류가 흐르게 된다. 따라서, 본 발명의 일 실시예에 따를 경우 상기 데이터의 최상위 비트 및 최하위 비트의 논리 상태가 상이한 경우를 최소화시킴으로서 종래보다 송신기(TX)에서 소모되는 전류량을 감소시킬 수 있다.
이상에서는 본 발명의 일 실시예에 따른 송신기(TX)의 구성에 대하여 설명하였다. 도 3에서는 2 비트의 데이터를 4 개의 전압 레벨 중 하나의 전압 레벨을 이용하여 전송하는 경우에 대하여 도시하고 있으므로, 수신기(TX)는 상기 최상위 비트 및 상기 최하위 비트를 이용하여 멀티 레벨의 신호를 발생하고 있다. 그러나, 본 발명이 이 경우에 한정되는 것은 아니며 다른 비트수의 데이터를 전송하는 경우, 상기와 같이 전원 전압원(VDDQ)과 연결되는 부분들 및 접지 전압원(VSS)과 연 결되는 부분들을 각각 턴 온 또는 턴 오프함으로서 복수의 전압 레벨을 가지는 멀티 레벨의 신호를 발생할 수 있다. 상기 전원 전압원(VDDQ)과 연결되는 부분들 및 접지 전압원(VSS)과 연결되는 부분들을 턴 온 또는 턴 오프하기 위하여는 상기 데이터의 비트들 중 제 1 비트 및 제 2 비트의 두 개의 비트를 선택하여 각각 제어할 수 있다. 예를 들어, 3 비트의 데이터(D<2>, D<1>, D<0>)를 8개의 전압 레벨 중 하나의 전압 레벨을 이용하여 전송하는 경우, 상기 제 1 비트 및 제 2 비트는 (D<2>, D<1>), (D<2>, D<0>), (D<1>, D<0>), (D<1>, D<2>), (D<0>, D<2>) 또는 (D<0>, D<1>)일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2(a)는 전송할 제 1 내지 제 4 데이터 및 패리티 비트(PB)를 도시한 표이고, 도 2(b)는 실제로 전송되는 제 1 내지 제 4 전송 데이터 및 패리티 비트(PB)를 도시한 표이다.
도 3은 본 발명의 다른 일 실시예에 따른 송신기의 회로도이다.
도 4는 도 3의 수신기에 인가되는 데이터의 논리 상태에 따른 송신기의 출력단의 전압을 도시한 표이다.

Claims (10)

  1. 멀티 레벨의 신호를 이용하여 복수의 데이터를 전송하는 반도체 장치에 있어서,
    상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수에 따라 다른 논리 상태의 패리티 비트를 발생하는 패리티 비트 제어부;
    상기 패리티 비트에 응답하여 상기 데이터의 최상위 비트 및 최하위 비트 중 하나를 반전하여 출력하거나 상기 데이터를 변경없이 출력하는 데이터 변환부; 및
    상기 멀티 레벨의 신호를 이용하여 상기 데이터 변환부에서 출력하는 데이터를 송신하는 복수의 송신부를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 패리티 비트 제어부는,
    상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수가 상기 전체 데이터 개수의 절반 이하인 경우 제 1 논리 상태의 패리티 비트를 발생하고, 상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수가 상기 전체 데이터 개수의 절반을 초과하는 경우 제 2 논리 상태의 패리티 비트를 발생하는 하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 데이터 변환부는,
    상기 제 1 논리 상태인 패리티 비트에 응답하여 상기 데이터를 변경없이 출 력하고, 상기 제 2 논리 상태인 패리티 비트에 응답하여 상기 데이터의 최상위 비트 및 최하위 비트 중 하나를 반전하여 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 패리티 비트 제어부는,
    상기 각각의 데이터의 최상위 비트와 최하위 비트를 입력으로 하여 배타적 논리합 연산을 수행하는 복수의 XOR 게이트;
    상기 복수의 XOR 게이트의 출력 신호를 이용하여 상기 복수의 데이터 중 최상위 비트와 최하위 비트가 상이한 데이터의 개수를 카운트하는 카운터; 및
    상기 카운트한 개수가 상기 전체 데이터 개수의 절반 이하인 경우 제 1 논리 상태이고 상기 카운트한 개수가 상기 전체 데이터 개수의 절반을 초과하는 경우 제 2 논리 상태인 패리티 비트를 발생하는 패리티 비트 발생부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 송신부는,
    상기 데이터 중 제 1 비트가 제 1 논리 상태인 경우 전원 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 1 전압 제어부;
    상기 제 1 비트가 제 2 논리 상태인 경우 접지 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결 여부를 차단하는 제 2 전압 제어부;
    상기 제 1 비트 및 상기 데이터 중 제 2 비트가 제 1 논리 상태인 경우에만 상기 전원 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 3 전압 제어부;
    상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 접지 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 4 전압 제어부;
    상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 전원 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 5 전압 제어부;
    상기 제 1 비트 및 제 2 비트가 제 1 논리 상태인 경우에만 상기 접지 전압원과 상기 멀티 레벨 신호 발생부의 출력단의 연결을 차단하는 제 6 전압 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 송신부는,
    상기 제 1 비트를 반전하여 출력하는 인버터를 더 구비하고,
    상기 제 1 전압 제어부는,
    게이트에 상기 인버터의 출력 신호가 인가되고 제 1 단에 상기 전원 접압원이 연결되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 제 2 단과 상기 멀티 레벨 신호 발생부의 출력단 사이에 연결되는 제 1 저항을 구비하며,
    상기 제 2 전압 제어부는,
    게이트에 상기 인버터의 출력 신호가 인가되고 제 1 단에 상기 접지 접압원이 연결되는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터의 제 2 단과 상기 멀티 레벨 신호 발생부의 출력단 사 이에 연결되는 제 2 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 송신부는,
    상기 제 1 비트 및 제 2 비트를 부정 논리합 연산하여 출력하는 NOR 게이트; 및
    상기 제 1 비트 및 제 2 비트를 부정 논리곱 연산하여 출력하는 NAND 게이트를 더 구비하고,
    상기 제 3 전압 제어부는,
    게이트에 상기 NOR 게이트의 출력 신호가 인가되고 제 1 단에 상기 전원 전압원이 연결되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터의 제 2 단과 상기 멀티 레벨 신호 발생부의 출력단 사이에 연결되는 제 3 저항을 구비하고,
    상기 제 4 전압 제어부는,
    게이트에 상기 NAND 게이트의 출력 신호가 인가되고 제 1 단에 상기 접지 전압원이 연결되는 제 4 트랜지스터; 및
    상기 제 4 트랜지스터의 제 2 단과 상기 멀티 레벨 신호 발생부의 출력단 사이에 연결되는 제 4 저항을 구비하고,
    상기 제 5 전압 제어부는,
    게이트에 상기 NAND 게이트의 출력 신호가 인가되고 제 1 단에 상기 전원 전압원이 연결되는 제 5 트랜지스터; 및
    상기 제 5 트랜지스터의 제 2 단과 상기 멀티 레벨 신호 발생부의 출력단 사이에 연결되는 제 5 저항을 구비하며,
    상기 제 6 전압 제어부는,
    게이트에 상기 XOR 게이트의 출력 신호가 인가되고 제 1 단에 상기 접지 전압원이 연결되는 제 6 트랜지스터;
    상기 제 6 트랜지스터의 제 2 단과 상기 멀티 레벨 신호 발생부의 출력단 사이에 연결되는 제 6 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 멀티 레벨 신호를 이용하여 데이터를 송신하는 송신기에 있어서,
    상기 데이터 중 제 1 비트가 제 1 논리 상태인 경우 전원 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 1 전압 제어부;
    상기 제 1 비트가 제 2 논리 상태인 경우 접지 전압원과 상기 송신기의 출력단의 연결 여부를 차단하는 제 2 전압 제어부;
    상기 제 1 비트 및 상기 데이터 중 제 2 비트가 제 1 논리 상태인 경우에만 상기 전원 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 3 전압 제어부;
    상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 접지 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 4 전압 제어부;
    상기 제 1 비트 및 제 2 비트가 제 2 논리 상태인 경우에만 상기 전원 전압원과 상기 송신기의 출력단의 연결을 차단하는 제 5 전압 제어부;
    상기 제 1 비트 및 제 2 비트가 제 1 논리 상태인 경우에만 상기 접지 전압 원과 상기 송신기의 출력단의 연결을 차단하는 제 6 전압 제어부를 구비하는 것을 특징으로 하는 송신기.
  9. 제8항에 있어서, 상기 송신기는,
    상기 제 1 비트를 반전하여 출력하는 인버터를 더 구비하고,
    상기 제 1 전압 제어부는,
    게이트에 상기 인버터의 출력 신호가 인가되고 제 1 단에 상기 전원 접압원이 연결되는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터의 제 2 단과 상기 송신기의 출력단 사이에 연결되는 제 1 저항을 구비하며,
    상기 제 2 전압 제어부는,
    게이트에 상기 인버터의 출력 신호가 인가되고 제 1 단에 상기 접지 접압원이 연결되는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터의 제 2 단과 상기 송신기의 출력단 사이에 연결되는 제 2 저항을 구비하는 것을 특징으로 하는 송신기.
  10. 제8항에 있어서, 상기 송신기는,
    상기 제 1 비트 및 제 2 비트를 부정 논리합 연산하여 출력하는 NOR 게이트; 및
    상기 제 1 비트 및 제 2 비트를 부정 논리곱 연산하여 출력하는 NAND 게이트 를 더 구비하고,
    상기 제 3 전압 제어부는,
    게이트에 상기 NOR 게이트의 출력 신호가 인가되고 제 1 단에 상기 전원 전압원이 연결되는 제 3 트랜지스터; 및
    상기 제 3 트랜지스터의 제 2 단과 상기 송신기의 출력단 사이에 연결되는 제 3 저항을 구비하고,
    상기 제 4 전압 제어부는,
    게이트에 상기 NAND 게이트의 출력 신호가 인가되고 제 1 단에 상기 접지 전압원이 연결되는 제 4 트랜지스터; 및
    상기 제 4 트랜지스터의 제 2 단과 상기 송신기의 출력단 사이에 연결되는 제 4 저항을 구비하고,
    상기 제 5 전압 제어부는,
    게이트에 상기 NAND 게이트의 출력 신호가 인가되고 제 1 단에 상기 전원 전압원이 연결되는 제 5 트랜지스터; 및
    상기 제 5 트랜지스터의 제 2 단과 상기 송신기의 출력단 사이에 연결되는 제 5 저항을 구비하며,
    상기 제 6 전압 제어부는,
    게이트에 상기 XOR 게이트의 출력 신호가 인가되고 제 1 단에 상기 접지 전압원이 연결되는 제 6 트랜지스터;
    상기 제 6 트랜지스터의 제 2 단과 상기 송신기의 출력단 사이에 연결되는 제 6 저항을 구비하는 것을 특징으로 하는 송신기.
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