KR100780881B1 - 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송회로 - Google Patents

전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송회로 Download PDF

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Abstract

배터리를 사용하는 휴대 기기용 LCD driver IC를 위한 전류원 스위칭에 의한 저전력 듀얼레벨 저전압 차동신호 전송(DLVDS) 회로가 개시된다. 본 발명에 따른 저전력 듀얼레벨 저전압 차동신호 전송(DLVDS) 회로의 송신기는 기존의 DLVDS 회로의 송신기의 신호생성 방법을 개선하여 기존의 전송선 감소의 장점을 유지하면서 전력소모를 현저히 감소시켜, 배터리를 사용하는 휴대기기용 LCD 드라이버 회로에 적용할 수 있다. 본 발명은 출력단에 종단저항(RT-R)양단에 흐르는 전류의 방향을 조절하는 제 1 입력신호(VX1)및 상기 종단저항(RT-R)양단에 흐르는 전류의 양의 변화시키는 제 2 입력신호(VX2)를 제어하여 두개의 차동 출력신호(VTX1, VTX2)를 생성하기 위한 송신기; 및 송신기에서 출력된 상기 차동 출력 신호(VTX1, VTX2)의 전압차를 전송로를 통하여 입력받아 이를 연산하여 제 1 수신신호(VRX1)를 출력하고, 상기 송신기에서 출력된 상기 차동 출력 신호들(VTX1, VTX2)의 전압차의 절대값과 입력되는 기준 전압들(Vref1, Vref2)의 전압차의 절대값을 비교하여 제 2 수신신호(VRX2)를 출력하기 위한 수신기로 구성된다.

Description

전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송 회로{circuit for low power dual-level LVDS Technique using current source switching}
도 1은 종래의 LVDS방법을 설명하기 위한 회로도이다.
도 2는 선 발명된 DLVDS방법을 설명하기 위한 회로도이다.
도 3은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송 회로에 사용되는 송신기의 구조를 설명하기 위한 회로도이다.
도 4는 선 발명된 DLVDS회로에서 차동 입,출력 신호전송방법을 설명하기 위한 시스템도이다.
도 5는 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송 회로에서 차동 입,출력 신호전송방법을 설명하기 위한 시스템도이다.
도 6a와 b는 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송 회로에서 전류원 스위칭부의 동작을 설명하기 위한 회로도이다.
도 7은 도 3의 회로에서 전류원 바이어스를 스위칭 하기 위한 스위칭 입력파형을 나타낸 그래프이다.
도 8은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로의 수신기에서 복호화 알고리즘을 설명하기 위한 그래프이다.
도 9는 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로의 수신기 구조를 보여주기 위한 회로도이다.
도 10은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로의 수신기에서 전압차 비교기의 구조를 설명하기 위한 회로도이다.
도 11은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로에서 송신회로의 입력신호의 시뮬레이션 결과를 도시한 그래프이다.
도 12는 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로에서 송신회로의 출력신호의 시뮬레이션 결과를 도시한 그래프이다.
도 13은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로에서 수신기의 입력신호들의 전압차의 시뮬레이션한 결과를 도시한 그래프이다.
도 14는 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로에서 수신기의 제 1 전압차 비교기의 출력을 시뮬레이션한 결과를 도시한 그래프이다.
도 15는 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로에서 수신기의 제 2 전압차 비교기의 출력을 시뮬레이션한 결과를 도시한 그래프이다.
도 16은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로에서 수신기의 출력을 시뮬레이션한 결과를 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
13,14,17,18 : NMOS 트랜지스터
11,12,15,16 : PMOS 트랜지스터
20, 30 : 전류원스위칭부
21, 31 : 풀 업/다운 회로
51, 52, 53 : 감지 증폭기
DM1, DM2 : 전압차 비교기
본 발명은 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송(DLVDS: Dual-Level low voltage differential signaling; 이하 DLVDS라함)분야에 관한 것으로, 특히 기존의 DLVDS 회로의 송신기의 신호생성 방법을 개선하여 기존의 전송선 감소의 장점을 유지하면서 전력소모를 현저히 감소시키기 위한 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 방법 및 이를 수행하기 위한 차동 신호 전송 회로에 관한 것이다.
일반적으로, LCD 패널의 입출력 데이터 인터페이스와 같은 고속 데이터 전송을 위하여 저전압 차동 신호 전송(LVDS: low voltage differential signaling)기법이 광범위하게 사용된다. LVDS의 장점은 높은 데이터 전송 속도, 낮은 전력 소비, 잡음에의 높은 내성, 그리고 작은 전자파 간섭(EMI)특성 등이 있다.
도 1은 종래의 LVDS 회로를 나타낸다. 종래의 LVDS 회로에서 신호가 350~400mV의 저전압 스윙을 하여 고속 저전력 신호 전송이 가능하다. 그리고 3.5~4mA의 전류를 사용하므로 전자파 간섭(EMI)영향도 적다.
도1에서 보는 바와 같이 종래의 LVDS 송신기는 PMOS 전류원과 NMOS 전류원 사이에 흐르는 전류방향을 조절하는 스위치를 갖는 구조이다. 실선으로 표시된 경로로 전류가 흐를 경우, 100Ω의 종단저항 양단에 350~400mV의 전압차가 형성된다. 반대로 점선 경로로 전류가 흐를 경우, 저항 양단에 -350~400mV 전압차가 형성된다. 종래의 LVDS는 하나의 데이터를 보내기 위해 송신기의 입력에 차동신호를 생성해 입력하고, 송신기 출력의 차동신호를 전송한다. 따라서 하나의 데이터를 전송하기 위해 두 개의 전송선을 사용하는 단점이 있다.
즉, LVDS는 차동신호 전송 기법이므로 단일 출력(single -ended)전송 기술과 비교해서 입출력 핀과 전송선이 두 배가 되는 단점이 있다. 디스플레이 장치의 해상도가 증가되는 최근 추세 때문에 전송되는 입출력의 수는 디스플레이 패널에 크기에 비례하여 점점 증가한다. 입출력 핀과 전송선의 증가는 회로의 복잡성, PCB 면적, package 비용을 증가시킬 뿐만 아니라 지속적인 공정 기술의 발달로 칩 크기 감소등의 영향으로 점점 입출력 핀의 수가 제한요소가 되고 있다.
이러한 제한 요소 때문에 차동신호 전송의 단점인 두 배의 입출력 핀과 전송선 수를 줄이기 위하여 전송선 공유(shared data line)기법과 DLVDS기법이 제안되었다. 전송선 공유 기법은 송신기와 수신기의 차동전송라인을 공유하여 입출력 핀 수와 전송선 수를 감소시켰다. 그러나 전송선 공유 기법은 데이터의 복호과정에서 데이터 사이의 관계에 의존했기 때문에 완전한 병렬전송을 할 수 없다는 단점이 있었으며, 이러한 단점을 개선하기 위하여 동일 발명자에 의하여 DLVDS가 제안되었 다.
도 2 및 도 4는 도1에 도시된 차동 신호 전송의 단점을 극복하기 위해 동일 발명자에 의하여 발명된 대한민국 특허출원 제 10-2004-51625호로 제시된 DLVDS 회로이다.
도 2에서 보는 바와 같이 DLVDS는 단극(unipolar)구조의 송신기로 두 가지 레벨의 차동신호를 전송한다. 송신기에는 동시에 두 개의 데이터가 입력되고, 차동 신호의 특성을 유지하면서 두 개의 데이터를 동시에 전송한다. 따라서 두 개의 데이터를 전송할 때 단지 두 개의 전송선만을 사용하게 된다. 즉, 기존의 LVDS 기법의 전송선 및 핀 수의 반만을 사용한다. 따라서 칩 외부의 PCB 기판의 면적을 줄일 수 있고, 비용 감소 효과가 있다.
그러나, 전송선 공유 기법과 DLVDS는 단극(unipolar)구조를 사용하기 때문에 차동 출력에 동일한 전압차를 발생하기 위해 기존의 LVDS와 같은 양극(bipolar)구조보다 두 배의 전류를 필요로 한다. 그러므로 배터리를 사용하는 휴대용 기기의 증가에 의한 저전력 요구에 부응하기 어려운 문제점이 있었다.
본 발명은 상기의 문제점을 해소하기 위하여 발명된 것으로, DLVDS의 장점을 유지하면서 양극(bipolar)구조와 송신기의 신호생성 기법을 개선하여 전송선 감소의 장점을 유지하면서 전력소모를 현저히 감소시키기 위한 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로를 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은
출력단에 종단저항(RT-R)양단에 흐르는 전류의 방향을 조절하는 제 1 입력신호(VX1)및 상기 종단저항(RT-R)양단에 흐르는 전류의 양을 변화시키는 제 2 입력신호(VX2)를 제어하여 두개의 레벨을 갖는 차동 출력신호(VTX1, VTX2)를 생성하기 위한 송신기; 및 상기 송신기에서 출력된 상기 차동 출력 신호(VTX1, VTX2)의 전압차를 전송로를 통하여 입력받아 이를 연산하여 제 1 수신신호(VRX1)를 출력하고, 상기 송신기에서 출력된 상기 차동 출력 신호(VTX1, VTX2)의 전압차의 절대값과 입력되는 기준 전압들(Vref1, Vref2)의 전압차의 절대값을 비교하여 제 2 수신신호(VRX2)를 출력하기 위한 수신기로 구성된다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 4 및 도 5는 동일 발명자에 의하여 선 출원된 DLVDS 시스템과 본 발명에 따른 저전력 DLVDS 시스템을 보여준다. 양 시스템 모두 두 개의 데이터를 두 가지 레벨의 차동 신호로 변환하여 두 개의 전송선을 통해 동시에 전송한다. 따라서 전송선 개수가 반으로 줄어드는 장점과 데이터 효율(data rate)이 두 배가 되는 장점은 같다.
그러나, 도 4의 선출원된 DLVDS회로의 송신기는 종단저항(RT-R)이 출력에 각각 연결된 단극(unipolar)구조를 사용하여 전송로상에는 항상 동일한 전류가 흐르 게 된다. 그러나 본 발명에 따른 저전력 DLVDS회로의 송신기는 종단저항(RT-R)이 출력측에 연결된 양극(bipolar)구조를 채택하여 저항 값이 두배가 되어 선출원된 DLVDS회로의 송신기와 같은 크기의 전압차(차동신호)를 생성하기 위해 필요한 전류량이 1/2으로 경감되어 송신기에서 소모되는 전류가 1/2으로 감소시키는 데 그 특징이 있는 것이다.
도 3은 본 발명에 따른 저전력 DLVDS 시스템에서 사용되는 송신기 구조를 나타낸다.
도 3에서 보는 바와 같이, 제 1 PMOS 트랜지스터(11)의 드레인단과 제 3 NMOS 트랜지스터(13)의 드레인단이 직렬 접속되고, 이와 대칭되도록 제 2 PMOS 트랜지스터(12)의 드레인단과 제 4 NMOS 트랜지스터(14)의 드레인단이 직렬 접속되며, 제 1 PMOS 트랜지스터(11)의 소오스단과 제 2 PMOS 트랜지스터(12)의 소오스단이 서로 접속되고, 제 3 NMOS 트랜지스터(13)의 소오스단과 제 4 NMOS 트랜지스터(14)의 소오스단이 서로 접속되어 폐회로를 구성하여 스위칭부(10)를 구성한다.
제 1 PMOS 트랜지스터(11)의 드레인단과 제 3 NMOS 트랜지스터(13)의 드레인단의 사이와 제 2 PMOS 트랜지스터(12)의 드레인단과 제 4 NMOS 트랜지스터(14)의 드레인단의 사이에서 수신단으로 출력되는 신호(VTX1와 VTX2)가 각각 출력되도록 구성된다.
여기서, 제 1 PMOS 트랜지스터(11)와 제 3 NMOS 트랜지스터(13)의 게이트단으로는 입력신호중 하나인 VX1이 입력되며, 제 2 PMOS 트랜지스터(12)와 제 4 NMOS 트랜지스터(14)의 게이트단으로는 입력신호 VX1i의 상보신호가 입력된다.
제 1 PMOS 트랜지스터(11) 및 제 2 PMOS 트랜지스터(12)의 소오스단은 서로 대칭되어 형성되는 2개의 PMOS 트랜지스터(15,16)의 드레인단과 접속되며, 2개의 PMOS 트랜지스터(15,16)의 소오스단은 구동전압(VDD)이 인가되고, 하나의 PMOS 트랜지스터(15)의 게이트단에는 전류원 바이어스 전압 VP이 인가되며 다른 하나의 PMOS 트랜지스터(16)단에는 PMOS 전류원 스위칭부(20)가 접속된다.
또한, 제 3 NMOS 트랜지스터(13) 및 제 4 NMOS 트랜지스터(14)의 소오스단은 서로 대칭되어 형성되는 2개의 NMOS 트랜지스터(17,18)의 드레인단과 접속되며, 2개의 NMOS 트랜지스터(17,18)의 소오스단은 접지되고, 하나의 NMOS 트랜지스터(17)의 게이트단에는 전류원 바이어스 전압 Vn이 인가되며 다른 하나의 NMOS 트랜지스터(18)단에는 NMOS 전류원 스위칭부(30)가 접속된다.
여기서, PMOS 전류원 스위칭부(20) 및 NMOS 전류원 스위칭부(30)는 도 6a 및 도 6b에서 보는 바와 같이, 각각 전류원 바이어스 전압 VP, Vn을 스위칭전압 VX2에 의하여 동작 하는 스위치(S1,S2)가 수동소자인 커패시터(CP,CPP)로 구성된 풀 업 다운 회로(21,31)에 스위칭하도록 구성되며, 풀 업 다운 회로(21,31)의 출력은 각각 PMOS트랜지스터(16) 및 NMOS트랜지스터(18)의 전류원 게이트 전압 Vgp와 Vgn을 조절하게 된다.
이와 같이 구성된 본 발명에 따른 저전력 DLVDS 시스템에서 사용되는 송신기 의 동작은 도 3 및 도 6a 및 도 6b를 참조하여 설명하면, 송신기는 동시에 VX1와 VX2의 두 개의 데이터를 입력받고, 각각 종단저항(RT-R)양단에 흐르는 전류 방향과 크기를 조절하여 저전력 DLVDS 신호를 만든다. 송신기 전류 방향을 조절하는 스위칭부(10)를 구성하는 2개의 PMOS, NMOS 트랜지스터(11~14)는 각각 VX1과 VX1i로 구동한다. 스위칭부(10)를 통과하는 변화된 전류 방향은 종단저항 양단에 걸리는 전압차의 극성을 바꾼다. VX1이 '1'이면 VTX1에서 VTX2로 전류가 흐르고, 종단저항 양단의 전압차는 양의 값을 갖는다. 반대로 VX1이 '0'이면 상보신호인 VX1i가 '1'이 되어 전류방향은 반대인 VTX2에서 VTX1으로 전류가 흐르고, 종단저항 양단의 전압차가 음의 값을 갖는다.
VX2는 스위칭 가능한 PMOS와 NMOS 전류원을 켰다 껐다 하면서 종단저항에 흐르는 전류의 양을 가감하여, 저항 양단의 전압차를 250mV과 450mV로 변화시킨다. VX2의 값이 '0'이면 2.5mA의 전류가 흐르고, VX2의 값이 '1'이면 Vp , Vn 전압이 스위칭 가능한 PMOS와 NMOS 전류원을 켜서 2mA의 전류가 더해져 총4.5mA의 전류가 흐른다. 종단저항에 흐르는 전류의 양의 변화가 250mV와 450mV의 두 가지 레벨의 전압차를 생성한다.
즉, 도 3 및 도 5를 참조하면, 본 발명에 따른 저전력 DLVDS의 송신기가 동작하면 제 2 PMOS 트랜지스터(12)와 제 3 NMOS 트랜지스터(13)의 게이트단으로는 각각 VX1i, VX1이 입력되며 동시에, 풀 업 다운 회로(21,31)에는 VX2, VX2i가 입력된다. 먼저, 제 1 PMOS 트랜지스터(11)와 제 3 NMOS 트랜지스터(13)의 게이트단에 입력되는 VX1이 '1'이면, 제 2 PMOS 트랜지스터(12)와 제 4 NMOS 트랜지스터(14)의 게이트단으로 입력되는 상보신호인 VX1i는'0'이 입력 되어 제 2 PMOS 트랜지스터(12)와 제 3 NMOS 트랜지스터(13)만 도통되고, 제 1 PMOS 트랜지스터(11)와 제 4 NMOS 트랜지스터(14)는 불통된다. 따라서, 도 3의 전송로 A 방향으로 I2의 전류가 제 2 NMOS 트랜지스터(12)를 통하여 인가되어 전류방향은 VTX1에서 VTX2로 흐르게 된다. 따라서, 종단저항(RT-R)양단의 전압차는 양(+)의 값을 갖는다.
반대로 VX1이 '0'이면, 제 1 PMOS 트랜지스터(11)와 제 3 NMOS 트랜지스터(13)의 게이트단으로 입력되는 상보신호인 VX1는'0'이 되어 제 1 PMOS 트랜지스터(11) 및 제 4 NMOS 트랜지스터(14)만 도통되어 도 3의 전송로 B 방향으로 I1의 전류가 제 1 PMOS 트랜지스터(11)를 통하여 인가되어 전류방향은 VTX2에서 VTX1로 흐르게 된다. 따라서, 종단저항(RT-R)양단의 전압차는 음(-)의 값을 갖는다.
따라서, 입력신호 VX1는 종단저항(RT-R)양단에 흐르는 전류의 방향을 조절하게 된다.
또 다른 입력신호 VX2는 VX1과 동시에 전류원 스위칭 장치(20, 30)내의 풀 업 다운 회로(21,31)에 입력된다. 도 3에서 보는 바와 같이, 전체 전류량(IT)인 4.5mA의 4/9가 I1방향으로 흐르고, 전체 전류량(IT)인 4.5mA의 5/9가 I2방향으로 흐르므로, VX2이 '0'이면 송신기를 흐르는 최대 전류량은 (5/9)* 4.5mA(IT)이므로 2.5mA가 된다. 만약, VX2이 '1'이면 Vp, Vn 전압이 전류원을 온 시켜 2mA의 전류가 더해짐으로 송신기를 흐르는 최대 전류량은 4.5mA가 된다.
따라서, 입력신호 VX2는 종단저항(RT-R)양단에 흐르는 전류의 양의 변화시켜 250mV와 450mV의 두 가지 레벨의 전압차를 생성하는 것이다.
본 발명에 따른 저전력 DLVDS의 송신기는 도 5에서 보는 바와 같이, 양극(bipolar)구조를 사용하여 종단저항(RT-R)이 저항 값이 두 배가 되어 같은 크기의 전압차를 생성하기 위해 필요한 전류량이 1/2이 되고, 송신기에서 소모되는 전류가 반으로 감소한다.
또한 항상 동일한 전류가 흐르는 기존의 DLVDS 송신기에 비하여, 데이터에 따라 스위칭 되는 전류원을 사용하여 송신기에 흐르는 전류량을 데이터에 종속적으로 감소시켰다. 그리고 입력신호의 크기와 극성에 서로 영향을 끼치지 않는 신호생성 방법을 사용해서 동시에 두 개의 데이터를 각각 복원할 수 있다. 따라서 기존의 DLVDS 수신기와 큰 변화 없이 신호를 복호할 수 있으며 수신기 구조도 간단해 진다.
도 6 a 및 b는 전류원 스위칭 동작을 나타낸다. PMOS 트랜지스터(16)와 NMOS 트랜지스터(18)의 전류원을 스위칭하기 위해 스위칭 가능한 전류원을 나타낸다. 큰 전류를 생성하는 전류원은 큰 커패시터가 게이트에 존재한다. 그리고 전류원 바이어스 전압 Vp, Vn이 끊어져도 노드가 플로팅 되므로 빠른 전압변경이 이뤄지지 않는다. 따라서 빠른 스위칭을 위해 수동소자인 커패시터로 구성된 풀-업/다운(pull up /down)회로(21,31)를 사용한다. 풀-업/다운 동작과 함께 빠르게 전류원을 스위칭 할 수 있는 최소의 전압 스윙으로 전류원 게이트 전압 Vgp와 Vgn을 조절하여 스위칭 속도를 더욱 높였다. 따라서 스위칭 동작이 송신기 속도를 저하시키는 영향을 줄였다.
도 7은 이 같은 전류원 바이어스를 스위칭 하기 위한 스위칭 입력파형을 나타낸 그래프이다. 도 7에서 보는 바와 같이 VX2, VX2i에 따라 Vgp와 Vgn이 생성된다. VX2는 Vp와 Vgp, Vn과 Vgn의 연결을 조절한다. 전류원 바이어스 전압과의 연결이 끊어지면 VX2, VX2i가 풀-업/다운 회로(21,31)를 동작시켜서 각각 Vgp와 Vgn이 값을 형성한다.
도 8은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼 레벨 차동 신호 전송 회로의 수신기에서 복호화 알고리즘을 설명하기 위한 그래프이다.
단순한 차동증폭을 통해서는 두 개의 입력에 대하여 두 개의 레벨을 갖는 DLVDS 신호를 구분할 수 없다. 도 8에서 보는 바와 같이 종래의 DLVDS의 신호를 복호하기 위해서는 우선 두 개의 입력 신호 VX1, VX2가 '0', '1' 또는 '1', '0'차동모 드인지 '0', '0' 또는 '1', '1'의 공통모드인지 구분해야 한다. 두 개의 입력의 모드를 구분한 후에 차동모드와 공통모드 별로 복호화가 가능하다. 따라서 모드를 구분하기 위한 추가적인 시간이 필요하고, 회로도 복잡해진다.
그러나 본 발명에 따른 저전력 DLVDS는 두 개의 입력의 모드구분 없이 바로 각각 복호화가 가능하다. 하기 <표 1> 및 <표2>은 모드 구분 필요 없이 바로 복호화가 가능한 저전력 DLVDS의 각 입력별 복호화 방법을 표로 나타낸다. <표 1>은 VX1의 복호화를 통해 수신기의 출력신호중 하나인 VRX1을 얻을 수 있는 방법을 나타낸다. 송신기 출력의 전압차(VTX1 - VTX2)가 양수이면 VRX1이 '1'이고, 송신기 출력의 전압차가 음수이면 VRX1이 '0'이다. 즉, 송신기 출력의 전압차의 극성을 통하여 VRX1의 값을 구분할 수 있다.
<표 1> 본 발명에 따른 저전력 DLVDS에서 VRX1 복호화 알고리즘
Figure 112006091754297-pat00001
<표 2>는 VRX2를 얻기 위한 복호화 알고리즘을 나타낸다. 수신기의 다른 출력신호인 VRX2는 송신기 출력의 전압차의 절대값과 기준전압 전압차(Vref1 - Vref2)의 절대값을 비교하여, 송신기 출력의 전압차가의 절대 값이 클 경우는 VRX2가 '1'이고, 기준전압 전압차의 절대값이 클 경우는 VRX2가 '0'으로 판별하여 VRX2값을 구분할 수 있다.
<표 2> 본 발명에 따른 저전력 DLVDS에서 VRX2 복호화 알고리즘
Figure 112006091754297-pat00002
도 9는 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼레벨 저전압 차동신호 전송 회로(DLVDS)의 수신기 구조를 보여주기 위한 회로도이다. 본 발명에 따른 저전력 DLVDS 수신기 회로는 도 9에서 보는 바와 같이 송신기에서 전송된 VTX1과 VTX2 두 개의 데이터가 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2) 및 제 1 감지증폭기(51)에 각각 입력되도록 형성된다. 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2)의 출력단에는 각각 제 2 감지증폭기(52) 및 제 3 감지증폭기(53)가 연결된다. 제 1, 제 2 및 제 3감지증폭기(51,52,53)의 출력측에는 각각 제 1 , 제 2 및 제 3래치회로(61,62,63)가 각각 연결된다.
여기서, 제 1 래치회로(61)에서는 수신 신호 VRX1이 출력되며, 제 2 및 제 3 래치회로(62, 63)의 출력신호는 배타적 OR 게이트(XOR) 즉, 입력의 어느 쪽이 참이면 그 때만 참이 되는 논리 연산자를 통과하여 수신신호 VRX2 출력된다.
본 발명에 따른 수신기에서 VTX1의 데이터를 복호하기 위해서는 송신기 출력 종단저항에 전압차의 극성(ㅁ250mV, ㅁ450mV)을 구분해야 한다. 250mV 정도의 작은 전압차의 극성을 구분하기 위하여 제 1 감지증폭기(51) 및 제 1 래치회로(61)로 구 성된 SAFF(sense-amplifier-based flip-flop)가 사용된다.
VTX2의 데이터를 복호하기 위해서는 송신기 출력 전압차 절대값의 크기를 250mV인지 450mV인지 구분할 수 있어야 한다. 따라서 송신기 출력 전압차 절대값의 크기를 구분하기 위해 전압차 절대값의 크기가 350mV인 두 개의 기준전압을 사용한다.
도 10은 본 발명에 따른 전류원 스위칭에 의한 저전력 듀얼레벨 차동신호 전송 회로(DLVDS)에서 전압차 비교기의 구조를 설명하기 위한 회로도이다. 도 10에서 보는 바와 같이, 전압차 비교기는 출력 노드가 교차된 두 개의 차동트랜지스터 쌍으로 이루어진다. 전압차 비교기는 하기 <식 1>과 같이 송신기 출력의 전압차와 기준전압 출력의 전압차를 비교하여 출력으로 전압차 크기의 비교를 할 수 있다. 비교되어 출력된 아날로그 신호는 뒷단에 SAFF가 전압의 차이를 감지하여 디지털 값인 VDD와 GND로 만들어준다. 이러한 DLVDS 복호화 기법은 차동신호 전송의 장점인 공통모드 잡음에의 면역성을 유지시켜준다. 제안된 저전력 DLVDS는 간단해진 복호화 알고리즘과 같이 회로적인 복잡성도 감소한다는 장점을 지닌다.
VTX1 ― VTX2 =△VTX
Vref+― Vref- =△Vref
△VTX 〉△Vref
VCX 〉VCXi <식 1>
<표 3>은 본 발명에 따른 저전압 DLVDS 수신기의 VRX1 복호화 동작을 나타낸다. VTX1은 송신기 출력의 전류방향을 조절하여 송신기 출력 전압차의 극성을 조절한다. 따라서 VRX1의 복호화는 SAFF를 통해 송신기 출력 전압차의 극성을 구분하여 결정된다.
<표 3> 본 발명에 따른 저전력 DLVDS 수신기의 VRX1 복호화 동작
Figure 112006091754297-pat00003
<표 4>는 본 발명에 따른 저전력 DLVDS 수신기에서 Vref+와 Vref-가 각각 Vref1과 Vref2 일 때의 제 1 전압차 비교기(DM1)의 동작을 나타낸 표이다.
<표 4>본 발명의 수신기에서 제 1 전압차 비교기의 VRX2 복호화 동작
Figure 112006091754297-pat00004
<표 5>는 Vref+와 Vref-에 <표 3>와 반대로 기준전압이 입력될 때의 제 2전압차 비교기(DM2)의 동작의 나타낸 것이다. 즉, Vref+와 Vref2가 같고 Vref-는 Vref-일 때의 제 2 전압차비교기(DM2)의 동작을 나타낸 것이다.
<표 5>본 발명의 수신기에서 제 2 전압차 비교기의 VRX2 복호화 동작
Figure 112006091754297-pat00005
제 1 전압차 비교기(DM1)의 아날로그 출력을 입력받은 SAFF의 Q 출력인 VD1과 제 2 전압차 비교기(DM2)의 뒤에 SAFF의 상보출력인 Q 인 VD2i를 XOR를 하면 <표 6>과 같이 VRX2를 복호화 할 수 있다. 또한 VD1i와 VD2를 XOR를 해도 VRX2를 복호할 수 있다.
<표 6>본 발명에 따른 저전력 DLVDS의 수신기에서 VRX2 복호화 동작
Figure 112006091754297-pat00006
본 발명에 따른 저전력 DLVDS 송수신기 회로는 0.25㎛ n-well CMOS공정을 이용하여 설계되었고 H-spice를 사용해 시뮬레이션 했다. 도11은 본 발명에 따른 저전력 DLVDS 송신기의 시뮬레이션 결과이다. 도11의 입력 데이터는 VX1과 VX2이고, 각 각 400Mbps, 200Mbps이다. 도 12는 송신기의 제안된 DLVDS 출력이다. 입력 데이터 VX1이 '1'과 '0'일 때 출력의 극성이 각각 양과 음이고, 도 13과 같이 , VX2가 '0'과 '1'일 때는 출력 전압차의 크기가 각각 250mV와 450mV가 되어 본 발명에 따른 저전력 DLVDS 전압 파형을 볼 수 있다.
도 11 내지 도 13의 DLVDS 송신기의 시뮬레이션 결과는 상술한 바와 같이 같이 송신기 출력의 전압차를 볼 수 있다.
도 13은 본 발명에 따른 저전력 DLVDS 수신기의 입력신호들의 전압차에 따라 도 14와 도15는 각각 제 1 전압차 비교기(DM1)와 제 2전압차 비교기(DM2)의 출력 파형이다. 도 16은 수신기의 XOR 게이트의 입력이자 SAFF의 출력인 VD1, VD2i와 수신기의 최종 출력인 VRX1, VRX2이다. VRX2는 VD1과 VD2i의 XOR 연산의 결과이다.
도 16의 DLVDS 수신기의 시뮬레이션 결과는 상술한 바와 같이 복호화 알고리즘과 같은 출력의 전압차를 볼 수 있다.
종래의 저전압 차동 신호 전송(LVDS)과 듀얼레벨 차동신호전송(DLDVS)의 데이터/라인(Data/Line)은 두 개의 데이터를 보낼 때, 각각 네 개와 두 개의 전송선을 필요로 한다. 본 발명에 따른 저전력 DLVDS도 DLVDS와 같이 두 개의 전송선을 필요로 하지만 양극(bipolar)구조의 사용으로 인하여 송신기 전류가 반으로 감소했다. 또한 전류원 스위칭을 통하여 반으로 감소한 전류에서 데이터에 의존적으로 약 25% 정도 다시 감소하여 약 60%의 전력소모가 감소했다. 본 발명에 따른 저전력 DLVDS 시스템은 기존의 DLVDS의 전력소모의 65%를 차지하는 송신기의 전력소모를 감소시켜 배터리를 사용하는 휴대기기의 LCD 드라이버 회로에 적용할 수 있다. 시뮬레이션은 400MHz의 클럭을 사용했고, 800Mbps/2-line의 전송률을 나타냈다.
상술한 바와 같이, 본 발명에 따른 저전력 DLVDS는 기존 DLVDS의 두 개의 데이터를 두 개의 전송선으로 동시에 전송하는 장점을 유지하면서 송신기의 구조를 변경하여 전력소모를 감소시킨다. 또한 송신기의 전류원 스위칭을 통한 데이터 생성방법의 변경을 통하여 추가적인 전력소모를 감소시킴으로 배터리를 사용하는 휴대기기용 LCD 드라이버 회로에 적용할 수 있는 효과가 있다.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위내에서 당업자에 의해 그 개량이나 변형이 가능하다.

Claims (4)

  1. 출력단의 종단저항(RT-R)양단에 흐르는 전류의 방향을 조절하는 제 1 입력신호(VX1)및 상기 종단저항(RT-R)양단에 흐르는 전류의 양의 변화시키는 제 2 입력신호(VX2)를 제어하여 두개의 차동 출력신호(VTX1, VTX2)를 생성하기 위한 송신기; 및
    상기 송신기에서 출력된 상기 차동 출력 신호(VTX1, VTX2)의 전압차를 전송로를 통하여 입력받아 이를 연산하여 제 1 수신신호(VRX1)를 출력하고, 상기 송신기에서 출력된 상기 차동 출력 신호(VTX1, VTX2)의 전압차의 절대값과 입력되는 기준 전압들(Vref1, Vref2)의 전압차의 절대값을 비교하여 제 2 수신신호(VRX2)를 출력하기 위한 수신기로 구성되는 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송 회로.
  2. 제 1 항에 있어서, 상기 송신기는 직렬 접속된 제 1 PMOS 트랜지스터(11)와 제 3 NMOS 트랜지스터(13)의 사이에서 상기 차동 출력 신호중 하나의 신호(VTX2)가 출력되고, 대칭되어 직렬 접속된 제 2 PMOS 트랜지스터(12)와 제 4 NMOS 트랜지스터(14)의 사이에서 상기 차동 출력 신호중 다른 하나의 신호(VTX1)가 출력되며, 상기 제 1 PMOS 트랜지스터(11)와 상기 제 2 PMOS 트랜지스터(12)는 소오스단이 서로 접속되고, 상기 제 3 NMOS 트랜지스터(13)와 상기 제 4 NMOS 트랜지스터(14)도 소 오스단이 서로 접속되며, 상기 제 1 PMOS 트랜지스터(11)와 제 3 NMOS 트랜지스터(13)의 게이트단으로는 상기 제 1 입력신호(VX1)가 입력되며, 상기 제 2 PMOS 트랜지스터(12)와 제 4 NMOS 트랜지스터(14)의 게이트단으로는 상기 제 1 입력신호 VX1의 상보신호(VX1i)가 각각 입력되도록 구성된 스위칭부(10);
    상기 스위칭부(10)의 제 1 PMOS 트랜지스터(11) 및 제 2 PMOS 트랜지스터(12)의 소오스단과 접속되며, 서로 대칭되며 소오스단으로 구동전압(VDD)이 인가되고, 게이트단으로는 전류원 바이어스 전압(VP)이 인가되며, 하나의 PMOS 트랜지스터(16)의 게이트 단으로는 상기 제 2 입력신호(VX2)를 받아 송신기에 인가되는 전류의 크기를 조절하기 위한 PMOS 전류원 스위칭부(20)가 접속되는 2개의 PMOS 트랜지스터(15,16);
    상기 스위칭부(10)의 제 3 NMOS 트랜지스터(13) 및 제 4 NMOS 트랜지스터(14)의 소오스단과 접속되며, 서로 대칭되며 소오스단은 접지되고, 게이트단에는 전류원 바이어스 전압 Vn이 인가되며, 하나의 NMOS 트랜지스터(18)의 게이트 단으로는 상기 제 2 입력신호(VX2)를 받아 송신기에 인가되는 전류의 크기를 조절하기 위한 NMOS 전류원 스위칭부(30)가 접속되는 2개의 NMOS 트랜지스터(17,18)로 구성되는 것을 특징으로 하는 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송 회로.
  3. 제 2 항에 있어서, 상기 PMOS 전류원 스위칭부(20) 및 NMOS 전류원 스위칭부(30)는 각각 전류원 바이어스 전압 VP, Vn을 스위칭전압 VX2i, VX2에 의하여 동작 하는 스위치(S1,S2)가 수동소자인 커패시터(CP,CPP)로 구성된 풀 업 다운 회로(21,31)에 스위칭 하도록 구성되며, 상기 풀 업 다운 회로(21,31)의 출력은 각각 PMOS트랜지스터(16) 및 NMOS트랜지스터(18)의 전류원 게이트 전압 Vgp와 Vgn을 조절하도록 구성되는 것을 특징으로 하는 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송 회로.
  4. 제 1 항에 있어서, 상기 수신기는 상기 송신기에서 전송된 두개의 차동 출력신호(VTX1, VTX2)를 입력받기 위하여 출력 노드가 교차된 두 개의 차동트랜지스터 쌍으로 이루어진 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2);
    상기 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2)의 출력단에 각각 형성되는 제 2 감지증폭기(52) 및 제 3 감지증폭기(53);
    상기 송신기에서 전송된 두개의 차동 출력신호(VTX1, VTX2)를 입력받는 제 1 감지증폭기(51);
    상기 제 1 감지증폭기(51)의 출력측에 형성되어 제 1 수신신호(VRX1)를 출력하기 위한 제 1 래치회로(61);
    상기 제 2 감지증폭기(52) 및 제 3 감지증폭기(53)의 출력을 형성되고, 출력신호는 제 2 및 3 래치회로(62, 63)로 연결하고 배타적 OR 게이트(XOR)를 통과하여 제 2 수신신호(VRX2)를 출력시키는 것을 특징으로 하는 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 수신 회로.
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