KR20010051033A

KR20010051033A - 전류 드라이버회로

Info

Publication number: KR20010051033A
Application number: KR1020000060512A
Authority: KR
Inventors: 히라타다카시; 아카마츠히로노리; 다카하시사토시; 데라다유타카; 고마츠요시히데
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 1999-10-14
Filing date: 2000-10-14
Publication date: 2001-06-25
Also published as: TW490957B; CN1293495A; KR100630133B1; US6329843B1; CN1205758C

Abstract

본 발명은 폭넓은 전압 범위에서 동작 가능한 전류 드라이버를 실현하기 위한 것이다.

각각 종단저항을 거쳐 종단 바이어스전압에 결합된 연선(twisted pair cable)(TP/NTP)을 구동시킨다. 이로써 상기 연선에 결합된 전류 드라이버(3)와, 상기 연선의 공통모드전압(중간전위)(Vcm)과 전류 드라이버(3)의 전원전압 레벨의 차를 모니터링하기 위한 공통모드전압 모니터회로(1)와, 그 모니터링 결과에 따라 전류 드라이버(3)의 출력전류를 단계적으로 보정하도록 상기 연선에 결합된 전류보정회로(2)를 설치하여, 전류 드라이버(3)의 전원전압 레벨의 저하나, 연선의 공통모드전압(Vcm) 변동에 의하여 당해 전류 드라이버(3)의 전류 구동능력이 저하된 경우에 그 저하분을 보상함으로써 정전류 동작을 가능하게 한다.

Description

전류 드라이버회로{CURRENT DRIVER CIRCUIT}

본 발명은 반도체 집적회로에 관하며, 특히 고속 인터페이스에 있어서의 전류 드라이버회로에 관한 것이다.

데이터의 고속전송을 달성하기 위해서는, 각각 종단저항을 거쳐 종단 바이어스전압에 결합된 전송선로 쌍(연선:twisted pair cable)을 이용한 차동형의 인터페이스가 적합하다. 이 인터페이스에서의 데이터 전송은, 송신측 전류 드라이버가 연선에 일정 진폭의 전류를 흐르게 하여 종단저항의 양단에 발생하는 소진폭이며 일정 진폭의 전위차를 수신측 수신회로에서 검지함으로써 실행된다.

미국특허 5,592,510호(발행일: 1997년 1월 7일)에는, 고속 직렬 인터페이스 규격인 IEEE1394에 이용되는 전류 드라이버회로가 개시되어 있다. 이것에 의하면 연선으로의 출력전류가 모니터링 되고 이 모니터링 결과에 따라 당해 출력전류가 일정 진폭으로 되도록 보정된다.

이에 따라, 반도체 처리의 미세화와 저소비전력화를 진행시키기 위해서는, 전원전압을 낮추는 것이 더욱 필수화되었다. 그러나 종단 바이어스전압(Tpbias)을 일정하게 유지했을 때, 전원전압(Vdd)이 낮아지면 종단 바이어스전압(Tpbias)과 전원전압(Vdd)의 값이 근사해지기 때문에, 전류 드라이버 중의 PMOS 전류원 트랜지스터의 드레인-소스간 전압이 작아지고, 당해 PMOS 전류원 트랜지스터가 비포화영역으로 들어가 정전류 동작이 불가능해진다. 때문에 출력전류를 소정 범위 내로 제어하기 위해서는 전원전압(Vdd)의 허용범위가 제한되게 된다. 한편, 전원전압(Vdd)이 높아지면 PMOS 전류원 트랜지스터는 포화영역에서 동작하지만, 드레인 영역의 저항에 의하여 서서히 전류량이 증가하는 경향을 띄게 된다. 따라서 PMOS 전류원 트랜지스터를 위하여 전용전원을 설치해야 하는 사태로 된다. 그러나 전용전원을 설치하는 것은 소비전력과 제조원가의 증대로 이어지므로 현실적이지 못하다.

한편, 수신측이 종단 바이어스전압(Tpbias)을 결정한 경우에, 송신측 전류 드라이버에서 본 종단 바이어스전압(Tpbias)의 값은 수신측 그라운드 레벨의 변동 등에 따라 변동한다. 여기서 종단 바이어스전압(Tpbias)이 낮아지면, 전류 드라이버 중의 NMOS 전류원 트랜지스터가 비포화영역으로 들어가 정전류동작이 불가능해진다. 반대로 종단 바이어스전압(Tpbias)이 높아지면, PMOS 전류원 트랜지스터가 비포화영역으로 들어가 정전류동작이 불가능해진다. 따라서 양 전류원 트랜지스터가 정전류동작 가능한 범위로 종단 바이어스전압(Tpbias)의 값을 설정해야 하는데, 전원전압(Vdd)을 낮추는 것으로써 그 영역이 좁아진다.

본 발명은 상기 과제에 감안하여 폭넓은 전압 범위에서 동작이 가능해지는 전류 드라이버회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 관한 전류 드라이버회로를 구비한 송수신회로의 구성예를 도시한 블록도.

도 2는 도 1의 송수신회로의 상대측 송수신회로의 구성예를 도시한 블록도.

도 3은 도 1 중의 공통모드전압 모니터회로의 회로도.

도 4는 도 1 중의 전류보정회로의 회로도.

도 5는 도 1 중의 전류 드라이버의 회로도.

도 6은 도 1 중의 전원전압 모니터회로의 회로도.

도 7은 도 1 중의 바이어스 조정회로의 회로도.

도 8은 도 1 중의 펄스 발생회로의 회로도.

도 9는 도 8의 펄스 발생회로의 동작을 도시한 타이밍도.

도 10은 도 1 중의 공통모드전압 모니터회로 및 전류보정회로의 효과를 나타낸 도면.

도 11은 도 1 중의 전원전압 모니터회로 및 바이어스 조정회로의 효과를 나타낸 도면.

도 12는 도 4 및 도 5 중 3개의 PMOS 전류원 트랜지스터의 바람직한 크기 예를 설명하기 위한 도면.

도 13은 도 3 중의 전류원이 보내는 전류의 바람직한 변동 특성을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 공통모드전압 모니터회로 2 : 전류보정회로

3 : 전류 드라이버 4 : 전원전압 모니터회로

5 : 바이어스 조정회로 6 : 펄스 발생회로

7, 33 : 전류원 8 : 수신회로

9 : 저항회로 11 : 종단 바이어스전압 발생회로

20, 21 : 송수신회로 31a~31d, 51a, 51b : 비교기

32 : 전송게이트 C1 : 용량

Ip : 활성화 PMOS 전류원 트랜지스터의 드레인 전류 합계

In : 활성화 NMOS 전류원 트랜지스터의 드레인 전류 합계

QP1, QP2, QP10 : PMOS 전류원 트랜지스터

QP3, QP4, QP11, QP12 : PMOS 스위칭 트랜지스터

QP61~QP66 : PMOS 트랜지스터

QN1, QN2, QN10 : NMOS 전류원 트랜지스터

QN3, QN4, QN11, QN12 : NMOS 스위칭 트랜지스터

QN61, QN62 : NMOS 트랜지스터

R : 종단저항 R1~R8 : 저항

SS : 속도신호(전송속도 정보) TP, NTP : 전송선로 쌍(연선)

Vcm : 전송선로 쌍의 공통모드전압

Vdd : 제 1 전원전압 레벨 Vss : 제 2 전원전압 레벨(그라운드 레벨)

Tpbias : 종단 바이어스전압

상기 목적을 달성하기 위하여 본 발명은, 각각 종단저항을 거쳐 종단 바이어스전압에 결합된 전송선로 쌍을 구동시키기 위한 전류 드라이버회로에 있어서, 상기 전송선로 쌍에 결합된 전류 드라이버와, 상기 전송선로 쌍의 공통모드전압(중간전위)과 상기 전류 드라이버의 적어도 하나의 전원전압 레벨과의 차를 모니터링하기 위한 공통모드전압 모니터회로와, 이 공통모드전압 모니터회로로부터의 모니터링 결과에 따라 상기 전류 드라이버의 출력전류를 보정하도록 상기 전송선로 쌍에 결합된 전류보정회로를 구비하는 구성을 채용한 것이다.

이 구성에 따르면 전류 드라이버의 전원전압 레벨의 저하나, 전송선로 쌍의 공통모드전압의 변동에 의하여 당해 전류 드라이버의 전류구동능력이 저하된 경우에, 그 저하분을 보상하도록 전류보정회로가 동작하므로, 정전류동작이 가능해진다. 더욱이 공통모드전압과 전원전압 레벨의 차를 이용하므로, 전류 드라이버 중 전류원 트랜지스터의 드레인-소스간 전압을 바르게 반영시킨 전류보정 동작을 실현할 수 있다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예)

이하 본 발명의 실시예에 대하여 도면을 이용하여 설명하기로 한다.

도 1은 본 발명에 관한 전류 드라이버회로를 구비하는 송수신회로의 구성예를 도시한 것이다. 도 1의 송수신회로(20)는 2개의 종단저항(R)의 직렬회로를 근방에 갖는 전송선로 쌍(연선)(TP/NTP)에 결합되며, 공통모드전압 모니터회로(1)와, 전류보정회로(2), 전류 드라이버(3), 전원전압 모니터회로(4), 바이어스 조정회로(5), 펄스 발생회로(6), 2개의 전류원(7), 수신회로(8) 및 저항회로(9)를 구비한다.

전류 드라이버(3)는, 차동데이터 신호(Data+/Data-)에 따라 연선(TP/NTP)을 구동시키는 것으로, 후술하는 바와 같이 PMOS 전류원 트랜지스터와 NMOS 전류원 트랜지스터를 구비한다. 수신회로(8)는 스트로브 신호(Strb_Rx)의 수신을 위한 회로이다.

저항회로(9)는 당해 연선의 공통모드전압(Vcm)을 검지하도록, LSI 내에 설치된 2개의 저항(R1, R2)으로 구성된다. 공통모드전압 모니터회로(1)는 전류 드라이버(3) 중의 PMOS 전류원 트랜지스터의 소스에 결합된 제 1 전원전압(Vdd) 레벨과 상기 공통모드전압(Vcm)의 차와, 상기 공통모드전압(Vcm)과 전류 드라이버(3) 중 NMOS 전류원 트랜지스터의 소스에 결합된 제 2 전원전압(Vss＝그라운드) 레벨과의 차를 모니터링하고 평가한다. 모니터링 결과(Cont〈0:3〉)는 전류보정회로(2)로 보내진다. 전류보정회로(2)는 당해 모니터링 결과(Cont〈0:3〉)에 따라서 전류 드라이버(3)의 출력전류를 단계적으로 보정하도록 연선(TP/NTP)에 결합된다. 공통모드전압 모니터회로(1) 및 전류보정회로(2)는, 전류 드라이버(3) 중 어느 하나의 전류원 트랜지스터가 비포화영역에 이르렀을 때, 부족한 전류를 보정하기 위한 회로이다. 여기서 단계적인 전류보정을 채용하므로 발진을 억제한 전류제어가 쉬워진다.

전원전압 모니터회로(4)는 참조전위(Ref〈0:1〉)를 이용하여 전원전압(Vdd) 레벨을 모니터링하고 평가한다. 모니터링 결과(Mod〈0:1〉)는 바이어스 조정회로(5)로 보내진다. 바이어스 조정회로(5)는 당해 모니터링 결과(Mod〈0:1〉)에 따라서 전류 드라이버(3)의 출력전류를 보정하도록, 기본 바이어스(Bias)에 기초하여 전류 드라이버(3) 중의 PMOS 전류원 트랜지스터 및 NMOS 전류원 트랜지스터 각각의 게이트 바이어스전압(Pbias 및 Nbias)을 조정한다. 전원전압 모니터회로(4) 및 바이어스 조정회로(5)는 전류 드라이버(3) 중의 PMOS 전류원 트랜지스터의 포화영역에서의 드레인저항에 기인하는 전류량의 변동을 보정하기 위한 회로이다.

도 1의 송수신회로(20)는, 연선의 공통모드전압(Vcm)을 강제로 변화시켜도 정보전달을 실행할 수 있도록 구성된다. 펄스 발생회로(6) 및 2개의 전류원(7)은 이를 위한 구성이다. 펄스 발생회로(6)는, 예를 들어 전송속도 정보를 나타내는 속도신호(SS)가 어써트되면, 각각 연선의 2개 신호선(TP/NTP)에 결합된 2개의 전류원(7)을 동시에 온 시키도록 속도신호(SS1)를 공급한다. 즉, 공통모드전압(Vcm)을 일정 기간(100ns 정도) 내림으로써 전송속도 정보의 전달이 실행된다. 단, 공통모드전압(Vcm)의 급격한 변화가 일어나 전류보정회로(2)가 오동작을 일으킬 우려가 있다. 이 문제를 회피하기 위하여 펄스 발생회로(6)가 신호(SS2)를 공급함으로써, 공통모드전압 모니터회로(1)의 공통모드전압(Vcm)의 입력과 전류보정회로(2)의 출력을 속도신호(SS)의 송신기간 내에 분리하도록 한다.

도 2는 도 1의 송수신회로(20)의 상대측 송수신회로의 구성예를 나타낸다. 도 2의 송수신회로(21)는 2개 종단저항(R)의 직렬회로를 근방에 갖는 전송선로 쌍(연선)(TP/NTP)에 결합되며, 전류 드라이버(3)와, 전원전압 모니터회로(4), 바이어스 조정회로(5), 수신회로(8), 및 종단 바이어스전압 발생회로(11)를 구비한다. 전류 드라이버(3)는, 차동스트로브 신호(Strb+/Strb-)에 따라 연선(TP/NTP)을 구동시킨다. 바이어스 조정회로(5)는 전류 드라이버(3) 중, PMOS 전류원 트랜지스터 및 NMOS 전류원 트랜지스터 각각의 게이트 바이어스전압(Pbias' 및 Nbias')을 조정한다. 수신회로(8)는 데이터신호(Data_Rx)의 수신을 위한 회로이다. 종단 바이어스전압 발생회로(11)는 주어진 종단 바이어스전압(Tpbias)과 동등한 종단 바이어스전압(Tpbias')을 2개 종단저항(R)의 중간 탭에 공급하는 것이다.

도 2의 송수신회로(21)는, 자신의 그라운드 레벨에 대한 연선(TP/NTP)의 공통모드전압을 종단 바이어스전압 발생회로(11)에서 스스로 결정할 수 있으므로, 전류 드라이버(3) 중 각 전류원 트랜지스터의 바이어스 조건을 포화영역에서 설계하기가 쉽다. 따라서 도 1의 송수신회로(20)와는 달리, 공통모드전압 모니터회로(1) 및 전류보정회로(2)를 설치할 필요가 없어 회로규모를 작게 억제할 수 있다.

도 3은 도 1 중의 공통모드전압 모니터회로(1)의 상세 구성예를 나타낸다. 도 3의 공통모드전압 모니터회로(1)는 4개의 비교기(31a~31d)와, 전송게이트(32), 전류원(33), 4개의 저항(R3~R6), 및 용량(C1)을 구비한다.

4개의 저항(R3~R6)은 전원전압(Vdd)와 접지전압(Vss)(＝0V) 사이에서 서로 직렬로 접속된다. 전류원(33)은 이들 4개 저항(R3~R6)의 직렬회로에 전류(I1)를 보낸다. 이로써 저항단자전압(V1~V4)이 얻어진다. 여기서,

V1＝Vdd-I1×R3

V2＝Vdd-I1×(R3+R4)

V3＝I1×(R5+R6)

V4＝I1×R6

이다. 4개의 비교기(31a~31d)는 공통모드전압(Vcm)과 저항단자전압(V1~V4)을 각각 비교함으로써, 모니터 결과(Cont〈0:3〉)를 생성한다. 구체적으로는 공통모드전압(Vcm)의 값이 V1값 이하이면 모니터 결과(Cont〈0〉)가 "H"로 되고, V1값을 넘으면 모니터 결과(Cont〈0〉)가 "L"로 된다. 마찬가지로, 공통모드전압(Vcm)의 값이 V2값 이하이면 모니터 결과(Cont〈1〉)가 "H"로 되고, 넘으면 모니터 결과(Cont〈1〉)가 "L"로 된다. 또 공통모드전압(Vcm)의 값이 V3 이상이면 모니터 결과(Cont〈2〉)가 "L"로 되며, 밑돌면 모니터 결과(Cont〈2〉)가 "H"로 된다. 마찬가지로 공통모드전압(Vcm)의 값이 V4 이상이면 모니터 결과(Cont〈3〉)가 "L"로 되며, 밑돌면 모니터 결과(Cont〈3〉)가 "H"로 된다. 여기서 노이즈 등의 영향에 의한 오동작을 방지하기 위하여, 비교기(31a~31d)의 입출력 관계에 히스테리시스를 주는 것이 좋다.

또한 도 3에 의하면 속도신호(SS)의 송신기간에 속도신호(SS2)를 "H"로 하여 전송게이트(32)를 오프로 함으로써, 공통모드전압 모니터회로(1)로부터 공통모드전압(Vcm)이 분리된다. 이 기간에서는 용량(C1)에 의하여 공통모드전압(Vcm) 값이 유지된다. 이로써 속도신호(SS)의 송신기간이 종료되고 다시 전송게이트(32)가 온 되었을 때, 전위차가 발생하는 일이 없어 오동작을 방지할 수 있다.

도 4는 도 1 중 전류보정회로(2)의 상세한 구성예를 도시한다. 도 4의 전류보정회로(2)는, 2개의 PMOS 전류원 트랜지스터(QP1, QP2)와, 2개의 PMOS 스위칭 트랜지스터(QP3, QP4), 2개의 NMOS 전류원 트랜지스터(QN1, QN2), 2개의 NMOS 스위칭 트랜지스터(QN3, QN4), 인버터(41), 2개의 NAND 게이트(42, 43), 및 2개의 NOR 게이트(44, 45)를 구비한다.

SS2＝"L" 상태에서 차동데이터 신호(Data+/Data-)가 부여되어도, 모니터 결과(Cont〈0〉 및 Cont〈1〉)가 "H"이고, 또 모니터 결과(Cont〈2〉 및 Cont〈3〉)가 "L"인 한, QP1, QP2, QN1, QN2는 모두 전류보정 동작을 하지 않는다(통상 상태). 그러나 예를 들어 공통모드전압(Vcm) 변동에 의하여 통상상태로부터 모니터 결과(Cont〈1〉)가 "L"로 천이하면, QP2는 QP3를 거쳐 한쪽의 신호선(TP)으로 전류를 토출시키거나, QP4를 거쳐 다른 쪽 신호선(NTP)으로 전류를 토출시키거나 하는 전류보정 동작을 개시한다. 그리고 모니터 결과(Cont〈0〉)도 "L"로 천이하면, QP1, QP2 모두가 전류보정 동작을 개시한다. 한편, 통상상태로부터 모니터 결과(Cont〈2〉)가 "H"로 천이하면, QN1은 QN3을 거쳐 한쪽 신호선(TP)으로부터 전류를 흡입하거나, QP4를 거쳐 다른 쪽 신호선(NTP)으로부터 전류를 흡입하거나 하는 전류보정 동작을 개시한다. 그리고 모니터 결과(Cont〈3〉)도 "H"로 천이하면, QN1, QN2가 전류보정 동작을 개시한다.

또, 도 4에 의하면 속도신호(SS)의 송신기간에 속도신호(SS2)를 "H"로 하여 QP3, QP4, QN3, QN4를 모두 오프로 함으로써, QP1, QP2, QN1, QN2가 모두 연선(TP/NTP)으로부터 분리된다.

도 5는 도 1 중 전류 드라이버(3)의 상세한 구성예를 도시한다. 도 5의 전류 드라이버(3)는, 1개의 PMOS 전류원 트랜지스터(QP10)와 2개의 PMOS 스위칭 트랜지스터(QP11, QP12), 1개의 NMOS 전류원 트랜지스터(QN10), 및 2개의 NMOS 스위칭 트랜지스터(QN11, QN12)를 구비한다. Vdsp는 QP10의 드레인-소스간 전압을 나타내며, Vdsn은 QN10의 드레인-소스간 전압을 나타낸다.

도 6은 도 1 중 전원전압 모니터회로(4)의 상세한 구성예를 나타낸다. 도 6의 전원전압 모니터회로(4)는 2개의 비교기(51a, 51b)와 2개의 고저항(R7, R8)을 구비한다. 2개의 고저항(R7, R8)은 전원전압(Vdd)와 접지전압(Vss)(＝0V) 사이에 서로 직렬로 접속된다. 이 저항 직렬회로의 탭 전압(V51)은 2개의 비교기(51a, 51b)에 의하여 각각 참조전위(Ref〈0〉 및 Ref〈1〉)와 비교된다. 구체적으로는, 탭 전압(V51)의 전위가 Ref〈0〉보다 낮아지면 Mod〈0〉이 "L"로 되고, 높을 때는 Mod〈0〉이 "H"로 된다. 마찬가지로 탭 전압(V51)의 전위가 Ref〈1〉보다 낮아지면 Mod〈1〉이 "L"로 되고, 높을 때는 Mod〈1〉이 "H"로 된다.

도 7은 도 1 중 바이어스 조정회로(5)의 상세한 구성예를 나타낸다. 도 7의 바이어스 조정회로(5)는, 6개의 PMOS 트랜지스터(QP61~QP66)와, 2개의 NMOS 트랜지스터(QN61, QN62)를 구비한다. QP61, QP62 및 QP65는 각각 전류원을 구성하며, QP63 및 QP64는 각각 스위치를 구성하고, QN61, QN62 및 QP66은 전류밀러 회로를 각각 구성한다.

도 7에 의하면 전원전압(Vdd)이 높을 때는 전류원(QP65)만으로 기준 바이어스(Bias)를 받는다. 전원전압(Vdd)가 소정 전위까지 저하하면, Mod〈0〉, Mod〈1〉 중 어느 한쪽이 "L"로 되기 때문에 스위치(QP63, QP64) 중 대응하는 스위치가 온이 되고, 이에 대응하는 전류원(QP61, QP62)이 추가되어 전류(I6)가 증가한다. 그 때문에 Pbias 및 Nbias가 이에 응하여 변화하고, 전류 드라이버(3)의 출력전류가 증가한다. 전류량의 변화량은 전류원(QP61, QP62)의 트랜지스터 크기로 조정할 수 있다. 여기서, 게이트 바이어스전압을 PMOS쪽, NMOS쪽에서 각각 독립하여 조정할 수 있도록 하여도 된다.

도 8은 도 1 중 펄스 발생회로(6)의 상세한 구성예를 나타낸다. 도 8의 펄스 발생회로(6)는, 제 1 및 제 2 지연회로(71, 74)와, NAND 게이트(72), NOR 게이트(75), 및 2개의 인버터(73, 76)를 구비한다.

도 9는 도 8의 펄스 발생회로(6)의 동작을 나타낸다. 여기서는 제 1 지연회로(71)의 전파 지연시간을 td1로 하고, 제 2 지연회로(74)의 전파 지연시간을 td2로 한다. 도 9에 도시한 바와 같이 공통모드전압(Vcm)을 변화시키는 기간(SS1의 "H"기간)은, 전류보정회로(2)가 연선(TP/NTP)으로부터 분리되는 기간(SS2의 "H"기간)에 포함되도록 구성된다. 이로써 전류보정회로(2)의 오동작 발생확률을 더욱 낮게 할 수 있다. td1 및 td2는 예를 들어 5~10ns로 설정하면 된다.

도 10은 공통모드전압 모니터회로(1) 및 전류보정회로(2)의 효과를 나타내며, 도 11은 전원전압 모니터회로(4) 및 바이어스 조정회로(5)의 효과를 나타낸다. 도면 중의 Ip는 PMOS 전류원 트랜지스터(QP10, QP2, 및 QP1) 중의 활성화될 트랜지스터의 드레인 전류 합계를 나타내며, In은 NMOS 전류원 트랜지스터 (QN10, QN1, 및 QN2) 중의 활성화될 트랜지스터의 드레인 전류 합계를 나타낸다.

도 10에 의하면 종래는 일점 쇄선으로 나타내는 바와 같이, 전류(Ip, In)를 소정 범위(상한 IU, 하한 IL)로 제어하기 위해서는 종단 바이어스전압(Tpbias)의 허용범위가 상한(VU1)과 하한(VL1) 사이로 제한되었다. 이에 반해 본 발명에 의하면, 종단 바이어스전압(Tpbias)이 보다 넓은 범위에서 전류(Ip, In)를 상한(IU)과 하한(IL) 사이의 소정 범위로 제어할 수 있다.

또 도 11에 의하면 종래는 일점쇄선으로 나타내는 바와 같이, 전류(Ip)를 소정 범위(상한 IU, 하한 IL)로 제어하기 위해서는 전원전압(Vdd)의 허용범위가 상한(VU2)과 하한(VL2) 사이로 제한되었다. 이에 반해 본 발명에 의하면, 전원전압(Vdd)이 보다 넓은 범위에서, 전류(Ip)를 상한(IU)과 하한(IL) 사이의 소정 범위로 제어할 수 있다.

도 12는 도 4 및 도 5 중 3개의 PMOS 전류원 트랜지스터(QP10, QP2, 및 QP1)의 바람직한 크기의 예를 나타낸다. 즉 전류보정회로(2)는 활성화될 PMOS 전류원 트랜지스터의 합계 크기를, 공통모드전압(Vcm)과 전원전압(Vdd) 레벨과의 차에 대하여 비선형(예를 들어 지수함수적)으로 변화시키는 것이다. 도 12의 예에서는 QP10보다 QP2쪽이 크기가 크며, QP2보다 QP1쪽이 크기가 크게 설정된다. 여기서, 도 4 및 도 5 중 3개의 NMOS 전류원 트랜지스터 (QN10, QN1, 및 QN2)에 대하여 말하면, 활성화될 NMOS 전류원 트랜지스터의 합계 크기를, 공통모드전압(Vcm)과 접지전압(Vss) 레벨(그라운드 레벨)과의 차에 대하여 비선형으로 변화시키면 된다. 이와 같은 비선형 제어의 채용으로써, 선형제어의 경우에 비하여 전류보정의 절환 회수를 적게 하는 것이 가능하게 된다.

도 13은 도 3 중 전류(I1)의 바람직한 변동특성을 나타낸다. 전류원(33)이 보내는 전류(I1)를, PMOS 전류원 트랜지스터(QP10) 및 NMOS 전류원 트랜지스터 (QN10) 각각의 전류구동 능력에 따라 변동시키는 것이 바람직하다. 이로써 공통모드전압 모니터회로(1)에 있어서의 비교기(31a~31d)의 검지 레벨을, 온도 또는 처리변동에 기초하는 트랜지스터의 임계값 변동에 추종시킬 수 있게된다.

여기서 도 1 및 도 2에서는 2개의 송수신회로(20, 21)간 통신의 예를 설명했지만, 한쪽은 송신기능만을, 한쪽은 수신기능만을 구비한 송수신 시스템에도 본 발명이 적용 가능한 것은 물론이다.

이상과 같이 본 발명에 의하면 폭넓은 전압범위에 대하여 정전류를 보낼 수 있는 전류 드라이버회로를 실현할 수 있다.

Claims

각각 종단저항을 거쳐 종단 바이어스전압에 결합된 전송선로 쌍을 구동시키기 위한 전류 드라이버회로에 있어서,

상기 전송선로 쌍에 결합된 전류 드라이버와,

상기 전송선로 쌍의 공통모드전압과 상기 전류 드라이버의 적어도 1개의 전원전압 레벨과의 차를 모니터링하기 위한 공통모드전압 모니터회로와,

상기 공통모드전압 모니터회로로부터의 모니터링 결과에 따라 상기 전류 드라이버의 출력 전류를 보정하도록 상기 전송선로 쌍에 결합된 전류보정회로를 구비하는 것을 특징으로 하는 전류 드라이버회로.
제 1항에 있어서,

상기 전류보정회로는, 상기 전류 드라이버의 출력전류의 보정을 단계적으로 실행하는 것을 특징으로 하는 전류 드라이버회로.
제 1항에 있어서,

상기 전류보정회로는, 활성화될 전류원 트랜지스터의 합계 크기를, 상기 공통모드전압과 상기 전원전압 레벨과의 차에 대하여 비선형으로 변화시키는 것을 특징으로 하는 전류 드라이버회로.
제 1항에 있어서,

상기 전류 드라이버는, PMOS 전류원 트랜지스터와 NMOS 전류원 트랜지스터를 가지며,

상기 공통모드전압 모니터회로는, 상기 PMOS 전류원 트랜지스터의 소스에 결합된 제 1 전원전압 레벨과 상기 공통모드전압과의 차와, 상기 공통모드전압과 상기 NMOS 전류원 트랜지스터의 소스에 결합된 제 2 전원전압 레벨과의 차를 평가하는 것을 특징으로 하는 전류 드라이버회로.
제 4항에 있어서,

상기 공통모드전압 모니터회로는,

상기 제 1 전원전압 레벨과 상기 제 2 전원전압 레벨 사이에 서로 직렬로 접속된 복수의 저항과,

상기 복수 저항의 직렬회로로 전류를 보내기 위한 전류원과,

상기 공통모드전압과 상기 복수 저항의 단자전압을 각각 비교하기 위한 복수의 비교기를 구비하는 것을 특징으로 하는 전류 드라이버회로.
제 5항에 있어서,

상기 복수의 비교기는 각각 입출력 관계에 히스테리시스를 갖는 것을 특징으로 하는 전류 드라이버회로.
제 5항에 있어서,

상기 전류원이 보내는 전류는, 상기 PMOS 전류원 트랜지스터 및 상기 NMOS 전류원 트랜지스터 각각의 전류 구동능력에 따라 변동하는 것을 특징으로 하는 전류 드라이버회로.
제 4항에 있어서,

상기 제 1 전원전압 레벨을 모니터링하기 위한 전원전압 모니터회로와,

상기 전원전압 모니터회로로부터의 모니터링 결과에 따라 상기 전류 드라이버의 출력전류를 보정하도록, 상기 PMOS 전류원 트랜지스터 및 상기 NMOS 전류원 트랜지스터 각각의 게이트 바이어스전압을 조정하기 위한 바이어스 조정회로를 추가로 구비하는 것을 특징으로 하는 전류 드라이버회로.
제 1항에 있어서,

상기 공통모드전압을 변화시킴으로써 신호의 송수신을 실행할 때는 상기 전류보정회로를 상기 전송선로 쌍으로부터 분리시키기 위한 수단을 추가로 구비하는 것을 특징으로 하는 전류 드라이버회로.
제 9항에 있어서,

상기 공통모드전압을 변화시키는 기간은, 상기 전류보정회로가 상기 전송선로 쌍으로부터 분리되는 기간에 포함되는 것을 특징으로 하는 전류 드라이버회로.
각각 종단저항을 거쳐 종단 바이어스전압에 결합된 전송선로 쌍을 구동시키기 위한 전류 드라이버회로에 있어서,

각각 상기 전송선로 쌍에 결합된 PMOS 전류원 트랜지스터 및 NMOS 전류원 트랜지스터를 갖는 전류 드라이버와,

상기 PMOS 전류원 트랜지스터의 소스에 결합된 전원전압 레벨을 모니터링하기 위한 전원전압 모니터회로와,

상기 전원전압 모니터회로로부터의 모니터링 결과에 따라 상기 전류 드라이버의 출력전류를 보정하도록, 상기 PMOS 전류원 트랜지스터 및 상기 NMOS 전류원 트랜지스터 각각의 게이트 바이어스전압을 조정하기 위한 바이어스 조정회로를 구비하는 것을 특징으로 하는 전류 드라이버회로.
각각 종단저항을 거쳐 종단 바이어스전압에 결합된 전송선로 쌍에 일정 진폭의 전류를 보내는 것으로써 신호 전송을 하는 신호전송 방법에 있어서,

상기 전송선로 쌍의 공통모드전압과 상기 전송선로 쌍을 구동시키기 위한 전류 드라이버의 전원전압 레벨과의 차이를 모니터링하는 단계와,

상기 모니터링 결과를 기초로 하여 상기 전송선로 쌍을 흐르는 전류가 소정 범위 내로 제어되도록, 상기 전류 드라이버의 출력전류를 단계적으로 보정하는 단계를 구비하는 것을 특징으로 하는 신호전송 방법.