JP4960833B2 - シングルエンド伝送及び差動伝送の切替えが可能なインタフェース回路 - Google Patents
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Description
図21は、特許文献1で開示された従来技術を示すものである。図21において2つの信号線D1、D2にはそれぞれシングルエンドドライバ100、101の出力端が接続され、また、信号線D1、D2には、シングルエンドドライバ100、101とは別に、差動ドライバ110の2つの出力端が夫々接続されている。制御信号ENSE及びENDFは、シングルエンドドライバ100、101及び差動ドライバ110の出力制御を行い、これらの制御信号により信号線D1、D2がシングルエンド伝送に使用されるか、差動伝送に使用されるかを切り替えている。
また、リムーバブルメモリカードの記憶容量の大容量化にはフラッシュメモリの実装面積が更に必要であるが、リムーバブルメモリカードは前述のとおり形状が規定されているため、現状の電圧駆動方式シングルエンドドライバインタフェース回路に加えて新規に高速データ伝送用の電流駆動型差動ドライバ回路及び差動レシーバ回路を追加することはフラッシュメモリの実装面積の圧迫につながり大容量化を妨げてしまう。従って、リムーバブルメモリカードに新規に追加する差動ドライバ回路は、その回路面積をできる限り小面積で実現する必要がある。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力するとしてもよい。
また、本発明は、シングルエンド伝送方式及び差動伝送方式を切り換えて、第1外部回路と第2外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、前記伝送方式のうちの1の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第1外部回路から受信する信号受信手段と、それぞれ、信号を受け取り、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第2外部回路へ出力し、及び、第2外部回路との接続を切断する第1及び第2ドライバ回路と、前記第1外部回路から第1及び第2入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第1及び第2入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第1入力信号及び第1入力信号の論理反転信号を出力する入力制御回路と、前記入力制御回路から第1及び第2入力信号を受信し、又は第1入力信号及び前記論理反転信号を受信し、前記方向信号が第2外部回路への送信を示す場合に、受信した第1及び第2入力信号をそれぞれ第1及び第2ドライバ回路へ出力し、又は受信した第1入力信号及び論理反転信号をそれぞれ第1及び第2ドライバ回路へ出力し、前記方向信号が第2外部回路からの受信を示す場合に、第2外部回路との接続を切断するように第1及び第2ドライバ回路を制御する出力制御回路と、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる駆動制御回路と、前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第2外部回路からの受信を示す場合に、一端を前記第1ドライバ回路と前記第2外部回路とを接続する第1信号線に接続し、他端を前記第2ドライバ回路と前記第2外部回路とを接続する第2信号線に接続する終端抵抗回路と、前記第2外部回路から、前記第1及び第2信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、前記第2外部回路から、前記第1信号線を介してシングルエンド信号を受信する第1シングルエンドレシーバ回路と、前記第2外部回路から、前記第2信号線を介してシングルエンド信号を受信する第2シングルエンドレシーバ回路とを備えることを特徴とする。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、前記双方向インタフェース回路は、さらに、前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続されるとしてもよい。
ここで、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、前記信号受信手段は、さらに、制御信号を受信し、前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力するとしてもよい。
ここで、前記双方向インタフェース回路は、さらに、前記方向信号が第2外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第2スイッチ回路を備えるとしてもよい。
(実施の形態1)
(1)図1は、本発明の第1の実施の形態における、電圧駆動型シングルエンド伝送及び電流駆動型差動伝送の切替えが可能なインタフェース回路11を示す。
図1に示すごとく、インタフェース回路11は、プッシュプル型のドライバ回路200、201、駆動方式制御回路300、及びドライバ回路200、201への入力信号を制御する入力制御回路400により構成される。
ドライバ回路200は、トランジスタM1、M2によりプッシュプル型の出力段回路として構成される。ドライバ回路200の入力ノードは、入力制御回路400を介して、入力信号XSIG1を受け取るインタフェース回路11の入力端子に接続され、ドライバ回路200の出力ノードn1は、インタフェース回路11の出力端子を介して、信号線D1pに接続される。
nMOSトランジスタM2のゲートは、ドライバ回路200の入力ノードに接続され、トランジスタM2のドレインは、出力ノードn1を介してトランジスタM1のドレインに接続され、トランジスタM2のソースは、グランドGRDに接続される。
一方、ドライバ回路200の入力ノードに、信号「H」が供給されると、トランジスタM1のソース・ドレイン間は、非導通状態となり、トランジスタM2のソース・ドレイン間は、導通状態となるので、グランドGRDと回路ノードn1とが導通状態となり、信号線D1pには、グランドGRDに依存する信号が供給される。
伝送方式制御信号SE/DFが「L」の場合、トランジスタM5のソース・ドレイン間は導通状態となる。一方、伝送方式制御信号SE/DFが「H」の場合、トランジスタM5のソース・ドレイン間は非導通状態となる。
入力制御回路400は、選択回路S1及び論理反転回路INV1により構成され、インタフェース回路11の入力端子を介して、外部から入力信号XSIG1、XSIG1を受け取り、ドライバ回路への入力信号XSIG1、XSIG2の出力制御を行う。具体的には、入力制御回路400は、ドライバ回路200へ入力信号XSIG1をそのまま出力する。選択回路S1は、ドライバ回路201へ、伝送方式制御信号SE/DFに応じて、入力信号XSIG1の論理反転信号又は入力信号XSIG2を選択的に出力する。つまり、伝送方式制御信号SE/DFが、「L」である場合、つまり、シングルエンド伝送を示す場合には、入力信号XSIG2を選択し、選択した入力信号XSIG2をドライバ回路201へ出力する。一方、伝送方式制御信号SE/DFが、「H」である場合、つまり、差動伝送を示す場合には、論理反転回路INV1から出力される入力信号XSIG1の論理反転信号を選択し、選択した入力信号XSIG1の論理反転信号をドライバ回路201へ出力する。
(インタフェース回路11を電圧駆動プッシュプル型シングルエンド伝送方式で動作させる場合)
インタフェース回路11が電圧駆動プッシュプル型シングルエンド伝送を行う場合は、伝送方式制御信号SE/DFが「L」となる。
このように、インタフェース回路11は、電圧駆動プッシュプル型シングルエンド伝送による2チャネルのインタフェース回路として機能する。
インタフェース回路11が電流駆動型差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」となる。
伝送方式制御信号SE/DFが「H」の場合、トランジスタM5のソース・ドレイン間は非導通状態となる。従って、ドライバ回路200、201は、電流源回路Is1から定電流が供給されるので、ドライバ回路200、201は、電流駆動プッシュプル方式で信号線D1p、D1mに信号を出力する。
これにより、インタフェース回路11は、入力信号XSIG1をドライバ回路200から信号線D1pに出力し、入力信号XSIG1の論理反転信号をドライバ回路201から信号線D1mに出力するため、インタフェース回路11は、電流駆動プッシュプル型差動伝送による1チャネルの出力回路として機能する。
インタフェース回路11aは、インタフェース回路11の駆動方式制御回路300に代えて、駆動方式制御回路301を有しており、インタフェース回路11aは、ドライバ回路200、201、駆動方式制御回路301、論理反転回路INV2、及び入力制御回路400により構成される。
図2に示すように、インタフェース回路11aは、ドライバ回路200、201とグランド電位Vssとを、出力電流を制御する電流源回路Is2とnMOSトランジスタM6とから構成される駆動方式制御回路301を介して接続している。
また、インタフェース回路11aにおいて、伝送方式制御信号SE/DFを受け取る入力端子は、論理反転回路INV2を介して、駆動方式制御回路301が有するトランジスタM6のゲートに接続され、トランジスタM6のドレインは、回路ノードn4に接続され、トランジスタM6のソースは、グランドGRDに接続されている。
伝送方式制御信号SE/DFによりトランジスタM6のソース・ドレイン間の導通状態が制御される。これにより駆動方式制御回路301は、ドライバ回路200及び201を電圧駆動方式と電流駆動方式で選択的に動作させることができる。
インタフェース回路11bは、インタフェース回路11が有する構成に加えて、さらに、インタフェース回路11aが有する駆動方式制御回路301及び論理反転回路INV2を備えている。
前述の通り、トランジスタM5とM6は十分にON抵抗が低いものであり、電流源Is1、Is2の電流駆動能力及びON抵抗は同程度であることが望ましい。この構成により、インタフェース回路11bが出力する差動信号の中間電位は電源電位VDDの2分の1になる。
(4)次に、HDMIなどオープンドレイン型差動伝送規格にも対応する場合の回路構成の一例としてのインタフェース回路11cを図4に示す。
図4においてオープンドレイン型差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」になりトランジスタM6のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ODが「H」となりトランジスタM7のソース・ドレイン間も非導通状態となる。この状態で電流源Is2は信号線D1p、D1mを介してつながっているホスト機器側において信号線D1p、D1m夫々と電源VDDとを接続しているプルアップ抵抗(図示省略)を介して電源電位VDDから電流を引き込むように動作するため、インタフェース回路11cはオープンドレイン系の差動伝送が可能となる。
伝送方式制御信号SE/DFが「L」の場合は、トランジスタM6のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ODに関わりなくトランジスタM7のソース・ドレイン間も導通状態となるため、インタフェース回路11cは、電圧駆動プッシュプル型シングルエンド伝送が可能となる。
インタフェース回路11dは、インタフェース回路11cと同様の構成を有しているが、トランジスタM7及びAND回路C1に代えて、トランジスタM1のゲートの前段にOR回路C2を備え、トランジスタM3のゲートの前段にOR回路C3を備えている。
オープンドレイン方式制御信号OD及び入力信号XSIG1がそれぞれ「H」及び「H」のとき、オープンドレイン方式制御信号OD及び入力信号XSIG1がそれぞれ「H」及び「L」のとき、又はオープンドレイン方式制御信号OD及び入力信号XSIG1がそれぞれ「L」及び「H」のとき、OR回路C2の出力信号は、「H」となり、トランジスタM1のソース・ドレイン間は非導通状態となる。トランジスタM3のソース・ドレイン間についても同様である。このため、インタフェース回路11dは、インタフェース回路11cと同様に、オープンドレイン系の差動伝送が可能となる。
インタフェース回路11eは、インタフェース回路11bと同様の構成を有しており、インタフェース回路11bが有する構成要素に加えて、トランジスタM1のゲートの前段にOR回路C2を備え、トランジスタM3のゲートの前段にOR回路C3を備えている。
この問題を解決するためには、図1に示すインタフェース回路11を例とした場合、図7に示すインタフェース回路11fのように、入力信号XSIG1にはダミーの選択回路S2を介してドライバ回路200への入力する構成であることが望ましい。
なお、ダミーの選択回路S2を用いた場合でも、製造誤差などで選択回路S1と選択回路S2とで伝搬遅延がずれることもある。このため、ダミーの選択回路S2のかわりに、図19に示す遅延制御回路500を用いてもよい。遅延制御回路500は、直列に接続された複数個の遅延回路DU1、DU2、DU3、DU4、・・・と選択回路S3とから構成され、直列に接続された遅延回路DU1、DU2、DU3、DU4、・・・により、入力信号XSIG1を順番に遅延させてゆき、遅延量選択信号DlySelによりどの遅延回路からの出力を選択回路S3からドライバ回路200への出力とするのかを制御するものである。どの遅延回路からの出力を選択するかは、実際に試行することにより決定する。この構成によれば、ドライバ回路200へ出力する信号の遅延時間を細かく制御することができる。
(9)なお、図1〜図8の各インタフェース回路において、入力制御回路400への入力信号XSIG1は、パラレル−シリアル変換回路から出力されるものであってもよい。これにより、LSI内部回路の複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路400へ出力できる。
(1)図9に、本発明の第2の実施の形態におけるシングルエンド伝送及び差動伝送の切り替えが可能な双方向インタフェース回路11hを示す。実施の形態1のインタフェース回路11との差異は、インタフェース回路11の構成に加えて、さらに、電流源回路Is3と、差動レシーバ210と、差動伝送線路の終端として機能する終端抵抗回路R1と、シングルエンドレシーバ220と、シングルエンドレシーバ221と、論理回路C6、C7により構成される出力制御回路410とを具備していることである。以下、各回路の説明を行う。
ドライバ回路200は、トランジスタM1、M2によりプッシュプル型の出力段回路として構成され、ドライバ回路200の出力ノードn1は、信号線D1pに接続される。同様に、ドライバ回路201は、トランジスタM3、M4によりプッシュプル型の出力段回路として構成され、ドライバ回路201の出力ノードn2は、信号線D1mに接続される。
これによりドライバ回路200の2つのトランジスタM1、M2は非導通状態となり、ドライバ回路200の出力は高インピーダンス状態となるため、信号線D1pから入力されてくる信号波形に影響を与えない。
論理回路C7の構成は、論理回路C6と同じであるので、説明を省略する。
終端抵抗回路R1は、信号線D1p、D1mに両端が接続され、伝送方式が差動伝送でかつ、ホスト機器から信号線D1p、D1mを介して信号を受信する際に、信号線D1p、D1mにより構成される差動伝送線路の終端抵抗回路として機能し、ホスト機器からシングルエンド伝送方式で信号を受信する場合及び、双方向インタフェース回路11hが信号線D1p、D1mに対して信号を出力する場合は終端抵抗回路として機能せず、高インピーダンス状態となる。
入出力方式制御信号I/O−Select及び伝送方式制御信号SE/DFの組み合わせにより、トランジスタM10の導通状態が制御され、差動信号を入力する方式の場合にのみトランジスタM10が導通状態となり、終端抵抗回路R1が機能する。
終端抵抗回路R1は、AND回路C21、抵抗r1及びトランジスタM10から構成され、AND回路C21は、伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectの反転信号を受け取り、それぞれの信号に対するAND演算を施し、得られた結果の信号をトランジスタM10のゲートへ出力する。トランジスタM10のソースは、信号線D1mに接続され、トランジスタM10のドレインは、抵抗r1の一端に接続される。抵抗r1の他端は、信号線D1pに接続される。
SE/DF I/O inv(I/O) AND M10
L(SE) L(受信) H L 非導通
H(DF) L(受信) H H 導通
L(SE) H(送信) L L 非導通
H(DF) H(送信) L L 非導通
ここで、SE/DF、I/Oは、それぞれ、伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectを示し、inv(I/O)は、入出力方式制御信号I/O−Selectの反転信号を示し、ANDは、伝送方式制御信号SE/DF及び入出力方式制御信号I/O−Selectの反転信号の演算結果を示し、M10は、トランジスタM10の導通又は非導通の状態を示す。
差動レシーバ210は、双方向インタフェース回路11hが信号線D1p、D1mを経由して、ホスト機器から送られてくる差動信号を受信し、受信した差動信号を信号線DFRcvOutを介して出力する。
次に、双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送と電流駆動プッシュプル型差動伝送の送信、受信の夫々の場合の動作を説明する。
(双方向インタフェース回路11hを電圧駆動プッシュプル型シングルエンド伝送方式送信モードで動作させる場合)
双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送により信号送信状態で動作する場合は、入出力方式制御信号I/O−Selectが「H」、伝送方式制御信号SE/DFが「L」となる。
出力制御回路410は、入出力方式制御信号I/O−Selectが「H」であるから、入力制御回路400から受けた信号XSIG1を論理回路C6の端子Y1、Y2よりドライバ回路200へ出力する。また同様に信号XSIG2を論理回路C7の端子Y1、Y2よりドライバ回路201へ出力する。
終端抵抗回路R1は、I/O−Selectが「H」、伝送方式制御信号SE/DFが「L」、すなわち双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送のモードの場合は、高インピーダンス状態となり、終端抵抗回路として機能せず、信号波形に影響を与えない。
これにより、双方向インタフェース回路11hは、電圧駆動方式で、入力信号XSIG1をドライバ回路200から信号線D1pに出力し、入力信号XSIG2をドライバ回路201から信号線D1mに出力するため、双方向インタフェース回路11hは電圧駆動プッシュプル型シングルエンド伝送方式の2チャネルのインタフェース回路として機能することが可能となる。
(双方向インタフェース回路11hを電圧駆動プッシュプル型シングルエンド伝送方式で受信モードで動作させる場合)
双方向インタフェース回路11hが電圧駆動プッシュプル型シングルエンド伝送により信号受信状態で動作する場合は、入出力方式制御信号I/O−Selectが「L」、伝送方式制御信号SE/DFが「L」となる。
従って、ドライバ回路200、201の出力は高インピーダンス状態となり、信号線D1p、D1mを介してホスト機器から受信するシングルエンド信号波形に影響を与えない。
シングルエンドレシーバ220、221は、それぞれ、信号線D1p、D1mを介してホスト機器から伝送されてくるシングルエンド信号を受信し、受信したシングルエンド信号を信号線SERcvOut1、SERcvOut2を介して、双方向インタフェース回路11hの外部の回路(図示省略)へ伝達する。
(双方向インタフェース回路11hを電流駆動型差動伝送方式により信号送信モードで動作させる場合)
双方向インタフェース回路11hが電流駆動型差動伝送により信号送信状態で動作する場合は、入出力方式制御信号I/O−Selectが「H」、伝送方式制御信号SE/DFが「H」となる。このとき、入力制御回路400内の選択回路S1は、端子Aに入力された信号XSIG1の論理反転信号を端子Yから出力する。
駆動方式制御回路300では、伝送方式制御信号SE/DFが「H」であるから、トランジスタM5のソース・ドレイン間は非導通状態となる。
従って、双方向インタフェース回路11hは、電流駆動プッシュプル型差動伝送により、信号送信が可能となる。
(双方向インタフェース回路11hを電流駆動型差動伝送方式により信号受信モードで動作させる場合)
双方向インタフェース回路11hが電流駆動型差動伝送方式により信号受信状態で動作する場合は、入出力方式制御信号I/O−Selectが「L」、伝送方式制御信号SE/DFが「H」となる。
従って、ドライバ回路200、201の出力は高インピーダンス状態となり、信号線D1p、D1mを介してホスト機器から受信する差動信号波形に影響を与えない。
差動レシーバ210は、信号線D1p、D1mからの差動信号を受け、受け取った信号を論理回路で扱う信号レベルにまで増幅し、得られた信号を信号線DFRcvOutを介して出力する。
上記構成により、双方向インタフェース回路11hは、シングルエンド伝送時及び差動伝送時の出力を共通のドライバ回路200、201で実現できる。
従って、余分な出力段回路の負荷容量の影響がないため、該インタフェース回路は高速信号を伝送する場合、及び受信する場合において、信号波形品質劣化の劣化を抑制できる双方向インタフェース回路を実現できる。
(2)次に、双方向インタフェース回路11hの変形例としての双方向インタフェース回路11iについて説明する。
図10に示すように、双方向インタフェース回路11iは、双方向インタフェース回路11hにおける駆動方式制御回路300に代えて、駆動方式制御回路301及び論理反転回路INV2を備えている。
なお、双方向インタフェース回路11hと双方向インタフェース回路11iとの関係は、図1及び図2にそれぞれ示すインタフェース回路11とインタフェース回路11aとの関係と同様である。
双方向インタフェース回路11jは、LVDSなど差動信号の中間電位が電源VDDの2分の1に規定されている伝送規格に対応する場合のインタフェース回路の構成例である。
前述の通り、トランジスタM5とM6とは、十分にON抵抗が低いものであり、電流源Is1、Is2の電流駆動能力及びON抵抗は同程度であることが望ましい。この構成により、双方向インタフェース回路11jが出力する差動信号の中間電位は電源電位VDDの2分の1になる。
(4)次に、HDMIなどオープンドレインタイプの差動伝送規格にも対応する双方向インタフェース回路11kを図12に示す。
双方向インタフェース回路11kにおいて、オープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」になり、トランジスタM6のソース・ドレイン間が非導通状態となり、加えてオープンドレイン方式制御信号ODが「H」となり、トランジスタM7のソース・ドレイン間も非導通状態となる。この状態で電流源Is2は、信号線D1p、D1mを介してつながっているホスト機器側において信号線D1p、D1m夫々と電源VDDとを接続しているプルアップ抵抗(図示省略)を介して電源電位VDDから電流を引き込むように動作するため、双方向インタフェース回路11kにおいて、オープンドレイン系の差動伝送が可能となる。
伝送方式制御信号SE/DFが「L」の場合は、トランジスタM6のソース・ドレイン間は導通状態となり、またオープンドレイン方式制御信号ODに関わりなくトランジスタM7のソース・ドレイン間も導通状態となるため、双方向インタフェース回路11kにおいて、電圧駆動プッシュプル型シングルエンド伝送が可能となる。
図13に示す双方向インタフェース回路11Lは、双方向インタフェース回路11kが有するトランジスタM7及びAND回路C1に代えて、インタフェース回路11dと同様に、トランジスタM1のゲートの前段に論理回路としてOR回路C8を備え、トランジスタM3のゲートの前段に論理回路としてOR回路C9を備えている。
加えて、双方向インタフェース回路11Lは、双方向インタフェース回路11kが有するトランジスタM7を有していない。電源電位VDDとドライバ回路200、201間は低インピーダンスであることが望ましいため、トランジスタM7のサイズを大きくしON抵抗を下げる必要があるが、双方向インタフェース回路11Lは、トランジスタM7を有さない。このため双方向インタフェース回路11Lは、回路の小面積化の効果も得ることができる。
双方向インタフェース回路11mは、双方向インタフェース回路11jが有する構成に加えて、さらに、双方向インタフェース回路11Lと同様に、トランジスタM1のゲートの前段に論理回路としてOR回路C8を備え、トランジスタM3のゲートの前段に論理回路としてOR回路C9を備えている。
また、入力制御回路400、出力制御回路410及び、OR回路C8、C9は、上記各制御信号I/O−Select、SE/DFの状態に従って、信号XSIG1、XSIG2をドライバ回路200、201へ出力する。終端抵抗回路R1は、高インピーダンス状態となる。従って、双方向インタフェース回路11mは、シングルエンド伝送が可能となる。
双方向インタフェース回路11mがオープンドレインタイプの差動伝送を行う場合は、伝送方式制御信号SE/DFが「H」となり、トランジスタM5、M6のそれぞれソース・ドレイン間が非導通状態となる。また、オープンドレイン方式制御信号ODは「H」となり、ドライバ回路200、201の夫々のpMOSトランジスタM1、M3のソース・ドレイン間は非導通状態となる。これにより、双方向インタフェース回路11mは、オープンドレインタイプの差動伝送が可能となる。
この問題を解決するためには、図9に示す双方向インタフェース回路11hを例とした場合、図15に示す双方向インタフェース回路11nのように、論理回路C6の前段に、ダミーの選択回路S2を設け、論理回路C6は、入力信号XSIG1をダミーの選択回路S2を介して受け取る構成とすることが望ましい。
これにより、双方向インタフェース回路が信号線D1p、D1mへ出力する2つの信号間のスキューを抑制する効果を得る。
(9)なお、高速な差動伝送を行う場合、信号線D1p、D1mに流れる差動信号の振幅は、数100mV程度であることが一般的であり、差動レシーバ210が出力して論理回路で使用される信号のレベル(例えば3.3V)と比較して、非常に低い。このため差動レシーバ内で信号レベルを増幅するために、電流源回路を用いる必要がある。
(10)なお、図9〜図17の各双方向インタフェース回路において、入力制御回路400への入力信号XSIG1は、パラレル−シリアル変換回路から出力されるものであってもよい。これにより、LSI内部回路の複数本の信号を、前記パラレル−シリアル変換回路からシリアル信号に変換して、入力制御回路400へ出力できる。
図20は、本発明の第三の実施形態に関する、電圧駆動プッシュプル型シングルエンド伝送及び電流駆動型差動伝送の切り替えが可能なインタフェース回路を適用したリムーバブルメモリカードの一例を示した図である。
図20において、リムーバブルメモリカード1は、プリント基板3上にホストコントローラLSI10、フラッシュメモリ14、及び複数の外部接続端子2a、2b、・・・、2iを具備している。ホストコントローラLSI10は、ホスト機器との通信を行う複数のインタフェース回路11x、11y、11z、各種制御やレジスタ情報を処理するロジック回路12及びフラッシュメモリと通信を行うメモリインタフェース回路13を具備している。
ホスト機器がリムーバブルメモリカード1とのインタフェースとしてシングルエンド伝送にのみ対応している場合は、リムーバブルメモリカード1の具備するインタフェース回路11x、11y、11zは、シングルエンド伝送でホスト機器と信号伝送を行う。
ここで、インタフェース回路11xには、実施の形態1、2で開示した図1から図17に記載のインタフェース回路11a、11b、・・・、11pのいずれかが適用される。インタフェース回路11y、11zについても同様である。
以上説明したように、本願発明は、2つドライバ回路と、電圧駆動と電流駆動の2つの駆動方式を切り替え可能な駆動方式制御回路を有し、前記2つのドライバ回路と電源電位との接続は、前記駆動方式制御回路を介して接続し、前記2つのドライバ回路には、2つの入力信号及びその論理反転信号が選択回路を介して選択的に入力され、また、前記駆動方式制御回路に入力される制御信号により、電圧駆動型シングルエンド伝送方式か電流駆動型差動伝送方式かを切り替え可能なインタフェース回路である。
加えて、電圧駆動型シングルエンド伝送の出力段回路と電流駆動型差動伝送の出力段回路を統合できるため、回路面積の削減にも効果がある。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
また、本発明は、信号伝送を行うインタフェース回路であって、第一、及び第二のドライバ回路と、前記2つのドライバ回路の駆動方式を、電圧駆動もしくは電流駆動に切り替え制御する駆動方式制御回路と、前記第一、第二のドライバ回路への入力を制御する入力制御回路と、前記第一、第二のドライバ回路の出力を制御する出力制御回路と、差動レシーバ回路と、第一、第二のシングルエンドレシーバ回路と、終端回路を具備し、前記第一、第二のドライバ回路は、前記駆動方式制御回路を介して電源電位と接続し、また前記第一のドライバ回路の出力ノードは第一の信号線に接続し、前記第二のドライバ回路の出力ノードは第二の信号線に接続し、前記入力制御回路は、前記出力制御回路の入力段に接続し、前記第一、第二の信号を受け、第三の信号が第一の論理レベルの場合、第一の信号及び第二の信号を前記出力制御回路へ出力し、前記第三の信号が第二の論理レベルの場合、第一の信号と第一の信号の論理反転信号を前記出力制御回路へ出力し、前記出力制御回路は、第五の信号レベルが第一の論理レベルの場合、前記第一、第二のドライバの出力を高インピーダンスとなるように制御し、第五の信号レベルが第二の論理レベルの場合、前記第一、第二のドライバ回路には、前記入力制御回路から出力された信号を出力し、前記駆動方式制御回路は、前記第三の信号が第一の論理レベルの場合、前記第一、第二のドライバ回路を電圧駆動方式で動作させ、前記第三の信号が第二の論理レベルの場合、前記第一、第二のドライバ回路を電流駆動方式で動作させ、前記差動レシーバ回路は、一方の入力端子を前記第一の信号線に接続し、他方の入力端子を前記第二の信号線に接続し、前記終端回路は、一端を前記第一の信号線に接続し、他端を前記第二の信号線に接続し、前記第一のシングルエンドレシーバは前記第一の信号線に接続し、前記第二のシングルエンドレシーバは前記第二の信号線に接続することを特徴とする。
ここで、前記インタフェース回路に関して、前記駆動方式制御回路とは別の、第二の駆動方式制御回路を具備し、第二の駆動方式制御回路は、前記第一、第二のドライバ回路とグランド電位とを接続し、前記第一、第二の駆動方式制御回路は前記第三の信号により、前記第一、第二のドライバ回路を、電圧駆動もしくは電流駆動に切り替え制御してもよい。
ここで、前記入力制御回路と前記第一、第二のドライバ回路との間に、前記第一、第二のドライバ回路への入力信号を制御する回路を具備し、該回路は、前記第四の信号が第一の論理レベルの場合は、前記入力制御回路から出力される信号を前記第一、第二のドライバ回路へ出力し、前記第四の信号が第二の論理レベルの場合は、前記入力制御回路から出力される信号を一部制限して前記第一、第二のドライバ回路へ出力してもよい。
ここで、前記双方向インタフェース回路は第二のスイッチ回路を具備し、前記駆動方式制御回路と前記差動レシーバとは、前記第二のスイッチ回路を介して接続し、前記第二のスイッチは、前記第五の信号が第一の論理レベルの場合、前記駆動方式制御回路から前記差動レシーバに電流を供給してもよい。
2a、2b、・・・、2i 外部接続端子
3 プリント基板
10 ホストコントローラLSI
11a、11b、11c、・・・、11g インタフェース回路
11h、11i、11j、・・・、11p 双方向インタフェース回路
11x、11y、11z インタフェース回路
12 ロジック回路
13 メモリインタフェース回路
14 フラッシュメモリ
100、101 シングルエンドドライバ回路
110 差動ドライバ回路
200、201 ドライバ回路
210 インタフェース入力回路(差動レシーバ)
220、221 インタフェース入力回路(シングルエンドレシーバ)
300、301 駆動方式制御回路
400 入力制御回路
410 出力制御回路
C1、C2、C3、C4、C5、C6、C7 論理回路
D1p、D1m、D2p、D2m、D3p,D3m 信号線
DFRcvOut 差動レシーバ出力信号
DlySel 遅延量選択信号
DU1、DU2、・・・、DU9 遅延回路
I/O−Select 入出力方式制御信号
Is1、Is2、Is3 電流源回路
n1、n2、n3、n4 回路ノード
INV1、INV2、INV3 反転回路
M1、M2、M3、M4、M5、M6、M7、M8、M9、M10 トランジスタ
VDD 電源
Vss グランド
OD オープンドレイン方式制御信号
R1 終端抵抗回路
S1、S2、S3 選択回路
SE/DF 伝送方式制御信号
SERcvOut1、SERcvOut2 シングルエンドレシーバ出力信号
XSIG1、XSIG2 ドライバ回路への入力信号
Claims (14)
- シングルエンド伝送方式及び差動伝送方式を切り換えて、第1外部回路と第2外部回路との間で信号を仲介して伝送するインタフェース回路であって、
前記伝送方式のうちの1の伝送方式を示す方式信号を第1外部回路から受信する信号受信手段と、
それぞれ、信号を受け取り、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第2外部回路へ出力する第1及び第2ドライバ回路と、
前記第1外部回路から第1及び第2入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第1及び第2入力信号をそれぞれ第1及び第2ドライバ回路へ出力し、前記方式信号が差動伝送方式を示す場合、第1入力信号を前記第1ドライバ回路へ出力し、第1入力信号の論理反転信号を前記第2ドライバ回路へ出力する入力制御回路と、
前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる駆動制御回路と
を備えることを特徴とするインタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続される
ことを特徴とする請求項1に記載のインタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、
前記インタフェース回路は、さらに、
前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、
前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続される
ことを特徴とする請求項2に記載のインタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、
前記方式信号及び前記制御信号に基づいて、前記第1及び第2ドライバ回路と電源回路との接続及び切断を切り換える第1スイッチ回路
を備えることを特徴とする請求項1に記載のインタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、
当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力する
ことを特徴とする請求項1に記載のインタフェース回路。 - 前記インタフェース回路は、さらに、
前記第1ドライバ回路の前段に、前記第2ドライバ回路の前段に、又は前記第1及び第2ドライバ回路の前段に、遅延調整回路を備える
ことを特徴とする請求項1に記載のインタフェース回路。 - シングルエンド伝送方式及び差動伝送方式を切り換えて、第1外部回路と第2外部回路との間で双方向に信号を仲介して伝送する双方向インタフェース回路であって、
前記伝送方式のうちの1の伝送方式を示す方式信号と、信号の伝送方向を示す方向信号とを第1外部回路から受信する信号受信手段と、
それぞれ、信号を受け取り、受け取った信号に基づいて電圧駆動方式及び電流駆動方式を切り換えて出力信号を生成して第2外部回路へ出力し、及び、第2外部回路との接続を切断する第1及び第2ドライバ回路と、
前記第1外部回路から第1及び第2入力信号を受信し、前記方式信号がシングルエンド伝送方式を示す場合、受信した第1及び第2入力信号を出力し、前記方式信号が差動伝送方式を示す場合、第1入力信号及び第1入力信号の論理反転信号を出力する入力制御回路と、
前記入力制御回路から第1及び第2入力信号を受信し、又は第1入力信号及び前記論理反転信号を受信し、前記方向信号が第2外部回路への送信を示す場合に、受信した第1及び第2入力信号をそれぞれ第1及び第2ドライバ回路へ出力し、又は受信した第1入力信号及び論理反転信号をそれぞれ第1及び第2ドライバ回路へ出力し、前記方向信号が第2外部回路からの受信を示す場合に、第2外部回路との接続を切断するように第1及び第2ドライバ回路を制御する出力制御回路と、
前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる駆動制御回路と、
前記方式信号が差動伝送方式を示し、かつ、前記方向信号が第2外部回路からの受信を示す場合に、一端を前記第1ドライバ回路と前記第2外部回路とを接続する第1信号線に接続し、他端を前記第2ドライバ回路と前記第2外部回路とを接続する第2信号線に接続する終端抵抗回路と、
前記第2外部回路から、前記第1及び第2信号線を介してそれぞれ差動信号を受信する差動レシーバ回路と、
前記第2外部回路から、前記第1信号線を介してシングルエンド信号を受信する第1シングルエンドレシーバ回路と、
前記第2外部回路から、前記第2信号線を介してシングルエンド信号を受信する第2シングルエンドレシーバ回路と
を備えることを特徴とする双方向インタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、又は、前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続される
ことを特徴とする請求項7に記載の双方向インタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介して電源回路に接続され、
前記双方向インタフェース回路は、さらに、
前記方式信号がシングルエンド伝送方式を示す場合、前記第1及び第2ドライバ回路を電圧駆動方式で動作させ、前記方式信号が差動伝送方式を示す場合、前記第1及び第2ドライバ回路を電流駆動方式で動作させる第2駆動制御回路を備え、
前記第1及び第2ドライバ回路は、前記第2駆動制御回路を介してグランドに接続される
ことを特徴とする請求項8に記載の双方向インタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、
前記方式信号及び前記制御信号に基づいて、前記第1及び第2ドライバ回路と電源回路との接続及び切断を切り換える第1スイッチ回路
を備えることを特徴とする請求項7に記載の双方向インタフェース回路。 - 前記第1及び第2ドライバ回路は、前記駆動制御回路を介してグランドに接続され、
前記信号受信手段は、さらに、制御信号を受信し、
前記インタフェース回路は、さらに、前記入力制御回路と前記第1及び第2ドライバ回路との間に、制限回路を備え、
当該制限回路は、前記制御信号が第1論理レベルの場合、前記入力制御回路から出力される信号を前記第1及び第2ドライバ回路へ出力し、前記制御信号が第2論理レベルの場合、前記入力制御回路から出力される信号を一部制限して前記第1及び第2ドライバ回路へ出力する
ことを特徴とする請求項7に記載の双方向インタフェース回路。 - 前記インタフェース回路は、さらに、
前記第1ドライバ回路の前段に、前記第2ドライバ回路の前段に、又は前記第1及び第2ドライバ回路の前段に、遅延調整回路を備える
ことを特徴とする請求項7に記載の双方向インタフェース回路。 - 前記双方向インタフェース回路は、さらに、
前記方向信号が第2外部回路からの受信を示す場合に、前記駆動制御回路と前記差動レシーバとを接続し、前記駆動方式制御回路から前記差動レシーバに電流を供給する第2スイッチ回路
を備えることを特徴とする請求項7から請求項12に記載の双方向インタフェース回路。 - 請求項1から請求項13のいずれかに記載のインタフェース回路又は双方向インタフェース回路を備えることを特徴とするリムーバブルメモリデバイス。
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