JP5649864B2 - 半導体回路及び半導体回路の信号取込方法 - Google Patents

Description

本発明は、半導体回路及び半導体回路の信号取込方法、特に差動入力方式及びシングル入力方式の両方の入力方式に対応した入力回路である半導体回路及び当該半導体回路の信号取込方法に関するものである。

一般に、液晶ディスプレイが広く使用されている。液晶パネルとしては、例えばＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた液晶ディスプレイが挙げられる。

液晶ディスプレイに画像を表示させるための駆動回路として、ソースドライバがある。ソースドライバは、タイミングコントローラから液晶ディスプレイに画像を表示させるためのデータ信号及び制御信号を受信し、液晶ディスプレイの信号線に出力する、液晶ディスプレイの駆動回路である。

ソースドライバの出力は、液晶ディスプレイの焼きつきを防止するために、液晶ディスプレイにデータ信号を出力する出力端子の極性を、１端子おきに切り替えている。そのため、偶数端子をＥＶＥＮ、奇数端子をＯＤＤとしてグループ分けし、グループ毎に出力制御を行っている。当該出力制御に対応するために、入力信号もＥＶＥＮ、ＯＤＤで区別される。

ソースドライバの信号の入力方式には、大別して２種類の入力方式がある。ＲＳＤＳ入力方式のような差動入力方式と、ＣＭＯＳ入力方式のようなシングル入力方式が挙げられる（例えば、特許文献１参照）。

従来のソースドライバの入力回路における差動入力方式（ＲＳＤＳ入力方式）でのデータ取り込みの一例のタイムチャートを図２に示す。差動入力方式では、クロック（ＣＬＫ）信号の立ち下がりで入力信号からＥＶＥＶ信号を取り込むと共に、ＣＬＫ信号の立ち上がりでＯＤＤ信号を取り込む。Ｐ側入力信号が入力されるＰ端子と、Ｎ側入力信号（例えば、Ｐ側入力信号が反転された信号）が入力されるＮ端子と、２つの入力系統を持ち、Ｐ側入力信号とＮ側入力信号との電圧差で入力信号の「Ｌ」レベル及び「Ｈ」レベルを認識する。そのため、Ｐ側入力信号及びＮ側入力信号の振幅が小さいため、ノイズの発生を低減できるというメリットがある。その一方、１つのデータ入力に対し、入力端子が２個（Ｐ端子及びＮ端子）必要というデメリットがある。

一方、従来のソースドライバの入力回路におけるシングル入力方式（ＣＭＯＳ入力方式）でのデータ取り込みの一例のタイムチャートを図７に示す。シングル入力方式では、ＣＬＫ信号の最初の立ち上がりで入力信号からＥＶＥＮ信号を取り込むと共に、ＣＬＫ信号の次の立ち上がりで入力信号からＯＤＤ信号を取り込む。入力信号の電圧レベルで入力信号の「Ｌ」レベル及び「Ｈ」レベルを認識する。そのため、１つのデータ入力に対し、入力端子は、１個でよいというメリットがある。その一方、入力信号の振幅が大きくなるため、発生するノイズが差動入力方式に比べて、大きくなる場合があるというデメリットがある。

差動入力方式及びシングル入力方式のいずれの入力方式を採用するかは、使用目的によって異なる。ソースドライバの入力方式は、タイミングコントローラの出力方式に合わせて設計する必要があるが、ソースドライバに汎用性を持たせるためには、差動入力方式及びシングル入力方式のいずれにも対応できるよう、両方式の入力回路を備え、モード（差動入力方式またはシングル入力方式）の切り替えで入力方式を選択できるようなソースドライバの入力回路が必要とされている。

差動入力方式及びシングル入力方式の両方に対応できる入力回路としては、例えば特許文献２に記載の技術が挙げられる。

特開２００５−３３８７２７号公報 特開２００９−１１１７９４号公報

一般に従来のソースドライバの入力回路では、上述のように差動入力方式では１つのデータ入力に対して２個の入力端子が必要となるが、シングル入力方式では１個の入力端子でよい。このような方式が異なる２種類の入力方式に入力回路を対応させるには、以下の２つの手段が挙げられる。

１．差動入力方式の場合に入力信号が入力される差動用入力端子と、シングル入力方式の場合に入力信号が入力されるシングル用入力端子を別個に設ける。

２．差動入力方式の場合とシングル入力方式の場合とで入力信号が入力される入力端子を共用させる。

上記１．に示した手段では、入力端子数が増加し、チップサイズが増加するという問題がある。一方、上記２．に示した手段では、シングル入力方式の場合に、未使用となる入力端子が出てくるため、未使用となる入力端子に対する処理（基板上での配線処理、デバイス内部での入力固定化）が必要となる。そのため、入力方式によって基板の配線を変更する必要が生じてしまうという問題がある。また入力固定化により、Ｐ側入力端子とＮ側入力端子とでは、負荷が異なってくるため、差動入力方式の場合の特性に影響が生じるという問題がある。

本発明は、上述した問題を解決するために提案されたものであり、異なる入力方式で入力される信号を入力方式に応じて適切に取り込むことができる、半導体回路及び半導体回路の信号取込方法を提供することを目的とする。

上記目的を達成するために、請求項１に記載の半導体回路は、入力方式が差動入力方式の場合には第１の差動信号が入力され、かつ入力方式がシングル入力方式の場合には第１の出力用の信号が入力される第１の端子と、入力方式が前記差動入力方式の場合には前記第１の差動信号と異なる第２の差動信号が入力され、かつ入力方式が前記シングル入力方式の場合には第２の出力用の信号が入力される第２の端子と、入力方式が前記差動入力方式か前記シングル入力方式かを表す方式信号に基づいて、入力方式が前記シングル入力方式の場合には、信号の取り込みタイミングを表す第１のクロック信号に基づいたタイミングで前記第１の端子から入力された前記第１の出力用の信号を取り込んで、第１の出力信号として出力すると共に、前記第１のクロック信号に基づいた前記タイミングで前記第２の端子から入力された前記第２の出力用の信号を取り込んで第２の出力信号として出力するシングル入力回路と、入力方式が前記差動入力方式の場合には、前記第１の端子から入力された前記第１の差動信号と、前記第２の端子から入力された前記第２の差動信号との差に応じて差動電圧信号を出力する差動アンプを備え、前記差動アンプから出力された前記差動電圧信号を、第２のクロック信号に基づいた第１のタイミングで取り込んで第３の出力信号として出力し、かつ前記第２のクロック信号に基づいた前記第１のタイミングと異なる第２のタイミングで前記差動電圧信号を取り込んで第４の出力信号として出力する差動入力回路と、を備えた。

請求項２に記載の半導体回路は、請求項１に記載の半導体回路において、前記シングル入力回路は、前記第１のクロック信号の立ち上がりに基づいたタイミングで、前記第１の端子から入力された前記第１の出力用の信号を取り込んで、前記第１の出力信号として出力すると共に、前記第２の端子から入力された前記第２の出力用の信号を取り込んで前記第２の出力信号として出力する。

請求項３に記載の半導体回路は、請求項１または請求項２に記載の半導体回路において、前記差動入力回路は、前記第２のクロック信号の立ち上がりに基づいた前記第１のタイミングで前記差動電圧信号を取り込んで前記第３の出力信号として出力し、かつ前記第２のクロック信号の立ち下がりに基づいた前記第２のタイミングで前記差動電圧信号を取り込んで前記第４の出力信号として出力する。

請求項４に記載の半導体回路は、請求項１から請求項３のいずれか１項に記載の半導体回路において、前記方式信号に基づいて、入力方式が前記差動入力方式の場合には、前記差動入力回路から出力された前記第３の出力信号及び前記第４の出力信号を選択し、入力方式が前記シングル入力方式の場合には、前記シングル入力回路から出力された前記第１の出力信号及び前記第２の出力信号を選択する選択回路を備えた。

請求項５に記載の半導体回路の信号取込方法は、入力方式がシングル入力方式の場合には、第１の端子に第１の出力用の信号が入力されると共に、第２の端子に第２の出力用の信号が入力され、かつ、シングル入力回路が、信号の取り込みタイミングを表す第１のクロック信号に基づいたタイミングで前記第１の端子から入力された前記第１の出力用の信号を取り込んで、第１の出力信号として出力すると共に、前記第１のクロック信号に基づいた前記タイミングで前記第２の端子から入力された前記第２の出力用の信号を取り込んで第２の出力信号として出力し、入力方式が差動入力方式の場合には、前記第１の端子に第１の差動信号が入力されると共に、前記第２の端子に前記第１の差動信号と異なる第２の差動信号が入力され、かつ、前記第１の端子から入力された前記第１の差動信号と、前記第２の端子から入力された前記第２の差動信号との差に応じて差動電圧信号を出力する差動アンプを備えた差動入力回路が、前記差動アンプから出力された前記差動電圧信号を、第２のクロック信号に基づいた第１のタイミングで取り込んで第３の出力信号として出力し、かつ前記第２のクロック信号に基づいた前記第１のタイミングと異なる第２のタイミングで前記差動電圧信号を取り込んで第４の出力信号として出力する。

本発明によれば、異なる入力方式で入力される信号を入力方式に応じて適切に取り込むことができる、という効果を奏する。

本実施の形態に係る入力回路の概略構成の一例を示す概略構成図である。 本実施の形態に係る入力回路における差動入力方式でのデータ取り込みの一例を説明するためのタイムチャートである。 本実施の形態に係る入力回路におけるシングル入力方式でのデータ取り込みの一例を説明するためのタイムチャートである。 本実施の形態に係る入力回路の差動入力回路のＤＦＦＮの一例を示す回路図である。 本実施の形態に係る入力回路の差動入力回路及びシングル入力回路のＤＦＦの一例を示す回路図である。 本実施の形態に係る入力回路のセレクタの一例を示す回路図である。 従来のソースドライバの入力回路におけるシングル入力方式でのデータ取り込みの一例を説明するためのタイムチャートである。

以下、図面を参照して本発明の実施の形態の半導体回路について詳細に説明する。なお、本実施の形態では、液晶ディスプレイのソースドライバに入力信号を取り込むための入力回路である半導体回路について詳細に説明する。

本実施の形態の入力回路の概略構成の一例の概略構成図を図１に示す。また、本実施の形態の入力回路１０における差動入力方式でのデータ取り込みの一例のタイムチャートを図２に、シングル入力方式でのデータ取り込みの一例のタイムチャートを図３に示す。

図１に示した本実施の形態の入力回路１０は、Ｐ側入力端子１２、Ｎ側入力端子１４、差動入力回路１６、シングル入力回路１８、及びセレクタ２０、２１を備えて構成されている。入力回路１０には、図示を省略したタイミングコントローラからデータ信号及び制御信号（ｒｓｄｓ＿ｃｌｋ、ｃｍｏｓ＿ｃｌｋ、ｉｆｓｅｌ）が入力される。なお制御信号ｒｓｄｓ＿ｃｌｋ及びｃｍｏｓ＿ｃｌｋは、それぞれデータを差動入力回路１６及びシングル入力回路１８に取り込むためのタイミングを規定するためのクロック信号である。また、制御信号ｉｆｓｅｌは、入力方式が差動入力方式及びシングル入力方式のいずれであるかを示す方式信号であり、本実施の形態では、具体的一例として、方式信号ｉｆｓｅｌが「Ｌ」レベルの場合は、差動入力方式を示しており、一方、方式信号ｉｆｓｅｌが「Ｈ」レベルの場合は、シングル入力方式を示している。

本実施の形態の入力回路１０は、タイミングコントローラから入力されたデータ信号から液晶ディスプレイ（図示省略）のＥＶＥＮ（偶数）端子に印加するためのＥＶＥＮデータ、及びＯＤＤ（奇数）端子に印加するためのＯＤＤデータを取り込み、ソースドライバの後段の回路に出力する機能を有している。

本実施の形態のＰ側入力端子１２は、差動入力方式の場合には、図２に示したような差動信号がタイミングコントローラから入力される。また、シングル入力方式の場合には、図３に示したようなＯＤＤデータを取り込むためのデータ信号が入力される。

一方、本実施の形態のＮ側入力端子１４は、差動入力方式の場合には、図２に示したような差動信号がタイミングコントローラから入力される。また、シングル入力方式の場合には、図３に示したようなＥＶＥＮデータを取り込むためのデータ信号が入力される。

差動入力回路１６は、差動入力方式に対応するインターフェースであり、差動入力方式の場合に、データ信号からＯＤＤデータ及びＥＶＥＮデータを取り込む機能を有している。

本実施の形態の差動入力回路１６は、差動アンプ３０、ＤＦＦＮ３２、及びＤＦＦ３４を備えて構成されている。差動アンプ３０は、差動入力方式の場合に、Ｐ側入力端子１２から入力されたデータ信号（図２、入力データＰ側参照）と、Ｎ側入力端子１４から入力されたデータ信号（図２、入力データＮ側参照）と、から差動電圧信号ｏｕｔ（図２、差動アンプ出力ｏｕｔ）を生成し、出力する機能を有している。

ＤＦＦＮ３２は、差動アンプ３０から出力された差動アンプ出力ｏｕｔから、クロック信号（ｒｓｄｓ＿ｃｌｋ、図２、入力ＣＬＫ参照）に基づいて、クロック信号の立ち下がりのタイミングでＥＶＥＮデータを取り込む機能を有している。また、取り込んだＥＶＥＮデータ（図１、ｒｓｄｓ＿ｅ）をセレクタ２０に出力する機能を有している。

本実施の形態のＤＦＦＮ３２の具体的一例の回路図を図４に示す。本実施の形態のＤＦＦＮ３２は、フリップフロップ回路であり、インバータ５０、５１、５２、５３、５４、６２、６３、６４、６５、及びＰＭＯＳ、ＮＭＯＳ一対のＭＯＳトランジスタ５６、５８、６０を含んで構成されている。

ＭＯＳトランジスタ５６のＰＭＯＳのゲートは、クロック信号のレベルがインバータ５０で反転された反転信号が出力される信号線６６に接続されており、一方ＮＭＯＳのゲートは、クロック信号のレベルがインバータ５０で反転された反転信号がさらにインバータ５１で反転された、すなわちクロック信号と同じレベルの信号が出力される信号線６７に接続されている。ＭＯＳトランジスタ５８のＰＭＯＳのゲートは、信号線６７に接続されており、一方ＮＭＯＳのゲートは、信号線６６に接続されている。また、ＭＯＳトランジスタ６０のＰＭＯＳのゲートは、信号線６６に接続されており、一方ＮＭＯＳのゲートは、信号線６７に接続されている。

インバータ５２の入力はインバータ６２の出力に接続されており、また、インバータ５２の出力はインバータ６２の入力に接続されている。インバータ５２は、信号線６６、６７に接続されており、信号線６６を流れる信号、及び信号線６７を流れる信号の反転信号によって駆動が制御される。インバータ５３の入力はインバータ６３の出力に接続されており、また、インバータ５３の出力はインバータ６３の入力に接続されている。インバータ５３は、信号線６６、６７に接続されており、信号線６６を流れる信号の反転信号、及び信号線６７を流れる信号によって駆動が制御される。また、インバータ５４の入力はインバータ６４の出力に接続されており、また、インバータ５４の出力はインバータ６４の入力に接続されている。インバータ５４は、信号線６６、６７に接続されており、信号線６６を流れる信号、及び信号線６７を流れる信号の反転信号によって駆動が制御される。

一方、ＤＦＦ３４は、差動アンプ３０から出力された差動アンプ出力ｏｕｔから、クロック信号（ｒｓｄｓ＿ｃｌｋ、図２、入力ＣＬＫ参照）に基づいて、クロック信号の立ち上がりのタイミングでＯＤＤデータを取り込む機能を有している。また、取り込んだＯＤＤデータ（図１、ｒｓｄｓ＿ｏ）をセレクタ２０に出力する機能を有している。

本実施の形態のＤＦＦ３４の具体的一例の回路図を図５に示す。本実施の形態のＤＦＦ３４は、フリップフロップ回路であり、インバータ７０、７１、７３、７４、８３、８４、及びＰＭＯＳ、ＮＭＯＳ一対のＭＯＳトランジスタ７６、７８を含んで構成されている。

ＭＯＳトランジスタ７８のＮＭＯＳのゲートは、クロック信号のレベルがインバータ７０で反転された反転信号が出力される信号線８６に接続されており、一方ＰＭＯＳのゲートは、クロック信号のレベルがインバータ７０で反転された反転信号がさらにインバータ７１で反転された、すなわちクロック信号と同じレベルの信号が出力される信号線８７に接続されている。また、ＭＯＳトランジスタ８０のＮＭＯＳのゲートは、信号線８７に接続されており、一方ＰＭＯＳのゲートは、信号線８６に接続されている。

インバータ７３の入力はインバータ８３の出力に接続されており、また、インバータ７３の出力はインバータ８３の入力に接続されている。インバータ８３は、信号線８６、８７に接続されており、信号線８６を流れる信号の反転信号、及び信号線８７を流れる信号によって駆動が制御される。また、インバータ７４の入力はインバータ８４の出力に接続されており、また、インバータ７４の出力はインバータ８４の入力に接続されている。インバータ７４は、信号線８６、８７に接続されており、信号線８６を流れる信号、及び信号線８７を流れる信号の反転信号によって駆動が制御される。

差動入力回路１６における差動入力方式の場合のデータ信号の取り込み動作について図２、４、５を参照して説明する。

ＤＦＦＮ３２では、クロック信号が「Ｈ」レベルの場合、信号線６６を流れる信号のレベルは「Ｌ」であり、信号線６７を流れる信号のレベルは「Ｈ」になる。これにより、ＭＯＳトランジスタ５６、６０はオン状態になり、ＭＯＳトランジスタ５８はオフ状態になる。また、インバータ５２、５４の駆動が抑えられ、インバータ５３が駆動する。一方、クロック信号が「Ｌ」レベルの場合、信号線６６を流れる信号のレベルは「Ｈ」であり、信号線６７を流れる信号のレベルは「Ｌ」になる。これにより、ＭＯＳトランジスタ５６、６０はオフ状態になり、ＭＯＳトランジスタ５８はオン状態になる。また、インバータ５２、５４が駆動し、インバータ５３の駆動が抑えられる。従って、ＤＦＦＮ３２では、クロック信号が「Ｈ」レベルから「Ｌ」レベルになる立ち下がりの際に、データ信号が取り込まれる。

一方、ＤＦＦ３４では、クロック信号が「Ｌ」レベルの場合、信号線８６を流れる信号のレベルは「Ｈ」であり、信号線８７を流れる信号のレベルは「Ｌ」になる。これにより、ＭＯＳトランジスタ７８はオン状態になり、ＭＯＳトランジスタ８０はオフ状態になる。また、インバータ７３の駆動が抑えられ、インバータ７４が駆動する。一方、クロック信号が「Ｈ」レベルの場合、信号線８６を流れる信号のレベルは「Ｌ」であり、信号線８７を流れる信号のレベルは「Ｈ」になる。これにより、ＭＯＳトランジスタ７８はオフ状態になり、ＭＯＳトランジスタ８０はオン状態になる。また、インバータ７３が駆動し、インバータ７４の駆動が抑えられる。従って、ＤＦＦ３４では、クロック信号が「Ｌ」レベルから「Ｈ」レベルになる立ち上がりの際に、データ信号が取り込まれる。

このように、図２に示すように、本実施の形態では、クロック信号の立ち下がりの際に、差動アンプ出力ｏｕｔからＥＶＥＮデータが取り込まれる。また、クロック信号の立ち上がりの際に、差動アンプ出力ｏｕｔからＯＤＤデータが取り込まれる。また、ＯＤＤデータ及びＥＶＥＮデータ、一対のデータ（図２、１ｓｔデータ等参照）を本実施の形態では、クロック信号の１周期分で取り込む。

一方、シングル入力回路１８は、シングル入力方式に対応するインターフェースであり、シングル入力方式の場合に、ＯＤＤデータを取り込むためのデータ信号からＯＤＤデータを取り込むと共に、ＥＶＥＮデータを取り込むためのデータ信号からＥＶＥＮデータを取り込む機能を有している。

本実施の形態のシングル入力回路１８は、ＮＡＮＤ回路４０、４１、インバータ４２、４３、及びＤＦＦ４４、４５を備えて構成されている。

ＮＡＮＤ回路４０には、Ｐ側入力端子１２から入力されたＯＤＤデータを取り込むためのデータ信号と、制御信号ｉｆｓｅｌとが入力される。従って、シングル入力方式の場合（制御信号ｉｆｓｅｌが「Ｈ」レベルの場合）は、入力されたデータ信号の反転信号が出力される。当該反転信号はインバータ４２により反転され、Ｐ側入力端子１２に入力されたデータ信号と同じレベルの信号ｏｕｔｐがＤＦＦ４４に入力される。同様に、ＮＡＮＤ回路４１には、Ｎ側入力端子１４から入力されたＥＶＥＮデータを取り込むためのデータ信号と、制御信号ｉｆｓｅｌとが入力される。従って、シングル入力方式の場合（制御信号ｉｆｓｅｌが「Ｈ」レベルの場合）は、入力されたデータ信号の反転信号が出力される。当該反転信号はインバータ４３により反転され、Ｎ側入力端子１４に入力されたデータ信号と同じレベルの信号ｏｕｔｎがＤＦＦ４５に入力される。なお、ＮＡＮＤ回路４０、４１いずれも、差動入力方式の場合（制御信号ｉｆｓｅｌが「Ｌ」レベルの場合）は、入力されたデータ信号のレベルにかかわらず、「Ｈ」レベルの信号が出力される。従って、入力されたデータ信号のレベルにかかわらず、信号ｏｕｔｐ、ｏｕｔｎはいずれも「Ｌ」レベルの信号となる。

ＤＦＦ４４は、信号ｏｕｔｐから、クロック信号（ｃｍｏｓ＿ｃｌｋ、図３、入力ＣＬＫ参照）に基づいて、クロック信号の立ち上がりのタイミングでＯＤＤデータを取り込む機能を有している。また、取り込んだＯＤＤデータ（図１、ｃｍｏｓ＿ｏ）をセレクタ２１に出力する機能を有している。同様に、ＤＦＦ４５は、信号ｏｕｔｎから、クロック信号（ｃｍｏｓ＿ｃｌｋ、図３、入力ＣＬＫ参照）に基づいて、クロック信号の立ち上がりのタイミングでＥＶＥＮデータを取り込む機能を有している。また、取り込んだＥＶＥＮデータ（図１、ｃｍｏｓ＿ｅ）をセレクタ２０に出力する機能を有している。

本実施の形態では、ＤＦＦ４４、４５はいずれも同一構造のフリップフロップ回路として構成しており、また、差動入力回路１６のＤＦＦ３４と同一構造（図５参照）としている。なお、これに限らず、例えばＤＦＦ４４、４５とＤＦＦ３４とは構造が異なる回路であってもよい。

シングル入力回路１８におけるシングル入力方式の場合のデータ信号の取り込み動作について図３、５を参照して説明する。

ＤＦＦ４４、４５では、クロック信号が「Ｌ」レベルの場合、信号線８６を流れる信号のレベルは「Ｈ」であり、信号線８７を流れる信号のレベルは「Ｌ」になる。これにより、ＭＯＳトランジスタ７８はオン状態になり、ＭＯＳトランジスタ８０はオフ状態になる。また、インバータ７３の駆動が抑えられ、インバータ７４が駆動する。一方、クロック信号が「Ｈ」レベルの場合、信号線８６を流れる信号のレベルは「Ｌ」であり、信号線８７を流れる信号のレベルは「Ｈ」になる。これにより、ＭＯＳトランジスタ７８はオフ状態になり、ＭＯＳトランジスタ８０はオン状態になる。また、インバータ７３が駆動し、インバータ７４の駆動が抑えられる。従って、ＤＦＦ３４では、クロック信号が「Ｌ」レベルから「Ｈ」レベルになる立ち上がりの際に、データ信号が取り込まれる。

このように、本実施の形態では、ＤＦＦ４４では、クロック信号の立ち上がりの際に、Ｐ側入力端子１２から入力されたデータ信号からＯＤＤデータが取り込まれる。また、ＤＦＦ４５では、クロック信号の立ち上がりの際、に、Ｎ側入力端子１４から入力されたデータ信号からＥＶＥＮデータが取り込まれる。すなわち、本実施の形態のシングル入力回路１８では、同一タイミングでＯＤＤデータ及びＥＶＥＮデータの両方共が取り込まれる。また、ＯＤＤデータ及びＥＶＥＮデータ、一対のデータ（図３、１ｓｔデータ等参照）を本実施の形態では、クロック信号が立ち上がるタイミング毎に取り込む。従来のソースドライバの入力回路では、図７に示したタイミングチャートから分かるように、差動入力方式と同様にクロック信号が立ち上がるタイミング２回で一対のデータを取得していたが、本実施の形態のシングル入力回路１８では、上述のように、クロック信号が立ち上がるタイミング毎に一対のデータが取得できるため、従来の入力回路に比べて、データ信号の取り込み時間を短縮することができる。例えば、従来に比べて約２倍の速度でデータ信号の取り込みが可能となる。

さらに、本実施の形態の入力回路１０では、上述のようにセレクタ２０、セレクタ２１を備えている。セレクタ２０により制御信号ｉｆｓｅｌに基づいて、差動入力方式の場合には差動入力回路１６の出力が選択され、かつ、シングル入力方式の場合にはシングル入力回路１８の出力が選択され、ＥＶＥＮデータとして出力される。セレクタ２１により制御信号ｉｆｓｅｌに基づいて、差動入力方式の場合には差動入力回路１６の出力が選択され、かつ、シングル入力方式の場合にはシングル入力回路１８の出力が選択され、ＯＤＤデータとして出力される。

本実施の形態のセレクタ２０、２１の具体的一例の回路図を図６に示す。本実施の形態ではセレクタ２０、２１は同一構造としており、セレクタ２０、２１は、ＰＭＯＳ、ＮＭＯＳ一対のＭＯＳトランジスタ９０、９２、及びインバータ９３、９４、９５を含んで構成されている。ＭＯＳトランジスタ９０のＰＭＯＳのゲート及びＭＯＳトランジスタ９２のＮＭＯＳのゲートには、制御信号ｉｆｓｅｌが印加される。一方、ＭＯＳトランジスタ９０のＮＭＯＳのゲート及びＭＯＳトランジスタ９２のＰＭＯＳのゲートには、制御信号ｉｆｓｅｌがインバータ８５で反転された反転信号が印加される。

従って、差動入力方式の場合（制御信号ｉｆｓｅｌが「Ｌ」レベルの場合）には、ＭＯＳトランジスタ９０がオン状態になり、ＭＯＳトランジスタ９２がオフ状態になるため、差動入力回路１６からの出力が選択され、インバータ９３、９４を介して出力される。一方、シングル入力方式の場合（制御信号ｉｆｓｅｌが「Ｈ」レベルの場合）には、ＭＯＳトランジスタ９０がオフ状態になり、ＭＯＳトランジスタ９２がオン状態になるため、シングル入力回路１８からの出力が選択され、インバータ９３、９４を介して出力される。

以上説明したように、本実施の形態の入力回路１０は、Ｐ側入力端子１２、Ｎ側入力端子１４、差動入力回路１６、シングル入力回路１８、及びセレクタ２０を備えて構成されている。差動入力方式の場合（制御信号ｉｆｓｅｌが「Ｌ」レベルの場合）には、差動入力回路１６は、Ｐ側入力端子１２に入力されたデータ信号が非反転端子に入力されると共に、Ｎ側入力端子１４に入力されたデータ信号が反転端子に入力される差動アンプ３０の出力信号ｏｕｔから、ＤＦＦＮ３２がクロック信号（ｒｓｄｓ＿ｃｌｋ）の立ち下がりのタイミングでＥＶＥＮデータを取り込む。また、出力信号ｏｕｔから、ＤＦＦ３４がクロック信号（ｒｓｄｓ＿ｃｌｋ）の立ち上がりのタイミングでＯＤＤデータを取り込む。

一方、シングル入力方式の場合（制御信号ｉｆｓｅｌが「Ｌ」レベルの場合）には、シングル入力回路１８は、Ｐ側入力端子１２に入力されたＯＤＤデータを取り込むためのデータ信号からＤＦＦ４４がＯＤＤデータを取り込むと共に、Ｎ側入力端子１４に入力されたＥＶＥＮデータを取り込むためのデータ信号からＤＦＦ４５がＥＶＥＮデータを取り込む。

このように、本実施の形態の入力回路１０では、差動入力方式及びシングル入力方式のように異なる入力方式であっても、いずれも、Ｐ側入力端子１２及びＮ側入力端子１４を使用するため、入力方式にかかわらず、使用する入力端子が同じになる。

これにより、入力回路１０を備えるソースドライバを使用するユーザ側としては、異なる入力方式（差動入力方式及びシングル入力方式）であっても、基板を共通化して使用できる。

また、ソースドライバを設計する設計者側としては、入力端子を差動入力方式とシングル入力方式とで別個に設けた場合では、差動入力回路１６及びシングル入力回路１８を近くに配置することが困難であったものを、使用する入力端子を共通化したことにより、近くに配置することができるようになり、デバイス内部における配線負荷も合わせ易くなり、タイミングの調整が容易になる。

また、使用する入力端子を差動入力方式とシングル入力方式とで共通化したことにより、入力端子を差動入力方式とシングル入力方式とで別個に設けた場合に比べて、チップサイズが縮小できる。

さらに、従来のようにシングル入力方式の場合に、差動入力方式の際に使用する２つの入力端子（Ｐ側入力端子１２、Ｎ側入力端子１４）のいずれかの入力端子のみを使用してデータ信号が入力されるものではなく、２つの入力端子共にデータ信号が入力されるため、未使用の入力端子が無くなる。未使用の入力端子が無くなることにより、未使用入力端子に対する処理（基板上での配線処理、デバイス内部での入力固定化）が不要となる。従って、チップサイズが縮小できる。また、配線負荷が減るため高速動作につながる。さらに、Ｐ側の入力負荷とＮ側の入力負荷が同等になるため、差動入力方式の場合の調整が容易になる。

またさらに、シングル入力方式の場合では、同一のタイミングでＯＤＤデータ及びＥＶＥＮデータの両方共に取り込むため、従来に比べて、データの取り込み時間が短くなる。

なお、上述した差動入力回路１６、シングル入力回路１８の構成、特にＤＦＦＮ３２、ＤＦＦ３４、４４、４５の具体的構成は、一例であり、当該構成に限定されない。

また、データを取り込むタイミングも上述のタイミングに限らない。例えば、上述では、差動入力方式の場合では、クロック信号が立ち上がるタイミングでＯＤＤデータを取り込み、立ち下がるタイミングでＥＶＥＮデータを取り込んでいるが、逆に、クロック信号が立ち下がるタイミングでＯＤＤデータを取り込み、立ち上がるタイミングでＥＶＥＮデータを取り込むものであってもよい。また、例えば、上述では、シングル入力方式の場合では、クロック信号が立ち上がるタイミングでＯＤＤデータ及びＥＶＥＮデータを取り込んでいるが、クロック信号が立ち下がるタイミングでＯＤＤデータ及びＥＶＥＮデータを取り込むようにしてもよい。

１０ 入力回路
１２ Ｐ側入力端子
１４ Ｎ側入力端子
１６ 差動入力回路
１８ シングル入力回路
２０、２１ セレクタ
３０ 差動アンプ
３２ ＤＦＦＮ（フリップフロップ回路）
３４、４４、４５ ＤＦＦ（フリップフロップ回路）

Claims (5)

1. 入力方式が差動入力方式の場合には第１の差動信号が入力され、かつ入力方式がシングル入力方式の場合には第１の出力用の信号が入力される第１の端子と、
   入力方式が前記差動入力方式の場合には前記第１の差動信号と異なる第２の差動信号が入力され、かつ入力方式が前記シングル入力方式の場合には第２の出力用の信号が入力される第２の端子と、
   入力方式が前記差動入力方式か前記シングル入力方式かを表す方式信号に基づいて、入力方式が前記シングル入力方式の場合には、信号の取り込みタイミングを表す第１のクロック信号に基づいたタイミングで前記第１の端子から入力された前記第１の出力用の信号を取り込んで、第１の出力信号として出力すると共に、前記第１のクロック信号に基づいた前記タイミングで前記第２の端子から入力された前記第２の出力用の信号を取り込んで第２の出力信号として出力するシングル入力回路と、
   入力方式が前記差動入力方式の場合には、前記第１の端子から入力された前記第１の差動信号と、前記第２の端子から入力された前記第２の差動信号との差に応じて差動電圧信号を出力する差動アンプを備え、前記差動アンプから出力された前記差動電圧信号を、第２のクロック信号に基づいた第１のタイミングで取り込んで第３の出力信号として出力し、かつ前記第２のクロック信号に基づいた前記第１のタイミングと異なる第２のタイミングで前記差動電圧信号を取り込んで第４の出力信号として出力する差動入力回路と、
   を備えた半導体回路。
2. 前記シングル入力回路は、前記第１のクロック信号の立ち上がりに基づいたタイミングで、前記第１の端子から入力された前記第１の出力用の信号を取り込んで、前記第１の出力信号として出力すると共に、前記第２の端子から入力された前記第２の出力用の信号を取り込んで前記第２の出力信号として出力する、請求項１に記載の半導体回路。
3. 前記差動入力回路は、前記第２のクロック信号の立ち上がりに基づいた前記第１のタイミングで前記差動電圧信号を取り込んで前記第３の出力信号として出力し、かつ前記第２のクロック信号の立ち下がりに基づいた前記第２のタイミングで前記差動電圧信号を取り込んで前記第４の出力信号として出力する、請求項１または請求項２に記載の半導体回路。
4. 前記方式信号に基づいて、入力方式が前記差動入力方式の場合には、前記差動入力回路から出力された前記第３の出力信号及び前記第４の出力信号を選択し、入力方式が前記シングル入力方式の場合には、前記シングル入力回路から出力された前記第１の出力信号及び前記第２の出力信号を選択する選択回路を備えた、請求項１から請求項３のいずれか１項に記載の半導体回路。
5. 入力方式がシングル入力方式の場合には、第１の端子に第１の出力用の信号が入力されると共に、第２の端子に第２の出力用の信号が入力され、かつ、シングル入力回路が、信号の取り込みタイミングを表す第１のクロック信号に基づいたタイミングで前記第１の端子から入力された前記第１の出力用の信号を取り込んで、第１の出力信号として出力すると共に、前記第１のクロック信号に基づいた前記タイミングで前記第２の端子から入力された前記第２の出力用の信号を取り込んで第２の出力信号として出力し、
   入力方式が差動入力方式の場合には、前記第１の端子に第１の差動信号が入力されると共に、前記第２の端子に前記第１の差動信号と異なる第２の差動信号が入力され、かつ、前記第１の端子から入力された前記第１の差動信号と、前記第２の端子から入力された前記第２の差動信号との差に応じて差動電圧信号を出力する差動アンプを備えた差動入力回路が、前記差動アンプから出力された前記差動電圧信号を、第２のクロック信号に基づいた第１のタイミングで取り込んで第３の出力信号として出力し、かつ前記第２のクロック信号に基づいた前記第１のタイミングと異なる第２のタイミングで前記差動電圧信号を取り込んで第４の出力信号として出力する、
   半導体回路の信号取込方法。
   

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