JP2012203062A - 表示パネルの駆動装置、半導体集積装置、及び表示パネル駆動装置における画素データ取り込み方法 - Google Patents
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Abstract
【解決手段】クロック入力端に供給されたクロック信号が第1レベルの状態にある間は画素データ片の取り込みを行い、第2レベルの状態にある間は第1レベルの状態にある間に取り込んだ画素データ片を保持する複数のラッチ各々の内で、第1のラッチのクロック入力端子にはロードクロック信号を供給し、第2のラッチ123のクロック入力端子にはこのロードクロック信号を遅延させた遅延ロードクロック信号を供給する。
【選択図】図6
Description
20 表示パネル
121 シフトレジスタ
122 第1ラッチ部
123 第2ラッチ部
124 出力アンプ
AN アンドゲート
DL 遅延回路
FL Dラッチ
Claims (12)
- 前記映像信号に基づく各画素毎の1水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する表示パネルの駆動装置であって、
前記ラッチ部は、ロードクロック信号が第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第1ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第2ラッチと、を含み、
前記ロードクロック信号が前記第2レベルから前記第1レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第1レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第2レベルの状態に遷移するまでの遅延時間が短いことを特徴とする表示パネルの駆動装置。 - 前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項1記載の表示パネルの駆動装置。
- 前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項1又は2に記載の表示パネルの駆動装置。
- 前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項1〜3のいずれか1に記載の表示パネルの駆動装置。
- 前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項4に記載の表示パネルの駆動装置。
- 前記映像信号に基づく各画素毎の1水平走査分の画素データ片の各々を夫々互いに異なるタイミングで取り込み、夫々を取込画素データ片として出力するラッチ部と、前記取込画素データ片各々によって示される輝度レベルに対応した駆動パルスを表示パネルのデータラインに夫々印加する出力アンプと、を有する半導体集積装置であって、
前記ラッチ部は、ロードクロック信号が第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記ロードクロック信号が第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第1ラッチと、前記ロードクロック信号を遅延させた遅延ロードクロック信号を生成する遅延回路と、前記遅延ロードクロック信号が前記第1レベルの状態にある間は前記画素データ片の取り込みを行う一方、前記遅延ロードクロック信号が前記第2レベルの状態にある間は前記第1レベルの状態にある間に取り込んだ前記画素データ片を保持する第2ラッチと、を含み、
前記ロードクロック信号が前記第2レベルから前記第1レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第1レベルの状態に遷移するまでの遅延時間よりも、前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移してから、前記遅延ロードクロック信号が前記第2レベルの状態に遷移するまでの遅延時間が短いことを特徴とする半導体集積装置。 - 前記ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移する時点と、前記遅延ロードクロック信号が前記第1レベルから前記第2レベルの状態に遷移するまでの時点と、が同一であることを特徴とする請求項6記載の半導体集積装置。
- 前記遅延回路は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項6又は7に記載の半導体集積装置。
- 前記遅延回路は、前記ロードクロック信号を遅延して遅延クロック信号を得る遅延素子と、前記遅延クロック信号と前記ロードクロック信号との論理積結果を前記遅延ロードクロック信号として生成するアンドゲートと、を含むことを特徴とする請求項6〜8のいずれか1に記載の半導体集積装置。
- 前記遅延素子は、外部入力された遅延量に応じた遅延時間にて前記ロードクロック信号の遅延を行うことを特徴とする請求項9に記載の半導体集積装置。
- 映像信号に基づく各画素毎の1水平走査分の画素データ片各々を夫々異なるタイミングで取り込み、取り込んだ画素データ片に基づく駆動パルスを表示パネルのデータライン各々に印加する表示パネル駆動装置における画素データの取り込み方法であって、
前記画素データ片各々に対するデータ取り込み開始タイミングを互いに異ならせるための遅延時間よりも、前記画素データ片各々に対するデータ取り込み終了タイミングを互いに異ならせるための遅延時間を短くしたことを特徴とする表示パネル駆動装置における画素データの取り込み方法。 - 前記画素データ片各々に対するデータ取り込み終了タイミングを互いに一致させたことを特徴とする請求項11記載の表示パネル駆動装置における画素データの取り込み方法。
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