CN102693693B - 显示面板的驱动装置、半导体集成装置、以及像素数据导入方法 - Google Patents

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Abstract

本发明的目的在于提供一种不错误工作，能够大幅降低伴随瞬间的大电流流入的噪声的显示面板的驱动装置、半导体集成装置和像素数据导入方法。在供给到时钟输入端的时钟信号处于第1电平的状态的期间进行像素数据片的导入，在处于第2电平的状态的期间保持在处于第1电平的状态的期间中导入的像素数据片的多个锁存器的每一个内，对第1锁存器的时钟输入端子供给加载时钟信号，对第2锁存器的时钟输入端子供给使该加载时钟信号延迟了的延迟加载时钟信号。这时，与从加载时钟信号从第2电平转移到第1电平的状态至延迟加载时钟信号转移到第1电平的状态为止的延迟时间相比，缩短从加载时钟信号从第1电平转移到第2电平的状态至延迟加载时钟信号转移到第2电平的状态为止的延迟时间。

Description

显示面板的驱动装置、半导体集成装置、以及像素数据导入 方法
技术领域
本发明涉及驱动显示面板的驱动装置，特别涉及对显示面板的各个数据线施加与输入视频信号对应的驱动脉冲的驱动装置，构筑有该驱动装置的半导体集成装置，以及显示面板驱动装置的像素数据导入方法。
背景技术
在如液晶显示面板那样的平面型的显示面板中，以交叉的方式配置有在2维画面的水平方向伸长的n个（n是2以上的整数）扫描线，和在2维画面的垂直方向伸长的m个（m是2以上的整数）信号线。在这些信号线和扫描线的交叉部形成有作为像素的电极。此外，在液晶显示面板搭载有信号驱动器，其将通过输入视频信号表示的亮度电平所对应的电压对各个信号线施加。作为这样的信号驱动器，已知包含如下的第1锁存器（latch）组、第2锁存器组、D/A变换器、以及输出放大器的信号驱动器（例如，参照专利文献1的图4）。第1锁存器组将由各像素的显示数据的序列构成的输入视频信号与m个信号线各自对应起来并且依次、个别地导入。第2锁存器组对导入到第1锁存器组的m个显示数据的每一个进行导入。D/A变换器将导入到第2锁存器组的各个显示数据片的个别地变换成m个模拟的驱动电压。输出放大器将从D/A变换器供给的m个驱动电压施加到分别对应的各个信号线。
在这里，为了应对伴随显示面板的高精细大画面化的信号线长度的增大以及扫描线数量的增加，输出放大器采用输出电流能力高的放大器。
由此，在导入到第2锁存器组中的各个显示数据的值从低电平状态切换成高电平状态或从高电平状态切换成低电平状态时，瞬间的大电流流入信号线，结果，产生大的噪声发生的问题。
因此，为了降低这样的噪声，提出了以下驱动器，其强制地使属于第2锁存器组的各锁存器的显示数据的导入定时具有分别不同的延迟量（例如，参照专利文献1的图5）。由此，电流的流入在时间上分散，因此同时流入的电流量变少，因此抑制噪声的产生。这时，使上述的延迟量越大，越能够使分散的电流的流入时刻的间隔变长，因此噪声的降低效果提高。
可是，伴随着近年来的显示面板的大画面化和高精细化，对上述第1锁存器组和第2锁存器组的各锁存器供给的时钟信号高频率化，其周期变短。由此，当为了提高噪声的降低效果而增大上述的延迟量时，有第1锁存器组的下一个显示数据的导入定时与属于第2锁存器组的锁存器的导入定时重叠的可能，进行错误的导入。
现有技术文献
专利文献
专利文献1：日本特开2010-39061号公报。
发明内容
发明要解决的问题
本发明的目的在于提供一种不错误工作，能够大幅降低伴随瞬间的大电流的流入的噪声的显示面板的驱动装置、半导体集成装置和显示面板驱动装置的像素数据导入方法。
用于解决课题的方案
本发明的显示面板的驱动装置，具有：锁存器部，在相互不同的定时，分别导入基于视频信号的各像素的1个水平扫描的量的各个像素数据片，将其分别作为导入像素数据片进行输出；以及输出放大器，将通过各个所述导入像素数据片表示的亮度电平所对应的各个驱动脉冲对显示面板的数据线分别施加，其中，所述锁存器部包括：第1锁存器，在加载时钟信号处于第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述加载时钟信号处于第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给；延迟电路，生成使所述加载时钟信号延迟了的延迟加载时钟信号；以及第2锁存器，在所述延迟加载时钟信号处于所述第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述延迟加载时钟信号处于所述第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给，所述输出放大器在从所述第1锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，并且，在从所述第2锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，与从所述加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻至所述延迟加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻为止的延迟时间相比，从所述加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻至所述延迟加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻为止的延迟时间短。
此外，本申请发明的半导体集成装置，具有：锁存器部，在相互不同的定时，分别导入基于视频信号的各像素的1个水平扫描的量的各个像素数据片，将其分别作为导入像素数据片进行输出；以及输出放大器，将通过各个所述导入像素数据片表示的亮度电平所对应的各个驱动脉冲对显示面板的数据线分别施加，其中，所述锁存器部包括：第1锁存器，在加载时钟信号处于第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述加载时钟信号处于第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给；延迟电路，生成使所述加载时钟信号延迟了的延迟加载时钟信号；以及第2锁存器，在所述延迟加载时钟信号处于所述第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述延迟加载时钟信号处于所述第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给，所述输出放大器在从所述第1锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，并且，在从所述第2锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，与从所述加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻至所述延迟加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻为止的延迟时间相比，从所述加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻至所述延迟加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻为止的延迟时间短。
本发明的显示面板驱动装置中的像素数据的导入方法，在分别不同的定时导入基于视频信号的各像素的1个水平扫描的量的各个像素数据片，在导入的定时对显示面板的各个数据线施加基于像素数据片的驱动脉冲，其中，与用于使对各个所述像素数据片的数据导入开始定时相互不同的延迟时间相比，缩短用于使对各个所述像素数据片的数据导入结束定时相互不同的延迟时间，在导入各个所述像素数据片的定时将各个所述驱动脉冲对各个所述数据线施加。
发明的效果
在本发明中，在多个锁存器中在分别不同的定时导入基于视频信号的各像素的1个水平扫描的量的像素数据片，对显示面板的数据线施加基于该导入的像素数据片的驱动脉冲时，与用于使各锁存器的数据导入开始定时分别不同的延迟时间相比，缩短用于按各锁存器使数据导入结束定时不同的延迟时间。
由此，即使延长上述的用于使各锁存器的数据导入开始定时分别不同的延迟时间，也能防止各锁存器的数据导入期间与接下来的一个水平扫描的量的像素数据的供给定时重叠的问题。由此，能够不使错误的数据导入产生，以充分的延迟时间使流入显示面板的各个数据线的电流在时间上分散，因此能够大幅提高噪声降低效果。
附图说明
图1是表示具备本发明的显示面板的驱动装置的液晶显示装置的概略结构的图。
图2是表示驱动控制部10和数据驱动器12的工作的时间图。
图3是表示数据驱动器12的内部结构的电路图。
图4是表示移位寄存器121的结构的电路图。
图5是表示第1锁存器部122的结构的电路图。
图6是表示第2锁存器部123的结构的电路图。
图7是表示第2锁存器部123的变形例的电路图。
图8是表示第2锁存器部123的变形例的另一例的电路图。
附图标记说明
10 驱动控制部；
20 显示面板；
121 移位寄存器；
122 第1锁存器部；
123 第2锁存器部；
124 输出放大器；
AN 与门；
DL 延迟电路；
FL D锁存器。
具体实施方式
本发明在导入基于视频信号的各像素的1个水平扫描的量的像素数据片，将基于导入的各个像素数据片的驱动脉冲对显示面板的各个数据线施加时，以如下的方式通过锁存器部进行该像素数据片的导入。即，在供给到时钟输入端的时钟信号处于第1电平的状态的期间进行像素数据片的导入，在处于第2电平的状态的期间，在保持在处于第1电平的状态的期间中导入的像素数据片的多个锁存器的每一个内，对第1锁存器的时钟输入端子供给加载时钟信号，对第2锁存器的时钟输入端子供给使该加载时钟信号延迟了的延迟加载时钟信号。这时，与从加载时钟信号从第2电平转移到第1电平的状态至延迟加载时钟信号转移到第1电平的状态为止的延迟时间相比，缩短从加载时钟信号从第1电平转移到第2电平的状态至延迟加载时钟信号转移到第2电平的状态为止的延迟时间。
[实施例]
图1是表示搭载有本发明的显示面板的驱动装置的液晶显示装置的概略结构的图。
在图1中，在作为液晶面板的显示面板20中，为了驱动液晶层（未图示），设置有分别在2维画面的水平方向伸长的n个扫描线S1～Sn和分别在2维画面的垂直方向伸长的m个数据线D1～Dm。进而，在扫描线和数据线的各交叉部的区域中，形成有作为像素的显示单元。
驱动控制部10根据输入视频信号，生成为了对各个扫描线S1～Sn依次施加扫描脉冲的扫描控制信号并将其对扫描驱动器11供给。
此外，驱动控制部10如图2所示，与输入视频信号中的水平同步信号同步地生成导入开始脉冲信号ST和加载时钟信号LC，将其与基准时钟信号CLK一起对数据驱动器12供给。再有，驱动控制部10按每一个水平扫描期间，在其先头部进行一次将图2所示的1个脉冲的量的导入开始脉冲信号ST对数据驱动器12的供给。进而，驱动控制部10基于输入视频信号生成表示各像素的亮度电平的像素数据PD，将其按每一个水平扫描线的量进行2分割，将其分别以串行方式在与基准时钟信号CLK同步的定时依次对数据驱动器12供给。即，驱动控制部10将1个水平扫描线的量的像素数据PD1～PDm分割为成为PD1～PDm/2的第1像素数据序列Q1和成为PD（1+m/2）～PDm的第2像素数据序列Q2，使各序列中的各个像素数据PD以图2所示方式与基准时钟信号CLK同步地依次对数据驱动器12供给。再有，驱动控制部10在一个水平扫描期间内的前半部分中将第1像素数据序列Q1和第2像素数据序列Q2全部送出之后，在该1个水平扫描期间中的后半部分中，将如图2所示的具有从逻辑电平0变为1然后再次推移到0的脉冲波形的加载时钟信号LC向数据驱动器12供给。
扫描驱动器11根据从驱动控制部10供给的扫描控制信号生成扫描脉冲，将其对显示面板20的各个扫描线S1～Sn依次择一地施加。
数据驱动器12根据从驱动控制部10供给的各种控制信号（ST、LD、CLK），依次导入第1像素数据序列Q1和第2像素数据序列Q2中的像素数据PD。而且，每当1个水平扫描线的量的像素数据PD1～PDm的导入结束时，数据驱动器12生成各个像素数据PD1～PDm表示的各亮度电平所对应的驱动脉冲，对显示面板20的数据线D1～Dm施加。
再有，这些扫描驱动器11和数据驱动器12分别构筑在单一或多个半导体芯片。
图3是表示数据驱动器12的内部结构的图。
在图3中，移位寄存器121根据从驱动控制部10供给的图2所示的导入开始脉冲信号ST，按每一个水平扫描期间依次生成图2所示的时钟信号CK1～CKm/2，对第1锁存器部122供给。
图4是表示该移位寄存器121的内部结构的电路图。
如图4所示，串联连接D锁存器FA1～FA（m/2）而成的移位寄存器121将图2所示的导入开始脉冲信号ST根据基准时钟信号CLK依次向下一级的D锁存器FA移位。这时，各个D锁存器FA1～FA（m/2）的输出作为图2所示的时钟信号CK1～CK（m/2）向第1锁存器部122供给。
图5是表示该第1锁存器部122的内部结构的电路图。
在图5中，对D锁存器FF1～FFm内的FF1～FFm/2各自的数据输入端子D经由线L1共同地供给图2所示的第1像素数据序列Q1（PD1～PDm/2）。对D锁存器FF1～FFm/2各自的时钟输入端子分别个别地供给从移位寄存器121供给的时钟信号CK1～CKm/2。由此，各个D锁存器FF1～FFm/2在被分别供给的时钟信号CK1～CKm/2的定时进行第1像素数据序列Q1的导入，将导入的像素数据的值作为像素数据A1～Am/2分别对第2锁存器部123供给。例如，D锁存器FF1根据图2所示的时钟信号CK1的定时，导入第1像素数据序列Q1中的像素数据PD1，将其作为像素数据A1对第2锁存器部123供给。此外，D锁存器FF2根据图2所示的时钟信号CK2的定时，导入第1像素数据序列Q1中的像素数据PD2，将其作为像素数据A2对第2锁存器部123供给。此外，D锁存器FFm/2根据图2所示的时钟信号CKm/2的定时，导入第1像素数据序列Q1中的像素数据PDm/2，将其作为像素数据Am/2对第2锁存器部123供给。
对D锁存器FF1～FFm内的FF(m/2)+1～FFm各自的数据输入端子D经由线L2共同地供给图2所示的第2像素数据序列Q2（PD(m/2)+1～PDm）。对D锁存器FF(m/2)+1～FFm各自的时钟输入端子分别个别地供给从移位寄存器121供给的时钟信号CK1～CKm/2。由此，各个D锁存器FF(m/2)+1～FFm在被分别供给的时钟信号CK1～CKm/2的定时进行第2像素数据序列Q2的导入，将导入的像素数据的值作为像素数据A(m/2)+1～Am分别对第2锁存器部123供给。例如，D锁存器FF(m/2)+1根据图2所示的时钟信号CK1的定时，导入第2像素数据序列Q2中的像素数据PD(m/2)+1，将其作为像素数据A(m/2)+1对第2锁存器部123供给。此外，D锁存器FF(m/2)+2根据图2所示的时钟信号CK2的定时，导入第2像素数据序列Q2中的像素数据PD(m/2)+2，将其作为像素数据A(m/2)+2对第2锁存器部123供给。此外，D锁存器FFm根据图2所示的时钟信号CKm/2的定时，导入第2像素数据序列Q2中的像素数据PDm，将其作为像素数据Am对第2锁存器部123供给。
通过这样的结构，第1锁存器部122将从驱动控制部10以串行方式供给的1个水平扫描线的量的各个像素数据PD1～PDm依次导入到m个D锁存器FF1～FFm，将它们作为像素数据A1～Am向下一级的第2锁存器部123供给。
第2锁存器部123将这些像素数据A1～Am的每一个根据图2所示的加载时钟信号LC进行导入，将它们分别作为像素数据B1～Bm对输出放大器124供给。
输出放大器124分别生成具有由各个像素数据B1～Bm表示的亮度电平所对应的电压的驱动脉冲，对显示面板20的数据线D1～Dm施加。
再有，在第2锁存器部123中，为了使流入显示面板20的数据线D1～Dm的峰值电流在时间上分散，使各D锁存器的导入定时不同。
图6是表示第2锁存器部123的内部结构的电路图。
在图6中，电平敏感型的D锁存器FL1～FLn仅在供给到各个时钟输入端子的时钟信号处于逻辑电平1的状态的期间，导入从第1锁存器部122供给的像素数据A1～Am，分别作为像素数据B1～Bm对输出放大器124供给。另一方面，在供给到该时钟输入端子的时钟信号处于逻辑电平0的期间，D锁存器FL1～FLn保持在时钟信号处于逻辑电平1的状态的期间中导入的像素数据A1～Am，分别作为像素数据B1～Bm对输出放大器124供给。
这时，对各个D锁存器FL1～FLn内的第1个FL1和第m个FLm各自的时钟输入端子，供给图2所示的加载时钟信号LC作为时钟信号。此外，对第2～第（m/2）个的D锁存器FL2～FLm/2以及第（m-1）～第（m/2）+1个的D锁存器FLm-1～FL(m/2)+1各自的时钟输入端子，分别供给如下的延迟加载时钟信号LD2～LDm/2。
延迟电路DL1将使上述的加载时钟信号LC延迟规定时间后的延迟时钟信号作为延迟加载时钟信号LD2对D锁存器FL2和FLm-1各自的时钟输入端子供给。延迟电路DL2将使上述的延迟加载时钟信号LD2延迟规定时间后的延迟时钟信号作为延迟加载时钟信号LD3对D锁存器FL3和FLm-2各自的时钟输入端子供给。延迟电路DL3将使上述的延迟加载时钟信号LD3延迟规定时间后的延迟时钟信号作为延迟加载时钟信号LD4对D锁存器FL4和FLm-3各自的时钟输入端子供给。此外，延迟电路DL(m/2)-1将使延迟加载时钟信号LD(m/2)-1延迟规定时间后的延迟时钟信号作为延迟加载时钟信号LDm/2对D锁存器FLm/2和FL(m/2)+1各自的时钟输入端子供给。
即，延迟电路DLk[k是1～(m/2)-1]将使对第k个的D锁存器FLk的时钟输入端子供给的延迟加载时钟信号LDk延迟规定时间后的延迟时钟信号作为延迟加载时钟信号LDk+1对D锁存器FLk+1和FLm-(k-1)各自的时钟输入端子供给。
再有，各个延迟电路DL1～DL(m/2)-1由相互串联连接的倒相器IV1和IV2以及与门AN构成。延迟电路DL1的倒相器IV1对倒相器IV2供给将加载时钟信号LC的逻辑电平反转后的反转时钟信号。延迟电路DL1的倒相器IV2对与门AN供给将该反转时钟信号的逻辑电平反转后的信号。也就是说，对与门AN供给将加载时钟信号LC通过倒相器IV1和IV2延迟了的延迟时钟信号。延迟电路DL1的与门AN求取通过倒相器IV1和IV2使加载时钟信号LC延迟了的延迟时钟信号与该加载时钟信号LC自身的逻辑积，将该逻辑积结果设为上述延迟时钟信号LD2。同样地，各个延迟电路DL2～DL(m/2)-1的倒相器IV1对倒相器IV2供给将延迟加载时钟信号LDk[k是2～(m/2)-1]的逻辑电平反转后的反转时钟信号。倒相器IV2对与门AN供给将该反转时钟信号的逻辑电平反转后的信号。与门AN求取通过倒相器IV1和IV2使延迟加载时钟信号LDk延迟了的延迟时钟信号与该延迟加载时钟信号LDk自身的逻辑积，将该逻辑积结果设为上述延迟时钟信号LDk+1。再有，各个延迟电路DL1～DL(m/2)+1是利用以图6所示的倒相器IV1和IV2的延迟元件和与门的处理而耗费的延迟时间的延迟电路。这时，作为各个延迟电路DL1～DL(m/2)+1的延迟元件使用串联2级的倒相器，但其串联级数并不限定于2级，此外，也可以使用倒相器以外的逻辑元件来构筑延迟元件。
通过上述的结构，对第2锁存器部123的D锁存器FL2～FLm/2和FL(m/2)+1～FLm各自的时钟输入端子，供给将加载时钟信号LC以分别不同的延迟量延迟了的延迟加载时钟信号LD2～LDm/2。
因此，对于加载时钟信号LC从逻辑电平0的状态切换为逻辑电平1的状态的所谓上升边缘，延迟加载时钟信号LD2～LDm/2各自的上升边缘的定时如图2所示那样分别不同。例如，如图2所示，相对于加载时钟信号LC的上升边缘的时刻T1，延迟加载时钟信号LD2的上升边缘以经过了根据延迟电路DL1的延迟时间的时刻T2来表示。此外，相对于加载时钟信号LC的上升边缘的时刻T1，延迟加载时钟信号LD2的上升边缘以经过了根据延迟电路DL1和DL2的延迟时间的时刻T3来表示。
由此，第2锁存器部123的D锁存器FL1～FLm在分别不同的定时导入从第1锁存器部122供给的像素数据A1～Am，将其分别作为图2所示的像素数据B1～Bm在分别不同的定时对输出放大器124供给。
由此，即使在当前时刻第2锁存器部123的D锁存器FL1～FLn各自保持的像素数据的值由于新的像素数据A1～Am的导入而从低电平状态转移到高电平状态（或与其相反），该导入的值作为像素数据B1～Bm对输出放大器124供给的定时也如图2所示那样分别在时间上分散。因此，在与像素数据B1～Bm对应的驱动脉冲被施加到显示面板20的各个数据线D1～Dm时，同时流入这些数据线D1～Dm的每一个的电流量变小，因此能够抑制伴随电流的同时流入的噪声的产生。
在这里，在图6所示的第2锁存器部123中的延迟电路DLk中，将加载时钟信号LC和延迟加载时钟信号LDk的逻辑积结果作为延迟加载时钟信号LDk+1。
由此，加载时钟信号LC和延迟加载时钟信号LD2～LDm/2各自的上升边缘的定时，也就是各D锁存器FL的数据导入开始定时分别不同。可是，加载时钟信号LC和延迟加载时钟信号LD2～LDm/2从逻辑电平1的状态转移到逻辑电平0的状态的所谓下降边缘的定时，也就是各D锁存器FL的数据导入结束定时，如图2所示，全部成为相同的时刻Te。也就是说，延迟加载时钟信号LD2～LDm/2是对于加载时钟信号LC仅使其上升边缘定时延迟了的时钟信号。
由此，如图2所示，在加载时钟信号LC从逻辑电平1转移到逻辑电平0的时刻Te，不仅是对D锁存器FL1和FLm，对其它全部的D锁存器FL各自的时钟输入端子供给的延迟加载时钟信号LD2～LDm/2也从逻辑电平1转移到逻辑电平0。因此，即使相对于加载时钟信号LC增加延迟电路DL的延迟时间和/或延迟级数，也能防止第2锁存器部123的D锁存器FL1～FLm的数据导入期间与第1锁存器部122的接下来的一个水平扫描的量的像素数据的导入定时重叠等问题。
由此，根据图6所示的第2锁存器部123，能够不使错误的数据导入产生，以充分的延迟时间使流入显示面板的各个数据线的电流在时间上分散，因此能够大幅提高噪声降低效果。
图7是表示图6所示的第2锁存器部123的变形例的电路图。
再有，在图7所示的结构中，除了代替各个延迟电路DL1～DL(m/2)-1的倒相器IV1而采用具有逻辑反转功能的可变延迟元件IVC的方面之外，其它结构及其基本的工作与图6所示的相同。
在采用具有图7所示的结构的第2锁存器部123的情况下，驱动控制部10受理用于个别地指定各个延迟电路DL1～DL(m/2)-1的延迟量的外部输入，将表示各延迟电路DL1～DL(m/2)-1各自的延迟量的延迟量指定数据DC对这些各个延迟电路DL1～DL(m/2)-1供给。
延迟电路DL1～DL(m/2)-1各自的可变延迟元件IVC以从驱动控制部10供给的延迟量指定数据DC指定的延迟量，延迟从前级供给的加载时钟信号LC或延迟加载时钟信号LD，进而进行逻辑反转，将之后的信号对倒相器IV2供给。
由此，根据图7所示的第2锁存器部123，能够任意地调整D锁存器FL2～FLm/2、FL(m/2)+2～FLm各自的数据导入开始定时。
再有，在上述实施例中，作为第2锁存器部123的D锁存器FL1～FLm，使用仅在对其时钟输入端子供给的时钟信号处于逻辑电平1的状态的期间进行像素数据的导入并输出的类型，但使用仅在时钟信号处于逻辑电平0的状态的期间导入数据并输出的类型也可。总之，作为第2锁存器部123的各个D锁存器FL1～FLm，只要是仅在对各时钟输入端子供给的时钟信号处于第1电平的状态和第2电平的状态内的一方的状态的期间导入数据并输出的电平敏感型的D锁存器即可。
此外，在图6或图7所示的第2锁存器部123中，通过在各延迟电路DL内设置与门AN，从而如图2所示使各D锁存器FL的数据导入开始定时（T1～Tm/2）分别不同，另一方面，使各D锁存器FL的数据导入结束定时（Te）一致。可是，关于对各D锁存器FL的数据导入结束定时，并不一定需要使基于加载时钟信号LC的数据导入结束定时一致。
总之，只要以比用于使各D锁存器FL的数据导入开始定时分别不同的延迟量少的延迟量，使各D锁存器FL的数据导入结束定时分别不同即可。也就是说，作为延迟电路DL采用如下延迟电路，即，与从加载时钟信号LC从逻辑电平0转移到1至延迟加载时钟信号LD转移到逻辑电平1为止的延迟时间相比，缩短从加载时钟信号LC从逻辑电平1转移到0至延迟加载时钟信号LD转移到逻辑电平0为止的延迟时间的延迟电路。
此外，在上述实施例中，说明了在将显示面板20的数据线D1～Dm分为2个组，对属于各组的（m/2）个的各个数据线D在分别不同的定时施加驱动脉冲的情况下应用的结构。可是，在对在显示面板20中形成的全部数据线D在分别不同的定时施加驱动脉冲的情况下也能够同样地应用。
此外，在上述实施例中，以单一或多个半导体芯片来构筑包含图3所示的移位寄存器121、第1锁存器部122、第2锁存器部123以及输出放大器124这4个模块的数据驱动器12，但以各模块单位进行半导体芯片化也可。此外，将该4个模块内的2个或3个组合起来进行半导体芯片化也可。
此外，在图6所示的第2锁存器部123中，在由D锁存器FL1～FLm/2构成的锁存器组和由D锁存器FL(m/2)+1～FLm构成的锁存器组中，共享从各个延迟电路DL1～DL(m/2)-1输出的延迟加载时钟信号LD2～LDm/2，但按各锁存器组的每一个个别地设置延迟电路DL1～DL(m/2)-1/2也可。
图8是表示鉴于这一点而完成的第2锁存器部123的另一个变形例的图。
在图8所示的结构中，各个D锁存器FL1～FLn的工作、各个延迟加载时钟信号LC的延迟电路DL1～DL(m/2)-1的工作、以及作为第2锁存器部123的工作与图6所示的相同。在这里，对D锁存器FL1和FLn各自的时钟输入端子直接供给上述的加载时钟信号LC。对D锁存器FL2～FLm/2各自的时钟输入端子分别供给从由延迟电路DL1～DL(m/2)-1构成的第1延迟电路组DUT1送出的延迟加载时钟信号LD2～LDm/2。此外，对D锁存器FLm-1，FLm-2,FL(m/2)+1各自的时钟输入端子，分别供给从与第1延迟电路组DUT1同样地由延迟电路DL1～DL(m/2)-1构成的第2延迟电路组DUT2送出的延迟加载时钟信号LD2～LDm/2。
根据图8所示的结构，延迟电路DL1～DL(m/2)-1需要2个系统（DUT1、DUT2），但连接由D锁存器FL1～FLm/2构成的锁存器组和由D锁存器FL(m/2)+1～FLm构成的锁存器组之间的布线的数量是用于传输加载时钟信号LC的1根。由此，在两锁存器组之间，与为了传输延迟加载时钟信号LD2～LDm/2而采用图6所示的需要［（m/2）-1]根布线的结构的情况相比，能够缩小芯片占有面积。

Claims (12)

1.一种显示面板的驱动装置，具有：
锁存器部，在相互不同的定时，分别导入基于视频信号的各像素的1个水平扫描的量的各个像素数据片，将其分别作为导入像素数据片进行输出；以及
输出放大器，将通过各个所述导入像素数据片表示的亮度电平所对应的各个驱动脉冲对显示面板的数据线分别施加，所述显示面板的驱动装置的特征在于，
所述锁存器部包括：
第1锁存器，在加载时钟信号处于第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述加载时钟信号处于第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给；
延迟电路，生成使所述加载时钟信号延迟了的延迟加载时钟信号；以及
第2锁存器，在所述延迟加载时钟信号处于所述第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述延迟加载时钟信号处于所述第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给，
所述输出放大器在从所述第1锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，并且，在从所述第2锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，
与从所述加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻至所述延迟加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻为止的延迟时间相比，从所述加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻至所述延迟加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻为止的延迟时间短。
2.根据权利要求1所述的显示面板的驱动装置，其特征在于，所述加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻与所述延迟加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻相同。
3.根据权利要求1或2所述的显示面板的驱动装置，其特征在于，所述延迟电路以外部输入的延迟量所对应的延迟时间进行所述加载时钟信号的延迟。
4.根据权利要求1或2所述的显示面板的驱动装置，其特征在于，所述延迟电路包括：
延迟元件，延迟所述加载时钟信号来获得延迟时钟信号；以及
与门，作为所述延迟加载时钟信号生成所述延迟时钟信号与所述加载时钟信号的逻辑积结果。
5.根据权利要求4所述的显示面板的驱动装置，其特征在于，所述延迟元件以外部输入的延迟量所对应的延迟时间进行所述加载时钟信号的延迟。
6.一种半导体集成装置，具有：
锁存器部，在相互不同的定时，分别导入基于视频信号的各像素的1个水平扫描的量的各个像素数据片，将其分别作为导入像素数据片进行输出；以及
输出放大器，将通过各个所述导入像素数据片表示的亮度电平所对应的各个驱动脉冲对显示面板的数据线分别施加，所述半导体集成装置的特征在于，
所述锁存器部包括：
第1锁存器，在加载时钟信号处于第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述加载时钟信号处于第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给；
延迟电路，生成使所述加载时钟信号延迟了的延迟加载时钟信号；以及
第2锁存器，在所述延迟加载时钟信号处于所述第1电平的状态的期间进行所述像素数据片的导入，在导入的定时将所述像素数据片作为所述导入像素数据片向所述输出放大器供给，另一方面，在所述延迟加载时钟信号处于所述第2电平的状态的期间对在处于所述第1电平的状态的期间导入的所述像素数据片进行保持，将保持的所述像素数据片作为所述导入像素数据片向所述输出放大器供给，
所述输出放大器在从所述第1锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，并且，在从所述第2锁存器供给所述导入像素数据片的定时将与该导入像素数据片对应的驱动脉冲对所述数据线施加，
与从所述加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻至所述延迟加载时钟信号从所述第2电平转移到所述第1电平的状态的时刻为止的延迟时间相比，从所述加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻至所述延迟加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻为止的延迟时间短。
7.根据权利要求6所述的半导体集成装置，其特征在于，所述加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻与所述延迟加载时钟信号从所述第1电平转移到所述第2电平的状态的时刻相同。
8.根据权利要求6或7所述的半导体集成装置，其特征在于，所述延迟电路以外部输入的延迟量所对应的延迟时间进行所述加载时钟信号的延迟。
9.根据权利要求6或7所述的半导体集成装置，其特征在于，所述延迟电路包括：
延迟元件，延迟所述加载时钟信号来获得延迟时钟信号；以及
与门，作为所述延迟加载时钟信号生成所述延迟时钟信号与所述加载时钟信号的逻辑积结果。
10.根据权利要求9所述的半导体集成装置，其特征在于，所述延迟元件以外部输入的延迟量所对应的延迟时间进行所述加载时钟信号的延迟。
11.一种显示面板驱动装置中的像素数据的导入方法，在不同的定时分别导入基于视频信号的各像素的1个水平扫描的量的各个像素数据片，在导入的定时对显示面板的各个数据线施加基于像素数据片的驱动脉冲，该显示面板驱动装置中的像素数据的导入方法的特征在于，
与用于使对各个所述像素数据片的数据导入开始定时相互不同的延迟时间相比，缩短用于使对各个所述像素数据片的数据导入结束定时相互不同的延迟时间，在导入各个所述像素数据片的定时将各个所述驱动脉冲对各个所述数据线施加。
12.根据权利要求11所述的显示面板驱动装置中的像素数据的导入方法，其特征在于，使对各个所述像素数据片的数据导入结束定时相互一致。
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