CN105336300A - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、栅极驱动电路及显示装置，所述移位寄存器的复位模块包括第一晶体管、第二晶体管、第三晶体管、第一电容和至少一个第四晶体管；采用前m级移位寄存器的输出端Xn-m的输出信号驱动第一晶体管，采用后m级移位寄存器的输出端Xn+m的输出信号驱动第二晶体管，并利用第一电容将稳压结点控制在高电位，从而使第三晶体管和第四晶体管导通，实现低电平信号线的维持功能，以控制上拉节点以及所述移位寄存器的输出端Xn的电位。其中m为大于或者等于2的正整数，能够有效提高移位寄存器及整个栅极驱动电路的输出能力，且功耗小，噪声小，稳定性好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。

Description

移位寄存器、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

近来，随着液晶显示技术的发展，液晶显示面板的应用也越来越广泛。在液晶显示面板工作时，位于液晶显示面板中的栅极驱动电路要产生扫描信号，以逐一地驱动阵列基板内的每一条扫描线，使得数据信号能够传输到阵列基板内的每一个像素单元，上述的扫描信号是由栅极驱动电路中的移位寄存器来产生的。

现有技术中，在本级移位寄存器输出扫描信号后，需要复位模块终止向本级移位寄存器的输出端输出高电平信号，图1为现有移位寄存器中的一种复位模块的结构示意图，如图1所示，该移位寄存器的复位模块包括晶体管T1、T2，晶体管T1的一输入端与控制端短接，且控制端电连接一高电平信号线VGH，晶体管T1的另一输出端电连接晶体管T2的控制端，晶体管T2的一输出端电连接低电平信号线VGL，晶体管T2的另一输入端与该移位寄存器的其他模块相连，以实现控制移位寄存器的输出电位。该复位模块通过高电平信号VGH将稳压结点Qb置高，驱动晶体管T2打开，最终通过低电平信号VGL将本级移位寄存器的输出电压维持在低电位。然而由于该方法中高电平信号线VGH的负载为所有级联的移位寄存器负载之和，因此功耗较大，并且对于驱动芯片的驱动能力要求较高，一旦驱动芯片的驱动能力不足，就会引起栅极驱动电路工作异常，所以采用该复位模块的移位寄存器噪声大，容易导致画面显示不良。

发明内容

本发明提供一种移位寄存器、栅极驱动电路及显示装置，能够有效提高移位寄存器及整个栅极驱动电路的输出能力，且功耗小，噪声小，稳定性好，解决了现有技术中移位寄存器稳定性差、工作不稳定的情况。

第一方面，本发明提供了一种移位寄存器，包括上拉模块、下拉模块、扫描驱动模块和复位模块；所述上拉模块具有控制端，所述上拉模块的控制端与上拉结点电连接，用于根据所述上拉结点的电位向所述移位寄存器的输出端Xn输出高电平信号；所述扫描驱动模块具有输出端，所述扫描驱动模块的输出端与所述上拉结点电连接，用于提升上拉节点的电位，以驱动所述上拉模块向所述移位寄存器的输出端Xn输出高电平信号；所述下拉模块分别与所述上拉结点以及所述移位寄存器的输出端Xn电连接，用于下拉所述移位寄存器的输出端Xn的电位，终止向所述移位寄存器的输出端Xn输出高电平信号；所述复位模块分别与所述上拉结点以及所述移位寄存器的输出端Xn电连接，用于控制所述上拉节点以及所述移位寄存器的输出端Xn的电位；所述复位模块包括第一晶体管、第二晶体管、第三晶体管、第一电容和至少一个第四晶体管；所述第一晶体管的控制端与前m级移位寄存器的输出端Xn-m电连接，输入端与第一输入信号端电连接，输出端与稳压结点电连接；所述第二晶体管的控制端与后m级移位寄存器的输出端Xn+m电连接，输入端与第二输入信号端相连，输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与低电平信号线电连接；所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的输出端Xn电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别于所述稳压结点和所述低电平信号线电连接；其中，m为大于或者等于2的正整数，所述第一输入信号端的电位与所述第二输入信号端的电位相反。

进一步地，m＝4，所述移位寄存器的输出端Xn包括第一输出端Gn，所述第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；所述扫描驱动模块包括第五晶体管，所述第五晶体管的控制端与第一时钟信号线电连接，输入端与前2级移位寄存器的第一输出端Gn-2相连，输出端与所述上拉结点电连接；所述上拉模块包括第六晶体管，所述第六晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的第一输出端Gn电连接；所述下拉模块包括第七晶体管和第八晶体管，所述第七晶体管的控制端以及所述第八晶体管的控制端均与第四时钟信号线电连接，所述第七晶体管的输入端与所述上拉结点电连接，所述第七晶体管的输出端与所述低电平信号线电连接，所述第八晶体管的输入端与所述移位寄存器的第一输出端Gn电连接，所述第八晶体管的输出端与所述低电平信号线电连接；所述复位模块包括所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第一电容和一个所述第四晶体管；所述第一晶体管的控制端与前4级移位寄存器的第一输出端Gn-4电连接，输入端与所述第一输入信号端电连接，输出端与所述稳压结点电连接；所述第二晶体管的控制端与后4级移位寄存器的第一输出端Gn+4电连接，输入端与所述第二输入信号端相连,输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与所述低电平信号线电连接；所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的第一输出端Gn电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别与所述稳压结点和所述低电平信号线电连接。

进一步地，所述上拉模块还包括第二电容，所述第二电容的两端分别电连接所述上拉结点和所述移位寄存器的第一输出端Gn。

进一步地，所述扫描驱动模块还包括：第九晶体管，所述第九晶体管的控制端与第三时钟信号线相连，所述第九晶体管的输出端与所述上拉结点相连，所述第九晶体管的输入端与后2级移位寄存器的第一输出端Gn+2电连接。

进一步地，m＝2，所述移位寄存器的输出端包括第一输出端Gn，所述第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；所述扫描驱动模块包括第五晶体管，所述第五晶体管的控制端与第一时钟信号线电连接，输入端与前1级移位寄存器的第一输出端Gn-1相连，输出端与所述上拉结点电连接；所述上拉模块包括第六晶体管，所述第六晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的所述第一输出端Gn电连接；所述下拉模块包括第七晶体管和第八晶体管；所述第七晶体管的控制端以及所述第八晶体管的控制端均与第四时钟信号线电连接，所述第七晶体管的输入端与所述上拉结点电连接，所述第七晶体管的输出端与所述低电平信号线电连接，所述第八晶体管的输入端与所述移位寄存器的第一输出端Gn电连接，所述第八晶体管的输出端与所述低电平信号线电连接；所述复位模块包括所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第一电容和一个所述第四晶体管；所述第一晶体管的控制端与前2级移位寄存器的第一输出端Gn-2电连接，输入端与所述第一输入信号端电连接，输出端与所述稳压结点电连接；所述第二晶体管的控制端与后2级移位寄存器的第一输出端Gn+2电连接，输入端与所述第二输入信号端相连,输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与所述低电平信号线电连接；所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的第一输出端电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别于所述稳压结点和所述低电平信号线电连接。

进一步地，所述上拉模块还包括第二电容，所述第二电容的两端分别电连接所述上拉结点和所述移位寄存器的第一输出端。

进一步地，所述扫描驱动模块还包括：第九晶体管，所述第九晶体管的控制端与第三时钟信号线相连，输出端与所述上拉结点相连，输入端与后1级移位寄存器的第一输出端Gn+1电连接。

进一步地，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉宽相等，且占空比为1：4，所述第一时钟信号比所述第二时钟信号超前1/4周期，所述第二时钟信号比所述第三时钟信号超前1/4周期，所述第三时钟信号比所述第四时钟信号超前1/4周期。

进一步地，m＝3，所述移位寄存器的输出端包括第一输出端Gn和第二输出端Zn，所述第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；所述扫描驱动模块包括第五晶体管和第九晶体管，所述第五晶体管的控制端与前2级移位寄存器的第二输出端Zn-2电连接，输入端与第一时钟信号线相连，输出端与所述上拉结点电连接；所述第九晶体管的控制端与后2级移位寄存器的第二输出端Zn+2电连接，输入端与第三时钟信号线相连，输出端与所述上拉结点电连接；所述上拉模块包括第六晶体管和第十晶体管，所述第六晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的所述第一输出端Gn电连接；所述第十晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的所述第二输出端Zn电连接；所述下拉模块包括第七晶体管和第八晶体管；所述第七晶体管的控制端以及所述第八晶体管的控制端均与第四时钟信号线电连接，所述第七晶体管的输入端与所述移位寄存器的所述第二输出端Zn电连接，所述第七晶体管的输出端与所述低电平信号线电连接，所述第八晶体管的输入端与所述移位寄存器的第一输出端Gn电连接，所述第八晶体管的输出端与所述低电平信号线电连接；所述复位模块包括所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第一电容和两个所述第四晶体管；所述第一晶体管的控制端与前3级移位寄存器的第二输出端Zn-3电连接，输入端与所述第一输入信号端电连接，输出端与所述稳压结点电连接；所述第二晶体管的控制端与后3级移位寄存器的第二输出端Zn+3电连接，输入端与所述第二输入信号端相连,输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与所述低电平信号线电连接；一所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的所述第一输出端Gn电连接，输出端与所述低电平信号线电连接；另一第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的所述第二输出端Zn电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别于所述稳压结点和所述低电平信号线电连接。

进一步地，所述上拉模块还包括第二电容，所述第二电容的一端与所述上拉结点电连接，另一端与所述移位寄存器的第一输出端Gn或第二输出端Zn电连接。

进一步地，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉宽相等，且占空比为1：4，所述第一时钟信号比所述第二时钟信号超前1/8周期，所述第二时钟信号比所述第三时钟信号超前1/8周期，所述第三时钟信号比所述第四时钟信号超前1/8周期。

进一步地，相邻两级移位寄存器的第一输出端Gn输出扫描信号的周期时间部分交叠。

进一步地，在本级移位寄存器的第一输出端Gn与后1级移位寄存器的第一输出端Gn+1输出扫描信号的交叠周期时间内，输入数据信号。

进一步地，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管均为P型晶体管或均为N型晶体管。

第二方面，本发明还提供了一种栅极驱动电路，包括级联的多个上述第一方面所述的移位寄存器。

第三方面，本发明还提供了一种显示装置，包括上述第二方面所述的栅极驱动电路。

本发明提供的移位寄存器、移位寄存电路和显示装置，其中移位寄存器的复位模块包括第一晶体管、第二晶体管、第三晶体管、第一电容和至少一个第四晶体管；采用前m级移位寄存器的输出端Xn-m的输出信号驱动第一晶体管，采用后m级移位寄存器的输出端Xn+m的输出信号驱动第二晶体管，并利用第一电容将稳压结点控制在高电位，从而使第三晶体管和第四晶体管导通，实现低电平信号线的维持功能，以控制所述上拉节点以及所述移位寄存器的输出端Xn的电位。其中m为大于或者等于2的正整数，所述第一输入信号端的电位与所述第二输入信号端的电位相反。由于采用前m级移位寄存器的输出端Xn-m的输出信号以及后m级移位寄存器的输出端Xn+m的输出信号作为驱动信号，因此，本发明实施例提供的移位寄存器的负载仅为第一电容，相比于现有技术中的移位寄存器，负载小，功耗少，不受驱动芯片的驱动能力限制，稳定性好、传输性能优异。

附图说明

图1为现有移位寄存器中的一种复位模块的结构示意图；

图2为本发明实施例一提供的一种移位寄存器的电路结构示意图；

图3为本发明实施例二提供的一种移位寄存器的电路结构示意图；

图4为本发明实施例二提供的又一种移位寄存器的电路结构示意图；

图5为图4所示移位寄存器的驱动时序及信号波形示意图；

图6为本发明实施例三提供的一种移位寄存器的电路结构示意图；

图7为图6所示移位寄存器的驱动时序及信号波形示意图；

图8为本发明实施例三提供的移位寄存器的噪声仿真示意图；

图9为本发明实施例四提供的一种移位寄存器的示意图；

图10为图9所示移位寄存器的驱动时序及信号波形示意图；

图11为本发明实施例五提供的一种移位寄存器的PIN引脚结构示意图；

图12为采用图11所示移位寄存器的栅极驱动电路的结构示意图；

图13为本发明实施例五提供的又一种栅极驱动电路的结构示意图；

图14为本发明实施例五提供的又一种移位寄存器的引脚结构示意图；

图15为采用图14所示移位寄存器的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图2为本发明实施例一提供的一种移位寄存器的电路结构示意图，如图2所示，移位寄存器包括：上拉模块21、下拉模块22、扫描驱动模块23和复位模块24；上拉模块21的控制端与上拉结点Q电连接，用于根据上拉结点Q的电位向移位寄存器的输出端Xn输出高电平信号，扫描驱动模块23的输出端与上拉结点Q连接，用于提升上拉结点Q的电位，以驱动上拉模块21向移位寄存器的输出端Xn输出高电平信号。下拉模块22分别与上拉结点Q以及移位寄存器的输出端Xn电连接，用于下拉移位寄存器的输出端Xn的电位，终止向移位寄存器的输出端Xn输出高电平信号；复位模块24分别与上拉结点Q以及移位寄存器的输出端Xn连接电连接，用于控制上拉节点Q以及移位寄存器的输出端Xn的电位；复位模块24包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容C1和第四晶体管T4；第一晶体管T1的控制端与前m级移位寄存器的输出端Xn-m电连接，输入端与第一输入信号端V1电连接，输出端与稳压结点Qb电连接；第二晶体管T2的控制端与后m级移位寄存器的输出端Xn+m电连接，输入端与第二输入信号端V2相连，输出端与稳压结点Qb电连接；第三晶体管T3的控制端与稳压结点Qb电连接，输入端与上拉节点Q电连接，输出端与低电平信号线VGL电连接；第四晶体管T4的控制端与稳压结点Qb电连接，输入端与移位寄存器的输出端Xn电连接，输出端与低电平信号线VGL电连接；第一电容C1的两端分别与稳压结点Qb和低电平信号线VGL电连接；其中m为大于或者等于2的正整数，第一输入信号端V1的电位与第二输入信号端V2的电位相反。在本级移位寄存器工作的扫描信号输出阶段，扫描驱动模块23为上拉结点Q充电，将上拉结点Q的电位置高，进而驱动上拉模块21开启，使上拉模块21向本级移位寄存器的输出端Xn输出高电平信号，在本级移位寄存器的非扫描信号输出阶段，下拉模块22将上拉结点Q以及本级移位寄存器的输出端Xn的电位下拉，从而终止本级移位寄存器输出高电平信号。但由于上拉模块21的寄生电容的影响容易拉高上拉结点Q的电位，而上拉结点Q电位升高会使得上拉模块21有被导通的风险。以复位模块的第一输入信号端V1为低电位VGL，第二输入信号端V2为高电位VGH为例，本发明实施例的复位模块24在前m级移位寄存器的输出端Xn-m的输出信号的驱动下打开晶体管T1，预清本级移位寄存器的稳压结点Qb电位，即将稳压结点Qb电位维持在VGL。在本级移位寄存器的非扫描阶段时，通过后m级移位寄存器的输出端Xn+m的输出信号的驱动，打开晶体管T2，为第一电容C1充电，将稳压结点Qb置于高电位，从而使晶体管T3和T4打开，以将上拉结点Q的电位以及本级移位寄存器的输出端Xn电位持续稳定在低电位，从提高了电路的输出稳定性。由于采用前m级移位寄存器的输出端的输出信号Xn-m以及后m级移位寄存器的输出端Xn+m的输出信号作为驱动信号，因此，本发明实施例提供的移位寄存器的负载仅为第一电容C1，相比于现有技术中的移位寄存器，负载小，功耗少，不受驱动芯片的驱动能力限制，稳定性好、传输性能优异。

实施例二

图3为本发明实施例二提供的一种移位寄存器的电路结构示意图，如图3所示，移位寄存器的输出端Xn包括第一输出端Gn，第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；移位寄存器包括上拉模块31、下拉模块32、扫描驱动模块33和复位模块34；扫描驱动模块33包括第五晶体管T5，第五晶体管T5的控制端与第一时钟信号线CLK1电连接，输入端与前2级移位寄存器的第一输出端Gn-2相连，输出端与上拉结点Q电连接；

上拉模块31包括第六晶体管T6，第六晶体管T6的控制端与上拉结点Q电连接，输入端与第二时钟信号线CLK2电连接，输出端与移位寄存器的第一输出端Gn电连接；

下拉模块32包括第七晶体管T7和第八晶体管T8，第七晶体管T7的控制端以及第八晶体管T8的控制端均与第四时钟信号线CLK4电连接，第七晶体管T7的输入端与上拉结点Q电连接，第七晶体管T7的输出端与低电平信号线VGL电连接，第八晶体管T8的输入端与移位寄存器的第一输出端Gn电连接，第八晶体管T8的输出端与低电平信号线VGL电连接；

复位模块34包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容C1和一个第四晶体管T4；第一晶体管T1的控制端与前4级移位寄存器的第一输出端Gn-4电连接，输入端与第一信号输出端V1电连接，输出端与稳压结点Qb电连接；第二晶体管T2的控制端与后4级移位寄存器的第一输出端Gn+4电连接，输入端与第一信号输出端V2相连,输出端与稳压结点Qb电连接；第三晶体管T3的控制端与稳压结点Qb电连接，输入端与上拉节点Q电连接，输出端与低电平信号线VGL电连接；第四晶体管T4的控制端与稳压结点Qb电连接，输入端与移位寄存器的第一输出端Gn电连接，输出端与低电平信号线VGL电连接；第一电容C1的两端分别于稳压结点Qb和低电平信号线VGL电连接。

图3所示的移位寄存器示例性的设置第一输入信号端V1为低电平VGL，第二输入信号端V2为高电平VGH，在其他实施方式中，还可以设置第一输入信号端V1为高电平VGH，第二输入信号端V2为低电平VGL。图3所示的移位寄存器可以进行单向扫描，即多个图3所示的移位寄存器级联后，可以按照G1，G2，G3…Gn…的次序依次输出扫描信号。当设置第一输入信号端V1为高电平VGH，第二输入信号端V2为低电平VGL，还可以按照…Gn…G3，G2，G1的次序依次输出扫描信号。

在上述实施例的基础上，上拉模块还包括第二电容C2，第二电容的C2两端分别连接上拉结点Q和移位寄存器的第一输出端Gn。第二电容具有自举作用，在本级移位寄存器的扫描信号输出阶段，可以进一步提高上拉结点Q的电位，而在本级移位寄存器的非扫描信号输出阶段，可以通过第四晶体管T4将低电平信号线VGL上的信号施加到第二电容C2上，进一步稳定上拉结点Q的电位。

进一步的，在上述实施例的基础上，图4还提供了一种可双向扫描的移位寄存器。与图3所示的移位寄存器不同的是，图4所示的移位寄存器的扫描驱动模块33还包括第九晶体管T9，第九晶体管T9的控制端与第三时钟信号线CLK3相连，第九晶体管T9的输出端与上拉结点Q相连，第九晶体管T9的输入端与后2级移位寄存器的第一输出端Gn+2连接。图4提供的移位寄存器既可以进行正向扫描，还可以进行反向扫描，例如多个图4所示的移位寄存器级联后，若第一输入信号端V1为低电平VGL，第二输入信号端V2为高电平VGH，可以按照G1，G2，G3…Gn…的次序依次输出扫描信号，当调换第一输入信号端V1和第二输入信号端V2的电位后，即第一输入信号端V1为高电平VGH，第二输入信号端V2为低电平VGL时，还可以按照…Gn…G3，G2，G1的次序依次输出扫描信号。

针对图4所示的移位寄存器，以第一输入信号端V1为低电平VGL，第二输入信号端V2为高电平VGH为例，对其驱动方法进行详细说明。图5为图4所示移位寄存器的驱动时序及信号波形示意图，如图5所示，该驱动时序可以分为以下几个阶段：

第1阶段，也可以称为稳压结点Qb清零阶段，复位模块34的第一晶体管T1的控制端与前4级移位寄存器的第一输出端Gn-4连接，若前4级移位寄存器的第一输出端Gn-4输出的扫描信号为高电平信号，则第一晶体管T1导通，第一晶体管T1的输入端与第一输入信号端V1连接，因此，可将稳压结点Qb的电位稳定在VGL，并将第一电容C1中的残余电荷释放。

第2阶段，也可称为预充电阶段，扫描驱动模块33的第五晶体管T5的控制端与第一时钟信号线CLK1连接，输入端与前2级移位寄存器的第一输出端Gn-2连接，若前2级移位寄存器的第一输出端Gn-2输出的扫描信号为高电平信号，第一时钟信号线CLK1输出高电平信号，此时第五晶体管T5导通，上拉结点Q被充电，电位升高。

第3阶段，也可称为扫描信号输出阶段，由于上拉结点Q电位升高，将上拉模块31的第六晶体管T6导通，同时第二时钟信号线CLK2输出高电平信号，因此，本级移位寄存器的第一输出端Gn输出高电平的扫描信号，在该过程中，受第二电容C2自举作用的影响，上拉结点Q的电位进一步升高，促使第六晶体管T6打开更充分。

第4阶段，也可称为上拉结点Q第一次下拉阶段，扫描驱动模块33的第九晶体管T9的控制端与第三时钟信号线CLK3连接，输入端与后2级移位寄存器的第一输出端Gn+2连接，若后2级移位寄存器的第一输出端Gn+2输出高电平，同时第三时钟信号线CLK3输出高电平，第九晶体管T9导通，上拉结点Q的电位被下拉到与第三时钟信号线CLK3上高电平相同的电位。

第5阶段，也可称为上拉结点Q第二次下拉阶段，本阶段下拉模块32和复位模块34同时起作用，以终止本级移位寄存器的第一输出端Gn输出扫描信号。若第四时钟信号线CLK4输出高电平信号，下拉模块32的第七晶体管T7和第八晶体管T8导通，上拉结点Q和本级移位寄存器的第一输出端Gn的电位被拉低，上拉模块31中的第六晶体管T6被彻底关断。后4级移位寄存器的第一输出端Gn+4输出高电平，复位模块34的第二晶体管T2打开，为第一电容C1充电，将稳压结点Qb置于高电位，从而驱动第三晶体管T3和第四晶体管T4打开，进而可以将上拉结点Q和本级移位寄存器的第一输出端Gn的电位稳定在低电位状态，使上拉模块31中的第六晶体管T6维持在关断状态。该阶段中由于第四时钟信号线CLK4输出高电平时，可以开启对C1放电，因此上拉结点Q处不会有电荷积累，因此进一步提高了电路输出的稳定性。

本发明实施例中，在图5所示的驱动时序及信号波形示意图中，其中的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的脉宽相等，且占空比为1：4，第一时钟信号比第二时钟信号超前1/4周期，第二时钟信号比第三时钟信号超前1/4周期，第三时钟信号比第四时钟信号超前1/4周期。

本实施例提供的移位寄存器适用于奇数行扫描线对应的移位寄存器级联依次驱动显示面板的奇数行像素打开，偶数行扫描线对应的移位寄存器级联依次驱动显示面板的偶数行像素打开的情况。奇数行扫描线对应的移位寄存器级的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，与偶数行扫描线对应的移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号时序依次相隔1/8周期。参见图5，相邻两奇数行或相邻两偶数行的扫描线接收的扫描信号间隔1/4周期，即相邻两奇数行或相邻两偶数行的移位寄存器的第一输出端输出高电平信号间隔1/4周期。如此设置，能够确保相邻的奇数行或相邻两偶数行的移位寄存器能够逐行输出扫描信号，而不会引串扰。

实施例三

图6为本发明实施例三提供的一种移位寄存器的电路结构示意图，如图6所示，移位寄存器的输出端包括第一输出端Gn，第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；移位寄存器包括上拉模块41、下拉模块42、扫描驱动模块43和复位模块44；扫描驱动模块43包括第五晶体管T5，第五晶体管T5的控制端与第一时钟信号线CLK1电连接，输入端与前1级移位寄存器的第一输出端Gn-1相连，输出端与上拉结点Q电连接；上拉模块41包括第六晶体管T6，第六晶体管T6的控制端与上拉结点Q电连接，输入端与第二时钟信号线CLK2电连接，输出端与移位寄存器的第一输出端Gn电连接；

下拉模块42包括第七晶体管T7和第八晶体管T8；第七晶体管T7的控制端以及第八晶体管T8的控制端均与第四时钟信号线CLK4电连接，第七晶体管T7的输入端与上拉结点Q电连接，第七晶体管T7的输出端与低电平信号线VGL电连接，第八晶体管T8的输入端与移位寄存器的第一输出端Gn电连接，第八晶体管T8的输出端与低电平信号线VGL电连接；

复位模块44包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容C1和一个第四晶体管T4；第一晶体管T1的控制端与前2级移位寄存器的第一输出端Gn-2电连接，输入端与第一输出信号端V1电连接，输出端与稳压结点Qb电连接；第二晶体管T2的控制端与后2级移位寄存器的第一输出端Gn+2电连接，输入端与第二输出信号端V2相连,输出端与稳压结点Qb电连接；第三晶体管T3的控制端与稳压结点Qb电连接，输入端与上拉节点Q电连接，输出端与低电平信号线VGL电连接；第四晶体管T4的控制端与稳压结点Qb电连接，输入端与移位寄存器的第一输出端Gn电连接，输出端与低电平信号线VGL电连接；第一电容C1的两端分别于稳压结点Qb和低电平信号线VGL电连接。

一般情况下奇数行扫描线对应的移位寄存器级联依次驱动显示面板的奇数行像素打开，偶数行扫描线对应的移位寄存器级联依次驱动显示面板的偶数行像素打开，二者相互独立，但驱动奇数行扫描线和偶数行扫描线的栅极驱动电路独立时，如果二者输出信号稍不一致就会导致奇数行像素和偶数行像素的灰阶不同，从而引起显示横纹，影响显示效果。本实施例提供的移位寄存器由于承接前后各两级移位寄存器，即奇数行扫描线对应的移位寄存器与偶数行扫描线对应的移位寄存器相互级联反馈，使显示面板两侧分别驱动奇数行像素的移位寄存器和驱动偶数行像素的移位寄存器不再独立，可有效防止显示横纹的出现。

参见图6，在上述实施例的基础上，可选的上拉模块41还包括第二电容C2，第二电容C2的两端分别电连接上拉结点Q和移位寄存器的第一输出端Gn。

当扫描驱动模块43包含第五晶体管T5时，移位寄存器只能单向扫描；移位寄存器的扫描驱动模块43还可以包括第九晶体管T9，第九晶体管T9的控制端与第三时钟信号线CLK3相连，第九晶体管T9的输出端与上拉结点Q相连，第九晶体管T9的输入端与后1级移位寄存器的第一输出端Gn+1连接，当扫描驱动模块43包含第五晶体管T5和第九晶体管T9时，通过调换第一输出信号端V1和第二输入信号端V2的电位状态，移位寄存器既可以进行正向扫描，还可以进行反向扫描。

针对图6所示的移位寄存器，以第一输入信号端V1为低电平VGL，第二输入信号端V2为高电平VGH为例，对其驱动方法进行详细说明。图7为图6所示移位寄存器的驱动时序及信号波形示意图，如图7所示，该驱动时序可以分为以下几个阶段：

第1阶段，也可以称为稳压结点Qb清零阶段，复位模块44的第一晶体管T1的控制端与前2级移位寄存器的第一输出端Gn-2连接，若前2级移位寄存器的第一输出端Gn-2输出的扫描信号为高电平信号，则第一晶体管T1导通，第一晶体管T1的输入端与第一输入信号端V1连接，因此，可将稳压结点Qb的电位稳定在VGL，并将第一电容C1中的残余电荷释放。

第2阶段，也可称为预充电阶段，扫描驱动模块43的第五晶体管T5的控制端与第一时钟信号线CLK1连接，输入端与前1级移位寄存器的第一输出端Gn-1连接，若前1级移位寄存器的第一输出端Gn-1输出的扫描信号为高电平信号，第一时钟信号线CLK1输出高电平信号，此时第五晶体管T5导通，上拉结点Q被充电，电位升高。

第3阶段，也可称为扫描信号输出阶段，由于上拉结点Q电位升高，将上拉模块41的第六晶体管T6导通，同时第二时钟信号线CLK2输出高电平信号，因此，本级移位寄存器的第一输出端Gn输出高电平的扫描信号，在该过程中，受第二电容C2自举作用的影响，上拉结点Q的电位进一步升高，促使第六晶体管T6打开更充分。

第4阶段，也可称为上拉结点Q第一次下拉阶段，扫描驱动模块43的第九晶体管T9的控制端与第三时钟信号线CLK3连接，输入端与后1级移位寄存器的第一输出端Gn+1连接，若后1级移位寄存器的第一输出端Gn+1输出高电平，同时第三时钟信号线CLK3输出高电平，第九晶体管T9导通，上拉结点Q的电位被下拉到与第三时钟信号线CLK3上高电平相同的电位。

第5阶段，也可称为上拉结点Q第二次下拉阶段，本阶段下拉模块42和复位模块44同时起作用，以终止本级移位寄存器的第一输出端Gn输出扫描信号。若第四时钟信号线CLK4输出高电平信号，下拉模块42的第七晶体管T7和第八晶体管T8导通，上拉结点Q和本级移位寄存器的第一输出端Gn的电位被拉低，上拉模块41中的第六晶体管T6被彻底关断。后2级移位寄存器的第一输出端Gn+2输出高电平，复位模块34的第二晶体管T2打开，为第一电容C1充电，将稳压结点Qb置于高电位，从而驱动第三晶体管T3和第四晶体管T4打开，进而可以将上拉结点Q和本级移位寄存器的第一输出端Gn的电位稳定在低电位状态，使上拉模块41中的第六晶体管T6维持在关断状态。

需要说明的是，在图7所示的驱动时序及信号波形示意图中，其中的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的脉宽相等，且占空比为1：4，第一时钟信号比第二时钟信号超前1/4周期，第二时钟信号比第三时钟信号超前1/4周期，第三时钟信号比第四时钟信号超前1/4周期。

图8为本发明实施例三提供的移位寄存器的噪声仿真示意图，参见图8，选取两个尖峰A和B，其中插图分别为尖峰A和尖峰B的放大图，该移位寄存器在27℃、70℃以及100℃下，尖峰A处的尖峰电压ΔV<0.5V，尖峰时间T<0.2us，尖峰B处的尖峰电压ΔV<0.3V，尖峰时间T<0.2us，可有效防止栅极驱动电路中的噪声，且具有较宽的温度范围。

本实施例提供的移位寄存器适用于奇数行扫描线对应的移位寄存器级联依次驱动显示面板的奇数行像素打开，偶数行扫描线对应的移位寄存器级联依次驱动显示面板的偶数行像素打开的情况。奇数行扫描线对应的移位寄存器级的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，与偶数行扫描线对应的移位寄存器的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号时序相同。

实施例四

图9为本发明实施例四提供的一种移位寄存器的示意图，如图9所示，移位寄存器的输出端包括第一输出端Gn和第二输出端Zn，第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；移位寄存器包括上拉模块51、下拉模块52、扫描驱动模块53和复位模块54；

扫描驱动模块53包括第五晶体管T5和第九晶体管T6，第五晶体管T5的控制端与前2级移位寄存器的第二输出端Zn-2电连接，输入端与第一时钟信号线CLK1相连，输出端与上拉结点Q电连接；第九晶体管T9的控制端与后2级移位寄存器的第二输出端Zn+2电连接，输入端与第三时钟信号线CLK3相连，输出端与上拉结点Q电连接；

上拉模块51包括第六晶体管T6和第十晶体管T10，第六晶体管T6的控制端与上拉结点Q电连接，输入端与第二时钟信号线CLK2电连接，输出端与移位寄存器的第一输出端Gn电连接；第十晶体管T10的控制端与上拉结点Q电连接，输入端与第二时钟信号线CLK2电连接，输出端与移位寄存器的第二输出端Zn电连接；

下拉模块42包括第七晶体管T7和第八晶体管T8；第七晶体管T7的控制端以及第八晶体管T8的控制端均与第四时钟信号线CLK4电连接，第七晶体管T7的输入端与移位寄存器的第二输出端Zn电连接，第七晶体管T7的输出端与低电平信号线VGL电连接，第八晶体管T8的输入端与移位寄存器的第一输出端Gn电连接，第八晶体管T8的输出端与低电平信号线VGL电连接；

复位模块54包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容C1和两个第四晶体管T4；第一晶体管T1的控制端与前3级移位寄存器的第二输出端Zn-3电连接，输入端与第一输入信号端V1电连接，输出端与稳压结点Qb电连接；第二晶体管T2的控制端与后3级移位寄存器的第二输出端Zn+3电连接，输入端与第二输入信号端V2相连,输出端与稳压结点Qb电连接；第三晶体管T3的控制端与稳压结点Qb电连接，输入端与上拉节点Q电连接，输出端与低电平信号线VGL电连接；一第四晶体管T4的控制端与稳压结点Qb电连接，输入端与移位寄存器的第一输出端Gn电连接，输出端与低电平信号线VGL电连接；另一第四晶体管T4的控制端与稳压结点Qb电连接，输入端与移位寄存器的第二输出端Zn电连接，输出端与低电平信号线VGL电连接；第一电容C1的两端分别于稳压结点Qb和低电平信号线VGL电连接。

本实施例提供的移位寄存器的输出端包括第一输出端Gn和第二输出端Zn，第一输出端Gn用于向对应的扫描线输出扫描信号，第二输出端Zn输出高电平信号作为其他级移位寄存器的输入和驱动信号，相比于采用第一输出端Gn输出的高电平信号作为其他级移位寄存器的输入和驱动信号，可以防止对本级移位寄存器输出的扫描信号的干扰，提高了扫描信号的输出稳定性。

在上述实施例的基础上，可选的，上拉模块51还包括第二电容C2，第二电容C2的一端与上拉结点Q电连接，另一端与移位寄存器的第一输出端Gn或第二输出端Zn电连接。示例性的图9设置第二电容C2的另一端与移位寄存器的第二输出端Zn电连接。

针对图9所示的移位寄存器，以第一输入信号端V1为低电平VGL，第二输入信号端V2为高电平VGH为例，对其驱动方法进行详细说明。图10为图9所示移位寄存器的驱动时序及信号波形示意图，如图10所示，该驱动时序可以分为以下几个阶段：

第1阶段，也可以称为稳压结点Qb清零阶段，复位模块54的第一晶体管T1的控制端与前3级移位寄存器的第二输出端Zn-3连接，若前3级移位寄存器的第二输出端Zn-3输出的扫描信号为高电平信号，则第一晶体管T1导通，第一晶体管T1的输入端与第一输入信号端V1连接，因此，可将稳压结点Qb的电位稳定在VGL，并将第一电容C1中的残余电荷释放。

第2阶段，也可称为预充电阶段，扫描驱动模块53的第五晶体管T5的控制端与前2级移位寄存器的第二输出端Zn-2连接，输入端与第一时钟信号线CLK1连接，当前2级移位寄存器的第二输出端Zn-2输出的扫描信号为高电平信号，且第一时钟信号线CLK1输出高电平信号时，此时第五晶体管T5导通，上拉结点Q被充电，电位升高。

第3阶段，也可称为扫描信号输出阶段，由于上拉结点Q电位升高，同时第二时钟信号线CLK2输出高电平信号，将上拉模块51的第六晶体管T6、第十晶体管T10导通，因此，本级移位寄存器的第一输出端Gn输出高电平的扫描信号，本级移位寄存器的第二输出端Zn输出高电平信号，在该过程中，受第二电容C2自举作用的影响，上拉结点Q的电位进一步升高，促使第六晶体管T6和第十晶体管T10打开更充分。

第4阶段，也可称为上拉结点Q第一次下拉阶段，扫描驱动模块53的第九晶体管T9的控制端与后2级移位寄存器的第二输出端Zn+2连接，输入端与第三时钟信号线CLK3连接，当后2级移位寄存器的第二输出端Zn+2输出高电平，同时第三时钟信号线CLK3输出高电平，第九晶体管T9导通，上拉结点Q的电位被下拉到与第三时钟信号线CLK3上高电平相同的电位。

第5阶段，也可称为上拉结点Q第二次下拉阶段，本阶段下拉模块52和复位模块54同时起作用，以终止本级移位寄存器的第一输出端Gn输出扫描信号。若第四时钟信号线CLK4输出高电平信号，下拉模块52的第七晶体管T7和第八晶体管T8导通，将本级移位寄存器的第一输出端Gn以及本级移位寄存器的第二输出端Zn电位维持在VGL。当后2级移位寄存器的第二输出端Zn+2输出高电平，同时第三时钟信号CLK3变为低电平时，第二电容C2放电，上拉结点Q第二次下拉至VGL。当后3级移位寄存器的第二输出端Zn+3输出高电平时，复位模块54的第二晶体管T2打开，为第一电容C1充电，将稳压结点Qb置于高电位，从而驱动第三晶体管T3和两个第四晶体管T4打开，进而可以将上拉结点Q和本级移位寄存器的第一输出端Gn、第二输出端Zn的电位稳定在低电位状态，使上拉模块51中的第六晶体管T6维持在关断状态。

需要说明的是，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的脉宽相等，且占空比为1：4，第一时钟信号CLK1比第二时钟信号CLK2超前1/8周期，第二时钟信号CLK2比第三时钟信号CLK3超前1/8周期，第三时钟信号CLK3比第四时钟信号CLK4超前1/8周期。相邻两奇数行或相邻两偶数行的扫描线接收的扫描信号间隔1/4周期。参见图9，相邻两级移位寄存器的第一输出端输出扫描信号的周期时间部分交叠，这样设置的好处是：可以在本级移位寄存器与后1级移位寄存器的第一输出端输出扫描信号的交叠周期时间内输入数据信号，即本级移位寄存器与后1级移位寄存器的第一输出端输出扫描信号的交叠周期时间内，与之对应连接的本行像素可以进行显示。后1级移位寄存器在与本级移位寄存器的第一输出端输出扫描信号的交叠周期时间内，对与后1级移位寄存器连接的一行像素进行预充电。如此设置可以缩短每帧画面的扫描充电时间，提高充电效率。此外，由于一般情况下，信号波形并非图10所示的方波，在高电平信号输出的开始阶段先缓慢上升然后逐渐稳定，所说只有在方波信号的后半阶段才能够提供稳定的扫描信号的输出。本实施例设置相邻两级移位寄存器的第一输出端输出扫描信号的周期时间部分交叠，并在本级移位寄存器与后1级移位寄存器的第一输出端输出扫描信号的交叠周期时间内，输入数据信号，利用重叠的周期时间，即不稳定的高电平输出的前半阶段进行预充电，还可以提高电路的稳定性，具有更大的高低温工作范围。

多个上述移位寄存器级联，按照上述从第1阶段到第5阶段的驱动过程循环往复进行驱动。从而实现整个栅极驱动电路的驱动。

需要说明的是，上述各实施例中的第一晶体管、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管优选均为薄膜晶体管，当然也可选用具有选通开关功能的其他类型的晶体管。当薄膜晶体管的控制端开启，其输入端和输出端之间的压差满足导通条件时，薄膜晶体管导通。

实施例五

本发明实施例还提供了一种栅极驱动电路，包括级联的多个移位寄存器。移位寄存器为上述各实施例的移位寄存器。栅极驱动电路的连接结构具有多种方式，下面就优选实施方式进行详细描述。

图11为本发明实施例五提供的一种移位寄存器的PIN引脚结构示意图，图12为采用图11所示移位寄存器的栅极驱动电路的结构示意图，如图11所示，移位寄存器的PIN引脚包括：第一输入信号端口引脚V1-PIN、第二输入信号端口引脚V2-PIN、第一时钟信号端口引脚CLK1-PIN、第二时钟信号端口引脚CLK2-PIN、第三时钟信号端口引脚CLK3-PIN、第四时钟信号端口引脚CLK4-PIN、低电平信号输入端引脚VGL-PIN、本级第一输出端口引脚Gn-PIN，还有四个级联输入端口引脚STV1-PIN、STV2-PIN、STV3-PIN、STV4-PIN。第一输出端口引脚Gn-PIN与对应的扫描线相连，以输出扫描信号，驱动本行像素打开。CLK1-PIN、CLK2-PIN、CLK3-PIN和CLK4-PIN分别与第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4连接，以接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4。第一输入信号端口引脚V1-PIN和第二输入信号端口引脚V2-PIN用于接收低电平信号和高电平信号，且二者电平状态相反。四个级联端口引脚STV1-PIN、STV2-PIN、STV3-PIN、STV4-PIN用于连接前后级联的移位寄存器。如图12所示，栅极驱动电路采用图11所示的移位寄存器，以正向扫描，奇数级的移位寄存器为例，除第一级移位寄存器、第三级移位寄存器以及最后两级移位寄存器外，其他级移位寄存器均以前2级移位寄存器输出的扫描信号Gn-2、后2级移位寄存器输出的扫描信号Gn+2、前4级移位寄存器输出的扫描信号Gn-4和后4级移位寄存器输出的扫描信号Gn+4作为输入信号，对于第一级移位寄存器、第三级移位寄存器，需要单独提供输入信号以替代前2级移位寄存器输出的扫描信号Gn-2和前4级移位寄存器输出的扫描信号Gn-4；对于最后两级移位寄存器，需要单独提供输入信号以替代后2级移位寄存器输出的扫描信号Gn+2和后4级移位寄存器输出的扫描信号Gn+4作为输入信号。例如第一级移位寄存器的STV1引脚需连接STV1信号，第一级移位寄存器的STV2引脚需连接STV2信号；第三级移位寄存器的STV1引脚需连接STV3信号。本发明实施例提供的栅极驱动电路示例性的以奇数级的移位寄存器级联为例，并非对本发明实施例的限制。奇数级的移位寄存器与奇数行扫描线相连，以输出扫描信号，驱动奇数行像素打开，偶数级的移位寄存器与偶数行扫描线相连，以输出扫描信号，驱动偶数行像素打开。奇数级的移位寄存器顺序级联，偶数级的移位寄存器顺序级联，二者独立驱动对应行的像素。该栅极驱动电路的驱动时序可参见图5，奇数级的移位寄存器的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，与偶数级的移位寄存器的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，时序依次相隔1/8周期。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的脉宽相等，且占空比为1：4，第一时钟信号CLK1比第二时钟信号CLK2超前1/4周期，第二时钟信号CLK2比第三时钟信号CLK3超前1/4周期，第三时钟信号CLK3比第四时钟信号CLK4超前1/4周期。

本发明实施例提供的栅极驱动电路，由于其各级移位寄存器采用前m级移位寄存器的输出端的输出信号以及后m级移位寄存器的输出端的输出信号作为驱动信号，因此，在稳定下拉结点时，负载仅为移位寄存器的第一电容，因此减小了栅极驱动电路的负载以及功耗，不受驱动芯片的驱动能力限制，稳定性好、传输性能优异。

图13为本发明实施例五提供的又一种栅极驱动电路的结构示意图，如图13所示，移位寄存器采用图11所示的引脚结构，每级移位寄存器包括4个时钟信号输入端口引脚，即CLK1-PIN、CLK2-PIN、CLK3-PIN和CLK4-PIN，一个低电平信号输入端引脚即VGL-PIN，一个第一输入信号端口引脚V1-PIN和一个第二输入信号端口引脚V2-PIN，一个第一输出端口引脚Gn-PIN，以及四个级联端口引脚STV1-PIN、STV2-PIN、STV3-PIN、STV4-PIN。第一输出端口引脚Gn-PIN与对应的扫描线相连，以输出扫描信号，驱动本行像素打开。CLK1-PIN、CLK2-PIN、CLK3-PIN和CLK4-PIN分别与第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4连接，接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4。第一输入信号端口引脚V1-PIN和第二输入信号端口引脚V2-PIN用于接收低电平信号和高电平信号，且二者电平状态相反。奇数级的移位寄存器与奇数行扫描线相连，以输出扫描信号，驱动奇数行像素打开，偶数级的移位寄存器与偶数行扫描线相连，以输出扫描信号，驱动偶数行像素打开。奇数级的移位寄存器顺序级联，偶数级的移位寄存器顺序级联，奇数级的移位寄存器与偶数级的移位寄存器再相互级联反馈，使显示面板两侧分别驱动奇数行像素的移位寄存器和驱动偶数行像素的移位寄存器不再独立，可有效防止显示横纹的出现。该栅极驱动电路的驱动时序可参见图7，奇数行扫描线对应的移位寄存器级的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，与偶数行扫描线对应的移位寄存器的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4时序相同。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的脉宽相等，且占空比为1：4，第一时钟信号CLK1比第二时钟信号CLK2超前1/4周期，第二时钟信号CLK2比第三时钟信号CLK3超前1/4周期，第三时钟信号CLK3比第四时钟信号CLK4超前1/4周期。表1为图13所示的栅极驱动电路中各级移位寄存器的连接关系，参见表1，该栅极驱动电路支持正向扫描和反向扫描。以正向扫描为例，除第一级移位寄存器、第二级移位寄存器以及最后两级移位寄存器外，其他级移位寄存器均以前2级移位寄存器输出的扫描信号Gn-2、后2级移位寄存器输出的扫描信号Gn+2、前1级移位寄存器输出的扫描信号Gn-1和后1级移位寄存器输出的扫描信号Gn+1，对于第一级移位寄存器需要单独提供输入信号STV1和STV2以替代前1级移位寄存器输出的扫描信号Gn-1和前2级移位寄存器输出的扫描信号Gn-2，对于第二级移位寄存器，需要单独提供输入信号STV2以替代前2级移位寄存器输出的扫描信号Gn-2；对于最后一级移位寄存器，需要单独提供输入信号STV3和STV4以替代后1级移位寄存器输出的扫描信号Gn+1和后2级移位寄存器输出的扫描信号Gn+2，对于倒数第二级移位寄存器，需要单独提供输入信号STV3以替代后2级移位寄存器输出的扫描信号Gn+2。

表1

在上述实施的基础上，栅极驱动电路中的移位寄存器还可以设置第二输出端，图14为本发明实施例五提供的又一种移位寄存器的引脚结构示意图，图15为采用图14所示移位寄存器的栅极驱动电路的结构示意图，如图14所示，移位寄存器的PIN引脚包括：第一输入信号端口引脚V1-PIN、第二输入信号端口引脚V2-PIN、第一时钟信号端口引脚CLK1-PIN、第二时钟信号端口引脚CLK2-PIN、第三时钟信号端口引脚CLK3-PIN、第四时钟信号端口引脚CLK4-PIN、低电平信号输入端引脚VGL-PIN、一个第一输出端口引脚Gn-PIN、一个第二输出端口引脚Zn-PIN，还有四个级联输入端口引脚STV1-PIN、STV2-PIN、STV3-PIN、STV4-PIN。如图15所示，栅极驱动电路中每级移位寄存器包括4个时钟信号输入端口引脚，即CLK1-PIN、CLK2-PIN、CLK3-PIN和CLK4-PIN，一个低电平信号输入端即VGL-PIN，一个第一输入信号端口引脚V1-PIN和一个第二输入信号端口引脚V2-PIN，一个第一输出端口引脚Gn-PIN、一个第二输出端口引脚Zn-PIN，以及四个级联端口引脚STV1-PIN、STV2-PIN、STV3-PIN、STV4-PIN。第一输出端口引脚Gn-PIN与对应的扫描线相连，以输出扫描信号，驱动本行像素打开。第二输出端口引脚Zn-PIN的输出信号与第一输出端口引脚Gn-PIN的输出信号的时序状态一致。CLK1-PIN、CLK2-PIN、CLK3-PIN和CLK4-PIN分别与第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4连接，接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4。第一输入信号端口引脚V1-PIN和第二输入信号端口引脚V2-PIN用于接收低电平信号和高电平信号，且二者电平状态相反。其中，奇数级的移位寄存器与奇数行扫描线相连，以输出扫描信号，驱动奇数行像素打开，偶数级的移位寄存器与偶数行扫描线相连，以输出扫描信号，驱动偶数行像素打开。奇数级的移位寄存器顺序级联，偶数级的移位寄存器顺序级联，奇数级的移位寄存器与偶数级的移位寄存器再相互级联反馈，使显示面板两侧分别驱动奇数行像素的移位寄存器和驱动偶数行像素的移位寄存器不再独立，可有效防止显示横纹的出现。此外，本实施例提供的栅极驱动电路中的移位寄存器包括第一输出端引脚Gn-PIN和第二输出端引脚Zn-PIN，第一输出端引脚Gn-PIN用于向对应的扫描线输出扫描信号，第二输出端引脚Zn-PIN输出高电平信号作为其他级移位寄存器的输入和驱动信号，相比于采用第一输出端引脚Gn-PIN输出的高电平信号作为其他级移位寄存器的输入和驱动信号，可以防止对本级移位寄存器输出的扫描信号的干扰，提高了扫描信号的输出稳定性。该栅极驱动电路的驱动时序可参见图9，奇数行扫描线对应的移位寄存器级的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4，与偶数行扫描线对应的移位寄存器的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4时序相同。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的脉宽相等，且占空比为1：4，第一时钟信号CLK1比第二时钟信号CLK2超前1/4周期，第二时钟信号CLK2比第三时钟信号CLK3超前1/4周期，第三时钟信号CLK3比第四时钟信号CLK4超前1/4周期。相邻两级移位寄存器的第一输出端输出扫描信号的周期时间部分交叠，这样设置的好处是：可以在本级移位寄存器与后1级移位寄存器的第一输出端输出扫描信号的交叠周期时间内输入数据信号，即本级移位寄存器与后1级移位寄存器的第一输出端输出扫描信号的交叠周期时间内，与之对应连接的本行像素可以进行显示。后1级移位寄存器在与本级移位寄存器的第一输出端输出扫描信号的交叠周期时间内，对与后1级移位寄存器连接的一行像素进行预充电。如此设置可以缩短每帧画面的扫描充电时间，提高充电效率。此外，还可以提高电路的稳定性，具有更大的高低温工作范围。表2为图15所示的栅极驱动电路中各级移位寄存器的连接关系，如表2所示，该栅极驱动电路也可支持正向扫描和反向扫描。以正向扫描为例，除第一级移位寄存器、第二级移位寄存器、第三级移位寄存器以及最后三级移位寄存器外，其他级移位寄存器均以前2级移位寄存器的第二输出端Zn-2的输出信号、后2级移位寄存器的第二输出端Zn+2的输出信号、前3级移位寄存器的第二输出端Zn-3的输出信号和后3级移位寄存器的第二输出端Zn+3的输出信号作为级联端口的输入信号，对于第一级移位寄存器需要单独提供输入信号STV1和STV2以替代前2级移位寄存器的第二输出端Zn-2的输出信号和前3级移位寄存器的第二输出端Zn-3的输出信号；对于第二级移位寄存器，需要单独提供输入信号STV2和STV3以替代前2级移位寄存器的第二输出端Zn-2的输出信号和前3级移位寄存器的第二输出端Zn-3的输出信号；对于第三级移位寄存器，需要单独提供输入信号STV3以替代前3级移位寄存器的第二输出端Zn-3的输出信号；对于最后一级移位寄存器，需要单独提供输入信号STV5和STV6以替代后2级移位寄存器的第二输出端Zn+2的输出信号和后3级移位寄存器的第二输出端Zn+3的输出信号；对于倒数第二级移位寄存器，需要单独提供输入信号STV4和STV5以替代后2级移位寄存器的第二输出端Zn+2的输出信号和后3级移位寄存器的第二输出端Zn+3的输出信号，对于倒数第三极移位寄存器，需要单独提供输入信号STV4以替代后3级移位寄存器的第二输出端Zn+3的输出信号。

表2

实施例六

本发明实施例还提供一种显示装置，所述显示装置包括上述各实施所述的栅极驱动电路，还可以包括其他用于支持所述显示装置正常工作的电路及器件。上述的显示装置可以为手机、平板电脑、电子纸、电子相框中的一种。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (16)

1.一种移位寄存器，其特征在于，包括上拉模块、下拉模块、扫描驱动模块和复位模块；

所述上拉模块具有控制端，所述上拉模块的控制端与上拉结点电连接，用于根据所述上拉结点的电位向所述移位寄存器的输出端Xn输出高电平信号；

所述扫描驱动模块具有输出端，所述扫描驱动模块的输出端与所述上拉结点电连接，用于提升所述上拉节点的电位，以驱动所述上拉模块向所述移位寄存器的输出端Xn输出高电平信号；

所述下拉模块分别与所述上拉结点以及所述移位寄存器的输出端Xn电连接，用于下拉所述移位寄存器的输出端Xn的电位，终止向所述移位寄存器的输出端Xn输出高电平信号；

所述复位模块分别与所述上拉结点以及所述移位寄存器的输出端Xn电连接，用于控制所述上拉节点以及所述移位寄存器的输出端Xn的电位；

所述复位模块包括第一晶体管、第二晶体管、第三晶体管、第一电容和至少一个第四晶体管；所述第一晶体管的控制端与前m级移位寄存器的输出端Xn-m电连接，输入端与第一输入信号端电连接，输出端与稳压结点电连接；所述第二晶体管的控制端与后m级移位寄存器的输出端Xn+m电连接，输入端与第二输入信号端相连，输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与低电平信号线电连接；所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的输出端Xn电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别与所述稳压结点和所述低电平信号线电连接；其中，m为大于或者等于2的正整数，所述第一输入信号端的电位与所述第二输入信号端的电位相反。

2.根据权利要求1所述的移位寄存器，其特征在于，m＝4，所述移位寄存器的输出端Xn包括第一输出端Gn，所述第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；

所述扫描驱动模块包括第五晶体管，所述第五晶体管的控制端与第一时钟信号线电连接，输入端与前2级移位寄存器的第一输出端Gn-2相连，输出端与所述上拉结点电连接；

所述上拉模块包括第六晶体管，所述第六晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的第一输出端Gn电连接；

所述下拉模块包括第七晶体管和第八晶体管，所述第七晶体管的控制端以及所述第八晶体管的控制端均与第四时钟信号线电连接，所述第七晶体管的输入端与所述上拉结点电连接，所述第七晶体管的输出端与所述低电平信号线电连接，所述第八晶体管的输入端与所述移位寄存器的第一输出端Gn电连接，所述第八晶体管的输出端与所述低电平信号线电连接；

所述复位模块包括所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第一电容和一个所述第四晶体管；所述第一晶体管的控制端与前4级移位寄存器的第一输出端Gn-4电连接，输入端与所述第一输入信号端电连接，输出端与所述稳压结点电连接；所述第二晶体管的控制端与后4级移位寄存器的第一输出端Gn+4电连接，输入端与所述第二输入信号端相连,输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与所述低电平信号线电连接；所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的第一输出端Gn电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别于所述稳压结点和所述低电平信号线电连接。

3.根据权利要求2所述的移位寄存器，其特征在于，所述上拉模块还包括第二电容，所述第二电容的两端分别电连接所述上拉结点和所述移位寄存器的第一输出端Gn。

4.根据权利要求3所述的移位寄存器，其特征在于，所述扫描驱动模块还包括：

第九晶体管，所述第九晶体管的控制端与第三时钟信号线相连，所述第九晶体管的输出端与所述上拉结点相连，所述第九晶体管的输入端与后2级移位寄存器的第一输出端Gn+2电连接。

5.根据权利要求1所述的移位寄存器，其特征在于，m＝2，所述移位寄存器的输出端包括第一输出端Gn，所述第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；

所述扫描驱动模块包括第五晶体管，所述第五晶体管的控制端与第一时钟信号线电连接，输入端与前1级移位寄存器的第一输出端Gn-1相连，输出端与所述上拉结点电连接；

所述上拉模块包括第六晶体管，所述第六晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的第一输出端Gn电连接；

所述下拉模块包括第七晶体管和第八晶体管；所述第七晶体管的控制端以及所述第八晶体管的控制端均与第四时钟信号线电连接，所述第七晶体管的输入端与所述上拉结点电连接，所述第七晶体管的输出端与所述低电平信号线电连接，所述第八晶体管的输入端与所述移位寄存器的第一输出端Gn电连接，所述第八晶体管的输出端与所述低电平信号线电连接；

所述复位模块包括所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第一电容和一个所述第四晶体管；所述第一晶体管的控制端与前2级移位寄存器的第一输出端Gn-2电连接，输入端与所述第一输入信号端电连接，输出端与所述稳压结点电连接；所述第二晶体管的控制端与后2级移位寄存器的第一输出端Gn+2电连接，输入端与所述第二输入信号端相连,输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与所述低电平信号线电连接；所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的第一输出端电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别于所述稳压结点和所述低电平信号线电连接。

6.根据权利要求5所述的移位寄存器，其特征在于，所述上拉模块还包括第二电容，所述第二电容的两端分别电连接所述上拉结点和所述移位寄存器的第一输出端。

7.根据权利要求6所述的移位寄存器，其特征在于，所述扫描驱动模块还包括：

第九晶体管，所述第九晶体管的控制端与第三时钟信号线相连，输出端与所述上拉结点相连，输入端与后1级移位寄存器的第一输出端Gn+1电连接。

8.根据权利要求4或7所述的移位寄存器，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉宽相等，且占空比为1：4，所述第一时钟信号比所述第二时钟信号超前1/4周期，所述第二时钟信号比所述第三时钟信号超前1/4周期，所述第三时钟信号比所述第四时钟信号超前1/4周期。

9.根据权利要求1所述的移位寄存器，其特征在于，m＝3，所述移位寄存器的输出端包括第一输出端Gn和第二输出端Zn，所述第一输出端Gn与对应的一条扫描线相连，以输出扫描信号；

所述扫描驱动模块包括第五晶体管和第九晶体管，所述第五晶体管的控制端与前2级移位寄存器的第二输出端Zn-2电连接，输入端与第一时钟信号线相连，输出端与所述上拉结点电连接；所述第九晶体管的控制端与后2级移位寄存器的第二输出端Zn+2电连接，输入端与第三时钟信号线相连，输出端与所述上拉结点电连接；

所述上拉模块包括第六晶体管和第十晶体管，所述第六晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的所述第一输出端Gn电连接；所述第十晶体管的控制端与所述上拉结点电连接，输入端与第二时钟信号线电连接，输出端与所述移位寄存器的所述第二输出端Zn电连接；

所述下拉模块包括第七晶体管和第八晶体管；所述第七晶体管的控制端以及所述第八晶体管的控制端均与第四时钟信号线电连接，所述第七晶体管的输入端与所述移位寄存器的所述第二输出端Zn电连接，所述第七晶体管的输出端与所述低电平信号线电连接，所述第八晶体管的输入端与所述移位寄存器的所述第一输出端Gn电连接，所述第八晶体管的输出端与所述低电平信号线电连接；

所述复位模块包括所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第一电容和两个所述第四晶体管；所述第一晶体管的控制端与前3级移位寄存器的第二输出端Zn-3电连接，输入端与所述第一输入信号端电连接，输出端与所述稳压结点电连接；所述第二晶体管的控制端与后3级移位寄存器的第二输出端Zn+3电连接，输入端与所述第二输入信号端相连,输出端与所述稳压结点电连接；所述第三晶体管的控制端与所述稳压结点电连接，输入端与所述上拉节点电连接，输出端与所述低电平信号线电连接；一所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的所述第一输出端Gn电连接，输出端与所述低电平信号线电连接；另一所述第四晶体管的控制端与所述稳压结点电连接，输入端与所述移位寄存器的所述第二输出端Zn电连接，输出端与所述低电平信号线电连接；所述第一电容的两端分别于所述稳压结点和所述低电平信号线电连接。

10.根据权利要求9所述的移位寄存器，其特征在于，所述上拉模块还包括第二电容，所述第二电容的一端与所述上拉结点电连接，另一端与所述移位寄存器的第一输出端Gn或第二输出端Zn电连接。

11.根据权利要求9所述的移位寄存器，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的脉宽相等，且占空比为1：4，所述第一时钟信号比所述第二时钟信号超前1/8周期，所述第二时钟信号比所述第三时钟信号超前1/8周期，所述第三时钟信号比所述第四时钟信号超前1/8周期。

12.根据权利要求9所述的移位寄存器，其特征在于，相邻两级移位寄存器的第一输出端Gn输出扫描信号的周期时间部分交叠。

13.根据权利要求12所述的移位寄存器，其特征在于，在本级移位寄存器的第一输出端Gn与后1级移位寄存器的第一输出端Gn+1输出扫描信号的交叠周期时间内，输入数据信号。

14.根据权利要求9所述的移位寄存器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管均为P型晶体管或均为N型晶体管。

15.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-14任一所述的移位寄存器。

16.一种显示装置，其特征在于，包括权利要求15所述的栅极驱动电路。