CN105869566A - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括：输入模块、复位模块、第一下拉控制模块和N个输出模块，该输入模块和该复位模块能够控制上拉结点的电位，该第一下拉控制模块能够控制第一下拉节点的电位，每个输出模块能够在上拉结点和第一下拉节点的控制下，向信号输出端输出对应的时钟信号，该移位寄存器单元能够分别通过该N个输出模块输出的信号驱动N行像素单元。相比于相关技术中每个移位寄存器单元只能驱动一行像素单元，本发明提供的移位寄存器单元能够减少栅极驱动电路中所需使用的移位寄存器单元的个数，进而减少了栅极驱动电路所占的版图面积。本发明用于显示图像。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

显示装置在显示图像时，需要利用栅极驱动电路(英文：Gate Driver onArray；简称：GOA)对像素单元进行扫描，栅极驱动电路(也称移位寄存器)包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。

但随着显示装置中像素数目的提高，栅极驱动电路在一帧时间内所需扫描的行数增加，以及对超窄边框显示装置的需求，这就要求移位寄存器单元的版图面积要更小。相关技术中有一种移位寄存器单元，它通常通过多个晶体管和电容器来控制电路输出信号的电位的高低。

但是，相关技术中每个移位寄存器单元所包括的元件较多，使得栅极驱动电路在显示装置中所占用的版图面积较大。

发明内容

为了解决相关技术中栅极驱动电路占用版图面积较大的问题，本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。所述技术方案如下：

第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

输入模块、复位模块、第一下拉控制模块和N个输出模块，所述移位寄存器单元能够分别通过所述N个输出模块输出的信号驱动N行像素单元，所述N为大于或等于2的整数；

所述输入模块分别与输入信号端和上拉节点连接，用于在来自所述输入信号端的输入信号的控制下，控制所述上拉节点的电位；

所述复位模块分别与复位信号端、第一参考信号端和所述上拉节点连接，用于在来自所述复位信号端的复位信号和来自所述第一参考信号端的第一参考信号的控制下，控制所述上拉节点的电位；

所述第一下拉控制模块分别与第一控制信号端、所述第一参考信号端、所述上拉节点和第一下拉节点连接，用于在来自所述第一控制信号端的第一控制信号、所述第一参考信号和所述上拉节点的控制下，控制所述第一下拉节点的电位；

所述N个输出模块中，第i个输出模块分别与N个时钟信号端中第i时钟信号端、第二参考信号端、所述上拉节点和所述第一下拉节点连接，所述第i个输出模块用于在所述上拉节点和所述第一下拉节点的控制下，向信号输出端输出来自所述第二参考信号端的第二参考信号或者来自所述第i时钟信号端的第i时钟信号。

可选的，所述移位寄存器单元还包括：第二下拉控制模块；

所述第二下拉控制模块分别与第二控制信号端、所述第一参考信号端、所述上拉节点和第二下拉节点连接，用于在来自所述第二控制信号端的第二控制信号、所述第一参考信号和所述上拉节点的控制下，控制所述第二下拉节点的电位；

所述第i个输出模块还与所述第二下拉节点连接，所述第i个输出模块用于在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，向所述第i个输出模块的信号输出端输出来自所述第二参考信号端的第二参考信号或者来自所述第i时钟信号端的第i时钟信号。

可选的，每个所述输出模块包括两个输出端，所述两个输出端包括信号输出端和移位输出端，且每个所述输出模块还与所述第一参考信号端连接；

所述第i个输出模块还用于在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，向所述第i个输出模块的移位输出端输出所述第一参考信号或者所述第i时钟信号。

可选的，所述输入模块，包括：第一晶体管；

所述第一晶体管的栅极与所述输入信号端连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接；

所述复位模块，包括：第二晶体管、第三晶体管和第四晶体管；

所述第二晶体管的栅极与所述复位信号端连接，第一极与所述第一参考信号端连接，第二极与所述上拉节点连接；

所述第三晶体管的栅极与所述第一下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述上拉节点连接；

所述第四晶体管的栅极与所述第二下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述上拉节点连接；

所述第一下拉控制模块，包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第五晶体管的栅极与所述第一控制信号端连接，第一极与所述第一控制信号端连接，第二极与所述第六晶体管的栅极连接；

所述第六晶体管的第一极与所述第一控制信号端连接，第二极与所述第一下拉节点连接；

所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第六晶体管的栅极连接；

所述第八晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第一下拉节点连接；

所述第i个输出模块，包括：第九晶体管、第十晶体管和第十一晶体管；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第一极与所述第i时钟信号端连接，所述第九晶体管的第二极与所述第i个输出模块的信号输出端连接；

所述第十晶体管的栅极与所述第二下拉节点连接，第一极与所述第二参考信号端连接，第二极与所述第i个输出模块的信号输出端连接；

所述第十一晶体管的栅极与所述第一下拉节点连接，第一极与所述第二参考信号端连接，第二极与所述第i个输出模块的信号输出端连接。

可选的，所述第二下拉控制模块，包括：第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；

所述第十二晶体管的栅极和第一极与所述第二控制信号端连接，第二极与所述第十三晶体管的栅极连接，所述第十三晶体管的第一极与所述第二控制信号端连接，第二极与所述第二下拉节点连接；

所述第十四晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第十三晶体管的栅极连接；

所述第十五晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第二下拉节点连接。

可选的，所述第i个输出模块，还包括：第十六晶体管、第十七晶体管和第十八晶体管；

所述第十六晶体管的栅极与所述上拉节点连接，第一极与所述第i时钟信号端连接，第二极与所述第i个输出模块的移位输出端连接；

所述第十七晶体管的栅极与所述第二下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第i个输出模块的移位输出端连接；

所述第十八晶体管的栅极与所述第一下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第i个输出模块的移位输出端连接。

第二方面，提供了一种移位寄存器单元的驱动方法，所述方法用于驱动第一方面所述的移位寄存器单元，所述移位寄存器单元单元包括：输入模块、复位模块、第一下拉控制模块和N个输出模块，所述方法包括：启动阶段、N个输出阶段、复位阶段和保持阶段；

所述启动阶段中，输入信号端输入的输入信号为第一电位，所述输入模块控制所述上拉节点的电位为第一电位；

所述N个输出阶段的第i输出阶段中，N个时钟信号端中第i时钟信号端输入的第i时钟信号为第一电位，所述上拉节点保持第一电位，控制所述第i个输出模块向信号输出端输出所述第i时钟信号，所述i为大于0且小于等于N的整数；

所述复位阶段中，所述上拉节点保持第一电位，所述N个时钟信号端中每个时钟信号端输入的时钟信号均为第二电位，控制所述N个输出模块中每个输出模块分别向对应的信号输出端输出处于第二电位的时钟信号。

所述保持阶段中，复位信号端输入的复位信号为第一电位，第一控制信号端输入的第一控制信号为第一电位，所述复位模块控制所述上拉节点的电位为第二电位，所述第一下拉控制模块控制第一下拉节点的电位为第一电位，在所述上拉节点和所述第一下拉节点的控制下，所述N个输出模块中每个输出模块分别向对应的信号输出端输出来自第二参考信号端的第二参考信号。

可选的，所述移位寄存器单元还包括：第二下拉控制模块；所述保持阶段中，第二控制信号端输入的第二控制信号为第一电位，所述第二下拉控制模块控制第二下拉节点的电位为第一电位，在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，所述N个输出模块中每个输出模块分别向对应的信号输出端输出所述第二参考信号。

可选的，每个所述输出模块包括两个输出端，所述两个输出端包括信号输出端和移位输出端，且每个所述输出模块还与所述第一参考信号端连接；

所述第i输出阶段中，在所述上拉节点的控制下，所述第i个输出模块还会向所述第i个输出模块的移位输出端输出所述第i时钟信号；

所述保持阶段中，在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，所述N个输出模块中每个输出模块分别向对应的移位输出端输出来自所述第一参考信号端的第一参考信号。

第三方面，提供一种栅极驱动电路，所述栅极驱动电路包括M个级联的如权利要求1至6任一所述的移位寄存器单元，每个所述移位寄存器单元包括N个输出模块，每个所述移位寄存器单元用于驱动N行像素单元，所述M和N均为大于等于2的整数。

可选的，每个所述移位寄存器单元包括第一输出模块和第二输出模块，每个所述输出模块包括两个输出端，所述两个输出端包括信号输出端和移位输出端；

所述M个移位寄存器单元中，第一和第二个移位寄存器单元的输入信号端分别与帧开启信号端连接，第j个移位寄存器单元的输入信号端与第j-2个移位寄存器单元中第二输出模块的移位输出端连接，所述j为大于2且小于等于M的整数；

所述M个移位寄存器单元中，第2n-1个移位寄存器单元的复位信号端与第2n+2个移位寄存器单元中第一输出模块的移位输出端连接，第2n个移位寄存器单元的复位信号端与第2n+1个移位寄存器单元中第二输出模块的移位输出端连接，所述n为小于等于的正整数，表示向下取整。

第四方面，提供一种显示装置，所述显示装置包括第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括：输入模块、复位模块、第一下拉控制模块和N个输出模块，该输入模块和该复位模块能够控制上拉结点的电位，该第一下拉控制模块能够控制第一下拉节点的电位，每个输出模块能够在上拉结点和第一下拉节点的控制下，向信号输出端输出对应的时钟信号，该移位寄存器单元能够分别通过该N个输出模块输出的信号驱动N行像素单元。相比于相关技术中每个移位寄存器单元只能驱动一行像素单元，本发明提供的移位寄存器单元能够减少栅极驱动电路中所需使用的移位寄存器单元的个数，进而减少了栅极驱动电路所占的版图面积。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；

图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；

图6是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图；

图7是本发明实施例提供的另一种移位寄存器单元的驱动过程的时序图；

图8是本发明实施例提供的一种第一控制信号和第二控制信号的时序图；

图9是本发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量。不代表全文中第一电位或第二电位具有特定的数值。第一控制信号和第二控制信号可以为低电位信号。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，参考图1，该移位寄存器单元可以包括：

输入模块10、复位模块20、第一下拉控制模块30和N个输出模块40，该移位寄存器单元能够分别通过该N个输出模块40输出的信号驱动N行像素单元，该N为大于或等于2的整数。

该输入模块10分别与输入信号端INPUT和上拉节点PU连接，用于在来自该输入信号端INPUT的输入信号的控制下，控制该上拉节点PU的电位。

该复位模块20分别与复位信号端RST、第一参考信号端V1和该上拉节点PU连接，用于在来自该复位信号端RST的复位信号和来自该第一参考信号端V1的第一参考信号的控制下，控制该上拉节点PU的电位。

该第一下拉控制模块30分别与第一控制信号端VHD1、该第一参考信号端V1、该上拉节点PU和第一下拉节点PD1连接，用于在来自该第一控制信号端VHD1的第一控制信号、该第一参考信号和该上拉节点PU的控制下，控制该第一下拉节点PD1的电位。

该N个输出模块40中，第i个输出模块40分别与N个时钟信号端中第i时钟信号端CLKi、第二参考信号端V2、该上拉节点PU和该第一下拉节点PD1连接，该第i个输出模块40用于在该上拉节点PU和该第一下拉节点PD1的控制下，向信号输出端Opti输出来自该第二参考信号端V2的第二参考信号或者来自该第i时钟信号端CLKi的第i时钟信号。

综上所述，本发明实施例提供的移位寄存器单元中包括N个输出模块，其中每个输出模块可以在上拉节点和下拉节点的控制下，向信号输出端Opti输出第i时钟信号，由于该移位寄存器单元能够分别通过该N个输出模块输出的信号驱动N行像素单元，相比于相关技术中每个移位寄存器单元只能驱动一行像素单元，采用本发明实施例提供的移位寄存器单元可以减少栅极驱动电路中所需的移位寄存器单元的个数，进而可以有效减少栅极驱动电路在显示装置中所占用的版图面积。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2所示，该移位寄存器单元还可以包括：第二下拉控制模块50。

该第二下拉控制模块50分别与第二控制信号端VHD2、该第一参考信号端V1、该上拉节点PU和第二下拉节点PD2连接，用于在来自该第二控制信号端VHD2的第二控制信号、该第一参考信号和该上拉节点PU的控制下，控制该第二下拉节点PD2的电位。

该第i个输出模块40还与该第二下拉节点PD2连接，该第i个输出模块40用于在该上拉节点PU、该第一下拉节点PD1和该第二下拉节点PD2的控制下，向该第i个输出模块40的信号输出端Opti输出来自该第二参考信号端V2的第二参考信号或者来自该第i时钟信号端CLKi的第i时钟信号。

进一步的，参考图2，每个输出模块40可以包括两个输出端，该两个输出端包括信号输出端和移位输出端，例如，第i个输出模块包括信号输出端Opti以及移位输出端Copti，且每个该输出模块40还与该第一参考信号端V1连接。

该第i个输出模块40还用于在该上拉节点PU、该第一下拉节点PD1和第二下拉节点PD2的控制下，向该第i个输出模块40的移位输出端Copti输出该第一参考信号或者该第i时钟信号。

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图，如图3所示，该输入模块10可以包括：第一晶体管M1，该第一晶体管M1的栅极与该输入信号端INPUT连接，第一极与该输入信号端INPUT连接，第二极与该上拉节点PU连接。

该复位模块20，包括：第二晶体管M2、第三晶体管M3和第四晶体管M4。

该第二晶体管M2的栅极与该复位信号端RST连接，第一极与该第一参考信号端V1连接，第二极与该上拉节点PU连接。

该第三晶体管M3的栅极与该第一下拉节点PD1连接，第一极与该第一参考信号端V1连接，第二极与该上拉节点PU连接。

该第四晶体管M4的栅极与该第二下拉节点PD2连接，第一极与该第一参考信号端V1连接，第二极与该上拉节点PU连接。

该第一下拉控制模块30，包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。

该第五晶体管M5的栅极与该第一控制信号端VHD1连接，第一极与该第一控制信号端VHD1连接，第二极与该第六晶体管M6的栅极连接。

该第六晶体管M6的第一极与该第一控制信号端VHD1连接，第二极与该第一下拉节点PD1连接。

该第七晶体管M7的栅极与该上拉节点PU连接，第一极与该第一参考信号端V1连接，第二极与该第六晶体管M6的栅极连接。

该第八晶体管M8的栅极与该上拉节点PU连接，第一极与该第一参考信号端V1连接，第二极与该第一下拉节点PD1连接。

该第i个输出模块40可以包括：第九晶体管M9、第十晶体管M10和第十一晶体管M11。

该第九晶体管M9的栅极与该上拉节点PU连接，该第九晶体管M9的第一极与该第i时钟信号端CLKi连接，该第九晶体管M9的第二极与该第i个输出模块40的信号输出端Opti连接。

该第十晶体管M10的栅极与该第二下拉节点PD2连接，第一极与该第二参考信号端V2连接，第二极与该第i个输出模块40的信号输出端Opti连接。

该第十一晶体管M11的栅极与该第一下拉节点PD1连接，第一极与该第二参考信号端V2连接，第二极与该第i个输出模块40的信号输出端Opti连接。

进一步的，参考图3，该第二下拉控制模块50可以包括：第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15。

该第十二晶体管M12的栅极和第一极与该第二控制信号端VHD2连接，第二极与该第十三晶体管M13的栅极连接，该第十三晶体管M13的第一极与该第二控制信号端VHD2连接，第二极与该第二下拉节点PD2连接。

该第十四晶体管M14的栅极与该上拉节点PU连接，第一极与该第一参考信号端V1连接，第二极与该第十三晶体管M13的栅极连接。

该第十五晶体管M15的栅极与该上拉节点PU连接，第一极与该第一参考信号端V1连接，第二极与该第二下拉节点PD2连接。

图4是本发明实施例提供的又一种移位寄存器单元的结构示意图，图4所示的移位寄存器单元中包括两个输出模块401和402(即N＝2)，从图4中可以看出，每个输出模块还可以包括：第十六晶体管M16、第十七晶体管M17和第十八晶体管M18。

以第一输出模块401为例，该第十六晶体管M16的栅极与该上拉节点PU连接，第一极与该第一个时钟信号端CLK1连接，第二极与该第一输出模块401的移位输出端Copt1连接。

该第十七晶体管M17的栅极与该第二下拉节点PD2连接，第一极与该第一参考信号端V1连接，第二极与该第一输出模块401的移位输出端Copt1连接。

该第十八晶体管M18的栅极与该第一下拉节点PD1连接，第一极与该第一参考信号端V1连接，第二极与该第一输出模块401的移位输出端Copt1连接。

进一步的，如图4所示，每个输出模块中还可以设置有电容器C，以第一输出模块401为例，该电容器C的一端与该上拉节点PU连接，另一端与该第一输出模块401的信号输出端Opt1连接，该电容器C具有存储电容的功能，可以使得上拉节点PU的电位在每个阶段中保持稳定，提高该上拉节点PU的稳定性，从而可以提高该移位寄存器单元的抗干扰性能。

综上所述，本发明实施例提供的移位寄存器单元中包括N个输出模块，其中每个输出模块可以在上拉节点和下拉节点的控制下，向信号输出端Opti输出第i时钟信号，由于该移位寄存器单元能够分别通过该N个输出模块输出的信号驱动N行像素单元，相比于相关技术中每个移位寄存器单元只能驱动一行像素单元，采用本发明实施例提供的移位寄存器单元可以减少栅极驱动电路中所需的移位寄存器单元的个数，使得该栅极驱动电路中平均用于驱动一行像素单元的晶体管的个数较少，进而可以有效减少栅极驱动电路在显示装置中所占用的版图面积，实现显示装置的窄边框设计。

图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该方法可以用于驱动如图1至图4任一所示的移位寄存器单元，参考图1，该移位寄存器单元单元可以包括：输入模块10、复位模块20、第一下拉控制模块30和N个输出模块40，该方法可以包括：启动阶段、N个输出阶段、复位阶段和保持阶段，具体如下：

步骤501、在启动阶段中，输入信号端INPUT输入的输入信号为第一电位，该输入模块10控制该上拉节点PU的电位为第一电位。

步骤502、在N个输出阶段的第i输出阶段中，N个时钟信号端中第i时钟信号端CLKi输入的第i时钟信号为第一电位，该上拉节点PU保持第一电位，控制该第i个输出模块40向信号输出端Opti输出该第i时钟信号，该i为大于0且小于等于N的整数。

步骤503、在复位阶段中，该上拉节点PU保持第一电位，该N个时钟信号端中每个时钟信号端输入的时钟信号均为第二电位，控制该N个输出模块40中每个输出模块40分别向对应的信号输出端输出处于第二电位的时钟信号。

步骤504、在保持阶段中，复位信号端RST输入的复位信号为第一电位，第一控制信号端VHD1输入的第一控制信号为第一电位，该复位模块20控制该上拉节点PU的电位为第二电位，该第一下拉控制模块30控制第一下拉节点PD1的电位为第一电位，在该上拉节点PU和该第一下拉节点PD1的控制下，该N个输出模块40中每个输出模块40分别向对应的信号输出端Opti输出来自第二参考信号端V2的第二参考信号。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法可以包括启动阶段、N个输出阶段、复位阶段和保持阶段，移位寄存器单元在该N个输出阶段中每个输出阶段输出的信号可以驱动一行像素单元，相比于相关技术中移位寄存器单元的驱动方法中，对每个移位寄存器单元进行驱动时，移位寄存器单元输出的信号驱动一行像素单元，采用本发明实施例提供的移位寄存器单元的驱动方法，对每个移位寄存器单元进行驱动时，移位寄存器单元输出的信号可以驱动N行像素单元，该移位寄存器单元的驱动方法的驱动效率较高。

可选的，参考图2，该移位寄存器单元还可以包括：第二下拉控制模块50。在上述步骤504中，在该保持阶段中，第二控制信号端VHD2输入的第二控制信号为第一电位，该第二下拉控制模块控制第二下拉节点PD2的电位为第一电位，在该上拉节点PU、该第一下拉节点PD1和该第二下拉节点PD2的控制下，该N个输出模块40中每个输出模块40分别向对应的信号输出端输出来自第二参考信号端V2的第二参考信号，例如在保持阶段中，第i个输出模块向信号输出端Opti输出该第二参考信号。

可选的，如图2所示，每个输出模块40可以包括两个输出端，该两个输出端包括信号输出端和移位输出端，例如，第i个输出模块40包括信号输出端Opti和移位输出端Copti，且每个该输出模块40还与该第一参考信号端V1连接。

在上述步骤502中，在第i输出阶段中，在上拉节点PU的控制下，该第i个输出模块40还会向该第i个输出模块40的移位输出端Copti输出该第i时钟信号。

在上述步骤504中，在该保持阶段中，在该上拉节点PU、该第一下拉节点PD1和该第二下拉节点PD2的控制下，该N个输出模块40中每个输出模块分别向对应的移位输出端输出来自该第一参考信号端V1的第一参考信号。

进一步的，以图4所示的移位寄存器单元为例，详细介绍本发明实施例提供的移位寄存器单元的驱动方法，由于图4所示的移位寄存器单元单元中包括两个输出模块：第一输出模块401和第二输出模块402，即N＝2，因此在该移位寄存器单元的驱动方法中，可以包括两个输出阶段。

图6是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图，在上述步骤501中，参考图6可知，在启动阶段T1中，输入信号端INPUT输入的输入信号为第一电位，图4中该输入模块10中的第一晶体管M1开启，该第一晶体管M1向该上拉节点PU输出该输入信号，从而将该上拉节点PU的电位上拉为第一电位。

在第一输出阶段T2中，该上拉节点PU保持第一电位，第一输出模块401中的第十六晶体管M16开启和第九晶体管M9开启，该第九晶体管M9向第一信号输出端Opt1输出第一时钟信号，同时该第十六晶体管M16向第一移位输出端Copt1输出来自该第一时钟信号端CLK1的第一时钟信号C1，由于在该第一输出阶段中，该第一时钟信号C1为第一电位，在电容器C的作用下，使得该上拉阶段PU的电位也耦合升高，使得该第九晶体管M9和第十六晶体管M16能够始终保持开启状态，从而保证该第一输出模块401的信号输出端Opt1和移位输出端Copt1的稳定输出。

在第二输出阶段T3中，该上拉节点PU继续保持第一电位，第二输出模块402中的第十六晶体管M16和第九晶体管M9开启，该第九晶体管M9向第二输出模块402的信号输出端Opt2输出来自第二时钟信号端CLK2的第二时钟信号C3，同时该第十六晶体管M16向第二输出模块402的移位输出端Copt2输出该第二时钟信号C3，由于在该第二输出阶段T3中，第二时钟信号C3为第一电位，在第二输出模块402中的电容器C的作用下，使得该上拉阶段PU的电位也耦合升高，但由于此时第一时钟信号C1为第二电位，此时该两个输出模块401和402对上拉节点PU的耦合作用相互抵消，该上拉节点PU保持在第一电位。

在复位阶段T4中，该上拉节点PU保持第一电位，第一时钟信号端CLK1和第二时钟信号端CLK2输入的时钟信号C1和C3均为第二电位，此时，第一输出模块401中的第九晶体管M9向该第一输出模块401的信号输出端Opt1输出处于第二电位的第一时钟信号C1，第十六晶体管M16向第一输出模块401的移位输出端Copt1输出处于第二电位的第一时钟信号C1；第二输出模块402中的第九晶体管M9向第二输出模块402的第二信号输出端Opt2输出处于第二电位的第二时钟信号C3，第十六晶体管M16向该第二输出模块402的第二移位输出端Copt2输出处于第二电位的第二时钟信号C3。

在保持阶段T5中，复位信号端RST输入的复位信号为第一电位，第二晶体管M2开启，向该上拉节点PU输出来自第一参考信号端V1的第一参考信号，该第一参考信号为第二电位，将该上拉节点PU的电位拉低。同时，第一控制信号端VHD1输入的第一控制信号为第一电位，该第五晶体管M5开启，向第六晶体管M6的栅极输出该第一控制信号，使得该第六晶体管M6开启，将该第一下拉节点PD1的电位上拉为第一电位，第三晶体管M3开启，向该上拉节点PU输出第一参考信号，同时，第一输出模块401和第二输出模块402中的第十八晶体管M18开启，分别向第一输出模块401的移位输出端Copt1和第二输出模块402的移位输出端Copt2输出处于第二电位的第一参考信号，并且，第一输出模块401和第二输出模块402中的第十一晶体管M11也会开启，分别向第一输出模块401的移位输出端Copt1和第二输出模块402的移位输出端Copt2输出处于第三电位的第二参考信号，该第三电位相对于第一电位为低电位。

进一步的，在该保持阶段T5中，第二控制信号端VHD2输入的第二控制信号与该第一控制信号可以交替为第一电位，也即是，在该保持阶段中，当该第一控制信号为第二电位时，该第二控制信号可以为第一电位，此时，第十二晶体管M12开启，向第十三晶体管M13的栅极输出该第二控制信号，使得该第十三晶体管M13开启，将该第二下拉节点PD2的电位上拉为第一电位，第四晶体管M4开启，向该上拉节点PU输出第一参考信号，同时，第一输出模块401和第二输出模块402中的第十七晶体管M17开启，分别向移位输出端Copt1和移位输出端Copt2输出处于第二电位的第一参考信号，并且，第一输出模块401和第二输出模块402中的第十晶体管M10也会开启，分别向移位输出端Copt1和移位输出端Copt2输出来自第二参考信号端V2的第二参考信号，该第二参考信号为第三电位，该第三电位相对于该第一电位为低电位，且该第三电位高于该第二电位。

需要说明的是，在实际应用中，该第一参考信号端V1和第二参考信号端V2中输入的参考信号的电位也可以相同，或者，该第一参考信号端V1和第二参考信号端V2可以接入同一个参考信号。

从上述分析可知，在该保持阶段T5中，该第一控制信号和第二控制信号的电位可以交替为第一电位，在该第一下拉控制模块20和第二下拉控制模块50的控制下，使得第一下拉节点PD1和第二下拉节点PD2的电位交替为第一电位，因此该两个输出模块可以在该第一下拉节点PD1和第二下拉节点PD2的交替控制下，保持向信号输出端和移位输出端输出低电位信号。由于在该保持阶段，该第一下拉控制模块20和第二下拉控制模块50可以交替工作，因此可以延长该移位寄存器单元的使用寿命。

需要说明的是，保持阶段结束后，该移位寄存器单元可以继续重复执行上述启动阶段、N个输出阶段、复位阶段和保持阶段。

还需要说明的是，在图6所示的驱动时序图中，每个时钟信号的周期为6H，占空比为三分之一，两个相邻的时钟信号之间的时延为1H，在实际应用中，每个时钟信号的占空比也可以小于三分之一，其中1H为每行像素单元的充电时间，以显示面板的分辨率为1024×768，显示面板的刷新频率为60赫兹为例，则该栅极驱动电路所需要计算的像素单元的总行数为790行(参考视频电子标准协会(英文：Video Electronics StandardsAssociation；简称：VESA)标准)，则每行像素单元的充电时间1H＝1/60/790＝21.1微秒(us)。图7是本发明实施例提供的另一种移位寄存器单元的驱动过程的时序图，参考图7可知，当每个时钟信号的占空比小于三分之一时，在第一输出阶段T2中，当第一时钟信号C1下降时，第二时钟信号C3还没有上升，则此时上拉节点PU会先下降，待第二时钟信号C3上升时再上升。因此可以保证上拉节点PU的电位在第一输出阶段T1结束时和第二输出阶段T2结束时是相同的，也即是，可以保证第一信号输出端Opt1和第二信号输出端Opt2复位时上拉节点PU的电压相同，从而可以保证两个信号输出端可以保持相同的复位速度，以提高显示面板显示效果的均一性。

还需要说明的是，在图6所示的驱动时序图中，每个控制信号的周期为6H，占空比为二分之一，图8是本发明实施例提供的一种第一控制信号和第二控制信号的时序图，参考图8可知，在实际应用中，该第一控制信号和第二控制信号的周期也可以为一帧时间M1或者几十至几百帧的时间，增加每个控制信号的周期，在每个控制信号占空比一定的情况下，可以增加每个控制信号在每个周期内处于第一电位的时长M2，也即是，增长了每个下拉控制模块的工作时长，因此可以减少第一下拉节点PD1和第二下拉节点PD2充放电的频率，从而可以降低移位寄存器单元的功耗。其中，一帧时间是指栅极驱动电路对显示装置中各行像素单元逐行扫描驱动一次所需的时间。

需要说明的是，在上述各实施例中，均是以各晶体管为N型晶体管，且第一电位为高电位，第二电位为低电位为例进行的说明。当然，该各个晶体管还可以采用P型晶体管，当各晶体管均采用P型晶体管时，该第一电位可以为低电位，该第二电位为高电位，且各个信号端输入的信号的电位变化可以与图6和图7所示的电位变化相反(即二者的相位差180度)。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法可以包括启动阶段、N个输出阶段、复位阶段和保持阶段，移位寄存器单元在该N个输出阶段中每个输出阶段输出的信号可以驱动一行像素单元，相比于相关技术中移位寄存器单元的驱动方法中，对每个移位寄存器单元进行驱动时，移位寄存器单元输出的信号驱动一行像素单元，采用本发明实施例提供的移位寄存器单元的驱动方法，对每个移位寄存器单元进行驱动时，移位寄存器单元输出的信号可以驱动N行像素单元，该移位寄存器单元的驱动方法的驱动效率较高。

图9是本发明实施例提供的一种栅极驱动电路的结构示意图，该栅极驱动电路可以包括M个级联的如图1至4任一所示的移位寄存器单元00，每个移位寄存器单元00可以包括N个输出模块，每个移位寄存器单元用于驱动N行像素单元，该M和N均为大于等于2的整数。例如，第一移位寄存器单元GOA1输出的信号可以分别用于驱动第一行像素单元G1和第三行像素单元G3，第二移位寄存器单元GOA2输出的信号可以分别用于驱动第二行像素单元G2和第四行像素单元G4。

可选的，如图4所示，每个移位寄存器单元包括第一输出模块和第二输出模块，每个该输出模块可以包括两个输出端，该两个输出端包括信号输出端和移位输出端。

参考图9，该M个移位寄存器单元中，第一和第二个移位寄存器单元(即GOA1和GOA2)的输入信号端INPUT分别与帧开启信号端STV连接，第j个移位寄存器单元的输入信号端INPUT与第j-2个移位寄存器单元中第二输出模块的移位输出端Copt2连接，该j为大于2且小于等于M的整数，示例的，第三个移位寄存器单元GOA3的输入信号端INPUT与第一移位寄存器单元GOA1中第二输出模块的移位输出端Copt2连接。

该M个移位寄存器单元中，第2n-1个移位寄存器单元的复位信号端RST与第2n+2个移位寄存器单元中第一输出模块的移位输出端Copt1连接，第2n个移位寄存器单元的复位信号端RST与第2n+1个移位寄存器单元中第二输出模块的移位输出端Copt2连接，该n为小于等于的正整数，表示向下取整，示例的，第一移位寄存器单元GOA1的复位信号端RST与第四移位寄存器单元GOA4中第一输出模块的移位输出端Copt1连接，第二移位寄存器单元GOA2的复位信号端RST与第三移位寄存器单元GOA3中第二输出模块的移位输出端Copt2连接。

进一步的，参考图9可知，该栅极驱动电路中可以设置有六个时钟信号C1至C6，该6个时钟信号的时序图可以如图6或7所示。参考图9，第一移位寄存器单元GOA1的第一时钟信号端CLK1中输入的时钟信号可以为C1，第二时钟信号端CLK2输入的时钟信号可以为C3；GOA2的第一时钟信号端CLK1中输入的时钟信号可以为C2，第二时钟信号端CLK2输入的时钟信号可以为C4；GOA3的CLK1中输入的时钟信号可以为C5，第二时钟信号端输入的时钟信号可以为C1；GOA4的CLK1中输入的时钟信号可以为C6，CLK2输入的时钟信号可以为C2；GOA5的CLK1中输入的时钟信号可以为C3，CLK2输入的时钟信号可以为C5；GOA6的CLK1中输入的时钟信号可以为C4，CLK2输入的时钟信号可以为C6；该栅极驱动电路可以以6个移位寄存器单元为周期重复以上连接。

需要说明的是，在实际应用中，根据每个时钟信号的周期和占空比，栅极驱动电路中设置的时钟信号的个数也可以不同，例如还可以包括8个或者10个时钟信号等，本发明实施例对此不做限定。

本发明实施例提供一种显示装置，该显示装置可以包括如图9所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

输入模块、复位模块、第一下拉控制模块和N个输出模块，所述移位寄存器单元能够分别通过所述N个输出模块输出的信号驱动N行像素单元，所述N为大于或等于2的整数；

所述输入模块分别与输入信号端和上拉节点连接，用于在来自所述输入信号端的输入信号的控制下，控制所述上拉节点的电位；

所述复位模块分别与复位信号端、第一参考信号端和所述上拉节点连接，用于在来自所述复位信号端的复位信号和来自所述第一参考信号端的第一参考信号的控制下，控制所述上拉节点的电位；

所述第一下拉控制模块分别与第一控制信号端、所述第一参考信号端、所述上拉节点和第一下拉节点连接，用于在来自所述第一控制信号端的第一控制信号、所述第一参考信号和所述上拉节点的控制下，控制所述第一下拉节点的电位；

所述N个输出模块中，第i个输出模块分别与N个时钟信号端中第i时钟信号端、第二参考信号端、所述上拉节点和所述第一下拉节点连接，所述第i个输出模块用于在所述上拉节点和所述第一下拉节点的控制下，向信号输出端输出来自所述第二参考信号端的第二参考信号或者来自所述第i时钟信号端的第i时钟信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二下拉控制模块；

所述第二下拉控制模块分别与第二控制信号端、所述第一参考信号端、所述上拉节点和第二下拉节点连接，用于在来自所述第二控制信号端的第二控制信号、所述第一参考信号和所述上拉节点的控制下，控制所述第二下拉节点的电位；

所述第i个输出模块还与所述第二下拉节点连接，所述第i个输出模块用于在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，向所述第i个输出模块的信号输出端输出来自所述第二参考信号端的第二参考信号或者来自所述第i时钟信号端的第i时钟信号。

3.根据权利要求2所述的移位寄存器单元，其特征在于，

每个所述输出模块包括两个输出端，所述两个输出端包括信号输出端和移位输出端，且每个所述输出模块还与所述第一参考信号端连接；

所述第i个输出模块还用于在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，向所述第i个输出模块的移位输出端输出所述第一参考信号或者所述第i时钟信号。

4.根据权利要求2所述的移位寄存器单元，其特征在于，

所述输入模块，包括：第一晶体管；

所述第一晶体管的栅极与所述输入信号端连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接；

所述复位模块，包括：第二晶体管、第三晶体管和第四晶体管；

所述第二晶体管的栅极与所述复位信号端连接，第一极与所述第一参考信号端连接，第二极与所述上拉节点连接；

所述第三晶体管的栅极与所述第一下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述上拉节点连接；

所述第四晶体管的栅极与所述第二下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述上拉节点连接；

所述第一下拉控制模块，包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第五晶体管的栅极与所述第一控制信号端连接，第一极与所述第一控制信号端连接，第二极与所述第六晶体管的栅极连接；

所述第六晶体管的第一极与所述第一控制信号端连接，第二极与所述第一下拉节点连接；

所述第七晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第六晶体管的栅极连接；

所述第八晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第一下拉节点连接；

所述第i个输出模块，包括：第九晶体管、第十晶体管和第十一晶体管；

所述第九晶体管的栅极与所述上拉节点连接，所述第九晶体管的第一极与所述第i时钟信号端连接，所述第九晶体管的第二极与所述第i个输出模块的信号输出端连接；

所述第十晶体管的栅极与所述第二下拉节点连接，第一极与所述第二参考信号端连接，第二极与所述第i个输出模块的信号输出端连接；

所述第十一晶体管的栅极与所述第一下拉节点连接，第一极与所述第二参考信号端连接，第二极与所述第i个输出模块的信号输出端连接。

5.根据权利要求2所述的移位寄存器单元，其特征在于，

所述第二下拉控制模块，包括：第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；

所述第十二晶体管的栅极与所述第二控制信号端连接，第一极与所述第二控制信号端连接，第二极与所述第十三晶体管的栅极连接；

所述第十三晶体管的第一极与所述第二控制信号端连接，第二极与所述第二下拉节点连接；

所述第十四晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第十三晶体管的栅极连接；

所述第十五晶体管的栅极与所述上拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第二下拉节点连接。

6.根据权利要求3所述的移位寄存器单元，其特征在于，

所述第i个输出模块，还包括：第十六晶体管、第十七晶体管和第十八晶体管；

所述第十六晶体管的栅极与所述上拉节点连接，第一极与所述第i时钟信号端连接，第二极与所述第i个输出模块的移位输出端连接；

所述第十七晶体管的栅极与所述第二下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第i个输出模块的移位输出端连接；

所述第十八晶体管的栅极与所述第一下拉节点连接，第一极与所述第一参考信号端连接，第二极与所述第i个输出模块的移位输出端连接。

7.一种移位寄存器单元的驱动方法，其特征在于，所述方法用于驱动如权利要求1至6任一所述的移位寄存器单元，所述移位寄存器单元单元包括：输入模块、复位模块、第一下拉控制模块和N个输出模块，所述方法包括：启动阶段、N个输出阶段、复位阶段和保持阶段；

所述启动阶段中，输入信号端输入的输入信号为第一电位，所述输入模块控制上拉节点的电位为第一电位；

所述N个输出阶段的第i输出阶段中，N个时钟信号端中第i时钟信号端输入的第i时钟信号为第一电位，所述上拉节点保持第一电位，控制第i个输出模块向信号输出端输出所述第i时钟信号，所述i为大于0且小于等于N的整数；

所述复位阶段中，所述上拉节点保持第一电位，所述N个时钟信号端中每个时钟信号端输入的时钟信号均为第二电位，控制所述N个输出模块中每个输出模块分别向对应的信号输出端输出处于第二电位的时钟信号；

所述保持阶段中，复位信号端输入的复位信号为第一电位，第一控制信号端输入的第一控制信号为第一电位，所述复位模块控制所述上拉节点的电位为第二电位，所述第一下拉控制模块控制第一下拉节点的电位为第一电位，在所述上拉节点和所述第一下拉节点的控制下，所述N个输出模块中每个输出模块分别向对应的信号输出端输出来自第二参考信号端的第二参考信号。

8.根据权利要求7所述的方法，其特征在于，所述移位寄存器单元还包括：第二下拉控制模块；

所述保持阶段中，第二控制信号端输入的第二控制信号为第一电位，所述第二下拉控制模块控制第二下拉节点的电位为第一电位，在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，所述N个输出模块中每个输出模块分别向对应的信号输出端输出所述第二参考信号。

9.根据权利要求8所述的方法，其特征在于，每个所述输出模块包括两个输出端，所述两个输出端包括信号输出端和移位输出端，且每个所述输出模块还与所述第一参考信号端连接；

所述第i输出阶段中，在所述上拉节点的控制下，所述第i个输出模块还会向所述第i个输出模块的移位输出端输出所述第i时钟信号；

所述保持阶段中，在所述上拉节点、所述第一下拉节点和所述第二下拉节点的控制下，所述N个输出模块中每个输出模块分别向对应的移位输出端输出来自所述第一参考信号端的第一参考信号。

10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括M个级联的如权利要求1至6任一所述的移位寄存器单元，每个所述移位寄存器单元包括N个输出模块，每个所述移位寄存器单元用于驱动N行像素单元，所述M和N均为大于等于2的整数。

11.根据权利要求10所述的栅极驱动电路，其特征在于，每个所述移位寄存器单元包括第一输出模块和第二输出模块，每个所述输出模块包括两个输出端，所述两个输出端包括信号输出端和移位输出端；

所述M个移位寄存器单元中，第一和第二个移位寄存器单元的输入信号端分别与帧开启信号端连接，第j个移位寄存器单元的输入信号端与第j-2个移位寄存器单元中第二输出模块的移位输出端连接，所述j为大于2且小于等于M的整数；

所述M个移位寄存器单元中，第2n-1个移位寄存器单元的复位信号端与第2n+2个移位寄存器单元中第一输出模块的移位输出端连接，第2n个移位寄存器单元的复位信号端与第2n+1个移位寄存器单元中第二输出模块的移位输出端连接，所述n为小于等于的正整数，表示向下取整。

12.一种显示装置，其特征在于，所述显示装置包括权利要求10或11所述的栅极驱动电路。