CN104299652B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，涉及显示领域，能够稳定输出所需要的电平，消除因时钟信号变换导致的输出不稳定及输出信号会受到干扰的不良，保证显示品质。本发明所述移位寄存器，输入模块根据输入信号以及第一时钟信号向输出模块、复位模块和维持模块发送输入信号；复位模块与输入模块以及信号输出端相连，根据第一时钟信号和第一、第二电平信号及输入信号对信号输出端进行复位；维持模块与输入模块和输出模块相连，根据输入信号、第二时钟信号以及第二电平信号，向输出模块发送维持信号；输出模块与输入模块、维持模块和信号输出端相连，根据输入信号、维持信号、以及第二时钟信号向信号输出端发送输出信号。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。

背景技术

近年来，液晶显示器(Liquid Crystal Display，简称LCD)由于零辐射、低功耗、散热小、体积小、图像还原精确、字符显示锐利等优点，发展十分迅猛，已经成为显示领域的主流。

液晶显示的像素阵列包括交错的数行栅极扫描线和数列数据线。其中，由数个移位寄存器构成的栅极驱动电路给像素阵列的数行栅极扫描线提供信号，从而控制多行栅极扫描线依序打开，并由对应行的数据线向像素阵列中的像素电极充电，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。

当某行像素处于非选通时段时，需要与此行对应的移位寄存器能够输出使得此行像素的各驱动薄膜晶体管(驱动TFT)关断的电压(以下简称关断电压)，但现有的移位寄存器多使用时钟信号，而非选通时段较长，在非选通时段如果时钟信号发生变换，移位寄存器受其内部线路寄生电容效应的影响，并不能保证在非选通时段的每一时刻都能提供稳定的关断电压，易导致输出不稳定的情况出现，应用于液晶面板的栅极驱动时，将会导致画面出现水平亮纹及亮线等不均，影响显示品质。

发明内容

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，能够稳定地输出所需要的电平，消除了因时钟信号变换导致的输出不稳定，保证了显示品质。

为达到上述目的，本发明的实施例采用如下技术方案：

一种移位寄存器，所述移位寄存器包括：

输入模块，根据信号输入端输入的信号以及第一时钟信号端输入的信号向输出模块、复位模块和维持模块发送输入信号；

复位模块，与所述输入模块以及信号输出端相连，根据第一时钟信号端输入的信号、第一电平信号以及第二电平信号以及所述输入信号对所述信号输出端进行复位；

维持模块，与所述输入模块和输出模块相连，根据所述输入模块发送的信号、第二时钟信号端输入的信号以及所述第二电平信号，向所述输出模块发送用以消除寄生耦合效应影响的维持信号；

输出模块，与所述输入模块、所述维持模块和所述信号输出端相连，根据所述输入模块发送的输入信号、所述维持模块发送的维持信号、以及第二时钟信号端输入的信号向所述信号输出端发送输出信号。

具体地，所述输入模块包括第一薄膜晶体管，所述第一薄膜晶体管的第一端连接所述信号输入端，控制端连接所述第一时钟信号端，第二端作为所述输入模块的输出端与所述输出模块、所述复位模块和所述维持模块的输入端相连。

具体地，

所述复位模块包括第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管以及第二电容，其中，第二薄膜晶体管的控制端作为所述复位模块的输入端，与所述第一薄膜晶体管的第二端相连，第一端与所述第一时钟信号端相连，第二端与第三薄膜晶体管的第二端相连；第三薄膜晶体管的第一端输入所述第一电平信号，控制端与所述第一时钟信号端相连；第四薄膜晶体管的第一端与第二电容的第一端相连，并输入所述第二电平信号，控制端与第二电容的第二端相连，并连接第三薄膜晶体管的第二端，第二端作为所述复位模块的输出端与所述信号输出端相连。

具体地，所述输出模块包括第五薄膜晶体管和第一电容，其中，第五薄膜晶体管第一端与所述第二时钟信号端相连，第二端与所述第一电容的第二端相连，并作为所述输出模块的输出端与所述信号输出端相连，控制端与所述第一电容的第一端相连，并作为所述输出模块的输入端与第一薄膜晶体管的第二端以及所述维持模块相连。

具体地，所述维持模块包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第三电容，其中，第六薄膜晶体管的控制端作为所述维持模块的输入端，与第一薄膜晶体管的第二端相连，第一端输入所述第二电平信号，第二端连接所述第三电容的第一端，并连接所述第七薄膜晶体管的控制端和第八薄膜晶体管的控制端；所述第三电容的第二端与所述第二时钟信号端相连；第七薄膜晶体管的第一端输入第二电平信号，第二端连接第八薄膜晶体管的第一端以及所述信号输出端；第八薄膜晶体管的第二端作为所述维持模块的输出端，连接第五薄膜晶体管的控制端。

另一种可选的实施方式中，所述维持模块包括第六薄膜晶体管、第七薄膜晶体管以及第三电容，其中，第六薄膜晶体管的控制端作为所述维持模块的输入端，与第一薄膜晶体管的第二端相连，第一端输入所述第二电平信号，第二端连接所述第三电容的第一端，并连接所述第七薄膜晶体管的控制端；所述第三电容的第二端与所述第二时钟信号端相连；第七薄膜晶体管的第一端输入所述第二电平信号，第二端作为所述维持模块的输出端，连接第五薄膜晶体管的控制端。

优选地，构成所述移位寄存器的所有所述薄膜晶体管均具有相同的沟道类型。

可选地，当构成所述移位寄存器的所有所述薄膜晶体管均为P型薄膜晶体管时，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；当构成所述移位寄存器的所有所述薄膜晶体管均为N型薄膜晶体管时，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号。

优选地，构成所述移位寄存器的所有所述薄膜晶体管均具有，与阵列基板上各像素单元的驱动薄膜晶体管相同的沟道类型，并采用相同的工艺同步形成。

本发明实施例还提供一种栅极驱动电路，包括多个级联的上述任一项所述的移位寄存器，其中，每一级所述移位寄存器的信号输出端均与一条栅极扫描线相连，并且，除第一级所述移位寄存器的信号输入端输入起始脉冲信号外，任一级所述移位寄存器的信号输入端均连接上一级移位寄存器的信号输出端，任一级所述移位寄存器的信号输出端均连接下一级移位寄存器的信号输入端；

任一级所述移位寄存器的第一时钟信号端和第二时钟信号端分别输入两个相互反相的时钟信号，同时，奇数级的移位寄存器的第一时钟信号端与偶数级的移位寄存器的第二时钟信号端输入同一个时钟信号，奇数级的移位寄存器的第二时钟信号端与偶数级的移位寄存器的第一时钟信号端输入另一个时钟信号。

本发明实施例还提供一种显示装置，包括所述的栅极驱动电路。

另一方面，本发明实施例还提供一种移位寄存器的驱动方法，包括：

复位阶段：当信号输入端输入第三电平信号时，输入模块在第一时钟信号的控制下开启，向输出模块、复位模块和维持模块发送输入信号，此时所述维持模块处于关断状态，所述复位模块在对信号输出端进行复位，使得所述信号输出端输出第四电平信号，所述输出模块信号也向所述信号输出端输出第四电平信号；

输出阶段：所述信号输入端输入的信号跳变为第四电平信号并维持，同时在第一、第二时钟信号的第一个1/2周期内，所述输入模块停止发送输入信号，所述复位模块和所述维持模块均关断，所述输出模块继续保持开启状态，向所述信号输出端发送输出信号，所述信号输出端输出第三电平信号；

第二复位阶段：所述信号输入端输入的信号继续维持第四电平信号，同时在第一、第二时钟信号的下一个1/2周期内，所述输入模块开启，向所述输出模块、所述复位模块和所述维持模块发送输入信号，所述输出模块和所述维持模块关断，所述复位模块对所述信号输出端进行第二次复位，使所述信号输出端输出第四电平信号；

维持阶段：所述信号输入端输入的信号继续维持第四电平信号，同时在第一、第二时钟信号的再下一个1/2周期内，所述输入模块关断停止发送输入信号，所述输出模块关断，同时所述维持模块开启，向所述输出模块发送用以消除寄生耦合效应影响的维持信号，使得所述输出模块稳定在关断状态，所述复位模块对所述信号输出端进行复位，使得所述信号输出端输出第四电平信号；

其中，所述第三电平信号为低电平信号时，所述第四电平信号为高电平信号；所述第三电平信号为高电平信号时，所述第四电平信号为低电平信号。

具体地，在所述输出阶段之后，如果所述信号输入端输入的信号一直维持第四电平信号，随第一、第二时钟信号的变换，所述第二复位阶段和所述维持阶段会交替出现，使得所述信号输出端一直输出第四电平信号，直至下一个第三电平信号到来。

本发明实施例提供的移位寄存器及其驱动方法、栅极驱动电路和显示装置，所述移位寄存器包括：输入模块、复位模块、维持模块和输出模块，当有选通信号进来时，先由复位模块进行复位，此时输出非选通信号；在下一阶段，再由输出模块输出选通信号，实现移位功能；之后，复位模块再一次复位，输出非选通信号；在之后的非选通时段，维持模块输出维持信号，使输出模块的状态稳定，消除寄生耦合效应的影响，因而本发明实施例提供的移位寄存器及其驱动方法、栅极驱动电路和显示装置，能够稳定地输出所需要的电平，消除了因时钟信号变换导致输出信号受到干扰，产生输出信号不良的问题，保证了显示品质。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明实施例1提供的移位寄存器的示意图一；

图2为本发明实施例1提供的移位寄存器的示意图二；

图3为图2所示移位寄存器的工作时序图；

图4为图2所示移位寄存器的一种变形；

图5为本发明实施例1提供的另一种移位寄存器的示意图；

图6为图5所示移位寄存器的工作时序图；

图7本发明实施例2提供的栅极驱动电路的示意图；

图8为使用smartspice软件进行仿真模拟的结果。

附图标记

10-移位寄存器，11-输入模块，12-复位模块，13-维持模块，14-输出模块。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

实施例一

本发明实施例提供一种移位寄存器10，如图1所示，移位寄存器10包括：输入模块11，根据信号输入端输入的信号G＜N-1＞以及第一时钟信号端输入的信号CK向输出模块14、复位模块12和维持模块13发送输入信号；复位模块12，与输入模块11以及信号输出端相连，根据第一时钟信号端输入的信号CK、第一电平信号VL以及第二电平信号VH以及输入信号对信号输出端进行复位；维持模块13，与输入模块11和输出模块14相连，根据输入模块11发送的信号、第二时钟信号端输入的信号CB以及第二电平信号VH，向输出模块14发送用以消除寄生耦合效应影响的维持信号；输出模块14，与输入模块11、维持模块13和信号输出端相连，根据输入模块11发送的输入信号、维持模块13发送的维持信号、以及第二时钟信号端输入的信号CB向信号输出端发送输出信号，信号输出端输出的信号即为G＜N＞。

本发明实施例提供的移位寄存器包括：输入模块11、复位模块12、维持模块13和输出模块14，当有选通信号进来时，先由复位模块12进行复位，此时输出非选通信号；在下一阶段，再由输出模块14输出选通信号，实现移位功能；之后，复位模块12再一次复位，输出非选通信号；在之后的非选通时段，维持模块13输出维持信号，使输出模块14的状态稳定，消除寄生耦合效应的影响，因而能够稳定地输出所需要的电平，消除了因时钟信号变换导致的输出不良，保证了显示品质。其具体驱动方法见下述，其中的第三电平信号为上述的选通信号，第四电平信号为上述的非选通信号。

本发明实施例还提供一种驱动方法，包括：

复位阶段：当信号输入端输入第三电平信号时，即G＜N-1＞为第三电平，输入模块11在第一时钟信号CK的控制下开启，向输出模块14、复位模块12和维持模块13发送输入信号，此时维持模块13处于关断状态，复位模块12在对信号输出端进行复位，使得信号输出端输出第四电平信号，输出模块14信号也向信号输出端输出第四电平信号，即输出信号G＜N＞此时为第四电平；

输出阶段：信号输入端输入的信号G＜N-1＞跳变为第四电平信号并维持，同时在第一、第二时钟信号的第一个1/2周期内，输入模块11停止发送输入信号，复位模块12和维持模块13均关断，输出模块14继续保持开启状态，向信号输出端发送输出信号，信号输出端输出第三电平信号，即输出信号G＜N＞此时为第三电平；

第二复位阶段：信号输入端输入的信号G＜N-1＞继续维持第四电平信号，同时在第一、第二时钟信号的下一个1/2周期内，输入模块11开启，向输出模块14、复位模块12和维持模块13发送输入信号，输出模块14和维持模块13关断，复位模块12对信号输出端进行第二次复位，使信号输出端输出第四电平信号，即输出信号G＜N＞此时为第四电平；

维持阶段：信号输入端输入的信号G＜N-1＞继续维持第四电平信号，同时在第一、第二时钟信号的再下一个1/2周期内，输入模块11关断停止发送输入信号，输出模块14关断，同时维持模块13开启，向输出模块14发送用以消除寄生耦合效应影响的维持信号，使得输出模块14稳定在关断状态，复位模块12对信号输出端进行复位，使得信号输出端输出第四电平信号，即输出信号G＜N＞此时为第四电平；

其中，上述的第三电平信号为低电平信号时，上述的第四电平信号为高电平信号；上述的第三电平信号为高电平信号时，上述的第四电平信号为低电平信号。

在输出阶段之后，如果信号输入端输入的信号G＜N-1＞一直维持第四电平信号，随第一、第二时钟信号的变换，第二复位阶段和维持阶段会交替出现，使得信号输出端一直稳定输出第四电平信号，直至下一个第三电平信号到来。

本发明实施例提供的移位寄存器及其驱动方法，能够稳定地输出所需要的电平，消除了因时钟信号变换导致的输出不良，保证了显示品质。本实施例移位寄存器中的输入模块11、复位模块12、维持模块13和输出模块14，具体实现方式多样，可以是本领域技术人员所熟知的任意一种方式，只要能实现其相应的功能即可。

为了本领域技术人员更好的理解本发明实施例提供的移位寄存器及其驱动方法，下面通过具体的实施例对本发明提供的移位寄存器及其驱动方法进行详细说明。

如图2所示，本实施例提供的移位寄存器包括输入模块11、复位模块12、维持模块13和输出模块14。其中，输入模块11具体包括第一薄膜晶体管T1，第一薄膜晶体管T1的第一端连接信号输入端，即第一薄膜晶体管T1第一端输入信号G＜N-1＞，控制端连接第一时钟信号端，即控制端输入第一时钟信号CB，第二端作为输入模块11的输出端与输出模块14、复位模块12和维持模块13的输入端相连。

其中，复位模块12具体包括第二薄膜晶体管T2、第三薄膜晶体管T3和第四薄膜晶体管T4以及第二电容C2，第二薄膜晶体管T2的控制端作为复位模块12的输入端，与第一薄膜晶体管T1的第二端相连，第一端与第一时钟信号端相连(第一端输入第一时钟信号CK)，第二端与第三薄膜晶体管T3的第二端相连；第三薄膜晶体管T3的第一端输入第一电平信号VL，控制端与第一时钟信号端相连(控制端输入第一时钟信号CK)；第四薄膜晶体管T4的第一端与第二电容C2的第一端相连，并输入第二电平信号VH，控制端与第二电容C2的第二端相连，并连接第三薄膜晶体管T3的第二端，第二端作为复位模块12的输出端与信号输出端相连。

其中，输出模块14具体包括第五薄膜晶体管T5和第一电容C1，第五薄膜晶体管T5第一端与第二时钟信号端相连(T5第一端输入第二时钟信号CB)，第二端与第一电容C1的第二端相连，并作为输出模块14的输出端与信号输出端相连，控制端与第一电容C1的第一端相连，并作为输出模块14的输入端与第一薄膜晶体管T1的第二端以及维持模块13相连。

其中，维持模块13具体包括第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8以及第三电容C3，第六薄膜晶体管T6的控制端作为维持模块13的输入端，与第一薄膜晶体管T1的第二端相连，第一端输入第二电平信号VH，第二端连接第三电容C3的第一端，并连接第七薄膜晶体管T7的控制端和第八薄膜晶体管T8的控制端；第三电容C3的第二端与第二时钟信号端相连(C3的第二端输入第二时钟信号CB)；第七薄膜晶体管T7的第一端输入第二电平信号VH，第二端连接第八薄膜晶体管T8的第一端以及信号输出端；第八薄膜晶体管T8的第二端作为维持模块13的输出端，连接第五薄膜晶体管T5的控制端。

上述构成移位寄存器的所有薄膜晶体管，即上述的第一至第八薄膜晶体管(T1～T8)起开关TFT作用，可以是N型，也可以是P型，下面以第一至第八薄膜晶体管(T1～T8)全部为P型薄膜晶体管为例，对移位寄存器的驱动方法进行说明，此时上述的第一电平信号为低电平信号VL，上述的第二电平信号为高电平信号VH。将第五薄膜晶体管T5的控制端和第一电容C1的连接点记作节点N1，第四薄膜晶体管T4的控制端和第二电容C2的连接点记作节点N2，第六薄膜晶体管T6的第二端和第三电容C3的连接点记作节点N3，具体见图2所示。图3为图2所示移位寄存器的工作时序图。为叙述方便，下面对移位寄存器驱动方法(或工作过程)的描述中，将第一至第八薄膜晶体管简写为T1～T8，将第一、第二和第三电容简写为电容C1、C2和C3。

在图3所示的t1时段，第一时钟信号CK为低电平，T1和T3导通，输入信号G<N-1>为低电平，因而节点N1为低电平，进而导通T2、T5及T6；节点N2为低电平，使得T4导通，输出信号G<N>此时为高电平；第二时钟信号CB在t1时段为高电平，T5导通时，也使得输出信号G<N>为高电平，因此G<N>的高电平更稳定；节点N3因T6导通而为高电平，使得T7、T8关闭。此阶段为复位阶段。

在图3所示的t2时段，第一时钟信号CK为高电平，T1、T3关闭；由于电容C1保持电荷的作用，节点N1能够维持低电平，使得T2、T5、T6维持打开状态；第二时钟信号CB为低电平，通过电容C1的耦合作用使得节点N1向低电位方向突变(boost)，结果是使得节点N1电位更低，使输出信号G<N>可以输出所需要的低电平；节点N3也会由于电容C3的耦合效应瞬时拉低，但是由于T6处于打开状态，所以节点N3在短暂的拉低后立即被第二电平信号(高电平VH)拉至高电位，此时T7、T8关闭。因T2打开，节点N2为高电平，T4关闭。此阶段为输出阶段，输出信号G<N>输出所需要的低电平。

在图3所示的t3时段，第一时钟信号CK为低电平，T1、T3打开；输入信号G<N-1>为高电平，节点N1为高电平，使得T2、T5、T6关闭；T3打开，节点N2为低电平，T4打开，输出信号G<N>为高电平；第二时钟信号CB为高电平，电容C3的作用使得节点N3保持为高电平，因而T7、T8关闭。此阶段为二次复位阶段。

在图3所示的t4时段，第一时钟信号CK为高电平，T1、T3关闭；节点N1虽为高电平但并不稳定，即N1处于无源状态，此高电平(节点N1的高电平)可以使T2、T6关闭；第二时钟信号CB为低电平，由于电容C3的耦合作用，使得节点N3拉低成低电平，打开了T7、T8，使得输出信号G<N>维持高电平，并且T7、T8打开，第二电平信号(高电平信号VH)输入到节点N1，使得节点N1能够稳定的保持高电平，即在此时段，通过维持模块电路的作用，使得节点N1能够稳定保持在高电位，且输出信号G<N>为高电平；因节点N1此时稳定地保持在高电平，也保证了T5可以稳定的处于关闭状态，进而使得输出不受此时第二时钟信号CB为低电平的影响，彻底保证了输出信号G<N>不会有输出不良现象的发生。由于电容C2的电荷保持作用，节点N2继续处于低电平，T4打开，也给信号输出端输出高电平。此阶段为维持阶段。

在图3所示的t5时段，第一时钟信号CK为低电平，T1、T3打开，节点N2为低电平，T4打开，输出信号G<N>为高电平；因此时输入信号G<N-1>为高电平，T2、T5、T6关闭；第二时钟信号CB为高电平，通过电容C3的耦合作用，使得节点N3为高电平，T7、T8关闭。此阶段与图3所示的t3时段相同，也为二次复位阶段。

在图3所示的t6时段，其各输入信号以及节点N1、N2和N3的波形与t4时段的各波形完全相同，也为维持阶段；t7时段的各波形与t5时段的各波形相同，也为二次复位阶段，以此循环，不再赘述。从t3到t5及后续t6到t7等时段内，节点N1可以稳定地保持在高电平，使得T5稳定地处于关闭状态，不会使输出信号G<N>出现多脉冲的输出不良。

再者，从t3时段开始，当第一时钟信号CK为低电平时，输出信号G<N>可以从T4稳定地获得高电平，当第二时钟信号CB为低电平时，输出信号G<N>可以从T7稳定地获得高电平。

图3除示出各输入信号以及输出信号外，还示出节点N1、节点N2和节点N3在工作过程中电势的变化波形，此外，当上述移位寄存器作为栅极驱动电路的第N级时，输入信号G<N-1>为上一级(N-1级)移位寄存器的输出信号，输出信号G<N>作为下一级(N+1级)移位寄存器的输入信号，图4还示出N+1级移位寄存器的输出信号G<N+1>。

图4所示，为图2所示移位寄存器的一种变形，其不同之处在于，维持模块13包括第六薄膜晶体管T6、第七薄膜晶体管T7以及第三电容C3，其中，第六薄膜晶体管T6的控制端作为维持模块13的输入端，与第一薄膜晶体管T1的第二端相连，第一端输入第二电平信号VH，第二端连接第三电容C3的第一端，并连接第七薄膜晶体管T7的控制端；第三电容C3的第二端与第二时钟信号端相连；第七薄膜晶体管T7的第一端输入第二电平信号VH，第二端作为维持模块13的输出端，连接第五薄膜晶体管T5的控制端。该移位寄存器的工作过程与图3所示移位寄存器大致相似，本实施例在此不再赘述。

以上是以P型薄膜晶体管组成移位寄存器为例对本发明进行的描述，实际上构成上述移位寄存器的所有薄膜晶体管，还可以全部为N型薄膜晶体管。

如图5所示，为本实施例提供的另一种移位寄存器，与图3所示移位寄存器的区别在于，本实施例构成上述移位寄存器的所有薄膜晶体管(T1～T8)全部为N型薄膜晶体管，而且各管子的连接关系不变，只是上述与T3相连的第一电平信号变为高电平信号VH，与T4、T6、T7相连的第二电平信号变为低电平信号VL。

图6所示为图5所示全N型移位寄存器的工作时序图，与3相比，输入信号G<N-1>和输出信号G<N>变为原来的反向电压，即高电平为选通信号，低电平为非选通信号，其余信号的波形也相应地发生了变化，但各薄膜晶体管(T1～T8)导通情况不变，工作过程也大致类似，简述如下：

t1时段，第一时钟信号CK为高电平，T1和T3导通，输入信号G<N-1>为高电平，N1为高电平，进而导通T2、T5及T6；节点N2为高电平，T4导通，输出信号G<N>此时为低电平；T5导通也使得输出信号G<N>为低电平；节点N3因T6导通而为低电平，使得T7、T8关闭。

t2时段，第一时钟信号CK为低电平，T1、T3关闭；由于电容C1的作用，节点N1维持高电平，T2、T5、T6维持打开状态；第二时钟信号CB为高电平，通过电容C1的耦合作用使得节点N1向高电位方向突变(boost)，结果是使得节点N1电位更高，使输出信号G<N>可以输出所需要的高电平；节点N3也会由于电容C3的耦合效应瞬时拉高，但是由于T6处于打开状态，所以节点N3在短暂的拉高后立即被第二电平信号(低电平VL)拉至低电位，此时T7、T8关闭。因T2打开，节点N2为低电平，T4关闭。此阶段为输出阶段。

t3时段，第一时钟信号CK为高电平，T1、T3打开；输入信号G<N-1>为低电平，使得T2、T5、T6关闭；节点N2为高电平，T4打开，输出信号G<N>为低电平；第二时钟信号CB为低电平，电容C3的作用使得节点N3保持为低电平，因而T7、T8关闭。此阶段为二次复位阶段。

t4时段，第一时钟信号CK为低电平，T1、T3关闭；节点N1虽为低电平但并不稳定，即N1处于无源状态，此低电平(节点N1的低电平)可以使T2、T6关闭；第二时钟信号CB为高电平，由于电容C3的耦合作用，使得节点N3拉升成高电平，打开了T7、T8，使得输出信号G<N>维持低电平，并且T7、T8打开，第二电平信号(高电平信号VL)输入到节点N1，使得节点N1能够稳定的保持低电平，即在此时段，通过维持模块的作用，使得节点N1能够稳定保持在低电位，且输出信号G<N>为低电平；因节点N1此时稳定地保持在低电平，也保证了T5可以稳定的处于关闭状态，进而使得输出不受此时第二时钟信号CB为高电平的影响，彻底保证了输出信号G<N>不会有多脉冲输出不良现象的发生。由于电容C2的电荷保持作用，节点N2继续处于高电平，T4打开，也给信号输出端输出低电平。此阶段为维持阶段。

在图6所示的t5开始，二次复位阶段和维持阶段交替，以此循环，不再赘述。节点N1可以稳定地保持在低电平，使得T5稳定地处于关闭状态，不会使输出信号G<N>出现多脉冲的输出不良。

同样，从t3时段开始，当第一时钟信号CK为高电平时，输出信号G<N>可以从T4稳定地获得低电平，当第二时钟信号CB为高电平时，输出信号G<N>可以从T7稳定地获得低电平。

上述构成移位寄存器的薄膜晶体管，可以是N型，也可以是P型；另外，可以全部采用相同沟道类型的薄膜晶体管，也可以采用不同沟道类型的薄膜晶体管，但处于节省材料和简化工序的考虑，构成移位寄存器的所有薄膜晶体管均具有相同的沟道类型。如果将本实施例所述移位寄存器构成栅极驱动电路或装置，用在显示装置中驱动栅极扫描线，则进一步优选地，构成所述移位寄存器的所有所述薄膜晶体管均具有，与阵列基板上各像素单元的驱动薄膜晶体管相同的沟道类型，并在阵列基板制程中采用相同的工艺同步形成。

本发明实施例提供的移位寄存器及其驱动方法，能够稳定地输出所需要的电平，消除了因时钟信号变换导致的输出不良，保证了显示品质。

但需要注意的是，在本发明实施例中，所述各薄膜晶体管的具体型号(即各薄膜晶体管是N型或P型，是耗尽型或增强型)并不能用于限定移位寄存器的电路，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，对各薄膜晶体管的选型变化及因选型变化产生的连接变动，也在本发明的保护范围之内。

实施例2

本发明实施例还提供一种栅极驱动电路，如图7所示，该栅极驱动电路包括多个级联的实施例一所述的任一项移位寄存器10，其中，每一级移位寄存器10的信号输出端均与一条栅极扫描线(图中未示出)相连，并且，除第一级移位寄存器10的信号输入端输入起始脉冲信号外，任一级移位寄存器10的信号输入端均连接上一级移位寄存器10的信号输出端，任一级移位寄存器10的信号输出端均连接下一级移位寄存器10的信号输入端；

任一级移位寄存器10的第一时钟信号端和第二时钟信号端分别输入两个相互反相的时钟信号(如第一时钟信号CK和第二时钟信号CB)，同时，奇数级的移位寄存器10的第一时钟信号端与偶数级的移位寄存器10的第二时钟信号端输入同一个时钟信号(如第一时钟信号CK)，奇数级的移位寄存器的第二时钟信号端与偶数级的移位寄存器的第一时钟信号CK端输入另一个时钟信号(如第二时钟信号CB)。

图8为使用silvaco公司的smartspice软件进行仿真模拟的结果。仿真实验中对第N级移位寄存器的输入信号G<N-1>、时钟信号CK和CB、输出信号G<N>，以及节点N1、节点N2和节点N3在工作过程中电势的变化波形进行了模拟。当上述移位寄存器作为栅极驱动电路的第N级时，输入信号G<N-1>为上一级(N-1级)移位寄存器的输出信号，输出信号G<N>作为下一级(N+1级)移位寄存器的输入信号，图中还示出N+1级、N+2级移位寄存器的输出信号G<N+1>和输出信号G<N+2>，从实验结果可以看出：各级的输出信号G<N>、G<N+1>和G<N+2>，无论在选通阶段还是非选通阶段波形都比较平滑，不存在输出不良。

因此，本发明实施例提供的栅极驱动电路，能够稳定地输出所需要的电平，消除了因时钟信号变换导致的输出不良，保证了显示品质。

本发明实施例还提供一种显示装置，其包括上述栅极驱动电路。所述显示装置因消除因时钟信号变换导致的输出不良，从而保证了显示品质。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

为了便于清楚说明，在本发明中采用了第一、第二等字样对相似项进行类别区分，该第一、第二字样并不在数量上对本发明进行限制，只是对一种优选的方式的举例说明，本领域技术人员根据本发明公开的内容，想到的显而易见的相似变形或相关扩展均属于本发明的保护范围内。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处，其相关之处参见方法实施例的部分说明即可。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (13)

1.一种移位寄存器，其特征在于，所述移位寄存器包括：

输入模块，根据信号输入端输入的信号以及第一时钟信号端输入的信号向输出模块、复位模块和维持模块发送输入信号；

复位模块，与所述输入模块以及信号输出端相连，根据第一时钟信号端输入的信号、第一电平信号以及第二电平信号以及所述输入信号对所述信号输出端进行复位；

维持模块，与所述输入模块和输出模块相连，根据所述输入模块发送的信号、第二时钟信号端输入的信号以及所述第二电平信号，向所述输出模块发送用以消除寄生耦合效应影响的维持信号；所述维持模块包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管以及第三电容，其中，第六薄膜晶体管的控制端作为所述维持模块的输入端，与所述输入模块的输出端相连，第一端输入所述第二电平信号，第二端连接所述第三电容的第一端，并连接所述第七薄膜晶体管的控制端和第八薄膜晶体管的控制端；所述第三电容的第二端与所述第二时钟信号端相连；所述第七薄膜晶体管的第一端输入所述第二电平信号，第二端连接所述第八薄膜晶体管的第一端以及所述信号输出端；所述第八薄膜晶体管的第二端连接所述输出模块的输入端；

输出模块，与所述输入模块、所述维持模块和所述信号输出端相连，根据所述输入模块发送的输入信号、所述维持模块发送的维持信号、以及第二时钟信号端输入的信号向所述信号输出端发送输出信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括第一薄膜晶体管，所述第一薄膜晶体管的第一端连接所述信号输入端，控制端连接所述第一时钟信号端，第二端作为所述输入模块的输出端与所述输出模块、所述复位模块和所述维持模块的输入端相连。

3.根据权利要求2所述的移位寄存器，其特征在于，所述复位模块包括第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管以及第二电容，其中，第二薄膜晶体管的控制端作为所述复位模块的输入端，与所述第一薄膜晶体管的第二端相连，第一端与所述第一时钟信号端相连，第二端与第三薄膜晶体管的第二端相连；第三薄膜晶体管的第一端输入所述第一电平信号，控制端与所述第一时钟信号端相连；第四薄膜晶体管的第一端与第二电容的第一端相连，并输入所述第二电平信号，控制端与第二电容的第二端相连，并连接第三薄膜晶体管的第二端，第二端作为所述复位模块的输出端与所述信号输出端相连。

4.根据权利要求3所述的移位寄存器，其特征在于，所述输出模块包括第五薄膜晶体管和第一电容，其中，第五薄膜晶体管第一端与所述第二时钟信号端相连，第二端与所述第一电容的第二端相连，并作为所述输出模块的输出端与所述信号输出端相连，控制端与所述第一电容的第一端相连，并作为所述输出模块的输入端与第一薄膜晶体管的第二端以及所述维持模块相连。

5.根据权利要求4所述的移位寄存器，其特征在于，所述第六薄膜晶体管的控制端与第一薄膜晶体管的第二端相连；第八薄膜晶体管的第二端连接第五薄膜晶体管的控制端。

6.根据权利要求4所述的移位寄存器，其特征在于，所述维持模块包括第六薄膜晶体管、第七薄膜晶体管以及第三电容，其中，第六薄膜晶体管的控制端作为所述维持模块的输入端，与第一薄膜晶体管的第二端相连，第一端输入所述第二电平信号，第二端连接所述第三电容的第一端，并连接所述第七薄膜晶体管的控制端；所述第三电容的第二端与所述第二时钟信号端相连；第七薄膜晶体管的第一端输入所述第二电平信号，第二端作为所述维持模块的输出端，连接第五薄膜晶体管的控制端。

7.根据权利要求5或6所述的移位寄存器，其特征在于，构成所述移位寄存器的所有所述薄膜晶体管均具有相同的沟道类型。

8.根据权利要求7所述的移位寄存器，其特征在于，当构成所述移位寄存器的所有所述薄膜晶体管均为P型薄膜晶体管时，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；当构成所述移位寄存器的所有所述薄膜晶体管均为N型薄膜晶体管时，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号。

9.根据权利要求7所述的移位寄存器，其特征在于，构成所述移位寄存器的所有所述薄膜晶体管均具有，与阵列基板上各像素单元的驱动薄膜晶体管相同的沟道类型，并采用相同的工艺同步形成。

10.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-9任一项所述的移位寄存器，其中，每一级所述移位寄存器的信号输出端均与一条栅极扫描线相连，并且，除第一级所述移位寄存器的信号输入端输入起始脉冲信号外，任一级所述移位寄存器的信号输入端均连接上一级移位寄存器的信号输出端，任一级所述移位寄存器的信号输出端均连接下一级移位寄存器的信号输入端；

任一级所述移位寄存器的第一时钟信号端和第二时钟信号端分别输入两个相互反相的时钟信号，同时，奇数级的移位寄存器的第一时钟信号端与偶数级的移位寄存器的第二时钟信号端输入同一个时钟信号，奇数级的移位寄存器的第二时钟信号端与偶数级的移位寄存器的第一时钟信号端输入另一个时钟信号。

11.一种显示装置，其特征在于，包括权利要求10所述的栅极驱动电路。

12.一种移位寄存器的驱动方法，其特征在于，包括：

复位阶段：当信号输入端输入第三电平信号时，输入模块在第一时钟信号的控制下开启，向输出模块、复位模块和维持模块发送输入信号，此时所述维持模块处于关断状态，所述复位模块在对信号输出端进行复位，使得所述信号输出端输出第四电平信号，所述输出模块信号也向所述信号输出端输出第四电平信号；

输出阶段：所述信号输入端输入的信号跳变为第四电平信号并维持，同时在第一、第二时钟信号的第一个1/2周期内，所述输入模块停止发送输入信号，所述复位模块和所述维持模块均关断，所述输出模块继续保持开启状态，向所述信号输出端发送输出信号，所述信号输出端输出第三电平信号；

第二复位阶段：所述信号输入端输入的信号继续维持第四电平信号，同时在第一、第二时钟信号的下一个1/2周期内，所述输入模块开启，向所述输出模块、所述复位模块和所述维持模块发送输入信号，所述输出模块和所述维持模块关断，所述复位模块对所述信号输出端进行第二次复位，使所述信号输出端输出第四电平信号；

维持阶段：所述信号输入端输入的信号继续维持第四电平信号，同时在第一、第二时钟信号的再下一个1/2周期内，所述输入模块关断停止发送输入信号，所述输出模块关断，同时所述维持模块开启，向所述输出模块发送用以消除寄生耦合效应影响的维持信号，使得所述输出模块稳定在关断状态，所述复位模块对所述信号输出端进行复位，使得所述信号输出端输出第四电平信号；

其中，所述第三电平信号为低电平信号时，所述第四电平信号为高电平信号；所述第三电平信号为高电平信号时，所述第四电平信号为低电平信号。

13.根据权利要求12所述的驱动方法，其特征在于，在所述输出阶段之后，如果所述信号输入端输入的信号一直维持第四电平信号，随第一、第二时钟信号的变换，所述第二复位阶段和所述维持阶段会交替出现，使得所述信号输出端一直输出第四电平信号，直至下一个第三电平信号到来。