发明内容
本发明的实施例所要解决的技术问题是现有技术的移位寄存器、移位寄存器组内部器件结构复杂、数目较多,影响工艺制程和边框宽度的问题。
为了解决上述技术问题,本发明的实施例提供了一种移位寄存器,其仅包括第一至第六晶体管:
第一晶体管的栅极与第一时钟信号端连接,第一晶体管的源极与第一输入端连接,第一晶体管的漏极与第二晶体管的源极及第六晶体管的栅极连接;
第二晶体管的栅极与第一电平信号端连接,第二晶体管的源极与第一晶体管的漏极及第六晶体管的栅极连接,第二晶体管的漏极与第三晶体管的栅极连接;
第三晶体管的栅极与第二晶体管的漏极连接,第三晶体管的源极与第二时钟信号端连接,第三晶体管的漏极与输出端及第五晶体管的漏极连接;
第四晶体管的栅极与第四晶体管的源极连接,且第四晶体管的栅极和源极与第二输入信号端连接,第四晶体管的漏极与第五晶体管的栅极及第六晶体管的漏极连接;
第五晶体管的栅极与第四晶体管的漏极及第六晶体管的漏极连接,第五晶体管的源极与第二电平信号端及第六晶体管的源极连接,第五晶体管的漏极与输出端及第三晶体管的漏极连接;
第六晶体管的栅极与第一晶体管的漏极及第二晶体管的源极连接,第六晶体管的源极与第二电平信号端及第五晶体管的源极连接,漏极与第四晶体管的漏极及第五晶体管的栅极连接。
本发明提供的移位寄存器仅使用六个晶体管,具有器件数目少、电路简单的优点,减少了扫描电路的面积;并且第二晶体管具有抑制漏电流,稳定电路输出的作用。进一步,本发明提供的移位寄存器可以仅使用p沟道型晶体管(PMOS),相对于使用互补金属氧化物半导体电路(CMOS:Complementary MOS)或单独使用n沟道型晶体管(NMOS)的扫描电路,减少了工艺步骤。
本发明实施例还提供一种移位寄存器组,包括上述多个移位寄存器,彼此连接为n级,n为大于1的正整数,其中,第一电平信号端彼此相连,第二电平信号端彼此相连;
奇数级移位寄存器的第一时钟信号端彼此相连,偶数级移位寄存器的第二时钟信号端彼此相连,奇数级移位寄存器的第一时钟信号端与偶数级移位寄存器的第二时钟信号端相连;
奇数级移位寄存器的第二时钟信号端彼此相连,偶数级移位寄存器的第一时钟信号端彼此相连,奇数级移位寄存器的第二时钟信号端与偶数级移位寄存器的第一时钟信号端相连;
第n-1级移位寄存器的第二输入信号端连接第n级移位寄存器的输出端,第n级移位寄存器的第一输入信号端连接第n-1级的输出端。
本发明实施例提供的移位寄存器组,仅使用2个时钟信号,电路简单,由于其具有本发明实施例提供的移位寄存器,能进一步减小所在区域的面积,将边框做得更窄。
本发明实施例还提供驱动上述移位寄存器的方法,包括,
复位阶段:
第一时钟信号端接入第一时钟信号,开启第一晶体管;
第一晶体管将第一输入信号传输至第六晶体管的栅极和第二晶体管的源极,开启第六晶体管;
第六晶体管将第二电平信号端接入的第二电平信号传输至第五晶体管的栅极,关闭所述第五晶体管;
第一电平信号端接入第一电平信号,开启第二晶体管;
第二晶体管将传输至源极的第一输入信号传输至第三晶体管的栅极,开启所述第三晶体管;
第三晶体管将第二时钟信号端接入的第二时钟信号传输至输出端;
移位阶段:
第一时钟信号端接入第一时钟信号,关闭第一晶体管;
持续开启第六晶体管和第三晶体管;
第三晶体管将第二时钟信号端接入的第二时钟信号传输至所述输出端;
关断阶段:
第一时钟信号端接入第一时钟信号,开启第一晶体管;
第一晶体管将第一输入信号端接入的第一输入信号传输至所述第六晶体管的栅极和第二晶体管的源极,关闭第六晶体管;
第一电平信号端接入第一电平信号,开启所述第二晶体管;
第二晶体管将传第一输入信号传输至第三晶体管的栅极,所述第三晶体管;
第二输入信号端接入第二输入信号,开启第四晶体管;
第四晶体管将第二输入信号传输至第五晶体管的栅极,开启第五晶体管;
第五晶体管将第二电平信号端接入的第二电平信号传输至输出端。
本发明实施例提供的移位寄存器驱动方法,在使用较少器件的前提下,可以实现电路的正确动作,抑制漏电流过大,保证电路的正确输出。
本发明实施例还提供驱动上述移位寄存器组的方法,包括:
第一级移位寄存器的第一输入信号接入初始信号;
奇数级移位寄存器的第一时钟信号端和偶数级移位寄存器的第二时钟信号端接入第一时钟信号;
奇数级移位寄存器的第二时钟信号端和偶数级移位寄存器的第一时钟信号端接入第二时钟信号;
各级寄存器的第一电平信号端接入第一电平信号;
各级寄存器的第二电平信号端接入第二电平信号;
第n-1级移位寄存器的第二输入信号接入第n级移位寄存器的输出信号;
第n级移位寄存器的第一输入信号接入第n-1级移位寄存器的输出信号;
第n级移位寄存器的第二输入信号接入关断信号。
本发明实施例提供的移位寄存器组的驱动方法,使用较少的器件,将奇数级移位寄存器的第一时钟信号端和偶数级移位寄存器的第二时钟信号端接入第一时钟信号,奇数级移位寄存器的第二时钟信号端和偶数级移位寄存器的第一时钟信号端接入第二时钟信号,即可仅使用两个时钟信号实现逐行驱动的功能,保证电路的正确输出。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,因此本发明不受下面公开的具体实施例的限制。
本发明提供一种移位寄存器,其电路示意图如图1所示,包括:第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6。
第一晶体管M1的栅极与第一时钟信号端CK1连接,第一晶体管M1的源极与第一输入端IN1连接,第一晶体管M1的漏极与第二晶体管M2的源极及第六晶体管M6的栅极连接至N1点;
第二晶体管M2的栅极与第一电平信号端VGL连接,第二晶体管M2的源极与第一晶体管M1的漏极及第六晶体管M6的栅极连接至N1点,第二晶体管M2的漏极与第三晶体管M3的栅极连接至N3点;
第三晶体管M3的栅极与第二晶体管M2的漏极连接,第三晶体管M3的源极与第二时钟信号端CK2连接,第三晶体管M3的漏极与输出端OUT及第五晶体管M5的漏极连接;
第四晶体管M4的栅极与其源极连接,且与第二输入信号端IN2连接,第四晶体管M4的漏极与第五晶体管M5的栅极及第六晶体管M6的漏极连接至N2点;
第五晶体管M5的栅极与第四晶体管M4的漏极及所述第六晶体管M6的漏极连接至N2点,第五晶体管M5的源极与第二电平信号端VGH及第六晶体管M6的源极连接,第五晶体管M5的漏极与输出端OUT及第三晶体管M3的漏极连接;
第六晶体管M6的栅极与第一晶体管M1的漏极及第二晶体管M2的源极连接,第六晶体管M6的源极与第二电平信号端VGH及第五晶体管M5的源极连接,漏极与第四晶体管M4的漏极及第五晶体管M5的栅极连接至N2点。
进一步,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6均为PMOS管。
在本实施例中,第一电平信号端VGL的输入信号为低电平信号,第二电平信号端VGH的输入信号为高电平信号,第一输入端IN1接入第一输入信号,第二输入端IN2接入第二输入信号,第一时钟信号端CK1接入第一时钟信号,第二时钟信号端CK2接入第二时钟信号,其中,第二时钟信号是第一时钟信号的反向信号。其工作时序图如图2所示,现结合图1和图2说明本实施例提供的移位寄存器的驱动方法。
如图1和图2所示,驱动过程分为三个阶段,分别是复位阶段a,移位阶段b、关断阶段c。
复位阶段a:
第一时钟信号端CK1接入第一时钟信号,第一时钟信号为低电平脉冲信号,在复位阶段a时为低电平信号,开启第一晶体管M1;
第一晶体管M1将第一输入信号端IN1接入的低电平信号传输至第六晶体管M6的栅极和第二晶体管M2的源极,N1点的电位为低电平,此时开启第六晶体管;
由于第六晶体管M6的源极连接第二电平信号端VGH,第二电平信号端VGH接入第二电平信号,第二电平信号为高电平信号,即该信号电平值恒定,且电平值相对后续出现的第一电平信号的电平值高,因此第六晶体管M6将高电平信号传输至第五晶体管M5的栅级,N2点的电位为高电平,关闭第五晶体管M5,从而第五晶体管M5不影响输出值的变化;
第一电平信号端VGL接入第一电平信号,第一电平信号为低电平信号,即该信号电平值恒定,且电平值相对前述的第二电平信号的电平值低,开启第二晶体管M2;
第二晶体管M2将第一晶体管M1传输的低电平信号传输至第三晶体管M3的栅极,N3点的电位为低电平,开启所述第三晶体管M3;由于第五晶体管M5不影响输出值的变化,因此输出端OUT的输出仅为第三晶体管M3将第二时钟信号端接入的第二时钟信号传输的值,第二时钟信号为第一时钟信号的反向信号,此时为高电平,即输出端OUT的输出也为高电平,对整个寄存器进行一个复位调整。
移位阶段b:
第一时钟信号端CK1接入所述第一时钟信号变为高电平,关闭第一晶体管M1,此时N1点的电位保持复位阶段a的低电平,第六晶体管M6持续开启,由于第二晶体管M2的栅极恒为低电平信号,因此第二晶体管M2持续开启,M3也持续开启;
此时,第二时钟信号端CK2接入的第二时钟信号变为低电平,由于电路的耦合作用,N3点的电位会被拉得更低,此时的第二晶体管M2则能抑制寄生电容的漏电流过大,达到维持电路稳定的效果。
同时,第二输入信号端IN2仍接入高电平,继续关闭第四晶体管M4,第五晶体M5的栅极仍接入第六晶体管M6传输的第二电平信号端接入的高电平,第五晶体管M5关闭,不影响输出端的输出值,仅由第三晶体管M3将第二时钟信号端接入的低电平传输至输出端,至此,体现了移位寄存器的移位功能,即将输入端的低电平脉冲信号移了一个阶段输出。
由于本实施例的移位寄存器通常使用于栅极驱动器,其还将有一段时间的保持功能,移位寄存器需要保持较好的高电平输出,为关断阶段c:
第一时钟信号端CK1接入的第一时钟信号变为低电平,开启第一晶体管M1;
第一晶体管M1将第一输入信号端IN1接入的高电平传输至第六晶体管M6的栅极和第二晶体管M2的源极,N1点的电位为高电平,关闭第六晶体管M6;
由于第二晶体管M2的栅极恒为低电平信号,因此第二晶体管M2持续开启并将第一晶体管M1传输的高电平信号传输至第三晶体管M3的栅极,N3点的电位为高电平,关闭第三晶体管M3,第三晶体管M3不影响电路的输出;
第二输入信号端IN2接入的第二输入信号变为低电平,开启第四晶体管M4;
第四晶体管M4将低电平信号传输至第五晶体管M5的栅极,由于第六晶体管M6关闭,因此N2点的电位为低电平,开启第五晶体管M5;
第五晶体管M5将第二电平信号端接入的高电平信号传输至所述输出端。
可见本移位寄存器可实现正确的电路动作,在移位阶段b中第二晶体管M2可抑制寄生电容的漏电流过大,正确的驱动栅极;再者,本实施例提供的移位寄存器不使用电容,较大的减小了用于显示装置驱动时所在位置,即非显示区域、边框区域的宽度,
此外本实施例提供的移位寄存器仅采用6个PMOS晶体管,由于在制程工艺中,单独采用p沟道型晶体管(PMOS)比n沟道型晶体管(NMOS)工艺减少两道MASK,因此本发明实施例提供的移位寄存器相比具有NMOS晶体管的移位寄存器减少了工艺步骤,节约了成本。
本发明还提供一种移位寄存器组,包括上述的n个寄存器(n>1且n为整数),彼此连接为n级。如图3所示,移位寄存器组包括第一级移位寄存器P1、第二级移位寄存器P2、第三级移位寄存器P3……第n级移位寄存器Pn,彼此连接为n级。第一级移位寄存器P1的输出端OUT1连接第二级移位寄存器P2的第一输入端P2-IN1,第二级移位寄存器P2的输出端OUT2连接第一级移位寄存器的第二输入端P1-IN2和第三级移位寄存器的第一输入端P3-IN1,第三级移位器P3的输出端OUT3连接第二级移位寄存器P2的第二输入端P2-IN2和第四级移位器存器P4的第一输入端P4-IN1(未示出),依此类推,第n级移位寄存器Pn的第一输入端Pn-IN1连接第n-1级移位寄存器的输出端OUTn-1(未示出),第n-1级移位寄存器的第二输入信号Pn-1-IN2端(未示出)接入第n级移位寄存器Pn的输出信号OUTn。
各级移位寄存器P1、P2、P3……Pn的第一电平信号端VGL并联,各级移位寄存器P1、P2、P3……Pn的第二电平信号端VGH并联。
奇数级移位寄存器P1、P3……P2k-1(k为正整数)的第一时钟信号端CK1彼此相连,偶数级移位寄存器P2……P2k的第二时钟信号端CK2彼此相连,奇数级移位寄存器P1、P3……P2k-1(k为正整数)的第一时钟信号端CK1与偶数级移位寄存器P2……P2k的第二时钟信号端CK2相连。
奇数级移位寄存器P1、P3……P2k-1的第二时钟信号端CK2彼此相连,偶数级移位寄存器P2……P2k的第一时钟信号端CK1彼此相连,所述奇数级移位寄存器P1、P3……P2k-1的第二时钟信号端CK2与所述偶数级移位寄存器P2……P2k的第一时钟信号端CK1相连。
进一步,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6均为PMOS管。
进一步,第一级移位寄存器P1的第一输入端P1-IN1,连接初始信号端STV,第n级移位寄存器Pn的第二输入端Pn-IN2连接关断信号端END。
本发明实施例还提供一种移位寄存器组的驱动方法,可以用于多行的栅极驱动,其电路工作时序图如图4所示,现结合图3与图4说明:
奇数级移位寄存器P1、P3……P2k-1(k为正整数)的第一时钟信号端CK1和偶数级移位寄存器P2……P2k的第二时钟信号端CK2接入第一时钟信号,奇数级移位寄存器P1、P3……P2k-1的第二时钟信号端CK2和偶数级移位寄存器P2……P2k的第一时钟信号端CK1接入第二时钟信号,第一电平信号端VGL接入第一电平信号,第二电平信号端VGH接入第二电平信号;
第一级移位寄存器P1的输出端OUT1接入第二级移位寄存器P2的第一输入端P2-IN1的信号,第二级移位寄存器P2的输出端OUT2接入第一级移位寄存器的第二输入端P1-IN2和第三级移位寄存器的第一输入端P3-IN1的信号,第三级移位器P3的输出端OUT3接入第二级移位寄存器P2的第二输入端P2-IN2和第四级移位器存器P4的第一输入端P4-IN1(未示出)的输出信号,依此类推,第n级移位寄存器Pn的第一输入端Pn-IN1接入第n-1级的输出端OUTn-1的输出信号,第n-1级移位寄存器的第二输入信号接入第n级移位寄存器的输出信号。
进一步,第一级移位寄存器P1的第一输入信号端P1-IN1接入初始信号,第n级移位寄存器的第二输入信号端Pn-IN2接入关断信号。
参考图4,在第一个周期的前半个周期,第一级移位寄存器P1的第一输入信号端P1-IN1接受初始信号端STV的低电平信号,第一级移位寄存器P1的第一时钟信号端CK1、第二时钟信号端CK2、第一电平信号端VGL和第二电平信号端VGL分别接入第一时钟信号,第二时钟信号,第一点评信号和第二电平信号,其时序与前述寄存器中的第一时钟信号,第二时钟信号,第一点评信号和第二电平信号相同。由前述移位寄存器的工作时序可知,第一级移位寄存器P1处于自身工作时序的复位阶段,其输出端OUT1在前半周期输出第二时钟信号,为高电平,进行初始化。
在第一周期的后半周期,初始电平信号变为高电平,第一级移位寄存器P1处于自身工作时序的移位阶段,由前述移位寄存器的工作时序可知,其输出端OUT1在后半周期输出第二时钟信号,为低电平,实现了将初始信号的低电平向后推移了半个周期。
此时,第二级移位寄存器P2的第一输入信号端P2-IN1接受到第一级移位寄存器P1的输出端OUT1的低电平信号,其第一时钟信号端CK1接入第二时钟信号的低电平,第二级移位寄存器P2处于自身的复位阶段,输出端P2-OUT输出高电平。第二级移位寄存器P2的输出端P2-OUT输出的高电平传输至第一级移位寄存器P1的第二输入端P1-IN2,使第一级移位寄存器P1在下一周期进入关断阶段,持续关闭,而接下来的半个周期第二级移位寄存器P2重复类似第一级移位寄存器P1的工作,输出低电平,开启第三级移位寄存器P3,并再延后半个周期后被第三级移位寄存器P3的输出端P3-OUT关闭。依次类推可得,下一级移位寄存器将上一级移位寄存器输出的低电平延后半个周期后输出,并关闭上一级移位寄存器。
在最后一级移位寄存器,如第n级移位寄存器Pn工作完成后,由于无下一级移位寄存器来关闭它,因此给出将第n级移位寄存器Pn输出延后半个周期的关断信号,如END的时序图。
本发明实施例提供的移位寄存器组及其驱动方法,将奇数级移位寄存器的第一时钟信号端和偶数级移位寄存器的第二时钟信号端接入第一时钟信号,奇数级移位寄存器的第二时钟信号端和偶数级移位寄存器的第一时钟信号端接入第二时钟信号,即可仅使用两个时钟信号实现逐行驱动的功能,保证电路的正确输出。
本发明实施例提供的移位寄存器组在正确输出的基础上,采用无电容结构,能进一步减小扫描电路的面积,将边框做得更窄;再者,该移位寄存器组仅使用6个PMOS管,比具有NMOS管的扫描电路减少两次MASK,简化了工艺步骤。
需要说明的是,以上实施例可以互相借鉴、综合使用。本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。