TWI383348B - 移位暫存器以及使用其之驅動電路與顯示裝置 - Google Patents

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Description

移位暫存器以及使用其之驅動電路與顯示裝置
本發明是關於一種移位暫存器，且特別是關於一種減少時脈控制信號數量之移位暫存器以及使用其之驅動電路與顯示裝置。
目前絕大部分液晶顯示器(liquid crystal display,LCD)所使用的薄膜電晶體(thin－film transistor,TFT)都是利用非晶矽(Amorphous silicon,a－Si：H)所製成的，因此在大型液晶顯示面板的設計上，外加驅動積體電路在液晶顯示面板的周圍。利用薄膜電晶體的閘極電壓控制源極與汲極之間的電流，將薄膜電晶體打開或關閉，在適當的時機與驅動信號的來源連接或斷絕，使得每一個顯示畫素可以獨立的運作，較不易受其他顯示畫素的影響。
在液晶顯示器的驅動電路，例如是掃描驅動電路以及資料驅動電路，主要為配合時脈信號控制，將掃描驅動信號以及資料驅動信號在一定時間寬度下依序輸出至下一級移位暫存器，以驅動面板各掃描線及各資料線。
圖1A繪示為習知之N型金屬氧化物半導體所實施之移位暫存器的電路圖。圖1B繪示為上述圖1A電路操作之時序圖。請參照圖1A及圖1B，在T1 時間內當輸入信號Gn － 1 為邏輯高電位時，電晶體N1、N7~N8導通，因此會將節點P2電位拉低至邏輯低電位，即電晶體N5~N6、N10不導通，同時，時脈信號CLK1由節點c1 輸入邏輯高電位，因此電晶體N2導通，節點P1電位拉高使電晶體N9導通。接著在T2 時間內，時脈信號CLK2由節點c2 輸入邏輯高電位，使輸出信號Gn 轉態為邏輯高電位，傳送至下一級裝置。
在T3 時間內，輸入信號Gn － 1 為邏輯低電位，電晶體N1、N7~N8不導通，同時，時脈信號CLK1由節點c1 輸入邏輯低電位，因此電晶體N2不導通，而節點P1電位亦足以使N9導通，輸出信號Gn 因時脈信號CLK2由節點c2 輸入邏輯低電位，而轉態為邏輯低電位，傳送至下一級裝置。在T4 時間內，時脈信號CLK3由節點c3 輸入邏輯高電位，因此N3~N4導通，將節點P2電位拉高使N5~N6、N10導通，將節點P1電位與輸出信號Gn 拉低至邏輯低電位，完成移位暫存器的重置操作。
上述之單一移位暫存器需3組時脈信號CLK1~CLK3在T1 ~T4 時間內完成操作，而利用多個移位暫存器所構成之電路則需至少4組時脈信號CLK1~CLK4控制，圖2A繪示為習知之多級移位暫存器所構成之掃描驅動電路的電路方塊圖。圖2B繪示為上述圖2A電路操作之時序圖。請參照圖2A及圖2B，第一級移位暫存器201接收掃描驅動信號SP，利用時脈信號CLK1、CLK2、CLK3透過移位暫存器201的輸入節點c1 、c2 、c3 ，在T2 時間輸出信號G1 (同上述圖1A單一移位暫存器100電路操作)。
第二級移位暫存器202接收上一級移位暫存器201之輸出信號G1 ，利用時脈信號CLK2、CLK4、CLK1透過移位暫存器202的時脈輸入節點c1 、c2 、c3 ，在T3 時間輸出信號G2 。第三級移位暫存器203接收上一級移位暫存器202之輸出信號G2 ，利用時脈信號CLK4、CLK3、CLK2透過移位暫存器203的時脈輸入節點c1 、c2 、c3 ，在T4 時間內輸出信號G3 。第四級移位暫存器204接收上一級移位暫存器203之輸出信號G3 ，利用時脈信號CLK3、CLK1、CLK4透過移位暫存器204的時脈輸入節點c1 、c2 、c3 ，在T5 時間內輸出信號G4 。
在習知技術中，多級移位暫存器需要4組時脈控制信號才能輸出一種信號，無法產生其他互補式的輸出信號以驅動其他畫素電路，例如有機電激發光二極體(organic light emitting dipde,OLED)的液晶顯示器之驅動電路，其需由驅動電路提供額外控制信號以完成驅動有機電激發光二極體之操作。此外，由於移位暫存器的運作是將前一級移位暫存器的輸出信號傳送至下一級移位暫存器，以作為其輸入信號，若移位暫存器的輸出阻抗過大時，前一級移位暫存器的輸出信號會因為下一級移位暫存器的負載效應，使得此輸出信號的準位錯誤，因而造成電路操作異常。另外，上述情況還會造成各級移位暫存器輸出信號重疊。若將此種會造成輸出信號重疊的移位暫存器應用在掃描驅動電路時，便有可能在同一時間內，開啟兩條掃描線，因而造成畫面顯示異常。
此外，對於中小尺寸之液晶顯示面板，例如是手機以及個人數位助理的顯示面板，其為將驅動電路設計在液晶顯示面板的玻璃基板上，因此則需使用低溫多晶矽(low temperature polycrystalline silicon)型之薄膜電晶體。然而將驅動電路設計在液晶顯示面板的玻璃基板上，容易因電晶體元件的特性不佳所限制，例如遷移率(mobility)較低、臨限電壓(threshold voltage)飄移、以及漏電流較大等...，因此在設計液晶顯示面板上的驅動電路時，必須特別考量上述問題而選擇元件。一般而言，在低溫多晶矽製程中，選擇P型金屬氧化物半導體場效應電晶體為元件特性可靠度較佳的一種。
本發明提供一種移位暫存器，利用時脈信號控制輸入信號延遲一預設時間後輸出信號至下一級裝置，只需利用兩組時脈信號即能控制移位暫存器輸出信號，減少時脈控制信號的數量，更進一步地減少硬體上佈線的複雜性及面積。
本發明另提供一種驅動電路，包含多個移位暫存器，利用時脈信號控制輸入信號延遲一預設時間後輸出信號以驅動各級裝置，只需利用三組時脈信號即能控制驅動電路運作，減少時脈控制信號的數量，更進一步減少硬體上佈線的複雜性及面積。
本發明再提供一種顯示裝置，包含至少一掃描驅動電路與一資料驅動電路，這些驅動電路由多個移位暫存器所構成，配合驅動信號以及三組時脈信號控制顯示裝置驅動各掃描線或各資料線，以達顯示之目的。此外，針對不同顯示裝置之驅動電路設計，提供合適之輸出信號。
本發明提出一種移位暫存器，包括第一、第二整流元件、以及第一~第四電晶體。第一整流元件的第一端耦接第一輸入節點；第二整流元件的第一端耦接第二輸入節點；第一電晶體的第一源/汲極耦接共同電位’其閘極耦接第二整流元件的第二端，其第二源/汲極耦接第一整流元件的第二端；第二電晶體的第一源/汲極耦接共同電位，其閘極耦接第一整流元件的第二端，其第二源/汲極耦接第二整流元件的第二端；第三電晶體的第一源/汲極耦接共同電位，其閘極耦接第二整流元件的第二端，其第二源/汲極耦接第一輸出節點；第四電晶體的第一源/汲極耦接第一輸出節點，其閘極耦接第一整流元件的第二端，其第二源/汲極耦接第三輸入節點。
本發明提出一種驅動電路，包括多個移位暫存器，其中每一級移位暫存器包括：第一、第二整流元件、以及第一~第四電晶體，其各元件耦接關係同上述之移位暫存器。其中，第i＋1個移位暫存器的第一輸入節點耦接第i個移位暫存器的第一輸出節點，利用第一、第二、以及第三時脈信號控制驅動電路的輸出，i為非零自然數。
本發明提出一種顯示裝置，至少包括掃描驅動電路與資料驅動電路，這些驅動電路包括多個移位暫存器，其中每一級移位暫存器包括：第一、第二整流元件、以及第一~第四電晶體，其各元件耦接關係同上述之移位暫存器。其中，第i＋1個移位暫存器的第一輸入節點耦接第i個移位暫存器的第一輸出節點，利用第一、第二、以及第三時脈信號控制驅動電路的輸出，i為非零自然數。
上述之驅動電路或顯示裝置，在一實施例中i＝3k＋1時，第i個移位暫存器的第二輸入節點接收第一時脈信號，第i個移位暫存器的第三輸入節點接收第二時脈信號；i＝3k＋2時，第i個移位暫存器的第二輸入節點接收第二時脈信號，第i個移位暫存器的第三輸入節點接收第三時脈信號；i＝3k時，第二輸入節點接收第三時脈信號，第三輸入節點接收第一時脈信號，其中k為自然數。
上述之移位暫存器、驅動電路或顯示裝置，在一實施例中更包括第五~第六電晶體。第五電晶體的第一源/汲極耦接共同電位，其閘極耦接第二整流元件的第二端，其第二源/汲極耦接第二輸出節點；第六電晶體的第一源/汲極耦接第二輸出節點，其閘極耦接第一整流元件的第二端，其第二源/汲極耦接第三輸入節點。
上述之移位暫存器、驅動電路或顯示裝置，在一實施例中更包括反相器。反相器的輸入端耦接第二輸出節點，其輸出端耦接第三輸出節點。
上述之反相器，在一實施例中包括第七電晶體以及第三整流元件。第七電晶體的第一源/汲極耦接共同電位，其閘極耦接第二輸出節點，其第二源/汲極耦接第三輸出節點；第三整流元件的第一端耦接第二輸入節點，其第二端耦接第三輸出節點。
上述之移位暫存器、驅動電路或顯示裝置，在一實施例中更包括反相器。反相器的輸入端耦接第一輸出節點，其輸出端耦接第三輸出節點。
上述之反相器，在一實施例中包括第七電晶體以及第三整流元件。第七電晶體的第一源/汲極耦接共同電位，其閘極耦接第一輸出節點，其第二源/汲極耦接第三輸出節點；第三整流元件的第一端耦接第二輸入節點，其第二端耦接第三輸出節點。
上述之移位暫存器、驅動電路或顯示裝置，在一實施例中更包括第八電晶體以及第四整流元件。第八電晶體的第一源/汲極耦接共同電位，其閘極耦接第一輸入節點，其第二源/汲極耦接第四輸出節點；第四整流元件的第一端耦接第二輸入節點，其第二端耦接第四輸出節點。
本發明之移位暫存器的電路設計上減少了時脈控制信號數量，更進一步地減少硬體上佈線的複雜性及面積。此移位暫存器更應用於一般驅動電路以驅動各級裝置，或者應用於顯示裝置之掃描驅動電路與資料驅動電路。另外，依據顯示裝置之驅動畫素電路設計不同而提供合適之輸出信號。此外，本發明之移位暫存器內的各元件，在製程技術上可依使用者之需求或元件特性之優劣而有所選擇。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉本發明之較佳實施例，並配合所附圖式，作詳細說明如下。
圖3繪示為本發明實施例之顯示裝置的電路方塊圖。請參照圖3，此顯示裝置包括顯示面板301、時脈控制器302、以及掃描驅動電路303與資料驅動電路304。在此實施例的顯示裝置以液晶顯示裝置為例，且以掃描驅動電路303作為說明本發明實施例的舉例。
圖4繪示為本發明圖3實施例之掃描驅動電路303的電路方塊圖。請參照圖4，此掃描驅動電路303中包括多個移位暫存器401~403(在此僅繪示3級作為代表)。第一級移位暫存器401接收掃描驅動信號SP後，利用時脈信號CLK1~CLK3的控制，使掃描驅動信號SP在一定時間寬度下依序至各級移位暫存器402、403...輸出，以依序開啟各掃描線，其較詳細的電路及其操作容後詳述。
圖5A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖5A，移位暫存器500利用P型金屬氧化物半導體場效應電晶體所實施之，包括電晶體MP1~MP4以及電晶體DP1~DP2。另外為了說明的方便，在此電路圖中，標示了一共同電位VDD與幾個節點，分別是節點I1 、a、b、O1 、Q、以及QB，其中，在此實施例的共同電位VDD是以電源電位作為舉例。
圖5B繪示為上述圖5A電路操作之時序圖。請參照圖5A與5B，在T1 時間內，當輸入信號NEXTi － 1 為邏輯低電位時，電晶體DP1，由於其採用二極體連接，因此接收NEXTi － 1 的節點I1 相當於二極體的陰極，故節點Q的電位透過電晶體DP1拉低至邏輯低電位，使電晶體MP2、MP4導通。由於電晶體MP2導通，因此節點QB電位被拉高至邏輯高電位，致使電晶體MP1、MP3不導通。接著在T2 時間內，時脈信號CLK1由節點b輸入邏輯低電位，由於電晶體MP4導通，因此輸出信號NEXTi 轉態為邏輯低電位，且輸出信號NEXTi 由節點O1 輸出至下一級移位暫存器以及輸出至面板以驅動掃描線。
在T3 時間內，時脈信號CLK2由節點a輸入邏輯低電位，電晶體DP2，由於其採用二極體連接，因此接收CLK2的節點a相當於二極體的陰極，故節點QB的電位透過電晶體DP2拉低至邏輯低電位，使MP1、MP3導通。由於電晶體MP1導通，因此節點Q電位被拉高至邏輯高電位，致使電晶體MP2、MP4不導通。由於電晶體MP3導通，因此輸出信號NEXTi 轉態為邏輯高電位。在T4 時間內，時脈信號CLK1、CLK2分別由節點b、a輸入邏輯高電位，致使電晶體MP4、DP2不導通。由於節點Q與QB電位維持T3 時間狀態，因此輸出信號NEXTi 依然為邏輯高電位。
圖6A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖5A與圖6A，圖6A與圖5A不同之處在於圖6A的電路更加入電晶體MP5~MP6。圖6B繪示為上述圖6A電路操作之時序圖。請參照圖6A與圖6B，由於電晶體MP5電路操作與電晶體MP3電路操作相同，電晶體MP6電路操作與電晶體MP4電路操作相同，故輸出信號SCANi 與輸出信號NEXTi 同相。此目的在於若移位暫存器的輸出信號NEXTi 同時輸出至下一級移位暫存器以及輸出至面板以驅動掃描線，可能會導致輸出至下一級移位暫存器的信號受到負載效應(loading effect)的影響，而使掃描驅動電路的操作異常。因此本實施例將輸出信號分為兩條路徑，一條路徑為將輸出信號SCANi 輸出至面板以驅動掃描線，以及另一路徑為將輸出信號NEXTi 輸出至下一級移位暫存器。
上述實施例說明了一種可以應用在液晶顯示器的掃描驅動電路，然而本發明並不限定用在液晶顯示器中。以下將舉一實施例說明如何將本發明的精神，應用在例如有機電激發光二極體(以下簡稱OLED)顯示器。為了讓本領域具有通常知識者能夠據以實施，在說明此實施例之前，先說明OLED的畫素單元如何運作。
圖7繪示為習知一種OLED畫素單元的電路方塊圖。請參照圖7，此畫素單元710包括資料交換模組701、驅動電路702、顯示交換模組703以及OLED 704。信號DATA為OLED顯示器之資料驅動電路所提供之資料，此資料為一電壓型態。資料交換模組701將此信號DATA儲存一段時間後，經驅動電路702將此資料轉換為一電流型態之資料，並輸出信號至顯示交換模組703。由於資料交換模組701儲存電壓需一段時間，在此期間內無需驅動OLED704。因此畫素單元710利用控制信號SX控制顯示交換模組703導通與否，決定驅動電路702的輸出信號是否驅動OLED704。此外，在更新畫面(frame)時，畫素單元710利用一具較大時間寬度之控制信號DIS控制資料交換模組701所儲存的電壓重置。
由於上述的OLED的畫素單元710需一控制信號用以控制顯示交換模組703導通與否，以及一控制信號用以重置資料交換模組701所儲存的電壓。因此，在以下實施例便以上述的有機電激發二極體顯示面板作為本發明圖3實施例的顯示面板301，並且同樣的以掃描驅動電路303作為以下實施例的舉例，其中掃描驅動電路303的架構同樣如本發明圖4實施例所示。
圖8A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖5A與圖8A，圖8A與圖5A不同之處在於圖8A的電路更加入電晶體MP7與DP3。圖8B繪示為上述圖8A電路操作之時序圖。請參照圖8A與圖8B，在T2 時間內，輸出信號NEXTi 為邏輯低電位，電晶體MP7導通，因此輸出信號NEXTXi 被拉高至邏輯高電位。在T3 時間內，輸出信號NEXTi 為邏輯高電位，電晶體MP7不導通，由於時脈信號CLK2輸入邏輯低電位，使電晶體DP3導通，因此輸出信號NEXTXi 被拉低至邏輯低電位。在T4 時間內，輸出信號NEXTi 為邏輯高電位，電晶體MP7不導通，由於時脈信號CLK2輸入邏輯高電位，使電晶體DP3不導通，因此輸出信號NEXTXi 維持為邏輯低電位。如圖8B所示，輸出信號NEXTXi 為一互補式信號，其與輸出信號NEXTi 反相。本實施例目的在於將輸出信號NEXTi 輸出至下一級移位暫存器以及輸出至面板以驅動畫素單元710，另外利用輸出信號NEXTXi 控制顯示交換模組703導通與否。
圖9A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖5A與圖9A，圖9A與圖5A不同之處在於加入電晶體MP5~MP7與DP3。圖9B繪示為上述圖9A電路操作之時序圖。請參照圖9A與圖9B，由於電晶體MP5電路操作與電晶體MP3相同，電晶體MP6電路操作與電晶體MP4相同，故輸出信號SCANi 與輸出信號NEXTi 同相。電晶體MP7與DP3電路操作同上述圖8A與圖8B之說明，不同之處在於為輸出一互補式信號SCANXi ，其與輸出信號SCANi 反相。本實施例之目的在於考慮負載效應的影響，將輸出信號SCANi 輸出至面板驅動畫素單元710，以及將輸出信號NEXTi 輸出至下一級移位暫存器，另外利用輸出信號SCANXi 控制顯示交換模組703導通與否。
本領域具有通常知識者應當知道，在圖8A與圖9A的實施例中，電晶體MP7與電晶體DP3，事實上此兩元件的功能等效於一反相器。故本領域具有通常知識者，透過本發明實施例的教導，便可以把電晶體MP7與電晶體DP3用反相器取代之，因此本發明不限於此。
圖10A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖5A與圖10A，圖10A與圖5A不同之處在於圖10A的電路更加入電晶體MP8與DP4。圖10B繪示為上述圖10A電路操作之時序圖。請參考圖10A與圖10B，在T1 時間內，輸入信號NEXTi － 1 為邏輯低電位，電晶體MP8導通，輸出信號VAi 被拉高至邏輯高電位。直至T3 時間內，時脈信號CLK2輸入為邏輯低電位，使電晶體DP4導通，輸出信號VAi 被拉低至邏輯低電位。如圖10B所示，輸出信號VAi 為一具兩倍時間寬度之信號。本實施例之目的在於提供一具兩倍時間寬度的控制信號VAi ，以重置資料交換模組701所儲存的電壓。
上述實施例說明中，電晶體DP1~DP4為使用P型金屬氧化物半導體場效應電晶體之閘源/汲極耦接，為二極體連接方式之整流元件。故本領域具有通常知識者，透過本發明實施例的教導，便可將電晶體DP1~DP4使用二極體或N型金屬氧化物半導體場效應電晶體之閘源/汲極耦接以取代之或是以普通PN接面二極體以取代之，在此不予贅述。
值得一提的是，上述實施例之移位暫存器為以P型金屬氧化物半導體場效電晶體所實施之，然而根據使用者之需求或元件特性可選擇其他元件替代之，例如：N型金屬氧化物半導體場效電晶體，接下來將舉出另一種實施例以便本領域具有通常知識者能輕易施行本發明。
圖11A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖5A與圖11A，圖11A與圖5A不同之處在於移位暫存器1100為利用N型金屬氧化物半導體場效應電晶體所實施，其包括電晶體MN1~MN4以及電晶體DN1~DN2。圖11B繪示為上述圖11A電路操作之時序圖。請參照圖11A、圖11B、圖5A與圖5B，本領域具有通常知識者應當可以看出，由於構成圖11A電路的電晶體為圖5A電路之N型電晶體實施例，因此在圖11B中，輸入信號、時脈信號、以及輸出信號分別與圖5B中各相對應信號準位相反。另外，由於圖11A的電路是使用N型電晶體，因此其所使用之共同電位VSS是以接地電位作為實施例。
圖12A繪示為本發明圖4實施例之移位暫存器401~403的一種實施電路之電路圖。請參照圖11A與圖12A，圖12A的電路與圖11A的電路，兩者之不同處在於圖12A的電路更加入電晶體MN5~MN6。圖12B繪示為上述圖12A電路操作之時序圖。請參照圖12A、圖12B、圖6A與圖6B，本領域具有通常知識者應當可以看出，由於構成圖12A電路的電晶體為圖6A電路之N型電晶體實施例，因此在圖12B中，輸入信號、時脈信號、以及輸出信號分別與圖6B中各相對應信號準位相反。本實施例目的在於考慮負載效應的影響，將輸出信號SCANi 輸出至面板以驅動掃描線，以及將輸出信號NEXTi 輸出至下一級移位暫存器。
圖13A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖11A與圖13A，圖13A的電路與圖11A的電路，兩者不同之處在於圖13A的移位暫存器1100更加入電晶體MN7與DN3。圖13B繪示為上述圖13A電路操作之時序圖。請參照圖13A、圖13B、圖8A與圖8B，本領域具有通常知識者應當可以看出，由於構成圖13A電路的電晶體為圖8A電路之N型電晶體實施例，因此在圖13B中，輸入信號、時脈信號、以及輸出信號分別與圖8B中各相對應信號準位相反。本實施例目的在於針對不同顯示裝置之驅動電路設計，例如：OLED之掃描驅動電路，將輸出信號NEXTi 輸出至OLED顯示面板以驅動其畫素單元，以及輸出至下一級移位暫存器，另外提供一互補式輸出信號NEXTi ，其與輸出信號NEXTi 反相。
圖14A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖11A與圖14A，圖14A的電路與圖11A的電路，兩者不同之處在於圖14A的移位暫存器1100更加入電晶體MN5~MN7與DN3。圖14B繪示為上述圖14A之電路操作時序圖。請參照圖14A、圖14B、圖9A與圖9B，本領域具有通常知識者應當可以看出，由於構成圖14A電路的電晶體為圖9A電路之N型電晶體實施例，因此在圖14B中，輸入信號、時脈信號、以及輸出信號分別與圖9B中各相對應信號準位相反。本實施例目的在於針對不同顯示裝置之驅動電路設計，例如：OLED顯示器之掃描驅動電路，且考慮負載效應的影響，將輸出信號SCANi 用以驅動OLED顯示面板的畫素單元，以及將輸出信號NEXTi 輸出至下一級移位暫存器，另外提供一互補式信號SCANXi ，其與輸出信號SCANi 反相。
本領域具有通常知識者應當知道，在圖13A與圖14A的實施例中，電晶體MN7與電晶體DN3，事實上此兩元件的功能等效於一反相器。故本領域具有通常知識者，透過本發明實施例的教導，便可以把電晶體MN7與電晶體DN3用反相器取代之，因此本發明不限於此。
圖15A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。請參照圖11A與圖15A，圖15A的電路與圖11A的電路，兩者不同之處在於圖15A的移位暫存器1100更加入電晶體MN8與DN4。圖15B繪示為上述圖15A實施例電路操作之時序圖。請參照圖15A、圖15B、圖10A與圖10B，本領域具有通常知識者應當可以看出，由於構成圖15A電路的電晶體為圖10A電路之N型電晶體實施例，因此在圖15B中，輸入信號、時脈信號、以及輸出信號分別與圖10B中各相對應信號準位相反。本實施例目的在於針對不同顯示裝置之驅動電路設計，例如：OLED顯示器之掃描驅動電路，將輸出信號NEXTi 輸出至OLED顯示面板以驅動其畫素單元以及輸出至下一級移位暫存器，另外提供兩倍時間寬度之輸出信號VAi 。
上述實施例中，電晶體DN1~DN4為使用N型金屬氧化物半導體場效應電晶體之閘源/汲極耦接，為二極體連接方式之整流元件。故本領域具有通常知識者，透過本發明實施例的教導，便可將電晶體DN1~DN4使用二極體或P型金屬氧化物半導體場效應電晶體之閘源/汲極耦接以取代之。
圖16繪示上述圖4電路操作之時序圖。請參照圖4與圖16，在此移位暫存器401~403分別使用本發明實施例圖6A電路作為舉例以說明本發明之精神。第一級移位暫存器401接收掃描驅動信號SP，利用時脈信號CLK1、CLK2透過移位暫存器401的輸入節點a、b，在T2 時間輸出信號NEXT1 至移位暫存器402，以及輸出信號SCAN1 至面板以驅動掃描線。第二級移位暫存器402接收上一級移位暫存器401之輸出信號NEXT1 ，利用時脈信號CLK2、CLK3透過移位暫存器402的輸入節點a、b，在T3 時間輸出信號NEXT2 至移位暫存器403，以及輸出信號SCAN2 至面板以驅動掃描線。第三級移位暫存器403接收上一級移位暫存器402之輸出信號NEXT2 ，利用時脈信號CLK3、CLK1透過移位暫存器403的輸入節點a、b，在T4 時間輸出信號NEXT3 ，以及輸出信號SCAN3 至面板以驅動掃描線。
上述舉例，雖然僅使用圖6A的電路作為舉例，然本發明不應侷限於此範圍，任何本領域具有通常知識者，透過上述多個實施例的教導，應當知道，依照應用場合的不同，圖4的移位暫存器仍可例如使用圖5A、8A、9A、10A、11A、12A、13A、14A、15A的電路來實施。
同理類推，本發明圖3實施例之資料驅動電路304亦可應用本發明實施例圖5A、8A、9A、10A、11A、12A、13A、14A、15A的移位暫存器來實施，其差別僅在於應用場合上的不同。在資料驅動電路304中，移位暫存器的功能為藉由時脈信號控制，將像素資料傳送至下一級移位暫存器，故本發明並不限定使用在掃描驅動電路。
綜上所述，本發明至少包括下列好處：1.單一移位暫存器使用2組時脈信號控制輸出信號輸出，減少時脈控制信號數量，減少硬體上佈線的複雜性及面積。
2.由多個移位暫存器所構成之驅動電路以及使用其之顯示裝置為使用3組時脈信號控制輸出信號輸出，減少時脈控制信號數量，減少硬體上佈線的複雜性及面積。
在本發明的實施例中，又包括下列好處：1.移位暫存器、多個移位暫存器所構成之驅動電路以及使用其之顯示裝置，考慮電阻電容的負載效應，將輸出信號分為兩個路徑，一輸出信號用以驅動裝置/顯示面板的掃描線，另一輸出信號用以傳送至下一級移位暫存器。
2.移位暫存器、多個移位暫存器所構成之驅動電路以及使用其之顯示裝置，提供一互補式信號或兩倍時間寬度之信號。
3.能依據使用者之需求與元件特性考量而選擇適當之元件，例如：使用全P型金屬氧化物半導體所實施之移位暫存器，應用於驅動電路，其設計在顯示面板的玻璃基板上。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
VDD．．．電源電位
VSS．．．接地電位
CLK1~CLK4．．．時脈信號
Gn － 1 ．．．輸入信號
Gn ．．．輸出信號
c1 、c2 、c3 、P1、P2．．．節點
N1~N10．．．電晶體
100、500、1100．．．移位暫存器電路
201~204．．．移位暫存器
301．．．液晶顯示面板
302．．．時序控制電路
303．．．掃描驅動電路
304．．．資料驅動電路
401~403．．．移位暫存器
MP1~MP8、MN1~MN8、DP1~DP4、DN1~DN4．．．電晶體
NEXTi － 1 ．．．輸入信號
NEXTi 、NEXTXi 、SCANi 、SCANXi 、VAi ．．．輸出信號
I1 、a、b、O1 、Q、QB．．．節點
701．．．資料交換模組
702．．．掃描驅動電路
703．．．顯示交換模組
704．．．有機電激發光二極體
圖1A繪示為習知之N型金屬氧化物半導體所實施之移位暫存器電路圖。
圖1B繪示為圖1A電路操作之時序圖。
圖2A繪示為習知之多級移位暫存器連接的電路方塊圖。
圖2B繪示為圖2A電路操作之時序圖。
圖3繪示為本發明實施例之顯示裝置的電路方塊圖。
圖4繪示為本發明圖3實施例之掃描驅動電路的電路方塊圖。
圖5A繪示為本發明圖4實施例之移位暫存器的電路圖。
圖5B繪示為本發明圖5A電路操作之時序圖。
圖6A繪示為本發明實施例圖4之移位暫存器401~403的一種實施電路之電路圖。
圖6B繪示為本發明圖6A電路操作之時序圖。
圖7繪示為習知一種OLED畫素單元的電路方塊圖。
圖8A繪示為本發明實施例圖4之移位暫存器401~403的另一種實施電路之電路圖。
圖8B繪示為本發明圖8A電路操作的時序圖。
圖9A繪示為本發明實施例圖4之移位暫存器401~403的另一種實施電路之電路圖。
圖9B繪示為本發明圖9A電路操作的時序圖。
圖10A繪示為本發明實施例圖4之移位暫存器的另一種實施電路之電路圖。
圖10B繪示為本發明圖10A電路操作的時序圖。
圖11A繪示為本發明實施例圖4之移位暫存器的另一種實施電路之電路圖。
圖11B繪示為本發明圖11A電路操作的時序圖。
圖12A繪示為本發明實施例圖4之移位暫存器的另一種實施電路之電路圖。
圖12B繪示為本發明圖12A電路操作的時序圖。
圖13A繪示為本發明實施例圖4之移位暫存器的另一種實施電路之電路圖。
圖13B繪示為本發明圖13A電路操作的時序圖。
圖14A繪示為本發明實施例圖4之移位暫存器的另一種實施電路之電路圖。
圖14B繪示為本發明圖14A電路操作的時序圖。
圖15A繪示為本發明實施例圖4之移位暫存器的另一種實施電路之電路圖。
圖15B繪示為本發明圖15A電路操作的時序圖。
圖16繪示為本發明圖4電路操作之時序圖。
MP1~MP4、DP1~DP2．．．電晶體
CLK1~CLK2．．．時脈信號
VDD．．．電源電位
NEXTi － 1 ．．．輸入信號
NEXTi ．．．輸出信號
I1 、a、b、O1 、Q、QB．．．節點
500．．．移位暫存器電路

Claims (41)

  1. 一種移位暫存器，包括：一第一整流元件，其第一端直接連接一第一輸入節點；一第二整流元件，其第一端直接連接一第二輸入節點；一第一電晶體，其第一源/汲極直接連接一共同電位，其閘極直接連接該第二整流元件之第二端，其第二源/汲極直接連接該第一整流元件之第二端；一第二電晶體，其第一源/汲極直接連接該共同電位，其閘極直接連接該第一整流元件之第二端，其第二源/汲極直接連接該第二整流元件之第二端；一第三電晶體，其第一源/汲極直接連接該共同電位，其閘極直接連接該第二整流元件之第二端，其第二源/汲極直接連接一第一輸出節點；以及一第四電晶體，其第一源/汲極直接連接該第一輸出節點，其閘極直接連接該第一整流元件之第二端，其第二源/汲極直接連接一第三輸入節點。
  2. 如申請專利範圍第1項所述之移位暫存器，更包括：一第五電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第二整流元件之第二端，其第二源/汲極耦接一第二輸出節點；以及一第六電晶體，其第一源/汲極耦接該第二輸出節點，其閘極耦接該第一整流元件之第二端，其第二源/汲極耦接該第三輸入節點。
  3. 如申請專利範圍第2項所述之移位暫存器，更包括：一反相器，其輸入端耦接該第二輸出節點，其輸出端耦接一第三輸出節點。
  4. 如申請專利範圍第3項所述之移位暫存器，其中該反相器包括：一第七電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第二輸出節點，其第二源/汲極耦接該第三輸出節點；以及一第三整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第三輸出節點。
  5. 如申請專利範圍第1項所述之移位暫存器，更包括：一反相器，其輸入端耦接該第一輸出節點，其輸出端耦接一第三輸出節點。
  6. 如申請專利範圍第5項所述之移位暫存器，其中該反相器包括：一第七電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第一輸出節點，其第二源/汲極耦接該第三輸出節點；以及一第三整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第三輸出節點。
  7. 如申請專利範圍第1項所述之移位暫存器，更包括：一第八電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第一輸入節點，其第二源/汲極耦接一第四輸出節 點；以及一第四整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第四輸出節點。
  8. 如申請專利範圍第1項所述之移位暫存器，其中該共同電位為一電源電位，且該第一~第四電晶體為P型。
  9. 如申請專利範圍第8項所述之移位暫存器，其中該第一整流元件為一P型電晶體，其閘極與第一源/汲極耦接該第一整流元件之第一端，其第二源/汲極耦接該第一整流元件之第二端。
  10. 如申請專利範圍第8項所述之移位暫存器，其中該第二整流元件為一P型電晶體，其閘極與第一源/汲極耦接該第二整流元件之第一端，其第二源/汲極耦接該第二整流元件之第二端。
  11. 如申請專利範圍第1項所述之移位暫存器，其中該共同電位為一接地電位，且該第一~第四電晶體為N型。
  12. 如申請專利範圍第11項所述之移位暫存器，其中該第一整流元件為一N型電晶體，其閘極與第一源/汲極耦接該第一整流元件之第一端，其第二源/汲極耦接該第一整流元件之第二端。
  13. 如申請專利範圍第11項所述之移位暫存器，其中該第二整流元件為一N型電晶體，其閘極與第一源/汲極耦接該第二整流元件之第一端，其第二源/汲極耦接該第二整流元件之第二端。
  14. 一種驅動電路，包括：多個移位暫存器，其中每一該些移位暫存器包括：一第一整流元件，其第一端直接連接一第一輸入 節點；一第二整流元件，其第一端直接連接一第二輸入節點；一第一電晶體，其第一源/汲極直接連接一共同電位，其閘極直接連接該第二整流元件之第二端，其第二源/汲極直接連接該第一整流元件之第二端；一第二電晶體，其第一源/汲極直接連接該共同電位，其閘極直接連接該第一整流元件之第二端，其第二源/汲極直接連接該第二整流元件之第二端；一第三電晶體，其第一源/汲極直接連接該共同電位，其閘極直接連接該第二整流元件之第二端，其第二源/汲極直接連接一第一輸出節點；以及一第四電晶體，其第一源/汲極直接連接該第一輸出節點，其閘極直接連接該第一整流元件之第二端，其第二源/汲極直接連接一第三輸入節點；其中，該第i+1個移位暫存器之該第一輸入節點直接連接該第i個移位暫存器之該第一輸出節點，利用一第一、一第二、以及一第三時脈信號控制該驅動電路之輸出，i為非零自然數。
  15. 如申請專利範圍第14項所述之驅動電路，其中i=3k+1時，該第i個移位暫存器之該第二輸入節點接收該第一時脈信號，該第i個移位暫存器之該第三輸入節點接收該第二時脈信號；i=3k+2時，該第i個移位暫存器之該第二輸入節點接收該第二時脈信號，該第i個移位暫存器之該第三輸入節點接收該第三時脈信號；i=3k時，該第二輸入節點接收該第三時脈信號，該第三輸入節點接收該第 一時脈信號，其中k為自然數。
  16. 如申請專利範圍第14項所述之驅動電路，其中每一該些移位暫存器，更包括：一第五電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第二整流元件之第二端，其第二源/汲極耦接一第二輸出節點；以及一第六電晶體，其第一源/汲極耦接該第二輸出節點，其閘極耦接該第一整流元件之第二端，其第二源/汲極耦接該第三輸入節點。
  17. 如申請專利範圍第16項所述之驅動電路，其中每一該些移位暫存器，更包括：一反相器，其輸入端耦接該第二輸出節點，其輸出端耦接一第三輸出節點。
  18. 如申請專利範圍第17項所述之驅動電路，其中該反相器包括：一第七電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第二輸出節點，其第二源/汲極耦接該第三輸出節點；以及一第三整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第三輸出節點。
  19. 如申請專利範圍第14項所述之驅動電路，其中每一該些移位暫存器，更包括：一反相器，其輸入端耦接該第一輸出節點，其輸出端耦接一第三輸出節點。
  20. 如申請專利範圍第19項所述之驅動電路，其中該反相器包括： 一第七電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第一輸出節點，其第二源/汲極耦接該第三輸出節點；以及一第三整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第三輸出節點。
  21. 如申請專利範圍第14項所述之驅動電路，其中每一該些移位暫存器，更包括：一第八電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第一輸入節點，其第二源/汲極耦接一第四輸出節點；以及一第四整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第四輸出節點。
  22. 如申請專利範圍第14項所述之驅動電路，其中該共同電位為一電源電位，且該第一~第四電晶體為P型。
  23. 如申請專利範圍第22項所述之驅動電路，其中該第一整流元件為一P型電晶體，其閘極與第一源/汲極耦接該第一整流元件之第一端，其第二源/汲極耦接該第一整流元件之第二端。
  24. 如申請專利範圍第22項所述之驅動電路，其中該第二整流元件為一P型電晶體，其閘極與第一源/汲極耦接該第二整流元件之第一端，其第二源/汲極耦接該第二整流元件之第二端。
  25. 如申請專利範圍第14項所述之驅動電路，其中該共同電位為一接地電位，且該第一~第四電晶體為N型。
  26. 如申請專利範圍第25項所述之驅動電路，其中該第一整流元件為一N型電晶體，其閘極與第一源/汲極耦接 該第一整流元件之第一端，其第二源/汲極耦接該第一整流元件之第二端。
  27. 如申請專利範圍第25項所述之驅動電路，其中該第二整流元件為一N型電晶體，其閘極與第一源/汲極耦接該第二整流元件之第一端，其第二源/汲極耦接該第二整流元件之第二端。
  28. 一種顯示裝置，包括：至少一掃描驅動電路與一資料驅動電路，該些驅動電路包括多個移位暫存器，其中每一該些移位暫存器包括：一第一整流元件，其第一端直接連接一第一輸入節點；一第二整流元件，其第一端直接連接一第二輸入節點；一第一電晶體，其第一源/汲極直接連接一共同電位，其閘極直接連接該第二整流元件之第二端，其第二源/汲極直接連接該第一整流元件之第二端；一第二電晶體，其第一源/汲極直接連接該共同電位，其閘極直接連接該第一整流元件之第二端，其第二源/汲極直接連接該第二整流元件之第二端；一第三電晶體，其第一源/汲極直接連接該共同電位，其閘極直接連接該第二整流元件之第二端，其第二源/汲極直接連接一第一輸出節點；以及一第四電晶體，其第一源/汲極直接連接該第一輸出節點，其閘極直接連接該第一整流元件之第二端，其第二源/汲極直接連接一第三輸入節點；其中，該第i+1個移位暫存器之該第一輸入節點直接 連接該第i個移位暫存器之該第一輸出節點，利用一第一、一第二、以及一第三時脈信號控制該驅動電路之輸出，i為非零自然數。
  29. 如申請專利範圍第28項所述之顯示裝置，其中i=3k+1時，該第i個移位暫存器之該第二輸入節點接收該第一時脈信號，該第i個移位暫存器之該第三輸入節點接收該第二時脈信號；i=3k+2時，該第i個移位暫存器之該第二輸入節點接收該第二時脈信號，該第i個移位暫存器之該第三輸入節點接收該第三時脈信號；i=3k時，該第二輸入節點接收該第三時脈信號，該第三輸入節點接收該第一時脈信號，其中k為自然數。
  30. 如申請專利範圍第28項所述之顯示裝置，其中每一該些移位暫存器，更包括：一第五電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第二整流元件之第二端，其第二源/汲極耦接一第二輸出節點；以及一第六電晶體，其第一源/汲極耦接該第二輸出節點，其閘極耦接該第一整流元件之第二端，其第二源/汲極耦接該第三輸入節點。
  31. 如申請專利範圍第30項所述之顯示裝置，其中每一該些移位暫存器，更包括：一反相器，其輸入端耦接該第二輸出節點，其輸出端耦接一第三輸出節點。
  32. 如申請專利範圍第31項所述之顯示裝置，其中該反相器包括：一第七電晶體，其第一源/汲極耦接該共同電位，其閘 極耦接該第二輸出節點，其第二源/汲極耦接該第三輸出節點；以及一第三整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第三輸出節點。
  33. 如申請專利範圍第28項所述之顯示裝置，其中每一該些移位暫存器，更包括：一反相器，其輸入端耦接該第一輸出節點，其輸出端耦接一第三輸出節點。
  34. 如申請專利範圍第33項所述之顯示裝置，其中該反相器包括：一第七電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第一輸出節點，其第二源/汲極耦接該第三輸出節點；以及一第三整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第三輸出節點。
  35. 如申請專利範圍第28項所述之顯示裝置，其中每一該些移位暫存器，更包括：一第八電晶體，其第一源/汲極耦接該共同電位，其閘極耦接該第一輸入節點，其第二源/汲極耦接一第四輸出節點；以及一第四整流元件，其第一端耦接該第二輸入節點，其第二端耦接該第四輸出節點。
  36. 如申請專利範圍第28項所述之顯示裝置，其中該共同電位為一電源電位，且該第一~第四電晶體為P型。
  37. 如申請專利範圍第36項所述之顯示裝置，其中該第一整流元件為一P型電晶體，其閘極與第一源/汲極耦接 該第一整流元件之第一端，其第二源/汲極耦接該第一整流元件之第二端。
  38. 如申請專利範圍第36項所述之顯示裝置，其中該第二整流元件為一P型電晶體，其閘極與第一源/汲極耦接該第二整流元件之第一端，其第二源/汲極耦接該第二整流元件之第二端。
  39. 如申請專利範圍第28項所述之顯示裝置，其中該共同電位為一接地電位，且該第一~第四電晶體為N型。
  40. 如申請專利範圍第39項所述之顯示裝置，其中該第一整流元件為一N型電晶體，其閘極與第一源/汲極耦接該第一整流元件之第一端，其第二源/汲極耦接該第一整流元件之第二端。
  41. 如申請專利範圍第39項所述之顯示裝置，其中該第二整流元件為一N型電晶體，其閘極與第一源/汲極耦接該第二整流元件之第一端，其第二源/汲極耦接該第二整流元件之第二端。
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