JP5568510B2 - 半導体装置及びアクティブマトリクス型表示装置 - Google Patents
半導体装置及びアクティブマトリクス型表示装置 Download PDFInfo
- Publication number
- JP5568510B2 JP5568510B2 JP2011125587A JP2011125587A JP5568510B2 JP 5568510 B2 JP5568510 B2 JP 5568510B2 JP 2011125587 A JP2011125587 A JP 2011125587A JP 2011125587 A JP2011125587 A JP 2011125587A JP 5568510 B2 JP5568510 B2 JP 5568510B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- electrode
- switch
- input
- electrically connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000011159 matrix material Substances 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000003990 capacitor Substances 0.000 description 69
- 238000005070 sampling Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 101000605024 Rattus norvegicus Large neutral amino acids transporter small subunit 1 Proteins 0.000 description 10
- 238000013459 approach Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000002425 crystallisation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000013481 data capture Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 101100182247 Caenorhabditis elegans lat-1 gene Proteins 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3275—Details of drivers for data electrodes
- G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0233—Improving the luminance or brightness uniformity across the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
Description
データラッチ回路を駆動回路の一部に用いたアクティブマトリクス型表示装置に関する。
また、本発明は、そのアクティブマトリクス型表示装置を用いた電子機器に関する。
け等の需要の増加から、それらの開発が進められている。特に絶縁体上に多結晶半導体(
poly−Si;ポリシリコン)により形成された薄膜トランジスタ(Thin Fil
m Transistor;TFT)を用いて画素回路及び駆動回路(以下まとめて「内
部回路」と称する。)を一体形成する技術は活発に開発が進められている。内部回路はソ
ース信号線駆動回路及びゲート信号線駆動回路等を有しており、これらの駆動回路等がマ
トリクス状に配置された画素回路を制御する。
を介して、コントローラIC等(以下「外部回路」と称する。)と接続され、その動作が
制御される。一般的に、外部回路に用いるICの駆動電圧(即ち信号の振幅)は、低消費
電力化の観点から、内部回路の駆動電圧と比較して小さくなっている。現状では、外部回
路には3.3Vの電圧で動作するICが用いられるのが一般的ではあるが、内部回路の動
作電圧は10V程度と外部回路と比較して高い。そのため、3.3Vの信号を外部回路か
ら内部回路に入力する際、レベルシフト回路等で信号の振幅を10V程度に変換する必要
がある。
の部品の増加、消費電力の増加等の問題が生じる。一方、内部回路においてシフトレジス
タやデータラッチ回路等に入力する前にレベルシフトする場合には、レイアウト面積の増
加、消費電力の増加、高周波動作が困難等の問題が生じる。よって、外部回路からの低電
圧の振幅の信号をそのまま内部回路の駆動回路を構成するシフトレジスタやデータラッチ
回路等に入力して、正確に動作させる方式が求められている(以下、この方式を「低電圧
駆動」と称する。)。
ログ駆動方式がある。デジタル駆動方式を用いる場合、内部回路を構成するソース信号線
駆動回路内には、シフトレジスタからのサンプリングパルスによって順次デジタルの映像
信号を取り込むデータラッチ回路が必要となる。
。)。
らつきの影響により、誤作動してしまう場合がある。
ここで、一般的な従来型データラッチ回路を図2(A)に示す。前記データラッチ回路は
クロックドインバータ2005及びインバータ2006を有し、前記クロックドインバー
タ2005は直列に接続されたP型TFT2001及び2002、並びにN型TFT20
03及び2004を有する。P型TFT2001のゲート電極にはシフトレジスタからの
サンプリングパルス(LAT)が入力され、ソース電極は電源VDDが供給されるような
接続構造をとる。N型TFT2004のゲート電極にはサンプリングパルス(LAT)の
反転パルス(LATB)が入力され、ソース電極は電源VSSが供給されるような接続構
造をとる。P型TFT2002及びN型TFT2003のゲート電極にはデジタル信号(
DATA)が入力される。また、P型TFT2002及びN型TFT2003のドレイン
電極はインバータ2006に接続されている。
2(A)及び(B)を用い従来型データラッチ回路の動作を説明する。なお、入力される
デジタル信号(以下「データ信号」と称する。)はデジタル形式であり、「1」を表現す
る電位と、「0」を表現する電位とを有する信号である。本明細書においては、如何なる
場合にも、その電位を問わず、「1」を表現する電位レベルを「Hレベル」、「0」を表
現する電位レベルを「Lレベル」と表記する。なお、特別の記載がない限り、その電位の
高低は、Lレベル<Hレベルとする。
が入力され、LATがLレベル、LATBがHレベルとなり、P型TFT2001及びN
型TFT2004がオンする。この時、DATAがHレベルであると、P型TFT200
2がオフ、且つN型TFT2003がオンし、クロックドインバータ2005はVSSを
出力する。逆に、DATAがLレベルであると、P型TFT2002がオン、且つN型T
FT2003がオフし、クロックドインバータ2005はVDDを出力する。
デジタル信号DATAをそのまま入力する場合について、その駆動を図2(A)及び(B
)を用いて説明する。ここで、VSSは−2V、VDDは5V、LAT及びLATBのH
レベルは5V、Lレベルは−2V、DATAのHレベルは3V、Lレベルは0Vとする。
LATがHレベル(5V)、LATBがLレベル(−2V)となり、P型TFT2001
及びN型TFT2004がオンする。この時、DATAがHレベル(3V)であると、P
型TFT2002がオフ、且つN型TFT2003がオンし、クロックドインバータ20
05はVSSを出力する。しかしこの時、P型TFT2002の閾値電圧|VTH|が2
V以下であると、P型TFT2002もオンしてしまいリーク電流が流れる。
き、その結果、P型TFT2002の|Vgs|=2Vにおけるオン電流が、N型TFT
2003の|Vgs|=5Vにおけるオン電流を上回ると、論理が逆転し、クロックドイ
ンバータ2005の出力は、VSSとはならず、VDDとなってしまうことになる。
H|が2V以下であると、N型TFT2003もオンしてしまいリーク電流が流れ、さら
には、N型TFT2003の|Vgs|=2Vにおけるオン電流が、P型TFT2002
の|Vgs|=5Vにおけるオン電流を上回ると、論理が逆転し、クロックドインバータ
2005の出力は、VDDとはならず、VSSとなってしまうことになる。
けにくく、低消費電力、高周波動作が可能なデータラッチ回路を提供することを課題とす
るものである。
あるかを判定するインバータにおいて、前記インバータの入力端子と出力端子とを短絡す
る手段を有し、且つ、前記インバータの入力端子を容量の一方の電極と接続し、前記容量
のもう一方の電極には、データ信号又は基準電位を取り込む構成にしておく。
初めに、前記インバータの入力端子と出力端子を短絡することで、前記インバータの入力
端子と容量の一方の電極とを前記インバータの閾値電位にし、同時に、前記容量のもう一
方の電極を基準電位にしておく。
次に、基準電位にした前記容量の一方の電極にデータ信号を取り込む。これにより、前記
容量を介したインバータの入力端子の電位は閾値電位から上下に変動し、データ信号のH
レベル又はLレベルの判別が可能となる。
影響を受けることなく、正確に動作することができる。
本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1
及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続されたインバータ
と、前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リ
セット期間において、前記スイッチをオンし、且つ前記容量手段の前記第2の電極に第1
の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第2
の電極に前記デジタル信号を入力することを特徴とする。
て、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続されたイ
ンバータと、前記インバータの前記入力端子と出力端子との間に接続された第1のスイッ
チと、前記第2の電極に接続された第2のスイッチ及び第3のスイッチとを有し、リセッ
ト期間において、前記第1のスイッチをオンし、且つ前記第2のスイッチをオンすること
により前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間後の取り
込み期間において、前記第3のスイッチをオンすることにより前記容量手段の前記第2の
電極に前記デジタル信号を入力することを特徴とするデータラッチ回路。
て、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続された第
1のインバータと、前記第1のインバータの前記入力端子と出力端子との間に接続された
スイッチと、前記第1のインバータの前記出力端子に入力端子が接続された第2のインバ
ータと、前記第2のインバータの前記入力端子及び出力端子に出力端子及び入力端子がそ
れぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイッチ
をオンし、且つ前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間
後の取り込み期間において、前記容量手段の前記第2の電極に前記デジタル信号を入力す
ることを特徴とする。
る容量手段と、前記第1の電極に入力端子が接続された第1のインバータと、前記第1の
インバータの前記入力端子と出力端子との間に接続された第1のスイッチと、前記第2の
電極に接続された第2のスイッチ及び第3のスイッチと、前記第1のインバータの前記出
力端子に入力端子が接続された第2のインバータと、前記第2のインバータの前記入力端
子及び出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを
有し、リセット期間において、前記第1のスイッチをオンし、且つ前記第2のスイッチを
オンすることにより前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット
期間後の取り込み期間において、前記第3のスイッチをオンすることにより前記容量手段
の前記第2の電極に前記デジタル信号を入力することを特徴とする。
て、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続された第
1のインバータと、前記第1のインバータの前記入力端子と出力端子との間に接続された
スイッチと、前記第1のインバータの前記出力端子に入力端子が接続された第2のインバ
ータと、前記第1のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子
がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイ
ッチをオンし、且つ前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット
期間後の取り込み期間において、前記容量手段の前記第2の電極に前記デジタル信号を入
力することを特徴とする。
て、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続された第
1のインバータと、前記第1のインバータの前記入力端子と出力端子との間に接続された
第1のスイッチと、前記第2の電極に接続された第2のスイッチ及び第3のスイッチと、
前記第1のインバータの前記出力端子に入力端子が接続された第2のインバータと、前記
第1のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子がそれぞれ接
続されたクロックドインバータとを有し、リセット期間において、前記第1のスイッチを
オンし、且つ前記第2のスイッチをオンすることにより前記容量手段の前記第2の電極に
第1の電位を入力し、前記リセット期間後の取り込み期間において、前記第3のスイッチ
をオンすることにより前記容量手段の前記第2の電極に前記デジタル信号を入力すること
を特徴とする。
て、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の
容量手段と、前記第1の電極及び前記第3の電極に入力端子が接続されたインバータと、
前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リセッ
ト期間において、前記スイッチをオンし、且つ前記第1の容量手段の前記第2の電極に第
1の電位を入力し、且つ前記第3の容量手段の前記第4の電極に第2の電位を入力し、前
記リセット期間後の取り込み期間において、前記第1の容量手段の前記第2の電極および
前記第2の容量手段の前記第4の電極に前記デジタル信号を入力することを特徴とする。
て、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の
容量手段と、前記第1の電極及び前記第3の電極に入力端子が接続されたインバータと、
前記インバータの前記入力端子と出力端子との間に接続された第1のスイッチと、前記第
2の電極に接続された第2のスイッチ及び第3のスイッチと、前記第4の電極に接続され
た第4のスイッチ及び第5のスイッチとを有し、リセット期間において、前記スイッチを
オンし、且つ前記第2のスイッチをオンすることにより前記第1の容量手段の前記第2の
電極に第1の電位を入力し、且つ前記第4のスイッチをオンすることにより前記第3の容
量手段の前記第4の電極に第2の電位を入力し、前記リセット期間後の取り込み期間にお
いて、前記第3のスイッチをオンすることにより前記第1の容量手段の前記第2の電極に
、且つ前記第5のスイッチをオンすることにより前記第2の容量手段の前記第4の電極に
前記デジタル信号を入力することを特徴とする。
て、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の
容量手段と、前記第1の電極に入力端子が接続され且つ前記第3の電極に出力端子が接続
された第1のインバータと、前記第1のインバータの前記入力端子と前記出力端子との間
に接続された第1のスイッチと、第5及び第6の電極を有する第3の容量手段と、第7及
び第8の電極を有する第4の容量手段と、前記第5の電極に入力端子が接続され且つ前記
第7の電極に出力端子が接続された第2のインバータと、前記第2のインバータの前記入
力端子と前記出力端子との間に接続された第2のスイッチと、前記第4及び前記第8の電
極に入力端子が接続された第3のインバータと、前記第3のインバータの前記入力端子と
出力端子との間に接続された第3のスイッチとを有し、リセット期間において、前記第1
及び第2のスイッチをオンし、且つ前記第1の容量手段の前記第2の電極に第1の電位を
入力し、且つ前記第3の容量手段の前記第4の電極に第2の電位を入力し、前記リセット
期間後の取り込み期間において、前記第1の容量手段の前記第2の電極および前記第2の
容量手段の前記第4の電極に前記デジタル信号を入力することを特徴とする。
て、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の
容量手段と、前記第1の電極に入力端子が接続され且つ前記第3の電極に出力端子が接続
された第1のインバータと、前記第1のインバータの前記入力端子と前記出力端子との間
に接続された第1のスイッチと、第5及び第6の電極を有する第3の容量手段と、第7及
び第8の電極を有する第4の容量手段と、前記第5の電極に入力端子が接続され且つ前記
第7の電極に出力端子が接続された第2のインバータと、前記第2のインバータの前記入
力端子と前記出力端子との間に接続された第2のスイッチと、前記第4及び前記第8の電
極に入力端子が接続された第3のインバータと、前記第3のインバータの前記入力端子と
出力端子との間に接続された第3のスイッチと、前記第1の電極と前記第5の電極とに接
続された第5の容量とを有し、リセット期間において、前記第1及び第2のスイッチをオ
ンし、且つ前記第1の容量手段の前記第2の電極に第1の電位を入力し、且つ前記第3の
容量手段の前記第4の電極に第2の電位を入力し、前記リセット期間後の取り込み期間に
おいて、前記第1の容量手段の前記第2の電極および前記第2の容量手段の前記第4の電
極に前記デジタル信号を入力することを特徴とする。
また、前記リセット期間を前段のシフトレジスタからのサンプリングパルスを用い決定し
、前記取り込み期間を自段のシフトレジスタからのサンプリングパルスを用い決定するよ
うにしてもよい。
また、前記デジタル信号の振幅が前記データラッチ回路に用いられる電源電圧幅と比較し
て小さくしてもよい。
また、前記クロックドインバータの制御端子に、前段のシフトレジスタからの出力パルス
を用いるようにしてもよい。
また、前記データラッチ回路は薄膜トランジスタにより形成されるようにしてもよい。
Tの諸特性のばらつきの影響を受けることなく、正確に動作することができる。よって、
外部回路からの信号をレベルシフトする必要がなく、低消費電力化、レイアウト面積の縮
小、コストダウンを実現することができる。
図1(A)に本実施形態のデータラッチ回路の構成を示す。
スイッチ1002、閾値セット用スイッチ1003、容量手段1004、及び補正インバ
ータ1005を有する。本実施形態のデータラッチ回路において、データ取り込み用スイ
ッチ1001、リファレンス用スイッチ1002及び容量手段1004からなる回路ブロ
ックを「ブロックx」とする。また、必要に応じて、インバータ1006を設けてもよい
。
るDATAをリファレンス用スイッチ1002と容量手段1004の第2の電極との接続
部(以下「ノードa」という。)へ入力する。リファレンス用スイッチ1002はLAT
−1によりオン又はオフを制御され、第1の電位(ここでは「基準電位」という。)を取
り込み、データ取り込み用スイッチ1001と容量手段1004の第2の電極との接続部
、即ちノードaに基準電位を出力する。補正インバータ1005の入力端子及び出力端子
は閾値セット用スイッチ1003を介し、電気的に接続されている。補正インバータ10
05の入力端子及び出力端子と閾値セット用スイッチ1003との接続部を、それぞれ、
「ノードb」、「ノードc」という。また、前記閾値セット用スイッチ1003のオン又
はオフはLAT−1により制御される。補正インバータ1005は、ノードcに接続され
たインバータ1006にデータを出力する。
及び(B)を用い、本実施形態のデータラッチ回路を低電圧駆動した場合の動作について
説明する。本実施形態においては、VSSは−2V、VDDは5V、LAT、LATB、
LAT−1及びLAT−1BそれぞれのHレベルは5V、Lレベルは−2V、DATAの
Hレベルは3V、Lレベルは0V、基準電位はDATAのLレベルとHレベルとの中間電
位である1.5Vとする。また、期間T1に入力されるLATと、その後の期間T2に入
力されるLAT−1のパルスは重ならないことが望ましい。
ジスタからサンプリングパルスLAT−1(5V)が本データラッチ回路に入力され、リ
ファレンス用スイッチ1002及び閾値セット用スイッチ1003がオンする。その結果
、ノードaは基準電位(1.5V)となる。ノードbはノードcの電位がフィードバック
され電位が動かない方向に働くので、補正インバータ1005の閾値電位(ここでは2V
とする)となる。
ル、Lレベルを判定する。前記シフトレジスタからのサンプリングパルスLAT(5V)
が本データラッチ回路へ入力され、データ取り込み用スイッチ1001がオンする。入力
されるDATAがHレベル(3V)の場合、ノードaの電位が1.5Vから3Vとなる。
容量手段1004の両端の電位差は保持されるので、ノードbはノードaの電圧変化分程
度変化する。よって、ノードbは2Vから1.5V程度上昇し、3.5V程度となる。
圧)特性を示す。図3に示されているように、VINが閾値から上下どちらかに少しでも
変動すると、VOUTはVDD又はVSSに大きく近づく。
ているため、ノードbの電位の変化にノードcは敏感に反応する。この場合、ノードbの
電位は2Vから3.5V程度に上昇しているため、ノードcの電位はVSSに大きく近づ
く。ノードcの電位は、更に、インバータ1006により整形され、その出力OUTには
VDD(Hレベル)が出力される。
1.5Vから0Vとなり、ノードbの電位は2Vから1.5V程度下降し、0.5V程度
となる。このように、ノードbが閾値電位から下降するため、ノードcはVDDに大きく
近づく。ノードcの電位は、更に、インバータ1006により整形され、その出力OUT
にはVSS(Lレベル)が出力される。
の振幅の中間電位が望ましいが、厳密に中間電位である必要はなく、前記データ信号の最
高電位又は最低電位と異なり、かつ、前記データ信号の振幅を出ない範囲で多少変動させ
ることが可能である。
よい。この場合、例えばDATAがHレベル(3V)であると、リセット期間T1にノー
ドaがLレベル(0V)になり、取り込み期間T2にHレベル(3V)のDATAが入力
されると、ノードa及びノードbが3V程度変動し、より補正インバータ1005が正確
に動作しやすくなる。DATAがLレベル(0V)であっても、リセット期間T1にノー
ドaがHレベル(3V)となり、取り込み期間T2にLレベル(0V)のDATAが入力
されるため、同様にノードa及びノードbが3V程度変動する。
レベルを判定して出力するインバータの閾値電位を予め取得し、前記閾値電位から上下ど
ちらに変動するかによりデータ信号がHレベルであるか又はLレベルであるかの判定をす
ることにより、電源電圧幅に対して入力信号の振幅が小さくても、TFTの諸特性ばらつ
きによる閾値変動の影響を受けることなく、正確に動作することができる。よって、低消
費電力化、高周波動作が可能となる。特に、TFTの諸特性ばらつきの多い、ポリシリコ
ンTFTを用いたデータラッチ回路に用いることが望ましい。
また、本発明において、前記ポリシリコンTFTを作製する際の結晶化法として、レーザ
結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属
元素を用いる熱結晶化法、又はこれらの結晶化法の組み合わせ等を用いることができる。
図1(A)に示すデータラッチ回路を使用する際、図6(A)及び(B)に示すように
クロックドインバータ6002等を用い、保持を行ってもよいし、容量手段6003等を
用い、保持を行ってもよい。クロックドインバータ6002には、一般的なクロックドイ
ンバータを用いてもよい。
列に接続された第1のP型TFT10002、第2のP型TFT10003、第1のN型
TFT10004及び第2のN型TFT10005を有する。第1のP型TFT1000
2のゲート電極に入力されている端子を制御端子1とし、第2のP型TFT10003及
び第1のN型TFT10004のゲート電極に入力されている端子を入力端子とし、第2
のN型TFT10005のゲート電極に入力されている端子を制御端子2とし、また第2
のP型TFT10003及び第1のN型TFT10004の接続部端子を出力端子とする
。
し、クロックドインバータ6002をインバータ6001とループ状に接続したものであ
る。クロックドインバータ6002の制御端子1には保持用パルスHOLDが、制御端子
2には前記HOLDの反転パルスHOLDBが入力される。その他の部分については図1
(A)と同様である。
ータ6102を補正インバータ6101とループ状に接続したものである。クロックドイ
ンバータ6102の制御端子1には保持用パルスHOLDが、制御端子2には前記HOL
Dの反転パルスHOLDBが入力される。その他の部分については図1(A)と同様であ
る。
等のパルスが望ましく、シフトレジスタの出力パルス等を用いるとよい。動作としては、
取り込み期間T2が終了した後、クロックドインバータ6002又は6102がオンし、
保持動作を開始するようにする。
レベル、Lレベルを正確に保持することができる。
図1(A)のデータラッチ回路におけるブロックxを並列に2つ接続し、2つのリファ
レンス用スイッチにそれぞれ入力される2つの基準電位を、一方はデータ信号の最高電位
(DATAのHレベルと同電位)に、他方は前記データ信号の最低電位(DATAのLレ
ベルと同電位)とした場合について、図7に示す。
ロックy及びブロックy´の一方の接続部に入力部が接続された補正インバータ7008
、補正インバータ7008と直列に接続されたインバータ7009、補正インバータ70
08の入力端子と出力端子とに接続された閾値セット用スイッチ7007、及びクロック
ドインバータ7009を有する。
ブロックyは、直列に接続された、第1のデータ取り込み用スイッチ7001及び第1の
容量手段7005と、それらの接続部(以下、「ノードa」という。)に信号DHを入力
する第1のリファレンス用スイッチ7003とを有し、ブロックy´は直列に接続された
、第2のデータ取り込み用スイッチ7002及び第2の容量手段7006と、それらの接
続部(以下、「ノードa´」という。)に信号DLを入力する第2のリファレンス用スイ
ッチ7004とを有する。
7002はLATによりそのオン又はオフを制御され、DATAを取り込む。第1のリフ
ァレンス用スイッチ7003、第2のリファレンス用スイッチ7004及び閾値セット用
スイッチ7007はLAT−1によりオン又はオフを制御されている。閾値セット用スイ
ッチ7007は補正インバータ7008の入力端子と出力端子との間に設けられている。
補正インバータ7008の入力端子及び出力端子と閾値セット用スイッチ7007との接
続部を、それぞれ、「ノードb」、「ノードc」という。また、本実施形態においては、
VSSは−2V、VDDは5V、LAT、LATB、LAT−1及びLAT−1Bそれぞ
れのHレベルは5V、Lレベルは0V、DATAのHレベル(DH)は3V、Lレベル(
DL)は0Vとする。
ミングチャートと同様であるので、図1(B)のタイミングチャートを用いて説明する。
まずリセット期間T1において、LAT−1がHレベル(5V)となり、第1のリファレ
ンス用スイッチ7003、第2のリファレンス用スイッチ7004及び閾値セット用スイ
ッチ7008がオンし、ノードaがDHの電位(3V)となり、ノードa´がDLの電位
(0V)となる。また、ノードbは補正インバータ7008の閾値電圧(ここでは2Vと
する。)となる。
AT−1がLレベル(0V)となり、第1のデータ取り込み用スイッチ7001及び第2
のデータ取り込み用スイッチ7002がオンする。DATAがHレベル(3V)である場
合、ノードaは3Vのまま変化せず、ノードa´は0Vから3Vに変化する。そのため、
ノードbは2Vから1.5V程度上昇し、3.5Vとなる。その結果、ノードcはVSS
(−2V)に大きく近づく。
ードa´は0Vのまま変化しない。そのため、ノードbは2Vから1.5V程度下降し、
0.5V程度となる。よって、ノードcはVDD(5V)に大きく近づく。
幅が小さくても、TFTの諸特性ばらつきによる影響を受けることなく、正確に動作する
ことができ、低消費電力化、高周波動作が可能となる。さらに、本実施形態のデータラッ
チ回路においては、2つのリファレンス用スイッチにそれぞれ入力される2つの基準電位
を、一方はデータ信号の最高電位(DH)に、他方は前記データ信号の最低電位(DH)
とすることによって、基準電位に用いる中間電位を特段設ける必要はなく、電源数の削減
に有効である。
実施形態1〜3とは異なる構成の本発明のデータラッチ回路を図8(A)に示す。
前記ブロックz及びブロックz´の一方の接続部に入力端子が接続された第1の補正イン
バータ8001と、第1の補正インバータ8001と直列に接続されたインバータ800
2と、第1の補正インバータ8001の入力端子と出力端子との間に設けられた第1の閾
値セット用スイッチ8003を有する。
手段8008、第2の補正インバータ8010及び第3の容量手段8012と、第1の取
り込み用スイッチ8004と第1の容量手段8008との接続部(以下「ノードa」とい
う。)にDH(DATAのHレベルと同電位)を取り込む第1のリファレンス用スイッチ
8006と、第2の補正インバータ8010の入力端子と出力端子との間に設けられた第
2の閾値セット用スイッチ8014とを有している。ブロックz´は直列に配置された第
2の取り込み用スイッチ8005、第2の容量手段8009、第3の補正インバータ80
11及び第4の容量手段8013と、第2の取り込み用スイッチ8005と第2の容量手
段8009との接続部(以下「ノードa´」という。)にDL(DATAのLレベルと同
電位)を取り込む第2のリファレンス用スイッチ8007と、第3の補正インバータ80
11の入力端子と出力端子との間に設けられた第3の閾値セット用スイッチ8015とを
有する。
と第2の取り込み用スイッチ8005との接続部にDATAが入力される。第1の取り込
み用スイッチ8004及び第2の取り込み用スイッチ8005は、それぞれ、オン又はオ
フをLATにより制御される。第1のリファレンス用スイッチ8006、第2のリファレ
ンス用スイッチ8007、第2の閾値セット用スイッチ8014及び第3の閾値セット用
スイッチ8015は、それぞれ、オン又はオフをLAT−1により制御されている。
イッチ8003との接続部を、それぞれ、「ノードb」、「ノードc」という。また、第
2の補正インバータ8010の入力端子及び出力端子と第2の閾値セット用スイッチ80
14との接続部を、それぞれ、「ノードa2」、「ノードa3」という。さらに、第3の
補正インバータ8011の入力端子及び出力端子と第3の閾値セット用スイッチ8015
との接続部を、それぞれ、「ノードa2´」、「ノードa3´」という。さらに、本実施
形態のタイミングチャートは、図1(B)に示す実施形態1のタイミングチャートと同様
であるので、図1(B)のタイミングチャートを用い、動作を説明する。
がDHの電位、ノードa´がDLの電位、ノードa2及びノードa3が第2の補正インバ
ータ8010の閾値電位、ノードa2´及びノードa3´が第3の補正インバータ801
1の閾値電位となる。
り、DATAが取り込まれる。DATAがHレベルの場合は、ノードa及びノードa2の
電位は変わらず、ノードa´はDLからHレベルとなり、ノードa2´はDATAの振幅
分程度上昇する。ノードa3´はVSSに大きく近づき、ノードbの電位も下降する。よ
って、ノードcはVDDに大きく近づく。
ドaはDHからLレベルとなり、ノードa2はDATAの振幅分程度下降する。ノードa
3はVDDに大きく近づき、ノードbの電位も上昇する。よって、ノードcはVSSに大
きく近づく。
a2´が、DATA取り込みの際のスイッチングノイズ等により変動してしまい、誤動作
してしまうような場合は、図8(B)に示すように、ノードa2及びノードa2´の間に
第5の容量手段8016を設けると良い。容量手段8016によって、ノードa2及びノ
ードa2´が同じ方向に変動し、誤動作を防ぐ。
幅が他の実施形態のものよりも小さくても、TFTの諸特性ばらつきによる影響を受ける
ことなく、正確に動作することができ、低消費電力化、高周波動作が可能となる。さらに
、本実施形態のデータラッチ回路においては、2つのリファレンス用スイッチにそれぞれ
入力される2つの基準電位を、一方はデータ信号の最高電位(DH)に、他方は前記デー
タ信号の最低電位(DH)とすることによって、基準電位に用いる中間電位を特段設ける
必要はなく、電源数の削減に有効である。
ス用スイッチ、閾値セット用スイッチがN型TFTの場合を説明したが、電源電圧値、信
号電圧値、信号振幅によっては全てをP型TFTまたはN型TFT及びP型TFTを有す
るアナログスイッチに置換してもよいし、いくつかを置換してもよい。
ルスとしたが、複数段前のシフトレジスタからのサンプリングパルスでもよいし、リセッ
ト用にパルスを入力してもよい。また、全段一度にリセットしてもよい。電圧設定もまた
、これに限らない。
場合の構成と駆動について説明する。
マトリクス型有機EL表示装置とする。
010を有する。外部回路4004はA/D変換部4001、電源部4002及び信号生
成部4003を有する。A/D変換部4001はアナログ信号で入力された映像データ信
号をデジタル信号に変換し、ソース信号線駆動回路4006へ供給する。電源部4002
はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成
し、ソース信号線駆動回路4006、ゲート信号線駆動回路4007、EL素子4011
、信号生成部4003等に供給する。信号生成部4003には、電源、映像信号及び同期
信号等が入力され、各種信号の変換を行う他、ソース信号線駆動回路4006及びゲート
信号線駆動回路4007を駆動するためのクロック信号等を生成する。
部4005から内部回路、EL素子4011等に入力される。
配置され、また、EL素子4011を有する。内部回路はソース信号線駆動回路4006
、ゲート信号線駆動回路4007及び画素部4009を有する。
6及びゲート信号線駆動回路4007が配置されている。EL素子4011及び、前記E
L素子の対向電極は画素部4009全体面に形成されている。
Flop;D−FF)5001を複数段用いてなるシフトレジスタ5002、データラッ
チ回路5003、ラッチ回路5004、レベルシフタ5005及びバッファ5006等を
有する。前記データラッチ回路5003部に本発明のデータラッチ回路を用いることがで
き、実施形態に記載したいずれかのデータラッチ回路を採用することもできる。ここでは
、データラッチ回路5003に採用した場合について説明するが、前記データラッチ回路
をラッチ回路5004に採用してもよい。
スタートパルス(S−SP)、デジタル映像信号(DATA)及びラッチパルス(Lat
ch Pulse)であり、また、基準電位にはデジタル映像信号の振幅の中間電位を入
力するものとする。
フトレジスタ5002より、順次サンプリングパルスが出力される。サンプリングパルス
はデータラッチ回路5004へ入力される。データラッチ回路5004は1段前のD−F
F5001から入力されたサンプリングパルスによってリセットされ、続いて、自段のD
−FF5007からサンプリングパルスが入力されたタイミングで、デジタル映像信号を
取り込み、保持する。この動作が一列目から順に行われる。
平帰線期間中にラッチパルスが入力され、データラッチ回路5003において保持されて
いるデジタル映像信号は一斉にラッチ回路5004へと転送される。その後、レベルシフ
タ5005においてレベルシフトされ、バッファ5006において整形された後、ソース
信号線S1からSnへ一斉に出力される。その際、ゲート信号線駆動回路4007によっ
て選択された行の画素へ、Hレベル、Lレベルが入力され、EL素子4011の発光、非
発光を制御する。
04が独立されているが、これらを同一基板上に一体形成して作製してもよい。また、表
示装置は例として、有機ELを使用したものとしたが、有機EL以外の発光素子を利用し
た発光装置でもよいし、液晶表示装置でもよい。また、ソース信号線駆動回路4006内
にレベルシフタ5005及びバッファ5006が無くてもよい。
とができ、その表示装置は様々な電子機器の表示部に用いることができる。特に低消費電
力が要求されるモバイル機器には本発明の表示装置を用いることが望ましい。
型ゲーム機または電子書籍等)、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレ
イ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体
例を図9(A)〜図9(D)に示す。
9003等を含む。本発明のデータラッチ回路を用いた表示装置は表示部9003に用い
ることができる。表示装置は、パソコン用、TV放送受信用、広告表示用など全ての情報
表示装置が含まれる。
部9103、操作ボタン9104、外部インターフェイス9105等を含む。本発明のデ
ータラッチ回路を用いた表示装置は表示部9103に用いることができる。
を含む。本発明のデータラッチ回路を用いた表示装置は表示部9202に用いることがで
きる。
3、表示部9304、操作スイッチ9305、アンテナ9306等を含む。本発明のデー
タラッチ回路を用いた表示装置は表示部9304に用いることができる。
適用可能であり、特に表示装置の駆動回路に適している。また、本発明のデータラッチ回
路を駆動回路の一部に用いた表示装置の適用範囲は極めて広く、あらゆる分野の電子機器
に用いることが可能である。
Claims (6)
- 第1の電極及び第2の電極を有する容量手段と、
前記第1の電極に入力端子が電気的に接続されたインバータと、
前記インバータの入力端子に一方の端子が電気的に接続され、且つ前記インバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第3のスイッチとを有し、
第1の期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、
前記第1の期間前の第2の期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とする半導体装置。 - 第1の電極及び第2の電極を有する容量手段と、
前記第1の電極に入力端子が電気的に接続された第1のインバータと、
前記第1のインバータの入力端子に一方の端子が電気的に接続され、且つ前記第1のインバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第3のスイッチと、
前記第1のインバータの出力端子に入力端子が電気的に接続された第2のインバータと、
前記第2のインバータの入力端子に出力端子が電気的に接続され、且つ前記第2のインバータの出力端子に入力端子が電気的に接続されたクロックドインバータとを有し、
第1の期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、
前記第1の期間前の第2の期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とする半導体装置。 - 第1の電極及び第2の電極を有する容量手段と、
前記第1の電極に入力端子が電気的に接続された第1のインバータと、
前記第1のインバータの入力端子に一方の端子が電気的に接続され、且つ前記第1のインバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第3のスイッチと、
前記第1のインバータの出力端子に入力端子が電気的に接続された第2のインバータと、
前記第1のインバータの入力端子に出力端子が電気的に接続され、且つ前記第1のインバータの出力端子に入力端子が電気的に接続されたクロックドインバータとを有し、
第1の期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、
前記第1の期間前の第2の期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とする半導体装置。 - 画素回路と、
前記画素回路の動作を制御する駆動回路とを有し、
前記駆動回路は、
第1の電極及び第2の電極を有する容量手段と、
前記第1の電極に入力端子が電気的に接続されたインバータと、
前記インバータの入力端子に一方の端子が電気的に接続され、且つ前記インバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第3のスイッチとを有し、
取り込み期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、
前記取り込み期間前のリセット期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とするアクティブマトリクス型表示装置。 - 画素回路と、
前記画素回路の動作を制御する駆動回路とを有し、
前記駆動回路は、
第1の電極及び第2の電極を有する容量手段と、
前記第1の電極に入力端子が電気的に接続された第1のインバータと、
前記第1のインバータの入力端子に一方の端子が電気的に接続され、且つ前記第1のインバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第3のスイッチと、
前記第1のインバータの出力端子に入力端子が電気的に接続された第2のインバータと、
前記第2のインバータの入力端子に出力端子が電気的に接続され、且つ前記第2のインバータの出力端子に入力端子が電気的に接続されたクロックドインバータとを有し、
取り込み期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、
前記取り込み期間前のリセット期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とするアクティブマトリクス型表示装置。 - 画素回路と、
前記画素回路の動作を制御する駆動回路とを有し、
前記駆動回路は、
第1の電極及び第2の電極を有する容量手段と、
前記第1の電極に入力端子が電気的に接続された第1のインバータと、
前記第1のインバータの入力端子に一方の端子が電気的に接続され、且つ前記第1のインバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、
前記第2の電極に一方の端子が電気的に接続された第3のスイッチと、
前記第1のインバータの出力端子に入力端子が電気的に接続された第2のインバータと、
前記第1のインバータの入力端子に出力端子が電気的に接続され、且つ前記第1のインバータの出力端子に入力端子が電気的に接続されたクロックドインバータとを有し、
取り込み期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、
前記取り込み期間前のリセット期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とするアクティブマトリクス型表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011125587A JP5568510B2 (ja) | 2002-12-03 | 2011-06-03 | 半導体装置及びアクティブマトリクス型表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002351672 | 2002-12-03 | ||
JP2002351672 | 2002-12-03 | ||
JP2011125587A JP5568510B2 (ja) | 2002-12-03 | 2011-06-03 | 半導体装置及びアクティブマトリクス型表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004531658A Division JP4841839B2 (ja) | 2002-12-03 | 2003-12-02 | データラッチ回路及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011239411A JP2011239411A (ja) | 2011-11-24 |
JP5568510B2 true JP5568510B2 (ja) | 2014-08-06 |
Family
ID=32463164
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004531658A Expired - Fee Related JP4841839B2 (ja) | 2002-12-03 | 2003-12-02 | データラッチ回路及び電子機器 |
JP2011125587A Expired - Fee Related JP5568510B2 (ja) | 2002-12-03 | 2011-06-03 | 半導体装置及びアクティブマトリクス型表示装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004531658A Expired - Fee Related JP4841839B2 (ja) | 2002-12-03 | 2003-12-02 | データラッチ回路及び電子機器 |
Country Status (9)
Country | Link |
---|---|
US (5) | US7142030B2 (ja) |
EP (1) | EP1569342B1 (ja) |
JP (2) | JP4841839B2 (ja) |
KR (1) | KR101062241B1 (ja) |
CN (1) | CN100365934C (ja) |
AU (1) | AU2003284526A1 (ja) |
DE (1) | DE60336501D1 (ja) |
TW (1) | TW200500829A (ja) |
WO (1) | WO2004051852A1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7142030B2 (en) * | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
US6870895B2 (en) * | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
JP4007336B2 (ja) * | 2004-04-12 | 2007-11-14 | セイコーエプソン株式会社 | 画素回路の駆動方法、画素回路、電気光学装置および電子機器 |
JP4551731B2 (ja) * | 2004-10-15 | 2010-09-29 | 株式会社東芝 | 半導体集積回路 |
EP1717783B1 (en) * | 2005-04-28 | 2015-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit, driving method of the data latch circuit, and display device |
US7675796B2 (en) * | 2005-12-27 | 2010-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP4954639B2 (ja) * | 2006-08-25 | 2012-06-20 | パナソニック株式会社 | ラッチ回路及びこれを備えた半導体集積回路 |
US7764086B2 (en) * | 2006-12-22 | 2010-07-27 | Industrial Technology Research Institute | Buffer circuit |
JP2010102299A (ja) * | 2008-09-25 | 2010-05-06 | Seiko Epson Corp | 電気泳動表示装置及びその駆動方法並びに電子機器 |
JP2012256012A (ja) * | 2010-09-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 表示装置 |
JP5859839B2 (ja) * | 2011-01-14 | 2016-02-16 | 株式会社半導体エネルギー研究所 | 記憶素子の駆動方法、及び、記憶素子 |
TWI433101B (zh) * | 2011-04-21 | 2014-04-01 | Au Optronics Corp | 電泳顯示裝置及其畫面更新方法 |
US9935622B2 (en) | 2011-04-28 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Comparator and semiconductor device including comparator |
TWI525615B (zh) * | 2011-04-29 | 2016-03-11 | 半導體能源研究所股份有限公司 | 半導體儲存裝置 |
US8736315B2 (en) * | 2011-09-30 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP5856799B2 (ja) * | 2011-10-17 | 2016-02-10 | ピクストロニクス,インコーポレイテッド | ラッチ回路および表示装置 |
JP6064313B2 (ja) | 2011-10-18 | 2017-01-25 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法および電子機器 |
US8786319B1 (en) * | 2012-03-16 | 2014-07-22 | Applied Micro Circuits Corporation | Latch isolation circuit |
JP6015095B2 (ja) * | 2012-04-25 | 2016-10-26 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
US9160293B2 (en) | 2013-09-07 | 2015-10-13 | Robert C. Schober | Analog amplifiers and comparators |
CN104092448B (zh) * | 2014-06-18 | 2017-05-31 | 京东方科技集团股份有限公司 | 比较器、显示基板和显示装置 |
WO2019038618A1 (en) | 2017-08-24 | 2019-02-28 | Semiconductor Energy Laboratory Co., Ltd. | DETECTION AMPLIFIER, SEMICONDUCTOR DEVICE, ITS OPERATING METHOD, AND ELECTRONIC DEVICE |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4237390A (en) * | 1978-09-28 | 1980-12-02 | National Semiconductor Corporation | Switching comparator |
JPS59126319A (ja) * | 1982-08-31 | 1984-07-20 | Toshiba Corp | チヨツパ形コンパレ−タ |
US4547683A (en) * | 1982-10-18 | 1985-10-15 | Intersil, Inc. | High speed charge balancing comparator |
JPS5997220A (ja) * | 1982-11-26 | 1984-06-05 | Nec Corp | 電圧比較回路 |
DE3370190D1 (en) * | 1982-11-26 | 1987-04-16 | Nec Corp | Voltage comparator circuit |
US4633222A (en) * | 1985-10-01 | 1986-12-30 | Rca Corporation | Clock shaping circuit and method |
US4691189A (en) * | 1986-05-23 | 1987-09-01 | Rca Corporation | Comparator with cascaded latches |
JPH0695635B2 (ja) | 1988-06-21 | 1994-11-24 | 日本電気株式会社 | レベルシフト回路 |
JPH04264814A (ja) | 1991-02-19 | 1992-09-21 | Mitsubishi Electric Corp | 半導体装置 |
JP2743683B2 (ja) | 1991-04-26 | 1998-04-22 | 松下電器産業株式会社 | 液晶駆動装置 |
US5262685A (en) * | 1991-10-16 | 1993-11-16 | Unitrode Corporation | High-speed, low power auto-zeroed sampling circuit |
JPH0774638A (ja) * | 1993-08-31 | 1995-03-17 | Mitsubishi Electric Corp | A−d変換器 |
JPH07273616A (ja) | 1994-03-29 | 1995-10-20 | Kawasaki Steel Corp | チョッパ型コンパレータ |
JP3326014B2 (ja) * | 1994-07-14 | 2002-09-17 | 株式会社半導体エネルギー研究所 | 薄膜半導体装置 |
FR2722625B1 (fr) * | 1994-07-18 | 1996-10-04 | Thomson Consumer Electronics | Convertisseur a/n a comparaison multiple utilisant le principe d'interpolation |
JPH0983316A (ja) * | 1995-09-07 | 1997-03-28 | Sanyo Electric Co Ltd | コンパレータおよびアナログ−デジタル変換回路 |
JPH1155087A (ja) * | 1997-07-29 | 1999-02-26 | Rohm Co Ltd | コンパレータ及びad変換回路 |
JPH1185111A (ja) | 1997-09-10 | 1999-03-30 | Sony Corp | 液晶表示素子 |
JPH11184432A (ja) | 1997-12-19 | 1999-07-09 | Sony Corp | 液晶表示装置の駆動回路 |
JPH11184440A (ja) | 1997-12-25 | 1999-07-09 | Sony Corp | 液晶表示装置の駆動回路 |
JP3585749B2 (ja) | 1998-11-20 | 2004-11-04 | シャープ株式会社 | 半導体装置のシステム構成及びこの半導体装置のシステム構成を用いた液晶表示装置モジュール |
JP3473745B2 (ja) | 1999-05-28 | 2003-12-08 | シャープ株式会社 | シフトレジスタ、および、それを用いた画像表示装置 |
JP3698592B2 (ja) | 1999-07-12 | 2005-09-21 | 三菱電機株式会社 | 巻上機 |
JP2002196732A (ja) | 2000-04-27 | 2002-07-12 | Toshiba Corp | 表示装置、画像制御半導体装置、および表示装置の駆動方法 |
US7180496B2 (en) * | 2000-08-18 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving the same |
JP3428593B2 (ja) | 2000-09-05 | 2003-07-22 | 株式会社東芝 | 表示装置及びその駆動方法 |
US6873320B2 (en) | 2000-09-05 | 2005-03-29 | Kabushiki Kaisha Toshiba | Display device and driving method thereof |
JP4707858B2 (ja) | 2001-03-28 | 2011-06-22 | ソニー株式会社 | シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置 |
GB2378066B (en) * | 2001-07-23 | 2005-10-26 | Seiko Epson Corp | Comparator circuit and method |
JP3800050B2 (ja) | 2001-08-09 | 2006-07-19 | 日本電気株式会社 | 表示装置の駆動回路 |
JP2003179068A (ja) | 2001-12-12 | 2003-06-27 | Hitachi Ltd | 画像表示装置およびその製造方法 |
US7142030B2 (en) * | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
US6870895B2 (en) * | 2002-12-19 | 2005-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
-
2003
- 2003-12-01 US US10/724,365 patent/US7142030B2/en not_active Expired - Fee Related
- 2003-12-02 DE DE60336501T patent/DE60336501D1/de not_active Expired - Lifetime
- 2003-12-02 EP EP03776011A patent/EP1569342B1/en not_active Expired - Lifetime
- 2003-12-02 CN CNB2003801050008A patent/CN100365934C/zh not_active Expired - Fee Related
- 2003-12-02 TW TW092133896A patent/TW200500829A/zh not_active IP Right Cessation
- 2003-12-02 AU AU2003284526A patent/AU2003284526A1/en not_active Abandoned
- 2003-12-02 JP JP2004531658A patent/JP4841839B2/ja not_active Expired - Fee Related
- 2003-12-02 KR KR1020057009014A patent/KR101062241B1/ko active IP Right Grant
- 2003-12-02 WO PCT/JP2003/015385 patent/WO2004051852A1/ja active Application Filing
-
2006
- 2006-11-27 US US11/563,451 patent/US7301382B2/en not_active Expired - Fee Related
-
2007
- 2007-10-24 US US11/877,730 patent/US8004334B2/en not_active Expired - Fee Related
-
2011
- 2011-06-03 JP JP2011125587A patent/JP5568510B2/ja not_active Expired - Fee Related
- 2011-08-19 US US13/213,483 patent/US8212600B2/en not_active Expired - Fee Related
-
2012
- 2012-06-29 US US13/537,229 patent/US8710887B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US7301382B2 (en) | 2007-11-27 |
US20110304605A1 (en) | 2011-12-15 |
US20120262206A1 (en) | 2012-10-18 |
WO2004051852A1 (ja) | 2004-06-17 |
EP1569342A4 (en) | 2008-06-04 |
US20070085586A1 (en) | 2007-04-19 |
JPWO2004051852A1 (ja) | 2006-04-06 |
CN100365934C (zh) | 2008-01-30 |
DE60336501D1 (de) | 2011-05-05 |
US20080094340A1 (en) | 2008-04-24 |
US8212600B2 (en) | 2012-07-03 |
US7142030B2 (en) | 2006-11-28 |
EP1569342B1 (en) | 2011-03-23 |
JP2011239411A (ja) | 2011-11-24 |
TWI321714B (ja) | 2010-03-11 |
CN1720662A (zh) | 2006-01-11 |
US8004334B2 (en) | 2011-08-23 |
US8710887B2 (en) | 2014-04-29 |
KR20050072147A (ko) | 2005-07-08 |
KR101062241B1 (ko) | 2011-09-05 |
JP4841839B2 (ja) | 2011-12-21 |
US20040257136A1 (en) | 2004-12-23 |
TW200500829A (en) | 2005-01-01 |
EP1569342A1 (en) | 2005-08-31 |
AU2003284526A1 (en) | 2004-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5568510B2 (ja) | 半導体装置及びアクティブマトリクス型表示装置 | |
US10424390B2 (en) | Pulse output circuit, shift register and display device | |
US7499518B2 (en) | Shift register and image display apparatus containing the same | |
US8189733B2 (en) | Shift register and driving method thereof | |
WO2021223579A1 (zh) | 像素驱动电路及驱动方法、移位寄存器电路、显示装置 | |
JPWO2013153576A1 (ja) | バッファ回路及びバッファ回路の駆動方法 | |
US20200098441A1 (en) | Shift register unit and driving method, gate driving circuit, and display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121221 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130723 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140623 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5568510 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |