JPH07273616A - チョッパ型コンパレータ - Google Patents
チョッパ型コンパレータInfo
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- JPH07273616A JPH07273616A JP5931494A JP5931494A JPH07273616A JP H07273616 A JPH07273616 A JP H07273616A JP 5931494 A JP5931494 A JP 5931494A JP 5931494 A JP5931494 A JP 5931494A JP H07273616 A JPH07273616 A JP H07273616A
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- Japan
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- time
- switch
- inverter
- signal
- capacitor
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Abstract
(57)【要約】
【目的】 最適な処理時間の設定により、消費電力が低
減されるとともに高精度な比較結果が得られるチョッパ
型コンパレータを提供する。 【構成】 基準電圧が印加される第１のスイッチと、ア
ナログ入力信号が印加される第２のスイッチをコンデン
サの一方の端子に接続し、コンデンサの他方の端子をイ
ンバータの入力に接続しインバータの入出力を第３のス
イッチにより短絡するコンパレータ部と、基準クロック
信号の立ち上がりの時点もしくは立ち下がりの時点のう
ちのいずれか一方の基準点から第１の時間だけ第１，第
３スイッチをオンし、第１の時間が経過した時点から第
２の時間だけ第２のスイッチをオンするスイッチ制御部
とを備えた。
減されるとともに高精度な比較結果が得られるチョッパ
型コンパレータを提供する。 【構成】 基準電圧が印加される第１のスイッチと、ア
ナログ入力信号が印加される第２のスイッチをコンデン
サの一方の端子に接続し、コンデンサの他方の端子をイ
ンバータの入力に接続しインバータの入出力を第３のス
イッチにより短絡するコンパレータ部と、基準クロック
信号の立ち上がりの時点もしくは立ち下がりの時点のう
ちのいずれか一方の基準点から第１の時間だけ第１，第
３スイッチをオンし、第１の時間が経過した時点から第
２の時間だけ第２のスイッチをオンするスイッチ制御部
とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ入力信号の電
圧と基準電圧を交互に入力して比較し、その結果を出力
するチョッパ型コンパレータに関する。
圧と基準電圧を交互に入力して比較し、その結果を出力
するチョッパ型コンパレータに関する。
【０００２】
【従来の技術】従来より、上記のようなチョッパ型コン
パレータが提案されており、しばしばＡ／Ｄコンバータ
の一部として組み込まれ、利用されている。図４は、従
来のチョッパ型コンパレータの回路図である。図４
（ａ）は、チョッパ型コンパレータの入力に基準電圧Ｖ
REF が入力された場合の動作状態を示す回路図であり、
一方、図４（ｂ）は、チョッパ型コンパレータの入力に
アナログ電圧ＶAIN が入力された場合の動作状態を示す
回路図である。
パレータが提案されており、しばしばＡ／Ｄコンバータ
の一部として組み込まれ、利用されている。図４は、従
来のチョッパ型コンパレータの回路図である。図４
（ａ）は、チョッパ型コンパレータの入力に基準電圧Ｖ
REF が入力された場合の動作状態を示す回路図であり、
一方、図４（ｂ）は、チョッパ型コンパレータの入力に
アナログ電圧ＶAIN が入力された場合の動作状態を示す
回路図である。
【０００３】図４に示すチョッパ型コンパレータは、後
述する基準クロック信号のタイミングでオン，オフする
スイッチＳ１ａ，Ｓ２ａ，Ｓ２ｂと、アナログ入力信号
の電圧ＶAIN と基準電圧ＶREF の差分の電圧が検出され
るコンデンサ１４と、この差分の電圧を増幅して出力す
るインバータ１１とから構成されている。図５は、図４
に示すチョッパ型コンパレータのスイッチＳ１ａ，Ｓ２
ａ，Ｓ２ｂをオン、オフする基準クロック信号ＣＬＫの
タイミングチャートである。
述する基準クロック信号のタイミングでオン，オフする
スイッチＳ１ａ，Ｓ２ａ，Ｓ２ｂと、アナログ入力信号
の電圧ＶAIN と基準電圧ＶREF の差分の電圧が検出され
るコンデンサ１４と、この差分の電圧を増幅して出力す
るインバータ１１とから構成されている。図５は、図４
に示すチョッパ型コンパレータのスイッチＳ１ａ，Ｓ２
ａ，Ｓ２ｂをオン、オフする基準クロック信号ＣＬＫの
タイミングチャートである。
【０００４】図５に示すデューティ比５０％の基準クロ
ック信号ＣＬＫのタイミング時間Ｔ１により、図４
（ａ）に示すように２つのスイッチＳ２ａ、Ｓ２ｂがと
もにオンし、一方、スイッチＳ１ａはオフする。する
と、基準電圧ＶREF がコンデンサ１４の一方の端子に印
加される。またスイッチＳ２ｂもオンしているため、イ
ンバータ１１の入力と出力は短絡される。これによりイ
ンバータ１１の入出力の電圧は、インバータ１１の特性
により定まる所定の電圧Ｖi （例えば１／２電源電圧）
に設定され、この電圧Ｖi は‘Ｈ’レベルもしくは
‘Ｌ’レベルいずれともつかず、このため貫通電流が流
れる。また、この電圧Ｖｉはインバータ１１の入力と接
続されているコンデンサ１４の他方の端子に印加され
る。これによりコンデンサ１４には、基準電圧ＶREF と
所定の電圧Ｖi の差分の電荷が充電される。
ック信号ＣＬＫのタイミング時間Ｔ１により、図４
（ａ）に示すように２つのスイッチＳ２ａ、Ｓ２ｂがと
もにオンし、一方、スイッチＳ１ａはオフする。する
と、基準電圧ＶREF がコンデンサ１４の一方の端子に印
加される。またスイッチＳ２ｂもオンしているため、イ
ンバータ１１の入力と出力は短絡される。これによりイ
ンバータ１１の入出力の電圧は、インバータ１１の特性
により定まる所定の電圧Ｖi （例えば１／２電源電圧）
に設定され、この電圧Ｖi は‘Ｈ’レベルもしくは
‘Ｌ’レベルいずれともつかず、このため貫通電流が流
れる。また、この電圧Ｖｉはインバータ１１の入力と接
続されているコンデンサ１４の他方の端子に印加され
る。これによりコンデンサ１４には、基準電圧ＶREF と
所定の電圧Ｖi の差分の電荷が充電される。
【０００５】次に、図５に示す基準クロック信号ＣＬＫ
のタイミング時間Ｔ１が経過し、次のタイミング時間Ｔ
２に移行すると、図４（ｂ）に示すように２つのスイッ
チＳ２ａ，Ｓ２ｂはともにオフし、スイッチＳ１ａはオ
ンする。すると、今まで基準電圧ＶREF が印加されてい
たコンデンサ１４の一方の端子には、今度はアナログ入
力信号の電圧ＶAIN が印加されるため、このコンデンサ
１４の一方の端子の電圧は基準電圧ＶREF とアナログ入
力信号の電圧ＶAIN の差分の電圧ΔＶだけ変化する。こ
の変化した差分の電圧ΔＶは、コンデンサ１４を介して
インバータ１１の入力にそのまま伝達される。ここで、
基準電圧ＶREF と比較し、アナログ入力信号の電圧Ｖ
AIN が低い場合にはインバータ１１の入力には、これら
差分の電圧−ΔＶが伝達されるため、インバータ１１の
出力信号ＤＯＵＴとして‘Ｈ’レベルが出力される。一
方、基準電圧ＶREF と比較し、アナログ入力信号の電圧
ＶAIN が高い場合には、インバータ１１の入力には、こ
れら差分の電圧＋ΔＶが伝達されるため、インバータ１
１の出力信号ＤＯＵＴとして‘Ｌ’レベルが出力され
る。
のタイミング時間Ｔ１が経過し、次のタイミング時間Ｔ
２に移行すると、図４（ｂ）に示すように２つのスイッ
チＳ２ａ，Ｓ２ｂはともにオフし、スイッチＳ１ａはオ
ンする。すると、今まで基準電圧ＶREF が印加されてい
たコンデンサ１４の一方の端子には、今度はアナログ入
力信号の電圧ＶAIN が印加されるため、このコンデンサ
１４の一方の端子の電圧は基準電圧ＶREF とアナログ入
力信号の電圧ＶAIN の差分の電圧ΔＶだけ変化する。こ
の変化した差分の電圧ΔＶは、コンデンサ１４を介して
インバータ１１の入力にそのまま伝達される。ここで、
基準電圧ＶREF と比較し、アナログ入力信号の電圧Ｖ
AIN が低い場合にはインバータ１１の入力には、これら
差分の電圧−ΔＶが伝達されるため、インバータ１１の
出力信号ＤＯＵＴとして‘Ｈ’レベルが出力される。一
方、基準電圧ＶREF と比較し、アナログ入力信号の電圧
ＶAIN が高い場合には、インバータ１１の入力には、こ
れら差分の電圧＋ΔＶが伝達されるため、インバータ１
１の出力信号ＤＯＵＴとして‘Ｌ’レベルが出力され
る。
【０００６】この’Ｈ’レベルや’Ｌ’レベルの出力信
号ＤＯＵＴが、例えばサンプリングされ確定される。こ
のように図４（ａ）と図４（ｂ）に示すこれら２つの動
作が繰り返し行われて各時間における基準電圧ＶREF と
アナログ入力信号の電圧ＶAIN の大小比較が連続して行
われる。
号ＤＯＵＴが、例えばサンプリングされ確定される。こ
のように図４（ａ）と図４（ｂ）に示すこれら２つの動
作が繰り返し行われて各時間における基準電圧ＶREF と
アナログ入力信号の電圧ＶAIN の大小比較が連続して行
われる。
【０００７】尚、チョッパ型コンパレータのゲインを上
げるために、実用回路ではコンデンサ１４，インバータ
１１及びスイッチＳ２ｂの組合せの部分が複数段直列に
接続されているが、ここでは説明を簡単にするために省
略した。
げるために、実用回路ではコンデンサ１４，インバータ
１１及びスイッチＳ２ｂの組合せの部分が複数段直列に
接続されているが、ここでは説明を簡単にするために省
略した。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のチョッパ型コンパレータの動作は、図５に示すような
基準クロック信号ＣＬＫのタイミング時間Ｔ１，Ｔ２に
より行われている。このため、例えば基準クロック信号
ＣＬＫのタイミング時間Ｔ１により既に図４（ａ）に示
すコンデンサ１４に電荷が十分充電されているにも拘ら
ず、基準電圧ＶRE F とアナログ入力信号の電圧ＶAIN の
大小比較が行われるタイミング時間Ｔ２がくるまでずっ
と、インバータ１１には入出力の短絡により貫通電流が
流れ続けており、無駄に電力消費されているという問題
点がある。
のチョッパ型コンパレータの動作は、図５に示すような
基準クロック信号ＣＬＫのタイミング時間Ｔ１，Ｔ２に
より行われている。このため、例えば基準クロック信号
ＣＬＫのタイミング時間Ｔ１により既に図４（ａ）に示
すコンデンサ１４に電荷が十分充電されているにも拘ら
ず、基準電圧ＶRE F とアナログ入力信号の電圧ＶAIN の
大小比較が行われるタイミング時間Ｔ２がくるまでずっ
と、インバータ１１には入出力の短絡により貫通電流が
流れ続けており、無駄に電力消費されているという問題
点がある。
【０００９】また基準クロック信号ＣＬＫのタイミング
時間Ｔ２において、基準電圧ＶREFとアナログ入力信号
の電圧ＶAIN の大小比較結果の確定時間が遅れると、コ
ンデンサ１４に充電された電荷が放電し、インバータ１
１の入力電圧が変動し、比較結果の確定に誤りが生じる
という問題点もある。本発明は、上記事情に鑑み、最適
な処理時間の設定により消費電力が低減されるとともに
高精度な比較結果が得られるチョッパ型コンパレータを
提供することを目的とする。
時間Ｔ２において、基準電圧ＶREFとアナログ入力信号
の電圧ＶAIN の大小比較結果の確定時間が遅れると、コ
ンデンサ１４に充電された電荷が放電し、インバータ１
１の入力電圧が変動し、比較結果の確定に誤りが生じる
という問題点もある。本発明は、上記事情に鑑み、最適
な処理時間の設定により消費電力が低減されるとともに
高精度な比較結果が得られるチョッパ型コンパレータを
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明のチョッパ型コンパレータは、 （１）インバータと、一端が上記インバータの入力端子
に接続されたコンデンサと、一端に基準電圧が印加され
るとともに他端が上記コンデンサの他端に接続された第
１のスイッチと、一端にアナログ入力信号が印加される
とともに他端が上記コンデンサの上記他端に接続された
第２のスイッチと、上記インバータの入力端子とそのイ
ンバータの出力端子との間を開閉自在に短絡する第３の
スイッチとを有するコンパレート部 （２）所定の基準クロック信号の立ち上がりの時点もし
くは立ち下がりの時点のうちのいずれか一方の基準時点
から所定の第１の時間だけ上記第１および第３のスイッ
チを導通状態とし、上記基準時点から上記第１の時間経
過した時点から所定の第２の時間だけ上記第２のスイッ
チを導通状態とするスイッチ制御部を備えたことを特徴
とするものである。
明のチョッパ型コンパレータは、 （１）インバータと、一端が上記インバータの入力端子
に接続されたコンデンサと、一端に基準電圧が印加され
るとともに他端が上記コンデンサの他端に接続された第
１のスイッチと、一端にアナログ入力信号が印加される
とともに他端が上記コンデンサの上記他端に接続された
第２のスイッチと、上記インバータの入力端子とそのイ
ンバータの出力端子との間を開閉自在に短絡する第３の
スイッチとを有するコンパレート部 （２）所定の基準クロック信号の立ち上がりの時点もし
くは立ち下がりの時点のうちのいずれか一方の基準時点
から所定の第１の時間だけ上記第１および第３のスイッ
チを導通状態とし、上記基準時点から上記第１の時間経
過した時点から所定の第２の時間だけ上記第２のスイッ
チを導通状態とするスイッチ制御部を備えたことを特徴
とするものである。
【００１１】ここで上記コンパレート部が、上記インバ
ータの入力端子を所定の固定電位に開閉自在に短絡する
第４のスイッチを有し、上記スイッチ制御部が、上記第
１、第２および第３のスイッチの制御に加え、上記基準
時点から上記第１および第２の時間が加算された時間だ
け経過した時点から、上記基準クロックに同期した次の
基準時点までの間だけ上記第４のスイッチを導通状態と
するものであることが効果的である。
ータの入力端子を所定の固定電位に開閉自在に短絡する
第４のスイッチを有し、上記スイッチ制御部が、上記第
１、第２および第３のスイッチの制御に加え、上記基準
時点から上記第１および第２の時間が加算された時間だ
け経過した時点から、上記基準クロックに同期した次の
基準時点までの間だけ上記第４のスイッチを導通状態と
するものであることが効果的である。
【００１２】
【作用】本発明のチョッパ型コンパレータは、上記どお
り構成されているため、第１の時間を、コンデンサに電
荷が十分充電される最低時間に設定することにより、イ
ンバータの貫通電流が遮断されるため、例えば図４に示
す従来技術のようにコンデンサに電荷が十分充電されて
いるにも拘らずインバータに貫通電流がさらに流れるこ
ともなく、消費電力が低減される。
り構成されているため、第１の時間を、コンデンサに電
荷が十分充電される最低時間に設定することにより、イ
ンバータの貫通電流が遮断されるため、例えば図４に示
す従来技術のようにコンデンサに電荷が十分充電されて
いるにも拘らずインバータに貫通電流がさらに流れるこ
ともなく、消費電力が低減される。
【００１３】また、第２の時間を、コンデンサが放電さ
れず基準電圧とアナログ入力信号の電圧の大小比較結果
が十分確定される時間に設定すると、高精度な比較結果
が得られる。さらに、第４のスイッチにより、基準電圧
とアナログ入力信号の電圧の大小比較結果が確定した
後、インバータの入力端子とそのインバータの’Ｈ’レ
ベル電位又は’Ｌ’レベル電位を導通状態にすると、イ
ンバータの入力の変動に伴う電流が低減され、一層消費
電力が低減される。
れず基準電圧とアナログ入力信号の電圧の大小比較結果
が十分確定される時間に設定すると、高精度な比較結果
が得られる。さらに、第４のスイッチにより、基準電圧
とアナログ入力信号の電圧の大小比較結果が確定した
後、インバータの入力端子とそのインバータの’Ｈ’レ
ベル電位又は’Ｌ’レベル電位を導通状態にすると、イ
ンバータの入力の変動に伴う電流が低減され、一層消費
電力が低減される。
【００１４】また、所定の基準クロック信号の立ち上が
りの時点もしくは立ち下がりの時点から第１の時間や第
２の時間が定められているため、基準クロック信号のデ
ューティ比や周波数に依存する必要もない。
りの時点もしくは立ち下がりの時点から第１の時間や第
２の時間が定められているため、基準クロック信号のデ
ューティ比や周波数に依存する必要もない。
【００１５】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例のチョッパ型コンパレータ１０
およびデータラッチ部１５の回路図である。図１に示す
チョッパ型コンパレータ１０は、コンパレータ部１０ａ
とスイッチ制御部１０ｂから構成されている。
１は、本発明の一実施例のチョッパ型コンパレータ１０
およびデータラッチ部１５の回路図である。図１に示す
チョッパ型コンパレータ１０は、コンパレータ部１０ａ
とスイッチ制御部１０ｂから構成されている。
【００１６】コンパレータ部１０ａは、前述した図４に
示す従来のものに、さらに一端がグラウンドに接続さ
れ、他端がインバータ１１の入力と接続されたスイッチ
Ｓ３ａが備えられている。スイッチ制御部１０ｂは、入
力された信号の立ち上がりの時点で所定の時間だけ
‘Ｈ’レベルの信号が出力される、ディレイライン２
１，２２，インバータ２５，アンドゲート２８から構成
された第１のワンショット回路２０ａと、入力された信
号の立ち下がりの時点で所定の時間だけ‘Ｈ’レベルの
信号が出力される、ディレイライン２３，インバータ２
６，アンドゲート２９から構成された第２のワンショッ
ト回路２０ｂと、入力された信号のやはり立ち下がりの
時点で所定の時間だけ‘Ｈ’レベルの信号が出力され
る、ディレイライン２４，インバータ２７，アンドゲー
ト３０から構成された第３のワンショット回路２０ｃ
と、これら第１，第２，第３のワンショット回路２０
ａ，２０ｂ，２０ｃの出力が入力されるノアゲート３１
から構成されている。
示す従来のものに、さらに一端がグラウンドに接続さ
れ、他端がインバータ１１の入力と接続されたスイッチ
Ｓ３ａが備えられている。スイッチ制御部１０ｂは、入
力された信号の立ち上がりの時点で所定の時間だけ
‘Ｈ’レベルの信号が出力される、ディレイライン２
１，２２，インバータ２５，アンドゲート２８から構成
された第１のワンショット回路２０ａと、入力された信
号の立ち下がりの時点で所定の時間だけ‘Ｈ’レベルの
信号が出力される、ディレイライン２３，インバータ２
６，アンドゲート２９から構成された第２のワンショッ
ト回路２０ｂと、入力された信号のやはり立ち下がりの
時点で所定の時間だけ‘Ｈ’レベルの信号が出力され
る、ディレイライン２４，インバータ２７，アンドゲー
ト３０から構成された第３のワンショット回路２０ｃ
と、これら第１，第２，第３のワンショット回路２０
ａ，２０ｂ，２０ｃの出力が入力されるノアゲート３１
から構成されている。
【００１７】このように構成されたチョッパ型コンパレ
ータ１０と、このチョッパ型コンパレータ１０からの出
力データをラッチして出力する、インバータ１２，１
３，スイッチＳ１ｂ，Ｓ３ｂから構成されたデータラッ
チ部１５の動作について説明する。図２は、図１に示す
スイッチ制御部１０ｂのタイミングチャートである。
ータ１０と、このチョッパ型コンパレータ１０からの出
力データをラッチして出力する、インバータ１２，１
３，スイッチＳ１ｂ，Ｓ３ｂから構成されたデータラッ
チ部１５の動作について説明する。図２は、図１に示す
スイッチ制御部１０ｂのタイミングチャートである。
【００１８】図２に示す基準クロック信号ＣＬＫが
‘Ｈ’レベルに変化すると、この‘Ｈ’レベルに変化し
た信号を受けてスイッチ制御部１０ｂの第１のワンショ
ット回路２０ａにより所定時間‘Ｈ’レベルの信号が生
成され、この‘Ｈ’レベルの信号がノアゲート３１に入
力される。これによりノアゲート３１のタイミング信号
Ｓ３が図２に示すように‘Ｌ’レベルに変化する。タイ
ミング信号Ｓ３が‘Ｌ’レベルに変化すると、この
‘Ｌ’レベルに変化した信号を受けて第２のワンショッ
ト回路２０ｂにより所定時間、即ちコンデンサ１４に電
荷が十分に充電される図２に示すタイミング時間ｔ1 の
間、‘Ｈ’レベルの信号が生成され、これにより第２の
ワンショット回路２０ｂのタイミング信号Ｓ２は‘Ｈ’
レベルに変化する。この‘Ｈ’レベルに変化したタイミ
ング信号Ｓ２は、第３のワンショット回路２０ｃに入力
されるが、立ち上がりが変化しているため、第３のワン
ショット回路２０ｃでは‘Ｈ’レベルの信号は生成され
ず、第３のワンショット回路２０ｃのタイミング信号Ｓ
１には、やはり‘Ｌ’レベルの信号が出力される。ま
た、‘Ｈ’レベルに変化したタイミング信号Ｓ２はノア
ゲート３１を介してタイミング信号Ｓ３を‘Ｌ’レベル
にする。このようにして図２に示すタイミング時間ｔ1
における各タイミング信号Ｓ１，Ｓ２，Ｓ３は、それぞ
れ‘Ｌ’，‘Ｈ’，‘Ｌ’のレベルとなる。
‘Ｈ’レベルに変化すると、この‘Ｈ’レベルに変化し
た信号を受けてスイッチ制御部１０ｂの第１のワンショ
ット回路２０ａにより所定時間‘Ｈ’レベルの信号が生
成され、この‘Ｈ’レベルの信号がノアゲート３１に入
力される。これによりノアゲート３１のタイミング信号
Ｓ３が図２に示すように‘Ｌ’レベルに変化する。タイ
ミング信号Ｓ３が‘Ｌ’レベルに変化すると、この
‘Ｌ’レベルに変化した信号を受けて第２のワンショッ
ト回路２０ｂにより所定時間、即ちコンデンサ１４に電
荷が十分に充電される図２に示すタイミング時間ｔ1 の
間、‘Ｈ’レベルの信号が生成され、これにより第２の
ワンショット回路２０ｂのタイミング信号Ｓ２は‘Ｈ’
レベルに変化する。この‘Ｈ’レベルに変化したタイミ
ング信号Ｓ２は、第３のワンショット回路２０ｃに入力
されるが、立ち上がりが変化しているため、第３のワン
ショット回路２０ｃでは‘Ｈ’レベルの信号は生成され
ず、第３のワンショット回路２０ｃのタイミング信号Ｓ
１には、やはり‘Ｌ’レベルの信号が出力される。ま
た、‘Ｈ’レベルに変化したタイミング信号Ｓ２はノア
ゲート３１を介してタイミング信号Ｓ３を‘Ｌ’レベル
にする。このようにして図２に示すタイミング時間ｔ1
における各タイミング信号Ｓ１，Ｓ２，Ｓ３は、それぞ
れ‘Ｌ’，‘Ｈ’，‘Ｌ’のレベルとなる。
【００１９】ここでタイミング信号Ｓ１，タイミング信
号Ｓ２，タイミング信号Ｓ３に対応してそれぞれスイッ
チＳ１ａ，Ｓ１ｂ、スイッチＳ２ａ，Ｓ２ｂ，スイッチ
Ｓ３ａ，Ｓ３ｂが備えられており、これらタイミング信
号Ｓ１，Ｓ２，Ｓ３の‘Ｈ’レベル、‘Ｌ’レベルに応
じてこれらのスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２
ｂ，Ｓ３ａ，Ｓ３ｂがそれぞれオン、オフする。
号Ｓ２，タイミング信号Ｓ３に対応してそれぞれスイッ
チＳ１ａ，Ｓ１ｂ、スイッチＳ２ａ，Ｓ２ｂ，スイッチ
Ｓ３ａ，Ｓ３ｂが備えられており、これらタイミング信
号Ｓ１，Ｓ２，Ｓ３の‘Ｈ’レベル、‘Ｌ’レベルに応
じてこれらのスイッチＳ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２
ｂ，Ｓ３ａ，Ｓ３ｂがそれぞれオン、オフする。
【００２０】ここでタイミング時間ｔ1 においては、タ
イミング信号Ｓ１とタイミング信号Ｓ３が‘Ｌ’レベル
のためスイッチＳ１ａ，Ｓ１ｂ，Ｓ３ａ，Ｓ３ｂがオフ
し、タイミング信号Ｓ２は‘Ｈ’レベルのためスイッチ
Ｓ２ａ，Ｓ２ｂがオンしている。これにより図１に示す
コンパレータ部１０ａは、前述した図４（ａ）の動作状
態と同じ状態になり基準電圧ＶREF が入力されるととも
にインバータ１１の入出力が短絡され、コンデンサ１４
に電荷が充電される。ここでタイミング時間ｔ1はコン
デンサ１４に電荷が十分充電される最低時間に設定され
ており、このため図４に示す従来の技術のようにコンデ
ンサ１４に電荷が十分の充電された後も、インバータ１
１には、貫通電流がさらに流れることもなく消費電力が
低減される。
イミング信号Ｓ１とタイミング信号Ｓ３が‘Ｌ’レベル
のためスイッチＳ１ａ，Ｓ１ｂ，Ｓ３ａ，Ｓ３ｂがオフ
し、タイミング信号Ｓ２は‘Ｈ’レベルのためスイッチ
Ｓ２ａ，Ｓ２ｂがオンしている。これにより図１に示す
コンパレータ部１０ａは、前述した図４（ａ）の動作状
態と同じ状態になり基準電圧ＶREF が入力されるととも
にインバータ１１の入出力が短絡され、コンデンサ１４
に電荷が充電される。ここでタイミング時間ｔ1はコン
デンサ１４に電荷が十分充電される最低時間に設定され
ており、このため図４に示す従来の技術のようにコンデ
ンサ１４に電荷が十分の充電された後も、インバータ１
１には、貫通電流がさらに流れることもなく消費電力が
低減される。
【００２１】次に図２に示すようにタイミング時間ｔ1
が経過し、‘Ｈ’レベルのタイミング信号Ｓ２が‘Ｌ’
レベルに変化すると、この‘Ｌ’レベルに変化した信号
を受けて第３のワンショット回路２０ｃから図２に示
す’Ｈ’レベルのタイミング信号Ｓ１が生成される。こ
の’Ｈ’レベルのタイミング信号Ｓ１のタイミング時間
ｔ２は、コンデンサ１４の放電もなく基準電圧ＶREF と
アナログ入力信号の電圧ＶAIN の大小比較結果が十分確
定される時間に設定されている。さらにこのタイミング
信号Ｓ１によりノアゲート３１を介してタイミング信号
Ｓ３が‘Ｌ’レベルとなる。このようにして図２に示す
タイミング時間ｔ2 における各タイミング信号Ｓ１，Ｓ
２，Ｓ３は、それぞれ‘Ｈ’‘Ｌ’‘Ｌ’のレベルとな
る。
が経過し、‘Ｈ’レベルのタイミング信号Ｓ２が‘Ｌ’
レベルに変化すると、この‘Ｌ’レベルに変化した信号
を受けて第３のワンショット回路２０ｃから図２に示
す’Ｈ’レベルのタイミング信号Ｓ１が生成される。こ
の’Ｈ’レベルのタイミング信号Ｓ１のタイミング時間
ｔ２は、コンデンサ１４の放電もなく基準電圧ＶREF と
アナログ入力信号の電圧ＶAIN の大小比較結果が十分確
定される時間に設定されている。さらにこのタイミング
信号Ｓ１によりノアゲート３１を介してタイミング信号
Ｓ３が‘Ｌ’レベルとなる。このようにして図２に示す
タイミング時間ｔ2 における各タイミング信号Ｓ１，Ｓ
２，Ｓ３は、それぞれ‘Ｈ’‘Ｌ’‘Ｌ’のレベルとな
る。
【００２２】タイミング信号Ｓ１が’Ｈ’レベルのため
スイッチＳ１ａ，Ｓ１ｂ，がオンし、タイミング信号Ｓ
２，Ｓ３はともに‘Ｌ’のためスイッチＳ２ａ，Ｓ２
ｂ，Ｓ３ａ，Ｓ３ｂはオフする。これによりコンパレー
タ部１０ａは、前述した図４（ｂ）の動作状態と同じ状
態となり基準電圧ＶREF とアナログ入力信号の電圧ＶAI
N の大小比較が正確に行われる。
スイッチＳ１ａ，Ｓ１ｂ，がオンし、タイミング信号Ｓ
２，Ｓ３はともに‘Ｌ’のためスイッチＳ２ａ，Ｓ２
ｂ，Ｓ３ａ，Ｓ３ｂはオフする。これによりコンパレー
タ部１０ａは、前述した図４（ｂ）の動作状態と同じ状
態となり基準電圧ＶREF とアナログ入力信号の電圧ＶAI
N の大小比較が正確に行われる。
【００２３】またデータラッチ部１５のスイッチＳ１ｂ
がオンしているためインバータ１２を介して比較結果デ
ータが信号ＤＯＵＴとして出力され、これにより比較結
果が確定される。次に図２に示すようにタイミング時間
ｔ2 が経過し、‘Ｈ’レベルのタイミング信号Ｓ１が
‘Ｌ’レベルに変化するとこの‘Ｌ’レベルに変化した
タイミング信号Ｓ１は、ノアゲート３１に入力される。
またタイミング信号Ｓ２も‘Ｌ’レベルの信号としてノ
アゲート３１に入力されている。ここでノアゲート３１
に入力されている第１のワンショット回路２０ａの出力
信号は、タイミング時間ｔ1＋ｔ2 の合計時間より小さ
いか、もしくは同じ時間に設定されているため、ノアゲ
ート３１の入力は全て‘Ｌ’レベルが入力され、これに
よりタイミング信号Ｓ３は‘Ｈ’レベルに変化する。
がオンしているためインバータ１２を介して比較結果デ
ータが信号ＤＯＵＴとして出力され、これにより比較結
果が確定される。次に図２に示すようにタイミング時間
ｔ2 が経過し、‘Ｈ’レベルのタイミング信号Ｓ１が
‘Ｌ’レベルに変化するとこの‘Ｌ’レベルに変化した
タイミング信号Ｓ１は、ノアゲート３１に入力される。
またタイミング信号Ｓ２も‘Ｌ’レベルの信号としてノ
アゲート３１に入力されている。ここでノアゲート３１
に入力されている第１のワンショット回路２０ａの出力
信号は、タイミング時間ｔ1＋ｔ2 の合計時間より小さ
いか、もしくは同じ時間に設定されているため、ノアゲ
ート３１の入力は全て‘Ｌ’レベルが入力され、これに
よりタイミング信号Ｓ３は‘Ｈ’レベルに変化する。
【００２４】このようにして、図２に示すタイミング時
間ｔ3 における各タイミング信号Ｓ１，Ｓ２，Ｓ３は、
それぞれ‘Ｌ’，‘Ｌ’，‘Ｈ’のレベルとなる。これ
に対応してスイッチＳ３ａ，Ｓ３ｂのみがオンする。こ
れにより入力が不安定にされるインバータ１１の入力に
は‘Ｌ’レベルの信号が印加され、インバータ１１の入
力変動に伴なう電流も低減され、前述したインバータ１
１の入出力の短絡による貫通電流の低減と相埃ってさら
に消費電力が低減される。
間ｔ3 における各タイミング信号Ｓ１，Ｓ２，Ｓ３は、
それぞれ‘Ｌ’，‘Ｌ’，‘Ｈ’のレベルとなる。これ
に対応してスイッチＳ３ａ，Ｓ３ｂのみがオンする。こ
れにより入力が不安定にされるインバータ１１の入力に
は‘Ｌ’レベルの信号が印加され、インバータ１１の入
力変動に伴なう電流も低減され、前述したインバータ１
１の入出力の短絡による貫通電流の低減と相埃ってさら
に消費電力が低減される。
【００２５】また、スイッチＳ３ｂもオンされているた
め、インバータ１２の入力とインバータ１３の出力が接
続される。これにより信号ＤＯＵＴのデータがラッチさ
れる。以上説明したように、基準クロック信号ＣＬＫの
立ち上がりにより、順次タイミング時間ｔ1 ，ｔ2 ，ｔ
3 が生成され、基準電圧ＶREF とアナログ入力信号の電
圧ＶAIN が効率よく比較されることが本実施例の特徴の
１つである。
め、インバータ１２の入力とインバータ１３の出力が接
続される。これにより信号ＤＯＵＴのデータがラッチさ
れる。以上説明したように、基準クロック信号ＣＬＫの
立ち上がりにより、順次タイミング時間ｔ1 ，ｔ2 ，ｔ
3 が生成され、基準電圧ＶREF とアナログ入力信号の電
圧ＶAIN が効率よく比較されることが本実施例の特徴の
１つである。
【００２６】尚、図２に示す基準クロック信号ＣＬＫ
は、デューティ比５０％に限るものではなく任意のデュ
ーティ比でよい。また、本実施例においては基準クロッ
ク信号ＣＬＫの立ち上がりの時点からタイミング信号が
生成されスイッチをオン、オフしたが、これに限るもの
でなく立ち下がりの時点からタイミング信号が生成さ
れ、スイッチをオン、オフしてもよい。
は、デューティ比５０％に限るものではなく任意のデュ
ーティ比でよい。また、本実施例においては基準クロッ
ク信号ＣＬＫの立ち上がりの時点からタイミング信号が
生成されスイッチをオン、オフしたが、これに限るもの
でなく立ち下がりの時点からタイミング信号が生成さ
れ、スイッチをオン、オフしてもよい。
【００２７】図３は、本発明の図１とは異なる実施例の
チョッパ型コンパレータ３０およびデータラッチ部１５
の回路図である。図１と比較した場合に、コンパレータ
部３０ａのスイッチＳ３ａが電源に接続されている。こ
のようにしてタイミング時間ｔ3 の間、入力が不安定に
されるインバータ１１の入力に’Ｈ’レベルの信号を印
加し、インバータ１１の消費電力を低減してもよい。
チョッパ型コンパレータ３０およびデータラッチ部１５
の回路図である。図１と比較した場合に、コンパレータ
部３０ａのスイッチＳ３ａが電源に接続されている。こ
のようにしてタイミング時間ｔ3 の間、入力が不安定に
されるインバータ１１の入力に’Ｈ’レベルの信号を印
加し、インバータ１１の消費電力を低減してもよい。
【００２８】またタイミング信号Ｓ１，Ｓ２，Ｓ３は、
回路シュミレーションや回路試作等により容易に把握さ
れ、基本クロック信号ＣＬＫのデューティ比や動作周波
数に依存することなく最適なタイミングで基準電圧Ｖ
REF とアナログ入力信号の電圧ＶAIN との大小比較が効
率よくできる。
回路シュミレーションや回路試作等により容易に把握さ
れ、基本クロック信号ＣＬＫのデューティ比や動作周波
数に依存することなく最適なタイミングで基準電圧Ｖ
REF とアナログ入力信号の電圧ＶAIN との大小比較が効
率よくできる。
【００２９】
【発明の効果】以上説明したように、基準クロック信号
の立ち上がりの時点もしくは立ち下がりの時点のうちの
いずれか一方の基準時点から最適なタイミングが生成さ
れる本発明のチョッパ型コンパレータは、 （１）第１の時間を、コンデンサに電荷が十分充電され
る最低時間に設定すると、インバータの貫通電流が遮断
されて、消費電力が低減される。 （２）第２の時間を、コンデンサの放電もなく基準電圧
とアナログ入力信号の電圧の比較結果が確定される時間
に設定すると、高精度な比較結果が得られる。 （３）上記比較結果確定後、第４のスイッチによりイン
バータの入力をそのインバータの’Ｈ’レベル電位又
は’Ｌ’レベル電位に短絡すると、インバータの入力変
動に伴う電流が低減され、これにより消費電力が低減さ
れる。 （４）基本クロック信号の立ち上がりの時点や立ち下が
りの時点を基準時点として最適のタイミング時間が設定
されているため、基本クロック信号のデューティ比や動
作周波数に依存する必要もない。
の立ち上がりの時点もしくは立ち下がりの時点のうちの
いずれか一方の基準時点から最適なタイミングが生成さ
れる本発明のチョッパ型コンパレータは、 （１）第１の時間を、コンデンサに電荷が十分充電され
る最低時間に設定すると、インバータの貫通電流が遮断
されて、消費電力が低減される。 （２）第２の時間を、コンデンサの放電もなく基準電圧
とアナログ入力信号の電圧の比較結果が確定される時間
に設定すると、高精度な比較結果が得られる。 （３）上記比較結果確定後、第４のスイッチによりイン
バータの入力をそのインバータの’Ｈ’レベル電位又
は’Ｌ’レベル電位に短絡すると、インバータの入力変
動に伴う電流が低減され、これにより消費電力が低減さ
れる。 （４）基本クロック信号の立ち上がりの時点や立ち下が
りの時点を基準時点として最適のタイミング時間が設定
されているため、基本クロック信号のデューティ比や動
作周波数に依存する必要もない。
【図１】本発明の一実施例のチョッパ型コンパレータお
よびデータラッチ部の回路図である。
よびデータラッチ部の回路図である。
【図２】図１に示すスイッチ制御部のタイミングチャー
トである。
トである。
【図３】図１とは異なる、本発明の実施例のチョッパ型
コンパレータおよびデータラッチ部の回路図である。
コンパレータおよびデータラッチ部の回路図である。
【図４】従来のチョッパ型コンパレータの回路図であ
る。
る。
【図５】図４に示す従来のチョッパ型コンパレータの基
準クロック信号のタイミングチャートである。
準クロック信号のタイミングチャートである。
１０，３０ チョッパ型コンパレータ １０ａ，３０ａ コンパレータ部 １０ｂ スイッチ制御部 １１，１２，１３，２５，２６，２７ インバータ １４ コンデンサ １５ データラッチ部 Ｓ１ａ，Ｓ１ｂ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ ス
イッチ ２１，２２，２３，２４ ディレイライン ２８，２９，３０ アンドゲート ３１ ノアゲート ２０ａ 第１のワンショット回路 ２０ｂ 第２のワンショット回路 ２０ｃ 第３のワンショット回路
イッチ ２１，２２，２３，２４ ディレイライン ２８，２９，３０ アンドゲート ３１ ノアゲート ２０ａ 第１のワンショット回路 ２０ｂ 第２のワンショット回路 ２０ｃ 第３のワンショット回路
Claims (2)
- 【請求項１】 インバータと、一端が前記インバータの
入力端子に接続されたコンデンサと、一端に基準電圧が
印加されるとともに他端が前記コンデンサの他端に接続
された第１のスイッチと、一端にアナログ入力信号が印
加されるとともに他端が前記コンデンサの前記他端に接
続された第２のスイッチと、前記インバータの入力端子
と該インバータの出力端子との間を開閉自在に短絡する
第３のスイッチとを有するコンパレート部、および所定
の基準クロック信号の立ち上がりの時点もしくは立ち下
がりの時点のうちのいずれか一方の基準時点から所定の
第１の時間だけ前記第１および第３のスイッチを導通状
態とし、前記基準時点から前記第１の時間経過した時点
から所定の第２の時間だけ前記第２のスイッチを導通状
態とするスイッチ制御部を備えたことを特徴とするチョ
ッパ型コンパレータ。 - 【請求項２】 前記コンパレート部が、前記インバータ
の入力端子を所定の固定電位に開閉自在に短絡する第４
のスイッチを有し、 前記スイッチ制御部が、前記第１、第２および第３のス
イッチの制御に加え、前記基準時点から前記第１および
第２の時間が加算された時間だけ経過した時点から、前
記基準クロックに同期した次の基準時点までの間だけ前
記第４のスイッチを導通状態とするものであることを特
徴とする請求項１記載のチョッパ型コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5931494A JPH07273616A (ja) | 1994-03-29 | 1994-03-29 | チョッパ型コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5931494A JPH07273616A (ja) | 1994-03-29 | 1994-03-29 | チョッパ型コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273616A true JPH07273616A (ja) | 1995-10-20 |
Family
ID=13109785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5931494A Pending JPH07273616A (ja) | 1994-03-29 | 1994-03-29 | チョッパ型コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273616A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281828B1 (en) | 1998-03-19 | 2001-08-28 | Kabushiki Kaisha Toshiba | Analog/digital converter apparatus |
| US6680685B2 (en) | 2001-10-29 | 2004-01-20 | Mitsubishi Denki Kabushiki Kaisha | Chopper analog-to-digital converter with power saving mode |
| WO2004051852A1 (ja) * | 2002-12-03 | 2004-06-17 | Semiconductor Energy Laboratory Co., Ltd. | データラッチ回路及び電子機器 |
| EP1575167A1 (en) * | 2002-12-19 | 2005-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Shift resistor and method for driving same |
-
1994
- 1994-03-29 JP JP5931494A patent/JPH07273616A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281828B1 (en) | 1998-03-19 | 2001-08-28 | Kabushiki Kaisha Toshiba | Analog/digital converter apparatus |
| US6680685B2 (en) | 2001-10-29 | 2004-01-20 | Mitsubishi Denki Kabushiki Kaisha | Chopper analog-to-digital converter with power saving mode |
| JP2011239411A (ja) * | 2002-12-03 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置 |
| WO2004051852A1 (ja) * | 2002-12-03 | 2004-06-17 | Semiconductor Energy Laboratory Co., Ltd. | データラッチ回路及び電子機器 |
| JPWO2004051852A1 (ja) * | 2002-12-03 | 2006-04-06 | 株式会社半導体エネルギー研究所 | データラッチ回路及び電子機器 |
| US7142030B2 (en) | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US7301382B2 (en) | 2002-12-03 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| CN100365934C (zh) * | 2002-12-03 | 2008-01-30 | 株式会社半导体能源研究所 | 数据锁存电路和电子装置 |
| US8710887B2 (en) | 2002-12-03 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US8212600B2 (en) | 2002-12-03 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| JP4841839B2 (ja) * | 2002-12-03 | 2011-12-21 | 株式会社半導体エネルギー研究所 | データラッチ回路及び電子機器 |
| US8004334B2 (en) | 2002-12-03 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| EP1575167A1 (en) * | 2002-12-19 | 2005-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Shift resistor and method for driving same |
| KR101037120B1 (ko) * | 2002-12-19 | 2011-05-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 시프트 레지스터 및 그 구동방법 |
| US8189733B2 (en) | 2002-12-19 | 2012-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US7680239B2 (en) | 2002-12-19 | 2010-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| US8526568B2 (en) | 2002-12-19 | 2013-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and driving method thereof |
| EP1575167B1 (en) * | 2002-12-19 | 2009-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Level shifter configured for use in a shift register |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030513 |