JPH09135170A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH09135170A JPH09135170A JP31721595A JP31721595A JPH09135170A JP H09135170 A JPH09135170 A JP H09135170A JP 31721595 A JP31721595 A JP 31721595A JP 31721595 A JP31721595 A JP 31721595A JP H09135170 A JPH09135170 A JP H09135170A
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- Japan
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- potential
- comparator
- comparison operation
- operation period
- analog signal
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Abstract
(57)【要約】
【課題】 アナログ信号とリファレンス信号の比較動作
期間を実比較動作にて必要な最短期間にすることによっ
て、消費電力を低減できるＡ／Ｄ変換回路を提供する。 【解決手段】 Ｄ／Ａ変換回路１１０で形成されたリフ
ァレンス信号Ｖｒｅｆｎとアナログ信号Ｖｉｎとを入力
として比較動作を行うコンパレータ１０２と、最小電位
差を形成するアナログ信号Ｖｉｎとリファレンス信号Ｖ
ｒｅｆｎとの比較動作に要する最短比較動作期間を形成
する比較動作期間制御回路１０１とを備えたＡ／Ｄ変換
回路１００では、コンパレータ１０２の比較動作期間が
比較動作期間制御回路１０１が形成する最短比較動作期
間とされる。
期間を実比較動作にて必要な最短期間にすることによっ
て、消費電力を低減できるＡ／Ｄ変換回路を提供する。 【解決手段】 Ｄ／Ａ変換回路１１０で形成されたリフ
ァレンス信号Ｖｒｅｆｎとアナログ信号Ｖｉｎとを入力
として比較動作を行うコンパレータ１０２と、最小電位
差を形成するアナログ信号Ｖｉｎとリファレンス信号Ｖ
ｒｅｆｎとの比較動作に要する最短比較動作期間を形成
する比較動作期間制御回路１０１とを備えたＡ／Ｄ変換
回路１００では、コンパレータ１０２の比較動作期間が
比較動作期間制御回路１０１が形成する最短比較動作期
間とされる。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄ変換回路に
関し、詳しくは並列比較型Ａ／Ｄ変換回路に関する。
関し、詳しくは並列比較型Ａ／Ｄ変換回路に関する。
【０００２】
【従来の技術】通常、並列比較型Ａ／Ｄ変換回路は、ア
ナログ信号をデジタル信号に変換するために、デジタル
化精度に応じた複数のリファレンス電位を用い、夫々の
リファレンス電位とアナログ信号電位との比較動作をリ
ファレンス電位単位に設けられたコンパレータにて並列
処理している。マイクロコンピュータ等にオンチップ化
される上記並列型Ａ／Ｄ変換回路には、チョッパー型コ
ンパレータが用いられている。チョッパー型コンパレー
タは、リファレンス電位を蓄積し、蓄積されたリファレ
ンス電位とアナログ信号電位との電位差に応ずる電圧を
形成するコンデンサと、コンデンサの出力端子側の電位
に応じた論理値を形成するＣＭＯＳインバータとから構
成される。リファレンス電位とアナログ信号電位との比
較動作の前に、上記ＣＭＯＳインバータの入力端子と出
力端子とが接続され、当該ＣＭＯＳインバータの入力端
子に結合される上記コンデンサの一方の電極はＣＭＯＳ
インバータのスレショルド値（論理しきい値）とされ
る。このとき、コンデンサの他方の電極には、リファレ
ンス電位が与えられ、両方の電極間の電位差に応じた電
圧がコンデンサに蓄積される。その後、ＣＭＯＳインバ
ータの入力と出力との短絡が解消され、コンデンサの他
方の電極にはアナログ信号電位が供給される。これによ
り、ＣＭＯＳインバータの入力電圧は、そのスレショル
ド値に対してリファレンス電位とアナログ信号電位との
電位差に応じて変化し、その変化の方向によって、ＣＭ
ＯＳインバータの論理出力値が決定される。これらコン
デンサとＣＭＯＳインバータとから成るコンパレータ
は、リファレンス電位単位に設けられており、各コンパ
レータの比較動作は並列処理されている。この様な並列
型Ａ／Ｄ変換回路において、並列処理を効率良く行うた
めに、各リファレンス電位とアナログ信号電位との比較
動作期間は、リファレンス電位とアナログ信号電位との
組み合わせにおいて要する最長の比較動作期間に均一化
され、さらに誤動作を避けるために所定のマージンが付
加されて形成される。
ナログ信号をデジタル信号に変換するために、デジタル
化精度に応じた複数のリファレンス電位を用い、夫々の
リファレンス電位とアナログ信号電位との比較動作をリ
ファレンス電位単位に設けられたコンパレータにて並列
処理している。マイクロコンピュータ等にオンチップ化
される上記並列型Ａ／Ｄ変換回路には、チョッパー型コ
ンパレータが用いられている。チョッパー型コンパレー
タは、リファレンス電位を蓄積し、蓄積されたリファレ
ンス電位とアナログ信号電位との電位差に応ずる電圧を
形成するコンデンサと、コンデンサの出力端子側の電位
に応じた論理値を形成するＣＭＯＳインバータとから構
成される。リファレンス電位とアナログ信号電位との比
較動作の前に、上記ＣＭＯＳインバータの入力端子と出
力端子とが接続され、当該ＣＭＯＳインバータの入力端
子に結合される上記コンデンサの一方の電極はＣＭＯＳ
インバータのスレショルド値（論理しきい値）とされ
る。このとき、コンデンサの他方の電極には、リファレ
ンス電位が与えられ、両方の電極間の電位差に応じた電
圧がコンデンサに蓄積される。その後、ＣＭＯＳインバ
ータの入力と出力との短絡が解消され、コンデンサの他
方の電極にはアナログ信号電位が供給される。これによ
り、ＣＭＯＳインバータの入力電圧は、そのスレショル
ド値に対してリファレンス電位とアナログ信号電位との
電位差に応じて変化し、その変化の方向によって、ＣＭ
ＯＳインバータの論理出力値が決定される。これらコン
デンサとＣＭＯＳインバータとから成るコンパレータ
は、リファレンス電位単位に設けられており、各コンパ
レータの比較動作は並列処理されている。この様な並列
型Ａ／Ｄ変換回路において、並列処理を効率良く行うた
めに、各リファレンス電位とアナログ信号電位との比較
動作期間は、リファレンス電位とアナログ信号電位との
組み合わせにおいて要する最長の比較動作期間に均一化
され、さらに誤動作を避けるために所定のマージンが付
加されて形成される。
【０００３】
【発明が解決しようとする課題】上記チョッパー型コン
パレータは、通常比較結果のデジタル化を高速化するた
めに複数のＣＭＯＳインバータを備えている。ＣＭＯＳ
インバータを直列接続させた多段構成にすることによっ
て、１段のＣＭＯＳインバータから成るコンパレータに
比べデジタル化速度が数段向上する。このＣＭＯＳイン
バータの電源電位間には、比較動作期間中貫通電流が流
されている。特に、アナログ信号とリファレンス電位と
の電位差が小さい場合、又ＣＭＯＳインバータの初段に
おいて貫通電流量が顕著であることが本発明者によって
見いだされた。つまり、従来のように比較動作期間にマ
ージン等加えて余裕を与えることは、徒に電力消費を増
やすことを意味する。そこで、本発明者は、必要最小限
の比較動作期間を設定し、コンパレータに貫通電流が流
れる期間を短縮させる手段の必要性を見出した。
パレータは、通常比較結果のデジタル化を高速化するた
めに複数のＣＭＯＳインバータを備えている。ＣＭＯＳ
インバータを直列接続させた多段構成にすることによっ
て、１段のＣＭＯＳインバータから成るコンパレータに
比べデジタル化速度が数段向上する。このＣＭＯＳイン
バータの電源電位間には、比較動作期間中貫通電流が流
されている。特に、アナログ信号とリファレンス電位と
の電位差が小さい場合、又ＣＭＯＳインバータの初段に
おいて貫通電流量が顕著であることが本発明者によって
見いだされた。つまり、従来のように比較動作期間にマ
ージン等加えて余裕を与えることは、徒に電力消費を増
やすことを意味する。そこで、本発明者は、必要最小限
の比較動作期間を設定し、コンパレータに貫通電流が流
れる期間を短縮させる手段の必要性を見出した。
【０００４】本発明の目的は、コンパレータの比較動作
期間を比較結果取得に最低必要な期間に制御し、Ａ／Ｄ
変換回路の電力消費を低減させることにある。
期間を比較結果取得に最低必要な期間に制御し、Ａ／Ｄ
変換回路の電力消費を低減させることにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、アナログ信号をディジタル信号
に変換するために比較対象とされる複数のリファレンス
電位を形成するリファレンス電位形成手段と、上記アナ
ログ信号電位と上記リファレンス電位との比較手段と、
上記アナログ信号電位と上記リファレンス電位との比較
動作に必要な最短比較動作期間を形成する比較動作期間
形成手段とを備えてＡ／Ｄ変換回路を構成する。上記リ
ファレンス電位形成手段は抵抗分圧回路から構成され、
上記比較手段は、リファレンス電位を蓄積し、蓄積され
たリファレンス電位と供給されるアナログ信号電位との
電位差に応ずる電圧を形成するコンデンサと、入出力端
子がイコライズされてスレショルド値にされ、上記コン
デンサで形成された電圧をスレショルド値に応じたディ
ジタル値に変換するＣＭＯＳインバータと、ＣＭＯＳイ
ンバータの駆動スイッチとから成るチョッパー型のコン
パレータにより構成され、上記比較動作期間形成手段
は、上記アナログ信号電位とリファレンス電位との組み
合わせにおいて、その電位差が最小とされるダミーアナ
ログ信号電位とダミーリファレンス電位とを用いた上記
ダミーアナログ信号電位を出力するアナログ電位供給回
路と、上記ダミーリファレンス電位を形成するリファレ
ンス電位供給回路と、ダミーアナログ信号電位とダミー
リファレンス電位とを比較する上記コンパレータと同じ
構成から成る第２のコンパレータと備えて構成すること
ができる。上記第２のコンパレータの出力は、上記コン
パレータ及び第２のコンパレータの比較動作期間を制御
することができる。
に変換するために比較対象とされる複数のリファレンス
電位を形成するリファレンス電位形成手段と、上記アナ
ログ信号電位と上記リファレンス電位との比較手段と、
上記アナログ信号電位と上記リファレンス電位との比較
動作に必要な最短比較動作期間を形成する比較動作期間
形成手段とを備えてＡ／Ｄ変換回路を構成する。上記リ
ファレンス電位形成手段は抵抗分圧回路から構成され、
上記比較手段は、リファレンス電位を蓄積し、蓄積され
たリファレンス電位と供給されるアナログ信号電位との
電位差に応ずる電圧を形成するコンデンサと、入出力端
子がイコライズされてスレショルド値にされ、上記コン
デンサで形成された電圧をスレショルド値に応じたディ
ジタル値に変換するＣＭＯＳインバータと、ＣＭＯＳイ
ンバータの駆動スイッチとから成るチョッパー型のコン
パレータにより構成され、上記比較動作期間形成手段
は、上記アナログ信号電位とリファレンス電位との組み
合わせにおいて、その電位差が最小とされるダミーアナ
ログ信号電位とダミーリファレンス電位とを用いた上記
ダミーアナログ信号電位を出力するアナログ電位供給回
路と、上記ダミーリファレンス電位を形成するリファレ
ンス電位供給回路と、ダミーアナログ信号電位とダミー
リファレンス電位とを比較する上記コンパレータと同じ
構成から成る第２のコンパレータと備えて構成すること
ができる。上記第２のコンパレータの出力は、上記コン
パレータ及び第２のコンパレータの比較動作期間を制御
することができる。
【０００８】上記した手段によれば、上記比較動作期間
形成手段は、アナログ信号とリファレンス信号との比較
動作に必要な最短の比較動作期間を形成する。リファレ
ンス電位とアナログ信号との比較動作期間は、アナログ
信号と比較動作に用いるリファレンス電位との組み合わ
せに応じて、比較結果を確定するために要する時間が異
なる。この時間は、リファレンス電位とアナログ信号と
の電位差に反比例して長くなる。上記最短の比較動作期
間を形成することによって、比較動作における消費電力
を低減できる。上記リファレンス電位はデジタル化の変
換精度に応じて所望の重み付けされた分圧電圧を形成す
る抵抗分圧回路から出力され、比較手段を構成するコン
パレータは供給されるリファレンス電位をコンデンサに
蓄積し、ＣＭＯＳインバータの入出力端子をイコライズ
して所定のスレショルド値を設定する。次いで、コンパ
レータにはアナログ信号が入力され、コンデンサは上記
蓄積されたリファレンス電位との電位差に応じた電圧を
形成する。この電圧は、上記スレショルド値に応じてＣ
ＭＯＳインバータがディジタル値に変換され出力され
る。上記比較動作期間形成手段は、最小の電位差を形成
するダミーアナログ信号電位とダミーリファレンス電位
を第２のコンパレータに供給して比較動作を行う。比較
結果は、第２のコンパレータのスレショルド値に応じて
ディジタル値に変換されて出力される。このとき、第２
のコンパレータにて比較動作が開始されてから、その比
較結果がディジタル出力される迄の期間が最短の比較動
作期間とされる。この最短の比較動作期間は、第２のコ
ンパレータの比較動作期間ともされる。
形成手段は、アナログ信号とリファレンス信号との比較
動作に必要な最短の比較動作期間を形成する。リファレ
ンス電位とアナログ信号との比較動作期間は、アナログ
信号と比較動作に用いるリファレンス電位との組み合わ
せに応じて、比較結果を確定するために要する時間が異
なる。この時間は、リファレンス電位とアナログ信号と
の電位差に反比例して長くなる。上記最短の比較動作期
間を形成することによって、比較動作における消費電力
を低減できる。上記リファレンス電位はデジタル化の変
換精度に応じて所望の重み付けされた分圧電圧を形成す
る抵抗分圧回路から出力され、比較手段を構成するコン
パレータは供給されるリファレンス電位をコンデンサに
蓄積し、ＣＭＯＳインバータの入出力端子をイコライズ
して所定のスレショルド値を設定する。次いで、コンパ
レータにはアナログ信号が入力され、コンデンサは上記
蓄積されたリファレンス電位との電位差に応じた電圧を
形成する。この電圧は、上記スレショルド値に応じてＣ
ＭＯＳインバータがディジタル値に変換され出力され
る。上記比較動作期間形成手段は、最小の電位差を形成
するダミーアナログ信号電位とダミーリファレンス電位
を第２のコンパレータに供給して比較動作を行う。比較
結果は、第２のコンパレータのスレショルド値に応じて
ディジタル値に変換されて出力される。このとき、第２
のコンパレータにて比較動作が開始されてから、その比
較結果がディジタル出力される迄の期間が最短の比較動
作期間とされる。この最短の比較動作期間は、第２のコ
ンパレータの比較動作期間ともされる。
【０００９】
【発明の実施の形態】図１には、本発明のＡ／Ｄ変換回
路の一例ブロック図が示される。同図によれば、Ａ／Ｄ
変換器１００は、駆動スイッチ１１１を備えた抵抗分圧
回路から構成され、リファレンス信号Ｖｒｅｆｎを形成
するＤ／Ａ変換回路１１０と、アナログ信号Ｖｉｎとト
ランスファ回路Ｔｒｎを介して供給される上記リファレ
ンス信号Ｖｒｅｆｎとを比較するコンパレータ１０２
と、コンパレータ１０２から出力される出力電位Ｃｏｍ
ｐｏｕｔをラッチするラッチ回路１０３と、ラッチ出力
された値を格納するレジスタ１０４と、Ａ／Ｄ変換動作
を指示するコントロールロジック１０５と、上記コンパ
レータ１０２に比較動作期間を指示する比較動作期間制
御回路１０１とを備える。上記コンパレータ１０２と、
ラッチ回路１０３とは、Ｄ／Ａ変換回路１１０から供給
されるリファレンス信号Ｖｒｅｆｎに対応して設けら
れ、上記レジスタ１０４は全ラッチ回路１０３の出力を
まとめて蓄える。上記コントロールロジック１０５は、
クロック信号Ｃｌｋ、比較開始信号Ａｄｔｒ信号、スタ
ンバイ信号Ｓｔｂｙを用いて、比較制御信号Ｃｏｍｐｃ
ｔｌやレジスタ制御信号Ｒｅｇｃｔｌを形成する。上記
比較制御信号Ｃｏｍｐｃｔｌは、コンパレータ１０２及
び駆動スイッチ１１１に供給され、コンパレータ１０２
の比較準備期間を制御する。また、比較制御信号Ｃｏｍ
ｐｃｔｌは、比較動作期間制御回路１０１に供給されコ
ンパレータ１０２での比較動作を制御する比較動作期間
制御信号φＤＥＬやラッチ指示を行うラッチ制御信号φ
Ｌに変換される。上記レジスタ制御信号Ｒｅｇｃｔｌ
は、レジスタの指定を行なう。本実施例は、従来のＡ／
Ｄ変換回路の構成に新たに比較動作期間制御回路１０１
を備えることで、従来のＡ／Ｄ変換回路で比較動作期間
を指示する比較制御信号Ｃｏｍｐｃｔｌを利用して必要
充分とされる最短の比較動作期間を指示する比較動作期
間制御信号φＤＥＬを形成する。
路の一例ブロック図が示される。同図によれば、Ａ／Ｄ
変換器１００は、駆動スイッチ１１１を備えた抵抗分圧
回路から構成され、リファレンス信号Ｖｒｅｆｎを形成
するＤ／Ａ変換回路１１０と、アナログ信号Ｖｉｎとト
ランスファ回路Ｔｒｎを介して供給される上記リファレ
ンス信号Ｖｒｅｆｎとを比較するコンパレータ１０２
と、コンパレータ１０２から出力される出力電位Ｃｏｍ
ｐｏｕｔをラッチするラッチ回路１０３と、ラッチ出力
された値を格納するレジスタ１０４と、Ａ／Ｄ変換動作
を指示するコントロールロジック１０５と、上記コンパ
レータ１０２に比較動作期間を指示する比較動作期間制
御回路１０１とを備える。上記コンパレータ１０２と、
ラッチ回路１０３とは、Ｄ／Ａ変換回路１１０から供給
されるリファレンス信号Ｖｒｅｆｎに対応して設けら
れ、上記レジスタ１０４は全ラッチ回路１０３の出力を
まとめて蓄える。上記コントロールロジック１０５は、
クロック信号Ｃｌｋ、比較開始信号Ａｄｔｒ信号、スタ
ンバイ信号Ｓｔｂｙを用いて、比較制御信号Ｃｏｍｐｃ
ｔｌやレジスタ制御信号Ｒｅｇｃｔｌを形成する。上記
比較制御信号Ｃｏｍｐｃｔｌは、コンパレータ１０２及
び駆動スイッチ１１１に供給され、コンパレータ１０２
の比較準備期間を制御する。また、比較制御信号Ｃｏｍ
ｐｃｔｌは、比較動作期間制御回路１０１に供給されコ
ンパレータ１０２での比較動作を制御する比較動作期間
制御信号φＤＥＬやラッチ指示を行うラッチ制御信号φ
Ｌに変換される。上記レジスタ制御信号Ｒｅｇｃｔｌ
は、レジスタの指定を行なう。本実施例は、従来のＡ／
Ｄ変換回路の構成に新たに比較動作期間制御回路１０１
を備えることで、従来のＡ／Ｄ変換回路で比較動作期間
を指示する比較制御信号Ｃｏｍｐｃｔｌを利用して必要
充分とされる最短の比較動作期間を指示する比較動作期
間制御信号φＤＥＬを形成する。
【００１０】図２には、上記コンパレータ１０２の一例
回路図が示される。同図によれば、コンパレータ１０２
は、アナログ信号Ｖｉｎを入力制御するスイッチ２０１
と、リファレンス信号Ｖｒｅｆｎを入力制御するスイッ
チ２０２と、上記スイッチ２０１、２０２から供給され
る信号をディジタル値に変換し出力電位Ｃｏｍｐｏｕｔ
として出力する直列３段構成のＣＭＯＳインバータ２０
５を有するインバータ回路２０３とから構成される。上
記インバータ回路２０３は、蓄積されたリファレンス電
位と供給されるアナログ信号電位との電位差に応ずる電
圧を形成するコンデンサ２０４とコンデンサ２０４の出
力電位を制御ゲートに受け、スレショルド値に対する入
力信号電位に応じた信号を出力するＣＭＯＳインバータ
２０５とを１段構成とし、直列接続された３段のＣＭＯ
Ｓインバータ２０５から構成される。各ＣＭＯＳインバ
ータ２０５には、上記φＤＥＬがゲートに供給されて動
作制御を行うＮチャンネル型トランジスタのスイッチ２
０６がＧＮＤへの接続経路に設けられる。また、各ＣＭ
ＯＳインバータ２０５の入力点ｉと出力点ｏには、ゲー
トに供給される上記比較制御信号Ｃｏｍｐｃｔｌによっ
てＣＭＯＳインバータ２０５の入出力電位をイコライズ
するＮチャンネル型トランジスタのスイッチ２０７が接
続される。
回路図が示される。同図によれば、コンパレータ１０２
は、アナログ信号Ｖｉｎを入力制御するスイッチ２０１
と、リファレンス信号Ｖｒｅｆｎを入力制御するスイッ
チ２０２と、上記スイッチ２０１、２０２から供給され
る信号をディジタル値に変換し出力電位Ｃｏｍｐｏｕｔ
として出力する直列３段構成のＣＭＯＳインバータ２０
５を有するインバータ回路２０３とから構成される。上
記インバータ回路２０３は、蓄積されたリファレンス電
位と供給されるアナログ信号電位との電位差に応ずる電
圧を形成するコンデンサ２０４とコンデンサ２０４の出
力電位を制御ゲートに受け、スレショルド値に対する入
力信号電位に応じた信号を出力するＣＭＯＳインバータ
２０５とを１段構成とし、直列接続された３段のＣＭＯ
Ｓインバータ２０５から構成される。各ＣＭＯＳインバ
ータ２０５には、上記φＤＥＬがゲートに供給されて動
作制御を行うＮチャンネル型トランジスタのスイッチ２
０６がＧＮＤへの接続経路に設けられる。また、各ＣＭ
ＯＳインバータ２０５の入力点ｉと出力点ｏには、ゲー
トに供給される上記比較制御信号Ｃｏｍｐｃｔｌによっ
てＣＭＯＳインバータ２０５の入出力電位をイコライズ
するＮチャンネル型トランジスタのスイッチ２０７が接
続される。
【００１１】図３には、上記比較動作期間制御回路１０
１の一例回路図が示される。同図によれば、比較動作期
間制御回路１０１は、アナログ信号Ｖｉｎとリファレン
ス信号Ｖｒｅｆｎとの組み合わせにおいて最小電位差を
形成するアナログ信号Ｖｉｎ電位を形成する定電位回路
３０１と、上記最小電位差を形成するリファレンス信号
Ｖｒｅｆｎ電位を形成する抵抗分圧回路３０２と、上記
定電位回路３０１の出力電位Ｖ１と抵抗分圧回路３０２
の出力電位Ｖ２とを比較するコンパレータ３０３と、コ
ンパレータ３０３の出力を反転させて比較動作期間制御
信号φＤＥＬを出力するインバータ３０４とから構成さ
れる。上記コンパレータ３０３は、上記コンパレータ１
０２と同じ回路構成とされる。ここで、コンパレータ３
０３の３段目のＣＭＯＳインバータ２０５のスレッショ
ルド値は、上記インバータ３０４を介することによっ
て、論理出力値’１’を形成するように設定されてい
る。すなわち、インバータ３０４のスレショルド値は、
コンパレータ３０３の３段目のＣＭＯＳインバータ２０
５のスレショルド値よりも高くされている。上記抵抗分
圧回路３０２には、Ｎチャンネル型トランジスタの駆動
スイッチ３０５が設けられており、上記比較制御信号Ｃ
ｏｍｐｃｔｌによってオン・オフ制御される。上記比較
制御信号Ｃｏｍｐｃｔｌは、コンパレータ３０３にも供
給されスイッチ２０７の制御を行う。また、コンパレー
タ３０３のスイッチ２０６には比較動作期間制御信号φ
ＤＥＬと比較制御信号Ｃｏｍｐｃｔｌとを２入力とする
論理和回路３０６の出力が供給され、コンパレータ３０
３の比較動作期間の制御がなされる。よって、コンパレ
ータ３０３では前記コンパレータ１０２と同期間イコラ
イズと比較動作が行われる。ここでは、比較動作期間制
御信号φＤＥＬはラッチ制御信号φＬともされ、ラッチ
制御信号φＬのローエッジに同期して、そのときコンパ
レータ１０２がラッチ回路１０３に供給している論理値
がレジスタ１０４へラッチ出力される。
１の一例回路図が示される。同図によれば、比較動作期
間制御回路１０１は、アナログ信号Ｖｉｎとリファレン
ス信号Ｖｒｅｆｎとの組み合わせにおいて最小電位差を
形成するアナログ信号Ｖｉｎ電位を形成する定電位回路
３０１と、上記最小電位差を形成するリファレンス信号
Ｖｒｅｆｎ電位を形成する抵抗分圧回路３０２と、上記
定電位回路３０１の出力電位Ｖ１と抵抗分圧回路３０２
の出力電位Ｖ２とを比較するコンパレータ３０３と、コ
ンパレータ３０３の出力を反転させて比較動作期間制御
信号φＤＥＬを出力するインバータ３０４とから構成さ
れる。上記コンパレータ３０３は、上記コンパレータ１
０２と同じ回路構成とされる。ここで、コンパレータ３
０３の３段目のＣＭＯＳインバータ２０５のスレッショ
ルド値は、上記インバータ３０４を介することによっ
て、論理出力値’１’を形成するように設定されてい
る。すなわち、インバータ３０４のスレショルド値は、
コンパレータ３０３の３段目のＣＭＯＳインバータ２０
５のスレショルド値よりも高くされている。上記抵抗分
圧回路３０２には、Ｎチャンネル型トランジスタの駆動
スイッチ３０５が設けられており、上記比較制御信号Ｃ
ｏｍｐｃｔｌによってオン・オフ制御される。上記比較
制御信号Ｃｏｍｐｃｔｌは、コンパレータ３０３にも供
給されスイッチ２０７の制御を行う。また、コンパレー
タ３０３のスイッチ２０６には比較動作期間制御信号φ
ＤＥＬと比較制御信号Ｃｏｍｐｃｔｌとを２入力とする
論理和回路３０６の出力が供給され、コンパレータ３０
３の比較動作期間の制御がなされる。よって、コンパレ
ータ３０３では前記コンパレータ１０２と同期間イコラ
イズと比較動作が行われる。ここでは、比較動作期間制
御信号φＤＥＬはラッチ制御信号φＬともされ、ラッチ
制御信号φＬのローエッジに同期して、そのときコンパ
レータ１０２がラッチ回路１０３に供給している論理値
がレジスタ１０４へラッチ出力される。
【００１２】図４には、上記コントロールロジック１０
５のブロック図が示される。上記比較制御信号Ｃｏｍｐ
ｃｔｌは、クロック信号Ｃｌｋをカウンタ４０１でカウ
ントして形成される一定時間幅のパルスを基に比較制御
信号生成回路４０２で作られる。上記比較制御信号Ｃｏ
ｍｐｃｔｌは、アナログ信号Ｖｉｎとリファレンス信号
Ｖｒｅｆｎの比較動作において必要とされる時間に所定
のマージンを加えて形成されている。また、変換結果格
納レジスタ制御回路４０３は、レジスタ制御信号Ｒｅｇ
ｃｔｌを供給し、ディジタル化された信号を格納するレ
ジスタを選択する。
５のブロック図が示される。上記比較制御信号Ｃｏｍｐ
ｃｔｌは、クロック信号Ｃｌｋをカウンタ４０１でカウ
ントして形成される一定時間幅のパルスを基に比較制御
信号生成回路４０２で作られる。上記比較制御信号Ｃｏ
ｍｐｃｔｌは、アナログ信号Ｖｉｎとリファレンス信号
Ｖｒｅｆｎの比較動作において必要とされる時間に所定
のマージンを加えて形成されている。また、変換結果格
納レジスタ制御回路４０３は、レジスタ制御信号Ｒｅｇ
ｃｔｌを供給し、ディジタル化された信号を格納するレ
ジスタを選択する。
【００１３】図５には、上記並列比較型Ａ／Ｄ変換回路
１００で用いられる各種制御信号のタイムチャートが示
される。ここで、コンパレータ３０３に供給される上記
出力電位Ｖ２は、出力電位Ｖ１よりも高電位とされる。
上記比較開始信号Ａｄｔｒ信号がディスイネーブル状態
（ローレベル）のとき、コンパレータ１０２及び３０３
のスイッチ２０１、２０２はオフ状態にされている。コ
ントロールロジック１０５にイネーブル状態（ハイレベ
ル）の比較動作開始信号Ａｄｔｒが供給されることによ
って、クロック信号Ｃｌｋがコントロールロジック１０
５の動作タイミング信号として用いられる。このとき、
クロック信号Ｃｌｋの最初の１周期に、比較制御信号Ｃ
ｏｍｐｃｔｌはハイレベルにされ、コンパレータ１０２
及び３０３のスイッチ２０２、２０７がオン状態にされ
る。比較制御信号Ｃｏｍｐｃｔｌがハイレベルにされる
ことによって、比較動作期間制御回路１０１の抵抗分圧
回路３０２の駆動スイッチ３０５がオン状態とされ、出
力電位Ｖ２がコンパレータ３０３に供給される。同時
に、ハイレベルの比較制御信号Ｃｏｍｐｃｔｌは、Ｄ／
Ａ変換回路１１０の駆動スイッチ１１１に供給され、駆
動スイッチ１１１がオン状態とされ、リファレンス電位
Ｖｒｅｆｎがコンパレータ１０２に供給される。ハイレ
ベルの比較制御信号Ｃｏｍｐｃｔｌが供給されたコンパ
レータ３０３では、１段目のコンデンサ２０４に出力電
位Ｖ２が蓄積され、各ＣＭＯＳインバータ２０５の入出
力電位はスレショルド値にイコライズされる。例えば、
初段目、２段目のＣＭＯＳインバータ２０５のスレショ
ルド値はＶｐｐ／２、３段目のＣＭＯＳインバータ２０
５のスレショルド値はＶｐｐ／４（イコライズ時、イン
バータ３０４の論理出力値が’１’となる値）とする。
よって、クロック信号Ｃｌｋの最初の１周期の間（イコ
ライズ時）、３段目のＣＭＯＳインバータのスレショル
ド値によりインバータ３０４の出力である比較動作期間
制御信号φＤＥＬはハイレベルとされる。ハイレベルと
された比較動作期間制御信号φＤＥＬは、コンパレータ
１０２のスイッチ２０６に供給され、コンパレータ１０
２を構成するＣＭＯＳインバータ２０５の電源電位Ｖｐ
ｐ／ＧＮＤ間の貫通電流を許容し、各ＣＭＯＳインバー
タ２０５の入出力電位のイコライズ動作を指示する。
１００で用いられる各種制御信号のタイムチャートが示
される。ここで、コンパレータ３０３に供給される上記
出力電位Ｖ２は、出力電位Ｖ１よりも高電位とされる。
上記比較開始信号Ａｄｔｒ信号がディスイネーブル状態
（ローレベル）のとき、コンパレータ１０２及び３０３
のスイッチ２０１、２０２はオフ状態にされている。コ
ントロールロジック１０５にイネーブル状態（ハイレベ
ル）の比較動作開始信号Ａｄｔｒが供給されることによ
って、クロック信号Ｃｌｋがコントロールロジック１０
５の動作タイミング信号として用いられる。このとき、
クロック信号Ｃｌｋの最初の１周期に、比較制御信号Ｃ
ｏｍｐｃｔｌはハイレベルにされ、コンパレータ１０２
及び３０３のスイッチ２０２、２０７がオン状態にされ
る。比較制御信号Ｃｏｍｐｃｔｌがハイレベルにされる
ことによって、比較動作期間制御回路１０１の抵抗分圧
回路３０２の駆動スイッチ３０５がオン状態とされ、出
力電位Ｖ２がコンパレータ３０３に供給される。同時
に、ハイレベルの比較制御信号Ｃｏｍｐｃｔｌは、Ｄ／
Ａ変換回路１１０の駆動スイッチ１１１に供給され、駆
動スイッチ１１１がオン状態とされ、リファレンス電位
Ｖｒｅｆｎがコンパレータ１０２に供給される。ハイレ
ベルの比較制御信号Ｃｏｍｐｃｔｌが供給されたコンパ
レータ３０３では、１段目のコンデンサ２０４に出力電
位Ｖ２が蓄積され、各ＣＭＯＳインバータ２０５の入出
力電位はスレショルド値にイコライズされる。例えば、
初段目、２段目のＣＭＯＳインバータ２０５のスレショ
ルド値はＶｐｐ／２、３段目のＣＭＯＳインバータ２０
５のスレショルド値はＶｐｐ／４（イコライズ時、イン
バータ３０４の論理出力値が’１’となる値）とする。
よって、クロック信号Ｃｌｋの最初の１周期の間（イコ
ライズ時）、３段目のＣＭＯＳインバータのスレショル
ド値によりインバータ３０４の出力である比較動作期間
制御信号φＤＥＬはハイレベルとされる。ハイレベルと
された比較動作期間制御信号φＤＥＬは、コンパレータ
１０２のスイッチ２０６に供給され、コンパレータ１０
２を構成するＣＭＯＳインバータ２０５の電源電位Ｖｐ
ｐ／ＧＮＤ間の貫通電流を許容し、各ＣＭＯＳインバー
タ２０５の入出力電位のイコライズ動作を指示する。
【００１４】次いで、クロック信号Ｃｌｋの２〜４周期
間、比較制御信号Ｃｏｍｐｃｔｌはローレベルにされ
る。この期間、コンパレータ１０２及び３０３のスイッ
チ２０７がオフ状態とされＣＭＯＳインバータ２０５の
入出力電位のイコライズ動作が停止され、スイッチ２０
２がオフ状態とされ出力電位Ｖ２とリファレンス電位Ｖ
ｒｅｆｎのコンデンサ２０４への供給が断たれる。ま
た、駆動スイッチ１１１、３０５がオフ状態とされ、出
力電位Ｖ２とリファレンス電位Ｖｒｅｆｎの出力が停止
される。一方、コンパレータ１０２及び３０３のスイッ
チ２０１がオン状態とされることによって、コンパレー
タ３０３には出力電位Ｖ１が入力電位Ｃｏｍｐｉｎとし
て供給され、各コンパレータ１０２にはアナログ信号Ｖ
ｉｎが供給される。コンパレータ３０３の入力電位Ｃｏ
ｍｐｉｎが出力電位Ｖ１にされ、コンデンサ２０４の入
力端子の容量電極電位が下降されることによって、初段
目のＣＭＯＳインバータ２０５への入力電位はスレショ
ルド値Ｖｐｐ／２よりも下降する。それに伴い、初段目
のＣＭＯＳインバータ２０５の出力電位は上昇する。２
段目のＣＭＯＳインバータ２０５の入力電位は初段目の
ＣＭＯＳインバータ２０５の出力電位の上昇により上昇
し、出力電位は下降する。３段目のＣＭＯＳインバータ
２０５の入力電位は、２段目のＣＭＯＳインバータ２０
５の出力電位の下降により下降し、出力電位は上昇す
る。こうして、コンパレータ３０３で出力電位Ｖ１とＶ
２の比較結果が確定した時点で、比較動作期間制御信号
φＤＥＬはハイレベルからローレベルにされる。比較動
作期間制御信号φＤＥＬがローレベルにされることによ
って、コンパレータ３０３及び１０２のスイッチ２０６
はオフ状態とされ、双方のコンパレータ３０３、１０２
での比較動作は停止される。この比較制御信号Ｃｏｍｐ
ｃｔｌのローエッジから比較動作期間制御信号φＤＥＬ
のローエッジ迄の期間は、コンパレータ１０２に供給さ
れるあらゆるアナログ信号Ｖｉｎとリファレンス信号Ｖ
ｒｅｆｎと組み合わせの比較動作を行う上で必要充分な
期間とされる。このように、並列比較型Ａ／Ｄ変換回路
１００の比較動作期間は、コンパレータ３０３で実際比
較動作で得られる必要最小限の期間とされる。従来マー
ジン設定により許容していた必要以上の比較動作期間
（比較制御信号Ｃｏｍｐｃｔｌがローレベルの期間）
は、本発明の並列比較型Ａ／Ｄ変換回路１００では不要
とされる。コンパレータ１０２、３０３のＣＭＯＳイン
バータ２０５の電源電位ＶＰＰ／ＧＮＤ間の貫通電流
は、真に比較動作に要する期間のみ流される。
間、比較制御信号Ｃｏｍｐｃｔｌはローレベルにされ
る。この期間、コンパレータ１０２及び３０３のスイッ
チ２０７がオフ状態とされＣＭＯＳインバータ２０５の
入出力電位のイコライズ動作が停止され、スイッチ２０
２がオフ状態とされ出力電位Ｖ２とリファレンス電位Ｖ
ｒｅｆｎのコンデンサ２０４への供給が断たれる。ま
た、駆動スイッチ１１１、３０５がオフ状態とされ、出
力電位Ｖ２とリファレンス電位Ｖｒｅｆｎの出力が停止
される。一方、コンパレータ１０２及び３０３のスイッ
チ２０１がオン状態とされることによって、コンパレー
タ３０３には出力電位Ｖ１が入力電位Ｃｏｍｐｉｎとし
て供給され、各コンパレータ１０２にはアナログ信号Ｖ
ｉｎが供給される。コンパレータ３０３の入力電位Ｃｏ
ｍｐｉｎが出力電位Ｖ１にされ、コンデンサ２０４の入
力端子の容量電極電位が下降されることによって、初段
目のＣＭＯＳインバータ２０５への入力電位はスレショ
ルド値Ｖｐｐ／２よりも下降する。それに伴い、初段目
のＣＭＯＳインバータ２０５の出力電位は上昇する。２
段目のＣＭＯＳインバータ２０５の入力電位は初段目の
ＣＭＯＳインバータ２０５の出力電位の上昇により上昇
し、出力電位は下降する。３段目のＣＭＯＳインバータ
２０５の入力電位は、２段目のＣＭＯＳインバータ２０
５の出力電位の下降により下降し、出力電位は上昇す
る。こうして、コンパレータ３０３で出力電位Ｖ１とＶ
２の比較結果が確定した時点で、比較動作期間制御信号
φＤＥＬはハイレベルからローレベルにされる。比較動
作期間制御信号φＤＥＬがローレベルにされることによ
って、コンパレータ３０３及び１０２のスイッチ２０６
はオフ状態とされ、双方のコンパレータ３０３、１０２
での比較動作は停止される。この比較制御信号Ｃｏｍｐ
ｃｔｌのローエッジから比較動作期間制御信号φＤＥＬ
のローエッジ迄の期間は、コンパレータ１０２に供給さ
れるあらゆるアナログ信号Ｖｉｎとリファレンス信号Ｖ
ｒｅｆｎと組み合わせの比較動作を行う上で必要充分な
期間とされる。このように、並列比較型Ａ／Ｄ変換回路
１００の比較動作期間は、コンパレータ３０３で実際比
較動作で得られる必要最小限の期間とされる。従来マー
ジン設定により許容していた必要以上の比較動作期間
（比較制御信号Ｃｏｍｐｃｔｌがローレベルの期間）
は、本発明の並列比較型Ａ／Ｄ変換回路１００では不要
とされる。コンパレータ１０２、３０３のＣＭＯＳイン
バータ２０５の電源電位ＶＰＰ／ＧＮＤ間の貫通電流
は、真に比較動作に要する期間のみ流される。
【００１５】上記実施例によれば、以下の作用効果が得
られる。 （１）比較動作期間制御回路１０１は、Ａ／Ｄ変換回路
１００に供給されるアナログ信号Ｖｉｎ電位と、Ｄ／Ａ
変換回路１１０で形成されるリファレンス信号Ｖｒｅｆ
ｎ電位との最小電位差のとき比較動作に必要な実比較動
作期間を比較動作期間制御信号φＤＥＬとしてコンパレ
ータ１０２に供給する。比較動作期間制御信号φＤＥＬ
は、コンパレータ１０２、３０３を構成するＣＭＯＳイ
ンバータ２０５の貫通電流制御をスイッチ２０６で行
い、上記実際に必要な比較動作期間のみＣＭＯＳインバ
ータ２０５の貫通電流を許容する。よって、コンパレー
タ１０２の比較動作期間は、アナログ信号Ｖｉｎをディ
ジタル信号へ変換するのに無駄なマージンを設けない最
短期間とされる。 （２）コンパレータ３０３は、比較制御信号φＤＥＬを
用いて自らの比較動作を制御している。よって、コンパ
レータ３０３の比較動作期間は、コンパレータ１０２の
比較動作期間と同じくされる。コンパレータ３０３で
も、上記最短期間以外の貫通電流が停止できる。 （３）このように、比較動作にて貫通電流を要するコン
パレータ１０２、３０３での比較動作期間を比較に必要
な最短期間とすることができるから、Ａ／Ｄ変換回路１
００の消費電力は低減される。
られる。 （１）比較動作期間制御回路１０１は、Ａ／Ｄ変換回路
１００に供給されるアナログ信号Ｖｉｎ電位と、Ｄ／Ａ
変換回路１１０で形成されるリファレンス信号Ｖｒｅｆ
ｎ電位との最小電位差のとき比較動作に必要な実比較動
作期間を比較動作期間制御信号φＤＥＬとしてコンパレ
ータ１０２に供給する。比較動作期間制御信号φＤＥＬ
は、コンパレータ１０２、３０３を構成するＣＭＯＳイ
ンバータ２０５の貫通電流制御をスイッチ２０６で行
い、上記実際に必要な比較動作期間のみＣＭＯＳインバ
ータ２０５の貫通電流を許容する。よって、コンパレー
タ１０２の比較動作期間は、アナログ信号Ｖｉｎをディ
ジタル信号へ変換するのに無駄なマージンを設けない最
短期間とされる。 （２）コンパレータ３０３は、比較制御信号φＤＥＬを
用いて自らの比較動作を制御している。よって、コンパ
レータ３０３の比較動作期間は、コンパレータ１０２の
比較動作期間と同じくされる。コンパレータ３０３で
も、上記最短期間以外の貫通電流が停止できる。 （３）このように、比較動作にて貫通電流を要するコン
パレータ１０２、３０３での比較動作期間を比較に必要
な最短期間とすることができるから、Ａ／Ｄ変換回路１
００の消費電力は低減される。
【００１６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００１７】例えば、本実施例では、比較動作期間制御
回路１０１を用いて比較動作に最低必要な期間を形成し
たが、比較制御信号Ｃｏｍｐｃｔｌを調整する回路を用
いて比較動作期間を形成することができる。但し、この
場合の最短期間は本実施例で形成される実比較動作で形
成される最短期間と全く同じくすることは困難である。
回路１０１を用いて比較動作に最低必要な期間を形成し
たが、比較制御信号Ｃｏｍｐｃｔｌを調整する回路を用
いて比較動作期間を形成することができる。但し、この
場合の最短期間は本実施例で形成される実比較動作で形
成される最短期間と全く同じくすることは困難である。
【００１８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である並列比
較型Ａ／Ｄ変換回路に適用したが、逐次比較型Ａ／Ｄ変
換回路にも適用することができる。
なされた発明をその背景となった利用分野である並列比
較型Ａ／Ｄ変換回路に適用したが、逐次比較型Ａ／Ｄ変
換回路にも適用することができる。
【００１９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２０】すなわち、比較手段での比較動作期間は、
アナログ信号とリファレンス電位との実際の比較に要す
る最短期間が比較動作期間形成回路で設定される。この
最短期間は、リファレンス電位とアナログ信号とが最小
電位差のとき比較動作に要する最短期間とされる。よっ
て、比較結果が確定した後、速やかに比較動作を停止す
ることができるため、比較動作の消費電力を低減するこ
とができる。
アナログ信号とリファレンス電位との実際の比較に要す
る最短期間が比較動作期間形成回路で設定される。この
最短期間は、リファレンス電位とアナログ信号とが最小
電位差のとき比較動作に要する最短期間とされる。よっ
て、比較結果が確定した後、速やかに比較動作を停止す
ることができるため、比較動作の消費電力を低減するこ
とができる。
【図１】本発明のＡ／Ｄ変換回路の一例ブロック図であ
る。
る。
【図２】本実施例のコンパレータの一例回路図である。
【図３】本実施例の比較動作期間制御回路の一例ブロッ
ク図である。
ク図である。
【図４】本発明のＡ／Ｄ変換回路のコントロールロジッ
クの一例ブロック図である。
クの一例ブロック図である。
【図５】本発明のＡ／Ｄ変換回路の比較動作におけるタ
イムチャートである。
イムチャートである。
１００ Ａ／Ｄ変換回路 １０１ 比較動作期間制御回路 １０２ コンパレータ １０３ ラッチ回路 １０４ レジスタ １０５ コントロールロジック １１０ Ｄ／Ａ変換回路 １１１ 駆動スイッチ Ｒｎ 抵抗 Ｔｒｎ トランスファ回路 Ｃｏｍｐｃｔｌ 比較制御信号 Ｃｏｍｐｏｕｔ 出力電位 φＤＥＬ 比較動作期間制御信号 φＬ ラッチ制御信号 Ｒｅｇｃｔｌ レジスタ制御信号 Ｖｉｎ アナログ信号 Ｖｒｅｆｎ リファレンス信号
Claims (3)
- 【請求項１】 アナログ信号をディジタル信号に変換す
るために比較対象とされる複数のリファレンス電位を形
成するリファレンス電位形成手段と、 上記アナログ信号電位と上記リファレンス電位との比較
手段と、 上記アナログ信号電位と上記リファレンス電位との比較
動作に必要な最短比較動作期間を形成する比較動作期間
形成手段と、を備え、 上記最短比較動作期間は、上記比較手段の比較動作期間
にされることを特徴とするＡ／Ｄ変換回路。 - 【請求項２】 上記リファレンス電位形成手段は抵抗分
圧回路から構成され、 上記比較手段は、リファレンス電位を蓄積し、蓄積され
たリファレンス電位と供給されるアナログ信号電位との
電位差に応ずる電圧を形成するコンデンサと、入出力端
子がイコライズされてスレショルド値にされ、上記コン
デンサで形成された電圧をスレショルド値に応じたディ
ジタル値に変換するＣＭＯＳインバータと、ＣＭＯＳイ
ンバータの駆動スイッチとから成るコンパレータにより
構成され、 上記比較動作期間形成手段は、上記アナログ信号電位と
リファレンス電位との組み合わせにおいて、その電位差
が最小とされるダミーアナログ信号電位とダミーリファ
レンス電位とを用いた上記ダミーアナログ信号電位を出
力するアナログ電位供給回路と、上記ダミーリファレン
ス電位を形成するリファレンス電位供給回路と、ダミー
アナログ信号電位とダミーリファレンス電位とを比較す
る上記コンパレータと同じ構成から成る第２のコンパレ
ータと備えて構成されることを特徴とする請求項１記載
のＡ／Ｄ変換回路。 - 【請求項３】 上記第２のコンパレータの出力は、上記
コンパレータ及び第２のコンパレータの比較動作期間を
制御することを特徴とする請求項２記載のＡ／Ｄ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31721595A JPH09135170A (ja) | 1995-11-10 | 1995-11-10 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31721595A JPH09135170A (ja) | 1995-11-10 | 1995-11-10 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135170A true JPH09135170A (ja) | 1997-05-20 |
Family
ID=18085761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31721595A Withdrawn JPH09135170A (ja) | 1995-11-10 | 1995-11-10 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135170A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
| JP2008206056A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | Ａｄ変換回路及びマイクロコントローラ |
| WO2010010660A1 (ja) * | 2008-07-21 | 2010-01-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| KR20120020072A (ko) * | 2010-08-27 | 2012-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
-
1995
- 1995-11-10 JP JP31721595A patent/JPH09135170A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
| JPWO2008026440A1 (ja) * | 2006-08-31 | 2010-01-21 | パナソニック株式会社 | Ａ／ｄ変換器 |
| JP4554688B2 (ja) * | 2006-08-31 | 2010-09-29 | パナソニック株式会社 | Ａ／ｄ変換器 |
| US7834794B2 (en) | 2006-08-31 | 2010-11-16 | Panasonic Corporation | A/D converter |
| JP2008206056A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | Ａｄ変換回路及びマイクロコントローラ |
| WO2010010660A1 (ja) * | 2008-07-21 | 2010-01-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| US7696918B2 (en) | 2008-07-21 | 2010-04-13 | Tokyo Institute Of Technology | A-D convert apparatus |
| KR20120020072A (ko) * | 2010-08-27 | 2012-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
| JP2012070364A (ja) * | 2010-08-27 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| US8952728B2 (en) | 2010-08-27 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |