JP4690105B2

JP4690105B2 - 逐次比較型ａ／ｄコンバータ

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Publication number: JP4690105B2
Application number: JP2005127581A
Authority: JP
Inventors: 幸洋水上; 一郎山根; 和久来田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-04-26
Filing date: 2005-04-26
Publication date: 2011-06-01
Anticipated expiration: 2025-04-26
Also published as: JP2006310931A; CN1855728A; US7265707B2; US20060238399A1; CN1855728B

Description

本発明は、アナログ信号をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータについて低消費電力化を図るための技術に関する。

逐次比較型Ａ／Ｄコンバータは、アナログ信号を量子化するＡ／Ｄコンバータの一種である。逐次比較型Ａ／Ｄコンバータでは、入力されたアナログ信号のアナログ電位を可変の基準電圧と逐次に（ビット毎に）比較し、逐次に得られる比較結果に応じて基準電圧を、入力アナログ信号の電圧レベルに近づくように逐次に変更することにより、出力結果となるデジタル信号を得る（例えば、特許文献１参照。）。

図９は従来の逐次比較型Ａ／Ｄコンバータの構成を示す回路図である。１０はアナログ入力端子、２１はチョッパ型の比較器、２２は比較器２１の入出力端子を短絡するアナログスイッチ、２３はアナログスイッチ２２をＯＮ／ＯＦＦ制御する制御用インバータ、２４はバッファリング用の１段目のインバータ、２５は２段目のインバータ、７０はサンプルホールド回路、７１は容量アレイ回路、７２は基準電圧生成回路、７３はラダー抵抗回路、７４は高電位側基準電源ＶＤＤ、７５は低電位側基準電源ＶＳＳ、７６はアナログスイッチ群、８０は制御回路、９０はラッチ回路である。

サンプリング期間において、制御回路８０からの制御信号Ｓｃを“Ｈ”レベルにしてアナログスイッチ２２をＯＮにし、比較器２１の入力端子と出力端子を短絡させ、Ａ／Ｄコンバータが変換できるフルスケールの電圧の１／２の電圧値（１／２ＶＤＤ）を生成する。この電圧を受けて、容量アレイ回路７１では、１／２ＶＤＤとアナログ入力端子１０からの入力アナログ信号の電圧レベルとの電位差を用いて全ての容量を充電し、電荷として保持する。

次に、逐次比較期間において、アナログスイッチ２２をＯＦＦにし、比較器２１を容量アレイ回路７１からの電圧を入力する比較器として動作させる。容量アレイ回路７１にホールドした入力アナログ信号値を基準電源生成回路の出力電圧レベルと比較し、入力アナログ信号の電圧レベルの方が高ければ、比較器２１の出力値は２つのインバータ２４，２５でバッファリングされ、デジタル出力として第１ビット（ＭＳＢ）を“１”とし、基準電圧の値を高電位でホールドする。もし、基準電圧より低ければ、デジタル出力の第１ビットを“０”とし、基準電圧の値をゼロに戻す。ラッチ回路９０では比較器２１のデジタル出力をデジタル値として保持する。

以上の動作を第ｎビットの値が決まるまで繰り返すと、入力アナログ信号の量子化データがｎビットのデジタル出力として得られる。

また、入力アナログ値を電荷として保持する容量アレイ回路７１を使用し、かつ各ビットの前後関係に相当する重み付けを容量値と、基準電圧生成回路７２の出力電圧レベルで調整する場合、重み付けを基準電圧生成回路７２の出力電圧レベルで調整するビットでの基準電圧生成回路７２の出力電圧レベルは、フルスケール値の約１／２、１／４、１／８、…1／Ｎに相当する電圧１／２ＶＤＤ、1／４ＶＤＤ、1／８ＶＤＤ、…1／ＮＶＤＤ（Ｎは基準電源で重み付けされたビット数）または０が加算され、比較が行われる。その結果、入力アナログ信号の電圧レベルが基準電圧より高ければ、デジタル出力を“１”とし、基準電圧より低ければ、デジタル出力を“０”とし、基準電圧の値をゼロに戻す。

基準電圧の変更は、制御回路８０からのタイミング信号Ｓｓによりアナログスイッチ群７６を制御して、ラダー抵抗回路７３からの分圧された電圧を容量アレイ回路７１の該当ビットの容量に接続することで可能にする。
特開平７−１９３５０３号公報（第３−４頁、第１−２図）

サンプリング期間において、チョッパ型の比較器２１で生成した中間電圧の１／２ＶＤＤがバッファリング用のインバータ２４のゲートに印加され、インバータ２４とそれ以降の回路で貫通電流が流れ、消費電流が過大になるといった問題がある。

また、基準電源生成回路内部のラダー抵抗回路７３に定常的に電流を流すようになっているので、消費電流が増大するといった問題がある。

マイコンなどのＬＳＩにＡ／Ｄコンバータを搭載した場合、Ａ／Ｄコンバータを複数の周波数のクロックで動作させることが多い。このような場合、最も速い動作速度でも正常に動作するように、比較器としては高い能力のものを用いる。しかし、低い周波数のクロックで動作させる場合には、比較器の能力は過多になり、消費電流が非常に大きくなる。

本発明は、このような事情に鑑みて創作したものであり、逐次比較型Ａ／Ｄコンバータにおいて消費電流の低減を図ることを目的としている。

本発明による逐次比較型Ａ／Ｄコンバータは、
サンプリング期間中の入力アナログ信号を保持するサンプルホールド回路と、
逐次比較期間中に前記保持された入力アナログ信号と比較するための基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路により生成された前記基準電圧と前記サンプルホールド回路に保持された前記入力アナログ信号の値とを比較する比較器と、
前記比較器のビット毎の出力値に基づいて、前記基準電圧の値を前記サンプルホールド回路に保持された前記入力アナログ信号の値に近似するよう前記基準電圧生成回路を逐次に制御する制御回路と、
前記比較器の出力電圧に応じた出力値を出力するバッファリング回路と、
前記比較器のビット毎の出力値に対応する前記バッファリング回路の出力値をデジタル値として保持するラッチ回路とを備えた逐次比較型Ａ／Ｄコンバータにおいて、
前記サンプリング期間中に前記バッファリング回路への電源供給を遮断するバッファリング制御回路を備え、
前記バッファリング回路を構成する前記トライステート型インバータの次段にさらにバッファリング用インバータが接続され、
前記トライステート型インバータと前記バッファリング用インバータとの接続点にプルアップ回路が接続され、
前記バッファリング制御回路は、前記サンプリング期間に前記トライステート型インバータの制御トランジスタをＯＦＦするとともに前記プルアップ回路をＯＮし、前記逐次比較期間に前記トライステート型インバータの制御トランジスタをＯＮするとともに前記プルアップ回路をＯＦＦするように構成されていることを特徴とするものである。

上記構成において、比較器はサンプリング期間にフルスケール電圧のほぼ２分の１の中間電圧を生成するが、このとき、バッファリング制御回路は、比較器出力に対するバッファリング回路への電源供給を遮断するので、バッファリング回路は不動作となる。したがって、サンプリング期間に比較器出力の中間電圧がバッファリング回路に印加されても、バッファリング回路に貫通電流が流れることはない。

この構成において、サンプリング期間にトライステート型インバータ（バッファリング回路）を不動作にしたとき、同時にプルアップ回路を動作させてバッファリング出力を安定化させることができる。また、トライステート型インバータ（バッファリング回路）だけでなく、その後段のバッファリング用インバータに貫通電流が流れるのを防止できる。

また、上記の構成において好ましい態様として、前記バッファリング回路として、第１の強度を持つ第１のバッファリング回路と第２の強度を持つ第２のバッファリング回路とを有するとともに、前記第１のバッファリング回路と前記第２のバッファリング回路のうちいずれか一方を選択する選択回路を備え、前記バッファリング制御回路は、前記選択回路により選択されたバッファリング回路に対しては、前記サンプリング期間中に電源供給を遮断するとともに、前記選択回路により選択されなかったバッファリング回路に対しては、常に電源供給を遮断しているという態様がある。

この構成において、Ａ／Ｄコンバータの動作クロックの周波数として高い周波数を用いるときは、高めの強度を持つ第１のバッファリング回路を選択することにより、消費電流は多いが、比較器出力を高速で正しく伝送させることができ、また、低い周波数を用いるときは、低めの強度を持つ第２のバッファリング回路を選択することにより、消費電流を低減することができる。すなわち、クロック周波数に応じて適応的にバッファリング回路の能力を選択することにより、Ａ／Ｄコンバータの精度、変換周期を下げることなく、バッファリング回路の能力過多に起因する消費電流の増大を抑制することができる。

また、上記の構成において好ましい態様として、前記比較器として、第１の強度を持つ第１の比較器と第２の強度を持つ第２の比較器とを有するとともに、前記第１の比較器と前記第２の比較器のうちいずれか一方を選択する選択回路を備え、前記選択回路は、選択された比較器に対しては常に電源を供給し、選択されなかった比較器に対しては、常に電源供給を遮断しているという態様がある。

この構成において、Ａ／Ｄコンバータの動作クロックの周波数として高い周波数を用いるときは、高めの強度を持つ第１の比較器を選択することにより、消費電流は多いが、比較器出力を高速で正しく伝送させることができ、また、低い周波数を用いるときは、低めの強度を持つ第２の比較器を選択することにより、消費電流を低減することができる。すなわち、クロック周波数に応じて適応的に比較器の能力を選択することにより、Ａ／Ｄコンバータの精度、変換周期を下げることなく、比較器の能力過多に起因する消費電流の増大を抑制することができる。

また、上記の構成において好ましい態様として、前記バッファリング回路として、第１の強度を持つ第１のバッファリング回路と第２の強度を持つ第２のバッファリング回路とを有するとともに、前記比較器として、第１の強度を持つ第１の比較器と第２の強度を持つ第２の比較器とを有し、前記第１のバッファリング回路と前記第２のバッファリング回路のうちいずれか一方を選択するとともに、前記第１の比較器と前記第２の比較器のうちいずれか一方を選択する選択回路を備え、前記バッファリング制御回路は、前記選択回路により選択されたバッファリング回路に対しては、前記サンプリング期間中に電源供給を遮断するとともに、前記選択回路により選択されなかったバッファリング回路に対しては、常に電源供給を遮断し、前記選択回路は、選択された比較器に対しては常に電源を供給し、選択されなかった比較器に対しては、常に電源供給を遮断しているという態様がある。

また、前記選択回路は、クロックの周波数に応じて制御されるように構成されているのでもよいし、あるいは、外部から設定したレジスタ値に応じて制御されるように構成されているのでもよい。

本発明によれば、チョッパ型の比較器の出力に対するバッファリング回路はサンプリング期間に不動作とするため、バッファリング回路とそれ以降の回路で貫通電流を阻止し、消費電流を低減することができる。また、逐次比較期間の一部ではラダー抵抗回路を不動作とするため、消費電流を低減することができる。

以下、本発明にかかわる逐次比較型Ａ／Ｄコンバータの実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における逐次比較型Ａ／Ｄコンバータの構成を示す回路図である。

図１において、１０はアナログ入力端子、１１はサンプリング期間にチョッパ型の比較器２１で生成した１／２ＶＤＤの中間電圧を容量アレイ回路７１へ出力し、比較動作時にはアナログ入力の役目をなすアナログ値入出力端子、１２は比較動作時に比較器２１が出力したアナログ値をバッファリングしてデジタル値として出力するデジタル出力端子、２１はチョッパ型の比較器、２２は入力クロックを受ける制御回路８０からの制御信号Ｓｃを制御入力端子２０から入力して制御されるアナログスイッチ（トランスミッションゲート）、２３は制御用インバータ、２４はバッファリング用の１段目のインバータ、２５はバッファリング用の２段目のインバータ、２６はプルアップ回路である。また、７０はサンプルホールド回路、７１は容量アレイ回路、７２は基準電圧生成回路、７３はラダー抵抗回路、７４は高電位側基準電源ＶＤＤ、７５は低電位側基準電源ＶＳＳである。

アナログ値入出力端子１１は比較器２１の入力端子および容量アレイ回路７１に接続され、比較器２１の出力端子はバッファリング用の１段目のインバータ２４の入力端子に接続されている。制御用インバータ２３の入力端子は制御入力端子２０に接続されている。比較器２１に対してアナログスイッチ２２が並列に接続され、アナログスイッチ２２のＮＭＯＳの制御端子が制御入力端子２０に接続され、ＰＭＯＳの制御端子が制御用インバータ２３の出力端子に接続されている。

１段目のインバータ２４は、２つのＰchトランジスタＰ２，Ｐ１と２つのＮchトランジスタＮ１，Ｎ２が直列に接続されている。ＰchトランジスタＰ１とＮchトランジスタＮ１とがインバータを構成している。比較器２１の出力端子がＰchトランジスタＰ１のゲートとＮchトランジスタＮ１のゲートに接続されている。ＰchトランジスタＰ１と高電位側基準電源ＶＤＤとの間にＰchトランジスタ（制御トランジスタ）Ｐ２が挿入され、そのゲートに制御入力端子２０が接続されている。ＮchトランジスタＮ１と低電位側基準電源ＶＳＳとの間にＮchトランジスタ（制御トランジスタ）Ｎ２が挿入され、そのゲートに制御用インバータ２３の出力端子が接続されている。この構成がバッファリング制御回路を構成している。

ＰchトランジスタＰ１のドレインとＮchトランジスタＮ１のドレインが共通接続され、これが１段目のインバータ２４の出力端子となっている。１段目のインバータ２４の出力端子はバッファリング用の２段目のインバータ２５の入力端子に接続され、その出力端子にデジタル出力端子１２が接続されている。１段目のインバータ２４の出力端子、すなわち２段目のインバータ２５の入力端子にプルアップ回路２６が接続されている。このプルアップ回路２６はＰchトランジスタで構成され、そのソースが高電位側基準電源ＶＤＤに接続され、ドレインが２段目のインバータ２５の入力端子に接続され、ゲートが制御用インバータ２３の出力端子に接続されている。デジタル出力端子１２は、ｎビットのラッチ回路９０に接続され、そのラッチ回路９０からｎビットのデジタルデータが出力されるようになっている。

次に、上記のように構成された本実施の形態の逐次比較型Ａ／Ｄコンバータの動作を図２のタイミングチャートを用いて説明する。

制御回路８０は、クロック信号ＣＬＫと変換開始信号Ｓstとを入力し、逐次比較型Ａ／Ｄコンバータのタイミング制御を行う。変換開始信号Ｓstが“Ｌ”レベルに立ち下がるとサンプリング期間に移行し、制御回路８０からの制御信号Ｓｃが“Ｈ”レベルになってアナログスイッチ２２がＯＮになり、１段目のインバータ２４のＰchトランジスタＰ２とＮchトランジスタＮ２がともにＯＦＦとなり、プルアップ回路２６がＯＮとなる。アナログスイッチ２２のＯＮにより入力端子と出力端子とが短絡されたチョッパ型の比較器２１はＡ／Ｄ変換のフルスケールＶＤＤの１／２の中間電圧（１／２ＶＤＤ）を生成し、アナログ値入出力端子１１へ印加する。容量アレイ回路７１において、１／２ＶＤＤの中間電圧とアナログ入力端子１０に印加されている入力アナログ信号の電圧レベルとの電位差を用いて全ての容量が充電され、入力アナログ信号の電圧レベルが電荷としてをホールドされる。

このサンプリング期間において、１／２ＶＤＤの中間電圧が１段目のインバータ２４のＰchトランジスタＰ１とＮchトランジスタＮ１の各ゲートに印加されるが、ＰchトランジスタＰ２とＮchトランジスタＮ２がＯＦＦに切り替えられ１段目のインバータ２４は不動作状態になっているので、この１段目のインバータ２４には貫通電流が流れることがない。そして、プルアップ回路２６がＯＮであるので、バッファリング用の２段目のインバータ２５の入力端子には高電位側基準電源ＶＤＤが印加され、デジタル出力端子１２はサンプリング期間では常時的に“Ｌ”レベルとなる。すなわち、２段目のインバータ２５およびラッチ回路９０はその安定性を保つ。

次に、制御信号Ｓｃが“Ｌ”レベルに切り替わると、逐次比較期間に移行し、アナログスイッチ２２がＯＦＦになり、１段目のインバータ２４のＰchトランジスタＰ２およびＮchトランジスタＮ２がＯＮになり、プルアップ回路２６がＯＦＦとなる。チョッパ型の比較器２１は、容量アレイ回路７１からの電圧を入力する比較器として動作する。制御回路８０は基準電圧生成回路７２を制御し、ビット毎に最適の基準電圧を比較器２１に供給する。入力アナログ信号の電圧レベルが基準電圧より高ければ、比較器２１の出力は“Ｈ”レベルとなり、これが１段目のインバータ２４と２段目のインバータ２５でバッファリングされて、デジタル出力端子１２より“Ｈ”レベルとしてラッチ回路９０に送出され、デジタル出力の第１ビット（ＭＳＢ）としてデータ“１”がラッチされる。このとき、基準電圧の値はホールドされる。また、もし、入力アナログ信号の電圧レベルが基準電圧より低ければ、デジタル出力の第１ビット（ＭＳＢ）としてデータ“０”がラッチされる。このとき、基準電圧の値はゼロに戻される。次に、制御回路８０は、基準電圧生成回路７２を制御して入力アナログ信号のフルスケール値の約１／４に相当する電圧を基準電圧に加算する。入力アナログ信号の電圧レベルが加算後の基準電圧より高ければ、比較器２１の出力は“Ｈ”レベルとなり、デジタル出力の第２ビットとしてデータ“１”がラッチされる。このとき、加算後の基準電圧の値はホールドされる。また、もし、入力アナログ信号の電圧レベルが基準電圧より低ければ、デジタル出力の第２ビットとしてデータ“０”がラッチされる。このとき、加算後の基準電圧の値を加算前の基準電圧に戻される。以上の動作を、第ｎビットの値が決まるまで回繰り返す。その結果として、ラッチ回路９０より、ｎビットのデジタル出力が得られる。

逐次比較期間においては、比較器２１による比較結果の出力信号が微小になる。１段目のインバータ２４をトライステート型としてあり、そのトランジスタ構成から回路構成が比較的単純であり、バラツキや精度に対する影響を最小限に抑えることが可能である。結果として、１段目のインバータ２４では入力された信号を正確に増幅することができる。

図２に示すように、本実施の形態の場合、サンプリング期間においては、バッファリング用の１段目のインバータ２４の消費電流はゼロであり、図１１に示す従来の技術に比べて消費電流の低減が図られている。

（実施の形態２）
図３は本発明の実施の形態２における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、ＮＡＮＤ型論理で構成されたバッファリング用の１段目のインバータ２４ａが用いられている。プルアップ回路は用いられていない。ＮＡＮＤ型の１段目のインバータ２４ａがプルアップ回路を兼ね備えている。

サンプリング期間においては、制御入力端子２０に“Ｈ”レベルが印加され、制御用インバータ２３からは“Ｌ”レベルが出力される。これにより、アナログスイッチ２２がＯＮするが、ＮchトランジスタＮ２がＯＦＦし、ＰchトランジスタＰ３がＯＮする。その結果、１段目のインバータ２４ａの出力が“Ｈ”レベルとなり、２段目のインバータ２５の出力が“Ｌ”レベルとなる。すなわち、アナログスイッチ２２のＯＮにより比較器２１が１／２ＶＤＤの中間電圧を生成し、この中間電圧が１段目のインバータ２４ａの入力ゲートに印加されても、サンプリング期間中は常時的にＮchトランジスタＮ２がＯＦＦであるため、貫通電流を防止できる。

また、バッファリング用の１段目のインバータ２４ａをＮＡＮＤ型に構成してあって、実質的にプルアップ回路を含んでいるので、１段目のインバータ２４ａ以降の回路を安定させるためには、プルアップ回路を必要としないですむ。したがって、実施の形態１に比べて、より少ないトランジスタで回路を構成でき、面積的に有利となる。

（実施の形態３）
図４は本発明の実施の形態３における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図である。図４において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、トライステート型の１段目のバッファリング用インバータとして、第１の強度を持つ１段目のインバータ２４ｂと第２の強度を持つ１段目のインバータ２４ｃの２つが用いられ、条件に応じて切り替えられるように構成されている。第１の強度は第２の強度よりも大きいものとする。第１の強度のインバータ２４ｂと第２の強度のインバータ２４ｃとは、比較器２１と２段目のインバータ２５との間で互いに並列に接続されている。

２７はＡ／Ｄコンバータが搭載されているマイコンやＬＳＩ内部の選択回路、２８は入力されたクロック信号ＣＬＫから使用する最適なバッファリング用インバータのサイズを選択する周波数判定回路、２９は内部のレジスタ、３０はクロック入力端子、３１はレジスタ２９に対してソフト的に設定可能な外部入力端子である。選択回路２７は、周波数判定回路２８による判定結果またはレジスタ２９の設定値に対応した選択信号Ｓｘによって、第１の強度のインバータ２４ｂまたは第２の強度のインバータ２４ｃのいずれか一方を活性状態にする。

第１の強度のインバータ２４ｂにおけるＰchトランジスタＰ１２のゲートに出力端子が接続されたＯＲゲートの制御用論理回路３２は、その１入力端子が制御用インバータ２３の出力端子に論理反転で接続され、他の１入力端子に選択信号Ｓｘが入力されるようになっている。また、第２の強度のインバータ２４ｃにおけるＰchトランジスタＰ２２のゲートに出力端子が接続されたＯＲゲートの制御用論理回路３３は、その１入力端子が制御用インバータ２３の出力端子に論理反転で接続され、他の１入力端子に選択信号Ｓｘが論理反転で入力されるようになっている。

さらに、第１の強度のインバータ２４ｂにおけるＮchトランジスタＮ１２のゲートに出力端子が論理反転で接続されたＯＲゲートの制御用論理回路３４は、その１入力端子が制御用インバータ２３の出力端子に接続され、他の１入力端子に選択信号Ｓｘが入力されるようになっている。また、第２の強度のインバータ２４ｃにおけるＮchトランジスタＮ２２のゲートに出力端子が論理反転で接続されたＯＲゲートの制御用論理回路３５は、その１入力端子が制御用インバータ２３の出力端子に接続され、他の１入力端子に選択信号Ｓｘが論理反転で入力されるようになっている。

実施の形態１、実施の形態２の場合には制御信号Ｓｃがアナログスイッチ２２、プルアップ回路２６のＯＮ／ＯＦＦと１段目のインバータ２４のＯＮ／ＯＦＦとを共通に制御するようになっているが、本実施の形態ではアナログスイッチ２２、プルアップ回路２６のＯＮ／ＯＦＦは制御信号Ｓｃが行い、第１の強度のインバータ２４ｂと第２の強度のインバータ２４ｃの選択は選択信号Ｓｘが行うようになっている。

次に、以上のように構成された本実施の形態の逐次比較型Ａ／Ｄコンバータの動作を図５のタイミングチャートで説明する。図５はクロック信号ＣＬＫの周波数が高い場合を示している。

いま、比較器２１から時系列で“１０１０１０１０”が出力された場合を想定する。クロック信号ＣＬＫの周波数が高い場合に、１段目のインバータとして、強度の弱いインバータを用いるとすれば、消費電流は小さくてすむが、信号伝達が正確に行えず、例えば、“０１０１００００”などの間違った値を出力する。これに対して、１段目のインバータとして、強度の強いインバータを用いれば、消費電流は大きくなるが、信号伝達は正確に行える。また一方で、クロック信号ＣＬＫの周波数が低い場合には、どちらのインバータを使用しても正しい出力が得られる。そこで、強度の弱いインバータを使用することで消費電流を低減する。

選択回路２７において、周波数判定回路２８とレジスタ２９のいずれか一方が活性状態に設定される。

周波数判定回路２８は、クロック入力端子３０からのクロック信号ＣＬＫの周波数を判定し、基準以上の高い周波数の場合は選択信号Ｓｘとして“Ｌ”レベルを出力する。選択信号Ｓｘが“Ｌ”レベルのとき、これを論理反転して“Ｈ”レベルで入力するのは制御用論理回路３３，３５であり、他の１入力端子の論理レベルが“Ｈ”，“Ｌ”いずれであっても関係なく、ＰchトランジスタＰ２２およびＮchトランジスタＮ２２は常時ＯＦＦとなり、第２の強度のインバータ２４ｃは非選択となる。選択信号Ｓｘが“Ｌ”レベルのときは、第１の強度のインバータ２４ｂが選択される。

第１の強度のインバータ２４ｂの選択状態において、制御信号Ｓｃが“Ｈ”レベルになりサンプリング期間に移行すると、ＰchトランジスタＰ１２とＮchトランジスタＮ１１がともにＯＦＦとなり、プルアップ回路２６がＯＮし、バッファリング用の２段目のインバータ２５を介してデジタル出力端子１２は“Ｌ”レベルとなる。サンプリング期間では貫通電流は防止される。次いで、制御信号Ｓｃが“Ｌ”レベルになり逐次比較期間に移行すると、ＰchトランジスタＰ１２とＮchトランジスタＮ１１がともにＯＮとなり、プルアップ回路２６がＯＦＦし、入力アナログ信号の電圧レベルに応じた比較器２１の出力レベルに対応してデジタル出力端子１２の出力が決まる。このときの消費電流はＩ_i（f_H）であり、第１の強度のインバータ２４ｂの出力電圧の遷移はＶ_i（f_H）である。

また、クロック信号ＣＬＫの周波数が基準未満の低い周波数の場合は、周波数判定回路２８は制御信号Ｓｃとして“Ｈ”レベルを出力する。選択信号Ｓｘが“Ｈ”レベルのとき、これを論理反転せずにそのまま“Ｈ”レベルで入力するのは制御用論理回路３２，３４であり、他の１入力端子の論理レベルが“Ｈ”，“Ｌ”いずれであっても関係なく、ＰchトランジスタＰ１２およびＮchトランジスタＮ１１は常時ＯＦＦとなり、第１の強度のインバータ２４ｂは非選択となる。選択信号Ｓｘが“Ｈ”レベルのときは、第２の強度のインバータ２４ｃが選択される。

第２の強度のインバータ２４ｃの選択状態において、制御信号Ｓｃが“Ｈ”レベルになりサンプリング期間に移行すると、ＰchトランジスタＰ２２とＮchトランジスタＮ２２がともにＯＦＦとなり、プルアップ回路２６がＯＮし、バッファリング用の２段目のインバータ２５を介してデジタル出力端子１２は“Ｌ”レベルとなる。サンプリング期間では貫通電流は防止される。次いで、制御信号Ｓｃが“Ｌ”レベルになり逐次比較期間に移行すると、ＰchトランジスタＰ２２とＮchトランジスタＮ２２がともにＯＮとなり、プルアップ回路２６がＯＦＦし、入力アナログ信号の電圧レベルに応じた比較器２１の出力レベルに対応してデジタル出力端子１２の出力が決まる。このときの消費電流はＩ_i（f_L）であり、第２の強度のインバータ２４ｃの出力電圧の遷移はＶ_i（f_L）である。

なお、周波数判定回路２８に代えてレジスタ２９を活性状態にし、レジスタ２９における設定値によって選択信号Ｓｘをコントロールすることでも同様に１段目のインバータの能力を切り替えることができる。

以上のようにして、クロック信号ＣＬＫの周波数に応じてバッファリング回路の能力を適切に切り替えることにより、バッファリング回路の能力過多に起因する消費電流の増大を抑制することができる。

（実施の形態４）
図６は本発明の実施の形態４における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図である。図６において、実施の形態１の図１および実施の形態３の図４におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、チョッパ型の比較器として、第１の強度を持つトライステート型インバータで構成された第１の比較器２１ａと第２の強度を持つトライステート型インバータで構成された第２の比較器２１ｂの２つが用いられ、条件に応じて切り替えられるように構成されている。第１の強度は第２の強度よりも大きいものとする。第１の比較器２１ａと第２の比較器２１ｂとは、アナログ値入出力端子１１と１段目のインバータ２４との間で互いに並列に接続されている。３６は選択信号Ｓｘの論理レベルによって第１の比較器２１ａと第２の比較器２１ｂの選択を行うための制御用インバータである。

次に、以上のように構成された本実施の形態の逐次比較型Ａ／Ｄコンバータの動作を図７のタイミングチャートで説明する。図７はクロック信号ＣＬＫの周波数が高い場合を示している。

いま、理想的なデジタル出力値として、“１０１０１０１０”と等価なアナログ入力信号をアナログ−デジタル変換する場合を想定する。

クロック信号ＣＬＫの周波数が高い場合に、比較器として強度の弱い比較器を用いるとすれば、消費電流は小さくてすむが、比較器の駆動能力不足などで、基準電源と正確に比較できずに、例えば、“１１１１００００”などの間違った比較結果を出力する。これに対して、比較器として強度の強い比較器を用いれば、消費電流は大きくなるが、信号伝達は正確に行える。また一方で、クロック信号ＣＬＫの周波数が低い場合には、どちらの比較器を使用しても正しい出力が得られる。そこで、強度の弱い比較器を使用することで消費電流を低減する。

周波数判定回路２８は、クロック入力端子３０からのクロック信号ＣＬＫの周波数を判定し、基準以上の高い周波数の場合は選択信号Ｓｘとして“Ｌ”レベルを出力する。このとき、ＰchトランジスタＰ３２とＮchトランジスタＮ３２はＯＮになり、第１の比較器２１ａが選択状態となる。一方、ＰchトランジスタＰ４２とＮchトランジスタＮ４２はＯＦＦになり、第２の比較器２１ｂは非選択状態となる。このときの第１の比較器２１ａにおける消費電流はＩ_c（f_H）であり、第１の比較器２１ａの出力電圧の遷移はＶ_c（f_H）である。

また、クロック信号ＣＬＫの周波数が基準未満の低い周波数の場合は、周波数判定回路２８は制御信号Ｓｃとして“Ｈ”レベルを出力する。このとき、ＰchトランジスタＰ４２とＮchトランジスタＮ４２はＯＮになり第２の比較器２１ｂが選択状態となる。一方、ＰchトランジスタＰ３２とＮchトランジスタＮ３２はＯＦＦになり、第１の比較器２１ａは非選択状態となる。このときの第２の比較器２１ｂにおける消費電流はＩ_c（f_L）であり、第２の比較器２１ｂの出力電圧の遷移はＶ_c（f_L）である。

なお、周波数判定回路２８に代えてレジスタ２９を活性状態にし、レジスタ２９における設定値によって選択信号Ｓｘをコントロールすることでも同様に比較器の能力を切り替えることができる。

以上のようにして、クロック信号ＣＬＫの周波数に応じて比較器の能力を適切に切り替えることにより、比較器の能力過多に起因する消費電流の増大を抑制することができる。

（実施の形態５）
本発明の実施の形態５は、実施の形態３と実施の形態４とを組み合わせたものに相当する。図８は本発明の実施の形態５における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図である。図８において、実施の形態３の図４および実施の形態４の図６におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、チョッパ型の比較器として、第１の強度を持つトライステート型インバータで構成された第１の比較器２１ａと第２の強度を持つトライステート型インバータで構成された第２の比較器２１ｂの２つが用いられ、条件に応じて切り替えられるように構成されている。第１の強度は第２の強度よりも大きいものとする。第１の比較器２１ａと第２の比較器２１ｂとは、アナログ値入出力端子１１と１段目のインバータ２４との間で互いに並列に接続されている。

また、トライステート型の１段目のバッファリング用インバータとして、第１の強度を持つ１段目のインバータ２４ｂと第２の強度を持つ１段目のインバータ２４ｃの２つが用いられ、条件に応じて切り替えられるように構成されている。第１の強度は第２の強度よりも大きいものとする。第１の強度のインバータ２４ｂと第２の強度のインバータ２４ｃとは、比較器２１と２段目のインバータ２５との間で互いに並列に接続されている。

周波数判定回路２８は、クロック入力端子３０からのクロック信号ＣＬＫの周波数を判定し、基準以上の高い周波数の場合は選択信号Ｓｘとして“Ｌ”レベルを出力する。このとき、第１の比較器２１ａおよび第１の強度のインバータ２４ｂが選択状態となる。一方、第２の比較器２１ｂおよび第２の強度のインバータ２４ｃは非選択状態となる。

また、クロック信号ＣＬＫの周波数が基準未満の低い周波数の場合は、周波数判定回路２８は制御信号Ｓｃとして“Ｈ”レベルを出力する。このとき、第２の比較器２１ｂおよび第２の強度のインバータ２４ｃが選択状態となる。一方、第１の比較器２１ａおよび第１の強度のインバータ２４ｂは非選択状態となる。

以上のようにして、クロック信号ＣＬＫの周波数に応じて比較器およびバッファリング回路の能力を適切に切り替えることにより、比較器およびバッファリング回路の能力過多に起因する消費電流の増大を抑制することができる。

本発明の逐次比較型Ａ／Ｄコンバータは、回路面積のわずかな増加により消費電流を大幅に低減できるため、システムＬＳＩコア、アナログＬＳＩコアなどをより低消費電流化する際に有用である。

本発明の実施の形態１における逐次比較型Ａ／Ｄコンバータの構成を示す回路図本発明の実施の形態１における逐次比較型Ａ／Ｄコンバータの動作を示すタイミングチャート本発明の実施の形態２における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図本発明の実施の形態３における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図本発明の実施の形態３における逐次比較型Ａ／Ｄコンバータの動作を示すタイミングチャート本発明の実施の形態４における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図本発明の実施の形態４における逐次比較型Ａ／Ｄコンバータの動作を示すタイミングチャート本発明の実施の形態５における逐次比較型Ａ／Ｄコンバータの要部（消費電流対策回路）の構成を示す回路図従来の技術における逐次比較型Ａ／Ｄコンバータの構成を示す回路図

符号の説明

１０アナログ入力端子
１１アナログ値入出力端子
１２デジタル出力端子
２０制御入力端子
２１チョッパ型の比較器
２１ａ第１の強度を持つ第１の比較器
２１ｂ第２の強度を持つ第２の比較器
２２アナログスイッチ
２３制御用インバータ
２４，２４ａバッファリング用の１段目のインバータ
２４ｂ第１の強度を持つ１段目のインバータ
２４ｃ第２の強度を持つ１段目のインバータ
２５バッファリング用の２段目のインバータ
２６プルアップ回路
２７選択回路
２８周波数判定回路
２９レジスタ
３２〜３５制御用論理回路
３６制御用インバータ
７０サンプルホールド回路
７１容量アレイ回路
７２基準電圧生成回路
７３ラダー抵抗回路
７６アナログスイッチ群
７７スイッチング素子
８０制御回路
９０ラッチ回路

Claims

サンプリング期間中の入力アナログ信号を保持するサンプルホールド回路と、
逐次比較期間中に前記保持された入力アナログ信号と比較するための基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路により生成された前記基準電圧と前記サンプルホールド回路に保持された前記入力アナログ信号の値とを比較する比較器と、
前記比較器のビット毎の出力値に基づいて、前記基準電圧の値を前記サンプルホールド回路に保持された前記入力アナログ信号の値に近似するよう前記基準電圧生成回路を逐次に制御する制御回路と、
前記比較器の出力電圧に応じた出力値を出力するバッファリング回路と、
前記比較器のビット毎の出力値に対応する前記バッファリング回路の出力値をデジタル値として保持するラッチ回路とを備えた逐次比較型Ａ／Ｄコンバータにおいて、
前記サンプリング期間中に前記バッファリング回路への電源供給を遮断するバッファリング制御回路を備え、
前記バッファリング回路を構成するトライステート型インバータの次段にさらにバッファリング用インバータが接続され、
前記トライステート型インバータと前記バッファリング用インバータとの接続点にプルアップ回路が接続され、
前記バッファリング制御回路は、前記サンプリング期間に前記トライステート型インバータの制御トランジスタをＯＦＦするとともに前記プルアップ回路をＯＮし、前記逐次比較期間に前記トライステート型インバータの制御トランジスタをＯＮするとともに前記プルアップ回路をＯＦＦするように構成されていることを特徴とする逐次比較型Ａ／Ｄコンバータ。
前記バッファリング回路として、第１の強度を持つ第１のバッファリング回路と第２の強度を持つ第２のバッファリング回路とを有するとともに、
前記第１のバッファリング回路と前記第２のバッファリング回路のうちいずれか一方を選択する選択回路を備え、
前記バッファリング制御回路は、前記選択回路により選択されたバッファリング回路に対しては、前記サンプリング期間中に電源供給を遮断するとともに、前記選択回路により選択されなかったバッファリング回路に対しては、常に電源供給を遮断している請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
前記比較器として、第１の強度を持つ第１の比較器と第２の強度を持つ第２の比較器とを有するとともに、
前記第１の比較器と前記第２の比較器のうちいずれか一方を選択する選択回路を備え、
前記選択回路は、選択された比較器に対しては常に電源を供給し、選択されなかった比較器に対しては、常に電源供給を遮断している請求項１または請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
前記バッファリング回路として、第１の強度を持つ第１のバッファリング回路と第２の強度を持つ第２のバッファリング回路とを有するとともに、
前記比較器として、第１の強度を持つ第１の比較器と第２の強度を持つ第２の比較器とを有し、
前記第１のバッファリング回路と前記第２のバッファリング回路のうちいずれか一方を選択するとともに、前記第１の比較器と前記第２の比較器のうちいずれか一方を選択する選択回路を備え、
前記バッファリング制御回路は、前記選択回路により選択されたバッファリング回路に対しては、前記サンプリング期間中に電源供給を遮断するとともに、前記選択回路により選択されなかったバッファリング回路に対しては、常に電源供給を遮断し、
前記選択回路は、選択された比較器に対しては常に電源を供給し、選択されなかった比較器に対しては、常に電源供給を遮断している請求項１から請求項３までのいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記選択回路は、クロックの周波数に応じて制御されるように構成されている請求項２から請求項４までのいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記選択回路は、外部から設定したレジスタ値に応じて制御されるように構成されている請求項２から請求項４までのいずれかに記載の逐次比較型Ａ／Ｄコンバータ。