JP4324202B2 - A/d変換器 - Google Patents
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Description
βn/2×(Vx−Vthn)2=βp/2×(VDD−Vx−Vthp)2
Vx=Vin=Vout
Vx={(βn/βp)1/2×Vthn+VDD−Vthp}
/(1+(βn/βp)1/2)
図6に、本発明装置の第1実施形態における回路構成を示す。第1実施形態に係る本発明装置1は、インバータ回路12、インバータ回路12の入力ノードCPI及び出力ノードCPOを短絡するスイッチRS、本発明装置1の入力ノードVINから入力される被変換アナログ電圧をサンプリングするためのスイッチSSとキャパシタCS、電圧値が一定期間単調変化するランプ電圧VRAMPの電圧変化に比例する参照電圧を入力ノードCPIに伝送するためのスイッチS3とキャパシタCR、被変換アナログ電圧に応じたカウンタ出力をラッチするためのラッチ回路13、ランプ電圧VRAMPを発生するランプ電圧源14、及び、ランプ電圧VRAMPの電圧変化値に比例する参照電圧に応じたディジタル値(nビットの2値信号)を計数して出力するカウンタ15、を備えて構成される。尚、入力ノードVINには、図1の従来のコラム型A/D変換器のブロック図で例示した固体撮像素子の画素部16から出力される光電変換素子PDへの入射光量に応じた電圧VSIG等のアナログ電圧が入力されるが、被変換アナログ電圧は、光電変換素子PDの光電変換出力に限定されるものではない。
更に、インバータ回路12に専用の電源電圧VINVを供給する第1電源供給線VSNと、インバータ回路12を除くシステム全体にシステム電源電圧VDDを供給するシステム電源供給線VDD(第2電源供給線に相当)が独立して設けられ、システム電源電圧VDDの電圧変動の影響が第1電源供給線VSNに現れないように構成されている。本発明装置1では、外部からシステム電源電圧VDDとは独立した別個の電源電圧を第1電源供給線VSNに供給するのを回避するために、ソース端子とドレイン端子が夫々第1電源供給線VSNとシステム電源供給線VDDに接続するNチャンネル型MOSFET(トランジスタMSN)と、トランジスタMSNのゲート端子に、システム電源電圧VDDの電圧変動の影響を受けない安定化した電圧VBNを供給する第1安定化電圧源17を設けている。トランジスタMSNはソースフォロワ動作を行うので、第1電源供給線VSNに供給される電圧VINVは、以下の数4で与えられる。数4において、Vthsn、βsnは、トランジスタMSNの閾値電圧と、数5で与えられる導電係数βであり、IBはオートゼロ時(入力ノードCPIと出力ノードCPOの短絡時)にインバータ回路12を貫通して流れる貫通電流である。但し、数5において、W、Lはトランジスタのチャンネル幅とチャンネル長、εOXとtOXはゲート絶縁膜の誘電率と膜厚、μはチャンネル中のキャリア移動度である。
VINV=VBN−Vthsn−(2×IB/βsn)1/2
β=W×εOX×μ/(2×L×tOX)
図6に示す第1実施形態における本発明装置1の回路構成では、被変換アナログ電圧の入力ノードVINが1つの場合について説明したが、第2実施形態では、複数(m個)の被変換アナログ電圧を並列に同時にA/D変換可能な本発明装置について説明する。
VBN=VBGR×(R1+R2)/R1
図7に示した第2実施形態の安定化電圧源17は、回路構成上、後段の増幅回路が2ステージアンプとなっている。通常、2以上のステージ数を有する増幅回路は、負荷容量が増すと不安定になり易い。安定な動作のためには、位相補償キャパシタCCの適切な選択が必要となる。
上記第1乃至第3実施形態の本発明装置は、参照電圧と被変換アナログ電圧との電圧比較に使用する演算器としてインバータ回路12を用いる回路構成であったが、第4実施形態の本発明装置は、当該演算器として差動増幅器を用いる。
VAMP=VBN−Vthsn−(2×IB/βsn)1/2
上記第1乃至第4実施形態では、システム電源電圧VDDの電圧変動が及ぼすA/D変換結果への影響を抑制した本発明装置について説明した。しかし、接地電圧の電圧変動がA/D変換結果の変動を引き起こすことがある。第5実施形態では、システム接地電圧の電圧変動が及ぼすA/D変換結果への影響も抑制した本発明装置について説明する。
VSi=VSS+Vthsp+(2×IBi/βsp)1/2
第6実施形態に係る本発明装置6は、第5実施形態に係る本発明装置5の変形例である。第5実施形態との相違点は、図13に示すように、各コラムC1〜CmのA/D変換ユニット18の各トランジスタMSPiのゲート端子に、第2安定化電圧源30の出力端子VBPが共通に結線されている点である。尚、第2安定化電圧源30は、第2実施形態或いは第3実施形態における第1安定化電圧源17と同様の回路構成(但し、電源電圧と接地電圧の関係、MOSFETの導電型を夫々反転させた対称な回路構成となる)が利用できる。
第7実施形態に係る本発明装置7は、図14に示すように、第1実施形態の本発明装置1と第6実施形態に係る本発明装置6の特徴を兼ね備え、システム電源電圧VDDの電圧変動が及ぼすA/D変換結果への影響と、システム接地電圧の電圧変動が及ぼすA/D変換結果への影響の両方を抑制可能な回路構成となっている。
以上、第1乃至第7実施形態により本発明装置を詳細に説明したが、本発明装置の回路構成は、上記各実施形態の回路構成に限定されるものではない。1または複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた1または複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と、インバータ回路や差動増幅器等の演算器を用いて比較して、1または複数の被変換アナログ電圧の夫々を参照電圧に対応するディジタル値に各別に変換して出力するA/D変換器、つまり、電圧比較用に用いる演算器のオートゼロレベルが、電源電圧または接地電圧の変動により変化する回路構成のA/D変換器に対して、特許請求の範囲に記載の本発明装置の特徴構成が有効に機能する。
11: 従来のコラム型A/D変換器
12: インバータ回路
13: ラッチ回路
14: ランプ電圧源
15: カウンタ
16: 固体撮像素子の画素部
17、23: 第1安定化電圧源
18: A/D変換ユニット
21: バンドギャップリファレンス回路
22: 演算増幅器
24: 安定化電圧生成回路
25: 増幅回路
26: 演算増幅器
27: インバータ回路
28: ノード
29: 差動増幅器
30: 第2安定化電圧源
CC: キャパシタ
CPI: インバータ回路の入力ノード
CPO: インバータ回路の出力ノード
CS,CR: キャパシタ
C1〜Cm: コラム
Ix: 電流源
MA: Nチャンネル型MOSFET
MB: Pチャンネル型MOSFET
MC: Nチャンネル型MOSFET
MSN: Nチャンネル型MOSFET
MSP: Pチャンネル型MOSFET
PD: フォトダイオード
R1、R2: 抵抗素子
Rp: 接地電圧供給線の配線抵抗
RS: リセットレベルのサンプリングスイッチ
RX: リセットスイッチ
S3: ランプ電圧転送用スイッチ
SS: 被変換アナログ電圧のサンプリングスイッチ
TX: スイッチ
VDD: システム電源供給線(第2電源供給線)
VIN: 被変換アナログ電圧の入力ノード
VSN: 第1電源供給線
VSP: 第1接地電圧線
VSS: システム接地電圧線(第2接地電圧線)
VAMP: 電源電圧
VBGR: バンドギャップリファレンス回路の出力電圧
VBN: 安定化電圧
VBN1: 安定化電圧
VBP: 安定化電圧
VDD: システム電源電圧
VINV: 電源電圧
VRAMP: ランプ電圧
VSIG: 被変換アナログ電圧
VSP, VSi: 接地電圧
VSS: システム接地電圧
Vx: オートゼロレベル(入力判定電圧)
Claims (10)
- 複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた前記複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と比較して、前記複数の被変換アナログ電圧の夫々を前記参照電圧に対応するディジタル値に各別に変換して出力するA/D変換器であって、
前記複数の被変換アナログ電圧の夫々と前記参照電圧との電圧比較に使用する演算器を前記被変換アナログ電圧毎に備え、
前記演算器の夫々に電源電圧を個別に供給する第1電源供給線を前記演算器毎に夫々設け、
前記第1電源供給線の夫々が、前記演算器以外の回路に電源電圧を供給する第2電源供給線の電圧変動の影響を受けない別系統の電源供給線として構成され、
前記演算器毎に、前記第1電源供給線と前記第2電源供給線にソース端子とドレイン端子が夫々接続したNチャンネル型MOSFETを備え、
前記第2電源供給線の電圧変動の影響を受けない安定化した電圧を前記Nチャンネル型MOSFETのゲート端子に出力する第1安定化電圧源を備えることを特徴とするA/D変換器。 - 前記演算器の夫々に接地電圧を個別に供給する第1接地電圧線の夫々が、前記演算器以外の回路に接地電圧を供給する第2接地電圧線の電圧変動の影響を受けない別系統の接地電圧線として構成されていることを特徴とする請求項1に記載のA/D変換器。
- 前記演算器毎に、前記第1接地電圧線と前記第2接地電圧線にソース端子とドレイン端子が夫々接続したPチャンネル型MOSFETを備え、前記第2接地電圧線の電圧変動の影響を受けない安定化した電圧を前記Pチャンネル型MOSFETのゲート端子に出力する第2安定化電圧源を備えることを特徴とする請求項2に記載のA/D変換器。
- 1または複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた前記1または複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と比較して、前記1または複数の被変換アナログ電圧の夫々を前記参照電圧に対応するディジタル値に各別に変換して出力するA/D変換器であって、
前記1または複数の被変換アナログ電圧の夫々と前記参照電圧との電圧比較に使用する演算器を前記被変換アナログ電圧毎に備え、
前記演算器の夫々に電源電圧を個別に供給する第1電源供給線を前記演算器に設け、
前記第1電源供給線の夫々が、前記演算器以外の回路に電源電圧を供給する第2電源供給線の電圧変動の影響を受けない別系統の電源供給線として構成され、
前記演算器に接地電圧を供給する第1接地電圧線が、前記演算器以外の回路に接地電圧を供給する第2接地電圧線の電圧変動の影響を受けない別系統の接地電圧線として構成され、
前記第1接地電圧線と前記第2接地電圧線にソース端子とドレイン端子が夫々接続したPチャンネル型MOSFETと、前記第2接地電圧線の電圧変動の影響を受けない安定化した電圧を前記Pチャンネル型MOSFETのゲート端子に出力する第2安定化電圧源を備えることを特徴とするA/D変換器。 - 前記第1電源供給線と前記第2電源供給線にソース端子とドレイン端子が夫々接続したNチャンネル型MOSFETと、前記第2電源供給線の電圧変動の影響を受けない安定化した電圧を前記Nチャンネル型MOSFETのゲート端子に出力する第1安定化電圧源を備えることを特徴とする請求項4に記載のA/D変換器。
- 複数の前記被変換アナログ電圧を前記ディジタル値に各別に変換可能に、前記演算器を複数備えてなり、
前記複数の演算器の前記第1電源供給線に夫々個別に接続する複数の前記Nチャンネル型MOSFETのゲート端子を相互に接続し、
前記第1安定化電圧源の出力電圧が、前記複数のNチャンネル型MOSFETの各ゲート端子に共通に出力されることを特徴とする請求項1、2、3及び5の何れか1項に記載のA/D変換器。 - 複数の前記被変換アナログ電圧を前記ディジタル値に各別に変換可能に、前記演算器を複数備えてなり、
前記複数の演算器の前記第1接地電圧線に夫々個別に接続する複数の前記Pチャンネル型MOSFETのゲート端子を相互に接続し、
前記第2安定化電圧源の出力電圧が、前記複数のPチャンネル型MOSFETの各ゲート端子に共通に出力されることを特徴とする請求項3〜5の何れか1項に記載のA/D変換器。 - 前記ランプ電圧を発生するランプ電圧発生部と、
前記参照電圧に応じたディジタル値を計数して出力するカウンタと、
前記被変換アナログ電圧をサンプリングホールドし、前記演算器を用いて前記参照電圧と前記被変換アナログ電圧を比較し、前記参照電圧が前記被変換アナログ電圧に等しくなった時点で出力変化する電圧比較回路と、
前記カウンタから出力される前記ディジタル値を前記電圧比較回路の出力変化時にラッチして出力するラッチ回路と、を備えていることを特徴とする請求項1〜7の何れか1項に記載のA/D変換器。 - 前記演算器がインバータ回路を用いて構成され、
前記インバータ回路の入力判定電圧に前記被変換アナログ電圧と前記参照電圧の差電圧を加えた合成電圧を前記インバータ回路の入力電圧として発生させる電圧合成回路を備えていることを特徴とする請求項1〜8の何れか1項に記載のA/D変換器。 - 前記演算器が、前記被変換アナログ電圧と前記ランプ電圧を夫々入力電圧とする差動入力型の演算増幅器で構成されていることを特徴とする請求項1〜8の何れか1項に記載のA/D変換器。
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