KR100940475B1

KR100940475B1 - Ａ/ｄ 변환기

Info

Publication number: KR100940475B1
Application number: KR1020080008292A
Authority: KR
Inventors: 마사히코 마루야마
Original assignee: 샤프 가부시키가이샤
Priority date: 2007-01-25
Filing date: 2008-01-25
Publication date: 2010-02-04
Also published as: CN101232286A; US20080198049A1; KR20080070596A; US7586432B2; JP4324202B2; CN101232286B; JP2008182536A

Abstract

전원 전압 변동의 A/D 변환 동작에 미치는 영향을 억제한 A/D 변환기를 제공한다. 1 또는 복수의 피변환 아날로그 전압을, 전압값이 일정 기간 단조 변화되는 램프 전압의 전압 변화값 또는 상기 전압 변화값과 비례하는 전압으로 주어지는 참조 전압과 비교하여, 피변환 아날로그 전압의 각각을 참조 전압에 대응하는 디지털값으로 각각 별도로 변환하여 출력하는 A/D 변환기로서, 피변환 아날로그 전압의 각각과 참조 전압의 전압 비교에 사용하는 연산기 (12) 를 피변환 아날로그 전압마다 구비하고, 연산기 (12) 의 각각에 전원 전압을 개별적으로 공급하는 제 1 전원 공급선 (VSN) 을 연산기 (12) 에 형성하고, 제 1 전원 공급선 (VSN) 의 각각을, 제 2 전원 공급선 (VDD) 과의 사이에 게이트 단자가 안정화 전압원 (17) 과 접속되는 MOS 트랜지스터 (MSN) 를 각각 형성하고, 시스템 전원 전압을 공급하는 제 2 전원 공급선 (VDD) 의 전압 변동의 영향을 받지 않는 다른 계통의 전원 공급선으로서 구성한다.

A/D 변환기

Description

Ａ/Ｄ 변환기{A/D CONVERTER}

본 발명은, 1 또는 복수의 피변환 아날로그 전압을 샘플링홀드하고, 샘플링홀드된 1 또는 복수의 피변환 아날로그 전압을, 전압값이 일정 기간 단조 (單調) 변화되는 램프 전압의 전압 변화값 또는 상기 전압 변화값과 비례하는 전압으로 주어지는 참조 전압과 비교하여, 1 또는 복수의 피변환 아날로그 전압의 각각을 참조 전압에 대응하는 디지털값으로 각각 별도로 변환하여 출력하는 A/D (아날로그/디지털) 변환기에 관한 것으로, 특히 칼럼형 A/D 변환기에 관한 것이다.

최근, 고체 촬상 소자에 이용되는 A/D 변환기에는, 고속, 저소비 전력인 것이 점점 요구되고 있다. 당해 요구를 만족시키기 위해 칼럼형 A/D 변환기 (예를 들어, 일본 공개특허공보 2000-286706호 참조) 가 이용되는 경우가 많다.

도 1 에, 종래의 칼럼형 A/D 변환기의 블록도를 나타낸다. 칼럼형 A/D 변환기 (11) 는, 회로 요소로서, 인버터 회로 (12) 와, 인버터 회로 (12) 의 입력 노드 (CPI) 및 출력 노드 (CPO) 를 단락하는 스위치 (RS), 피변환 아날로그 전압을 샘플링하기 위한 커패시터 (CS), 전압값이 일정 기간 단조 변화되는 램프 전압 (V_RAMP) 을 입력 노드 (CPI) 에 전송하기 위한 커패시터 (CR) 와 스위치 (S3), 피변환 아날로그 전압을 샘플링하기 위한 스위치 (SS), 피변환 아날로그 전압에 따른 카운터 출력을 래치하기 위한 래치 회로 (13) 를 구비한다. 또한, 도 1 에서는, 칼럼형 A/D 변환기 (11) 에 대해, 램프 전압 (V_RAMP) 을 발생시키는 램프 전압원 (14), 램프 전압의 전압값 변화에 따른 디지털값 (n 비트의 2 값 신호) 을 계수하여 출력하는 카운터 (15), 고체 촬상 소자의 화소부 (16) 가 함께 도시되어 있다.

칼럼형 A/D 변환기 (11) 의 A/D 변환 동작에 대해, 도 2 의 동작 타이밍도를 참조하여 설명한다.

타이밍 t1 에서, 화소부 (16) 의 스위치 (RX) 를 온으로 함으로써, 노드 (FD) 가 전압 (V_DD) 으로 리셋되고, 노드 (VIN) 가 MOS 트랜지스터 (MA) 를 통해 고전위로 충전된다. 또, 동시에 스위치 (RS) 가 온되어, 인버터 회로 (12) 의 입력 노드 (CPI) 와 출력 노드 (CPO) 가 단락되고, 입력 노드 (CPI) 가 인버터 회로 (12) 의 입력 판정 전압 (오토 제로 레벨) 으로 자동적으로 리셋된다. 동시에 스위치 (SS) 가 온되는데, 다른 스위치 (S3, TX) 는 오프 상태이다.

타이밍 t2 에서, 스위치 (RX) 를 오프로 함으로써, 노드 (VIN) 에는 리셋 전압이 나타난다. 타이밍 t3 에서, 스위치 (RS) 를 오프로 함으로써, 커패시터 (CS) 에는 리셋 전압이 샘플링된다.

이어서, 타이밍 t4 에서, 스위치 (TX) 를 온으로 하면, 화소부 (16) 의 광전 변환 소자 (포토 다이오드) (PD) 에서 광전 변환이 이루어져 축적된 전하가 노드 (FD) 에 전송되고, 노드 (VIN) 는, 광전 변환된 전하량에 따른 전압 레벨 (광전 변환 레벨) 로 천이된다. 노드 (VIN) 의 전압 레벨이 안정되는 타이밍 t5 에서, 스위치 (TX) 를 오프로 하고, 스위치 (S3) 를 온으로 하면, 커패시터 (CR) 에는, 그 시점에서의 노드 (VIN) 의 전압 레벨 (광전 변환 레벨) 과 램프 전압 (V_RAMP) 의 초기 전압의 차 (差) 전압이 유지된다.

이어서, 타이밍 t6 에서, 스위치 (SS) 를 오프로 함으로써, 입력 노드 (CPI) 에는, 노드 (VIN) 의 리셋 전압 (타이밍 t3) 과 광전 변환 레벨 (타이밍 t6) 의 차분값 (V_SIG) 이 피변환 아날로그 전압으로서 유지된다.

타이밍 t7 에서, 램프 전압 (V_RAMP) 의 전압값을 서서히 증가시키기 시작하면, 입력 노드 (CPI) 의 전압도, 램프 전압 (V_RAMP) 의 전압 증가분에 비례하여 증가한다. 또, 타이밍 t7 에서, 카운터 (15) 의 카운트 업도 동시에 개시시킨다.

타이밍 t8 에서, 입력 노드 (CPI) 의 전압 레벨이, 인버터 회로 (12) 의 입력 판정 전압을 초과하면, 인버터 회로 (12) 는 출력 노드 (CPO) 의 출력 레벨을 반전시킨다. 래치 회로 (13) 는, 출력 노드 (CPO) 의 출력 변화에 응답하여 카운터 출력의 값을 유지한다.

여기에서, 차분값 (V_SIG) 은, 광전 변환 소자 (PD) 에 대한 입사 광량에 따른 전압이고, 래치된 카운터 출력의 값은, 차분값 (V_SIG) 의 A/D 변환값 (디지털값) 이다. 이상의 요령으로, 래치 회로 (13) 에서 유지된 A/D 변환값을 출력함으로 써, 칼럼형 A/D 변환기 (11) 는, 피변환 아날로그 전압 (V_SIG) 의 A/D 변환 동작을 완료한다.

도 3 에, 칼럼형 A/D 변환기 (11) 에 있어서, 피변환 아날로그 전압 (V_SIG) 과 램프 전압 (V_RAMP) 의 전압 증가값 사이의 전압 비교를 실시하는 인버터 회로 (12) 의 입출력 특성을 나타낸다. 인버터 회로 (12) 에서는, 상기 전압 비교는, 피변환 아날로그 전압 (V_SIG) 과 램프 전압 (V_RAMP) 의 전압 증가값의 차전압을 입력 전압으로 하여 입력 판정 전압의 오토 제로 레벨과 비교함으로써 실행된다.

오토 제로 레벨은, 인버터 회로 (12) 의 입출력 사이를 단락한 상태에서 얻어지는 전압 레벨로서, 인버터의 입출력 특성 곡선 A 와, 입력 전압 (Vin) 과 출력 전압 (Vout) 이 동일 전압 (Vin=Vout) 이 되는 직선 B 가 교차하는 점에 있어서의 전압이 된다.

인버터 회로 (12) 를 구성하는 P 채널형 MOSFET 와 N 채널형 MOSFET 의 각 임계값 전압을 Vthp, Vthn, 트랜스 컨덕턴스를 βp, βn 으로 하면, 인버터 회로 (12) 의 양 MOSFET 를 관통하여 흐르는 전류량이 동등하므로, 이하의 수학식 1 이 성립된다. 또, 수학식 1 중, V_DD 는 P 채널형 MOSFET 의 소스 단자에 공급되는 전원 전압이고, Vx 는 오토 제로 레벨이고, 수학식 2 의 관계가 성립된다.

βn/2×(Vx-Vthn)²=βp/2×(V_DD-Vx-Vthp)² (1)

Vx=Vin=Vout (2)

수학식 1 의 방정식을 Vx 에 대해 풀면, 오토 제로 레벨 Vx 가, 이하의 수학식 3 에 나타내는 바와 같이 얻어진다.

Vx={(βn/βp)^1/2×Vthn+V_DD-Vthp}/(1+(βn/βp)^1/2) (3)

수학식 3 으로부터, 오토 제로 레벨 Vx 의 전압 변동은, 전원 전압 (V_DD) 의 전압 변동에 비례하는 것을 알 수 있다.

도 4 에, 전원 전압 (V_DD) 이 변동된 경우의 인버터 회로의 입출력 특성을 나타낸다. 도 4 에 모식적으로 나타내는 바와 같이, 전원 전압 (V_DD) 이 전압 Δ 만큼 변동되면, 오토 제로 레벨 Vx 가 Vx1 에서 Vx2 로 변동되는 것을 알 수 있다.

전원 전압 변동에 의한, 래치 출력 (래치 회로 (13) 에서 유지 출력되는 카운터 출력값) 에 대한 영향을, 도 5 에 나타내는 타이밍도를 참조하여 설명한다.

전원 전압 (V_DD) 이 A/D 변환 처리 중에 전압 Δ 만큼 변동되면, 오토 제로 레벨이, Vx1 에서 Vx2 와 같이 변동되므로, 인버터 회로의 출력 노드 (CPO) 의 하강 타이밍은, t8 에서 t9 와 같이 변동된다. 즉, 카운터 출력을 래치하는 타이밍이 늦어짐에 따라 래치 출력값이 바뀐다. 이러한 전원 전압 변동에 의한 영향은, 직접 A/D 변환 출력의 변동이 된다. 따라서, 고체 촬상 소자로부터 얻어지는 디지털 화상은, 전원 전압 변동에 따른 노이즈가 중첩된 화상이 된다.

본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 전원 전압 변동의 A/D 변환 동작에 미치는 영향을 억제한 A/D 변환기를 제공하는 점에 있다.

상기 목적을 달성하기 위한 본 발명과 관련되는 A/D 변환기는, 복수의 피변환 아날로그 전압을 샘플링홀드하고, 샘플링홀드된 상기 복수의 피변환 아날로그 전압을, 전압값이 일정 기간 단조 변화되는 램프 전압의 전압 변화값 또는 상기 전압 변화값과 비례하는 전압으로 주어지는 참조 전압과 비교하여, 상기 복수의 피변환 아날로그 전압의 각각을 상기 참조 전압에 대응하는 디지털값으로 각각 별도로 변환하여 출력하는 A/D 변환기로서, 상기 복수의 피변환 아날로그 전압의 각각과 상기 참조 전압의 전압 비교에 사용하는 연산기를 상기 피변환 아날로그 전압마다 구비하고, 상기 연산기의 각각에 전원 전압을 개별적으로 공급하는 제 1 전원 공급선을 상기 연산기에 형성하고, 상기 제 1 전원 공급선을 상기 연산기마다 각각, 상기 연산기 이외의 회로에 전원 전압을 공급하는 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 다른 계통의 전원 공급선으로서 구성되고, 상기 연산기마다, 상기 제 1 전원 공급선과 상기 제 2 전원 공급선에 소스 단자와 드레인 단자가 각각 접속된 N 채널형 MOSFET 을 구비하고, 상기 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 N 채널형 MOSFET 의 게이트 단자에 출력하는 제 1 안정화 전압원을 구비하는 것을 제 1 특징으로 한다.

상기 제 1 특징의 A/D 변환기에 의하면, 연산기에 전원 전압 공급하는 제 1 전원 공급선이 연산기 이외의 회로에 전원 전압을 공급하는 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 다른 계통의 전원 공급선으로서 구성되어 있으므로, 제 1 전원 공급선의 전원 전압 레벨이, 제 2 전원 공급선의 전압 변동의 영향을 받지 않고 안정화된다. 따라서, 연산기의 전압 비교에 의한 A/D 변환이 제 2 전원 공급선의 전압 변동의 영향을 받지 않고, 안정된 저노이즈의 A/D 변환 동작이 가능한 A/D 변환기를 제공할 수 있다. 또한 제 2 전원 공급선으로부터 N 채널형 MOSFET 를 통해 안정화된 전압을 제 1 전원 공급선에 공급할 수 있기 때문에, 제 1 전원 공급선에 안정화된 전원 전압을 별개로 공급할 필요가 없어 회로 구성의 간소화가 도모된다.

본 발명과 관련되는 A/D 변환기는, 상기 제 1 특징에 추가하여, 또한 상기 연산기에 접지 전압을 공급하는 제 1 접지 전압선이, 상기 연산기 이외의 회로에 접지 전압을 공급하는 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 다른 계통의 접지 전압선으로서 구성되어 있는 것을 제 2 특징으로 한다.

삭제

상기 제 2 특징의 A/D 변환기에 의하면, 연산기에 접지 전압을 공급하는 제 1 접지 전압선이 연산기 이외의 회로에 접지 전압을 공급하는 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 다른 계통의 접지 전압선으로서 구성되어 있으므로, 제 1 접지 전압선의 접지 전압 레벨이, 제 2 접지 전압선의 전압 변동의 영향을 받지 않고 안정화된다. 따라서, 연산기의 전압 비교에 의한 A/D 변환이 제 2 접지 전압선의 전압 변동의 영향을 받지 않고, 더욱 안정된 저노이즈의 A/D 변환 동작이 가능한 A/D 변환기를 제공할 수 있다.

본 발명과 관련되는 A/D 변환기는, 상기 제 2 특징에 추가하여, 또한 상기 제 1 접지 전압과 상기 제 2 접지 전압에 소스 단자와 드레인 단자가 각각 접속된 P 채널형 MOSFET 와, 상기 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 P 채널형 MOSFET 의 게이트 단자에 출력하는 제 2 안정화 전압원을 구비하는 것을 제 3 특징으로 한다.

상기 제 3 특징의 A/D 변환기에 의하면, 제 2 접지 전압선으로부터 P 채널형 MOSFET 를 통해 안정화된 전압을 제 1 접지 전압선에 공급할 수 있기 때문에, 제 1 접지 전압선에 안정화된 접지 전압을 별개로 공급할 필요가 없어 회로 구성의 간소화가 도모된다.
또한, 본 발명과 관련되는 A/D 변환기는, 1 또는 복수의 피변환 아날로그 전압을 샘플링홀드하고, 샘플링홀드된 상기 1 또는 복수의 피변환 아날로그 전압을, 전압값이 일정 기간 단조 변화되는 램프 전압의 전압 변화값 또는 상기 전압 변화값과 비례하는 전압으로 주어지는 참조 전압과 비교하여, 상기 1 또는 복수의 피변환 아날로그 전압의 각각을 상기 참조 전압에 대응하는 디지털값으로 각각 별도로 변환하여 출력하는 A/D 변환기로서, 상기 1 또는 복수의 피변환 아날로그 전압의 각각과 상기 참조 전압의 전압 비교에 사용하는 연산기를 상기 피변환 아날로그 전압마다 구비하고, 상기 연산기의 각각에 전원 전압을 개별적으로 공급하는 제 1 전원 공급선을 상기 연산기에 형성하고, 상기 제 1 전원 공급선의 각각이, 상기 연산기 이외의 회로에 전원 전압을 공급하는 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 다른 계통의 전원 공급선으로서 구성되고, 상기 연산기에 접지 전압을 공급하는 제 1 접지 전압선이, 상기 연산기 이외의 회로에 접지 전압을 공급하는 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 다른 계통의 접지 전압선으로서 구성되고, 제 1 접지 전압선과 상기 제 2 접지 전압선에 소스 단자와 드레인 단자가 각각 접속된 P 채널형 MOSFET 를 구비하고, 상기 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 P 채널형 MOSFET 의 게이트 단자에 출력하는 제 2 안정화 전압원을 구비하는 것을 제 4 특징으로 한다.
상기 제 4 특징의 A/D 변환기에 의하면, 연산기에 접지 전압을 공급하는 제 1 접지 전압선이 연산기 이외의 회로에 접지 전압을 공급하는 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 다른 계통의 접지 전압선으로서 구성되어 있으므로, 제 1 전원 공급선의 전원 전압 레벨이, 제 2 전원 공급선의 전압 변동의 영향을 받지 않고 안정화된다. 따라서, 연산기의 전압 비교에 의한 A/D 변환이 제 2 전원 공급선의 전압 변동의 영향을 받지 않고, 안정된 저노이즈의 A/D 변환 동작이 가능한 A/D 변환기를 제공할 수 있다. 또한, 연산기에 접지 전압을 공급하는 제 1 접지 전압선이 연산기 이외의 회로에 접지 전압을 공급하는 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 다른 계통의 접지 전압선으로서 구성되어 있으므로, 제 1 전원 공급선의 전원 전압 레벨이, 제 2 전원 공급선의 전압 변동의 영향을 받지 않고 안정화된다. 따라서, 연산기의 전압 비교에 의한 A/D 변환이 제 2 전원 공급선의 전압 변동의 영향을 받지 않고, 안정된 저노이즈의 A/D 변환 동작이 가능한 A/D 변환기를 제공할 수 있다. 또, 제 2 전원 공급선으로부터 P 채널형 MOSFET 를 통해 안정화된 전압을 제 1 전원 공급선에 공급할 수 있기 때문에, 제 1 전원 공급선에 안정화된 전원 전압을 별개로 공급할 필요가 없어 회로 구성의 간소화가 도모된다.
본 발명과 관련되는 A/D 변환기는, 상기 제 4 특징에 추가하여, 또한 상기 제 1 전원 공급선과 상기 제 2 전원 공급선에 소스 단자와 드레인 단자가 각각 접속된 N 채널형 MOSFET 와, 상기 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 N 채널형 MOSFET 의 게이트 단자에 출력하는 제 1 안정화 전압원을 구비하는 것을 제 5 특징으로 한다.
상기 제 5 특징의 A/D 변환기에 의하면, 제 2 전원 공급선으로부터 N 채널형 MOSFET 를 통해 안정화된 전압을 제 1 전원 공급선에 공급할 수 있기 때문에, 제 1 전원 공급선에 안정화된 전원 전압을 별개로 공급할 필요가 없어 회로 구성의 간소화가 도모된다.
본 발명과 관련되는 A/D 변환기는, 제 1, 2, 3 및 5 중 어느 하나의 특징에 추가하여, 또한 복수의 상기 피변환 아날로그 전압을 상기 디지털값으로 각각 별도로 변환 가능하게, 상기 연산기를 복수 구비하여 이루어지고, 상기 복수의 연산기의 상기 제 1 전원 공급선에 각각 개별적으로 접속되는 복수의 상기 N 채널형 MOSFET 의 게이트 단자를 서로 접속하고, 상기 제 1 안정화 전압원의 출력 전압이, 상기 복수의 N 채널형 MOSFET 의 각 게이트 단자에 공통으로 출력되는 것을 제 6 특징으로 한다.

삭제

상기 제 6 특징의 A/D 변환기에 의하면, 복수의 피변환 아날로그 전압을 병렬로 A/D 변환하는 경우에 있어서, 제 2 전원 공급선의 전압 변동의 연산기의 전압 비교에 의한 A/D 변환에 미치는 영향을 간단한 회로 구성에 의해 효율적으로 억제할 수 있어 안정된 저노이즈의 A/D 변환 동작이 가능한 A/D 변환기를 제공할 수 있다.

본 발명과 관련되는 A/D 변환기는, 상기 제 3 내지 5 중 어느 하나의 특징에 추가하여, 또한 복수의 상기 피변환 아날로그 전압을 상기 디지털값으로 각각 별도로 변환 가능하게, 상기 연산기를 복수 구비하여 이루어지고, 상기 복수의 연산기의 상기 제 1 접지 전압선에 각각 개별적으로 접속되는 복수의 상기 P 채널형 MOSFET 의 게이트 단자를 서로 접속하고, 상기 제 2 안정화 전압원의 출력 전압이, 상기 복수의 P 채널형 MOSFET 의 각 게이트 단자에 공통으로 출력되는 것을 제 7 특징으로 한다.

상기 제 7 특징의 A/D 변환기에 의하면, 복수의 피변환 아날로그 전압을 병렬로 A/D 변환하는 경우에 있어서, 제 2 접지 전압선의 전압 변동의 연산기의 전압 비교에 의한 A/D 변환에 미치는 영향을 간단한 회로 구성에 의해 효율적으로 억제할 수 있어 안정된 저노이즈의 A/D 변환 동작이 가능한 A/D 변환기를 제공할 수 있다.

본 발명과 관련되는 A/D 변환기는, 상기 제 1 내지 제 7 중 어느 하나의 특징에 추가하여, 또한 상기 램프 전압을 발생시키는 램프 전압 발생부와, 상기 참조 전압에 따른 디지털값을 계수하여 출력하는 카운터와, 상기 피변환 아날로그 전압을 샘플링홀드하고, 상기 연산기를 이용하여 상기 참조 전압과 상기 피변환 아날로그 전압을 비교하고, 상기 참조 전압이 상기 피변환 아날로그 전압과 동등해진 시점에서 출력 변화되는 전압 비교 회로와, 상기 카운터로부터 출력되는 상기 디지털값을 상기 전압 비교 회로의 출력 변화시에 래치하여 출력하는 래치 회로를 구비하고 있는 것을 제 8 특징으로 한다.

본 발명과 관련되는 A/D 변환기는, 상기 제 1 내지 제 8 중 어느 하나의 특징에 추가하여, 상기 연산기가 인버터 회로를 이용하여 구성되고, 상기 인버터 회로의 입력 판정 전압에 상기 피변환 아날로그 전압과 상기 참조 전압의 차전압을 더한 합성 전압을 상기 인버터 회로의 입력 전압으로서 발생시키는 전압 합성 회로를 구비하고 있는 것을 제 9 특징으로 한다.

본 발명과 관련되는 A/D 변환기는, 상기 제 1 내지 제 8 중 어느 하나의 특징에 추가하여, 상기 연산기가, 상기 피변환 아날로그 전압과 상기 램프 전압을 각각 입력 전압으로 하는 차동 입력형 연산 증폭기로 구성되어 있는 것을 제 10 특징으로 한다.

상기 제 8 내지 제 10 특징의 A/D 변환기에 의하면, 상기 제 1 내지 제 6 중 어느 하나의 특징의 작용 효과를 발휘하는 A/D 변환기를 간단한 회로 구성으로 구체적으로 실현하는 것이 가능해진다.

본 발명을 통해, 전원 전압 변동의 A/D 변환 동작에 미치는 영향을 억제한 A/D 변환기를 제공할 수 있다.

이하, 본 발명과 관련되는 A/D 변환기 (이하, 적당히 「본 발명 장치」 라고 약칭한다) 의 실시형태를 도면에 기초하여 설명한다. 또, 본 발명 장치를 설명하기 위한 각 도면에서는, 설명의 이해를 간단하게 하기 위해, 도 1 에 나타내는 종래의 A/D 변환기와 동일한 회로 요소, 노드, 신호에는 동일한 부호를 붙여 설명한다.

<제 1 실시형태>

도 6 에, 본 발명 장치의 제 1 실시형태에 있어서의 회로 구성을 나타낸다. 제 1 실시형태와 관련되는 본 발명 장치 (1) 는, 인버터 회로 (12), 인버터 회로 (12) 의 입력 노드 (CPI) 및 출력 노드 (CPO) 를 단락하는 스위치 (RS), 본 발명 장치 (1) 의 입력 노드 (VIN) 로부터 입력되는 피변환 아날로그 전압을 샘플링하기 위한 스위치 (SS) 와 커패시터 (CS), 전압값이 일정 기간 단조 변화되는 램프 전압 (V_RAMP) 의 전압 변화에 비례하는 참조 전압을 입력 노드 (CPI) 에 전송하기 위한 스위치 (S3) 와 커패시터 (CR), 피변환 아날로그 전압에 따른 카운터 출력을 래치하기 위한 래치 회로 (13), 램프 전압 (V_RAMP) 을 발생시키는 램프 전압원 (14), 및 램프 전압 (V_RAMP) 의 전압 변화값에 비례하는 참조 전압에 따른 디지털값 (n 비트의 2 값 신호) 을 계수하여 출력하는 카운터 (15) 를 구비하여 구성된다. 또, 입력 노드 (VIN) 에는, 도 1 의 종래의 칼럼형 A/D 변환기의 블록도에서 예시한 고체 촬상 소자의 화소부 (16) 로부터 출력되는 광전 변환 소자 (PD) 에 대한 입사 광량에 따른 전압 (V_SIG) 등의 아날로그 전압이 입력되는데, 피변환 아날로그 전압은, 광전 변환 소자 (PD) 의 광전 변환 출력에 한정되는 것은 아니다.

상기 본 발명 장치 (1) 를 구성하는 회로 요소는, 도 1 에 나타내는 종래의 A/D 변환기를 구성하는 회로 요소와 동일하다. 도 6 에 나타내는 바와 같이, 본 발명 장치 (1) 에서는, 상기 회로 요소에 추가하여, 또한 인버터 회로 (12) 에 전용의 전원 전압 (V_INV) 을 공급하는 제 1 전원 공급선 (VSN) 과, 인버터 회로 (12) 를 제외한 시스템 전체에 시스템 전원 전압 (V_DD) 을 공급하는 시스템 전원 공급선 (VDD) (제 2 전원 공급선에 상당) 이 독립적으로 형성되고, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향이 제 1 전원 공급선 (VSN) 에 나타나지 않도록 구성되어 있다. 본 발명 장치 (1) 에서는, 외부로부터 시스템 전원 전압 (V_DD) 과는 독립된 별개의 전원 전압을 제 1 전원 공급선 (VSN) 에 공급하는 것을 회피하기 위해, 소스 단자와 드레인 단자가 각각 제 1 전원 공급선 (VSN) 과 시스템 전원 공급선 (VDD) 에 접속되는 N 채널형 MOSFET (트랜지스터 (MSN)) 와, 트랜지스터 (MSN) 의 게이트 단자에, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는 안정화된 전압 (V_BN) 을 공급하는 제 1 안정화 전압원 (17) 을 형성하고 있다. 트랜지스터 (MSN) 는 소스 팔로워 동작을 실시하므로, 제 1 전원 공급선 (VSN) 에 공급되는 전압 (V_INV) 은, 이하의 수학식 4 에서 주어진다. 수학식 4 에 있어서, Vthsn, βsn 은, 트랜지스터 (MSN) 의 임계값 전압과, 수학식 5 에서 주어지는 도전 계수 β 이고, I_B 는 오토 제로일 때 (입력 노드 (CPI) 와 출력 노드 (CPO) 의 단락시) 인버터 회로 (12) 를 관통하여 흐르는 관통 전류이다. 단, 수학식 5 에 있어 서, W, L 은 트랜지스터의 채널 폭과 채널 길이, ε_OX와 t_OX는 게이트 절연막의 유전율과 막두께, μ 는 채널 중의 캐리어 이동도이다.

V_INV=V_BN-Vthsn-(2×I_B/βsn)^1/2 (4)

β=W×ε_OX×μ/(2×L×t_OX) (5)

수학식 4 로부터 명확한 바와 같이, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는 전원 전압 (V_INV) 이 인버터 회로 (12) 에 공급된다. 즉, 본 발명 장치 (1) 에 의한 새로운 오토 제로 레벨 Vx' 는 수학식 6 과 같이 되어, 시스템 전원 전압의 전압 변동의 영향을 받지 않게 된다. 이 결과, 시스템 전원 전압 (V_DD) 의 전압 변동에 의한 A/D 변환 결과에 대한 영향은 매우 작아진다.

Vx'={(βn/βp)^1/2×Vthn+V_INV-Vthp}/(1+(βn/βp)^1/2) (6)

도 6 에 나타내는 회로 구성에 있어서, 인버터 회로 (12), 스위치 (RS), 스위치 (SS) 와 커패시터 (CS), 스위치 (S3) 와 커패시터 (CR), 및 트랜지스터 (MSN) 에 의해, 피변환 아날로그 전압을 샘플링홀드하고, 램프 전압 (V_RAMP) 의 전압 변화값과 비례하는 참조 전압과 피변환 아날로그 전압을 비교하여, 참조 전압과 피변환 아날로그 전압이 동등해진 시점에서 출력 변화되는 전압 비교 회로가 구성된다. 제 1 실시형태에서는, 인버터 회로 (12) 는, 참조 전압과 피변환 아날로그 전압의 전압 비교에 사용하는 연산기로서 기능한다. 또, 전압 비교 회로를 구성하는 각 스위치 (RS, SS, S3) 와 각 커패시터 (CS, CR) 는, 인버터 회로 (12) 의 입력 판정 전압 (Vx) (수학식 3 참조) 에 피변환 아날로그 전압과 참조 전압의 차전압을 더한 합성 전압을 인버터 회로 (12) 의 입력 전압으로서 입력 노드 (CPI) 에 발생시키는 전압 합성 회로로서 기능한다.

본 발명 장치 (1) 의 A/D 변환 동작은, 도 1 에 나타내는 종래의 A/D 변환기와 동일한데, 본 발명 장치 (1) 의 전압 비교 회로의 동작을 확인하기 위해, 다시 도 2 의 동작 타이밍도를 참조하여 설명한다.

타이밍 t1∼t3 의 기간 내에, 노드 (VIN) 에는, 리셋 전압이 나타남과 함께, 스위치 (RS) 가 온되고, 인버터 회로 (12) 의 입력 노드 (CPI) 와 출력 노드 (CPO) 가 단락되고, 입력 노드 (CPI) 가 인버터 회로 (12) 의 입력 판정 전압 (오토 제로 레벨) 으로 자동적으로 리셋된다. 스위치 (SS) 는 동기간 내에 온된다.

타이밍 t3 에서, 스위치 (RS) 를 오프로 함으로써, 커패시터 (CS) 에 노드 (VIN) 의 리셋 전압이 샘플링된다.

이어서, 타이밍 t4 에서, 피변환 아날로그 전압 (V_SIG) 이 리셋 전압으로부터의 차전압으로서 출현하도록, 노드 (VIN) 의 전압이 천이를 개시한다. 노드 (VIN) 의 전압 레벨이 안정되는 타이밍 t5 에서, 스위치 (S3) 를 온으로 하면, 커패시터 (CR) 에는, 그 시점에서의 노드 (VIN) 의 전압 레벨과 램프 전압 (V_RAMP) 의 초기 전압의 차전압이 유지된다.

이어서, 타이밍 t6 에서, 스위치 (SS) 를 오프로 함으로써, 입력 노드 (CPI) 에는, 노드 (VIN) 의 리셋 전압 (타이밍 t3) 과 타이밍 t6 시점에서의 전압의 차전압 (V_SIG) 이 피변환 아날로그 전압으로서 유지된다.

타이밍 t7 에서, 램프 전압 (V_RAMP) 의 전압값을 서서히 증가시키기 시작하면, 입력 노드 (CPI) 의 전압도, 램프 전압 (V_RAMP) 의 전압 증가분에 비례하여 증가한다 (입력 노드 (CPI) 의 전압 증가분이 참조 전압에 상당한다). 또, 타이밍 t7 에서, 카운터 (15) 의 카운트 업도 동시에 개시시킨다. 따라서, 입력 노드 (CPI) 에는, 인버터 회로 (12) 의 입력 판정 전압 (Vx') (수학식 6 참조) 에 피변환 아날로그 전압 (V_SIG) 과 램프 전압 (V_RAMP) 의 전압 변화값에 비례하는 참조 전압의 차전압을 더한 합성 전압이 출현한다.

타이밍 t8 에서, 입력 노드 (CPI) 의 전압 레벨이, 인버터 회로 (12) 의 입력 판정 전압을 초과하면, 즉, 피변환 아날로그 전압 (V_SIG) 과 상기 참조 전압이 동등해지면, 인버터 회로 (12) 는 출력 노드 (CPO) 의 출력 레벨을 반전시킨다. 래치 회로 (13) 는, 출력 노드 (CPO) 의 출력 변화에 응답하여, 그 시점에서의 참조 전압에 대응하는 카운터 출력의 값을 유지한다. 래치 회로 (13) 가, 타이밍 t8 에서 유지한 A/D 변환값을 출력함으로써, 본 발명 장치 (1) 는, 피변환 아날로그 전압 (V_SIG) 의 A/D 변환 동작을 완료한다.

<제 2 실시형태>

도 6 에 나타내는 제 1 실시형태에 있어서의 본 발명 장치 (1) 의 회로 구성 에서는, 피변환 아날로그 전압의 입력 노드 (VIN) 가 1 개인 경우에 대해 설명했는데, 제 2 실시형태에서는, 복수 (m 개) 의 피변환 아날로그 전압을 병렬로 동시에 A/D 변환 가능한 본 발명 장치에 대해 설명한다.

도 7 은, 본 발명 장치의 제 2 실시형태에 있어서의 회로 구성을 나타낸다. 제 2 실시형태와 관련되는 본 발명 장치 (2) 는, 피변환 아날로그 전압마다의 A/D 변환 동작을 실시하는 A/D 변환 유닛 (18) 의 복수 (m 개) 와, 램프 전압원 (14), 카운터 (15), 및 안정화 전압원 (17) 을 구비하여 구성된다.

A/D 변환 유닛 (18) 의 각각은, 인버터 회로 (12), 트랜지스터 (MSN), 스위치 (RS), 스위치 (SS) 와 커패시터 (CS), 및 스위치 (S3) 와 커패시터 (CR) 로 이루어지는 전압 비교 회로와, 래치 회로 (13) 로 구성된다. 램프 전압원 (14), 카운터 (15), 및 안정화 전압원 (17) 은, 복수 (m 개) 의 A/D 변환 유닛 (18) 에 대해 공통으로 사용된다.

램프 전압원 (14) 으로부터 출력되는 램프 전압 (V_RAMP) 은, 각 A/D 변환 유닛 (18) 의 스위치 (S3) 의 각각의 일방 단에 공급된다. 또, 카운터 (15) 의 카운터 출력은, 각 A/D 변환 유닛 (18) 의 래치 회로 (13) 의 각 트리거 신호 입력에 공급된다. 또한, 안정화 전압원 (17) 으로부터 출력되는 전압 (V_BN) 은, 각 A/D 변환 유닛 (18) 의 트랜지스터 (MSNi) (i=1∼m) 의 게이트 단자에 공급된다. 개개의 A/D 변환 유닛 (18), 램프 전압원 (14), 및 카운터 (15) 는, 제 1 실시형태와 동일하므로 중복되는 설명은 생략한다.

제 1 실시형태에서는, 안정화 전압원 (17) 은 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는 안정화된 전압 (V_BN) 을 공급하는 회로이면, 특정 회로에 한정되지 않기 때문에, 구체적인 회로 구성에 대한 설명을 생략했지만, 제 2 실시형태에서는, 안정화 전압원 (17) 의 일 회로 구성예에 대해 설명한다.

실리콘 집적 회로에서는, 전원 전압, 동작 온도, 트랜지스터의 임계값 전압의 변동에 의존하지 않는 안정화 전압을 생성하기 위해, 소위 밴드 갭 전압을 취출하여 이용하는 것이 가능하다.

제 2 실시형태의 안정화 전압원 (17) 은, 밴드 갭 레퍼런스 회로 (21), 연산 증폭기 (22), P 채널형 MOSFET (트랜지스터 (MB)), 커패시터 (CC), 저항 소자 (R1, R2) 를 구비하여 구성된다. 밴드 갭 레퍼런스 회로 (21) 에서 생성된 전압 (V_BGR) 은, 트랜지스터 (MB) 의 소스 단자에 공급되는 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는다. 이 전압 (V_BGR) 을, 연산 증폭기 (22), 트랜지스터 (MB), 커패시터 (CC), 저항 소자 (R1, R2) (저항값은 R₁, R₂) 를 이용하여 전압 변환함으로써, 이하의 수학식 7 에 나타내는 바와 같이, 임의의 전압값의 전압 (V_BN) 을 얻을 수 있다.

V_BN=V_BGR×(R₁+R₂)/R₁ (7)

수학식 7 로부터, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는 임의의 전압 (V_BN) 을 생성할 수 있는 것을 알 수 있다.

안정화 전압원 (17) 의 출력 단자 (VBN) 를, 각 칼럼 C1∼Cm 에 준비한 A/D 변환 유닛 (18) 의 트랜지스터 (MSNi) (i=1∼m) 의 게이트 단자에 결선함으로써, 전압 (V_BN) 을 각 게이트 단자에 공급한다.

제 1 실시형태에서 설명한 바와 같이, 트랜지스터 (MSN1∼MSNm) 는, 각각이 소스 팔로워 동작을 실시하므로, 각 A/D 변환 유닛 (18) 의 인버터 회로 (12) 에는, 수학식 4 로 나타내는 전압 (V_INV) 이 공급된다. 따라서, 각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) 은, A/D 변환 동작시에 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않고 A/D 변환 동작을 실시하는 것이 가능해진다.

<제 3 실시형태>

도 7 에 나타낸 제 2 실시형태의 안정화 전압원 (17) 은, 회로 구성상, 후단의 증폭 회로가 2 스테이지 증폭기로 되어 있다. 통상, 2 이상의 스테이지수를 갖는 증폭 회로는, 부하 용량이 늘어나면 불안정해지기 쉽다. 안정된 동작을 위해서는, 위상 보상 커패시터 (CC) 의 적절한 선택이 필요하게 된다.

도 8 은, 보다 안정적인 회로 동작을 위해, 안정화 전압 (V_BN1) 을 발생시키는 안정화 전압 생성 회로 (24) 와 1 스테이지 구성의 증폭 회로 (25) 로 구성된 제 3 실시형태의 안정화 전압원 (23) 이다. 증폭 회로 (25) 는, 연산 증폭기 (26), N 채널형 MOSFET (트랜지스터 (MC)), 입출력 단자 사이를 단락한 인버터 회 로 (27) 를 구비하여 구성된다. 인버터 회로 (27) 는, 개개의 A/D 변환 유닛 (18) 중의 인버터 회로 (12) 의 복제로, 동일한 전기적 특성을 구비한다. 트랜지스터 (MC) 는, 개개의 A/D 변환 유닛 (18) 중의 트랜지스터 (MSN) 의 복제로, 동일한 게이트 길이, 동일한 게이트 폭, 및 동일한 트랜지스터 특성을 구비한다.

도 8 에 나타내는 회로 구성에 의해, 노드 (28) 에 안정화 전압 (V_BN1) 이 얻어진다. 입출력 단자 사이를 단락한 인버터 (27) 에, 전원 전압으로서 안정화 전압 (V_BN1) 을 공급함으로써, 오토 제로일 때의 참조 전류 (I_B) 가 결정된다. 참조 전류 (I_B) 는, 트랜지스터 (MC) 를 흐르기 때문에, 개개의 A/D 변환 유닛 (18) 중의 트랜지스터 (MSN) 에 대해서도, 동일한 참조 전류 (I_B) 가 흐른다. 따라서, 노드 (28) 와 각 A/D 변환 유닛 (18) 중의 제 1 전원 공급선 (VSN) 은 동일한 전압이 되고, 제 1 전원 공급선 (VSN) 은 안정화 전압 (V_BN1) 이 된다. 이 결과, A/D 변환 유닛 (18) 은, A/D 변환 동작시에 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않고 A/D 변환 동작을 실시하는 것이 가능해진다.

<제 4 실시형태>

상기 제 1 내지 제 3 실시형태의 본 발명 장치는, 참조 전압과 피변환 아날로그 전압의 전압 비교에 사용하는 연산기로서 인버터 회로 (12) 를 이용하는 회로 구성이었지만, 제 4 실시형태의 본 발명 장치는, 당해 연산기로서 차동 증폭기를 이용한다.

도 9 에 나타내는 바와 같이, 제 4 실시형태와 관련되는 본 발명 장치 (4) 는, 연산 증폭기로 구성되는 차동 증폭기 (29), 차동 증폭기 (29) 의 반전 입력 노드 (CPI) 및 출력 노드 (CPO) 를 단락하는 스위치 (RS), 본 발명 장치 (4) 의 입력 노드 (VIN) 로부터 입력되는 피변환 아날로그 전압을 샘플링하기 위한 스위치 (SS) 와 커패시터 (CS), 피변환 아날로그 전압에 따른 카운터 출력을 래치하기 위한 래치 회로 (13), 램프 전압 (V_RAMP) 을 발생시키는 램프 전압원 (14), 및 램프 전압 (V_RAMP) 의 전압 변화값인 참조 전압에 따른 디지털값 (n 비트의 2 값 신호) 을 계수하여 출력하는 카운터 (15) 를 구비하여 구성된다. 제 4 실시형태에서는, 참조 전압은 차동 증폭기 (29) 의 비반전 입력 노드에 직접 공급할 수 있기 때문에, 제 1 내지 제 3 실시형태에서 참조 전압을 입력 노드 (CPI) 에 전송하기 위해 필요했던 스위치 (S3) 와 커패시터 (CR) 를 생략할 수 있다. 본 회로 구성에 의하면, 회로 면적의 삭감이 가능해진다.

또, 차동 증폭기 (29) 는 인버터 회로 (12) 에 비하면 전원 전압 변동 제거비 (PSRR) 가 크기 때문에, 인버터 회로 (12) 대신에 차동 증폭기 (29) 를 전압 비교용 연산기에 사용하면, 시스템 전원 전압 (V_DD) 의 전압 변동의 A/D 변환 결과에 대한 영향은 작다.

그러나, 차동 증폭기 (29) 의 PSRR 을 크게 하기 위해서는, 대면적·대전력·복잡한 증폭기 구성을 필요로 하는 트레이드 오프가 있다. 단순한 회로 구성으로, 회로 면적이 작고, 전력 절약, 또한 PSRR 이 큰 차동 증폭기를 실현하기 위 해, 도 9 에 나타내는 바와 같이, 차동 증폭기 (29) 에 전용의 전원 전압 (V_AMP) 을 공급하는 제 1 전원 공급선 (VSN) 과, 시스템 전원 공급선 (VDD) 이 독립적으로 형성되고, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향이 제 1 전원 공급선 (VSN) 에 나타나지 않도록 구성되어 있다. 본 발명 장치 (4) 에서는, 제 1 실시형태와 동일하게, 소스 단자와 드레인 단자가 각각 제 1 전원 공급선 (VSN) 과 시스템 전원 공급선 (VDD) 에 접속되는 N 채널형 MOSFET (트랜지스터 (MSN)) 와, 트랜지스터 (MSN) 의 게이트 단자에, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는 안정화된 전압 (V_BN) 을 공급하는 제 1 안정화 전압원 (17) 을 형성하고 있다. 트랜지스터 (MSN) 는 소스 팔로워 동작을 실시하므로, 제 1 전원 공급선 (VSN) 에는, 하기의 수학식 8 에서 주어지는 전압 (V_AMP) 이 얻어진다. 수학식 8 에 있어서, Vthsn, βsn 은, 트랜지스터 (MSN) 의 임계값 전압과, 수학식 5 에서 주어지는 도전 계수 β 이고, I_B는 오토 제로일 때 (입력 노드 (CPI) 와 출력 노드 (CPO) 의 단락시) 차동 증폭기 (29) 를 관통하여 흐르는 바이어스 전류이다.

V_AMP=V_BN-Vthsn-(2×I_B/βsn)^1/2 (8)

수학식 8 로부터 명확한 바와 같이, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는 전원 전압 (V_AMP) 이 차동 증폭기 (29) 에 공급된다. 이 결과, 시스템 전원 전압 (V_DD) 의 전압 변동에 의한 A/D 변환 결과에 대한 영향은 매 우 작아진다. 따라서, 본 발명 장치 (4) 에서는, 회로 면적 및 동작 전력의 삭감을 도모하면서, 전원 전압 변동의 영향을 받지 않고 A/D 변환을 실시하는 것이 가능하게 된다.

<제 5 실시형태>

상기 제 1 내지 제 4 실시형태에서는, 시스템 전원 전압 (V_DD) 의 전압 변동이 미치는 A/D 변환 결과에 대한 영향을 억제한 본 발명 장치에 대해 설명하였다. 그러나, 접지 전압의 전압 변동이 A/D 변환 결과의 변동을 일으키는 경우가 있다. 제 5 실시형태에서는, 시스템 접지 전압의 전압 변동이 미치는 A/D 변환 결과에 대한 영향도 억제한 본 발명 장치에 대해 설명한다.

먼저, 도 10 의 모델도를 참조하여, 접지 전압 공급선의 배선 저항 (Rp) 에 의한 접지 전압의 전압 상승 메커니즘을 설명한다.

실리콘 집적 회로에서는, 임피던스가 제로인 접지 전압을 얻는 것은 어렵다. 칼럼형 A/D 변환기를 m 개 병렬로 동작시키는 경우, 칼럼 C1, 칼럼 C2, … 칼럼 Cm 의 각 인버터 회로 (12) 에 공급되는 접지 전압은 다른 케이스가 많다.

도 10 은, 칼럼 C1, 칼럼 C2, … 칼럼 Cm 에 대한 접지 전압 공급선을 계속 접속시킨 경우를 나타내고 있다. 칼럼 C1∼Cm 의 각각으로부터 흘러 나온 동작 전류가 접지 전압 공급선의 배선 저항 (Rp) 을 흐르기 때문에, 접지 전압의 전압 상승이 발생한다.

그 결과, 시스템 공통의 시스템 접지 전압을 V_SS 로 할 때, 각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) (도 7 참조) 에 공급되는 접지 전압은, 각각 V_SS+Δ1, V_SS+Δ2, … V_SS+Δm 이 된다. 여기에서, Δ1∼Δm 은 배선 저항 (Rp) 을 흐르는 전류에 의한 전압 강하량이다.

도 11 에, 접지 전압 (V_SS) 이 변동된 경우의 인버터 회로의 입출력 특성을 나타낸다. 도 11 에 모식적으로 나타내는 바와 같이, 접지 전압 (V_SS) 이 전압 Δ 만큼 변동되면, 오토 제로 레벨 Vx 가 Vx1 에서 Vx3 으로 변동되는 것을 알 수 있다.

각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) 에 공급되는 접지 전압은, 배선 저항 (Rp) 과 거기에 흐르는 전류량에 따라 각각 다르다. 각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) 이 임의의 타이밍에서 동작할 때, 동작 전류의 변동이 각 A/D 변환 유닛 (18) 의 접지 전압의 변동을 초래한다. 접지 전압의 변동은, 오토 제로 레벨 Vx 의 변동을 초래하므로, A/D 변환 결과의 변동을 일으키게 된다.

도 12 에, 접지 전압의 전압 변동이 미치는 A/D 변환 결과에 대한 영향도 억제한 본 발명 장치 (5) 의 요부 회로 구성을 나타낸다. 각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) 의 인버터 회로 (12) 에 전용의 접지 전압 (VSi) (i=1∼m) 을 공급하는 제 1 접지 전압선 (VSPi) (i=1∼m) 과, 인버터 회로 (12) 를 제외한 시스템 전체에 시스템 접지 전압 (V_SS) 을 공급하는 시스템 접지 전압선 (VSS) (제 2 접지 전압선에 상당) 이 독립적으로 형성되고, 시스템 접지 전압 (V_SS) 의 전압 변동의 영향이 제 1 접지 전압선 (VSPi) (i=1∼m) 에 나타나지 않도록 구성되어 있다. 또, 각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) 의 회로 구성, 및 도시하지 않은 그 주변의 램프 전압원 (14) 과 카운터 (15) (모두 도 7 참조) 는, 제 1 내지 제 3 실시형태와 동일하므로 중복되는 설명은 생략한다.

본 발명 장치 (5) 에서는, 외부로부터 시스템 접지 전압 (V_SS) 과는 독립된 별개의 접지 전압을 제 1 접지 전압선 (VSPi) (i=1∼m) 에 공급하는 번잡함을 회피하기 위해, 소스 단자와 드레인 단자가 각각 제 1 접지 전압선 (VSPi) (i=1∼m) 과 시스템 접지 전압선 (VSS) 에 접속되는 P 채널형 MOSFET (트랜지스터 (MSPi), i=1∼m) 를 형성하고, 각 트랜지스터 (MSPi) 의 게이트 단자에, 외부에 가까운 최단부에서 분기된 시스템 접지 전압선 (VSS) 을 접속하고 있다. 각 트랜지스터 (MSPi) 는, 서로 동일한 게이트 길이, 게이트 폭, 트랜지스터 특성이 등가인 트랜지스터로 구성되어 있다.

도 12 에 나타내는 바와 같이, 각 트랜지스터 (MSPi) 의 소스 단자는, 제 1 접지 전압선 (VSPi) (i=1∼m) 에 접속되어 있고, 소스 팔로워 전압 (VSi) (i=1∼m) 이 얻어진다. 구체적으로는, 제 1 접지 전압선 (VSPi) 에 공급되는 접지 전압 (VSi) (i=1∼m) 은, 이하의 수학식 9 에서 주어진다. 수학식 9 에 있어서, Vthsp, βsp 는, 트랜지스터 (MSP) 의 임계값 전압과, 수학식 5 에서 주어지는 도전 계수 β 이고, I_Bi (i=1∼m) 는 오토 제로일 때 (입력 노드 (CPI) 와 출력 노드 (CPO) 의 단락시) 각 인버터 회로 (12) 를 관통하여 흐르는 관통 전류이다.

VSi=V_SS+Vthsp+(2×I_Bi/βsp)^1/2 (9)

수학식 9 로부터 명확한 바와 같이, 각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) 의 접지 전압 (VSi) (i=1∼m) 은, 각각의 인버터 회로 (12) 의 관통 전류 (I_Bi) (i=1∼m) 에만 의존하여 정해지고, 임의의 타이밍으로 변동되는 시스템 접지 전압의 변동 V_SS+Δ1∼V_SS+Δm 으로부터는 분리되게 된다. 따라서, 도 12 에 나타내는 회로 구성에 의하면, 시스템 접지 전압의 변동에 의한 A/D 변환 결과에 대한 영향을 억제할 수 있다.

<제 6 실시형태>

제 6 실시형태와 관련되는 본 발명 장치 (6) 는, 제 5 실시형태와 관련되는 본 발명 장치 (5) 의 변형예이다. 제 5 실시형태와의 차이점은, 도 13 에 나타내는 바와 같이, 각 칼럼 C1∼Cm 의 A/D 변환 유닛 (18) 의 각 트랜지스터 (MSPi) 의 게이트 단자에, 제 2 안정화 전압원 (30) 의 출력 단자가 공통으로 결선되어 있는 점이다. 또, 제 2 안정화 전압원 (30) 은, 제 2 실시형태 또는 제 3 실시형태에 있어서의 제 1 안정화 전압원 (17) 과 동일한 회로 구성 (단, 전원 전압과 접지 전압의 관계, MOSFET 의 도전형을 각각 반전시킨 대칭의 회로 구성이 된다) 을 이용할 수 있다.

이 결과, 제 2 안정화 전압원 (30) 으로부터 출력되는 시스템 접지 전압 (V_SS) 의 변동의 영향을 받지 않는 안정화된 전압 (V_BP) 을 각 게이트 단자에 공급할 수 있고, 본 발명 장치 (6) 에서는, 제 5 실시형태와 동일하게, 시스템 접지 전압의 변동에 의한 A/D 변환 결과에 대한 영향이 억제된다.

<제 7 실시형태>

제 7 실시형태와 관련되는 본 발명 장치 (7) 는, 도 14 에 나타내는 바와 같이, 제 1 실시형태의 본 발명 장치 (1) 와 제 6 실시형태와 관련되는 본 발명 장치 (6) 의 특징을 겸비하고, 시스템 전원 전압 (V_DD) 의 전압 변동이 미치는 A/D 변환 결과에 대한 영향과, 시스템 접지 전압의 전압 변동이 미치는 A/D 변환 결과에 대한 영향의 양방을 억제할 수 있는 회로 구성으로 되어 있다.

구체적으로는, 도 14 에 나타내는 바와 같이, 인버터 회로 (12) 에 전용의 전원 전압 (V_INV) 을 공급하는 제 1 전원 공급선 (VSN) 과, 인버터 회로 (12) 를 제외한 시스템 전체에 시스템 전원 전압 (V_DD) 을 공급하는 시스템 전원 공급선 (VDD) (제 2 전원 공급선에 상당) 을 독립적으로 형성하고, 소스 단자와 드레인 단자가 각각 제 1 전원 공급선 (VSN) 과 시스템 전원 공급선 (VDD) 에 접속되는 N 채널형 MOSFET (트랜지스터 (MSN)) 와, 트랜지스터 (MSN) 의 게이트 단자에, 시스템 전원 전압 (V_DD) 의 전압 변동의 영향을 받지 않는 안정화된 전압 (V_BN) 을 공급하는 제 1 안정화 전압원 (17) 을 형성하고 있다. 또한, 인버터 회로 (12) 에 전용의 접지 전압 (V_SP) 을 공급하는 제 1 접지 전압선 (VSP) 과, 인버터 회로 (12) 를 제외한 시스템 전체에 시스템 접지 전압 (V_SS) 을 공급하는 시스템 접지 전압선 (VSS) (제 2 접지 전압선에 상당) 을 독립적으로 형성하고, 소스 단자와 드레인 단자가 각각 제 1 전원 공급선 (VSP) 과 시스템 접지 전압선 (VSS) 에 접속되는 P 채널형 MOSFET (트랜지스터 (MSP)) 와, 트랜지스터 (MSP) 의 게이트 단자에, 시스템 접지 전압 (V_SS) 의 변동의 영향을 받지 않는 안정화된 전압 (V_BP) 을 공급하는 제 2 안정화 전압원 (30) 을 형성하고 있다. 또, 도 14 에 나타내는 각 회로 요소는, 제 1 실시형태 내지 제 6 실시형태에서 설명한 것과 동일하며 중복되는 설명은 생략한다.

이상, 도 14 에 나타내는 회로 구성에 의해, 인버터 회로 (12) 의 오토 제로 레벨 Vx 는, 시스템 전원 전압 (V_DD) 및 시스템 접지 전압 (V_SS) 각각의 변동으로부터 분리되어 안정된 A/D 변환 결과를 얻을 수 있다.

<기타 실시형태>

이상, 제 1 내지 제 7 실시형태에 의해 본 발명 장치를 상세하게 설명했지만, 본 발명 장치의 회로 구성은, 상기 각 실시형태의 회로 구성에 한정되는 것은 아니다. 1 또는 복수의 피변환 아날로그 전압을 샘플링홀드하고, 샘플링홀드된 1 또는 복수의 피변환 아날로그 전압을, 전압값이 일정 기간 단조 변화되는 램프 전압의 전압 변화값 또는 상기 전압 변화값과 비례하는 전압으로 주어지는 참조 전압과, 인버터 회로나 차동 증폭기 등의 연산기를 이용하여 비교하고, 1 또는 복수의 피변환 아날로그 전압의 각각을 참조 전압에 대응하는 디지털값으로 각각 별도로 변환하여 출력하는 A/D 변환기, 즉, 전압 비교용으로 이용하는 연산기의 오토 제로 레벨이, 전원 전압 또는 접지 전압의 변동에 의해 변화되는 회로 구성의 A/D 변환기에 대해, 특허 청구의 범위에 기재된 본 발명 장치의 특징 구성이 유효하게 기능한다.

본 발명은, A/D 변환기에 이용할 수 있고, 특히 칼럼형 A/D 변환기에 유용하다.

도 1 은, 종래의 칼럼형 A/D 변환기의 일 회로 구성을 나타내는 회로 블록도.

도 2 는, 도 1 에 나타내는 A/D 변환기의 회로 동작을 모식적으로 나타내는 타이밍도.

도 3 은, 인버터 회로의 트랜지스터 회로도와 입출력 특성을 나타내는 도면.

도 4 는, 인버터 회로의 입출력 특성과 전원 전압 변동의 영향을 나타내는 도면.

도 5 는, 도 1 에 나타내는 A/D 변환기에 있어서의 전원 전압 변동의 래치 출력에 대한 영향을 나타내는 도면.

도 6 은, 본 발명과 관련되는 A/D 변환기의 제 1 실시형태에 있어서의 회로 구성예를 나타내는 회로 블록도.

도 7 은, 본 발명과 관련되는 A/D 변환기의 제 2 실시형태에 있어서의 회로 구성예를 나타내는 회로 블록도.

도 8 은, 본 발명과 관련되는 A/D 변환기의 제 3 실시형태에 있어서의 회로 구성예를 나타내는 회로 블록도.

도 9 는, 본 발명과 관련되는 A/D 변환기의 제 4 실시형태에 있어서의 회로 구성예를 나타내는 회로 블록도.

도 10 은, 종래의 칼럼형 A/D 변환기의 접지 전압 공급선의 배선 저항에 의한 전압 상승을 모델화한 도면.

도 11 은, 인버터 회로의 입출력 특성과 접지 전압 변동의 영향을 나타내는 도면.

도 12 는, 본 발명과 관련되는 A/D 변환기의 제 4 실시형태에 있어서의 회로 구성예를 나타내는 회로 블록도.

도 13 은, 본 발명과 관련되는 A/D 변환기의 제 6 실시형태에 있어서의 회로 구성예를 나타내는 회로 블록도.

도 14 는, 본 발명과 관련되는 A/D 변환기의 제 7 실시형태에 있어서의 회로 구성예를 나타내는 회로 블록도.

Claims

복수의 피변환 아날로그 전압을 샘플링홀드하고, 샘플링홀드된 상기 복수의 피변환 아날로그 전압을, 전압값이 일정 기간 단조 (單調) 변화되는 램프 전압의 전압 변화값 또는 상기 전압 변화값과 비례하는 전압으로 주어지는 참조 전압과 비교하여, 상기 복수의 피변환 아날로그 전압의 각각을 상기 참조 전압에 대응하는 디지털값으로 각각 별도로 변환하여 출력하는 A/D 변환기로서,

상기 복수의 피변환 아날로그 전압의 각각과 상기 참조 전압의 전압 비교에 사용하는 연산기를 상기 피변환 아날로그 전압마다 구비하고,

상기 연산기의 각각에 전원 전압을 개별적으로 공급하는 제 1 전원 공급선을 상기 연산기마다 각각 형성하고,

상기 제 1 전원 공급선의 각각이, 상기 연산기 이외의 회로에 전원 전압을 공급하는 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 다른 계통의 전원 공급선으로서 구성되고,

상기 연산기 마다, 상기 제 1 전원 공급선과 상기 제 2 전원 공급선에 소스 단자와 드레인 단자가 각각 접속된 N 채널형 MOSFET 을 구비하고,

상기 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 N 채널형 MOSFET 의 게이트 단자에 출력하는 제 1 안정화 전압원을 구비하는 것을 특징으로 하는 A/D 변환기.
제 1 항에 있어서,

상기 연산기의 각각에 접지 전압을 개별적으로 공급하는 제 1 접지 전압선의 각각이, 상기 연산기 이외의 회로에 접지 전압을 공급하는 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 다른 계통의 접지 전압선으로서 구성되어 있는, A/D 변환기.
제 2 항에 있어서,

상기 연산기마다, 제 1 접지 전압선과 상기 제 2 접지 전압선에 소스 단자와 드레인 단자가 각각 접속된 P 채널형 MOSFET 을 구비하고,

상기 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 P 채널형 MOSFET 의 게이트 단자에 출력하는 제 2 안정화 전압원을 구비하는 것을 특징으로 하는 A/D 변환기.
1 또는 복수의 피변환 아날로그 전압을 샘플링홀드하고, 샘플링홀드된 상기 1 또는 복수의 피변환 아날로그 전압을, 전압값이 일정 기간 단조 (單調) 변화되는 램프 전압의 전압 변화값 또는 상기 전압 변화값과 비례하는 전압으로 주어지는 참조 전압과 비교하여, 상기 1 또는 복수의 피변환 아날로그 전압의 각각을 상기 참조 전압에 대응하는 디지털값으로 각각 별도로 변환하여 출력하는 A/D 변환기로서,

상기 1 또는 복수의 피변환 아날로그 전압의 각각과 상기 참조 전압의 전압 비교에 사용하는 연산기를 상기 피변환 아날로그 전압마다 구비하고,

상기 연산기의 각각에 전원 전압을 개별적으로 공급하는 제 1 전원 공급선을 상기 연산기에 형성하고,

상기 제 1 전원 공급선의 각각이, 상기 연산기 이외의 회로에 전원 전압을 공급하는 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 다른 계통의 전원 공급선으로서 구성되고,

상기 연산기에 접지 전압을 공급하는 제 1 접지 전압선이, 상기 연산기 이외의 회로에 접지 전압을 공급하는 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 다른 계통의 접지 전압선으로서 구성되고,

상기 제 1 접지 전압선과 상기 제 2 접지 전압선에 소스 단자와 드레인 단자가 각각 접속된 P 채널형 MOSFET 와, 상기 제 2 접지 전압선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 P 채널형 MOSFET 의 게이트 단자에 출력하는 제 2 안정화 전압원을 구비하는 것을 특징으로 하는 A/D 변환기.
제 4 항에 있어서,

상기 제 1 전원 공급선과 상기 제 2 전원 공급선에 소스 단자와 드레인 단자가 각각 접속된 N 채널형 MOSFET 와, 상기 제 2 전원 공급선의 전압 변동의 영향을 받지 않는 안정화된 전압을 상기 N 채널형 MOSFET 의 게이트 단자에 출력하는 제 1 안정화 전압원을 구비하는 것을 특징으로 하는 A/D 변환기.
제 1 항, 제 2 항, 제 3 항 또는 제 5 항 중 어느 한 항에 있어서,

복수의 상기 피변환 아날로그 전압을 상기 디지털값으로 각각 별도로 변환 가능하게, 상기 연산기를 복수 구비하여 이루어지고,

상기 복수의 연산기의 상기 제 1 전원 공급선에 각각 개별적으로 접속되는 복수의 상기 N 채널형 MOSFET 의 게이트 단자를 서로 접속하고,

상기 제 1 안정화 전압원의 출력 전압이, 상기 복수의 N 채널형 MOSFET 의 각 게이트 단자에 공통으로 출력되는, A/D 변환기.
제 3 항 내지 제 5 항 중 어느 한 항에 있어서,

복수의 상기 피변환 아날로그 전압을 상기 디지털값으로 각각 별도로 변환 가능하게, 상기 연산기를 복수 구비하여 이루어지고,

상기 복수의 연산기의 상기 제 1 접지 전압선에 각각 개별적으로 접속되는 복수의 상기 P 채널형 MOSFET 의 게이트 단자를 서로 접속하고,

상기 제 2 안정화 전압원의 출력 전압이, 상기 복수의 P 채널형 MOSFET 의 각 게이트 단자에 공통으로 출력되는, A/D 변환기.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 램프 전압을 발생시키는 램프 전압 발생부와,

상기 참조 전압에 따른 디지털값을 계수하여 출력하는 카운터와,

상기 피변환 아날로그 전압을 샘플링홀드하고, 상기 연산기를 이용하여 상기 참조 전압과 상기 피변환 아날로그 전압을 비교하고, 상기 참조 전압이 상기 피변환 아날로그 전압과 동등해진 시점에서 출력 변화되는 전압 비교 회로와,

상기 카운터로부터 출력되는 상기 디지털값을 상기 전압 비교 회로의 출력 변화시에 래치하여 출력하는 래치 회로를 구비하고 있는, A/D 변환기.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 연산기가 인버터 회로를 이용하여 구성되고,

상기 인버터 회로의 입력 판정 전압에 상기 피변환 아날로그 전압과 상기 참조 전압의 차전압을 더한 합성 전압을 상기 인버터 회로의 입력 전압으로서 발생시키는 전압 합성 회로를 구비하고 있는, A/D 변환기.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 연산기가, 상기 피변환 아날로그 전압과 상기 램프 전압을 각각 입력 전압으로 하는 차동 입력형 연산 증폭기로 구성되어 있는, A/D 변환기.