JP2000286706A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器Info
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- JP2000286706A JP2000286706A JP11089335A JP8933599A JP2000286706A JP 2000286706 A JP2000286706 A JP 2000286706A JP 11089335 A JP11089335 A JP 11089335A JP 8933599 A JP8933599 A JP 8933599A JP 2000286706 A JP2000286706 A JP 2000286706A
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Abstract
(57)【要約】
【課題】安定したアナログデジタル変換特性を得る。
【解決手段】画素部PBから読み出した２時点のサンプル
成分の差成分ＶＭに対して、基準電圧発生回路１４から
出力され、可変する基準電圧が加算される。その変化の
途中でインバータA１の閾値をオーバーするとインバー
タＡ１の出力が変化し、カウンタ１６のカウント値をラ
ッチ回路１５がラッチする。このラッチデータは、基準
電圧の波形のスロープの途中に相当し、ラッチ回路とし
ては、差成分に見合うデジタル出力を得る。ここで基準
電圧波形を制御することによりアナログデジタル変換特
性を所望の特性にすることができる。
成分の差成分ＶＭに対して、基準電圧発生回路１４から
出力され、可変する基準電圧が加算される。その変化の
途中でインバータA１の閾値をオーバーするとインバー
タＡ１の出力が変化し、カウンタ１６のカウント値をラ
ッチ回路１５がラッチする。このラッチデータは、基準
電圧の波形のスロープの途中に相当し、ラッチ回路とし
ては、差成分に見合うデジタル出力を得る。ここで基準
電圧波形を制御することによりアナログデジタル変換特
性を所望の特性にすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログデジタ
ル変換器に関するものであり、例えば固体撮像素子に内
蔵して有効な回路である。
ル変換器に関するものであり、例えば固体撮像素子に内
蔵して有効な回路である。
【０００２】
【従来の技術】固体撮像素子に有効なアナログデジタル
変換器として、例えば特開平９−２３８２８６号公報に
記載された技術がある。しかしながら、アナログデジタ
ル変換特性としてさらなる改善が必要であることに本件
発明者は注目するものである。
変換器として、例えば特開平９−２３８２８６号公報に
記載された技術がある。しかしながら、アナログデジタ
ル変換特性としてさらなる改善が必要であることに本件
発明者は注目するものである。
【０００３】
【発明が解決しようとする課題】上記のアナログデジタ
ル変換器は、画素から直流成分に多重されて出力される
信号成分を隣接する２時点でサンプリングし、そのサン
プル成分の差成分と、デジタル値に応じて変化する基準
電圧波形とを比較し、一致したときに対応する前記デジ
タル値を出力する単一スロープ型アナログデジタル変換
器である。
ル変換器は、画素から直流成分に多重されて出力される
信号成分を隣接する２時点でサンプリングし、そのサン
プル成分の差成分と、デジタル値に応じて変化する基準
電圧波形とを比較し、一致したときに対応する前記デジ
タル値を出力する単一スロープ型アナログデジタル変換
器である。
【０００４】しかしこのアナログデジタル変換器では、
微少な入力電圧があったときと、ある所定の電圧を超え
る入力電圧があったときの変換特性に感度の違いがあ
る。このような違いがあると、固体撮像素子を暗い環境
で使用した場合と明るい環境で使用した場合の解像度が
異なることになる。
微少な入力電圧があったときと、ある所定の電圧を超え
る入力電圧があったときの変換特性に感度の違いがあ
る。このような違いがあると、固体撮像素子を暗い環境
で使用した場合と明るい環境で使用した場合の解像度が
異なることになる。
【０００５】そこでこの発明は、安定したアナログデジ
タル変換特性を得ることができるアナログデジタル変換
器を提供することを目的とする。
タル変換特性を得ることができるアナログデジタル変換
器を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、上記の目的
を達成するために、直流成分に多重されて出力される信
号成分を隣接する２時点でサンプリングし、そのサンプ
ル成分の差成分と、デジタル値に応じて変化する基準電
圧波形とを比較し、一致したときに対応する前記デジタ
ル値を出力するアナログデジタル変換器とする。ここ
で、前記基準電圧波形のアナログデジタル変換前の期間
には、予め特定の信号期間を設ける。この信号期間は、
前記基準電圧波形のアナログデジタル変換時の単調性を
保持するとともに、前記差成分と前記基準電圧波形とを
比較する電圧比較器の出力電圧が前記差成分によらず同
一の電圧から開始されるに足りるような信号期間とする
ものである。
を達成するために、直流成分に多重されて出力される信
号成分を隣接する２時点でサンプリングし、そのサンプ
ル成分の差成分と、デジタル値に応じて変化する基準電
圧波形とを比較し、一致したときに対応する前記デジタ
ル値を出力するアナログデジタル変換器とする。ここ
で、前記基準電圧波形のアナログデジタル変換前の期間
には、予め特定の信号期間を設ける。この信号期間は、
前記基準電圧波形のアナログデジタル変換時の単調性を
保持するとともに、前記差成分と前記基準電圧波形とを
比較する電圧比較器の出力電圧が前記差成分によらず同
一の電圧から開始されるに足りるような信号期間とする
ものである。
【０００７】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【０００８】図１において、破線で囲む部分PBは、固体
撮像素子の画素部であり、光電変換素子PDのカソード
は、直列にリセットスイッチ素子ＲＤ，読み出しスイッ
チ素子ＲＳを介して直流電源１００に接続されている。
スイッチ素子RDとRSの接続点は、電流増幅素子Ｑ１のゲ
ートに接続されている。この電流増幅素子Ｑ１の一方の
電極（ドレイン）は、直流電源１００に接続され、他方
の電極（ソース）は、定電流源１１を介して接地されて
いる。
撮像素子の画素部であり、光電変換素子PDのカソード
は、直列にリセットスイッチ素子ＲＤ，読み出しスイッ
チ素子ＲＳを介して直流電源１００に接続されている。
スイッチ素子RDとRSの接続点は、電流増幅素子Ｑ１のゲ
ートに接続されている。この電流増幅素子Ｑ１の一方の
電極（ドレイン）は、直流電源１００に接続され、他方
の電極（ソース）は、定電流源１１を介して接地されて
いる。
【０００９】またこの電極（ソース)は、信号出力ノー
ドとして引き出され、アナログデジタル（ＡＤ）変換部
１３に導かれている。ＡＤ変換部１３は、スイッチ素子
S1が入力ノードに設けられる。このスイッチ素子Ｓ１の
出力ノードは、コンデンサC1とＣ２の各一方の電極に接
続されている。コンデンサC２の他方の電極には、スイ
ッチ素子S2を介して基準電圧発生回路１４からの基準電
圧が供給されるように構成される。コンデンサＣ２の他
方の電極は、インバータA１とスイッチ素子S3との並列
回路を介してラッチ回路１５のゲート信号入力端に接続
されている。
ドとして引き出され、アナログデジタル（ＡＤ）変換部
１３に導かれている。ＡＤ変換部１３は、スイッチ素子
S1が入力ノードに設けられる。このスイッチ素子Ｓ１の
出力ノードは、コンデンサC1とＣ２の各一方の電極に接
続されている。コンデンサC２の他方の電極には、スイ
ッチ素子S2を介して基準電圧発生回路１４からの基準電
圧が供給されるように構成される。コンデンサＣ２の他
方の電極は、インバータA１とスイッチ素子S3との並列
回路を介してラッチ回路１５のゲート信号入力端に接続
されている。
【００１０】ラッチ回路１５には、カウンタ１６からの
カウントデータが供給されている。また、このカウント
データは、基準電圧発生回路１４にも供給されている。
基準電圧発生回路１４は、カウントデータの値に対応し
た振幅の電圧を出力する。タイミング回路１７は、各ス
イッチ素子をオンオフさせるためのタイミングパルスや
カウンタ１６のリセットパルス及びクロックを出力する
回路である。
カウントデータが供給されている。また、このカウント
データは、基準電圧発生回路１４にも供給されている。
基準電圧発生回路１４は、カウントデータの値に対応し
た振幅の電圧を出力する。タイミング回路１７は、各ス
イッチ素子をオンオフさせるためのタイミングパルスや
カウンタ１６のリセットパルス及びクロックを出力する
回路である。
【００１１】図２には、上記の回路の動作を説明するた
めの波形を示している。
めの波形を示している。
【００１２】リセットパルス（図２（ａ））によりスイ
ッチ素子RSがオンすると、電流増幅素子Ｑ１のゲートを
高電位にする。すると電流増幅素子Ｑ１の出力電圧Vsig
が高電位となり、次にスイッチ素子RSがオフ、スイッチ
素子S1がオンされ、更にスイッチ素子S3がオンされる。
すると、出力電圧Vsigの電位VaとVthの差電圧、つまり
(Va−Vth)がコンデンサC1に蓄えられる。Vthは、インバ
ータA1の閾値電圧である。
ッチ素子RSがオンすると、電流増幅素子Ｑ１のゲートを
高電位にする。すると電流増幅素子Ｑ１の出力電圧Vsig
が高電位となり、次にスイッチ素子RSがオフ、スイッチ
素子S1がオンされ、更にスイッチ素子S3がオンされる。
すると、出力電圧Vsigの電位VaとVthの差電圧、つまり
(Va−Vth)がコンデンサC1に蓄えられる。Vthは、インバ
ータA1の閾値電圧である。
【００１３】次に、スイッチ素子S１のオン状態は維持
し、スイッチ素子ＲＤをオンする。つまり光電変換素子
（フォトダイオード）PDに蓄積されている信号電荷を電
流増幅素子Ｑ１のゲートに転送する。すると、電流増幅
素子Ｑ１の出力電圧Vsigは、信号電荷（光電変換量）に
応じた電圧となる。ここでスイッチ素子S２をオンす
る。すると、このときの出力電圧Vbと基準電圧Vsawとの
差電圧、つまり（Ｖｂ−Ｖ０）がコンデンサC2に蓄えら
れる。
し、スイッチ素子ＲＤをオンする。つまり光電変換素子
（フォトダイオード）PDに蓄積されている信号電荷を電
流増幅素子Ｑ１のゲートに転送する。すると、電流増幅
素子Ｑ１の出力電圧Vsigは、信号電荷（光電変換量）に
応じた電圧となる。ここでスイッチ素子S２をオンす
る。すると、このときの出力電圧Vbと基準電圧Vsawとの
差電圧、つまり（Ｖｂ−Ｖ０）がコンデンサC2に蓄えら
れる。
【００１４】次にスイッチ素子S１がオフされ、スイッ
チ素子Ｓ２のオン状態が維持され、基準電圧Vsawがカウ
ンタ１６のカウント値に基づいて可変される。これによ
り基準電圧Vsawは、順次増加又は減少する。スイッチ素
子S1がオフした後は、スイッチ素子S2のみのオン状態が
維持される。
チ素子Ｓ２のオン状態が維持され、基準電圧Vsawがカウ
ンタ１６のカウント値に基づいて可変される。これによ
り基準電圧Vsawは、順次増加又は減少する。スイッチ素
子S1がオフした後は、スイッチ素子S2のみのオン状態が
維持される。
【００１５】ここで、インバータA１の入力電圧Ｖｉｎ
を見るとＶｉｎ＝Vsaw＋（Vb−V0）−（Va−Vth）とな
る。この式を変形するとＶｉｎ＝Vth＋（Vb−Va）＋（V
saw−V0）となる。つまりインバータA1の入力電圧Ｖｉ
ｎは、閾値電圧Vthと、入力電圧を２時点でサンプリン
グした電圧の電位差（Va−Vb）と、基準電圧の変化幅
（Vsaw−Ｖ０）との和となる。ここで基準電圧の変化幅
（Vsaw−Ｖ０）と，電位差（Va−Vb）との和がゼロとな
ったときに、Ｖｉｎ＝Ｖｔｈ（閾値電圧）となり、イン
バータA１は反転することができる。
を見るとＶｉｎ＝Vsaw＋（Vb−V0）−（Va−Vth）とな
る。この式を変形するとＶｉｎ＝Vth＋（Vb−Va）＋（V
saw−V0）となる。つまりインバータA1の入力電圧Ｖｉ
ｎは、閾値電圧Vthと、入力電圧を２時点でサンプリン
グした電圧の電位差（Va−Vb）と、基準電圧の変化幅
（Vsaw−Ｖ０）との和となる。ここで基準電圧の変化幅
（Vsaw−Ｖ０）と，電位差（Va−Vb）との和がゼロとな
ったときに、Ｖｉｎ＝Ｖｔｈ（閾値電圧）となり、イン
バータA１は反転することができる。
【００１６】基準電圧の変化幅（Vsaw−Ｖ０）と，電位
差（Va−Vb）との和がゼロとなることは、（Vsaw−Ｖ
０）＋（Va−Vb）＝０であり、（Va−Vb）＝−（Vsaw−
Ｖ０）と表わせる。図２の（ｇ）には基準電圧Vsawの変
化の様子を示し、Vsaw−Ｖ０＝Ｖ１が閾値Vthと等しく
なった場合を示している。このときは、インバータA1の
出力電圧Voutは、ハイレベルVHからローレベルVLに変化
する。
差（Va−Vb）との和がゼロとなることは、（Vsaw−Ｖ
０）＋（Va−Vb）＝０であり、（Va−Vb）＝−（Vsaw−
Ｖ０）と表わせる。図２の（ｇ）には基準電圧Vsawの変
化の様子を示し、Vsaw−Ｖ０＝Ｖ１が閾値Vthと等しく
なった場合を示している。このときは、インバータA1の
出力電圧Voutは、ハイレベルVHからローレベルVLに変化
する。
【００１７】このとき、ラッチ回路１５では、カウンタ
１６のカウント値をラッチする。このラッチ回路１５の
デジタル出力がアナログデジタル変換出力である。
１６のカウント値をラッチする。このラッチ回路１５の
デジタル出力がアナログデジタル変換出力である。
【００１８】上記のアナログデジタル変換器は電流増幅
素子Ｑ１の出力側の信号線に重畳される直流成分（雑音
成分）に対しては感度を持たず、雑音低減回路として機
能する。
素子Ｑ１の出力側の信号線に重畳される直流成分（雑音
成分）に対しては感度を持たず、雑音低減回路として機
能する。
【００１９】図３は、上記のアナログデジタル変換器の
変換特性を説明するために示した図である。理想的な変
換特性は、特性線３Aで示すように直線であるべきであ
る。しかしながら、実際には、特性線３Bで示すよう
に、入力信号のレベルが低い範囲では、変換特性の変化
傾斜が他の範囲より大きい。このような特性線３Ｂで示
す特性であると、薄暗い環境で被写体を撮像したとき
に、映像の白部分と黒い部分との輝度変化が激しく不自
然となる。またカラーカメラを構成した場合にはＲＧＢ
の感度が異なり、結果として色毎に非線形状が異なるた
め無彩色の被写体に着色現象が発生してしまう。
変換特性を説明するために示した図である。理想的な変
換特性は、特性線３Aで示すように直線であるべきであ
る。しかしながら、実際には、特性線３Bで示すよう
に、入力信号のレベルが低い範囲では、変換特性の変化
傾斜が他の範囲より大きい。このような特性線３Ｂで示
す特性であると、薄暗い環境で被写体を撮像したとき
に、映像の白部分と黒い部分との輝度変化が激しく不自
然となる。またカラーカメラを構成した場合にはＲＧＢ
の感度が異なり、結果として色毎に非線形状が異なるた
め無彩色の被写体に着色現象が発生してしまう。
【００２０】このような特性を改善するために、この変
換器では、基準電圧の波形に対して後述するような対策
を図っている。
換器では、基準電圧の波形に対して後述するような対策
を図っている。
【００２１】まず、上記のような特性線３Bが生じる原
因を検討すると、図４に示すように、インバータA１と
並列に寄生容量Cpが生じていることが起因している。
因を検討すると、図４に示すように、インバータA１と
並列に寄生容量Cpが生じていることが起因している。
【００２２】ここでインバータA１の出力電圧の変化範
囲（VHとVLとの間）は有限である。インバータA１の出
力電圧が変化している途中で、インバータＡ１の入力静
電容量がミラー効果により大きくなる。
囲（VHとVLとの間）は有限である。インバータA１の出
力電圧が変化している途中で、インバータＡ１の入力静
電容量がミラー効果により大きくなる。
【００２３】図５には、Ａ１の閾値付近（出力電圧が変
換する領域）で入力静電容量が大きくなった様子を示し
ている。また図６（ｄ）には、上記のコンデンサC1側の
入力電圧ＶＭが、無信号時と有信号時とでどのように変
化するかを示している。無信号時には、VMとVoutは、図
６（ｄ），図６（ｅ）に点線で示すような関係であり、
Vthに対するクロスタイミングは、Vsawの変化開始時点
と一致する。しかし、入力信号Vbが存在するときは、VM
とVoutは、実線で示すような関係であり、図６（ｄ）に
示すように、VMがVbまで下がる。この結果、Voutは、Vt
hに対するクロスタイミングが遅れる、そしてアナログ
デジタル変換特性はプラス方向のずれを生じる。このず
れを表わしたのが、先の図３である。
換する領域）で入力静電容量が大きくなった様子を示し
ている。また図６（ｄ）には、上記のコンデンサC1側の
入力電圧ＶＭが、無信号時と有信号時とでどのように変
化するかを示している。無信号時には、VMとVoutは、図
６（ｄ），図６（ｅ）に点線で示すような関係であり、
Vthに対するクロスタイミングは、Vsawの変化開始時点
と一致する。しかし、入力信号Vbが存在するときは、VM
とVoutは、実線で示すような関係であり、図６（ｄ）に
示すように、VMがVbまで下がる。この結果、Voutは、Vt
hに対するクロスタイミングが遅れる、そしてアナログ
デジタル変換特性はプラス方向のずれを生じる。このず
れを表わしたのが、先の図３である。
【００２４】そこでこの発明では、入力信号に対する出
力デジタル値が理想的な変換特性を持つように工夫する
ものである。この発明では、図７に示すように、基準電
圧Vsawの波形を制御することにより、アナログデジタル
変換特性をマイナス方向へ全体的にシフトさせるもので
ある。これにより、変換特性の非線型な部分が使用され
るのを無くし、直線的な変換特性が得られるようにして
いる。
力デジタル値が理想的な変換特性を持つように工夫する
ものである。この発明では、図７に示すように、基準電
圧Vsawの波形を制御することにより、アナログデジタル
変換特性をマイナス方向へ全体的にシフトさせるもので
ある。これにより、変換特性の非線型な部分が使用され
るのを無くし、直線的な変換特性が得られるようにして
いる。
【００２５】図８は、この発明の変換器のアナログデジ
タル変換特性である。
タル変換特性である。
【００２６】このような特性とするには、図７（ｇ）の
Vsawの区間Tで示す範囲をアナログデジタル変換範囲外
の振幅とすればよい。このような振幅特性とした場合、
入力信号Ｖｂが存在した場合，基準電圧の変化に伴いＶ
Ｍは図７（ｈ）の実線で示すように変化する。破線は入
力信号が無い場合のVMの変化である。無信号の場合のイ
ンバータＡ１の出力Ｖoutの変化は、図７（ｊ）の破線
のように変化し時点t１で閾値に達した後、出力が反転
する。また、有信号の場合のインバータＡ１の出力Vout
は、図７（ｊ）の実線のように変化し時点t１で閾値に
達した後、出力が反転する。
Vsawの区間Tで示す範囲をアナログデジタル変換範囲外
の振幅とすればよい。このような振幅特性とした場合、
入力信号Ｖｂが存在した場合，基準電圧の変化に伴いＶ
Ｍは図７（ｈ）の実線で示すように変化する。破線は入
力信号が無い場合のVMの変化である。無信号の場合のイ
ンバータＡ１の出力Ｖoutの変化は、図７（ｊ）の破線
のように変化し時点t１で閾値に達した後、出力が反転
する。また、有信号の場合のインバータＡ１の出力Vout
は、図７（ｊ）の実線のように変化し時点t１で閾値に
達した後、出力が反転する。
【００２７】つまり、この発明では、基準電圧に対し
て、そのアナログデジタル変換時との単調性を保持する
とともに、入力信号（２点のサンプル電圧の差成分）と
基準電圧波形とを比較する電圧比較器（インバータ）の
出力電圧が、前記差成分の大きさによらず同一の電圧か
ら開始されるに足りる信号期間を設けている。
て、そのアナログデジタル変換時との単調性を保持する
とともに、入力信号（２点のサンプル電圧の差成分）と
基準電圧波形とを比較する電圧比較器（インバータ）の
出力電圧が、前記差成分の大きさによらず同一の電圧か
ら開始されるに足りる信号期間を設けている。
【００２８】従って、上記の基準電圧Vsawの波形は、図
７（ｇ）に示す波形に限らず、図９（ａ）のようにＡＤ
変換範囲の前の期間Tに、AD変換期間とは変化傾斜が異
なる部分を設定してもよい。さらには図９（ｂ）に示す
ようにＡＤ変換範囲の前の期間Tに、パルス的な波形を
重畳してもよい。さらには、期間Tに固定振幅のランプ
波形を設けても良いし、方形波的な波形でもよい。
７（ｇ）に示す波形に限らず、図９（ａ）のようにＡＤ
変換範囲の前の期間Tに、AD変換期間とは変化傾斜が異
なる部分を設定してもよい。さらには図９（ｂ）に示す
ようにＡＤ変換範囲の前の期間Tに、パルス的な波形を
重畳してもよい。さらには、期間Tに固定振幅のランプ
波形を設けても良いし、方形波的な波形でもよい。
【００２９】このような波形を得るのは容意であり、カ
ウンタ１６の出力をアナログ変換する基準電圧発生器１
４において、初期状態のプリセット値を制御する方法、
さらにはＤ／Ａ変換のために次々と読み出される読み出
しデータ自体の値を予め所望の波形を得られるように設
定しておくことにより可能である。
ウンタ１６の出力をアナログ変換する基準電圧発生器１
４において、初期状態のプリセット値を制御する方法、
さらにはＤ／Ａ変換のために次々と読み出される読み出
しデータ自体の値を予め所望の波形を得られるように設
定しておくことにより可能である。
【００３０】上記の実施の形態は、基準電圧の波形を制
御することにより、AD変換特性を直線とした。しかしこ
れに限らず、他の実施の形態も可能である。インバータ
A1の入出力間に寄生容量Cpが生じないように回路的に対
策することも可能である。
御することにより、AD変換特性を直線とした。しかしこ
れに限らず、他の実施の形態も可能である。インバータ
A1の入出力間に寄生容量Cpが生じないように回路的に対
策することも可能である。
【００３１】図１０には、回路構成により寄生容量Cpの
影響を無くし、アナログデジタル変換特性を改善する例
を示している。即ち、インバータA１の入力側に直列に
バッファアンプＡ２を接続する。そしてバッファアンプ
Ａ２の入力側とインバータＡ１の出力側との間にスイッ
チＳ３ＡとＳ３Ｂとを直列接続する。さらにスイッチＳ
３ＡとＳ３Ｂの接続点とアースライン間にスイッチＳ３
Ｃを接続する。
影響を無くし、アナログデジタル変換特性を改善する例
を示している。即ち、インバータA１の入力側に直列に
バッファアンプＡ２を接続する。そしてバッファアンプ
Ａ２の入力側とインバータＡ１の出力側との間にスイッ
チＳ３ＡとＳ３Ｂとを直列接続する。さらにスイッチＳ
３ＡとＳ３Ｂの接続点とアースライン間にスイッチＳ３
Ｃを接続する。
【００３２】このような構成とし、リセット時には、ス
イッチＳ３Ａ，Ｓ３Ｂをオンし、基準電圧Ｖsawが変化
するときは、スイッチＳ３Ｃがオンされて、出力電圧の
変化が入力側に及ばないようにすることができる。
イッチＳ３Ａ，Ｓ３Ｂをオンし、基準電圧Ｖsawが変化
するときは、スイッチＳ３Ｃがオンされて、出力電圧の
変化が入力側に及ばないようにすることができる。
【００３３】しかしこの構成であると、回路規模の増
大、消費電力の増大があるので、これらの増大なく目的
を達成しようとするならば、先の実施の形態が好まし
い。
大、消費電力の増大があるので、これらの増大なく目的
を達成しようとするならば、先の実施の形態が好まし
い。
【００３４】図１１はこの発明のアナログデジタル変換
器を具体的に固体撮像素子の内部に組み込んだときの一
例を示す図である。この実施の形態は、固体撮像素子と
して、撮像部、ノイズキャンセル回路及び制御部を１チ
ップに構成した場合を示している。
器を具体的に固体撮像素子の内部に組み込んだときの一
例を示す図である。この実施の形態は、固体撮像素子と
して、撮像部、ノイズキャンセル回路及び制御部を１チ
ップに構成した場合を示している。
【００３５】撮像部の１つの画素ブロックＰＢ１１を代
表してその構成を説明する。この画素ブロックＰＢ１１
は、電源１００と接地電位間には、直列接続されたスイ
ッチ１０１と受光素子１０２があり、スイッチ１０１と
受光素子１０２間の接続点には、増幅器１０３の入力端
子が接続され、この増幅器１０３の出力端子はスイッチ
１０４を介して信号導出ライン（垂直ライン）ＶＬ１に
接続されている。
表してその構成を説明する。この画素ブロックＰＢ１１
は、電源１００と接地電位間には、直列接続されたスイ
ッチ１０１と受光素子１０２があり、スイッチ１０１と
受光素子１０２間の接続点には、増幅器１０３の入力端
子が接続され、この増幅器１０３の出力端子はスイッチ
１０４を介して信号導出ライン（垂直ライン）ＶＬ１に
接続されている。
【００３６】画素ブロックＰＢ１１について代表して説
明したが、他の画素ブロックも同様な構成である。画素
ブロックＰＢ１２〜ＰＢｎｍ（ｍ水平方向画素番号、ｎ
垂直方向画素番号）についても同様な構成である。画素
ブロックＰＢ１１、ＰＢ１２、…ＰＢ１ｍは、第１の水
平ライン方向の画素列を示し、画素ブロックＰＢ２１、
ＰＢ２２、…ＰＢ２ｍは、第２の水平ライン方向の画素
列を示す。各画素ブロック内は同様な構成であるから、
同一符号を付している。各画素ブロックの垂直方向の列
は、それぞれ信号導出ライン（垂直ライン）ＶＬ１〜Ｖ
Ｌｍに共通に接続されている。
明したが、他の画素ブロックも同様な構成である。画素
ブロックＰＢ１２〜ＰＢｎｍ（ｍ水平方向画素番号、ｎ
垂直方向画素番号）についても同様な構成である。画素
ブロックＰＢ１１、ＰＢ１２、…ＰＢ１ｍは、第１の水
平ライン方向の画素列を示し、画素ブロックＰＢ２１、
ＰＢ２２、…ＰＢ２ｍは、第２の水平ライン方向の画素
列を示す。各画素ブロック内は同様な構成であるから、
同一符号を付している。各画素ブロックの垂直方向の列
は、それぞれ信号導出ライン（垂直ライン）ＶＬ１〜Ｖ
Ｌｍに共通に接続されている。
【００３７】各信号導出ラインＶＬ１〜ＶＬｍには、そ
れぞれノイズキャンセル回路ＮＲ１〜ＮＲｍが接続され
ている。
れぞれノイズキャンセル回路ＮＲ１〜ＮＲｍが接続され
ている。
【００３８】各ノイズキャンセル回路は同じ構成である
から、１つを代表して説明する。信号導出ラインＶＬ１
は、スイッチ２−１を介してコンデンサ３−１と４−１
の各一方の電極の接続点に接続されている。コンデンサ
３−１の他方の電極は、スイッチ５−１を介してＤ／Ａ
変換器３１１の出力端子に接続されている。
から、１つを代表して説明する。信号導出ラインＶＬ１
は、スイッチ２−１を介してコンデンサ３−１と４−１
の各一方の電極の接続点に接続されている。コンデンサ
３−１の他方の電極は、スイッチ５−１を介してＤ／Ａ
変換器３１１の出力端子に接続されている。
【００３９】先のコンデンサ４−１の他方の電極は、比
較器として動作するインバータ７−１の入力端子に接続
されると共に、スイッチ８−１を介してこのインバータ
７−１の出力端子に接続されている。このインバータ７
−１の出力端子は、制御部を構成するラッチ回路１１−
１の駆動パルス入力端Ｇに接続されている。
較器として動作するインバータ７−１の入力端子に接続
されると共に、スイッチ８−１を介してこのインバータ
７−１の出力端子に接続されている。このインバータ７
−１の出力端子は、制御部を構成するラッチ回路１１−
１の駆動パルス入力端Ｇに接続されている。
【００４０】ノイズキャンセル回路ＮＲ２に対応して、
ラッチ回路１１−２が設けられている。このラッチ回路
１１−２の駆動パルス入力端Ｇには、ノイズキャンセル
回路ＮＲ２のインバータ７−１の出力が供給されてい
る。このようにノイズキャンセル回路ＮＲ１〜ＮＲｍに
対応してラッチ回路１１−１〜１１−ｍが設けらてお
り、これらのラッチ回路１１−１〜１１−ｍは、それぞ
れ対応するノイズキャンセル回路のインバータの出力が
反転した時点で、共通のカウンタ３１２のカウント値を
ラッチする。このカウンタ３１２の出力は、Ｄ／Ａ変換
器３１１にも入力されている。
ラッチ回路１１−２が設けられている。このラッチ回路
１１−２の駆動パルス入力端Ｇには、ノイズキャンセル
回路ＮＲ２のインバータ７−１の出力が供給されてい
る。このようにノイズキャンセル回路ＮＲ１〜ＮＲｍに
対応してラッチ回路１１−１〜１１−ｍが設けらてお
り、これらのラッチ回路１１−１〜１１−ｍは、それぞ
れ対応するノイズキャンセル回路のインバータの出力が
反転した時点で、共通のカウンタ３１２のカウント値を
ラッチする。このカウンタ３１２の出力は、Ｄ／Ａ変換
器３１１にも入力されている。
【００４１】各ノイズキャンセル回路ＮＲ１〜ＮＲｍの
基本動作は、図１で説明した通りであり、複数のノイズ
キャンセル回路ＮＲ１〜ＮＲｍに対して、Ｄ／Ａ変換器
３１１が共有されている。カウンタ３１２は、水平ドラ
イブ信号ＨＤの先頭でリセットされ、クロックＣＬＯＣ
Ｋを計数している。この水平ドライブ信号ＨＤ及びクロ
ックＣＬＯＣＫは、タイミング発生器３１３にも供給さ
れており、各種のスイッチ制御等のタイミング信号を生
成している。
基本動作は、図１で説明した通りであり、複数のノイズ
キャンセル回路ＮＲ１〜ＮＲｍに対して、Ｄ／Ａ変換器
３１１が共有されている。カウンタ３１２は、水平ドラ
イブ信号ＨＤの先頭でリセットされ、クロックＣＬＯＣ
Ｋを計数している。この水平ドライブ信号ＨＤ及びクロ
ックＣＬＯＣＫは、タイミング発生器３１３にも供給さ
れており、各種のスイッチ制御等のタイミング信号を生
成している。
【００４２】ラッチ回路１１−１〜１−ｍに対応して、
ラッチ回路１２−１〜１２−ｍが設けらている。これら
は、対応するラッチ回路１１−１〜１１−ｍにラッチさ
れているデジタル値を、水平ドライブ信号ＨＤのタイミ
ングで一斉にラッチする。ラッチ回路１２−１〜１２−
ｍの出力端子は、走査スイッチ１３−１〜１３−ｍにそ
れぞれ接続されている。これらの走査スイッチ１３−１
〜１３−ｍは、１水平期間に次々とオンして、１走査分
の撮像信号のデジタル値を出力ライン７０に導出する。
ラッチ回路１２−１〜１２−ｍが設けらている。これら
は、対応するラッチ回路１１−１〜１１−ｍにラッチさ
れているデジタル値を、水平ドライブ信号ＨＤのタイミ
ングで一斉にラッチする。ラッチ回路１２−１〜１２−
ｍの出力端子は、走査スイッチ１３−１〜１３−ｍにそ
れぞれ接続されている。これらの走査スイッチ１３−１
〜１３−ｍは、１水平期間に次々とオンして、１走査分
の撮像信号のデジタル値を出力ライン７０に導出する。
【００４３】図１２（Ａ）〜図１２（Ｍ）には上記の撮
像素子の動作例を説明するためのタイミングチャートを
示している。図１２（Ａ）は水平ドライブ信号（Ｈ
Ｄ）、図１２（Ｂ）、図１２（Ｃ）は、垂直ラインＶＬ
１、Ｖｌ２の信号電圧Ｖｉｎ１、Ｖｉｎ２である。図１
２（Ｄ）はスイッチ２−１〜２−ｍがオンオフするタイ
ミング、図１２（Ｅ）はスイッチ５−１〜５−ｍがオン
オフするタイミング、図１２（Ｆ）はスイッチ８−１〜
８−ｍがオンオフするタイミングである。図１２（Ｇ）
はＤ／Ａ変換器３１１から得られる基準電圧Ｖｒｅｆを
示している。図１２（Ｈ）と図１２（Ｉ）には、インバ
ータ７−１の入力と出力を示し、図１２（Ｊ）と図１２
（Ｋ）には、インバータ７−２の入力と出力を示してい
る。図１２（Ｌ）、図１２（Ｍ）には走査スイッチ１３
−１、１３−２のオンオフタイミングを示している。
像素子の動作例を説明するためのタイミングチャートを
示している。図１２（Ａ）は水平ドライブ信号（Ｈ
Ｄ）、図１２（Ｂ）、図１２（Ｃ）は、垂直ラインＶＬ
１、Ｖｌ２の信号電圧Ｖｉｎ１、Ｖｉｎ２である。図１
２（Ｄ）はスイッチ２−１〜２−ｍがオンオフするタイ
ミング、図１２（Ｅ）はスイッチ５−１〜５−ｍがオン
オフするタイミング、図１２（Ｆ）はスイッチ８−１〜
８−ｍがオンオフするタイミングである。図１２（Ｇ）
はＤ／Ａ変換器３１１から得られる基準電圧Ｖｒｅｆを
示している。図１２（Ｈ）と図１２（Ｉ）には、インバ
ータ７−１の入力と出力を示し、図１２（Ｊ）と図１２
（Ｋ）には、インバータ７−２の入力と出力を示してい
る。図１２（Ｌ）、図１２（Ｍ）には走査スイッチ１３
−１、１３−２のオンオフタイミングを示している。
【００４４】
【発明の効果】以上説明したようにこの発明によると安
定したアナログデジタル変換特性を得ることができ、良
好な撮像信号を得るのに寄与できる。
定したアナログデジタル変換特性を得ることができ、良
好な撮像信号を得るのに寄与できる。
【図１】この発明の一実施の形態を示す図。
【図２】図１の回路の基本動作を説明するために示した
波形図。
波形図。
【図３】アナログデジタル変換特性の問題点を説明する
図。
図。
【図４】比較器に生じる問題点を説明するための図。
【図５】図４の回路の寄生容量の影響を説明する図。
【図６】アナログデジタル変換動作における問題点を波
形で説明するための図。
形で説明するための図。
【図７】本発明の一実施の形態における波形を示す図。
【図８】本発明の一実施の形態によりアナログデジタル
変換を行った場合の変換特性を示す図。
変換を行った場合の変換特性を示す図。
【図９】本発明の一実施の形態における波形を示す図。
【図１０】この発明の他の実施の形態を示す図。
【図１１】この発明のアナログデジタル変換器が適用さ
れた固体撮像素子の説明図。
れた固体撮像素子の説明図。
【図１２】図１１の固体撮像素子の動作を説明するため
に示した波形図。
に示した波形図。
RS…リセットスイッチ素子、RD…読み出しスイッチ素
子、PD…光電変換素子、Q1…スイッチ素子、１３…アナ
ログデジタル変換部、１４…基準電圧変換部、１５…ラ
ッチ回路、１６…カウンタ、１７…タイミング回路、S
1,S2,S3…スイッチ素子、C1,C2…コンデンサ、A1…イン
バータ。
子、PD…光電変換素子、Q1…スイッチ素子、１３…アナ
ログデジタル変換部、１４…基準電圧変換部、１５…ラ
ッチ回路、１６…カウンタ、１７…タイミング回路、S
1,S2,S3…スイッチ素子、C1,C2…コンデンサ、A1…イン
バータ。
Claims (5)
- 【請求項１】 直流成分に多重されて出力される信号成
分を隣接する２時点でサンプリングし、そのサンプル成
分の差成分と、デジタル値に応じて変化する基準電圧波
形とを比較し、一致したときに対応する前記デジタル値
を出力する単一スロープ型アナログデジタル変換器にお
いて、 前記基準電圧波形のアナログデジタル変換前の期間に、
アナログデジタル変換時との単調性を保持するととも
に、前記差成分と前記基準電圧波形とを比較する電圧比
較器の出力電圧が前記差成分によらず同一の電圧から開
始されるに足りる、信号期間を設けたことを特徴とする
アナログデジタル変換器。 - 【請求項２】 前記基準電圧波形のアナログデジタル変
換前の期間に設けられる波形は、前記アナログデジタル
変換を実行する部分の波形を延長したものであることを
特徴とする請求項１記載のアナログデジタル変換器。 - 【請求項３】 前記基準電圧波形のアナログデジタル変
換前の期間に設けられる波形は、固定振幅のランプ波形
であることを特徴とする請求項１記載のアナログデジタ
ル変換器。 - 【請求項４】 前記基準電圧波形のアナログデジタル変
換前の期間に設けられる波形は、方形波的な波形である
ことを特徴とする請求項１記載のアナログデジタル変換
器。 - 【請求項５】 前記直流成分に多重されて出力される信
号成分は、固体撮像素子の画素から読み出された信号成
分であることを特徴とする請求項１記載のアナログデジ
タル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08933599A JP3357858B2 (ja) | 1999-03-30 | 1999-03-30 | アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08933599A JP3357858B2 (ja) | 1999-03-30 | 1999-03-30 | アナログデジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000286706A true JP2000286706A (ja) | 2000-10-13 |
| JP3357858B2 JP3357858B2 (ja) | 2002-12-16 |
Family
ID=13967828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08933599A Expired - Fee Related JP3357858B2 (ja) | 1999-03-30 | 1999-03-30 | アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3357858B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006020171A (ja) * | 2004-07-02 | 2006-01-19 | Fujitsu Ltd | 差動型コンパレータ、アナログ・デジタル変換装置、撮像装置 |
| JP2007019682A (ja) * | 2005-07-06 | 2007-01-25 | Sony Corp | Ａｄ変換装置並びに半導体装置 |
| CN100380934C (zh) * | 2003-01-30 | 2008-04-09 | 松下电器产业株式会社 | 固体摄像装置 |
| JP2008187432A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 定電流源、ランプ電圧発生回路、ａ／ｄ変換器 |
| US7586432B2 (en) | 2007-01-25 | 2009-09-08 | Sharp Kabushiki Kaisha | A/D converter |
| US7626532B2 (en) | 2007-01-30 | 2009-12-01 | Sharp Kabushiki Kaisha | A/D converter |
| JP2010288218A (ja) * | 2009-06-15 | 2010-12-24 | Sharp Corp | Ａ／ｄ変換器、固体撮像装置、及び電子情報機器 |
| US8354630B2 (en) | 2008-02-07 | 2013-01-15 | Sharp Kabushiki Kaisha | A/D converter circuit and solid-state imaging device having series-connected capacitative elements with plural input circuits |
| US9966398B2 (en) | 2015-08-13 | 2018-05-08 | Canon Kabushiki Kaisha | Solid-state imaging device |
-
1999
- 1999-03-30 JP JP08933599A patent/JP3357858B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100380934C (zh) * | 2003-01-30 | 2008-04-09 | 松下电器产业株式会社 | 固体摄像装置 |
| US7145494B2 (en) | 2004-07-02 | 2006-12-05 | Fujitsu Limited | Differential comparator, analog/digital conversion apparatus and imaging apparatus |
| JP2006020171A (ja) * | 2004-07-02 | 2006-01-19 | Fujitsu Ltd | 差動型コンパレータ、アナログ・デジタル変換装置、撮像装置 |
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| JP4524652B2 (ja) * | 2005-07-06 | 2010-08-18 | ソニー株式会社 | Ａｄ変換装置並びに半導体装置 |
| KR100940475B1 (ko) * | 2007-01-25 | 2010-02-04 | 샤프 가부시키가이샤 | Ａ/ｄ 변환기 |
| US7586432B2 (en) | 2007-01-25 | 2009-09-08 | Sharp Kabushiki Kaisha | A/D converter |
| KR100944132B1 (ko) * | 2007-01-30 | 2010-02-24 | 샤프 가부시키가이샤 | Ａ/ｄ 변환기 |
| US7626532B2 (en) | 2007-01-30 | 2009-12-01 | Sharp Kabushiki Kaisha | A/D converter |
| US7683814B2 (en) | 2007-01-30 | 2010-03-23 | Sharp Kabushiki Kaisha | Constant current source, ramp voltage generation circuit, and A/D converter |
| JP2008187432A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 定電流源、ランプ電圧発生回路、ａ／ｄ変換器 |
| US8354630B2 (en) | 2008-02-07 | 2013-01-15 | Sharp Kabushiki Kaisha | A/D converter circuit and solid-state imaging device having series-connected capacitative elements with plural input circuits |
| JP2010288218A (ja) * | 2009-06-15 | 2010-12-24 | Sharp Corp | Ａ／ｄ変換器、固体撮像装置、及び電子情報機器 |
| US8130125B2 (en) | 2009-06-15 | 2012-03-06 | Sharp Kabushiki Kaisha | A/D converter, solid-state image capturing apparatus and electronic information device |
| US9966398B2 (en) | 2015-08-13 | 2018-05-08 | Canon Kabushiki Kaisha | Solid-state imaging device |
| US10811448B2 (en) | 2015-08-13 | 2020-10-20 | Canon Kabushiki Kaisha | Solid-state imaging device |
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| Publication number | Publication date |
|---|---|
| JP3357858B2 (ja) | 2002-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |