JP2007019682A - Ａｄ変換装置並びに半導体装置 - Google Patents

Abstract

【課題】参照信号とアナログ信号とを比較する比較時間をカウントすることでＡＤ変換を行なうＡＤ変換装置において、参照信号線に載る雑音の問題を軽減する。
【解決手段】参照信号生成部２７で生成された参照信号RAMPを受け、所定数の電圧比較部２５２の参照信号入力段に供給するバッファ回路２８０を複数設けることで、１つの参照信号線２５１を介して供給される参照信号RAMPを、各ブロックBK_k用の参照信号出力線_kを介して参照信号RAMP_kに分離して供給する。あるブロックに属する電圧比較部２５２の参照信号入力段に雑音成分が発生しても、分離された方のブロックに属する電圧比較部２５２の参照信号入力段には、その雑音成分が伝達されない。
【選択図】図６

Description

本発明は、アナログ信号をデジタル信号に変換するＡＤ（Digital to Digital）変換装置と、このＡＤ変換装置を備えた、撮像装置などの半導体装置に関する。より詳細には、所定の傾きで変化する参照信号と処理対象のアナログ信号とを比較し、その比較時間をカウントする、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換の仕組みに関する。

電子機器においては、アナログ信号をデジタル信号に変換するＡＤ変換装置が種々使用されている。

たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。ここで“固体”とは半導体製であることを意味している。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。

ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出して外部に出力する方式が多く用いられている。また、画素部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタル信号に変換してから外部に出力する方式が採られることもある（たとえば特許文献１〜５を参照）。

特開２０００−１５２０８２号公報 特開２００２−２３２２９１号公報 米国特許第５，８７７，７１５号公報 米国特許第５，９２０，２７４号公報 米国特許第６，３４４，８７７号公報

上記特許文献１〜５に記載のように、ＡＤ変換の方式には回路規模や処理速度や分解能などの観点から様々なものがあり、その中には、アナログの単位信号とデジタル信号に変換するための単調に変化する参照信号とを比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタル信号を取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式がある。

しかしながら、従来のシングルスロープ積分型のＡＤ変換方式では、複数ある電圧比較部を駆動するための各種信号線が共通配線となっており、ある電圧比較部で発生した雑音が、これらの共通配線を通じて他の電圧比較部に伝達され、その他の電圧比較部における動作に影響を及ぼしてしまい、その結果として、ＡＤ変換処理に悪影響を与えてしまう。

本発明は、上記事情に鑑みてなされたものであり、ある電圧比較部で発生した雑音が他の電圧比較部における処理に悪影響を及ぼさないようにする仕組みを提案することを目的とする。

本発明に係る仕組みにおいては、参照信号生成部で生成された参照信号を複数の比較部に供給するに当たって、各比較部に単一の信号配線で供給するのではなく、それぞれ異なる信号配線すなわち複数の信号配線を介して供給する参照信号供給インタフェース部を備えるものとした。

この際の考え方としては、１つの参照信号生成部で生成され１つの信号経路で伝達された参照信号を複数の信号経路に分けることで複数の比較部に伝達する第１の手法を採ることが考えられる。あるいは、参照信号生成部そのものを複数用意し、それらの出力をそのまま伝達する第２の手法を採ることも考えられる。

第１の手法を採る際には、複数の比較部の全体を、さらに複数の比較部を有するサブブロックに分け、このサブブロックごとに１つの信号経路で参照信号を伝達してもよいし、１つの比較部に対して１つの信号経路で参照信号を伝達する完全な個別対応を採ってもよい。

ここで、１つの信号経路を複数の信号経路に分けて伝達する手法を採るに当たっては、参照信号生成部側の信号配線を入力側とし、比較部側の信号配線を出力側とする緩衝増幅器を利用するのが都合がよい。それぞれ異なる信号配線を介して参照信号を各比較部に伝達するので、結果的に、緩衝増幅器を複数使用し、１つの参照信号生成部で生成された参照信号を、これらの緩衝増幅器で分配することになる。緩衝増幅器を介することで、参照信号線をツリー構造にするのである。こういった点では、緩衝増幅器を多段構成にして分配することもできる。

本発明によれば、参照信号を複数の比較部に供給するに当たって、それぞれ異なる信号配線を介して供給するようにした。これにより、比較部の参照信号の入力段を複数ブロックに分離する構造を採ることができ、あるブロックに属する比較部の参照信号入力段に雑音成分が発生しても、分離された方のブロックに属する比較部の参照信号入力段には、その雑音成分が伝達されないようにすることができる。これにより、ある電圧比較部で発生した雑音が他の電圧比較部における処理に悪影響を及ぼさないようにすることができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳあるいはＰＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

なお、本願発明において、撮像装置とは、物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、この単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得装置の総称である。

＜固体撮像装置の構成＞
図１は、本発明に係る半導体装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。なお、このＣＭＯＳ固体撮像装置は、電子機器の一態様でもある。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部（撮像部）１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、固体撮像装置１は、画素形状が概ね正方状の複数の単位画素（単位構成要素の一例）３が行および列（つまり正方格子状）に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、画素部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６にＡＤ変換用の参照電圧を供給する参照信号生成部２７と、参照信号生成部２７で生成された参照信号をカラム処理部２６の各カラムＡＤ回路２５に供給する参照信号供給インタフェース（ＩＦ）部２８と、出力部２９とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタル信号を単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

駆動制御部７は、画素部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置されて画素部１０が構成される。このうち、上下左右に設けられる黒画素などの基準画素領域を除く部分が実際の画像形成に関わる有効部１０ａとなる。単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素部１０をカラー撮像対応にすることができる。すなわち、画素部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタを、たとえばいわゆるベイヤ（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。水平走査部１２や垂直走査回路１４などの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

水平走査部１２や垂直走査部１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス信号を水平デコード１２ａへ、また垂直アドレス信号を垂直デコード１４ａへ出力し、各デコード１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。

垂直走査部１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコード１４ａと、垂直デコード１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコード１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。

水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコード１２ａと、水平デコード１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ(Analog Digital Converter)回路を持つ。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、たとえば、特許公報第２５３２３７４号や学術文献“コラム間ＦＰＮのないコラム型ＡＤ変換器を搭載したＣＭＯＳイメージセンサ”（映情学技法,ＩＰＵ２０００−５７，ｐｐ．７９−８４）などに示されているシングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

ＡＤＣ回路の構成については、詳細は後述するが、変換開始から参照電圧RAMPと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照電圧RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照電圧RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。

このカラムＡＤ回路２５でデジタル化された画素データは、水平走査部１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力部２９に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。

このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。

＜参照信号生成部とカラムＡＤ回路との詳細＞
参照信号生成部２７は、ＡＤ変換用の参照信号を発生する機能要素であるＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを備える。なお、カラー画像撮像対応とする場合には、参照信号生成部２７としては、色対応の変化特性（傾き）や初期値を持つ個別の参照信号を比較回路に供給することができるように、画素部１０における色分解フィルタを構成する色フィルタの色の種類や配列に応じて、ＡＤ変換用の参照信号を発生する機能要素であるＤＡ変換回路を個別に備えるとともに処理対象行の切替えにより処理対象色が切り替ることに対処する切替機構を設けるのがよい。

こうすることで、参照電圧発生器（本例ではＤＡ変換回路に相当）やこの参照電圧発生器からの配線を色分解フィルタを構成する色フィルタの数よりも少なくすることができる。また、色フィルタごとに参照電圧発生器を用意した場合に必要とされる各参照電圧発生器からのアナログ基準電圧（本例の参照信号に相当）を選択的に出力する垂直列ごとの選択手段（マルチプレクサ）も不要となるので、回路規模を縮小できる。カラー画素に応じた参照信号を比較器の入力側に伝達する信号線の数を、カラー画像を撮像するための色フィルタの色成分の数よりも少なくすることができる。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとのランプ電圧の傾き（変化の度合い；時間変化量）や初期値を指示する情報も含んでいる。

ＤＡ変換回路２７ａは、通信・タイミング制御部２０からＤＡＣ用のカウントクロックＣＫdac の供給を受け、カウントクロックＣＫdac に同期して、たとえば線形的に減少する階段状の鋸歯状波（ランプ波形）を生成し、参照信号RAMPを介してカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給する。また、たとえばカウントクロックＣＫdac の周期を調整することで参照信号RAMPの傾きを変え、これにより後述する差分処理時の係数を調整し、ＡＤ変換時にアナログゲインを制御する。

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号RAMPと、行制御線１５（Ｖ１，Ｖ２，…）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が入力されている。

参照信号供給ＩＦ部２８は、参照信号生成部２７で生成された参照信号を参照信号線２５１を介して受け取り、参照信号出力線２８１に出力する。電圧比較部２５２の一方の入力端子RAMPは、本実施形態の特徴部分である参照信号供給ＩＦ部２８を介して、参照信号生成部２７で生成される階段状の参照信号RAMPが参照信号出力線２８１から入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。

また、電圧比較部２５２には、通信・タイミング制御部２０から、２種類のリセット信号PSET，NSETやその他の制御信号（纏めて比較制御信号ＣＮ７ともいう）が供給され、また電圧比較部２５２の出力信号はカウンタ部２５４に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。

このカウンタ部２５４は、その構成については図示を割愛するが、一般的にラッチで構成されるデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。ｎ個のラッチの組合せでｎビットのカウンタ部２５４を実現でき、２系統のｎ個のラッチで構成されたデータ記憶部の回路規模に対して半分になる。加えて、列ごとのカウンタ部が不要になるから、全体としては、大幅にコンパクトになる。

ここで、カウンタ部２５４は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている。また、カウンタ部２５４は、カウント出力値がカウントクロックＣＫ０に同期して出力される同期カウンタを使用する。

なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。

カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

このような構成のカラムＡＤ回路２５は、先にも述べたように、垂直信号線１９（Ｈ１，Ｈ２，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２６が構成される。

個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。先にも述べたように、水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力部２９に接続される。

このような構成において、カラムＡＤ回路２５は、画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜画素部＞
図２は、図１に示した固体撮像装置１に使用される単位画素３の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。画素部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものや、たとえば、特許第２７０８４５５号公報に記載のように、３つのトランジスタからなる３ＴＲ構成のものを使用することができる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（以下４ＴＲ構成ともいう）のものを使用することができる。

たとえば、図２（Ａ）に示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。

この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。

読出選択用トランジスタ（第２の転送部）３４は、転送信号φＴＲＧが供給される転送駆動バッファ２５０により転送配線（読出選択線ＴＸ）５５を介して駆動されるようになっている。リセットトランジスタ３６は、リセット信号φＲＳＴが供給されるリセット駆動バッファ２５２によりリセット配線（ＲＳＴ）５６を介して駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択信号φＶＳＥＬが供給される選択駆動バッファ２５４により垂直選択線（ＳＥＬ）５２を介して駆動されるようになっている。各駆動バッファは、垂直走査部１４の垂直駆動部１４ｂによって駆動可能になっている。

画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源Ｖddにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファから入力される。

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、垂直選択ゲートＳＥＬＶが垂直選択線５２に接続されるようにしてもよい。

垂直選択線５２には、垂直選択信号ＳＥＬが印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０を介して電源Ｖddに、ソースは画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。

さらに垂直信号線５３は、その一端がカラム処理部２６側に延在するとともに、その経路において、読出電流源部２４が接続され、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。

具体的には、読出電流源部２４は、各垂直列に設けられたＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）２４２と、全垂直列に対して共用される電流生成部２４５およびゲートおよびドレインが共通に接続されソースがソース線２４８に接続されたＮＭＯＳ型のトランジスタ２４６を有する基準電流源部２４４とを備えている。

各負荷ＭＯＳトランジスタ２４２は、ドレインが対応する列の垂直信号線５３に接続され、ソースが接地線であるソース線２４８に共通に接続されている。これにより、各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６との間でゲート同士が接続されカレントミラー回路を構成するように接続されている。

ソース線２４８は、水平方向の端部（図１の左右の垂直列）で基板バイアスである接地（ＧＮＤ）に接続され、負荷ＭＯＳトランジスタ２４２の接地に対する動作電流（読出電流）が、チップの左右両端から供給されるような構成となっている。

電流生成部２４５には、必要時にのみ所定電流を出力するようにするための負荷制御信号SFLACTが、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号SFLACTのアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線５３への信号出力をさせる。

このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９（５３）に出力する。

リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。

これに対して、電荷生成部と３つのトランジスタからなる構成（以下３ＴＲ構成ともいう）とすることで、単位画素３におけるトランジスタが占める面積を少なくし、画素サイズを小さくすることができる（たとえば特許第２７０８４５５号公報参照）。

たとえば、図２（Ｂ）に示す３ＴＲ構成の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部３２（たとえばフォトダイオード）と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。また、図示しない垂直走査回路１４より転送配線（ＴＲＦ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。

増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。

読出選択用トランジスタ３４は、転送配線５５を介して転送駆動バッファ２５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ２５２により駆動されるようになっている。

転送駆動バッファ２５０、リセット駆動バッファ２５２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。

この３ＴＲ構成の単位画素３においては、４ＴＲ構成と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線５３に出力する。

リセットトランジスタ３６は、リセット配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線５７は、ドレイン駆動信号φＤＲＮが供給されるドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）２４０により駆動される。リセットトランジスタ３６はリセット駆動バッファ２５２により駆動され、フローティングディフュージョン３８の電位を制御する。

ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。電荷生成部３２（光電変換素子）にて生成された信号電荷は読出選択用トランジスタ３４によりフローティングディフュージョン３８に転送される。

ここで、３ＴＲ構成の単位画素３には、４ＴＲ構成とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、ＦＤ電位の制御により行なう。通常は、ＦＤ電位をロー（Ｌｏｗ）にしている。画素を選択するときは、選択画素のＦＤ電位をハイ（Ｈｉｇｈ）にすることで、選択画素の信号を垂直信号線５３に出す。その後、選択画素のＦＤ電位をローに戻す。この操作は１行分の画素に対して同時に行なわれる。

このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイにするときに、ドレイン線５７をハイにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をハイにする、２）選択行ＦＤ電位をローに戻すときに、ドレイン線５７をローにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をローにする、という動作を行なう。

このような４ＴＲもしくは３ＴＲの構成を持つ単位画素３を具備した画素部１０を駆動するには、各駆動バッファ２４０，２５０，２５２，２５４（纏めて駆動部ともいう）から駆動用の各配線５２，５５，５６，５７（纏めて駆動制御線ともいう）を介して、単位画素３を構成する各トランジスタ３４，３６，４０（纏めて画素トランジスタともいう）を駆動する。

＜固体撮像装置の動作＞
図３および図４は、図１に示した固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。

画素部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応したカウント値を得る手法を採る。

ここで、垂直信号線１９から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔＶの後に信号成分Ｖsig が現れるものである。１回目の処理を基準成分（リセット成分ΔＶ）について行なう場合、２回目の処理は基準成分（リセット成分ΔＶ）に信号成分Ｖsig を加えた信号についての処理となる。以下具体的に説明する。

１回目の読出しのため、先ず通信・タイミング制御部２０は、モード制御信号ＣＮ５をローレベルにしてカウンタ部２５４をダウンカウントモードに設定するとともに、リセット制御信号ＣＮ６を所定期間アクティブ（本例ではハイレベル）にしてカウンタ部２５４のカウント値を初期値“０”にリセットさせる（ｔ８）。

そして、垂直走査部１４による行走査によってある行が選択され、その選択行Ｖαの単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４（ここではオフセットOFF と傾きβを含む）を供給する。

このとき同時に、通信・タイミング制御部２０は、アクティブＬのリセット信号PSETをある短い期間だけ電圧比較部２５２に与える（ｔ９）。これにより、電圧比較部２５２の各入力端の電位が所定電位にセットされ、電圧比較部２５２の動作点が行の選択動作ごとに適正レベルに決定される。

制御データＣＮ４が供給された参照信号生成部２７においては、先ず、Ｖα行上に存在する色のカラー画素特性に合わせた傾きβを持ち全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を持った参照信号RAMPをＤＡ変換回路２７ａにて生成し、対応するカラムＡＤ回路２５の電圧比較部２５２の一方の入力端子RAMPに、比較電圧として供給する。

各列の電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される対応列の垂直信号線１９（Ｈα）の画素信号電圧とを比較する。

また、電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ１０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ１２）。つまり、リセット成分Ｖrst に応じた電圧信号と参照信号RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ１２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、リセット成分Ｖrst の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出していることになる。

このリセット成分ΔＶ内には、単位画素３ごとにバラ付く雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのバラ付きは一般に小さく、またリセットレベルＶrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。

したがって、１回目のリセット成分ΔＶの読出し時には、RAMP電圧の変化特性を調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることで、１回目の比較期間を短くすることが可能である。本実施形態では、リセット成分ΔＶについての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセット成分ΔＶの比較を行なっている。

続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた電気信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、モード制御信号ＣＮ５をハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１８）。そして、選択行Ｖαの単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、信号成分Ｖsig についてのＡＤ変換処理のため、参照信号RAMP生成用の制御データＣＮ４をＤＡ変換回路２７ａに供給する。このときには、通信・タイミング制御部２０は、１回目の処理とは異なり、リセット信号PSETをアクティブＬにすることはしない。

これを受けて、参照信号生成部２７においては、先ず、Ｖα行上に存在するある色のカラー画素特性に合わせた傾きβを持ち全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を持つとともに、リセット成分ΔＶ用の初期値Ｖarに対してオフセットOFF だけ下がった参照信号RAMPをＤＡ変換回路２７ａにて生成し、対応するカラムＡＤ回路２５の電圧比較部２５２の一方の入力端子RAMPに、比較電圧として供給する。

各列の電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される対応列の垂直信号線１９（Ｈα）の画素信号電圧とを比較する。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号と参照信号RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、信号成分Ｖsig の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この２回目の読出し時は、画素信号電圧Ｖｘにおける信号成分Ｖsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出していることになる。

ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとし、カウント結果を同じ格納場所に保持するので、カウンタ部２５４内で自動的に、式（１）で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。

ここで、式（１）は、式（２）のように変形でき、結果としては、カウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたものとなる。なお、ここでは、高精度なカラー画像撮像を行なうべく、初期値とゲインを色対応別に制御する観点から黒基準についても考慮しているが、一般的には（モノクロ撮像を含む）、最後の項の黒基準の項を無視することもできる。

つまり、上述のような一連の動作において、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での減算処理によって、単位画素３ごとのバラ付きを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができる。また、単位画素３ごとの入射光量に応じた信号成分Ｖsig に黒基準成分の補正を加えた信号についてのデジタル信号のみを簡易な構成で取り出すことができる。

この際、回路バラ付きやリセット雑音も除去できる利点がある。つまり、２回目のカウント後の出力値が、雑音成分を除去した純粋なデジタル信号量を表すこととなる。よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、式（２）で得られるカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。

ここで、２回目の読出し時は、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。

そこで本実施形態では、信号成分Ｖsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号成分Ｖsig の比較を行なっている。つまり、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を、信号成分Ｖsig についての比較処理の最長期間よりも短くする。リセット成分ΔＶ（基準成分）と信号成分Ｖsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を信号成分Ｖsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。

この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる式（１）で示した減算結果が正しく得られる。

２回目のカウント処理が完了した後の所定のタイミングで（ｔ２８）、通信・タイミング制御部２０は水平走査部１２に対して画素データの読出しを指示する。これを受けて、水平走査部１２は、制御線１２ｃを介してカウンタ部２５４に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。

こうすることで、カウンタ部２５４に記憶・保持した式（２）で示されるカウント値、すなわちｎビットのデジタル信号で表された画素データが、ｎ本の水平信号線１８を介して、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力され、その後、順次行ごとに同様の動作が繰り返されることで、２次元画像を表す映像データＤ１が得られる。

以上説明したように、固体撮像装置によれば、アップダウンカウンタを用いつつ、その処理モードを切り替えて２回に亘ってカウント処理を行なうようにした。また、行列状に単位画素３が配列された構成において、カラムＡＤ回路２５を垂直列ごとに設けた列並列カラムＡＤ回路で構成した。

ここで、比較回路とカウンタとでＡＤ変換回路を構成するに当たり、比較回路に供給するＡＤ変換用の参照信号を発生する機能要素であるＤＡ変換回路を、カラー画像撮像に使用する色分解フィルタにおける色フィルタの全色分を用意するのではなく、色の種類や配列で決まる色の繰返しサイクルに応じた所定色の組合せに応じた分だけ設けるようにした。また、処理対象行が切り替わることで、その処理対象行に存在する所定色の組合せが切り替わることに応じて、ＤＡ変換回路が発する参照信号（アナログ基準電圧）の変化特性（具体的には傾き）や初期値を、色フィルタすなわちアナログの画素信号の特性に応じて切り替えるようにした。

これにより、参照電圧発生器として機能するＤＡ変換回路や参照電圧発生器からの配線を色分解フィルタを構成する色フィルタの数よりも少なくすることができ、また、色フィルタごとに参照電圧発生器を用意した場合に必要となるアナログ基準電圧（参照信号）を選択的に出力するマルチプレクサも不要となるので、大幅に回路規模が縮小できる。

また、処理対象行に存在する所定色の組合せが切り替わることに応じて、ＤＡ変換回路が発する参照信号の変化特性（具体的には傾き）を切替設定するようにしたので、画素部１０を構成する各カラー画素の特性に応じて互いに異なる基準電圧を各々生成して比較処理を行なうことによって、単位画素から出力されるアナログの画素信号をデジタル信号に変換する際、各々のカラーに応じて参照信号の傾きを調節することで、各カラーの特性を緻密に制御することができる。

加えて、ＤＡ変換回路が発する参照信号の初期値をＤＡ変換回路で生ずる固有のバラ付き成分や黒基準成分に応じて切替設定するようにしたので、回路バラ付きを補正できるとともに、黒基準成分の補正を加えた信号のみについて簡易な構成でＡＤ変換することができる。

さらに、基準成分（リセット成分）と信号成分との減算処理が２回目のカウント結果として垂直列ごとに直接に取得することができ、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。

加えて、基準成分と信号成分との差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。

また、比較部とカウンタ部でカラムＡＤ回路（ＡＤ変換部）を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。

つまり、ＡＤ変換装置を同一チップ上に搭載した固体撮像装置１において、電圧比較部２５２とカウンタ部２５４とを対にしてＡＤ変換部としてのカラムＡＤ回路２５を構成するとともに、カウンタ部２５４の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分（本実施形態ではリセット成分）と信号成分との差をデジタル信号にすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。

なお、図示を割愛するが、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部を設けてもよい。データ記憶部には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。水平走査部１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部が保持していたカウント値を読み出す読出走査部の機能を持つ。このような構成にすると、パイプライン処理が実現できる。

すなわち、カウンタ部２５４の動作前（ｔ６）に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１の処理時におけるカウント結果をデータ記憶部に転送する。

図３に示した動作では、処理対象の画素信号における２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限がある。これに対して、カウンタ部２５４の後段にデータ記憶部を設けると、図４に示す動作のように、処理対象の画素信号における１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部に転送することができ、読出処理には制限がない。

よって、このような構成を採ることで、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部（先ずは水平信号線１８）への信号の読出動作とを独立・並行して行なうパイプライン動作が実現できる。

＜電圧比較部の詳細構成例＞
図５は、電圧比較部２５２の詳細な構成例を示す図である。電圧比較部２５２は先ず、入力段に、差動接続されたＮＭＯＳ型のトランジスタ３０２，３０３と結合コンデンサ３０４，３０５と、リセットスイッチ用のＰＭＯＳ型のトランジスタ３０６，３０７とを備えている。トランジスタ３０２のゲートは結合コンデンサ３０４を介して垂直信号線１９に接続され、トランジスタ３０３のゲートは結合コンデンサ３０５を介して参照信号供給ＩＦ部２８の出力に接続される。差動対を構成するトランジスタ３０２，３０３のゲートを特に差動入力ゲートと称する。

トランジスタ３０２のゲートとドレインの間には、トランジスタ３０６のソース−ドレインが接続されている。トランジスタ３０３のゲートとドレインの間には、トランジスタ３０７のソース−ドレインが接続されている。各トランジスタ３０６，３０７のゲートには、アクティブＬのリセット信号PSETが通信・タイミング制御部２０から印加される。

また、電圧比較部２５２は、トランジスタ３０２，３０３の各ドレイン側に、負荷回路として、各ソースが電源Ｖddに接続されるとともにゲート同士が接続されてカレントミラー回路を構成するＰＭＯＳ型のトランジスタ３０８，３０９を備えている。トランジスタ３０９のドレインは自身のゲートと接続されるとともにトランジスタ３０３のドレインと接続され、またトランジスタ３０８のドレインはトランジスタ３０２のドレインと接続されている。

また、電圧比較部２５２は、トランジスタ３０２，３０３の各ソース側に、トランジスタ３０２，３０３の動作電流を規定するＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）３１２を備えている。負荷ＭＯＳトランジスタ３１２のドレインは、トランジスタ３０２，３０３の各ソースに共通接続されるとともに、ソースが接地され、ゲート−接地間にはコンデンサ３１４が接続され、かつそのゲートには動作電流を規定するためのＤＣゲート電圧ＶＧ１が通信・タイミング制御部２０から供給される。負荷ＭＯＳトランジスタ３１２は、ゲートにＤＣゲート電圧ＶＧ１が与えられることで定電流源として動作する。

トランジスタ３０２，３０３，３０８，３０９，３１２で、全体として、差動アンプが構成されるようになっている。

また、電圧比較部２５２は、差動アンプの出力端、すなわちトランジスタ３０８のドレイン側に、ＰＭＯＳ型のトランジスタ３２１のゲートが接続されている。このトランジスタ３２１は、ソースが電源Ｖddに接続され、ドレインがＮＭＯＳ型のトランジスタ（特に負荷ＭＯＳトランジスタという）３２２を介して接地されている。この負荷ＭＯＳトランジスタ３２２は、ドレインがトランジスタ３２１のドレインに接続されるとともに、ソースが接地され、ゲート−接地間にはコンデンサ３２４が接続され、かつそのゲートには動作電流を規定するためのＤＣゲート電圧ＶＧ２が通信・タイミング制御部２０から供給される。負荷ＭＯＳトランジスタ３２２は、ゲートにＤＣゲート電圧ＶＧ２が与えられることで定電流源として動作する。

また、電圧比較部２５２は、トランジスタ３２２のゲートとドレインとの間に、リセットスイッチ用のＮＭＯＳ型のトランジスタ３２６のソース−ドレインが接続されている。トランジスタ３２６のゲートには、アクティブＨのリセット信号NSETが通信・タイミング制御部２０から印加される。

トランジスタ３２１，３２２のドレインから導出される差動アンプ出力は、反転出力型のバッファアンプ３３０を介して比較器出力Ｖcoとなり、次段のカウンタ部２５４に与えられる。ここで、バッファアンプ３３０は、電源Ｖddと接地との間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰＭＯＳ型のトランジスタ３３２ｐおよびＮＭＯＳ型のトランジスタ３３２ｎからなる前段のＣＭＯＳインバータ３３２と、同様に電源Ｖddと接地との間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰＭＯＳ型のトランジスタ３３４ｐおよびＮＭＯＳ型のトランジスタ３３４ｎからなる後段のＣＭＯＳインバータ３３４と、一般的なＣＭＯＳ構成のインバータ３３６とを備えている。なお、ここで示したバッファアンプ３３０の構成は一例に過ぎず、たとえば、前段のＣＭＯＳインバータ３３２のみで構成することもできる。

＜参照信号供給ＩＦ部；第１実施形態＞
図６〜図８は、参照信号供給ＩＦ部２８の第１実施形態を示す図である。ここでは特に単位画素３および参照信号生成部２７とカラムＡＤ回路２５の電圧比較部２５２との間の信号の伝達（インタフェース）手法に着目して示している。

ここで、図６は第１実施形態で採用するインタフェース手法の基本構成を示し、図７はその全体概要を示し、図８は比較例としての、従来のインタフェース手法の基本構成を示す。なお、何れも、ある列Haの２行分の単位画素３Va，３Vbと、２列分の電圧比較部２５２ａ，２５２ｂについては、上述した詳細な回路構成を示しており、単位画素３として図２（Ｂ）に示す３ＴＲ構成のものを使用している。

先ず、単位画素３Va，３Vbの各画素信号がHa列の垂直信号線１９に伝達され、この画素信号Ｓa が電圧比較部２５２ａの画素信号入力段（コンデンサ３０４側のゲート）に入力される。また、Hb列の垂直信号線１９に伝達された画素信号Ｓb が電圧比較部２５２ｂの画素信号入力段（コンデンサ３０４側のゲート）に入力される。

本実施形態の参照信号供給ＩＦ部２８は、図６および図７に示すように、参照信号生成部２７から出力された参照信号を各電圧比較部２５２に供給するバッファ回路（緩衝増幅器）２８０を参照信号線２５１上に備えている。

特に、本実施形態では、参照信号供給ＩＦ部２８は、複数のバッファ回路２８０を備えるとともに、１つのブロックBK内に属する複数の電圧比較部２５２に対して１つのバッファ回路２８０が配されるようになっている。全列の（複数の）電圧比較部２５２を、それぞれ複数（当然に全列数よりも少ない）の電圧比較部２５２を有する複数のブロックBK_k（ｋは任意の整数）に分け、各ブロックに対して１つのバッファ回路２８０を設けるということである。

図６に示した例では、２つの電圧比較部２５２ａ，２５２ｂに対して１つのバッファ回路２８０_kが用意されている。バッファ回路２８０_1から出力された参照信号RAMP_1は、参照信号出力線２８１_1を介して、電圧比較部２５２ａ，２５２ｂの各参照信号入力段（コンデンサ３０５側のゲート）に共通に伝達され、電圧比較部２５２ａでは参照信号Ｖref_a として、また電圧比較部２５２ｂでは参照信号Ｖref_b として入力される。なお、各参照信号出力線２８１_kは、必要箇所までの配線で留めることもできるが、各列で信号遅延量を等しくするため、図に点線で示すように、同長にしてもよい。

なお、図６では図示を割愛しているが、図７に全体概要を示すように、他のバッファ回路２８０_kから出力された参照信号RAMP_kは、参照信号出力線２８１_kを介して、他の複数列の電圧比較部２５２（本例ではそれぞれａ，ｂの２列分）の各参照信号入力段（コンデンサ３０５側のゲート）に共通に入力される。

もちろんこれは一例であって、参照信号供給ＩＦ部２８は、全列の電圧比較部２５２の参照信号入力段を複数ブロックに分離する構成を備えていればよく、少なくとも２つのバッファ回路２８０を備えるとともに、たとえば１つのバッファ回路２８０に複数の電圧比較部２５２が接続されるものであればよい。もちろん、後述する第３実施形態のように、列ごとにバッファ回路２８０を備えることで、各列の電圧比較部２５２に対して１つのバッファ回路２８０を割り当てるようにしてもよい。一方、１つのバッファ回路２８０だけを設け、この１つのバッファ回路２８０に全列の電圧比較部２５２が接続される構成は、事実上、図８に示す構成と同じようになり、電圧比較部２５２の参照信号入力段を複数ブロックに分離することにならないので、本願発明の構成には含まない。

バッファ回路２８０は、参照信号生成部２７（さらに詳しくはＤＡ変換回路２７ａ）の出力インピーダンスを低出力インピーダンスに変換するとともに入出力を分離する緩衝増幅回路の機能を備えている。バッファ回路２８０は、電圧比較部２５２の差動対を構成するトランジスタ３０２，３０３の一方の入力部（トランジスタ３０３のゲート）に設けられる結合コンデンサ３０５に参照信号を供給する。なお、バッファ回路２８０の詳細については後述する。

一方、従来の参照信号供給ＩＦ部２８は、図７に示すように、参照信号生成部２７を構成するＤＡ変換回路２７ａから出力される参照信号RAMPを参照信号線２５１で電圧比較部２５２まで伝達するようになっている。参照信号線２５１には、全列の電圧比較部２５２が接続される。すなわち、ある列の電圧比較部２５２の参照信号入力段は、他の電圧比較部２５２の参照信号入力段と共通に、参照信号RAMPが供給される構成となっているのである。

＜従来構成の問題点の詳細＞
図９は、従来の参照信号供給ＩＦ部２８の問題点を詳細に説明する図である。図１に示したカラム処理部２６（特にカラムＡＤ回路２５）においては、２回に及ぶ、リセット電位および信号電位のカウント時間を如何に短くするかが高速撮像のポイントとなる。

ここで、図７に示す従来の参照信号供給ＩＦ部２８を備えた構成の場合、カウンタ読出しに時間が掛かってしまう。これは、以下のような理由によると考えられる。すなわち、複数ある電圧比較部２５２を駆動するための各種の信号線が共通配線となっており、ある電圧比較部で発生した雑音がこれらの共通配線を通じて他の電圧比較部に伝達され、その他の電圧比較部における動作に影響を及ぼすことが考えられる。

たとえば、図７に示す構成から分かるように、各垂直列に電圧比較部２５２が存在し、各電圧比較部２５２は電源電圧（Ｖdd）、接地電位（グランド；Ｖss）、参照信号RAMP用の参照信号線２５１、PSET信号用のリセット制御線３３１（特にPSET制御線３３１ともいう）およびNSET信号用のリセット制御線３３２（特にNSET制御線３３２ともいう）が、それぞれ共通配線となっている。そのため、ある列の電圧比較部２５２で発生した雑音が、上記の各共通配線を通じて他列の電圧比較部２５２の動作に影響を及ぼすことが考えられる。

特に、処理対象のアナログ信号や参照信号が入力される各入力段には、比較処理における動作点を設定するスイッチ手段としてのトランジスタ３０６，３０７が設けられており、このスイッチ手段が共通のリセット信号で制御されることにより、リセット信号PSETを通じた雑音伝播が参照信号RAMPに対する電圧バラ付きに大きく影響を及ぼす。

ここで、リセット信号PSETを通じた雑音には、リセット信号PSETをインアクティブ（オフ）にしたときに発生する、PSET用のトランジスタ３０７，３０８のフィードスルーやチャージインジェクション、あるいはｋＴＣノイズで決まる固定点バラ付きが存在する。

たとえば、図７には、異常動作時におけるリセット信号PSETのオフ直後の参照信号RAMPと差動入力ゲートの電位を表している。図７に示すように、PSET制御線３３１を通じた雑音により、参照信号RAMPの電位がＶref でなく、時間方向に雑音成分ΔＶref （ｔ）を持ち、Ｖref ＋ΔＶref （ｔ）となる。

ここで、リセット信号PSETは場所依存性やスイッチの性能により遅延を持つので、各垂直列のPSET用のトランジスタ３０６，３０７がオフになる時間が異なる。そのため、電圧比較部２５２ａのリセット信号PSETのオフで発生した雑音成分ΔＶref （ｔ）が、参照信号線２５１を経由して、未だリセット信号PSETがオフされていない電圧比較部２５２ｂの参照信号入力段（トランジスタ３０３のゲート）に達し、このトランジスタ３０３のリセット電位Ｖref_b を変えてしまう可能性がある

この現象は、図９に示すように、リセット時の列ごとの差動入力ゲート端電位バラ付きΔＶref という形で表れてくることになり、全列のこのバラ付きの影響がＡＤ変換処理に悪影響を与えないようにするには、１回目の読出し時間を長くしなければならない。

すなわち、図３を用いた１回目（画素信号におけるリセット成分）の読出動作の説明では、リセット成分ΔＶのバラ付きは一般に小さく、またリセットレベルＶrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知であるとし、１回目のリセット成分ΔＶの読出し時には、RAMP電圧を調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることが可能であると説明していた。

しかしながら、参照信号RAMPに電位バラ付き（雑音成分ΔＶref ）が存在すると、何れの列の電圧比較部２５２においても比較処理が完了できるだけの十分な余裕を持つ必要が生じ、その分だけ、１回目の比較処理時間が掛かってしまう。

たとえば、図９に示すように、画素信号におけるリセットレベルのバラ付きがΔＶ（Ｖrst_a＞Ｖrst_b）であって、列Haでは参照信号Ｖref_a にてリセットレベルＶrst_aの比較点COMP_aまで達していても、列Hbでは参照信号Ｖref_b にてリセットレベルＶrst_bの比較点COMP_bまで達することができず、これを避けるには、比較点COMP_bまで達するように、比較処理時間を延長しなければならない。たとえば、７ビット分のカウント期間（１２８クロック）では１回目のＡＤ変換処理を完了させることができず、さらに、たとえば１ビット分の追加が必要になり、１回目の読出処理時間が長く掛かってしまうことになる。

このように、参照信号生成部２７と電圧比較部２５２とを直接に参照信号線２５１でインタフェースする従来の参照信号供給ＩＦ部２８では、特に１回目のカウンタ値の読出しに時間が掛かってしまうが、その原因は、上記説明から明らかなように、参照信号生成部２７で生成された参照信号RAMPを、単一の参照信号線２５１を介して全ての垂直列の電圧比較部２５２の参照信号入力段まで供給していることがそもそもの要因であると考えてよい。

したがって、この問題を解消するには、一例として、ある列の垂直列の電圧比較部２５２の参照信号入力段を他の列の電圧比較部２５２の参照信号入力段と分離する構成（以下参照信号入力段分離構造ともいう）を採る手法が有効であると考えられる。こうすることで、仮に、ある垂直列の電圧比較部２５２の参照信号入力段に雑音成分ΔＶref が発生しても、分離された方の電圧比較部２５２の参照信号入力段には、その雑音成分ΔＶref が伝達されない。以下、このような参照信号入力段分離構造を持つ参照信号供給ＩＦ部２８について詳細に説明する。

＜バッファ回路；第１実施形態＞
図１０は、バッファ回路２８０の詳細構成例の第１実施形態を、電圧比較部２５２の詳細構成例とともに示した図である。また、図１１は、比較例としての従来の参照信号供給ＩＦ部２８を電圧比較部２５２の詳細構成例とともに示した図である。

バッファ回路２８０は、ソースフォロア回路構成となっている。具体的には、バッファ回路２８０は、ドレインが電源Ｖddに接続されるとともに参照信号線２５１を介して供給される参照信号RAMPをゲートに受けるＮＭＯＳ型のトランジスタ（アンプトランジスタという）２８２と、このアンプトランジスタ２８２のソースと接地との間に配され、アンプトランジスタ２８２に動作電流を供給するＮＭＯＳ型のトランジスタ（負荷ＭＯＳトランジスタという）２８４とを備えている。

アンプトランジスタ２８２のソースは、電圧比較部２５２の差動対を構成する一方のトランジスタ３０３のゲートに設けられる結合コンデンサ３１３の入力側に接続される。負荷ＭＯＳトランジスタ２８４のゲートには動作電流を規定するＤＣゲート電圧ＶGLが通信・タイミング制御部２０からバイアス制御線２８８を介して供給される。

このように、バッファ回路２８０を利用して参照信号入力段を複数ブロックに分離する参照信号入力段分離構造を採ると、参照信号線２５１と各ブロックの参照信号出力線２８１とがバッファ回路２８０によって分離され、参照信号出力線２８１に生じ得るバッファ回路２８０の出力電位の変動は入力電位（つまり参照信号線２５１）に殆ど影響を及ぼさないので、あるブロックに属する電圧比較部２５２の参照信号入力段に雑音成分ΔＶref が発生しても、分離された方のブロックに属する電圧比較部２５２の参照信号入力段には、その雑音成分ΔＶref が伝達されない。

これにより、図６に点線とその点線の矢指部に×印で示すように、従来の参照信号供給ＩＦ部２８で問題としてきた、PSETオフ時のある列の電圧比較部２５２の雑音が参照信号線２５１を通じて他のブロック内の電圧比較部２５２における１回目（本例ではリセット電位のＡＤ変換用）の比較処理における比較点（特にリセット点ともいう）を変動させてしまう可能性を少なくすることができる。このリセット点の変動を抑えることは、画素信号におけるリセット電位をカウントする時間、つまりリセット電位のＡＤ変換処理時間を短くすることに寄与し、高速撮像が可能となるのである。

ここで「可能性を少なくすることができる」といったのは、図６に実線で示すように、同一ブロック内では、参照信号出力線２８１を介して、PSETオフ時のある列の電圧比較部２５２の雑音が他列の電圧比較部２５２の比較点を変動させてしまうことは避けることができないからである。この点においては、ブロック内の電圧比較部２５２の数、つまり１つのバッファ回路２８０が担当する電圧比較部２５２の数を少なくすればするほどこの問題が軽減されることになり、後述する参照信号供給ＩＦ部２８の第２実施形態では、この点に着目している。

なお、バッファ回路２８０を構成するトランジスタ２８２，２８４は、電圧比較部２５２の差動入力端のリニアリティを保証するため、画素部１０における画素信号生成部５の出力段の構成、具体的には、増幅用トランジスタ４２および負荷ＭＯＳトランジスタ２４２でなる画素信号生成部５側のソースフォロワ回路と、アンプトランジスタ２８２および負荷ＭＯＳトランジスタ２８４でなる電圧比較部２５２側のソースフォロワ回路の構成を同じにすることや、ほぼ同じトランジスタ特性を持つものとすることが望ましい。この点においては、電圧比較部２５２を含むカラム処理部２６および参照信号供給ＩＦ部２８を画素部１０と同一チップ上に集積すると都合がよい。

具体的には、アンプトランジスタ２８２および負荷ＭＯＳトランジスタ２８４の酸化膜厚および閾値電圧が、増幅用トランジスタ４２および負荷ＭＯＳトランジスタ２４２のものと等しいことにより、同じトランジスタ特性となるものが挙げられる。また、サイズに関しては、アンプトランジスタ２８２は画素信号生成部５で使用しているソースフォロワ回路の増幅用トランジスタ４２と同等で、負荷ＭＯＳトランジスタ２８４は同様に負荷ＭＯＳトランジスタ２４２と同等の大きさであるのが望ましい。これは、電圧比較部２５２の両入力ゲートのリニアリティを等しくする上で効果的であるために依る。

なお、バッファ回路２８０をなすソースフォロワ回路を構成するトランジスタのサイズは、厳密に画素信号生成部５のトランジスタのサイズと同等にする必要は無く、対応する各トランジスタのゲート幅／ゲート長比（いわゆるサイズ比）が等しくなるようにすることで、事実上、同じトランジスタ特性と言えるものであればよい。ただし、ＣＭＯＳイメージセンサで複数の閾値電圧を持つトランジスタを使用する場合には、上記の各対応するトランジスタは閾値が等しくなる組み合わせで用いることが望ましい。

また、参照信号生成部２７で生成された参照信号RAMPが、ソースフォロワ構成のバッファ回路２８０を正確に通過することを目的に、ソースフォロワ構成のバッファ回路２８０の周波数帯域が電圧比較部２５２の周波数帯域と同等かもしくはより広い方が望ましい。

＜バッファ回路；第２実施形態＞
図１２および図１３は、バッファ回路２８０の詳細構成例の第２実施形態を電圧比較部２５２の詳細構成例とともに示した図である。この第２実施形態のバッファ回路２８０は、単位画素３として図２（Ａ）に示す４ＴＲ構成のものを使用した場合への対処構成である。

第１実施形態でも説明したが、バッファ回路２８０なすソースフォロワは、電圧比較部２５２の差動入力端のリニアリティを保証するため、画素部１０側のソースフォロワ回路と同じ構成にすることや、トランジスタのサイズを同じにすることが望ましい。

単位画素３が図２（Ａ）に示す４ＴＲ構成の場合に、これに対処するには、図１２に示すように、アンプトランジスタ２８２のソースと負荷ＭＯＳトランジスタ２８４のドレインとの間に、垂直選択用トランジスタ４０と同一のサイズで同一特性のＮＭＯＳ型のトランジスタ２８６を追加するとよい。このトランジスタ２８６は、ドレインをアンプトランジスタ２８２のソースに、ソースを負荷ＭＯＳトランジスタ２８４のドレインに、ゲートを電源Ｖddに接続する。

また、画素信号生成部５において、垂直選択用トランジスタ４０のドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、垂直選択ゲートＳＥＬＶが垂直選択線５２に接続されるものである場合には、ソースフォロワ構成を同じにするべく、図１３に示すように、アンプトランジスタ２８２のドレインと電源Ｖddとの間に、垂直選択用トランジスタ４０と同一のサイズで同一特性のＮＭＯＳ型のトランジスタ２８６を追加するとよい。このトランジスタ２８６は、ドレインを電源Ｖddに、ソースをアンプトランジスタ２８２のドレインに、ゲートを電源Ｖddに接続する。

＜参照信号供給ＩＦ部；第２実施形態＞
図１４および図１５は、参照信号供給ＩＦ部２８の第２実施形態を示す図である。ここでは特に単位画素３および参照信号生成部２７とカラムＡＤ回路２５の電圧比較部２５２との間の信号の伝達（インタフェース）手法に着目して示している。ここで、図１４は第２実施形態で採用するインタフェース手法の基本構成を示し、図１５は、その全体概要を示している。

第１実施形態の参照信号供給ＩＦ部２８では、電圧比較部２５２の参照信号入力段を分離する参照信号入力段分離構造を採るに当たって、１つのバッファ回路２８０を含んで構成される１つのブロック内に複数の電圧比較部２５２を備える、つまり１つのバッファ回路２８０が担当する電圧比較部２５２の数を複数としていた。これに対して、この第２実施形態では、１つのバッファ回路２８０が１つの電圧比較部２５２を担当する、つまり、垂直列ごとにバッファ回路２８０と電圧比較部２５２とを１つずつ備えることで、１つの比較部に対して１つの信号経路で参照信号を伝達する完全な個別対応を採る点に特徴を有している。

たとえば、バッファ回路２８０_1から出力された参照信号RAMP_1は、参照信号出力線２８１_1を介して、電圧比較部２５２ａの参照信号入力段（コンデンサ３０５側のゲート）に伝達され、電圧比較部２５２ａでは参照信号Ｖref_a として入力される。同様に、バッファ回路２８０_2から出力された参照信号RAMP_2は、参照信号出力線２８１_2を介して、電圧比較部２５２ｂの参照信号入力段（コンデンサ３０５側のゲート）に伝達され、電圧比較部２５２ｂでは参照信号Ｖref_b として入力される。なお、各参照信号出力線２８１_kは、必要箇所までの配線で留めることもできるが、各列で信号遅延量を等しくするため、図に点線で示すように、同長にしてもよい。

なお、図１４では図示を割愛しているが、図１５に全体概要を示すように、他のバッファ回路２８０_kから出力された参照信号RAMP_kは、参照信号出力線２８１_kを介して、他の単一列の電圧比較部２５２の参照信号入力段（コンデンサ３０５側のゲート）に入力される。

このように、垂直列ごとにバッファ回路２８０と電圧比較部２５２とを１つずつ設けた参照信号入力段分離構造を採ると、バッファ回路２８０の数が第１実施形態よりも大幅に増えることになるが、参照信号線２５１と各ブロックの参照信号出力線２８１とがバッファ回路２８０によって完全に（つまり全ての垂直列が）分離されることになる。

これにより、図１４に点線とその点線の矢指部に×印で示すように、あるブロックに属する（本例では任意の１列そのものである）電圧比較部２５２の参照信号入力段に雑音成分ΔＶref が発生しても、分離された方のブロックに属する（本例ではその他の全ての列である）電圧比較部２５２の参照信号入力段には、その雑音成分ΔＶref が伝達されない。これにより、従来の参照信号供給ＩＦ部２８で問題としてきた、PSETオフ時のある列の電圧比較部２５２の雑音が参照信号線２５１を通じて他列の電圧比較部２５２におけるリセット点を変動させてしまうことをほぼ完全に抑えることができ、画素信号におけるリセット電位をカウントする時間を短くすることが、第１実施形態よりも確実に実現できるようになるのである。

なお、回路規模の側面では、第２実施形態の方がバッファ回路２８０の数が多く回路規模が大幅に増えるので、リセット点変動抑制性能が劣ることにはなるものの、回路規模の側面では、１つのバッファ回路２８０が担当する電圧比較部２５２の数が多いほど好ましいことになる。したがって、１つのバッファ回路２８０が担当する電圧比較部２５２の数に関しては、回路規模と他の列におけるリセット点変動抑制性能の側面の双方を勘案して、決定するのがよい。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、電圧比較部２５２の参照信号入力段を分離する参照信号入力段分離構造を採るに当たって、バッファ回路２８０を利用して参照信号線２５１と参照信号入力段と接続される参照信号出力線２８１とを分離するようにしていたが、各垂直列の電圧比較部２５２の参照信号入力段を複数ブロックに分離することができればよく、その限りにおいて、様々な変形構成を採ることができる。

たとえば、図１６に示す変形実施形態１のように、バッファ回路２８０を多段接続構成にすることで参照信号線をツリー構造にして分配することもできる。このようなツリー構造を採れば、電圧比較部２５２に近い下段側ではできるだけ隣接した電圧比較部２５２を担当するようにして電圧比較部２５２の出力側の参照信号出力線２８１の引回しを必要箇所までの配線で留めることで短くしつつ、参照信号生成部２７に近い上段側では、各列で信号遅延量を等しくするため同長にするのがよい。

上述した第１および第２実施形態のように各バッファ回路２８０を１段で並列配置すると、信号遅延量を等しくするための同長配線が全てのバッファ回路２８０について必要になるのに対して、変形実施形態１では、バッファ回路２８０の使用数が増えるものの、信号遅延量を等しくするための同長配線は参照信号生成部２７側の上段側のバッファ回路２８０についてのみの対処でよく、全体としての参照信号用配線の引回しが容易になる。

すなわち、図１６（Ｂ）に全体概要を示しているが、デバイス内で参照信号を均等に分配する際に図１６のようなツリー構造のレイアウトを採る場合、回路全体としての信号遅延誤差（一般的にスキューと呼ばれる）は、最も配線長が長くならざるを得ない初段のスキューによって制約されることとなるが、ここでのスキューを最小化する上では、参照信号出力線２８１を同長にするのがよいのである。

またたとえば、図１７に示す変形実施形態２のように、参照信号生成部２７自体を、複数ブロックに分離する構成を採ることが考えられる。この場合、参照信号生成部２７そのものを複数用意することになり、参照信号供給ＩＦ部２８としては、各参照信号生成部２７の出力をそのまま伝達する手法を採ることになる。

なおこの変形実施形態２の場合にも、回路規模の側面では、図１７（Ａ）に示すように、１つの参照信号生成部２７が１つの電圧比較部２５２を担当する構成を採ると、参照信号生成部２７の数が多く回路規模が大幅に増えるので、リセット点変動抑制性能が劣ることにはなるものの、回路規模の側面では、図１７（Ｂ）に示すように、１つの参照信号生成部２７が担当する電圧比較部２５２の数が多いほど好ましいことになる。したがって、１つの参照信号生成部２７が担当する電圧比較部２５２の数に関しては、回路規模と他の列におけるリセット点変動抑制性能の側面の双方を勘案して決定するのがよい。

参照信号供給ＩＦ部２８を複数設けるか、バッファ回路２８０を複数設けるかの比較においては、参照信号生成部２７の構成の方が遙かに回路規模が大きく、上述した第１あるいは第２実施形態の参照信号供給ＩＦ部２８の構成の方が好ましいことになる。

また、上記実施形態では、参照信号線２５１に生じるノイズの発生要因として、電圧比較部２５２の参照信号入力段に設けられるPSET用のトランジスタ３０６，３０７によるリセット信号PSETを通じた雑音伝播を特に問題としていたが、上記実施形態の仕組みは、このような雑音に限らず、たとえば浮遊容量を介した飛込みノイズなど参照信号線２５１に生じるあらゆる種類のノイズ（雑音）に対して効果を奏するものである。

また、上記実施形態では、光や放射線などの外部から入力される電磁波に対して感応性をするＣＭＯＳ型の固体撮像装置について例示したが、物理量の変化を検知するあらゆるものに、上記実施形態で説明した仕組みを適用でき、光などに限らず、たとえば、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置（特開２００２−７９８４や特開２００１−１２５７３４などを参照）など、その他の物理的な変化を検知する仕組みにおいて、アナログ信号をデジタル信号に変換する際の参照信号線上のノイズ対策として、上記実施形態を同様に適用することができる。

本発明に係る半導体装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 単位画素の構成例と、駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。 カラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャート（その１）である。 カラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャート（その２；パイプライン処理）である。 電圧比較部の詳細な構成例を示す図である。 参照信号供給ＩＦ部の第１実施形態を示す図（その１）である。 参照信号供給ＩＦ部の第１実施形態を示す図（その２）である。 従来の参照信号供給ＩＦ部を示す図である。 従来の参照信号供給ＩＦ部２８の問題点を詳細に説明する図である。 バッファ回路の詳細構成例の第１実施形態を、電圧比較部の詳細構成例とともに示した図である。 比較例としての従来の参照信号供給ＩＦ部を電圧比較部の詳細構成例とともに示した図である。 バッファ回路の詳細構成例の第２実施形態を電圧比較部の詳細構成例とともに示した図（その１）である。 バッファ回路の詳細構成例の第２実施形態を電圧比較部の詳細構成例とともに示した図（その２）である。 参照信号供給ＩＦ部の第２実施形態を示す図（その１）である。 参照信号供給ＩＦ部の第２実施形態を示す図（その２）である。 参照信号供給ＩＦ部の変形実施形態１を示す図である。 参照信号供給ＩＦ部の変形実施形態２を示す図である。

符号の説明

１…固体撮像装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…画素部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラムＡＤ回路、２６…カラム処理部、２７…参照信号生成部、２８…参照信号供給ＩＦ部、２９…出力部、２５１…参照信号線、２５２…電圧比較部、２５４…カウンタ部、２８０…バッファ回路、２８１…参照信号出力線

Claims (14)

1. アナログ信号をデジタル信号に変換するための参照信号を生成する参照信号生成部と、前記アナログ信号と前記参照信号生成部により生成された参照信号とを比較する比較部と、この比較部における比較処理と並行して、所定のカウントクロックでカウント処理を行ない、前記比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えたＡＤ変換装置であって、
   前記参照信号生成部で生成された参照信号を、それぞれ異なる信号配線を介して複数の前記比較部に供給する参照信号供給インタフェース部
   を備えたことを特徴とするＡＤ変換装置。
2. 前記参照信号供給インタフェース部は、前記参照信号生成部で生成された参照信号を受け取り、前記信号配線を介して前記比較部に供給する緩衝増幅器を複数有している
   ことを特徴とする請求項１に記載のＡＤ変換装置。
3. 前記参照信号供給インタフェース部は、複数の前記比較部に対して１つの前記緩衝増幅器を有している
   ことを特徴とする請求項２に記載のＡＤ変換装置。
4. 前記参照信号供給インタフェース部は、前記緩衝増幅器を、前記複数の比較部のそれぞれに１つずつ有している
   ことを特徴とする請求項２に記載のＡＤ変換装置。
5. 前記緩衝増幅器の周波数帯域は、前記比較部の周波数帯域と同等もしくはより広い
   ことを特徴とする請求項２に記載のＡＤ変換装置。
6. 前記複数の比較部の前記参照信号が入力される各入力段には、比較処理における動作点を設定するスイッチ手段が設けられている
   ことを特徴とする請求項１に記載のＡＤ変換装置。
7. 入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じたアナログの単位信号を生成する単位信号生成部を単位構成要素内に含む有効領域を備え、かつ前記単位信号をデジタルデータに変換する機能要素として、前記単位信号をデジタルデータに変換するための参照信号を生成する参照信号生成部と、前記単位信号と前記参照信号生成部により生成された参照信号とを比較する比較部と、この比較部における比較処理と並行して、所定のカウントクロックでカウント処理を行ない、前記比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えた、物理量分布検知のための半導体装置であって、
   前記参照信号生成部で生成された参照信号を、それぞれ異なる信号配線を介して複数の前記比較部に供給する参照信号供給インタフェース部
   を備えたことを特徴とする半導体装置。
8. 前記参照信号供給インタフェース部は、前記参照信号生成部で生成された参照信号を受け取り、前記信号配線を介して前記比較部に供給する緩衝増幅器を複数有している
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記緩衝増幅器は、前記単位信号生成部の出力段の回路構成と同じ回路構成である
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記緩衝増幅器は、トランジスタで構成されたソースフォロワ回路を有する
    ことを特徴とする請求項８に記載の半導体装置。
11. 前記ソースフォロワ回路を構成するトランジスタは、前記単位信号生成部の出力段のソースフォロワ回路を構成するトランジスタと同じ特性のものである
    ことを特徴とする請求項１０に記載の半導体装置。
12. 前記ソースフォロワ回路を構成するトランジスタは、前記単位信号生成部の出力段のソースフォロワ回路を構成するトランジスタと、酸化膜厚および閾値電圧が等しい
    ことを特徴とする請求項１０に記載の半導体装置。
13. 前記ソースフォロワ回路を構成するトランジスタは、前記単位信号生成部の出力段のソースフォロワ回路を構成するトランジスタと、サイズ比が等しい
    ことを特徴とする請求項１０に記載の半導体装置。
14. 前記単位構成要素が行列状に配列されて前記有効領域が形成されており、
    前記複数の比較部が、列並列に配列されており、
    前記複数の比較部の前記参照信号が入力される各入力段には、比較処理における動作点を設定するスイッチ手段が設けられており、
    それぞれの前記スイッチ手段が共通の制御信号で制御される
    ことを特徴とする請求項７に記載の半導体装置。
    

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