JP5115335B2 - 固体撮像素子及びカメラシステム - Google Patents

Description

本発明は、固体撮像素子、及び固体撮像素子が組み込まれたカメラシステムに関し、特に固体撮像素子における画素値の取り込みタイミングを調整する技術に関する。

従来、固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサが知られている。ＣＭＯＳイメージセンサは、ＣＭＯＳ ＬＳＩの製造プロセスをベースに作られるため、このプロセスを流用してイメージセンサ以外の機能を同一のチップ内に容易に組み込むことができる。この特性を利用して、アナログ・デジタル・コンバータ（以下ＡＤＣと称する）を画素の列毎に設け、デジタル信号への変換処理を各列で並行して行うことが行われている。この方式は、カラムＡＤＣ方式と呼ばれている。

図９は、カラムＡＤＣ方式でＡ／Ｄ（Analog/Digital）変換を行う固体撮像素子の構成例を示したものである。この固体撮像素子１００は、画素２０１が縦ｍ列横ｎ行のマトリクス状に配置されてなる画素アレイ部２０と、行走査回路３０と、列走査回路４０と、タイミング制御回路５０とを有する。

また固体撮像素子１００は、画素アレイ部２０内の各列に対応して設けられたＡＤＣ６０−０〜ＡＤＣ６０−ｍと、ＡＤＣ６０−０〜ＡＤＣ６０−ｍにＡ／Ｄ変換用の参照電圧ＲＡＭＰを供給する参照信号生成部７０とを備える。ＡＤＣ６０−０〜ＡＤＣ６０−ｍはそれぞれ、比較器（ＲＥＦ）６０１−０〜比較器６０１−ｍと、ラッチ部６０２−０〜ラッチ部６０２−ｍとを備える。

固体撮像素子１００はさらに、センスアンプ８０と、取り込み部９０とを有する。なお、 図９においては、ラッチ部６０２−０〜ラッチ部６０２−ｍを１行のみ図示してあるが、実際にはこれらが出力ビット分（１０ビットや１２ビット等）列方向に並んで配置されているものとする。つまり、センスアンプ８０と取り込み部９０との組も、これらに対応して複数配置されている。

画素アレイ部２０内の各画素２０１は、行選択線Ｈｉと列信号線Ｖｊ（ｉ，ｊはともに自然数）とに接続されている。行走査回路３０は、行選択線Ｈ０〜Ｈｎの中から画素値の読み出しを行いたい行選択線Ｈｉを選択する。列走査回路４０は、行走査回路３０によって選択された行選択線Ｈｉにおける、画素値を読み出したい列信号線Ｖｊを選択する。タイミング制御回路５０は、入力された制御クロックを基に内部クロックを生成して、行走査回路３０や列走査回路４０、ＡＤＣ６０−０〜ＡＤＣ６０−ｍ、参照信号生成部７０などに出力する。

なお、以下の説明において、ＡＤＣ６０−０〜ＡＤＣ６０−ｍをそれぞれ個別に区別する必要がない場合は、単にＡＤＣ６０と称し、比較器（ＲＥＦ）６０１−０〜比較器６０１−ｍを個別に区別する必要がない場合は比較器６０１と称す。さらに、ラッチ部６０２−０〜ラッチ部６０２−ｍを個別に区別する必要がない場合は、ラッチ部６０２と称する。

ＡＤＣ６０の比較器６０１は、参照信号生成部７０から入力される参照電圧ＲＡＭＰと、列信号線Ｖｊを通して伝送される画素２０１の出力値とを比較し、参照電圧ＲＡＭＰと画素２０１の出力値との大きさが一致した時点で、出力信号の位相を反転させて出力する。

ラッチ部６０２は、比較器６０１の出力が変化するまでの間継続してクロック数をカウントし、比較器６０１の出力が変化した時点で、比較期間に応じたデジタルのカウント値を保持する。ラッチ部６０２で保持されたカウント値は、列走査回路４０により走査され、２相のバス線Ｂ１０及びＢ２０に引き出される。２相のバス線Ｂ１０及びＢ２０に引き出されるカウント値は、相互に位相が逆の差動信号としてある。

増幅部としてのセンスアンプ８０は、バス線Ｂ１０とバスＢ２０を通して入力された差動信号を増幅して取り込み部９０に出力する。取り込み部９０は、例えばフリップフロップ回路からなり、供給される制御クロックに同期して、センスアンプ８０からの出力をラッチする。センスアンプ８０にラッチされた値（画素値）は、制御クロックに同期して図示せぬ出力データ処理回路に出力される。

このような、カラムＡＤＣ方式によりＡ／Ｄ変換を行う固体撮像素子については、例えば特許文献１に記載されている。
特開２００５−３２３３３１号公報

ところで、図９に示した固体撮像素子１００においては、複数のラッチ部６０２からセンスアンプ８０までの物理的な距離の違いによって、センスアンプ８０でのデータの取り込みタイミングにずれが生じてしまうという問題がある。つまり、列方向の画素数だけ並んで配置された各ラッチ部６０２から、センスアンプ８０に画素値の信号が供給されるまでの時間は、その信号が伝わるバス線Ｂ１０及びＢ２０の距離に依存する。このため、センスアンプ８０から一番近い位置（近端）にあるラッチ部６０２−ｍからの出力データを取り込むタイミングと、センスアンプから一番遠い位置（遠端）にあるラッチ部６０２−０からの出力データを取り込むタイミングには違いが生じる。

取り込み部９０でデータをラッチする際には、近端のデータに対してはホールド時間が厳しくなり、遠端のデータに対してはセットアップ時間が厳しくなる。このため、遠近端差による取り込みタイミングのずれの大きさによっては、データが１画素分ずれて取り込まれてしまうこともある。

また、バス線Ｂ１０とバス線Ｂ２０とを通してデータが伝送される時間は、この回路を構成する半導体チップのプロセス時のばらつきにより、違いが生じる可能性もある。従来ではこのようなばらつきは考慮されず一律に取り込み期間が設定されていたため、遠端から出力されるデータと近端から出力されるデータとの両方を、所定の期間内に取り込むことができない場合があった。

さらに、バス線Ｂ１０とバス線Ｂ２０とを通してデータが伝送される時間は、電源電圧の変動や温度の変化によっても左右される。また近年では、画像の高精細化やフレームレートの高速化が進んでおり、これに伴って、１画素のデータを取り込むのに許される時間が短くなってきている。つまり、センスアンプ８０によるデータ取り込みのタイミングのずれに対する許容量も狭くなってきている。

マスクを変えることで取り込みタイミングを調整する事も可能であり、これによってチップ毎に異なる値を設定することも可能である。しかし、これらを行うには大変な手間がかかり、実行することは難しいものと考えられる。

本発明はかかる点に鑑みてなされたものであり、画素値の取り込みタイミングを適正に設定できるようにすることを目的とする。

本発明の固体撮像素子は、画素が行方向及び列方向にマトリクス状に配置されてなる画素アレイ部と、画素アレイ部を構成する列毎に設けられ、画素の画素値をデジタルの画素値に変換して画素値を保持するとともに、入力されたダミーデータを保持するラッチ部を備えた。また、ラッチ部を列走査により選択する列走査部と、列走査回路で選択されたラッチ部から出力されて伝送ラインを伝送され、増幅部で増幅された画素値又はダミーデータを、所定の制御クロックの立ち上がりに同期して順に取り込む取り込み部と、取り込み部を駆動する制御クロックを当該制御クロックの１周期より小さいステップで複数段階に遅延させて取り込み部に供給する遅延部とを備えた。このように構成した上で、取り込み部に最も近接した近端のラッチ部に第１のダミーデータをセットするとともに、列走査部に近端のラッチ部を選択させることによりラッチ部から第１のダミーデータを出力させ、取り込み部から最も離れた遠端のラッチ部に第２のダミーデータをセットするとともに、記列走査部に遠端のラッチ部を選択させることによりラッチ部から第２のダミーデータを出力させ、取り込み部で第1のダミーデータを取り込めた時に遅延部で選択されていた遅延量であり、かつ、取り込み部で第２のダミーデータを取り込めた時に遅延部で選択されていた遅延量でもある遅延量を、取り込み部が画素値を取り込む際に用いる遅延量として遅延部に設定するようにした。

このようにしたことで、遠端から出力されたダミーデータと近端から出力されたダミーデータとを両方取り込むことができるタイミングに、前記取り込み部の取り込みタイミングが設定されるようになる。

本発明によると、遠端から出力されたダミーデータと近端から出力されたダミーデータとを両方取り込むことができるタイミングに、前記取り込み部の取り込みタイミングが設定されるため、固体撮像素子の動作マージンが向上する。

以下、本発明の実施の形態を、図１〜図８を参照して説明する。本実施の形態は、以下の順序で説明する。
１．第１の実施の形態［基本構成例］
２．第２の実施の形態［近端からのデータの取り込みタイミングの計測と遠端からのデータの取り込みタイミングの計測とを同時に実施する例］

＜第１の実施の形態＞
［装置の全体構成例］
図１は、第１の実施の形態による固体撮像素子の構成例を示すブロック図である。図１に示した固体撮像素子１は、画素２１が縦ｍ列横ｎ行のマトリクス状に配置されてなる画素アレイ部２と、行走査回路３と、列走査回路４と、タイミング制御回路５とを有する。

また固体撮像素子１は、画素アレイ部２の各列に対応して設けられたＡＤＣ６−０〜ＡＤＣ６−ｍと、ＡＤＣ６−０〜ＡＤＣ６−ｍにＡ／Ｄ変換用の参照電圧ＲＡＭＰを供給する参照信号生成部７とを備える。ＡＤＣ６−０〜ＡＤＣ６−ｍのそれぞれは、比較器（ＲＥＦ）６１−０〜比較器６１−ｍと、ラッチ部６２−０〜ラッチ部６２−ｍとを備える。

固体撮像素子１はさらに、センスアンプ８と、取り込み部９と、遅延部１０と、制御部１１とを有する。図１においても、図９と同様にラッチ部６２−０〜ラッチ部６２−ｍを１行のみ図示してあるが、実際にはこれらが出力ビット分列方向に並んで配置されているものとする。従って、センスアンプ８と取り込み部９との組も、これらに対応して複数配置されている。

画素アレイ部２内の各画素２１は、行選択線Ｈｉと列信号線Ｖｊ（ｉ，ｊはともに自然数）とに接続されている。行走査回路３は、行選択線Ｈ０〜Ｈｎの中から画素値の読み出しを行いたい行選択線Ｈｉを選択する。列走査回路４は、行走査回路３によって選択された行選択線Ｈｉにおける、画素値を読み出したい列信号線Ｖｊを選択する。タイミング制御回路５は、入力された制御クロックを基に内部クロックを生成して、行走査回路３、列走査回路４、ＡＤＣ６−０〜ＡＤＣ６−ｍ、参照信号生成部７などに出力する。

なお、以下の説明において、ＡＤＣ６−０〜ＡＤＣ６−ｍをそれぞれ個別に区別する必要がない場合は、単にＡＤＣ６と称し、比較器６１−０〜比較器６１−ｍを個別に区別する必要がない場合は比較器６１と称す。さらに、ラッチ部６２−０〜ラッチ部６２−ｍを個別に区別する必要がない場合は、ラッチ部６２と称する。

ＡＤＣ６の比較器６１は、参照信号生成部７から入力される参照電圧ＲＡＭＰと、列信号線Ｖｊを通して伝送される画素２１の出力値とを比較し、参照電圧ＲＡＭＰと画素２１の出力値との大きさが一致した時点で、出力信号の位相を反転させて出力する。

ラッチ部６２は、比較器６１の出力が変化するまでの間継続してクロック数をカウントし、比較器６１の出力が変化した時点で、比較期間に応じたデジタルのカウント値を保持する。ラッチ部６２で保持されたカウント値は、列走査回路４により走査され、２相のバス線Ｂ１及びＢ２に順次引き出されて差電位とされる。

センスアンプ８は、バス線Ｂ１とバスＢ２を通して入力された差電位を増幅して取り込み部９に出力する。取り込み部９は、例えばフリップフロップ回路からなり、供給される制御クロックに同期して、センスアンプ８からの出力をラッチする。センスアンプ８にラッチされた画素値は、制御クロックに同期して図示せぬ出力データ処理回路に出力される。ここまで説明した、遅延部１０を除く構成は、基本的に図９を用いて説明した従来の構成と同一のものである。

そして本実施の形態においては、取り込み部９に入力する制御クロックを、遅延部１０を介して供給する構成としてある。遅延部１０は、取り込み部９でのデータ取り込みタイミングを指示する制御クロックを遅延させることにより、データの取り込みタイミングを調整する。遅延部１０で付加する遅延量は、制御クロックの１クロック周期より小さいステップで複数段階に調整できるようにしてある。図２に、遅延部１０の構成例を示してある。図２に示した遅延部１０は、制御クロックの遅延量を５段階で調整できるように構成したものである。なお、遅延量の設定間隔は５段階に限定されるものではなく、６段階や７段階等の段階に設定するようにしてもよい。

遅延部１０は、直列に接続した遅延素子Ｄ１〜遅延素子Ｄ５によってディレイラインを構成してある。各遅延素子Ｄは、例えばインバータ素子を２個直列に接続して構成する。各遅延素子Ｄ１〜遅延素子Ｄ５の出力を引き出すラインＡ〜ラインＥには、それぞれスイッチＳＷ１〜スイッチＳＷ５を設けてあり、これらのスイッチＳＷのうちいずれかが選択的に接続されることで、取り込み部９に入力される信号の遅延量が変わるようなっている。

例えば、スイッチＳＷ３がオンになり、他のスイッチＳＷをオフにされた場合には、スイッチＳＷ３が設けられているラインＣを通して、遅延素子Ｄ１と遅延素子Ｄ２と遅延素子Ｄ３によって遅延が加えられた制御クロックが、取り込み部９に伝送される。また、スイッチＳ５がオンになり、その他のスイッチＳＷがオフにされた場合には、スイッチＳＷ５が設けられているラインＥを通して、遅延素子Ｄ１〜遅延素子Ｄ５によって遅延が加えられた制御クロックが、取り込み部９に伝送される。

なお、本例では遅延素子Ｄ１〜遅延素子Ｄ５を２段のインバータ素子により構成しているが、フリップフロップ回路等で構成するようにしてもよい。フリップフロップ回路で構成した場合には、１クロック周期以上の遅延を加えることも可能となる。

制御部１１は、スイッチＳＷ１〜スイッチＳＷ５のオンとオフとを切り替えることにより、遅延部１０での遅延量を調整する。遅延部１０によるこのような遅延量の調整は、テスト用のダミーデータが入力された場合にのみ行う。ここでいうテストとは、センスアンプ８での取り込みタイミングの計測のことを指す。また制御部１１は内部に記憶部としてのレジスタ１１ａを備え、レジスタ１１ａには、取り込み部９でのデータ取り込み結果等が記憶される。

テスト用のダミーデータの伝送は、画素信号の伝送に使用されるバス線Ｂ１とＢ２を用いて行うようにしてある。ダミーデータの入力は、画素値の転送が行われない非有効期間内に行うようにしている。

図３に、フレーム周期で見た場合の映像信号の出力タイミング図を示してある。図３に示されるように、垂直同期信号に同期して列走査回路４（図１参照）での走査が行われ、それによって、垂直ブランキング信号（V-Blank）、ダミー画素（Dummy）、オプティカルブラック画素（OB）、有効画素が順にセンスアンプ８に入力される。ダミー画素（Dummy）、オプティカルブラック画素（OB）、有効画素は、映像信号に使用されるものであり、これらの画素が出力される期間中には、ダミーデータを伝送することはできない。従って、これらが転送されない期間、ここでは垂直ブランキング期間、つまり垂直ブランキング信号の出力期間内に、ダミーデータの伝送を行うようにしている。

なお、垂直ブランキング期間にダミーデータを伝送するのは、撮像時に毎フレーム行うようにしてもよい。また、取り込みタイミングを計測する期間だけで行うようにしてもよく、即ち、例えば電源投入時やスタンバイ時、スタンバイ状態からの復帰時などにだけ行うようにしてもよい。または、タイミング調整を行うことを指示するユーザ操作が可能な構成として、ダミーデータ投入のタイミングを、ユーザによって指示させるように構成してもよい。

本実施の形態では、センスアンプ８でのダミーデータの取り込みタイミングの調査を、ダミーデータを近端のラッチ部６２−ｍから出力させた場合と、遠端のラッチ部６２−０から出力させた場合の２回に分けて行うようにしている。ダミーデータの取り込みタイミングの調査は、取り込み部９の取り込みタイミングを遅延部１０によって段階的にずらしながら、それぞれのタイミングにおいて、ダミーデータを取り込めたか否かを判定することにより行う。ダミーデータの取り込みの可否の情報（計測結果）は、レジスタ１１ａ等に記憶させておく。そして、レジスタ１１ａに記憶された計測結果を参照し、遠端両方のデータを取り込めたタイミングを、取り込み部９での取り込みタイミングとして設定するものである。

図４に、近端のラッチ部６２−ｍからダミーデータが出力されるタイミングと、遅延部１０により遅延された制御クロックの出力タイミングの例を示してある。図４の一番上段に「出力ＯＡ」と示された波形は、遅延部１０でスイッチＳＷ１のみが接続され、他のスイッチＳＷ２〜スイッチＳＷ５はオフにされた状態で、遅延部１０から列走査回路４に入力された制御クロックの波形である。つまり、遅延素子Ｄ１のみによって遅延が加えられた制御クロックの波形である。

同様に、「出力ＯＢ」と示された波形は、遅延素子Ｄ１と遅延素子Ｄ２によって遅延が加えられた制御クロックの波形であり、「出力ＯＣ」と示された波形は、遅延素子Ｄ１と遅延素子Ｄ２と遅延素子Ｄ３によって遅延が加えられた制御クロックの波形である。また、「出力ＯＤ」と示された波形は、遅延素子Ｄ１〜遅延素子Ｄ４によって遅延が加えられた制御クロックの波形であり、「出力ＯＥ」と示された波形は、遅延素子Ｄ１〜遅延素子Ｄ５によって遅延が加えられた制御クロックの波形である。

取り込み部９では、制御クロックの立ち上がり時にデータの取り込みが行われる。従って図４に示した例では、ダミーデータの出力期間内に出力された制御クロック「出力ＯＡ」、「出力ＯＢ」、「出力ＯＣ」に基づいて取り込みが行われたタイミングで、ダミーデータが取り込み部９に取り込まれたことになる。そして、「出力ＯＤ」と「出力ＯＥ」の取り込みタイミングでは、ダミーデータは取り込めなかったことになる。

取り込みが行えたか否かを、例えば１と０の１ビットで表現し、各遅延量と取り込み結果とを対応付けてレジスタ１１ａに記憶させるようにする。「出力ＯＡ」〜「出力ＯＥ」に対応する遅延量をそれぞれ遅延量ＤＡ〜遅延量ＤＥとすると、図４に示した例では、遅延量ＤＡ＝１、遅延量ＤＢ＝１、遅延量ＤＣ＝１、遅延量ＤＤ＝０、遅延量ＤＥ＝０といったデータがレジスタ１１ａに記憶される。

図５は、遠端のラッチ部６２−１からダミーデータが出力されるタイミングと、遅延部１０により遅延された制御クロックの出力タイミングの例を示したものである。図４と同様、「出力ＯＡ」と示された波形は、遅延素子Ｄ１のみによって遅延が加えられた制御クロックの波形であり、「出力ＯＢ」と示された波形は、遅延素子Ｄ１と遅延素子Ｄ２によって遅延が加えられた制御クロックの波形である。「出力ＯＣ」と示された波形は、遅延素子Ｄ１と遅延素子Ｄ２と遅延素子Ｄ３によって遅延が加えられた制御クロックの波形であり、「出力ＯＤ」と示された波形は、遅延素子Ｄ１〜遅延素子Ｄ４によって遅延が加えられた制御クロックの波形である。さらに「出力ＯＥ」と示された波形は、遅延素子Ｄ１〜遅延素子Ｄ５によって遅延が加えられた制御クロックの波形である。

図５には、遅延量が遅延量ＤＣに設定された時と遅延量ＤＤに設定された時に、ダミーデータの取り込みが行えたことが示されている。この結果も、遅延量ＤＡ＝０、遅延量ＤＢ＝０、遅延量ＤＣ＝１、遅延量ＤＤ＝１、遅延量ＤＥ＝１としてレジスタ１１ａに記録される。図４に示した近端からのデータの取り込み結果と、図５に示した遠端からのデータの取り込み結果によると、近端からのダミーデータと遠端からのダミーデータの両方を取り込めたタイミングは、遅延量がＤＣに設定されたタイミングであることが分かる。つまり、遅延量ＤＣ分だけ制御クロックを遅延させれば、近端から送られるデータと遠端から送られるデータの両方を取り込めることになる。なお、取り込み部９での取り込みが行えたタイミングが、「遅延量ＤＡ〜遅延量ＤＣ」のように幅がある場合には、そのうちの中間地点等を、前記取り込み部９での取り込みタイミングとして設定するようにすればよい。

このような結果が出た後は、制御部１１の制御に基づいて、遅延部１０で遅延量をＤＣに設定するためのスイッチＳＷ３がオンにされ、その他のスイッチＳＷはオフにされる。これにより、取り込み部９に供給される制御クロックに対して、常に遅延量ＤＣ分の遅延が加えられるようになる。従って、取り込み部９での取り込みタイミングが、近端から送られるデータと遠端から送られるデータの両方を取り込めるタイミングに自動的に設定されるようになる。

また、図１では図示は省略してあるが、前述したとおり、取り込み部９は実際には出力ビットの数に対応して複数設けられている。そして、遅延部１０による遅延は、各取り込み部９に供給するすべての制御クロックに対して加えられるように構成してある。従って、取り込みタイミングの変更は、すべての取り込み部９に対して行われることになる。

なお、温度変化や電源電圧の変動によってもバス線Ｂ１とバス線Ｂ２の転送時間は変化するため、上述した調整を行ってから一定の時間が経過した後に、再度本例の手法を用いて調整を行うようにしてもよい。

［第１の実施の形態による効果］
上述した第１の実施の形態によれば、近端のラッチ部６２−ｍから出力されたデータと遠端のラッチ部６２−０から出力されたデータとを両方取り込めるタイミングが、取り込み部９での取り込みタイミングとして設定されるようになる。このため、近端から遠端まですべての画素値を正確に取り込むことができる。このことは、固体撮像素子を駆動するクロックを高速化しても、正確な取り込みが可能になることにつながり、より高速な駆動が実現されるようになる。

また、上述した第１の実施の形態によれば、近端のラッチ部６２−ｍから出力されたデータと遠端のラッチ部６２−０から出力されたデータとを両方取り込めるタイミングが、実際に行われた計測の結果に基づいて決定される。つまり、温度の変化や電源電圧の変動に起因してデータの転送速度が変化していた場合にも、そのような変化が生じている状態での最適な取り込みタイミングが、新たな取り込みタイミングとして設定されるようになる。従って、取り込み部９での取り込みタイミングを、製造工程で生じた素子のばらつきや温度の変化、電源の変動などがすべて考慮された上での最適なタイミングに、調整することができるようになる。

また、上述した第１の実施の形態によれば、取り込みタイミングの調整をチップ毎に行うことができる。従って、設計マージンも向上させることができるようになる。

また、上述した第１の実施の形態によれば、取り込みタイミングの設定は、ダミーデータによる取り込みタイミングの計測後に自動的に行われる。これにより、手間をかけずにタイミングの調整を行えるようになる。

また、上述した第１の実施の形態によれば、取り込み部９の取り込みタイミングの調整を定期的に行うことも可能であるため、タイミングの調整後に生じた取り込みタイミングのずれも、随時修正することができるようになる。

また、上述した第１の実施の形態によれば、画素値の伝送に用いるバス線Ｂ１とバス線Ｂ２を用いてダミー信号の伝送が行われるため、取り込みタイミング調整機能の実現のために、新たな伝送路を設ける必要が無くなる。さらに、ダミーデータの伝送は映像信号の非有効期間（垂直ブランキング期間）内に行われるため、タイミング調整のための時間を別途設ける必要が無くなる。

また、上述した第１の実施の形態によれば、遅延部１０の遅延素子Ｄをフリップフロップ回路で構成することで、遠端から出力されたデータの取り込みタイミングが、１クロック周期以上の遅延しているような場合にも、取り込みタイミングを調整することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について、図６と図７を参照にして説明する。本実施の形態は、２つのバス線対を使って、遠端からのダミーデータ出力と近端からのダミーデータ出力を同時に行い、両方のダミーデータを取り込めるタイミングを探す。そして、遠端近端双方から出力されたダミーデータを共に取り込めたタイミングを、取り込み部９における取り込みタイミングとして新たに設定するものである。

図６は、本例における固体撮像素子１′の構成例を示すブロック図である。図６において、図１と対応する箇所には同一の符号を付してある。また図６では、画素アレイ部２、行走査回路３、タイミング制御回路５、比較器６１の図示を省略してある。

図６には、出力ビットの数に対応して設けられたラッチ部６２のうち、ｉ番目のラッチ部６２−０ｉ〜ラッチ部６２−ｍｉと、ｉ＋１番目のラッチ部６２−０ｉ＋１〜ラッチ部６２−ｍｉ＋１とを図示してある。ラッチ部６２−０ｉ〜ラッチ部６２−ｍｉは、バス線Ｂ１ｉとＢ２ｉに接続してあり、ラッチ部６２−０ｉ＋１〜ラッチ部６２−ｍｉ＋１は、バス線Ｂ１ｉ＋１とバス線Ｂ２ｉ＋１に接続してある。

バス線Ｂ１ｉとバス線Ｂ２ｉは、センスアンプ８ｉに接続させてあり、センスアンプ８ｉは、取り込み部９ｉと接続させてある。このような構成において、バス線Ｂ１ｉとバス線Ｂ２ｉを通して伝送された差電位は、センスアンプ８ｉによって増幅され、取り込み部９ｉ＋１でラッチされて所定のタイミングで出力される。

また、バス線Ｂ１ｉ＋１とバス線Ｂ２ｉ＋２は、センスアンプ８ｉ＋１に接続させてあり、センスアンプ８ｉ＋１は、取り込み部９ｉ＋１と接続させてある。このような構成において、バス線Ｂ１ｉ＋１とバス線Ｂ２ｉ＋１を通して伝送された差電位は、センスアンプ８ｉ＋１によって増幅され、取り込み部９ｉ＋１でラッチされて所定のタイミングで出力される。

本実施の形態では、バス線Ｂ１ｉとバス線Ｂ２ｉでは遠端のラッチ部６２−０ｉからダミーデータを出力させ、バス線Ｂ１ｉ＋１とバス線Ｂ２ｉ＋２においては、近端のラッチ部６２−ｍｉ＋１からダミーデータを出力させるようにしている。つまり、第１の実施の形態では、近端から出力されたダミーデータの取り込みタイミングの測定と、遠端から出力されたダミーデータの取り込みタイミングの測定とを別々に行っていたのに対して、本例は、計測を同時に行える構成としたものである。

取り込み部９ｉと取り込み部９ｉ＋１には、遅延部１０を接続させてあり、遅延部１０には制御部１１を接続してある。遅延部１０は、入力された制御クロックの位相を制御部１１の制御に基づいて少しずつずらすことを行う。これにより、取り込み部９ｉと取り込み部９ｉ＋１でのダミーデータの取り込みタイミングが調整される。

そして、遅延部１０の遅延量を変えて行われる各取り込みタイミングの測定時に、列走査回路４が、近端のラッチ部６２−ｍに続いて遠端のラッチ部６２−０を選択する。これにより、遅延部１０の遅延量を変えて行われる各取り込みタイミングの測定時に、取り込み部９ｉと取り込み部９ｉ＋１の両方に、ダミーデータが伝送されるようになる。

制御部１１はレジスタ１１ａを含んでおり、レジスタ１１ａには、取り込み部９ｉと取り込み部９ｉ＋１におけるダミーデータの取り込み結果が記録される。

図７に、遅延部１０により遅延された制御クロックの出力タイミングと、近端遠端の両方におけるダミーデータの出力タイミングの例を示してある。図７の最上段から５行目までが制御クロックの出力タイミングを示しており、６行目は近端からのダミーデータの出力タイミングを、７行目は遠端からのダミーデータの出力タイミングを示している。

図７の一番上段に「出力ＯＡ」と示された波形は、遅延部１０でスイッチＳＷ１のみが接続され、他のスイッチＳＷ２〜スイッチＳＷ５はオフにされた状態で、遅延部１０から列走査回路４に入力された制御クロックの波形である。つまり、遅延素子Ｄ１のみによって遅延が加えられた制御クロックの波形である。

同様に、「出力ＯＢ」と示された波形は、遅延素子Ｄ１と遅延素子Ｄ２によって遅延が加えられた制御クロックの波形であり、「出力ＯＣ」と示された波形は、遅延素子Ｄ１と遅延素子Ｄ２と遅延素子Ｄ３によって遅延が加えられた制御クロックの波形である。また、「出力ＯＤ」と示された波形は、遅延素子Ｄ１〜遅延素子Ｄ４によって遅延が加えられた制御クロックの波形であり、「出力ＯＥ」と示された波形は、遅延素子Ｄ１〜遅延素子Ｄ５によって遅延が加えられた制御クロックの波形である。

取り込み部９ｉ及び取り込み部９ｉ＋１では、制御クロックの立ち上がり時にデータの取り込みが行われる。すなわち、遠端と近端のそれぞれから出力されたダミーデータを一度に取り込み可能なタイミングとは、遠端からのダミーデータの出力が開始してから近端からのダミーデータの出力が完了するまでの間に、制御クロックが立ち上がったタイミングということになる。

図７に示した例では、遠端からのダミーデータの出力が開始されたｔ１のタイミングから、近端からのダミーデータの出力が完了するｔ２のタイミングまでの間に立ち上がった制御クロックは、「出力Ｃ」と示された制御クロックのみとなる。従って、取り込みが行えた場合を１、取り込めなかった場合は０とし、「出力ＯＡ」〜「出力ＯＥ」に対応する遅延量をそれぞれ遅延量ＤＡ〜遅延量ＤＥとすると、レジスタ１１ａに記録されるデータは次のようなものになる。遅延量ＤＡ＝０、遅延量ＤＢ＝０、遅延量ＤＣ＝１、遅延量ＤＤ＝０、遅延量ＤＥ＝０。

このような結果が出た後は、制御部１１の制御に基づいて、遅延部１０で遅延量をＤＣに設定するためのスイッチＳＷ３がオンにされ、その他のスイッチＳＷはオフにされる。これにより、取り込み部９に供給される制御クロックに対して、常に遅延量ＤＣ分の遅延が加えられるようになる。従って、取り込み部９での取り込みタイミングが、近端から送られるデータと遠端から送られるデータの両方を取り込めるタイミングに設定されるようになる。

［第２の実施の形態による効果］
本発明の第２の実施の形態によれば、第１の実施の形態による効果に加えて、近端から出力されたデータの取り込みタイミングと遠端から出力されたデータの取り込みタイミングとを同時に計測することができるという効果を有する。またこれにより、レジスタ１１ａ内における計測結果の記憶領域の大きさを、最小限に抑えることができる。

［各実施の形態の構成をカメラシステムに適用した例］

なお、このような効果を有する固体撮像素子１（１′）は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図８は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成例を示す図である。

図８に示したカメラシステム２００は、本実施形態に係る固体撮像素子１０を適用可能な撮像デバイス２０１と、この撮像デバイス２０１の撮像面上に被写体の像光を結像させるレンズ２０２とを有する。さらに、撮像デバイス２０１を駆動する駆動回路２０３と、撮像デバイス２０１の出力信号を処理する信号処理回路２０４と、表示部２０５と、記憶部２０６とを有する。

駆動回路２０３は、撮像デバイス２０１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ（図示略）を有し、所定のタイミング信号で撮像デバイス２０１を駆動する。

信号処理回路２０４は、撮像デバイス２０１の出力信号に対してＣＤＳ（Correlated Double Sampling;相関二重サンプリング）などの信号処理を施す。信号処理回路２０４で処理された映像信号は、液晶ディスプレイ等からなる表示部２０５に映像として映し出される他、例えばメモリ等で構成される記憶部２０６に記録される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２０１として、先述した固体撮像素子１０を搭載することで、高精度なカメラが実現できる。

なお、上述した各実施の形態の構成に加えて、列走査回路４による列走査のタイミングを調整する第２の遅延部を設けるようにしてもよい。このような構成において、初期評価時に、第２の遅延部によってダミーデータの出力タイミングを遅らせてから取り込みタイミングの調査を行うことで、固体撮像素子１の動作マージンを測定することが可能となる。

本発明の第１の実施の形態による固体撮像素子の構成例を示すブロック図である。 本発明の第１の実施の形態による遅延部の構成例を示す説明図である。 本発明の第１の実施の形態によるダミーデータの伝送タイミングの例を示すタイミングチャートである。 本発明の第１の実施の形態による近端のラッチ部からダミーデータが出力されるタイミングと、遅延部により遅延された制御クロックの出力タイミングの例を示すタイミングチャートである。 本発明の第１の実施の形態による遠端のラッチ部からダミーデータが出力されるタイミングと、遅延部により遅延された制御クロックの出力タイミングの例を示すタイミングチャートである。 本発明の第２の実施の形態による固体撮像素子の構成例を示すブロック図である。 本発明の第２の実施の形態による遅延部により遅延された制御クロックの出力タイミングと、近端遠端の両方におけるダミーデータの出力タイミングの例を示すタイミングチャートである。 本発明の実施の形態による固体撮像素子をカメラシステムに適用した場合の構成例を示すブロック図である。 従来の固体撮像素子の構成例を示すブロック図である。

符号の説明

１、１′…固体撮像素子、２…画素アレイ部、２１…画素、３…行走査部、４…列走査部、５…タイミング制御回路、６−０〜６−ｍ…ＡＤＣ、７…参照信号生成部、８…センスアンプ、９…取り込み部、１０…遅延部、１１…制御部、６１−０〜６１−ｍ…比較部、６２−０〜６２−ｍ…ラッチ部、２００…カメラシステム、２０１…撮像デバイス、２０２…レンズ、２０３…駆動回路、２０４…信号処理回路、２０５…表示部、２０６…記憶部

Claims (6)

1. 画素が行方向及び列方向にマトリクス状に配置されてなる画素アレイ部と、
   前記画素アレイ部を構成する列毎に設けられ、前記画素の画素値をデジタルの画素値に変換して前記画素値を保持するとともに、入力されたダミーデータを保持するラッチ部と、
   前記ラッチ部に保持された前記画素値又はダミーデータを差動信号として伝送する伝送ラインと、
   前記伝送ラインの端部に接続されて、前記差動信号として伝送された前記画素値又は前記ダミーデータを増幅して出力する増幅部と、
   前記ラッチ部を列走査により選択する列走査部と、
   前記列走査部で選択されたラッチ部から出力されて前記伝送ラインを伝送され、前記増幅部で増幅された前記画素値又は前記ダミーデータを、所定の制御クロックの立ち上がりに同期して順に取り込む取り込み部と、
   前記取り込み部を駆動する前記制御クロックを、当該制御クロックの１周期より小さいステップで複数段階に遅延させて前記取り込み部に供給する遅延部と、
   前記ラッチ部の内の前記取り込み部に最も近接した近端のラッチ部に第１のダミーデータをセットし、前記ラッチ部の内の前記取り込み部から最も離れた遠端のラッチ部に第２のダミーデータをセットし、前記列走査部に前記近端のラッチ部を選択させることにより前記ラッチ部から前記第１のダミーデータを出力させ、前記列走査部に前記遠端のラッチ部を選択させることにより前記ラッチ部から前記第２のダミーデータを出力させ、前記取り込み部で前記第1のダミーデータを取り込めた時に前記遅延部で選択されていた遅延量であり、かつ、前記取り込み部で前記第２のダミーデータを取り込めた時に前記遅延部で選択されていた遅延量でもある遅延量を、前記取り込み部が前記画素値を取り込む際に用いる遅延量として前記遅延部に設定する制御部とを備えた
   固体撮像素子。
2. 前記ダミーデータの伝送は、垂直ブランキング期間内に行われる
   請求項１記載の固体撮像素子。
3. 前記制御部は、前記複数段階の各遅延量が加えられた制御クロックに基づいて前記取り込み部での取り込みが行われた場合の、前記第１のダミーデータの取り込み可否情報及び第２のダミーデータの取り込み可否情報を、前記遅延部で前記制御クロックに対して加えられた複数段階の遅延量のそれぞれと対応付けて記憶する記憶部を備え、
   前記記憶部に、前記第１のダミーデータが取り込めたことを示す前記第１のダミーデータの取り込み可否情報と対応付けられた遅延量であり、かつ、前記第２のダミーデータが取り込めたことを示す前記第２のダミーデータの取り込み可否情報と対応付けられた遅延量を、前記取り込み部が前記画素値を取り込む際に用いる遅延量として、前記遅延部に設定する
   請求項２記載の固体撮像素子。
4. 前記制御部は、前記近端のラッチ部からの前記第１のダミーデータの出力と時間的に連続したタイミングで前記遠端のラッチ部からの前記第２のダミーデータを出力させ、前記第２のダミーデータの出力開始から前記第１のダミーデータの出力完了までの期間に立ち上がった前記制御クロックの出力時に、前記遅延部に設定されていた遅延量を、前記取り込み部が前記画素値を取り込む際に用いる遅延量として、前記遅延部に設定する
   請求項３に記載の固体撮像素子。
5. 前記ダミーデータの伝送は、電源投入時、スタンバイ時、スタンバイ状態からの復帰時、ユーザによって指示されたタイミングのうち、いずれかのタイミングに行われる
   請求項３記載の固体撮像素子。
6. 画素が行方向及び列方向にマトリクス状に撮像面に配置されてなり、レンズを介して前記撮像面に結像した像光に対応した画素値を得る画素アレイ部と、
   前記画素アレイ部を構成する列毎に設けられ、前記画素の画素値をデジタルの画素値に変換して前記画素値を保持するとともに、入力されたダミーデータを保持するラッチ部と、
   前記ラッチ部に保持された前記画素値又はダミーデータを差動信号として伝送する伝送ラインと、
   前記伝送ラインの端部に接続されて、前記差動信号として伝送された前記画素値又は前記ダミーデータを増幅して出力する増幅部と、
   前記ラッチ部を列走査により選択する列走査部と、
   前記列走査部で選択されたラッチ部から出力されて前記伝送ラインを伝送され、前記増幅部で増幅された前記画素値又は前記ダミーデータを、所定の制御クロックの立ち上がりに同期して順に取り込む取り込み部と、
   前記取り込み部を駆動する前記制御クロックを、当該制御クロックの１周期より小さいステップで複数段階遅延させて前記取り込み部に供給する遅延部と、
   前記ラッチ部の内の前記取り込み部に最も近接した近端のラッチ部に第１のダミーデータをセットし、前記ラッチ部の内の前記取り込み部から最も離れた遠端のラッチ部に第２のダミーデータをセットし、前記列走査部に前記近端のラッチ部を選択させることにより前記ラッチ部から前記第１のダミーデータを出力させ、前記列走査部に前記遠端のラッチ部を選択させることにより前記ラッチ部から前記第２のダミーデータを出力させ、前記取り込み部で前記第1のダミーデータを取り込めた時に前記遅延部で選択されていた遅延量であり、かつ、前記取り込み部で前記第２のダミーデータを取り込めた時に前記遅延部で選択されていた遅延量でもある遅延量を、前記取り込み部が前記画素値を取り込む際に用いる遅延量として前記遅延部に設定する制御部とを有する固体撮像素子と、
   前記取り込み部で取り込まれた画素値に基づいて映像信号を得る信号処理部とを備えた
   カメラシステム。

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