JP6501403B2

JP6501403B2 - イメージセンサ

Info

Publication number: JP6501403B2
Application number: JP2015561054A
Authority: JP
Inventors: 川人　祥二; 祥二川人; 啓太安富
Original assignee: Shizuoka University NUC
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Filing date: 2015-02-06
Publication date: 2019-04-17
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Description

本発明の一側面は、複数の画素を含むイメージセンサに関する。

従来から、光の飛行時間を計測することで距離計測が可能なＴＯＦ（Time Of Flight）法を用いたＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ、蛍光寿命計測用、ラマン分光イメージング用、又は近赤外分光イメージング用のイメージセンサの開発が進められている。例えば、下記非特許文献１及び下記特許文献２には、ＴＯＦ距離画像センサが開示されている。このＴＯＦ距離画像センサでは、光源と同期したロックイン検出による間接法が採用され、距離分解能が高められている。

S. Kawahito et al., "A CMOS time-of-flight range image sensor with gates-on-field-oxide structure"; IEEE Sensors Journal, Vol. 7, No. 12, pp.1578-1586, Dec 2007. K.Yasutomi et al., "A Time-of-Flight Image Sensor with Sub-mm Resolution Using Draining Only Modulation Pixels," Proc. 2013 Intl. Image Sensor Workshop, pp.361-364, Jun. 2013.

しかしながら、上記の従来のイメージセンサにおいては、高時間分解能が要求されるにしたがって、画素に供給する制御信号の時間的ずれ（スキュー）が問題となる。制御信号のスキューは、制御信号の供給線に設けられるバッファの製造ばらつきや供給線における遅延などにより発生し、画素ごとに数百ピコ秒からナノ秒程度に至ることがある。例えば、上記非特許文献２のような数ピコ秒の分解能を有するイメージセンサを実現しようとした場合には、測定範囲が数百ピコ程度であるため、スキューにより距離演算が困難となり、イメージングの精度が低下する。

そこで、本発明の一側面は、かかる課題に鑑みて為されたものであり、時間分解能が高められた高精度のイメージングを可能にするイメージセンサを提供することを目的とする。

上記課題を解決するため、本発明の一側面にかかるイメージセンサは、入射光を電荷に変換する受光部と、電荷を蓄積する電荷蓄積部と、受光部から電荷蓄積部への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された光電変換素子と、ゲート電極に印加する制御クロックを入力するクロック入力部と、光電変換素子或いは光電変換素子の群の複数の列毎に対応して設けられ、クロック入力部の入力した制御クロックを可変の時間で遅延させ、該制御クロックを対応する列に属する複数の光電変換素子のゲート電極に印加する第１の遅延調整部と、を備える。

このようなイメージセンサによれば、複数の列毎に配列された複数の光電変換素子のゲート電極にクロック入力部から制御クロックが入力されることにより、各光電変換素子における受光部から電荷蓄積部への電荷の転送タイミングが制御される。その際、各光電変換素子に入力される制御クロックは、光電変換素子或いは光電変換素子の群の複数の列毎に設けられた第１の遅延調整部を経由することにより、列毎に可変の遅延時間が設定される。これにより、クロック入力部と光電変換素子との間に設けられるバッファの特性差等によって生じやすい列毎の伝送遅延の差を打ち消すことができ、光電変換素子の列間での制御信号のスキューの発生を防止できる。その結果、時間分解能が高められた高精度のイメージングを可能にする。

第１の遅延調整部は、遅延時間を決定する値を保持する記憶部と、記憶部に保持された値に応じて信号遅延特性を変化させる遅延調整回路と、を有してもよい。このような第１の遅延調整部の構成により、記憶部に保持する値を調整することにより第１の遅延調整部の信号遅延特性を変化させることができる。これにより、光電変換素子の列毎の伝送遅延の差を容易に打ち消すことができる。

また、複数の光電変換素子或いは複数の光電変換素子の群は、複数の行毎に一次元的にさらに配列されており、クロック入力部の入力した制御クロックを複数の行毎に可変の時間で遅延させ、該制御クロックを対応する行に属する複数の光電変換素子のゲート電極に印加する第２の遅延調整部をさらに備えてもよい。かかる構成を採れば、クロック入力部と光電変換素子との間の配線部によって生じる行毎の伝送遅延の差を打ち消すことができ、光電変換素子の行間での制御信号のスキューの発生を防止できる。その結果、さらに時間分解能が高められた高精度のイメージングを可能にする。

さらに、第２の遅延調整回路は、光電変換素子の複数の行毎に対応して設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の行毎に変化させる遅延調整回路とを有してもよい。このような第２の遅延調整部の構成により、記憶部に保持する値を調整することにより行毎に設けられた第２の遅延調整部の信号遅延特性を変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。

またさらに、第２の遅延調整回路は、複数の光電変換素子毎に設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の属する画素毎に変化させる遅延調整回路とを有してもよい。このような第２の遅延調整部の構成によっても、記憶部に保持する値を調整することにより第２の遅延調整部の信号遅延特性を行毎に変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。

さらにまた、第２の遅延調整回路は、複数の光電変換素子の群毎に設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子の群毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の群毎に変化させる遅延調整回路とを有してもよい。このような第２の遅延調整部の構成によっても、記憶部に保持する値を調整することにより第２の遅延調整部の信号遅延特性を行毎に変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。

本発明の一側面によれば、時間分解能が高められた高精度のイメージングを可能にする。

本発明の一実施形態に係る距離計測装置であるカメラ装置１を含む測定システム１００の概略構成を示す図である。図１のカメラ装置１の概略構成を示すブロック図である。図２の画素アレイ部５内の画素Xijの構成を示す回路図である。図３の画素Xijに設けられた半導体素子１５の積層構造を示す斜視図である。図４の半導体素子１５において、ゲート電極３１に電圧を印加した際の垂直断面におけるポテンシャル分布を示す図である。図２の画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。図６の補正回路部４１を構成する遅延調整回路４４の構成例を示す回路図である。図６の補正回路部４１を構成する遅延調整回路４４の構成例を示す回路図である。図６の補正回路部４１を構成する遅延調整回路４４の構成例を示す回路図である。図２のタイミング発生回路８によって制御された発光タイミング及び画素における電荷蓄積タイミングを示すタイミングチャートである。本実施形態に係るカメラ装置１の画素アレイ部５で生じるスキューの測定結果を示すグラフである。本発明の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。

以下、図面を参照しつつ本発明の一側面に係るイメージセンサである距離計測装置の実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。

図１は、本発明の一実施形態に係る距離計測装置であるカメラ装置（イメージセンサ）１を含む測定システム１００の概略構成を示す図である。この測定システム１００は、対象物Ｓａまでの距離をＴＯＦ（Time Of Flight）法を用いて測定するために用いられ、対象物Ｓａに向けて光を照射するレーザ光源３と、対象物Ｓａからの反射光を検出して距離を算出するカメラ装置１とを含んで構成されている。レーザ光源３は、後述するカメラ装置１の受光部の応答時間よりも十分短いパルス幅のパルス光を照射可能な光源装置であり、例えば、中心波長445nm、パルス幅１００ｐｓｅｃのパルス光を照射可能に構成されている。なお、レーザ光源３の照射する光の中心波長及びパルス幅は上記値には限定されず、様々な値に設定され得る。

図２は、カメラ装置１の構成を示すブロック図である。カメラ装置１は、同図に示すように、画素アレイ部５と周辺回路部６，７，８，９，１０，１２とが同一の半導体チップ上に集積化されて構成され、回路部１１が半導体チップの外部のカメラ装置１内部の別回路上に構成されている。なお、回路部１１が画素アレイ部５と周辺回路部６，７，８，９，１０，１２とともに同一の半導体チップ上に集積化されていてもよい。

画素アレイ部５には、２次元マトリクス状に多数の画素（光電変換素子）Xij（ｉは１〜ｎの整数、ｊは１〜ｍの整数）が配列されており、方形状の撮像領域を構成している。すなわち、画素Xijが、複数の列毎に一次元的に垂直方向に沿ってｎ個配列されるとともに、複数の行毎に一次元的に水平方向に沿ってｍ個配列される。そして、この画素アレイ部５の周辺部には、複数の画素Xijの水平方向の画素行に沿って水平走査回路６が設けられるとともに、複数の画素Xijの垂直方向の画素列に沿って垂直走査回路７が設けられている。これらの水平走査回路６及び垂直走査回路７にはタイミング発生回路（クロック入力部）８が接続されている。また、各画素Xijには、列スキュー補正回路１２を含むクロック供給線を介してタイミング発生回路８が接続されている。

タイミング発生回路８、水平走査回路６及び垂直走査回路７によって画素アレイ部５内の画素Xijが順次走査され、画素信号の読み出しや初期化が実行される。すなわち、画素アレイ部５を垂直走査回路７によって各画素行単位で垂直方向に走査することにより、走査された画素列に含まれる各画素列の画素信号を各画素列毎に設けられた垂直信号線によって読み出す構成となっている。各画素列の画素信号の読み出しは、垂直信号線毎に設けられたノイズキャンセル回路９、及び出力バッファ回路１０を経由して出力することにより行われる。さらに、各画素列の画素信号の読み出し時には、水平走査回路６によって画素Xijの水平方向の走査が行われる。タイミング発生回路８は、上述したような画素アレイ部５の画素Xijの垂直走査及び水平走査のタイミングの制御を行うと共に、測定システム１００に設けられたレーザ光源３のパルス光の照射タイミングの制御、及び各画素Xijに与える制御パルス電圧ＴＷによるその照射タイミングを基準にした各画素Xijにおける電荷蓄積及び電荷排出のタイミングの制御を行う。

図３は、画素アレイ部５内の画素Xijの構成を示す回路図であり、図４は、画素Xijに設けられた半導体素子１５の積層構造を示す斜視図である。これらの図に示すように、画素Xij内には画素回路として機能する半導体素子１５が複数配列されて設けられている。半導体素子１５は、第１導電型（ｐ型）の半導体領域２１と、半導体領域２１の上部の一部に埋め込まれ、光が入射される第２導電型（ｎ型）の受光用表面埋込領域（受光部）２３と、半導体領域２１の上部の一部に受光用表面埋込領域（受光部）２３に隣接して設けられ、受光用表面埋込領域（受光部）２３が生成した電荷を蓄積する第２導電型（ｎ^＋型）の電荷蓄積領域（電荷蓄積部）２５と、半導体領域２１の上部の一部に受光用表面埋込領域２３の近傍に分離して埋め込まれた第２導電型（ｎ^＋型）の排出ドレイン領域（電荷排出部）２７とが形成されている。この排出ドレイン領域２７は、受光用表面埋込領域２３で生成された電子を排出するための部位であり、受光用表面埋込領域２３の電荷蓄積領域２５と接する境界線と略垂直に交わる境界線の近傍に設けられている。これらの受光用表面埋込領域２３とその領域の直下の半導体領域２１とで、対象物Ｓａからの反射光（入射光）を電荷（電子）に変換する埋め込みフォトダイオードＤ１を構成している。なお、第１導電型の半導体領域２１の代わりに、第１導電型の半導体基板上に形成した半導体基板よりも低不純物濃度の第１導電型のエピタキシャル成長層を用いてもよい。

また、半導体素子１５の受光用表面埋込領域２３の上部には、ｐ^＋型のピニング層２９が更に配置されている。ピニング層２９は、ダーク時の埋め込みフォトダイオードＤ１の表面での電荷の形成を抑制するための層であり、ダーク電流削減のためには設けられてもよい。ダーク電流が問題とならない用途では、ピニング層２９が省略されてもよい。さらに、半導体領域２１上の埋め込みフォトダイオードＤ１と排出ドレイン領域２７との間には、埋め込みフォトダイオードＤ１と排出ドレイン領域２７との間に形成される転送チャネルの電位を制御して、埋め込みフォトダイオードＤ１から排出ドレイン領域２７への電荷の排出を制御するためのゲート電極３１が形成されている。

図５（ａ）及び（ｂ）には、ゲート電極３１に電圧を印加した際の半導体素子１５の垂直断面におけるポテンシャル分布を示している。具体的には、図５（ａ）には、埋め込みフォトダイオードＤ１の領域から電荷蓄積領域２５にかけてのＸ−Ｘ’線に沿った垂直断面におけるポテンシャル分布を示しており、埋め込みフォトダイオードＤ１の領域から電荷蓄積領域２５にかけて電位勾配が形成されている。また、図５（ｂ）には、埋め込みフォトダイオードＤ１の領域から排出ドレイン領域２７にかけてのＹ−Ｙ’線に沿った垂直断面におけるポテンシャル分布を示しており、実線がゲート電極３１に低電圧を印加した際の分布、点線がゲート電極３１に高電圧を印加した際の分布をそれぞれ示している。このように、ゲート電極３１に低電圧を印加した際には、埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間に電位障壁が形成されることにより埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の転送チャネルが閉じられ、入射光Ｌ_ｉｎの入射に伴って生成される電子ｅ⁻は全てが電荷蓄積領域２５に転送される。その一方で、ゲート電極３１に高電圧を印加した際には、埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の電位障壁が無くなり電位勾配が形成されることにより埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の転送チャネルが開かれ、入射光Ｌ_ｉｎの入射に伴って生成される電子ｅ⁻は全てが排出ドレイン領域２７に転送される。すなわち、ゲート電極３１に高電圧を印加した際には、埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の転送チャネルの電荷転送効果の方が、埋め込みフォトダイオードＤ１の領域と電荷蓄積領域２５との間の電荷転送効果よりも支配的であるため、発生する電子ｅ⁻は全てが排出ドレイン領域２７に転送される。このように、ゲート電極３１は、埋め込みフォトダイオードＤ１から電荷蓄積領域２５への電荷の転送を制御するためのバーチャルスイッチ３３としての機能も併せ持つ。

図３に戻って、画素Xijには、タイミング発生回路８から印加される制御パルス電圧ＴＷを反転させて制御パルス電圧ＴＤとしてゲート電極３１に与えるバッファ回路３５をさらに備えている。具体的には、バッファ回路３５は、インバータ回路である。このバッファ回路３５を備えることにより、画素Xijのゲート電極３１に直接接続される負荷を小さくすることができ、制御パルス電圧ＴＷの波形の劣化を防止できる。

さらに、画素Xijには、制御パルス電圧ＴＷの印加に伴って電荷蓄積領域２５に蓄積された電荷を電気信号として読み出す読出回路（電荷読出部）３７が設けられている。この読出回路３７は、信号読み出しトランジスタ３７ａと、スイッチングトランジスタ３７ｂと、リセットトランジスタ３７ｃとを含んで構成されている。信号読み出しトランジスタ３７ａのゲート電極は電荷蓄積領域２５に接続され、信号読み出しトランジスタ３７ａのドレイン電極はバイアス電源に接続され、信号読み出しトランジスタ３７ａのソース電極は、画素選択用のスイッチングトランジスタ３７ｂのドレイン電極に接続されている。スイッチングトランジスタ３７ｂのソース電極は垂直信号線に接続され、スイッチングトランジスタ３７ｂのゲート電極には、画素列の選択用制御信号Ｓが垂直走査回路７から与えられる。選択用制御信号Ｓをハイレベルに設定することにより、スイッチングトランジスタ３７ｂが導通され、信号読み出しトランジスタ３７ａで増幅された電荷蓄積領域２５に蓄積された電荷量に対応する電位の電気信号が垂直信号線に出力される。リセットトランジスタ３７ｃは、そのソース電極が電荷蓄積領域２５に接続され、そのドレイン電極はバイアス電源に接続され、そのゲート電極には垂直走査回路７からリセット信号Ｒが与えられる。このリセットトランジスタ３７ｃは、リセット信号Ｒがハイレベルに設定された際に、電荷蓄積領域２５に蓄積された電荷を吐き出すことにより電荷蓄積領域２５をリセットする。

図６には、画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を詳細に示している。同図に示すように、タイミング発生回路８と画素アレイ部５とは、列スキュー補正回路１２を介して接続されている。

詳細には、列スキュー補正回路１２は、画素アレイ部５の複数の画素Xijの列毎に対応して設けられた複数の補正回路部（第１の遅延調整部）４１を含んで構成されている。それぞれの補正回路部４１は、タイミング発生回路８にクロック供給線４２を介して接続された遅延調整回路４４と、メモリ（記憶部）４３とにより構成されている。このメモリ４３は、タイミング発生回路８から供給された制御パルス電圧ＴＷを遅延させるための遅延時間を決定するデジタル値を保持する。また、遅延調整回路４４は、クロック供給線４２及び対応する画素列の全画素Xijに接続され、タイミング発生回路８から供給された制御パルス電圧ＴＷを、メモリ４３から読み出したデジタル値に応じて可変の時間で遅延させ、その制御パルス電圧ＴＷを対応する列に属する全画素Xijのゲート電極３１に印加する。タイミング発生回路８は、入力端子４７からクロックが供給され、そのクロックを基に制御パルス電圧ＴＷを生成するＰＬＬ（Phase Locked Loop）回路である。また、タイミング発生回路８は、レーザ光源３のパルス光の照射タイミングを制御するトリガー信号を生成し、そのトリガー信号を出力端子４８から出力する。このタイミング発生回路８は、クロックを生成するＰＬＬ回路であるが、本実施形態において必ずしもＰＬＬ回路は必須では無く、外部入力からのクロックを受けてそれに基づいて制御パルス電圧ＴＷを画素Xijに入力する回路であってもよい。

ここで、遅延調整回路４４は、複数のバッファ回路４５と、各画素Xij内の配線抵抗４６及びバッファ回路３５とを経由して半導体素子１５のゲート電極３１に接続される。このバッファ回路４５は、各画素列に接続される複数のバッファ回路３５を駆動するためのものであり、各画素列毎に複数直列に接続されて構成される。バッファ回路３５は半導体素子１５へ供給するクロックの波形整形を行うとともに、バッファ回路４５へ直接接続される負荷を小さくするためのものである。

上記構成の列スキュー補正回路１２は、複数の画素Xijにおいて画素列間で生じる制御パルス電圧ＴＷの時間的ずれ（スキュー）を解消するために設けられる。この画素列間の制御パルス電圧ＴＷのスキューは、バッファ回路４５の製造ばらつきによる性能差、電源電圧ドロップの差等によって発生するクロック供給線における遅延時間が原因となる。列スキュー補正回路１２内のそれぞれの補正回路部４１は、画素列間に生じる制御パルス電圧ＴＷのスキューを打ち消すように、各画素列に供給される制御パルス電圧ＴＷの遅延時間を設定する。すなわち、列スキュー補正回路１２内の補正回路部４１は、タイミング発生回路８と各画素列との間のクロック供給線の信号遅延特性を変化させる。

図７〜９には、補正回路部４１を構成する遅延調整回路４４の構成例を示している。例えば、遅延調整回路４４は、図７に示すように、シングルエンド型増幅器５１とシングルエンド型増幅器５１を駆動する電流源５２，５３と調整ビットを電圧値に変換するデジタルアナログ（Ｄ／Ａ）変換器６１とを含んで構成され、電流源５２，５３の電流値が調整ビット線５４に与えられる制御信号によって調整されることにより、信号遅延特性を変更可能に構成される。また、遅延調整回路４４は、図８に示すように、差動型増幅器５５と差動型増幅器５５を駆動する電流源５６と調整ビットを電圧値に変換するデジタルアナログ（Ｄ／Ａ）変換器６２とを含んで構成され、電流源５６の電流値が調整ビット線５７に与えられる制御信号によって調整されることにより、信号遅延特性を変更可能に構成されてもよい。さらに、遅延調整回路４４は、図９に示すようなデジタル型の遅延素子であってもよい。すなわち、一組のＡＮＤゲート５８，５９の組み合わせ回路が直列に接続され、それぞれのＡＮＤゲート５８において、一方の入力に制御パルス電圧ＴＷが入力され、他方の入力に調整ビット線６０を介して制御ビットが入力され、それぞれのＡＮＤゲート５９において、一方の入力に前段のＡＮＤゲート５９の出力が順次入力され、他方の入力に対を成すＡＮＤゲート５８の出力が入力される。このような構成によれば、制御ビットの入力により、遅延時間が調整された制御パルス電圧ＴＷが出力可能とされる。

図２に示す算出回路（算出部）１１は、タイミング発生回路８によるタイミング制御により画素Xijから読み出された電気信号を基に、対象物Ｓａまでの距離を算出する。

以下、タイミング発生回路８及び算出回路１１による距離算出動作の手順を説明する。図１０は、タイミング発生回路８によって制御された発光タイミング及び電荷蓄積タイミングを示すタイミングチャートであり、図１０（ａ）は、レーザ光源３から照射されるパルス光の時間波形、図１０（ｂ）は、画素Xijによって受光される反射光の時間波形、図１０（ｃ）は、画素Xijの反射光に対する応答特性である光電流Ｉ_ｐｈの時間波形、図１０（ｄ）は、画素Xijのゲート電極３１に印加される制御パルス電圧ＴＷの時間波形である。

まず、タイミング発生回路８により所定周波数で繰り返し発光するように発光タイミングが決定され、その発光タイミングでレーザ光源３からパルス光が照射されるように、タイミング発生回路８からトリガー信号が供給される。それに応じて、発光タイミング後に対象物Ｓａまでの距離に対応した時間差ｔ_ｄで画素Xijに反射光が入射することになる。ここで画素Xijに入射する反射光のパルス幅は、画素Xijの受光部の応答時間よりも十分短い値（例えば、パルス幅１００ｐｓｅｃ以下）に設定されている。その結果、画素Xijの受光部における入射光に対する応答波形はインパルス応答とほぼ等しくなる。すなわち、発光タイミング基準とした反射光の入射時刻ｔ_ｄから受光部の応答時間Ｔ_０で極大値Ｉ_Ｍまで立ち上がり、その後応答時間Ｔ_０で立ち下がるような単一の三角波に近い応答波形となる。

このような画素Xijの応答波形に対応して、タイミング発生回路８により、発光タイミングを基準にして３種類の位相差を有する制御パルス電圧ＴＷ（１），ＴＷ（２），ＴＷ（３）を繰り返し生成するように制御される。具体的には、制御パルス電圧ＴＷ（１）は、発光タイミング後の所定期間だけハイレベルとなるような矩形パルス波に設定される。また、制御パルス電圧ＴＷ（２）は、発光タイミングから発光タイミング後の時刻Ｔ_１までハイレベルとなり、制御パルス電圧ＴＷ（１）とハイレベル区間が一部重複するような矩形パルス波に設定される。また、制御パルス電圧ＴＷ（３）は、制御パルス電圧ＴＷ（１）を反転させたような矩形パルス波に設定される。

このようにして、タイミング発生回路８により、発光タイミング後に繰り返し制御パルス電圧ＴＷ（１）が印加されるように制御された後に、画素Xijから制御パルス電圧ＴＷ（１）の印加に伴って電荷蓄積領域２５に蓄積された第１の電荷を第１の電気信号として読み出すように制御される。また、タイミング発生回路８により、発光タイミング後に繰り返し制御パルス電圧ＴＷ（２）が印加されるように制御された後に、画素Xijから制御パルス電圧ＴＷ（２）の印加に伴って電荷蓄積領域２５に蓄積された第２の電荷を第２の電気信号として読み出すように制御される。同様に、タイミング発生回路８により、発光タイミング後に繰り返し制御パルス電圧ＴＷ（３）が印加されるように制御された後に、画素Xijから制御パルス電圧ＴＷ（３）の印加に伴って電荷蓄積領域２５に蓄積された第３の電荷を第３の電気信号として読み出すように制御される。

その後、算出回路１１は、読み出された第１〜第３の電気信号の値をぞれぞれ正規化することにより蓄積電子数Ｎ_１，Ｎ_２，Ｎ_３に変換する。ここで、画素Xijの光電流のインパルス応用波形を、下記式（１）に示す１次関数により近似する。
この１次関数によれば、理想的には各制御パルス電圧ＴＷ（１），ＴＷ（２），ＴＷ（３）の印加に応じて蓄積される電子数は、時間差ｔ_ｄがＴ_１−Ｔ_０＜ｔ_ｄ≦Ｔ_１の範囲で、下記式（２）によって計算できる。

そこで、算出回路１１は、上記式（２）の関係を利用することにより、光の飛行時間である時間差ｔ_ｄを、下記式（３）を用いて算出する。このとき、算出回路１１は、蓄積電子数Ｎ_１，Ｎ_２のそれぞれを蓄積電子数Ｎ_３で補正した値の比ｒを計算する。
さらに、算出回路１１は、算出された時間差ｔ_ｄを基に対象物Ｓａまでの距離Ｌを、光の速さをｃ［ｍ／ｓ］として、下記式（４）により算出して出力する。
なお、上記式（４）によって測定可能な距離Ｌの範囲は、下記式（５）で計算される値の範囲となり、画素Xijのインパルス応答の応答時間Ｔ_０に比例する。
また、ショットノイズが支配的な状態において測定可能な距離Ｌの分解能σ_Ｌは、下記式（６）で計算される値となり、蓄積電子数Ｎ_１の平方根に反比例し、画素Xijのインパルス応答の応答時間Ｔ_０に比例する。例えば、蓄積電子数Ｎ_１＝１０^６、応答時間Ｔ_０＝１００ｐｓｅｃ、パラメータｒの取りうる値を０〜０．５とした場合は、測定可能な距離Ｌの範囲は１５ｍｍ、測定可能な分解能σ_Ｌは＝１０．６μｍ〜１３μｍとなる。

次に、補正回路部４１を構成するメモリ４３に記憶されるデジタル値の設定方法について説明する。

上述したように、パルス光の発光タイミングの遅延を変化させると、蓄積電子数Ｎ_２の出力が変化する。この出力値Ｎ_２の微分は光電流Ｉ_ｐｈと等価であることから、各画素Xij毎において発光タイミングの遅延時間を変化させながら出力値Ｎ_２を取得し、この出力値Ｎ_２の変調特性から微分値が最大となる遅延時間ｔ_ｐｅａｋ（ｉ，ｊ，Ｄ_ｃ）（Ｄ_ｃ：メモリ４３に設定されているデジタル値）を測定することで、各画素列毎に設定するメモリ４３のデジタル値の選定が行われる。なお、この変調特性は、制御パルス電圧ＴＷ（２）の遅延量を変化させても求めることができる。

例えば、カメラ装置１への入力を、全画素から等距離にある光源の直接光、もしくは全画素から等距離にある物体の反射光とし、補正回路部４１のメモリのデジタル値を初期値Ｄ_Ｃ０とした場合には、遅延時間ｔ_ｐｅａｋ（ｉ，ｊ，Ｄ_ｃ０）の画素Xij間のずれは、スキューΔＴ_１（ｉ，ｊ，Ｄ_ｃ０）と等価となる。そして、メモリ４３のデジタル値を変化させると、制御パルス電圧ＴＷ（２）の遅延量に応じて遅延時間ｔ_ｐｅａｋ（ｉ，ｊ，Ｄ_ｃ）が変化するため、各画素列毎のメモリ４３のデジタル値を、観測された遅延時間ｔ_ｐｅａｋ（ｉ，ｊ，Ｄ_ｃ）から決定することができる。

詳細には、上記式（４）中のＴ_１は、実際にはクロックスキューのために画素ごとに異なる値をとる。それを考慮すると画素Xijに関して計算される距離Ｌ（ｉ，ｊ）は、下記式（７）；
によって計算される。ここで、Ｔ_{１，ｍａｘ}は下記式（８）；
で与えられる値であり、最も遅延の大きい画素XijのＴ_１の値を示している。また、スキューΔＴ_１（ｉ，ｊ，Ｄ_ｃ０）は、Ｔ_{１，ｍａｘ}からのずれ量、すなわち、補正すべき画素間のスキューを示している。上記式（７）から分かるように、スキューが生じることによって物体が全画素Xijから等距離に存在していたとしても計算される距離に誤差が生じる。スキューが大きいとある画素Xijにおいては計算可能な範囲外となり、全画素Xijで距離を計測することができなくなるため、画素アレイ部５でスキューを補正する必要性が生じる。

本実施形態のように、補正回路部４１が列毎に存在する場合には、列毎にメモリ４３のデジタル値Ｄ_ｃを設定することが可能になり、距離は、下記式（９）；
により算出される。ここで、Ｄ_ｃ０はメモリ４３のデジタル値の初期値であり、最も遅延している画素XijのＴ_１は、下記式（１０）；
で与えられ、調節値ｔ_{ｃａｌｉ＿ｓｋｅｗ}（ｊ，Ｄ_ｃ）は、デジタル値Ｄ_ｃのときの補正回路部４１による遅延量で列毎に同一の値をとる。また、調節値ｔ_{ｃａｌｉ＿ｄｉｇ}（ｉ，ｊ）は、デジタル補正による遅延調節値であり、画素ごとに独立した値をとることができる。

本実施形態においては、デジタル値Ｄ_ｃは、列間のスキューが最も小さくなるように、下記式（１１）；
を満たすように設定される。ここで、Ｎ_Ｒは、画素Xijの垂直方向の数である。調節値ｔ_{ｃａｌｉ＿ｓｋｅｗ}（ｊ，Ｄ_ｃ）はメモリ４３のビット数で決まる分解能を有し、さらに列間のスキューのみを補正するため、ある程度の補正誤差が生じる。この補正誤差はデジタル領域で補正する。すなわち、調節値ｔ_{ｃａｌｉ＿ｄｉｇ}（ｉ，ｊ）が、下記式（１２）；
で計算される値となるように設定されることで、スキューによる画素間の距離誤差は完全に除去される。

ここで、上述した設定方法では、出力値Ｎ_２の変調特性から微分値が最大となる遅延時間を求めていた。その他の方法として、カメラ装置１への入力を全画素から等距離にある光源の直接光、もしくは全画素から等距離にある物体の反射光とし、各画素Xijにおける光量を一定とした状態で、出力値Ｎ_２が全画素で等しくなるデジタル値Ｄ_ｃを選定するだけでもよい。

以上説明したカメラ装置１によれば、複数の列毎に配列された複数の画素Xijのゲート電極３１にタイミング発生回路８から制御パルス電圧ＴＷが印加されることにより、各画素Xijにおける受光用表面埋込領域２３から電荷蓄積領域２５への電荷の転送タイミング、及び受光用表面埋込領域２３から排出ドレイン領域２７への電荷の転送タイミングが制御される。その際、各画素Xijに印加される制御パルス電圧ＴＷは、画素Xijの複数の列毎に設けられた補正回路部４１を経由することにより、列毎に可変の遅延時間が設定される。これにより、タイミング発生回路８と画素Xijとの間に設けられるバッファ回路４５の特性差等によって生じやすい列毎の伝送遅延の差を打ち消すことができ、画素Xijの列間での制御信号のスキューの発生を防止できる。その結果、時間分解能が高められた高精度のイメージングを可能にする。

また、補正回路部４１は、メモリ４３に保持する値を調整することによりタイミング発生回路８と画素Xijの各列との間の信号遅延特性を列毎に変化させることができる。これにより、画素Xijの列間のスキュー（遅延時間の差）を容易に打ち消すことができる。

図１１には、本実施形態に係るカメラ装置１の画素アレイ部５で生じるスキューの測定結果を示し、（ａ）は、列スキュー補正回路１２を備えない比較例における測定結果、（ｂ）は、列スキュー補正回路１２を備える本実施形態の測定結果を、それぞれ示している。この結果から、本実施形態のカメラ装置１においては、画素アレイ部５に含まれる全画素Xijにおけるスキューが効果的に低減されることが分かった。特に、列スキュー補正回路１２を備えない場合の画素の列間でのスキューの発生が著しいが、本実施形態では、そのような列間のスキューがほとんど解消されている。

なお、本発明は上述した実施形態に限定されるものではない。

例えば、図１２には、本発明の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示している。この変形例は、列スキュー補正回路１２に加えて、行スキュー補正回路７１をさらに備える。この行スキュー補正回路７１は、画素Xijの複数の行毎に対応して設けられた補正回路部（第２の遅延調整部）７２を複数有し、補正回路部７２は、それぞれ、各画素行における遅延時間を決定するデジタル値を保持するメモリ７３と、メモリ７３から読み出したデジタル値をＤ／Ａ変換するＤ／Ａ変換器７４を含んでいる。また、各画素Xijには、Ｄ／Ａ変換器７４に接続されたバッファ回路３５の駆動用の電流源７５が備えられ、この電流源７５は、バッファ回路３５とともに、タイミング発生回路８から供給される制御パルス電圧ＴＷの遅延時間を行毎に変化させる遅延調整回路７６を構成する。このような変形例によれば、補正回路部７２のメモリ７３に保持されたデジタル値に応じて、タイミング発生回路８と各画素Xijとの間の信号遅延特性が画素行毎に調整可能とされる。従って、タイミング発生回路８から供給される制御パルス電圧ＴＷを、複数の画素行毎に可変の時間で遅延させ、その制御パルス電圧ＴＷを画素Xijのゲート電極３１に印加することができる。

図１２に示す構成によれば、タイミング発生回路８と画素Xijとの間のクロック供給線の寄生素子等に起因して生じる行毎の伝送遅延の差を打ち消すことができ、画素Xijの行間での制御パルス電圧ＴＷのスキューの発生を防止できる。その結果、さらに時間分解能が高められた高精度のイメージングを可能にする。さらに、補正回路部７２のメモリ７３に保持する値を調整することにより遅延調整回路７６の信号遅延特性を行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。

また、図１３には、本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示している。この変形例は、列スキュー補正回路１２に加えて、各画素Xij内に設けられる補正回路部（第２の遅延調整部）７７を複数備える。この補正回路部７７は、それぞれ、各画素における遅延時間を決定するデジタル値を保持するメモリ７８と、メモリ７８から読み出したデジタル値に応じてタイミング発生回路８から供給される制御パルス電圧ＴＷの遅延時間を画素毎に変化させる遅延調整回路７９とを含んで構成される。詳細には、遅延調整回路７９は、各画素Xij内においてバッファ回路３５と半導体素子１５との間に接続され、タイミング発生回路８と各画素Xijとの間の信号遅延特性を画素毎に調整する。

図１３に示す構成によれば、メモリ７８に保持するデジタル値を調整することにより遅延調整回路７９の信号遅延特性を行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。

また、図１４には、本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示している。この変形例では、互いに隣接する複数の画素が画素群（例えば、８つの画素Xijからなる画素群）を構成し、それらの画素群が二次元的に配列されて画素アレイ部５が構成されている。そして、列スキュー補正回路１２が画素群の行毎に設けられ、それに加えて、画素群毎に画素アレイ部５内に設けられる補正回路部（第２の遅延調整部）８０を複数備える。この補正回路部８０は、それぞれ、各画素群を構成する画素Xijにおける遅延時間を決定するデジタル値を保持するメモリ８１と、メモリ８１から読み出したデジタル値に応じてタイミング発生回路８から供給される制御パルス電圧ＴＷの遅延時間を画素群を構成する画素Xij毎に変化させる遅延調整回路８２とを含んで構成される。詳細には、遅延調整回路８２は、各画素Xij群内においてバッファ回路３５と８つの画素Xijの半導体素子１５との間に接続され、タイミング発生回路８と画素群を構成する全画素Xijとの間の信号遅延特性を画素群毎に調整する。

図１４に示す構成によっても、メモリ８１に保持するデジタル値を調整することにより遅延調整回路８２の信号遅延特性を画素群の行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。

なお、本発明は、ＴＯＦ（Time Of Flight）法を用いたイメージセンサに限定されるものではなく、蛍光寿命計測用、ラマン分光イメージング用、又は近赤外分光イメージング用のイメージセンサにも適用可能である。また、本発明は、複数のゲート電極及び複数の電荷蓄積領域を含み、２以上のゲート制御信号が用いられる電荷変調素子、例えばラテラル（横方向）電界制御電荷変調素子等にも適用可能である。

Ｓａ…対象物、１…カメラ装置（イメージセンサ）、５…画素アレイ部、８…タイミング発生回路（クロック入力部）、１２…列スキュー補正回路、１５…半導体素子、Ｄ１…埋め込みフォトダイオード（受光部）、２３…受光用表面埋込領域（受光部）、２５…電荷蓄積領域（電荷蓄積部）、２７…排出ドレイン領域（電荷排出部）、３１…ゲート電極、３５…バッファ回路、４１…補正回路部（第１の遅延調整部）、４３…メモリ（記憶部）、４４…遅延調整回路、４５…バッファ回路、７２…補正回路部（第２の遅延調整回路）、７３…メモリ（記憶部）、７６…遅延調整回路、７７，８０…補正回路部（第２の遅延調整回路）、７８，８１…メモリ（記憶部）、７９，８２…遅延調整回路、Xij…画素（光電変換素子）。

Claims

入射光を電荷に変換する受光部と、電荷を蓄積する電荷蓄積部と、前記受光部から前記電荷蓄積部への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された光電変換素子と、
前記ゲート電極に印加する制御クロックを入力するクロック入力部と、
前記光電変換素子或いは前記光電変換素子の群の複数の列毎に対応して設けられ、前記クロック入力部の入力した前記制御クロックを可変の時間で遅延させ、該制御クロックを対応する列に属する複数の前記光電変換素子の前記ゲート電極に印加する第１の遅延調整部と、
を備えることを特徴とするイメージセンサ。
前記第１の遅延調整部は、遅延時間を決定する値を保持する記憶部と、
前記記憶部に保持された前記値に応じて信号遅延特性を変化させる遅延調整回路と、
を有することを特徴とする請求項１記載のイメージセンサ。
複数の前記光電変換素子或いは複数の前記光電変換素子の群は、複数の行毎に一次元的にさらに配列されており、
前記クロック入力部の入力した前記制御クロックを前記複数の行毎に可変の時間で遅延させ、該制御クロックを対応する行に属する複数の前記光電変換素子の前記ゲート電極に印加する第２の遅延調整部をさらに備える、
ことを特徴とする請求項１又は２記載のイメージセンサ。
前記第２の遅延調整回路は、
前記光電変換素子の複数の行毎に対応して設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の行毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項３に記載のイメージセンサ。
前記第２の遅延調整回路は、
前記複数の光電変換素子毎に設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の属する画素毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項３に記載のイメージセンサ。
前記第２の遅延調整回路は、
前記複数の光電変換素子の群毎に設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子の群毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の群毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項３に記載のイメージセンサ。