WO2015119243A1 - イメージセンサ - Google Patents

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WO2015119243A1
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photoelectric conversion
delay
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conversion elements
circuit
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川人　祥二
啓太 安富
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国立大学法人静岡大学
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    • H04N25/7795—Circuitry for generating timing or clock signals

Definitions

  • One aspect of the present invention relates to an image sensor including a plurality of pixels.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • TOF Time of Flight
  • an indirect method using lock-in detection synchronized with a light source is adopted, and distance resolution is enhanced.
  • a time shift (skew) of a control signal supplied to a pixel becomes a problem as high time resolution is required.
  • the skew of the control signal occurs due to manufacturing variations of buffers provided in the control signal supply line, delay in the supply line, and the like, and may range from several hundred picoseconds to about nanoseconds for each pixel.
  • the measurement range is about several hundred pico, distance calculation becomes difficult due to skew, and imaging accuracy is increased. Decreases.
  • one aspect of the present invention has been made in view of such a problem, and an object thereof is to provide an image sensor that enables high-accuracy imaging with improved time resolution.
  • an image sensor includes a light receiving unit that converts incident light into electric charge, a charge storage unit that stores electric charge, and charge transfer from the light receiving unit to the charge storage unit.
  • a plurality of one-dimensionally arranged photoelectric conversion elements, a clock input unit for inputting a control clock to be applied to the gate electrode, a photoelectric conversion element or a photoelectric conversion element Provided in correspondence with each of a plurality of columns of the group, and delays the control clock input by the clock input unit by a variable time and applies the control clock to the gate electrodes of the plurality of photoelectric conversion elements belonging to the corresponding column. 1 delay adjustment unit.
  • the control clock is input from the clock input unit to the gate electrodes of the plurality of photoelectric conversion elements arranged for each of the plurality of columns, so that the charge storage unit from the light receiving unit in each photoelectric conversion element.
  • the charge transfer timing to is controlled.
  • the control clock input to each photoelectric conversion element is variable for each column by passing through the first delay adjustment unit provided for each of the plurality of columns of the photoelectric conversion element or the group of photoelectric conversion elements. Delay time is set.
  • the first delay adjustment unit may include a storage unit that holds a value that determines the delay time, and a delay adjustment circuit that changes a signal delay characteristic according to the value held in the storage unit.
  • the plurality of photoelectric conversion elements or the group of the plurality of photoelectric conversion elements are further arranged one-dimensionally for each of the plurality of rows, and the control clock input from the clock input unit can be changed for each of the plurality of rows in a variable time.
  • a second delay adjustment unit that delays and applies the control clock to the gate electrodes of the plurality of photoelectric conversion elements belonging to the corresponding row may be further provided.
  • the second delay adjustment circuit is provided corresponding to each of the plurality of rows of the photoelectric conversion elements, the storage unit holding a value for determining the delay time, and the storage unit provided for each of the plurality of photoelectric conversion elements. And a delay adjustment circuit that changes the signal delay characteristic for each row of the photoelectric conversion elements in accordance with the value held in.
  • the signal delay characteristic of the second delay adjustment unit provided for each row can be changed by adjusting the value held in the storage unit. Thereby, the difference in transmission delay for each row of the photoelectric conversion elements can be easily canceled.
  • the second delay adjustment circuit is provided for each of the plurality of photoelectric conversion elements, and stores a value for determining a delay time, and is provided for each of the plurality of photoelectric conversion elements and is held in the storage unit.
  • the signal delay characteristic of the second delay adjustment unit can be changed for each row by adjusting the value held in the storage unit. Thereby, the difference in transmission delay for each row of the photoelectric conversion elements can be easily canceled.
  • the second delay adjustment circuit is provided for each group of the plurality of photoelectric conversion elements, and includes a storage unit that holds a value that determines the delay time, and a storage unit that is provided for each group of the plurality of photoelectric conversion elements. And a delay adjustment circuit that changes the signal delay characteristic for each group of photoelectric conversion elements in accordance with the value held in. Also with the configuration of the second delay adjustment unit, the signal delay characteristic of the second delay adjustment unit can be changed for each row by adjusting the value held in the storage unit. Thereby, the difference in transmission delay for each row of the photoelectric conversion elements can be easily canceled.
  • FIG. 1 is a diagram illustrating a schematic configuration of a measurement system 100 including a camera device 1 that is a distance measurement device according to an embodiment of the present invention. It is a block diagram which shows schematic structure of the camera apparatus 1 of FIG. It is a circuit diagram which shows the structure of the pixel Xij in the pixel array part 5 of FIG. It is a perspective view which shows the laminated structure of the semiconductor element 15 provided in the pixel Xij of FIG. 5 is a diagram showing a potential distribution in a vertical section when a voltage is applied to a gate electrode 31 in the semiconductor element 15 of FIG.
  • FIG. 3 is a circuit diagram showing a connection configuration between each pixel Xij in the pixel array section 5 of FIG. 2 and a timing generation circuit 8; FIG.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a delay adjustment circuit 44 included in the correction circuit unit 41 of FIG. 6.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a delay adjustment circuit 44 included in the correction circuit unit 41 of FIG. 6.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a delay adjustment circuit 44 included in the correction circuit unit 41 of FIG. 6.
  • 3 is a timing chart showing light emission timing and charge accumulation timing in a pixel controlled by the timing generation circuit 8 of FIG. 2. It is a graph which shows the measurement result of the skew which arises in the pixel array part 5 of the camera apparatus 1 which concerns on this embodiment.
  • FIG. 7 is a circuit diagram illustrating a configuration example of a delay adjustment circuit 44 included in the correction circuit unit 41 of FIG. 6.
  • 3 is a timing chart showing light emission timing and charge accumulation timing in a pixel controlled by the timing generation circuit 8 of FIG. 2. It is a graph which shows the measurement result of the skew which arises in the
  • FIG. 6 is a circuit diagram showing a connection configuration between each pixel Xij in a pixel array section 5 and a timing generation circuit 8 in a modification of the present invention.
  • FIG. 10 is a circuit diagram showing a connection configuration between each pixel Xij in a pixel array section 5 and a timing generation circuit 8 in another modification of the present invention.
  • FIG. 10 is a circuit diagram showing a connection configuration between each pixel Xij in a pixel array section 5 and a timing generation circuit 8 in another modification of the present invention.
  • FIG. 1 is a diagram showing a schematic configuration of a measurement system 100 including a camera device (image sensor) 1 which is a distance measuring device according to an embodiment of the present invention.
  • the measurement system 100 is used to measure the distance to the object Sa using a TOF (Time Of Flight) method, and a laser light source 3 that irradiates light toward the object Sa, and the object Sa. And a camera device 1 that calculates the distance by detecting the reflected light.
  • the laser light source 3 is a light source device capable of emitting pulsed light having a pulse width sufficiently shorter than a response time of a light receiving unit of the camera device 1 to be described later. For example, it can emit pulsed light having a central wavelength of 445 nm and a pulse width of 100 psec. It is configured.
  • the center wavelength and pulse width of the light irradiated by the laser light source 3 are not limited to the above values, and can be set to various values.
  • FIG. 2 is a block diagram showing the configuration of the camera device 1.
  • the camera device 1 is configured by integrating a pixel array unit 5 and peripheral circuit units 6, 7, 8, 9, 10, and 12 on the same semiconductor chip. It is configured on a separate circuit inside the camera device 1 outside the semiconductor chip.
  • the circuit unit 11 may be integrated on the same semiconductor chip together with the pixel array unit 5 and the peripheral circuit units 6, 7, 8, 9, 10, and 12.
  • a large number of pixels (photoelectric conversion elements) Xij (i is an integer from 1 to n, j is an integer from 1 to m) are arranged in a two-dimensional matrix, and a rectangular imaging region is formed. It is composed. That is, n pixels Xij are arranged one-dimensionally along the vertical direction for each of a plurality of columns, and m pixels are arranged one-dimensionally along the horizontal direction for every plurality of rows.
  • a horizontal scanning circuit 6 is provided along the horizontal pixel rows of the plurality of pixels Xij in the peripheral portion of the pixel array unit 5, and the vertical scanning is performed along the vertical pixel columns of the plurality of pixels Xij.
  • a circuit 7 is provided.
  • a timing generation circuit (clock input unit) 8 is connected to the horizontal scanning circuit 6 and the vertical scanning circuit 7.
  • Each pixel Xij is connected to a timing generation circuit 8 via a clock supply line including a column skew correction circuit 12.
  • the pixel Xij in the pixel array unit 5 is sequentially scanned by the timing generation circuit 8, the horizontal scanning circuit 6, and the vertical scanning circuit 7, and pixel signals are read out and initialized. That is, by scanning the pixel array unit 5 in the vertical direction in units of pixel rows by the vertical scanning circuit 7, the pixel signal of each pixel column included in the scanned pixel column is provided for each pixel column. It is configured to read by a line. Reading of the pixel signal of each pixel column is performed by outputting via a noise cancellation circuit 9 and an output buffer circuit 10 provided for each vertical signal line. Further, when the pixel signal of each pixel column is read, the horizontal scanning circuit 6 scans the pixel Xij in the horizontal direction.
  • the timing generation circuit 8 controls the timing of vertical scanning and horizontal scanning of the pixel Xij of the pixel array unit 5 as described above, and controls the irradiation timing of the pulsed light of the laser light source 3 provided in the measurement system 100. In addition, the timing of charge accumulation and charge discharge in each pixel Xij is controlled based on the irradiation timing by the control pulse voltage TW given to each pixel Xij.
  • FIG. 3 is a circuit diagram showing a configuration of the pixel Xij in the pixel array section 5
  • FIG. 4 is a perspective view showing a stacked structure of the semiconductor elements 15 provided in the pixel Xij.
  • a plurality of semiconductor elements 15 functioning as pixel circuits are arranged in the pixel Xij.
  • the semiconductor element 15 is embedded in a first conductivity type (p-type) semiconductor region 21 and a second conductivity type (n-type) light-receiving surface buried in a part of the upper portion of the semiconductor region 21.
  • a two-conductivity (n + -type) discharge drain region (charge discharge portion) 27 is formed.
  • the discharge drain region 27 is a portion for discharging electrons generated in the light receiving surface buried region 23, and a boundary that intersects the boundary line of the light receiving surface buried region 23 in contact with the charge accumulation region 25 substantially perpendicularly. It is provided near the line.
  • the light receiving surface embedded region 23 and the semiconductor region 21 immediately below the light receiving surface embedded region 23 constitute an embedded photodiode D1 that converts reflected light (incident light) from the object Sa into electric charges (electrons).
  • a first conductivity type epitaxial growth layer having a lower impurity concentration than the semiconductor substrate formed on the first conductivity type semiconductor substrate may be used.
  • a p + -type pinning layer 29 is further disposed on the light receiving surface buried region 23 of the semiconductor element 15.
  • the pinning layer 29 is a layer for suppressing charge formation on the surface of the embedded photodiode D1 in the dark, and may be provided for reducing dark current. In applications where dark current is not a problem, the pinning layer 29 may be omitted.
  • the potential of the transfer channel formed between the buried photodiode D1 and the drain region 27 is controlled between the buried photodiode D1 and the drain region 27 on the semiconductor region 21 to control the buried photodiode.
  • a gate electrode 31 for controlling the discharge of charges from D1 to the discharge drain region 27 is formed.
  • FIG. 5A and 5B show the potential distribution in the vertical cross section of the semiconductor element 15 when a voltage is applied to the gate electrode 31.
  • FIG. 5A shows a potential distribution in a vertical cross section along the line XX ′ from the region of the embedded photodiode D1 to the charge storage region 25. The region of the embedded photodiode D1 is shown in FIG. A potential gradient is formed from the charge accumulation region 25 to the charge accumulation region 25.
  • FIG. 5B shows a potential distribution in a vertical section along the YY ′ line from the buried photodiode D1 region to the discharge drain region 27. The solid line indicates a low voltage applied to the gate electrode 31.
  • the distribution when applied and the dotted line show the distribution when a high voltage is applied to the gate electrode 31, respectively.
  • a potential barrier is formed between the region of the embedded photodiode D1 and the drain region 27, so that the region of the buried photodiode D1 and the drain region are discharged. 27 is closed, and all of the electrons e ⁇ generated with the incidence of the incident light L in are transferred to the charge storage region 25.
  • the potential barrier between the region of the embedded photodiode D1 and the discharge drain region 27 disappears and a potential gradient is formed, whereby the region of the embedded photodiode D1.
  • a transfer channel between the discharge drain region 27 is opened, electrons generated in association with the incidence of the incident light L in e - all are transferred to the discharge drain region 27. That is, when a high voltage is applied to the gate electrode 31, the charge transfer effect of the transfer channel between the region of the embedded photodiode D1 and the discharge drain region 27 is greater than the region of the embedded photodiode D1 and the charge storage region. The generated electrons e ⁇ are all transferred to the discharge drain region 27 because they are more dominant than the charge transfer effect between them.
  • the gate electrode 31 also has a function as the virtual switch 33 for controlling the transfer of charges from the embedded photodiode D1 to the charge storage region 25.
  • the pixel Xij further includes a buffer circuit 35 that inverts the control pulse voltage TW applied from the timing generation circuit 8 and applies it to the gate electrode 31 as the control pulse voltage TD.
  • the buffer circuit 35 is an inverter circuit.
  • the pixel Xij is provided with a readout circuit (charge readout unit) 37 that reads out the electric charge accumulated in the electric charge accumulation region 25 as an electric signal is applied with the application of the control pulse voltage TW.
  • the readout circuit 37 includes a signal readout transistor 37a, a switching transistor 37b, and a reset transistor 37c.
  • the gate electrode of the signal readout transistor 37a is connected to the charge storage region 25, the drain electrode of the signal readout transistor 37a is connected to a bias power source, and the source electrode of the signal readout transistor 37a is connected to the drain electrode of the pixel selection switching transistor 37b. It is connected.
  • the source electrode of the switching transistor 37b is connected to the vertical signal line, and the pixel column selection control signal S is supplied from the vertical scanning circuit 7 to the gate electrode of the switching transistor 37b.
  • the selection control signal S By setting the selection control signal S to a high level, the switching transistor 37b is turned on, and an electric signal having a potential corresponding to the amount of charge accumulated in the charge accumulation region 25 amplified by the signal read transistor 37a is applied to the vertical signal line. Is output.
  • the reset transistor 37 c has a source electrode connected to the charge storage region 25, a drain electrode connected to a bias power supply, and a gate electrode to which a reset signal R is supplied from the vertical scanning circuit 7. The reset transistor 37c resets the charge accumulation region 25 by discharging the charge accumulated in the charge accumulation region 25 when the reset signal R is set to a high level.
  • FIG. 6 shows the connection configuration between each pixel Xij in the pixel array unit 5 and the timing generation circuit 8 in detail. As shown in the figure, the timing generation circuit 8 and the pixel array unit 5 are connected via a column skew correction circuit 12.
  • the column skew correction circuit 12 includes a plurality of correction circuit units (first delay adjustment units) 41 provided corresponding to the columns of the plurality of pixels Xij of the pixel array unit 5. Yes.
  • Each correction circuit unit 41 includes a delay adjustment circuit 44 connected to the timing generation circuit 8 via a clock supply line 42 and a memory (storage unit) 43.
  • the memory 43 holds a digital value that determines a delay time for delaying the control pulse voltage TW supplied from the timing generation circuit 8.
  • the delay adjustment circuit 44 is connected to the clock supply line 42 and all the pixels Xij in the corresponding pixel column, and the control pulse voltage TW supplied from the timing generation circuit 8 is variable according to the digital value read from the memory 43.
  • the control pulse voltage TW is applied to the gate electrodes 31 of all the pixels Xij belonging to the corresponding column.
  • the timing generation circuit 8 is a PLL (Phase Locked Loop) circuit that receives a clock from the input terminal 47 and generates a control pulse voltage TW based on the clock.
  • the timing generation circuit 8 generates a trigger signal that controls the irradiation timing of the pulsed light from the laser light source 3, and outputs the trigger signal from the output terminal 48.
  • the timing generation circuit 8 is a PLL circuit that generates a clock.
  • the PLL circuit is not necessarily required, and receives a clock from an external input and inputs a control pulse voltage TW to the pixel Xij based on the received clock. It may be a circuit.
  • the delay adjustment circuit 44 is connected to the gate electrode 31 of the semiconductor element 15 via the plurality of buffer circuits 45, the wiring resistors 46 in each pixel Xij, and the buffer circuit 35.
  • the buffer circuit 45 is for driving a plurality of buffer circuits 35 connected to each pixel column, and a plurality of buffer circuits 45 are connected in series for each pixel column.
  • the buffer circuit 35 shapes the clock supplied to the semiconductor element 15 and reduces the load directly connected to the buffer circuit 45.
  • the column skew correction circuit 12 having the above-described configuration is provided in order to eliminate a time lag (skew) of the control pulse voltage TW generated between the pixel columns in the plurality of pixels Xij.
  • the skew of the control pulse voltage TW between the pixel columns is caused by a delay time in the clock supply line generated by a difference in performance due to manufacturing variations of the buffer circuit 45, a difference in power supply voltage drop, or the like.
  • Each correction circuit unit 41 in the column skew correction circuit 12 sets the delay time of the control pulse voltage TW supplied to each pixel column so as to cancel the skew of the control pulse voltage TW generated between the pixel columns. That is, the correction circuit unit 41 in the column skew correction circuit 12 changes the signal delay characteristic of the clock supply line between the timing generation circuit 8 and each pixel column.
  • the delay adjustment circuit 44 includes a single-ended amplifier 51, current sources 52 and 53 that drive the single-ended amplifier 51, and digital analog (D / A) that converts adjustment bits into voltage values.
  • the converter 61 is configured, and the current delay values of the current sources 52 and 53 are adjusted by a control signal supplied to the adjustment bit line 54, so that the signal delay characteristic can be changed.
  • the delay adjustment circuit 44 includes a differential amplifier 55, a current source 56 that drives the differential amplifier 55, and a digital analog (D / A) converter that converts an adjustment bit into a voltage value.
  • the delay adjustment circuit 44 may be a digital delay element as shown in FIG. That is, a combinational circuit of a pair of AND gates 58 and 59 is connected in series. In each AND gate 58, the control pulse voltage TW is input to one input, and the other input is controlled via the adjustment bit line 60. Bits are input, and in each AND gate 59, the output of the preceding AND gate 59 is sequentially input to one input, and the output of the AND gate 58 forming a pair is input to the other input. According to such a configuration, the control pulse voltage TW whose delay time is adjusted can be output by the input of the control bit.
  • the calculation circuit (calculation unit) 11 shown in FIG. 2 calculates the distance to the object Sa based on the electrical signal read from the pixel Xij by the timing control by the timing generation circuit 8.
  • FIG. 10 is a timing chart showing the light emission timing and the charge accumulation timing controlled by the timing generation circuit 8.
  • FIG. 10A shows the time waveform of the pulsed light emitted from the laser light source 3, and FIG. the time waveform of the reflected light received by the pixel Xij, FIG. 10 (c), the time waveform of the photocurrent I ph is a response to the reflection light in the pixel Xij, FIG. 10 (d) the gate of the pixel Xij 4 is a time waveform of a control pulse voltage TW applied to an electrode 31.
  • the timing generation circuit 8 determines a light emission timing so that light is repeatedly emitted at a predetermined frequency, and a trigger signal is supplied from the timing generation circuit 8 so that pulsed light is emitted from the laser light source 3 at the light emission timing. Accordingly, the reflected light is incident on the pixel Xij with a time difference t d corresponding to the distance to the object Sa after the light emission timing.
  • the pulse width of the reflected light incident on the pixel Xij is set to a value sufficiently shorter than the response time of the light receiving unit of the pixel Xij (for example, a pulse width of 100 psec or less).
  • the response waveform with respect to the incident light in the light receiving portion of the pixel Xij is substantially equal to the impulse response.
  • a close response waveform falls like a single triangular wave in a subsequent response time T 0 .
  • the timing generation circuit 8 In response to the response waveform of the pixel Xij, the timing generation circuit 8 generates control pulse voltages TW (1), TW (2), and TW (3) having three types of phase differences based on the light emission timing. It is controlled to generate repeatedly. Specifically, the control pulse voltage TW (1) is set to a rectangular pulse wave that is at a high level only for a predetermined period after the light emission timing. The control pulse voltage TW (2) becomes a high level from the emission timing to the time T 1 of the post-emission timing control pulse voltage TW (1) and the high-level period is set to a rectangular pulse wave as to partially overlap The Further, the control pulse voltage TW (3) is set to a rectangular pulse wave obtained by inverting the control pulse voltage TW (1).
  • the timing generation circuit 8 performs control so that the control pulse voltage TW (1) is repeatedly applied after the light emission timing
  • the charge is accumulated along with the application of the control pulse voltage TW (1) from the pixel Xij. Control is performed so that the first charge accumulated in the region 25 is read out as the first electric signal.
  • the charge accumulation region 25 is applied to the charge accumulation region 25 as the control pulse voltage TW (2) is applied from the pixel Xij. Control is performed so that the accumulated second charge is read out as the second electric signal.
  • the timing generation circuit 8 performs control so that the control pulse voltage TW (3) is repeatedly applied after the light emission timing
  • the charge accumulation region 25 is applied in accordance with the application of the control pulse voltage TW (3) from the pixel Xij.
  • the third electric charge stored in is controlled to be read out as the third electric signal.
  • the calculation circuit 11 normalizes the read values of the first to third electric signals to convert them into the number of stored electrons N 1 , N 2 , N 3 .
  • the impulse applied waveform of the photocurrent of the pixel Xij is approximated by a linear function represented by the following formula (1).
  • the number of electrons accumulated in response to the application of each control pulse voltage TW (1), TW (2), TW (3) is such that the time difference t d is T 1 ⁇ T. It can be calculated by the following formula (2) in the range of 0 ⁇ t d ⁇ T 1 .
  • the calculation circuit 11 calculates the time difference t d that is the flight time of light using the following formula (3) by using the relationship of the above formula (2). At this time, the calculation circuit 11 calculates a ratio r of values obtained by correcting the number of stored electrons N 1 and N 2 with the number of stored electrons N 3 . Furthermore, calculation circuit 11, a distance L a time difference t d calculated to the object Sa based, the speed of light as the c [m / s], and outputs the calculated by the following equation (4).
  • the range of the distance L that can be measured by the above equation (4) is a range of values calculated by the following equation (5), and is proportional to the response time T 0 of the impulse response of the pixel Xij.
  • the output of the accumulated electron number N 2 is changed. Since the differentiation of the output value N 2 is equivalent to the photocurrent I ph , the output value N 2 is acquired while changing the delay time of the light emission timing for each pixel Xij, and the modulation characteristic of the output value N 2 is used.
  • the delay time t peak (i, j, D c ) D c : digital value set in the memory 43) at which the differential value is maximum, the digital value of the memory 43 set for each pixel column Is selected. This modulation characteristic can also be obtained by changing the delay amount of the control pulse voltage TW (2).
  • the input to the camera device 1 is the direct light of a light source that is equidistant from all pixels or the reflected light of an object that is equidistant from all pixels
  • the digital value in the memory of the correction circuit unit 41 is the initial value D C0. and when the deviation between pixels Xij delay time t peak (i, j, D c0) is skew ⁇ T 1 (i, j, D c0) it becomes equivalent to.
  • the delay time t peak (i, j, D c ) changes according to the delay amount of the control pulse voltage TW (2).
  • a digital value can be determined from the observed delay time t peak (i, j, D c ).
  • T 1 in the above equation (4) actually takes a different value for each pixel due to clock skew.
  • the distance L (i, j) calculated for the pixel Xij is the following equation (7);
  • T1 , max is the following formula (8);
  • the skew ⁇ T 1 (i, j, D c0 ) indicates the amount of deviation from T 1, max , that is, the skew between pixels to be corrected.
  • an error occurs in the calculated distance even if the object exists at an equal distance from all the pixels Xij due to the skew. If the skew is large, the pixel Xij is out of the range that can be calculated, and the distance cannot be measured in all the pixels Xij, so that the pixel array unit 5 needs to correct the skew.
  • the digital value D c of the memory 43 can be set for each column, and the distance is expressed by the following equation (9); Is calculated by
  • D c0 is an initial value of the digital value of the memory 43
  • T 1 of the most delayed pixel Xij is expressed by the following equation (10);
  • the adjustment value t calib_skew (j, D c ) is given by the correction circuit unit 41 at the time of the digital value D c and takes the same value for each column.
  • the adjustment value t caly_dig (i, j) is a delay adjustment value by digital correction, and can take an independent value for each pixel.
  • the digital value D c is expressed by the following formula (11) so that the skew between columns is minimized. It is set to satisfy.
  • N R is the number of pixels Xij in the vertical direction.
  • the adjustment value t cali_skew (j, D c ) has a resolution determined by the number of bits in the memory 43 and further corrects only the skew between columns, so that a certain amount of correction error occurs. This correction error is corrected in the digital domain. That is, the adjustment value t cali_dig (i, j) is expressed by the following formula (12); The distance error between pixels due to the skew is completely removed by setting so as to be the value calculated in (1).
  • the differential value from the modulation characteristic of the output value N 2 was asking a delay time becomes maximum.
  • the input to the camera device 1 is direct light from a light source that is equidistant from all pixels or reflected light from an object that is equidistant from all pixels, and the amount of light at each pixel Xij is constant. It is only necessary to select the digital value D c that makes the output value N 2 equal in all pixels.
  • the control pulse voltage TW is applied from the timing generation circuit 8 to the gate electrodes 31 of the plurality of pixels Xij arranged in a plurality of columns, whereby the light receiving surface in each pixel Xij.
  • the charge transfer timing from the buried region 23 to the charge storage region 25 and the charge transfer timing from the light receiving surface buried region 23 to the discharge drain region 27 are controlled.
  • the control pulse voltage TW applied to each pixel Xij passes through the correction circuit unit 41 provided for each of the plurality of columns of the pixel Xij, so that a variable delay time is set for each column.
  • the correction circuit unit 41 can change the signal delay characteristic between the timing generation circuit 8 and each column of the pixel Xij for each column by adjusting the value held in the memory 43. Thereby, the skew (difference in delay time) between the columns of the pixel Xij can be easily canceled.
  • FIG. 11 shows a measurement result of skew generated in the pixel array unit 5 of the camera device 1 according to the present embodiment.
  • FIG. 11A shows a measurement result in a comparative example that does not include the column skew correction circuit 12, and FIG.
  • the measurement results of the present embodiment including the column skew correction circuit 12 are respectively shown. From this result, it was found that in the camera device 1 of the present embodiment, the skew in all the pixels Xij included in the pixel array unit 5 is effectively reduced. In particular, the occurrence of skew between columns of pixels when the column skew correction circuit 12 is not provided is remarkable, but in this embodiment, such skew between columns is almost eliminated.
  • FIG. 12 shows a connection configuration between each pixel Xij in the pixel array unit 5 and the timing generation circuit 8 in the modification of the present invention.
  • This modification further includes a row skew correction circuit 71 in addition to the column skew correction circuit 12.
  • the row skew correction circuit 71 includes a plurality of correction circuit units (second delay adjustment units) 72 provided for each of a plurality of rows of the pixel Xij, and each of the correction circuit units 72 includes each pixel row.
  • a memory 73 for holding a digital value for determining the delay time in FIG. 6 and a D / A converter 74 for D / A converting the digital value read from the memory 73 are included.
  • Each pixel Xij is provided with a current source 75 for driving the buffer circuit 35 connected to the D / A converter 74, and this current source 75 is supplied from the timing generation circuit 8 together with the buffer circuit 35.
  • the delay adjustment circuit 76 is configured to change the delay time of the control pulse voltage TW for each row. According to such a modification, the signal delay characteristic between the timing generation circuit 8 and each pixel Xij can be adjusted for each pixel row in accordance with the digital value held in the memory 73 of the correction circuit unit 72. The Therefore, the control pulse voltage TW supplied from the timing generation circuit 8 can be delayed by a variable time for each of a plurality of pixel rows, and the control pulse voltage TW can be applied to the gate electrode 31 of the pixel Xij.
  • FIG. 13 shows a connection configuration between each pixel Xij in the pixel array unit 5 and the timing generation circuit 8 in another modification of the present invention.
  • This modification includes a plurality of correction circuit units (second delay adjustment units) 77 provided in each pixel Xij in addition to the column skew correction circuit 12.
  • the correction circuit unit 77 includes a memory 78 that holds a digital value for determining a delay time in each pixel, and a delay of the control pulse voltage TW supplied from the timing generation circuit 8 according to the digital value read from the memory 78.
  • a delay adjustment circuit 79 that changes the time for each pixel. Specifically, the delay adjustment circuit 79 is connected between the buffer circuit 35 and the semiconductor element 15 in each pixel Xij, and adjusts the signal delay characteristic between the timing generation circuit 8 and each pixel Xij for each pixel. .
  • the signal delay characteristic of the delay adjustment circuit 79 can be changed for each row by adjusting the digital value held in the memory 78. Thereby, the difference in transmission delay for each row of the pixel Xij can be easily canceled out.
  • FIG. 14 shows a connection configuration between each pixel Xij in the pixel array unit 5 and the timing generation circuit 8 in another modification of the present invention.
  • a plurality of adjacent pixels constitute a pixel group (for example, a pixel group including eight pixels Xij), and these pixel groups are two-dimensionally arranged to constitute the pixel array unit 5.
  • a column skew correction circuit 12 is provided for each row of the pixel group, and in addition, a plurality of correction circuit units (second delay adjustment units) 80 provided in the pixel array unit 5 for each pixel group are provided.
  • the correction circuit unit 80 is supplied from the memory 81 that holds a digital value for determining the delay time in the pixel Xij constituting each pixel group, and the timing generation circuit 8 according to the digital value read from the memory 81.
  • a delay adjustment circuit 82 for changing the delay time of the control pulse voltage TW for each pixel Xij constituting the pixel group.
  • the delay adjustment circuit 82 is connected between the buffer circuit 35 and the semiconductor elements 15 of the eight pixels Xij in each pixel Xij group, and is connected to the timing generation circuit 8 and all the pixels Xij constituting the pixel group. The signal delay characteristic is adjusted for each pixel group.
  • the signal delay characteristic of the delay adjustment circuit 82 can be changed for each row of the pixel group by adjusting the digital value held in the memory 81. Thereby, the difference in transmission delay for each row of the pixel Xij can be easily canceled out.
  • the present invention is not limited to an image sensor using the TOF (Time-Of-Flight) method, and can also be applied to an image sensor for fluorescence lifetime measurement, Raman spectroscopic imaging, or near-infrared spectroscopic imaging. It is.
  • the present invention is also applicable to a charge modulation element including a plurality of gate electrodes and a plurality of charge storage regions and using two or more gate control signals, such as a lateral (lateral) electric field control charge modulation element. .
  • Sa ... target object 1 ... camera device (image sensor), 5 ... pixel array unit, 8 ... timing generation circuit (clock input unit), 12 ... column skew correction circuit, 15 ... semiconductor element, D1 ... embedded photodiode (light reception) ), 23... Surface embedded region for light reception (light receiving portion), 25... Charge storage region (charge storage portion), 27... Drain region (charge discharge portion), 31... Gate electrode, 35.
  • Correction circuit unit (first delay adjustment unit) 43... Memory (storage unit) 44.
  • Delay adjustment circuit 45.
  • Correction circuit unit (second delay adjustment circuit) 73. Part), 76 ... delay adjustment circuit, 77, 80 ... correction circuit part (second delay adjustment circuit), 78, 81 ... memory (storage part), 79, 82 ... delay adjustment circuit, Xij ... pixel (photoelectric conversion element) ).

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Abstract

　時間分解能が高められた高精度のイメージングを可能にする。　このカメラ装置は、入射光を電荷に変換する受光用表面埋込領域と、電荷を蓄積する電荷蓄積領域と、受光用表面埋込領域から電荷蓄積領域への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された画素と、ゲート電極に印加する制御パルス電圧を生成するタイミング発生回路と、画素の複数の列毎に対応して設けられ、制御パルス電圧を可変の時間で遅延させ、該制御パルス電圧を対応する列に属する複数の画素のゲート電極に印加する補正回路部とを備える。

Description

イメージセンサ
　本発明の一側面は、複数の画素を含むイメージセンサに関する。
　従来から、光の飛行時間を計測することで距離計測が可能なＴＯＦ（Time Of Flight）法を用いたＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ、蛍光寿命計測用、ラマン分光イメージング用、又は近赤外分光イメージング用のイメージセンサの開発が進められている。例えば、下記非特許文献１及び下記特許文献２には、ＴＯＦ距離画像センサが開示されている。このＴＯＦ距離画像センサでは、光源と同期したロックイン検出による間接法が採用され、距離分解能が高められている。
S. Kawahito et al., "A CMOS time-of-flight range image sensor with gates-on-field-oxide structure"; IEEE Sensors Journal, Vol. 7, No. 12, pp.1578-1586, Dec 2007. K.Yasutomi et al., "A Time-of-Flight Image Sensor with Sub-mm Resolution Using Draining Only Modulation Pixels," Proc. 2013 Intl. Image Sensor Workshop, pp.361-364, Jun. 2013.
　しかしながら、上記の従来のイメージセンサにおいては、高時間分解能が要求されるにしたがって、画素に供給する制御信号の時間的ずれ（スキュー）が問題となる。制御信号のスキューは、制御信号の供給線に設けられるバッファの製造ばらつきや供給線における遅延などにより発生し、画素ごとに数百ピコ秒からナノ秒程度に至ることがある。例えば、上記非特許文献２のような数ピコ秒の分解能を有するイメージセンサを実現しようとした場合には、測定範囲が数百ピコ程度であるため、スキューにより距離演算が困難となり、イメージングの精度が低下する。
　そこで、本発明の一側面は、かかる課題に鑑みて為されたものであり、時間分解能が高められた高精度のイメージングを可能にするイメージセンサを提供することを目的とする。
　上記課題を解決するため、本発明の一側面にかかるイメージセンサは、入射光を電荷に変換する受光部と、電荷を蓄積する電荷蓄積部と、受光部から電荷蓄積部への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された光電変換素子と、ゲート電極に印加する制御クロックを入力するクロック入力部と、光電変換素子或いは光電変換素子の群の複数の列毎に対応して設けられ、クロック入力部の入力した制御クロックを可変の時間で遅延させ、該制御クロックを対応する列に属する複数の光電変換素子のゲート電極に印加する第１の遅延調整部と、を備える。
　このようなイメージセンサによれば、複数の列毎に配列された複数の光電変換素子のゲート電極にクロック入力部から制御クロックが入力されることにより、各光電変換素子における受光部から電荷蓄積部への電荷の転送タイミングが制御される。その際、各光電変換素子に入力される制御クロックは、光電変換素子或いは光電変換素子の群の複数の列毎に設けられた第１の遅延調整部を経由することにより、列毎に可変の遅延時間が設定される。これにより、クロック入力部と光電変換素子との間に設けられるバッファの特性差等によって生じやすい列毎の伝送遅延の差を打ち消すことができ、光電変換素子の列間での制御信号のスキューの発生を防止できる。その結果、時間分解能が高められた高精度のイメージングを可能にする。
　第１の遅延調整部は、遅延時間を決定する値を保持する記憶部と、記憶部に保持された値に応じて信号遅延特性を変化させる遅延調整回路と、を有してもよい。このような第１の遅延調整部の構成により、記憶部に保持する値を調整することにより第１の遅延調整部の信号遅延特性を変化させることができる。これにより、光電変換素子の列毎の伝送遅延の差を容易に打ち消すことができる。
　また、複数の光電変換素子或いは複数の光電変換素子の群は、複数の行毎に一次元的にさらに配列されており、クロック入力部の入力した制御クロックを複数の行毎に可変の時間で遅延させ、該制御クロックを対応する行に属する複数の光電変換素子のゲート電極に印加する第２の遅延調整部をさらに備えてもよい。かかる構成を採れば、クロック入力部と光電変換素子との間の配線部によって生じる行毎の伝送遅延の差を打ち消すことができ、光電変換素子の行間での制御信号のスキューの発生を防止できる。その結果、さらに時間分解能が高められた高精度のイメージングを可能にする。
　さらに、第２の遅延調整回路は、光電変換素子の複数の行毎に対応して設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の行毎に変化させる遅延調整回路とを有してもよい。このような第２の遅延調整部の構成により、記憶部に保持する値を調整することにより行毎に設けられた第２の遅延調整部の信号遅延特性を変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。
　またさらに、第２の遅延調整回路は、複数の光電変換素子毎に設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の属する画素毎に変化させる遅延調整回路とを有してもよい。このような第２の遅延調整部の構成によっても、記憶部に保持する値を調整することにより第２の遅延調整部の信号遅延特性を行毎に変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。
　さらにまた、第２の遅延調整回路は、複数の光電変換素子の群毎に設けられ、遅延時間を決定する値を保持する記憶部と、複数の光電変換素子の群毎に設けられ、記憶部に保持された値に応じて信号遅延特性を光電変換素子の群毎に変化させる遅延調整回路とを有してもよい。このような第２の遅延調整部の構成によっても、記憶部に保持する値を調整することにより第２の遅延調整部の信号遅延特性を行毎に変化させることができる。これにより、光電変換素子の行毎の伝送遅延の差を容易に打ち消すことができる。
　本発明の一側面によれば、時間分解能が高められた高精度のイメージングを可能にする。
本発明の一実施形態に係る距離計測装置であるカメラ装置１を含む測定システム１００の概略構成を示す図である。 図１のカメラ装置１の概略構成を示すブロック図である。 図２の画素アレイ部５内の画素Xijの構成を示す回路図である。 図３の画素Xijに設けられた半導体素子１５の積層構造を示す斜視図である。 図４の半導体素子１５において、ゲート電極３１に電圧を印加した際の垂直断面におけるポテンシャル分布を示す図である。 図２の画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。 図６の補正回路部４１を構成する遅延調整回路４４の構成例を示す回路図である。 図６の補正回路部４１を構成する遅延調整回路４４の構成例を示す回路図である。 図６の補正回路部４１を構成する遅延調整回路４４の構成例を示す回路図である。 図２のタイミング発生回路８によって制御された発光タイミング及び画素における電荷蓄積タイミングを示すタイミングチャートである。 本実施形態に係るカメラ装置１の画素アレイ部５で生じるスキューの測定結果を示すグラフである。 本発明の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。 本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。 本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示す回路図である。
　以下、図面を参照しつつ本発明の一側面に係るイメージセンサである距離計測装置の実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。また、各図面は説明用のために作成されたものであり、説明の対象部位を特に強調するように描かれている。そのため、図面における各部材の寸法比率は、必ずしも実際のものとは一致しない。
　図１は、本発明の一実施形態に係る距離計測装置であるカメラ装置（イメージセンサ）１を含む測定システム１００の概略構成を示す図である。この測定システム１００は、対象物Ｓａまでの距離をＴＯＦ（Time Of Flight）法を用いて測定するために用いられ、対象物Ｓａに向けて光を照射するレーザ光源３と、対象物Ｓａからの反射光を検出して距離を算出するカメラ装置１とを含んで構成されている。レーザ光源３は、後述するカメラ装置１の受光部の応答時間よりも十分短いパルス幅のパルス光を照射可能な光源装置であり、例えば、中心波長445nm、パルス幅１００ｐｓｅｃのパルス光を照射可能に構成されている。なお、レーザ光源３の照射する光の中心波長及びパルス幅は上記値には限定されず、様々な値に設定され得る。
　図２は、カメラ装置１の構成を示すブロック図である。カメラ装置１は、同図に示すように、画素アレイ部５と周辺回路部６，７，８，９，１０，１２とが同一の半導体チップ上に集積化されて構成され、回路部１１が半導体チップの外部のカメラ装置１内部の別回路上に構成されている。なお、回路部１１が画素アレイ部５と周辺回路部６，７，８，９，１０，１２とともに同一の半導体チップ上に集積化されていてもよい。
　画素アレイ部５には、２次元マトリクス状に多数の画素（光電変換素子）Xij（ｉは１～ｎの整数、ｊは１～ｍの整数）が配列されており、方形状の撮像領域を構成している。すなわち、画素Xijが、複数の列毎に一次元的に垂直方向に沿ってｎ個配列されるとともに、複数の行毎に一次元的に水平方向に沿ってｍ個配列される。そして、この画素アレイ部５の周辺部には、複数の画素Xijの水平方向の画素行に沿って水平走査回路６が設けられるとともに、複数の画素Xijの垂直方向の画素列に沿って垂直走査回路７が設けられている。これらの水平走査回路６及び垂直走査回路７にはタイミング発生回路（クロック入力部）８が接続されている。また、各画素Xijには、列スキュー補正回路１２を含むクロック供給線を介してタイミング発生回路８が接続されている。
　タイミング発生回路８、水平走査回路６及び垂直走査回路７によって画素アレイ部５内の画素Xijが順次走査され、画素信号の読み出しや初期化が実行される。すなわち、画素アレイ部５を垂直走査回路７によって各画素行単位で垂直方向に走査することにより、走査された画素列に含まれる各画素列の画素信号を各画素列毎に設けられた垂直信号線によって読み出す構成となっている。各画素列の画素信号の読み出しは、垂直信号線毎に設けられたノイズキャンセル回路９、及び出力バッファ回路１０を経由して出力することにより行われる。さらに、各画素列の画素信号の読み出し時には、水平走査回路６によって画素Xijの水平方向の走査が行われる。タイミング発生回路８は、上述したような画素アレイ部５の画素Xijの垂直走査及び水平走査のタイミングの制御を行うと共に、測定システム１００に設けられたレーザ光源３のパルス光の照射タイミングの制御、及び各画素Xijに与える制御パルス電圧ＴＷによるその照射タイミングを基準にした各画素Xijにおける電荷蓄積及び電荷排出のタイミングの制御を行う。
　図３は、画素アレイ部５内の画素Xijの構成を示す回路図であり、図４は、画素Xijに設けられた半導体素子１５の積層構造を示す斜視図である。これらの図に示すように、画素Xij内には画素回路として機能する半導体素子１５が複数配列されて設けられている。半導体素子１５は、第１導電型（ｐ型）の半導体領域２１と、半導体領域２１の上部の一部に埋め込まれ、光が入射される第２導電型（ｎ型）の受光用表面埋込領域（受光部）２３と、半導体領域２１の上部の一部に受光用表面埋込領域（受光部）２３に隣接して設けられ、受光用表面埋込領域（受光部）２３が生成した電荷を蓄積する第２導電型（ｎ＋型）の電荷蓄積領域（電荷蓄積部）２５と、半導体領域２１の上部の一部に受光用表面埋込領域２３の近傍に分離して埋め込まれた第２導電型（ｎ＋型）の排出ドレイン領域（電荷排出部）２７とが形成されている。この排出ドレイン領域２７は、受光用表面埋込領域２３で生成された電子を排出するための部位であり、受光用表面埋込領域２３の電荷蓄積領域２５と接する境界線と略垂直に交わる境界線の近傍に設けられている。これらの受光用表面埋込領域２３とその領域の直下の半導体領域２１とで、対象物Ｓａからの反射光（入射光）を電荷（電子）に変換する埋め込みフォトダイオードＤ１を構成している。なお、第１導電型の半導体領域２１の代わりに、第１導電型の半導体基板上に形成した半導体基板よりも低不純物濃度の第１導電型のエピタキシャル成長層を用いてもよい。
　また、半導体素子１５の受光用表面埋込領域２３の上部には、ｐ＋型のピニング層２９が更に配置されている。ピニング層２９は、ダーク時の埋め込みフォトダイオードＤ１の表面での電荷の形成を抑制するための層であり、ダーク電流削減のためには設けられてもよい。ダーク電流が問題とならない用途では、ピニング層２９が省略されてもよい。さらに、半導体領域２１上の埋め込みフォトダイオードＤ１と排出ドレイン領域２７との間には、埋め込みフォトダイオードＤ１と排出ドレイン領域２７との間に形成される転送チャネルの電位を制御して、埋め込みフォトダイオードＤ１から排出ドレイン領域２７への電荷の排出を制御するためのゲート電極３１が形成されている。
　図５（ａ）及び（ｂ）には、ゲート電極３１に電圧を印加した際の半導体素子１５の垂直断面におけるポテンシャル分布を示している。具体的には、図５（ａ）には、埋め込みフォトダイオードＤ１の領域から電荷蓄積領域２５にかけてのＸ－Ｘ’線に沿った垂直断面におけるポテンシャル分布を示しており、埋め込みフォトダイオードＤ１の領域から電荷蓄積領域２５にかけて電位勾配が形成されている。また、図５（ｂ）には、埋め込みフォトダイオードＤ１の領域から排出ドレイン領域２７にかけてのＹ－Ｙ’線に沿った垂直断面におけるポテンシャル分布を示しており、実線がゲート電極３１に低電圧を印加した際の分布、点線がゲート電極３１に高電圧を印加した際の分布をそれぞれ示している。このように、ゲート電極３１に低電圧を印加した際には、埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間に電位障壁が形成されることにより埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の転送チャネルが閉じられ、入射光Ｌｉｎの入射に伴って生成される電子ｅ－は全てが電荷蓄積領域２５に転送される。その一方で、ゲート電極３１に高電圧を印加した際には、埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の電位障壁が無くなり電位勾配が形成されることにより埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の転送チャネルが開かれ、入射光Ｌｉｎの入射に伴って生成される電子ｅ－は全てが排出ドレイン領域２７に転送される。すなわち、ゲート電極３１に高電圧を印加した際には、埋め込みフォトダイオードＤ１の領域と排出ドレイン領域２７との間の転送チャネルの電荷転送効果の方が、埋め込みフォトダイオードＤ１の領域と電荷蓄積領域２５との間の電荷転送効果よりも支配的であるため、発生する電子ｅ－は全てが排出ドレイン領域２７に転送される。このように、ゲート電極３１は、埋め込みフォトダイオードＤ１から電荷蓄積領域２５への電荷の転送を制御するためのバーチャルスイッチ３３としての機能も併せ持つ。
　図３に戻って、画素Xijには、タイミング発生回路８から印加される制御パルス電圧ＴＷを反転させて制御パルス電圧ＴＤとしてゲート電極３１に与えるバッファ回路３５をさらに備えている。具体的には、バッファ回路３５は、インバータ回路である。このバッファ回路３５を備えることにより、画素Xijのゲート電極３１に直接接続される負荷を小さくすることができ、制御パルス電圧ＴＷの波形の劣化を防止できる。
　さらに、画素Xijには、制御パルス電圧ＴＷの印加に伴って電荷蓄積領域２５に蓄積された電荷を電気信号として読み出す読出回路（電荷読出部）３７が設けられている。この読出回路３７は、信号読み出しトランジスタ３７ａと、スイッチングトランジスタ３７ｂと、リセットトランジスタ３７ｃとを含んで構成されている。信号読み出しトランジスタ３７ａのゲート電極は電荷蓄積領域２５に接続され、信号読み出しトランジスタ３７ａのドレイン電極はバイアス電源に接続され、信号読み出しトランジスタ３７ａのソース電極は、画素選択用のスイッチングトランジスタ３７ｂのドレイン電極に接続されている。スイッチングトランジスタ３７ｂのソース電極は垂直信号線に接続され、スイッチングトランジスタ３７ｂのゲート電極には、画素列の選択用制御信号Ｓが垂直走査回路７から与えられる。選択用制御信号Ｓをハイレベルに設定することにより、スイッチングトランジスタ３７ｂが導通され、信号読み出しトランジスタ３７ａで増幅された電荷蓄積領域２５に蓄積された電荷量に対応する電位の電気信号が垂直信号線に出力される。リセットトランジスタ３７ｃは、そのソース電極が電荷蓄積領域２５に接続され、そのドレイン電極はバイアス電源に接続され、そのゲート電極には垂直走査回路７からリセット信号Ｒが与えられる。このリセットトランジスタ３７ｃは、リセット信号Ｒがハイレベルに設定された際に、電荷蓄積領域２５に蓄積された電荷を吐き出すことにより電荷蓄積領域２５をリセットする。
　図６には、画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を詳細に示している。同図に示すように、タイミング発生回路８と画素アレイ部５とは、列スキュー補正回路１２を介して接続されている。
　詳細には、列スキュー補正回路１２は、画素アレイ部５の複数の画素Xijの列毎に対応して設けられた複数の補正回路部（第１の遅延調整部）４１を含んで構成されている。それぞれの補正回路部４１は、タイミング発生回路８にクロック供給線４２を介して接続された遅延調整回路４４と、メモリ（記憶部）４３とにより構成されている。このメモリ４３は、タイミング発生回路８から供給された制御パルス電圧ＴＷを遅延させるための遅延時間を決定するデジタル値を保持する。また、遅延調整回路４４は、クロック供給線４２及び対応する画素列の全画素Xijに接続され、タイミング発生回路８から供給された制御パルス電圧ＴＷを、メモリ４３から読み出したデジタル値に応じて可変の時間で遅延させ、その制御パルス電圧ＴＷを対応する列に属する全画素Xijのゲート電極３１に印加する。タイミング発生回路８は、入力端子４７からクロックが供給され、そのクロックを基に制御パルス電圧ＴＷを生成するＰＬＬ（Phase Locked Loop）回路である。また、タイミング発生回路８は、レーザ光源３のパルス光の照射タイミングを制御するトリガー信号を生成し、そのトリガー信号を出力端子４８から出力する。このタイミング発生回路８は、クロックを生成するＰＬＬ回路であるが、本実施形態において必ずしもＰＬＬ回路は必須では無く、外部入力からのクロックを受けてそれに基づいて制御パルス電圧ＴＷを画素Xijに入力する回路であってもよい。
　ここで、遅延調整回路４４は、複数のバッファ回路４５と、各画素Xij内の配線抵抗４６及びバッファ回路３５とを経由して半導体素子１５のゲート電極３１に接続される。このバッファ回路４５は、各画素列に接続される複数のバッファ回路３５を駆動するためのものであり、各画素列毎に複数直列に接続されて構成される。バッファ回路３５は半導体素子１５へ供給するクロックの波形整形を行うとともに、バッファ回路４５へ直接接続される負荷を小さくするためのものである。
　上記構成の列スキュー補正回路１２は、複数の画素Xijにおいて画素列間で生じる制御パルス電圧ＴＷの時間的ずれ（スキュー）を解消するために設けられる。この画素列間の制御パルス電圧ＴＷのスキューは、バッファ回路４５の製造ばらつきによる性能差、電源電圧ドロップの差等によって発生するクロック供給線における遅延時間が原因となる。列スキュー補正回路１２内のそれぞれの補正回路部４１は、画素列間に生じる制御パルス電圧ＴＷのスキューを打ち消すように、各画素列に供給される制御パルス電圧ＴＷの遅延時間を設定する。すなわち、列スキュー補正回路１２内の補正回路部４１は、タイミング発生回路８と各画素列との間のクロック供給線の信号遅延特性を変化させる。
　図７～９には、補正回路部４１を構成する遅延調整回路４４の構成例を示している。例えば、遅延調整回路４４は、図７に示すように、シングルエンド型増幅器５１とシングルエンド型増幅器５１を駆動する電流源５２，５３と調整ビットを電圧値に変換するデジタルアナログ（Ｄ／Ａ）変換器６１とを含んで構成され、電流源５２，５３の電流値が調整ビット線５４に与えられる制御信号によって調整されることにより、信号遅延特性を変更可能に構成される。また、遅延調整回路４４は、図８に示すように、差動型増幅器５５と差動型増幅器５５を駆動する電流源５６と調整ビットを電圧値に変換するデジタルアナログ（Ｄ／Ａ）変換器６２とを含んで構成され、電流源５６の電流値が調整ビット線５７に与えられる制御信号によって調整されることにより、信号遅延特性を変更可能に構成されてもよい。さらに、遅延調整回路４４は、図９に示すようなデジタル型の遅延素子であってもよい。すなわち、一組のＡＮＤゲート５８，５９の組み合わせ回路が直列に接続され、それぞれのＡＮＤゲート５８において、一方の入力に制御パルス電圧ＴＷが入力され、他方の入力に調整ビット線６０を介して制御ビットが入力され、それぞれのＡＮＤゲート５９において、一方の入力に前段のＡＮＤゲート５９の出力が順次入力され、他方の入力に対を成すＡＮＤゲート５８の出力が入力される。このような構成によれば、制御ビットの入力により、遅延時間が調整された制御パルス電圧ＴＷが出力可能とされる。
　図２に示す算出回路（算出部）１１は、タイミング発生回路８によるタイミング制御により画素Xijから読み出された電気信号を基に、対象物Ｓａまでの距離を算出する。
　以下、タイミング発生回路８及び算出回路１１による距離算出動作の手順を説明する。図１０は、タイミング発生回路８によって制御された発光タイミング及び電荷蓄積タイミングを示すタイミングチャートであり、図１０（ａ）は、レーザ光源３から照射されるパルス光の時間波形、図１０（ｂ）は、画素Xijによって受光される反射光の時間波形、図１０（ｃ）は、画素Xijの反射光に対する応答特性である光電流Ｉｐｈの時間波形、図１０（ｄ）は、画素Xijのゲート電極３１に印加される制御パルス電圧ＴＷの時間波形である。
　まず、タイミング発生回路８により所定周波数で繰り返し発光するように発光タイミングが決定され、その発光タイミングでレーザ光源３からパルス光が照射されるように、タイミング発生回路８からトリガー信号が供給される。それに応じて、発光タイミング後に対象物Ｓａまでの距離に対応した時間差ｔｄで画素Xijに反射光が入射することになる。ここで画素Xijに入射する反射光のパルス幅は、画素Xijの受光部の応答時間よりも十分短い値（例えば、パルス幅１００ｐｓｅｃ以下）に設定されている。その結果、画素Xijの受光部における入射光に対する応答波形はインパルス応答とほぼ等しくなる。すなわち、発光タイミング基準とした反射光の入射時刻ｔｄから受光部の応答時間Ｔ０で極大値ＩＭまで立ち上がり、その後応答時間Ｔ０で立ち下がるような単一の三角波に近い応答波形となる。
　このような画素Xijの応答波形に対応して、タイミング発生回路８により、発光タイミングを基準にして３種類の位相差を有する制御パルス電圧ＴＷ（１），ＴＷ（２），ＴＷ（３）を繰り返し生成するように制御される。具体的には、制御パルス電圧ＴＷ（１）は、発光タイミング後の所定期間だけハイレベルとなるような矩形パルス波に設定される。また、制御パルス電圧ＴＷ（２）は、発光タイミングから発光タイミング後の時刻Ｔ１までハイレベルとなり、制御パルス電圧ＴＷ（１）とハイレベル区間が一部重複するような矩形パルス波に設定される。また、制御パルス電圧ＴＷ（３）は、制御パルス電圧ＴＷ（１）を反転させたような矩形パルス波に設定される。
　このようにして、タイミング発生回路８により、発光タイミング後に繰り返し制御パルス電圧ＴＷ（１）が印加されるように制御された後に、画素Xijから制御パルス電圧ＴＷ（１）の印加に伴って電荷蓄積領域２５に蓄積された第１の電荷を第１の電気信号として読み出すように制御される。また、タイミング発生回路８により、発光タイミング後に繰り返し制御パルス電圧ＴＷ（２）が印加されるように制御された後に、画素Xijから制御パルス電圧ＴＷ（２）の印加に伴って電荷蓄積領域２５に蓄積された第２の電荷を第２の電気信号として読み出すように制御される。同様に、タイミング発生回路８により、発光タイミング後に繰り返し制御パルス電圧ＴＷ（３）が印加されるように制御された後に、画素Xijから制御パルス電圧ＴＷ（３）の印加に伴って電荷蓄積領域２５に蓄積された第３の電荷を第３の電気信号として読み出すように制御される。
　その後、算出回路１１は、読み出された第１～第３の電気信号の値をぞれぞれ正規化することにより蓄積電子数Ｎ１，Ｎ２，Ｎ３に変換する。ここで、画素Xijの光電流のインパルス応用波形を、下記式（１）に示す１次関数により近似する。
Figure JPOXMLDOC01-appb-M000001
 この１次関数によれば、理想的には各制御パルス電圧ＴＷ（１），ＴＷ（２），ＴＷ（３）の印加に応じて蓄積される電子数は、時間差ｔｄがＴ１－Ｔ０＜ｔｄ≦Ｔ１の範囲で、下記式（２）によって計算できる。
Figure JPOXMLDOC01-appb-M000002
　そこで、算出回路１１は、上記式（２）の関係を利用することにより、光の飛行時間である時間差ｔｄを、下記式（３）を用いて算出する。このとき、算出回路１１は、蓄積電子数Ｎ１，Ｎ２のそれぞれを蓄積電子数Ｎ３で補正した値の比ｒを計算する。
Figure JPOXMLDOC01-appb-M000003
 さらに、算出回路１１は、算出された時間差ｔｄを基に対象物Ｓａまでの距離Ｌを、光の速さをｃ［ｍ／ｓ］として、下記式（４）により算出して出力する。
Figure JPOXMLDOC01-appb-M000004
 なお、上記式（４）によって測定可能な距離Ｌの範囲は、下記式（５）で計算される値の範囲となり、画素Xijのインパルス応答の応答時間Ｔ０に比例する。
Figure JPOXMLDOC01-appb-M000005
 また、ショットノイズが支配的な状態において測定可能な距離Ｌの分解能σＬは、下記式（６）で計算される値となり、蓄積電子数Ｎ１の平方根に反比例し、画素Xijのインパルス応答の応答時間Ｔ０に比例する。例えば、蓄積電子数Ｎ１＝１０６、応答時間Ｔ０＝１００ｐｓｅｃ、パラメータｒの取りうる値を０～０．５とした場合は、測定可能な距離Ｌの範囲は１５ｍｍ、測定可能な分解能σＬは＝１０．６μｍ～１３μｍとなる。
Figure JPOXMLDOC01-appb-M000006
　次に、補正回路部４１を構成するメモリ４３に記憶されるデジタル値の設定方法について説明する。
　上述したように、パルス光の発光タイミングの遅延を変化させると、蓄積電子数Ｎ２の出力が変化する。この出力値Ｎ２の微分は光電流Ｉｐｈと等価であることから、各画素Xij毎において発光タイミングの遅延時間を変化させながら出力値Ｎ２を取得し、この出力値Ｎ２の変調特性から微分値が最大となる遅延時間ｔｐｅａｋ（ｉ，ｊ，Ｄｃ）（Ｄｃ：メモリ４３に設定されているデジタル値）を測定することで、各画素列毎に設定するメモリ４３のデジタル値の選定が行われる。なお、この変調特性は、制御パルス電圧ＴＷ（２）の遅延量を変化させても求めることができる。
　例えば、カメラ装置１への入力を、全画素から等距離にある光源の直接光、もしくは全画素から等距離にある物体の反射光とし、補正回路部４１のメモリのデジタル値を初期値ＤＣ０とした場合には、遅延時間ｔｐｅａｋ（ｉ，ｊ，Ｄｃ０）の画素Xij間のずれは、スキューΔＴ１（ｉ，ｊ，Ｄｃ０）と等価となる。そして、メモリ４３のデジタル値を変化させると、制御パルス電圧ＴＷ（２）の遅延量に応じて遅延時間ｔｐｅａｋ（ｉ，ｊ，Ｄｃ）が変化するため、各画素列毎のメモリ４３のデジタル値を、観測された遅延時間ｔｐｅａｋ（ｉ，ｊ，Ｄｃ）から決定することができる。
　詳細には、上記式（４）中のＴ１は、実際にはクロックスキューのために画素ごとに異なる値をとる。それを考慮すると画素Xijに関して計算される距離Ｌ（ｉ，ｊ）は、下記式（７）；
Figure JPOXMLDOC01-appb-M000007
 によって計算される。ここで、Ｔ１，ｍａｘは下記式（８）；
Figure JPOXMLDOC01-appb-M000008
 で与えられる値であり、最も遅延の大きい画素XijのＴ１の値を示している。また、スキューΔＴ１（ｉ，ｊ，Ｄｃ０）は、Ｔ１，ｍａｘからのずれ量、すなわち、補正すべき画素間のスキューを示している。上記式（７）から分かるように、スキューが生じることによって物体が全画素Xijから等距離に存在していたとしても計算される距離に誤差が生じる。スキューが大きいとある画素Xijにおいては計算可能な範囲外となり、全画素Xijで距離を計測することができなくなるため、画素アレイ部５でスキューを補正する必要性が生じる。
　本実施形態のように、補正回路部４１が列毎に存在する場合には、列毎にメモリ４３のデジタル値Ｄｃを設定することが可能になり、距離は、下記式（９）；
Figure JPOXMLDOC01-appb-M000009
 により算出される。ここで、Ｄｃ０はメモリ４３のデジタル値の初期値であり、最も遅延している画素XijのＴ１は、下記式（１０）；
Figure JPOXMLDOC01-appb-M000010
 で与えられ、調節値ｔｃａｌｉ＿ｓｋｅｗ（ｊ，Ｄｃ）は、デジタル値Ｄｃのときの補正回路部４１による遅延量で列毎に同一の値をとる。また、調節値ｔｃａｌｉ＿ｄｉｇ（ｉ，ｊ）は、デジタル補正による遅延調節値であり、画素ごとに独立した値をとることができる。
　本実施形態においては、デジタル値Ｄｃは、列間のスキューが最も小さくなるように、下記式（１１）；
Figure JPOXMLDOC01-appb-M000011
 を満たすように設定される。ここで、ＮＲは、画素Xijの垂直方向の数である。調節値ｔｃａｌｉ＿ｓｋｅｗ（ｊ，Ｄｃ）はメモリ４３のビット数で決まる分解能を有し、さらに列間のスキューのみを補正するため、ある程度の補正誤差が生じる。この補正誤差はデジタル領域で補正する。すなわち、調節値ｔｃａｌｉ＿ｄｉｇ（ｉ，ｊ）が、下記式（１２）；
Figure JPOXMLDOC01-appb-M000012
 で計算される値となるように設定されることで、スキューによる画素間の距離誤差は完全に除去される。
　ここで、上述した設定方法では、出力値Ｎ２の変調特性から微分値が最大となる遅延時間を求めていた。その他の方法として、カメラ装置１への入力を全画素から等距離にある光源の直接光、もしくは全画素から等距離にある物体の反射光とし、各画素Xijにおける光量を一定とした状態で、出力値Ｎ２が全画素で等しくなるデジタル値Ｄｃを選定するだけでもよい。
　以上説明したカメラ装置１によれば、複数の列毎に配列された複数の画素Xijのゲート電極３１にタイミング発生回路８から制御パルス電圧ＴＷが印加されることにより、各画素Xijにおける受光用表面埋込領域２３から電荷蓄積領域２５への電荷の転送タイミング、及び受光用表面埋込領域２３から排出ドレイン領域２７への電荷の転送タイミングが制御される。その際、各画素Xijに印加される制御パルス電圧ＴＷは、画素Xijの複数の列毎に設けられた補正回路部４１を経由することにより、列毎に可変の遅延時間が設定される。これにより、タイミング発生回路８と画素Xijとの間に設けられるバッファ回路４５の特性差等によって生じやすい列毎の伝送遅延の差を打ち消すことができ、画素Xijの列間での制御信号のスキューの発生を防止できる。その結果、時間分解能が高められた高精度のイメージングを可能にする。
　また、補正回路部４１は、メモリ４３に保持する値を調整することによりタイミング発生回路８と画素Xijの各列との間の信号遅延特性を列毎に変化させることができる。これにより、画素Xijの列間のスキュー（遅延時間の差）を容易に打ち消すことができる。
　図１１には、本実施形態に係るカメラ装置１の画素アレイ部５で生じるスキューの測定結果を示し、（ａ）は、列スキュー補正回路１２を備えない比較例における測定結果、（ｂ）は、列スキュー補正回路１２を備える本実施形態の測定結果を、それぞれ示している。この結果から、本実施形態のカメラ装置１においては、画素アレイ部５に含まれる全画素Xijにおけるスキューが効果的に低減されることが分かった。特に、列スキュー補正回路１２を備えない場合の画素の列間でのスキューの発生が著しいが、本実施形態では、そのような列間のスキューがほとんど解消されている。
　なお、本発明は上述した実施形態に限定されるものではない。
　例えば、図１２には、本発明の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示している。この変形例は、列スキュー補正回路１２に加えて、行スキュー補正回路７１をさらに備える。この行スキュー補正回路７１は、画素Xijの複数の行毎に対応して設けられた補正回路部（第２の遅延調整部）７２を複数有し、補正回路部７２は、それぞれ、各画素行における遅延時間を決定するデジタル値を保持するメモリ７３と、メモリ７３から読み出したデジタル値をＤ／Ａ変換するＤ／Ａ変換器７４を含んでいる。また、各画素Xijには、Ｄ／Ａ変換器７４に接続されたバッファ回路３５の駆動用の電流源７５が備えられ、この電流源７５は、バッファ回路３５とともに、タイミング発生回路８から供給される制御パルス電圧ＴＷの遅延時間を行毎に変化させる遅延調整回路７６を構成する。このような変形例によれば、補正回路部７２のメモリ７３に保持されたデジタル値に応じて、タイミング発生回路８と各画素Xijとの間の信号遅延特性が画素行毎に調整可能とされる。従って、タイミング発生回路８から供給される制御パルス電圧ＴＷを、複数の画素行毎に可変の時間で遅延させ、その制御パルス電圧ＴＷを画素Xijのゲート電極３１に印加することができる。
　図１２に示す構成によれば、タイミング発生回路８と画素Xijとの間のクロック供給線の寄生素子等に起因して生じる行毎の伝送遅延の差を打ち消すことができ、画素Xijの行間での制御パルス電圧ＴＷのスキューの発生を防止できる。その結果、さらに時間分解能が高められた高精度のイメージングを可能にする。さらに、補正回路部７２のメモリ７３に保持する値を調整することにより遅延調整回路７６の信号遅延特性を行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。
　また、図１３には、本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示している。この変形例は、列スキュー補正回路１２に加えて、各画素Xij内に設けられる補正回路部（第２の遅延調整部）７７を複数備える。この補正回路部７７は、それぞれ、各画素における遅延時間を決定するデジタル値を保持するメモリ７８と、メモリ７８から読み出したデジタル値に応じてタイミング発生回路８から供給される制御パルス電圧ＴＷの遅延時間を画素毎に変化させる遅延調整回路７９とを含んで構成される。詳細には、遅延調整回路７９は、各画素Xij内においてバッファ回路３５と半導体素子１５との間に接続され、タイミング発生回路８と各画素Xijとの間の信号遅延特性を画素毎に調整する。
　図１３に示す構成によれば、メモリ７８に保持するデジタル値を調整することにより遅延調整回路７９の信号遅延特性を行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。
　また、図１４には、本発明の他の変形例における画素アレイ部５内の各画素Xijとタイミング発生回路８との接続構成を示している。この変形例では、互いに隣接する複数の画素が画素群（例えば、８つの画素Xijからなる画素群）を構成し、それらの画素群が二次元的に配列されて画素アレイ部５が構成されている。そして、列スキュー補正回路１２が画素群の行毎に設けられ、それに加えて、画素群毎に画素アレイ部５内に設けられる補正回路部（第２の遅延調整部）８０を複数備える。この補正回路部８０は、それぞれ、各画素群を構成する画素Xijにおける遅延時間を決定するデジタル値を保持するメモリ８１と、メモリ８１から読み出したデジタル値に応じてタイミング発生回路８から供給される制御パルス電圧ＴＷの遅延時間を画素群を構成する画素Xij毎に変化させる遅延調整回路８２とを含んで構成される。詳細には、遅延調整回路８２は、各画素Xij群内においてバッファ回路３５と８つの画素Xijの半導体素子１５との間に接続され、タイミング発生回路８と画素群を構成する全画素Xijとの間の信号遅延特性を画素群毎に調整する。
　図１４に示す構成によっても、メモリ８１に保持するデジタル値を調整することにより遅延調整回路８２の信号遅延特性を画素群の行毎に変化させることができる。これにより、画素Xijの行毎の伝送遅延の差を容易に打ち消すことができる。
　なお、本発明は、ＴＯＦ（Time Of Flight）法を用いたイメージセンサに限定されるものではなく、蛍光寿命計測用、ラマン分光イメージング用、又は近赤外分光イメージング用のイメージセンサにも適用可能である。また、本発明は、複数のゲート電極及び複数の電荷蓄積領域を含み、２以上のゲート制御信号が用いられる電荷変調素子、例えばラテラル（横方向）電界制御電荷変調素子等にも適用可能である。
　Ｓａ…対象物、１…カメラ装置（イメージセンサ）、５…画素アレイ部、８…タイミング発生回路（クロック入力部）、１２…列スキュー補正回路、１５…半導体素子、Ｄ１…埋め込みフォトダイオード（受光部）、２３…受光用表面埋込領域（受光部）、２５…電荷蓄積領域（電荷蓄積部）、２７…排出ドレイン領域（電荷排出部）、３１…ゲート電極、３５…バッファ回路、４１…補正回路部（第１の遅延調整部）、４３…メモリ（記憶部）、４４…遅延調整回路、４５…バッファ回路、７２…補正回路部（第２の遅延調整回路）、７３…メモリ（記憶部）、７６…遅延調整回路、７７，８０…補正回路部（第２の遅延調整回路）、７８，８１…メモリ（記憶部）、７９，８２…遅延調整回路、Xij…画素（光電変換素子）。

Claims (6)

  1. 　入射光を電荷に変換する受光部と、電荷を蓄積する電荷蓄積部と、前記受光部から前記電荷蓄積部への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された光電変換素子と、
    　前記ゲート電極に印加する制御クロックを入力するクロック入力部と、
    　前記光電変換素子或いは前記光電変換素子の群の複数の列毎に対応して設けられ、前記クロック入力部の入力した前記制御クロックを可変の時間で遅延させ、該制御クロックを対応する列に属する複数の前記光電変換素子の前記ゲート電極に印加する第１の遅延調整部と、
    を備えることを特徴とするイメージセンサ。
  2. 　前記第１の遅延調整部は、遅延時間を決定する値を保持する記憶部と、
    　前記記憶部に保持された前記値に応じて信号遅延特性を変化させる遅延調整回路と、
    を有することを特徴とする請求項１記載のイメージセンサ。
  3. 　複数の前記光電変換素子或いは複数の前記光電変換素子の群は、複数の行毎に一次元的にさらに配列されており、
    　前記クロック入力部の入力した前記制御クロックを前記複数の行毎に可変の時間で遅延させ、該制御クロックを対応する行に属する複数の前記光電変換素子の前記ゲート電極に印加する第２の遅延調整部をさらに備える、
    ことを特徴とする請求項１又は２記載のイメージセンサ。
  4. 　前記第２の遅延調整回路は、
    　前記光電変換素子の複数の行毎に対応して設けられ、遅延時間を決定する値を保持する記憶部と、
    　前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の行毎に変化させる遅延調整回路とを有する、
    ことを特徴とする請求項３に記載のイメージセンサ。
  5. 　前記第２の遅延調整回路は、
    　前記複数の光電変換素子毎に設けられ、遅延時間を決定する値を保持する記憶部と、
    　前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の属する画素毎に変化させる遅延調整回路とを有する、
    ことを特徴とする請求項３に記載のイメージセンサ。
  6. 　前記第２の遅延調整回路は、
    　前記複数の光電変換素子の群毎に設けられ、遅延時間を決定する値を保持する記憶部と、
    　前記複数の光電変換素子の群毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の群毎に変化させる遅延調整回路とを有する、
    ことを特徴とする請求項３に記載のイメージセンサ。
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