WO2020054617A1 - 測距撮像装置、及び固体撮像素子 - Google Patents

測距撮像装置、及び固体撮像素子 Download PDF

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充彦 大谷
中村　清治
圭一 森
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Definitions

  • the present invention relates to a distance measurement imaging device and a solid-state imaging device.
  • TOF Time $ Of $ Flight
  • Japanese Patent Application Laid-Open No. H11-163873 discloses the phase of light emission driving of a light source and exposure driving of an imaging unit due to a change in the state of a camera due to temperature or aging based on light emission of a light source and phase comparison between an actual driving pulse of an exposure driver and a reference pulse.
  • a technique for actively compensating for a ranging error due to an error has been disclosed.
  • Patent Document 1 does not correct the phase error between the light emission timing of the light source and the exposure timing of the imaging unit due to variations in the drive control circuit that generates the reference pulse, temperature changes, and aging. For this reason, for example, in a ranging camera calibration for determining a coefficient for converting a measured Depth value into an actual distance value, a subject (measurement target) is fixed, and a drive control circuit is controlled to control a light source.
  • a subject is fixed, and a drive control circuit is controlled to control a light source.
  • an error occurs in the virtual change in distance, and as a result, the calibration is performed.
  • there is a problem that the accuracy of the measurement is deteriorated and the distance measurement accuracy is reduced.
  • a distance measurement imaging apparatus includes a control unit that repeatedly outputs a light emission signal that instructs light emission and an output of an exposure signal that instructs exposure, and a control unit that repeatedly outputs the light emission signal.
  • a light source unit that emits light a plurality of times in accordance therewith; and a solid-state imaging device that performs a plurality of exposures in accordance with each of the exposure signals repeatedly output by the control unit.
  • the control unit has a multi-phase delay signal generation circuit that generates a plurality of delay clocks having different phases from each other, and outputs the light emission signal and the exposure signal using the plurality of delay clocks. Is repeated.
  • control unit updates a phase setting to be sequentially used from two or more phase settings for setting a phase difference between an output timing of the light emission signal and an output timing of the exposure signal with reference to a basic clock. You may do it.
  • the two or more phase settings are respectively set in a first phase setting to a k-th (k is an integer of 2 or more) phase order in ascending order of the phase difference between the basic clock and the output timing of the exposure signal.
  • k is an integer of 2 or more
  • the phase difference between the output timing of the exposure signal in the (k-1) th phase setting and the output timing of the exposure signal in the kth phase setting is one cycle of the basic clock. It may be 1 / k.
  • control unit performs a first set of repeatedly performing the output of the emission signal and the output of the exposure signal a plurality of times using one phase setting from the two or more phase settings, Using the other one of the two or more phase settings, the second set in which the output of the light emission signal and the output of the exposure signal are repeatedly performed is the same as the number of times the first set is performed. It may be performed a plurality of times.
  • the control unit may update the sequentially used phase setting within an exposure period of one frame.
  • the control unit may update the sequentially used phase setting when switching the exposure periods of different frames.
  • the control unit may maintain a relative phase relationship between an output timing of the light emission signal and an output timing of the exposure signal in a plurality of repetitions of the output of the light emission signal and the output of the exposure signal, and further, The sequentially used phase setting may be updated from two or more phase settings having the same relative phase relationship.
  • the multi-phase delay signal generation circuit may be a DLL circuit.
  • the multi-phase delay signal generation circuit sequentially delays the basic clock to generate the plurality of delay clocks, and a first delay which is any one of the plurality of delay clocks or the basic clock. And a second reference clock which is any one of the plurality of delay clocks and which is a delay clock having a phase delayed from the first reference clock is input to the first reference clock.
  • a phase comparison circuit that compares the phases of the first reference clock and the second reference clock within one cycle of the basic clock based on the voltage levels of the clock and the second reference clock;
  • a delay control circuit for controlling a delay amount in a sequential delay of the basic clock in the variable delay circuit based on a comparison result by the phase comparison circuit; Wherein the plurality of delay clocks generated by the variable delay circuit, a selecting circuit for selecting and outputting one or more delayed clock may be provided with.
  • the image processing apparatus may further include a calculation unit that outputs a distance signal including information on a distance to the subject based on the imaging signal.
  • the solid-state imaging device includes a pixel array including a plurality of pixels arranged in a matrix, each of the plurality of pixels includes a photoelectric conversion unit that converts received light into electric charge, and a photoelectric conversion unit.
  • the pixel array may include a readout gate that reads the converted charge, and the pixel array may include a vertical transfer unit that transfers the charge read by the readout gate in a column direction for each column.
  • the solid-state imaging device is a control unit that repeatedly outputs a light emission signal instructing light emission and an output of an exposure signal instructing exposure, and generates a plurality of delay clocks having different phases from each other.
  • a control unit that repeatedly outputs the light-emitting signal and the exposure signal using the plurality of delayed clocks, and a light-emitting signal that is repeatedly output by the control unit.
  • a light source unit that emits light a plurality of times, included in the imaging unit in the distance measurement imaging device including an imaging unit that generates an imaging signal, performs multiple exposures according to each of the exposure signals that the control unit repeatedly outputs. Do.
  • the ranging image capturing apparatus and the solid-state imaging device it is possible to suppress a decrease in ranging accuracy due to a phase error between a light emission timing and an exposure timing.
  • FIG. 1 is a functional block diagram illustrating an example of a configuration of a distance measurement imaging device according to an embodiment.
  • FIG. 2 is a functional block diagram illustrating an example of a configuration of the multiphase delay signal generation circuit according to the embodiment.
  • FIG. 3 is a timing chart showing an example of the relative phase relationship between the output timing of the light emission signal and the output timing of the exposure in the unit light emission exposure processing according to the embodiment.
  • FIG. 4A is a timing chart illustrating an example of timings of a light emission signal and an exposure signal in an imaging operation performed by the distance measurement imaging apparatus according to the embodiment.
  • FIG. 4B is a correspondence table showing an example of a correspondence relationship between the light emission exposure process and the phase setting.
  • FIG. 5 is a functional block diagram illustrating an example of a configuration of the distance measurement imaging device according to the embodiment.
  • FIG. 6 is a block diagram illustrating an example of a configuration of the phase adjustment circuit according to the embodiment.
  • FIG. 7A is a block diagram illustrating an example of a configuration of the solid-state imaging device according to the embodiment.
  • FIG. 7B is a block diagram illustrating an example of a configuration of a pixel according to Embodiment.
  • FIG. 1 is a functional block diagram illustrating an example of a configuration of a distance measurement imaging apparatus 10 according to the embodiment.
  • the distance measurement imaging device 10 includes a light source unit 1, an imaging unit 2, a control unit 3, and a calculation unit 4. With this configuration, the distance measurement imaging device 10 can capture a still image and a moving image.
  • the control unit 3 repeatedly outputs a light emission signal for instructing light emission and an exposure signal for instructing exposure.
  • the control unit 3 has a multi-phase delay signal generation circuit 30 that generates a plurality of delay clocks having different phases from each other, and outputs a light-emitting signal using the plurality of delay clocks generated by the multi-phase delay signal generation circuit 30. And output of an exposure signal. More specifically, the control unit 3 generates the light emission signal and the exposure signal by generating the edge of the light emission signal to be generated and the edge of the exposure signal to be generated by using the edges of the plurality of delay clocks. Output.
  • the light source unit 1 emits light a plurality of times according to each of the light emission signals repeatedly output by the control unit 3.
  • the light source unit 1 includes, for example, a drive circuit, a capacitor, and a light-emitting element (not shown).
  • the drive circuit emits irradiation light from the light-emitting element using energy stored in the capacitor according to a light-emitting signal. Emit light.
  • the light emitting element may be realized by, for example, a laser diode, a vertical cavity surface emitting laser (VCSEL), a light emitting diode (LED), or a light emitting diode (LED). Good.
  • the irradiation light is, for example, infrared light.
  • the infrared light includes near infrared light and far infrared light.
  • the imaging unit 2 includes the solid-state imaging device 20 that performs a plurality of exposures in accordance with each of the exposure signals repeatedly output by the control unit 3.
  • the solid-state imaging device 20 receives background light, such as sunlight or sunlight, which is a reflection of the irradiation light emitted from the light source unit 1 reflected by the object.
  • background light such as sunlight or sunlight
  • the imaging unit 2 generates an imaging signal by performing a plurality of exposures with the solid-state imaging device 20.
  • the imaging unit 2 further includes a camera lens, an optical band filter (band-pass filter) that passes only light near the wavelength of the irradiation light emitted from the light source unit 1, and circuits such as an A / D converter. May be.
  • the calculation unit 4 outputs a distance signal including information on a distance to a target, which is a subject, based on the imaging signal generated by the imaging unit 2.
  • the distance signal is, for example, a distance image.
  • the calculation unit 4 may output a luminance signal in addition to the distance signal.
  • FIG. 2 is a functional block diagram showing an example of the configuration of the multi-phase delay signal generation circuit 30.
  • the multi-phase delay signal generation circuit 30 is a DLL (Delay Locked Loop) circuit.
  • the multi-phase delay signal generation circuit 30 is not necessarily limited to the example of the DLL circuit.
  • the multi-phase delay signal generating circuit 30 may be realized by, for example, a PLL (Phase Locked Loop) circuit.
  • the multi-phase delay signal generation circuit 30 includes a variable delay circuit 32, a phase comparison circuit 33, a delay control circuit 34, and a selection circuit 38.
  • FIG. 2 shows a part of the circuit shown in FIG. 5 (an edge separation circuit 51, a variable shift register 52, a phase comparison 53, a delay
  • the variable delay circuit 32 sequentially delays the basic clock and generates a plurality of delayed clocks having different phases. More specifically, the variable delay circuit 32 includes n (n is an integer of 2 or more) delay elements 31 connected in cascade, and sequentially delays an input basic clock CKin to obtain n delay clocks CK. (1), CK (2),..., CK (n) are generated. Assuming that the delay time in each of the delay elements 31 is “Tp”, the delay times of the delay clocks CK (1), CK (2),..., CK (n) are “Tp ⁇ 1” and “Tp”, respectively. ⁇ 2 ”,...,“ Tp ⁇ n ”.
  • the phase comparison circuit 33 is a first reference clock that is one of the delay clocks CK (n) or the basic clock CKin, and a first reference clock that is one of the delay clocks CK (n).
  • a second reference clock which is a delayed clock CK (n) whose phase is later than that of the second reference clock, is input, and one cycle of the basic clock CKin is based on the voltage levels of the first reference clock and the second reference clock.
  • the phases of the first reference clock and the second reference clock within the range are compared.
  • the first delay clock CK (1) and the n-th delay clock CK (n) are input to the phase comparison circuit 33 as a first reference clock and a second reference clock, respectively.
  • a second reference clock ie, CK (n)
  • outputs a charge signal UP or a discharge signal DN as a comparison result.
  • the charge signal UP is a signal for causing the charge pump circuit 35 described later to perform a charge operation, and indicates that the phase of the delay clock CK (n) is delayed from the phase of the delay clock CK (1).
  • the discharge signal DN is a signal for causing the charge pump circuit 35 to perform a discharging operation, and indicates that the phase of the delay clock CK (n) is ahead of the phase of the delay clock CK (1).
  • the delay control circuit 34 controls the delay amount in the sequential delay of the basic clock CKin in the variable delay circuit 32 based on the output result of the phase comparison circuit 33.
  • the delay control circuit 34 includes a charge pump circuit 35, a low-pass filter 36, and a voltage control circuit 37.
  • the charge pump circuit 35 raises or lowers the output voltage output to the low-pass filter 36 in response to the charge signal UP or the discharge signal DN output from the phase comparison circuit 33.
  • the voltage control circuit 37 supplies the output voltage output from the low-pass filter 36 to the respective power terminals of the n delay elements 31.
  • the lower the output voltage output from the low-pass filter 36 the longer the delay time in each of the delay elements 31.
  • the higher the output voltage output from the low-pass filter 36 the shorter the delay time in each of the delay elements 31.
  • the phases of the delay clock CK (1) and the delay clock CK (n) match, and the delay time “Tp” is the input of the delay clock “CK”. It is 1 / n of one cycle of the basic clock CKin.
  • the selection circuit 38 selects and outputs one or more delay clocks CK (n) from the plurality of delay clocks CK (n) generated by the variable delay circuit 32. More specifically, the selection circuit 38 outputs a light emission signal, an exposure signal from among the n delayed clocks CK (1), CK (2),..., CK (n) output from the variable delay circuit 32.
  • the delay clock CK (n) used for the phase of each of the leading edge and the trailing edge of the signal is selected and output.
  • the delayed clock CK (n) output from the selection circuit 38 emits light after the logic is combined with the front edge signal and the rear edge signal generated in timing by one clock unit of the basic clock CKin in the subsequent logic circuit.
  • a leading edge of the reference signal, a trailing edge of the emission reference signal, a leading edge of the exposure reference signal, and a trailing edge of the exposure reference signal are generated.
  • the front edge and the rear edge of the light emission reference signal and the front edge and the rear edge of the exposure reference signal are input to the edge synthesis circuit 39, respectively.
  • both edges of the light emission reference signal and the exposure reference signal are synthesized by each of the edge synthesis circuits 39, and a light emission signal and an exposure signal are output from each of the edge synthesis circuits 39.
  • the distance measurement imaging apparatus 10 can realize the optimal distance resolution for the required distance measurement range.
  • the control unit 3 performs unit light emission exposure processing for outputting a light emission signal and outputting an exposure signal while maintaining the relative phase relationship between the output timing of the light emission signal and the output timing of the exposure signal.
  • control unit 3 performs two or more phase settings for setting the phase difference between the output timing of the light emission signal and the phase difference between the output timings of the exposure signal with respect to the basic clock CKin. From the two or more phase settings having the same relative phase relationship between the output timing and the exposure signal output timing, the phase setting to be used successively is updated, and the unit light emission exposure process is repeatedly performed.
  • FIG. 3 is a timing chart showing an example of the relative phase relationship between the output timing of the emission signal and the output timing of the exposure in the unit emission exposure process.
  • the number of the cascade-connected delay elements 31 in the variable delay circuit 32 is 128, and each delay element 31 sequentially delays the basic clock CKin to generate 128 delayed clocks CK (1) and CK (2). , CK (128) is generated. Also, here, the description will be given assuming that the two or more phase settings are the first to fourth phase settings.
  • the unit light emission exposure process includes a process of outputting a set of a first light emission signal A0 and an exposure signal, a process of outputting a set of a second light emission signal A1 and an exposure signal, and a third light emission signal. This means each processing of outputting a set of A2 and an exposure signal.
  • the first light-emitting signal A0 which is the light-emitting signal in the first light-emitting exposure period, uses the delayed clock CK (100) for the leading edge and uses the delayed clock CK (100) for the trailing edge.
  • the third light emission signal A2, which is a light emission signal in the third light emission exposure period uses CK (91) and is always at a low level since no light emission is performed, and the exposure signal is always in the first, second, and third light emission exposure periods.
  • the delayed clock CK (94) is used for the leading edge
  • the delayed clock CK (127) is used for the trailing edge.
  • the first light emission signal A0 which is a light emission signal in the first light emission exposure period
  • the second light emission signal A1 which is a light emission signal in the second light emission exposure period
  • the third light-emitting signal A2, which is a light-emitting signal in the third light-emitting exposure period is always at a low level because it emits no light, and the exposure signal is at the leading edge in all of the first, second, and third light-emitting exposure periods.
  • the first light-emitting signal A0 which is the light-emitting signal in the first light-emitting exposure period, uses the delayed clock CK (36) for the leading edge and the delayed clock CK (60) for the trailing edge.
  • the second light emission signal A1 which is a light emission signal in the second light emission exposure period, uses the delay clock CK (3) for the front edge and uses the delay clock CK (27) for the rear edge.
  • the third light-emitting signal A2, which is a light-emitting signal in the third light-emitting exposure period, is always at a low level because it emits no light, and the exposure signal is at the leading edge in all of the first, second, and third light-emitting exposure periods.
  • the first light emission signal A0 which is the light emission signal in the first light emission exposure period
  • the second light emission signal A1 which is a light emission signal in the second light emission exposure period
  • the third light-emitting signal A2, which is a light-emitting signal in the third light-emitting exposure period is always at a low level because it emits no light, and the exposure signal is at the leading edge in all of the first, second, and third light-emitting exposure periods.
  • the first phase setting, the second phase setting, the third phase setting, and the fourth phase setting the first light-emitting signal A0, the second light-emitting signal A1, and the third light-emitting signal A1
  • the relative phase relationship between the light emission signal A2 and the exposure signal is all the same.
  • the first phase setting and the second phase setting, between the second phase setting and the third phase setting, between the third phase setting and the fourth phase setting, and And the first phase setting the phase difference of the first light emission signal A0, the phase difference of the second light emission signal A1, the phase difference of the third light emission signal A2, and the position of the exposure signal. All the phase differences are “Tp ⁇ 32” which is 1 / of one cycle of the basic clock CKin.
  • the phase difference between the output timing of the exposure signal in the (j ⁇ 1) th phase setting and the output timing of the exposure signal in the jth phase setting is the basic clock CKin.
  • FIG. 4A is a timing chart illustrating an example of timings of a light emission signal and an exposure signal in an imaging operation performed by the distance measurement imaging apparatus 10.
  • the horizontal axis indicates the time axis
  • the vertical axis indicates the signal levels of the light emission signal and the exposure signal.
  • the light emission signal is a positive logic digital signal having a pulse for instructing light emission.
  • the light emission signal instructs the light source unit 1 to emit light at a high level, and instructs the light source unit 1 to emit no light at a low level.
  • the exposure signal is a positive logic digital signal having a pulse for instructing exposure.
  • the exposure signal instructs the solid-state imaging device 20 to perform exposure at a high level, and instructs the solid-state imaging device 20 to perform non-exposure at a low level.
  • the imaging operation of one frame includes N (N is an integer of 2 or more) sets of light emission exposure processing and one signal output processing. Here, it is assumed that N is 12.
  • the light emission exposure period indicates a period during which N sets of light emission exposure processes are performed
  • the signal output processing period indicates a period during which one signal output process is performed.
  • the one set of light emission exposure processing includes a first light emission exposure processing, a second light emission exposure processing, and a third light emission exposure processing.
  • each of the first light emission exposure processing, the second light emission exposure processing, and the third light emission exposure processing includes m (m is an integer of 1 or more) unit light emission exposure processing.
  • the control unit 3 In the first light emission exposure process, in each unit light emission exposure process, the control unit 3 outputs a light emission signal and an exposure signal so that the exposure signal is delayed by a first delay time from the light emission signal.
  • a signal charge indicating an exposure amount is generated in each pixel described later, and the generated signal charge of each pixel is generated by a plurality of signal charges described below configured for each pixel. It is stored in one of the signal storage areas. In the first light emission exposure processing, this unit light emission exposure processing is repeated m times.
  • the control unit 3 outputs a light emission signal and an exposure signal so that the exposure signal is delayed by a second delay time from the light emission signal.
  • a signal charge indicating an exposure amount is generated in each pixel, and the generated signal charge of each pixel is stored in a plurality of signal storage regions configured for each pixel. Stored in one of them.
  • the signal accumulation region in which the signal charge is accumulated in the second light emission exposure process is a signal accumulation region different from the signal accumulation region in which the signal charge is accumulated in the first light emission exposure process.
  • this unit light emission exposure processing is repeated m times.
  • the control unit 3 outputs a light emission signal and an exposure signal so as to output only an exposure signal without outputting a light emission signal.
  • a signal charge indicating an exposure amount is generated in each pixel, and the generated signal charge of each pixel is stored in a plurality of signal storage regions configured for each pixel. Stored in one of them.
  • the signal accumulation region where the signal charge is accumulated in the third light emission exposure process is a signal accumulation region where the signal charge is accumulated in the first light emission exposure process and the signal charge region where the signal charge is accumulated in the second light emission exposure process. This is a signal accumulation area different from the signal accumulation area to be accumulated.
  • this unit light emission exposure process is repeated m times.
  • the above-described one set of light emission exposure processing is repeated for 12 sets. Then, after the 12 sets are repeated, the signal charges stored in each signal accumulation region of each pixel are read. Then, each read signal charge is output to the arithmetic unit 4.
  • the exposure period in the first emission exposure process and the exposure period in the second emission exposure process are added, all of the reflected light reflected by the object from the light source unit 1 is solid.
  • An exposure period in the first light emission exposure process and an exposure period in the second light emission exposure process are determined so that light is received by the image sensor 20.
  • the sum of the exposure amounts in the first emission exposure process is A0
  • the sum of the exposure amounts in the second emission exposure process is A1
  • the sum of the exposure amounts in the third emission exposure process is A2
  • the pulse width of the emission signal Assuming that the (high-level period) is To and the light speed (299, 792, 458 m / s) is C, the calculation unit 4 calculates the distance L to the object by performing the calculation of the following equation 1. Can be.
  • FIG. 4B shows that in each of the twelve sets of light emission exposure processing, a light emission signal and an exposure signal are output by using any one of the first to fourth phase settings shown in FIG. It is a figure which shows an example of the correspondence table which shows whether.
  • the control unit 3 outputs the light emission signal and the exposure signal at the timing set by the first phase setting in the first set, the fifth set, and the ninth set. I do.
  • the control unit 3 outputs a light-emitting signal and an exposure signal at timings set by the second phase setting.
  • the control unit 3 outputs a light emission signal and an exposure signal at timing set by the third phase setting.
  • the control unit 3 outputs a light-emitting signal and an exposure signal at a timing set by the fourth phase setting.
  • the relative phase relationship between the output timing of the light emission signal and the output timing of the exposure signal is maintained, while the variable timing used to generate the light emission signal and the exposure signal is maintained.
  • the delay clocks output from the delay circuit 32 are different from each other. For this reason, due to the difference in the pulse width of the light-emitting signal, the difference in the pulse width of the exposure signal, and the difference in the phase relationship between the light-emitting signal and the exposure signal due to the delay difference between the respective delay elements 31 constituting the variable delay circuit 32. , A0, A1, and A2 can be reduced. Thereby, the distance measurement imaging apparatus 10 can suppress a decrease in distance measurement accuracy.
  • phase setting to be used may be determined for each imaging operation of different frames.
  • FIG. 5 is a functional block diagram showing an example of a more detailed configuration of the distance measurement imaging device 10. As shown in FIG.
  • the control unit 3 includes a PLL 45, a timing control unit 46, and a phase adjustment circuit 49.
  • the timing control unit 46 includes an imaging control unit 47 and a light emission exposure control unit 48.
  • the imaging control unit 47 generates an imaging control signal for controlling the imaging unit 2 and the arithmetic unit 4.
  • the light emission exposure control unit 48 includes the multi-phase delay signal generation circuit 30 and creates a signal for controlling light emission of the light source unit 1 and exposure of the imaging unit 2.
  • the imaging unit 2 includes a light receiving unit 41, an exposure driving unit 42, a vertical scan 43, and a column processing unit 44.
  • the light receiving unit 41 and the column processing unit 44 are included in the solid-state imaging device 20.
  • the light receiving unit 41 includes a pixel array including a plurality of pixels arranged in a matrix.
  • each pixel has a plurality of signal accumulation regions for accumulating signal charges indicating an exposure amount.
  • the signal storage area may be realized using various analog memories such as a capacity of an MIM (Metal Insulator Metal) structure, or may be realized using a vertical transfer channel as described later.
  • MIM Metal Insulator Metal
  • the exposure driving unit 42 controls the exposure driving of the light receiving unit 41 according to the timing indicated by the exposure signal generated by the control unit 3.
  • the vertical scanning 43 controls an operation of reading the signal charges accumulated in the light receiving unit 41 for each column and sequentially sending the read signal charges to the column processing unit 44.
  • the column processing unit 44 receives the signal charges transmitted from the light receiving unit 41 for each column and generates an imaging signal.
  • the PLL 45 appropriately divides and multiplies the input clock to generate a basic clock, and distributes the basic clock to the imaging control unit 47 and the light emission exposure control unit 48.
  • the light emission exposure control unit 48 includes the multi-phase delay signal generation circuit 30, generates a light emission reference signal and an exposure reference signal based on the basic clock distributed from the PLL 45, and outputs them to the phase adjustment circuit 49.
  • the phase adjustment circuit 49 compares the phase of the light emission reference signal with the phase of the light emission feedback signal from the light source unit 1 and adjusts the phase of the light emission reference signal to generate a light emission signal.
  • the light emission feedback signal is a signal indicating that the light source unit 1 has emitted light.
  • the light emitting feedback signal may be a signal of a cathode of the light emitting diode.
  • the phase adjustment circuit 49 compares the phase of the exposure reference signal with the phase of the exposure feedback signal from the exposure drive unit 42, and adjusts the phase of the exposure reference signal to generate an exposure signal.
  • the exposure feedback signal is a signal indicating that the exposure driving unit 42 has performed exposure driving of the light receiving unit 41.
  • the exposure feedback signal may be, for example, an output signal of the driver when the exposure driving unit 42 has a driver that outputs a signal for performing exposure driving of the light receiving unit 41.
  • the light source unit 1 emits light a plurality of times according to each of the light emission signals repeatedly output by the control unit 3.
  • the exposure driving unit 42 controls the light receiving unit 41, performs multiple exposures in accordance with each of the exposure signals repeatedly output by the control unit 3, and stores signal charges in a plurality of signal accumulation regions different for each pixel. Imaging is performed by storing the images. Then, in accordance with the imaging control signal from the imaging control unit 47, the vertical scan 43 reads the signal charges accumulated in the light receiving unit 41 for each column, and sequentially sends the read signal charges to the column processing unit 44. Then, the column processing unit 44 receives the signal charge, generates a pixel signal by performing correlated double sampling (CDS: Correlated Double Sampling), and further generates an A / D converter for the generated pixel signal. Then, the image signal is converted into a digital signal for each column, horizontal scanning is performed, and the pixel signal converted into the digital signal is output to the arithmetic unit 4.
  • CDS Correlated Double Sampling
  • the operation unit 4 generates a distance signal and a luminance signal by an operation in the signal processing unit based on the image pickup signal generated by the image pickup unit 2, and outputs the generated distance signal and luminance signal from the output interface.
  • phase adjustment circuit 49 Next, an example of the phase adjustment circuit 49 will be described.
  • FIG. 6 is a block diagram showing an example of the configuration of the phase adjustment circuit 49.
  • the phase adjustment circuit 49 includes a plurality of edge separation circuits 51, a plurality of variable shift registers 52, a plurality of phase comparisons 53, a plurality of charge pumps 54, a plurality of loop filters 55, A plurality of delay adjusting circuits 56 and a plurality of edge synthesizing circuits 39 are provided.
  • the light emission reference signal and the exposure reference signal output from the light emission exposure control unit 48 are input to the delay adjustment circuit 56 and the phase comparison 53 via the variable shift register 52, respectively.
  • variable shift register 52 the delay amount of the light emission signal in the drive circuit of the light source unit 1 or the exposure drive of the imaging unit 2 is set such that the maximum phase difference in the phase comparison 53 is within the delay adjustable range of the delay adjustment circuit 56.
  • the shift amount of the light emission reference signal or the exposure reference signal is set in accordance with the delay amount of the unit 42.
  • the emission feedback signal from the light source unit 1 and the exposure feedback signal from the exposure drive unit 42 of the imaging unit 2 are separated into a front edge and a rear edge by an edge separation circuit 51, respectively, and input to a phase comparison 53, respectively. Is done.
  • the trailing edge of the reference signal is compared with the trailing edge of the exposure feedback signal, and a charge signal or a discharge signal is output to the charge pump 54 based on the phase comparison result.
  • the charge pump 54 adjusts the delay by changing the delay adjustment voltage of the delay adjustment circuit 56 by increasing or decreasing the output voltage output to the loop filter 55 in response to the charge signal or the discharge signal from the phase comparison 53, respectively.
  • the delay amount of the circuit 56 is adjusted, and feedback is applied so that there is no phase difference in the phase comparison 53 at all times.
  • the phases of the leading edge of the emission reference signal, the trailing edge of the emission reference signal, the leading edge of the exposure reference signal, and the trailing edge of the exposure reference signal are adjusted.
  • the front edge of the light emission reference signal and the rear edge of the light emission reference signal whose phases have been adjusted are combined by the edge combining circuit 39 and output to the light source unit 1 as a light emission signal.
  • the front edge of the exposure reference signal and the rear edge of the exposure reference signal whose phases have been adjusted are combined by the edge combining circuit 39 and output to the imaging unit 2 as an exposure signal.
  • FIG. 7A is a block diagram illustrating an example of a configuration of the solid-state imaging device 20.
  • the solid-state imaging device 20 includes a light receiving unit 41 and a column processing unit 44.
  • the light receiving unit 41 includes a pixel array including a plurality of pixels 100 arranged in a matrix, a vertical transfer unit 102 provided for each column of the pixel array, and a vertical signal line 104 provided for each column of the pixel array. Is provided.
  • the pixel 100 includes a photoelectric conversion unit 101, a plurality of signal accumulation areas (not shown in FIG. 7A), and a reading unit 103.
  • the photoelectric conversion unit 101 is realized by, for example, a photodiode and converts received light into signal charges.
  • Each of the plurality of signal accumulation regions is a region for accumulating the signal charges converted by the photoelectric conversion unit 101, and is formed as a potential well in the vertical transfer unit 102.
  • the plurality of signal storage areas include at least a first signal storage area, a second signal storage area, and a third signal storage area. That is, in the vertical transfer unit 102, at least three potential wells are formed for each pixel 100.
  • the first signal accumulation region, the second signal accumulation region, and the third signal accumulation region of each pixel 100 respectively include the signal charge generated by the pixel 100 in the first light emission exposure process and the second signal accumulation region.
  • the signal charge generated in the pixel 100 in the light emission exposure process of FIG. 3 and the signal charge generated in the pixel 100 in the third light emission exposure process are accumulated.
  • the reading unit 103 reads out signal charges stored in a specific signal storage area of the plurality of signal storage areas, converts the read signal charges into a voltage, and outputs the voltage to the vertical signal line 104.
  • the vertical transfer unit 102 includes a vertical transfer channel and a plurality of vertical transfer gates.
  • the plurality of vertical transfer gates are a plurality of types of vertical transfer electrodes covering the vertical transfer channel.
  • a plurality of potential wells are formed as a plurality of signal accumulation regions in the vertical transfer channel by a combination of voltages applied to the plurality of vertical transfer gates.
  • the potential well is also called a packet.
  • the solid-state imaging device 20 having the above configuration includes a vertical transfer unit 102 included in a general CCD (Charge Coupled Device) image sensor, a read unit 103 and a vertical signal line 104 included in a general CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the hybrid configuration of the CMOS image sensor and the CCD image sensor includes a configuration that selectively outputs a voltage signal to a vertical signal line, which is a feature of the CMOS image sensor, and a signal storage for each pixel, which is a feature of the CCD image sensor.
  • FIG. 7B is a block diagram illustrating an example of a configuration of the pixel 100.
  • the pixel 100 includes a first signal accumulation region P1, a second signal accumulation region P2, a third signal accumulation region P3, a photoelectric conversion unit 101, and a read unit 103. It consists of.
  • the photoelectric conversion unit 101 includes a read gate 64, an exposure control gate 65, and an overflow drain 66.
  • the read unit 103 includes a floating diffusion layer 61 (floating diffusion 61), a read circuit 62, and an output control gate 63.
  • the first signal accumulation area P1, the second signal accumulation area P2, and the third signal accumulation area P3 are each formed as a packet in a portion of the vertical transfer unit 102 corresponding to the pixel 100.
  • the vertical transfer units 102 each have one vertical transfer channel 68 and six types of vertical transfer gates 67 per photoelectric conversion unit 101.
  • Each of the six types of vertical transfer gates 67 is also referred to as a vertical transfer gate VG1, a vertical transfer gate VG2, a vertical transfer gate VG3, a vertical transfer gate VG4, a vertical transfer gate VG5, and a vertical transfer gate VH.
  • each of the first signal accumulation region P1, the second signal accumulation region P2, and the third signal accumulation region P3 is vertically transferred according to a combination of voltages applied to the plurality of vertical transfer gates 67. Formed as packets in channel 68.
  • the first signal storage region P1 is a packet formed by the vertical transfer gate VH
  • the second signal storage region P2 is a packet formed by the vertical transfer gate VG4
  • the third signal storage region P2 is a packet formed by the vertical transfer gate VG4.
  • the accumulation region P3 is a packet formed by the vertical transfer gate VG2.
  • the respective positions of the first signal accumulation region P1, the second signal accumulation region P2, and the third signal accumulation region P3 are not fixed, but are used for vertical transfer of signal charges in the forward or reverse direction. It moves up and down accordingly.
  • the read gate 64 is a gate electrode that transfers the signal charges converted by the photoelectric conversion unit 101 to the vertical transfer unit 102 according to the voltage applied to the read gate 64. More specifically, the read gate 64 transfers the signal charge converted by the photoelectric conversion unit 101 to a packet formed by the vertical transfer gate VG4.
  • the exposure control gate 65 controls the exposure of the photoelectric conversion unit 101 according to the voltage applied to the exposure control gate 65.
  • the exposure control gate 65 receives, for example, an exposure control signal having an active low (ie, negative logic) pulse. For example, when the exposure control signal is at a high level, the exposure control gate 65 discharges the signal charges of the photoelectric conversion unit 101 to the overflow drain 66, thereby invalidating the photoelectric conversion by the photoelectric conversion unit 101. That is, the exposure control gate 65 sets the photoelectric conversion unit 101 in a cleared state, which is the same as the state in which the photoelectric conversion unit 101 is not exposed.
  • the exposure control gate 65 sets the photoelectric conversion unit 101 to an exposure state in which signal charges are generated according to the amount of received light. If the photoelectric conversion unit 101 is in the exposure state and the readout gate 64 is open (if the voltage applied to the readout gate 64 is at a high level) during the period in which the exposure control signal is at the low level, the photoelectric conversion unit The signal charge converted by 101 is transferred and accumulated in a packet formed by the vertical transfer gate VG4 via the read gate 64.
  • the overflow drain 66 is a region for discharging the signal charges of the photoelectric conversion unit 101 in the depth direction of the semiconductor substrate (that is, the back surface side).
  • the output control gate 63 is a gate electrode for transferring the signal charge of the packet formed by the vertical transfer gate VH to the floating diffusion layer 61.
  • the floating diffusion layer 61 converts a signal charge transferred from a packet formed by the vertical transfer gate VH via the output control gate 63 into a voltage.
  • the readout circuit 62 outputs the signal converted into a voltage by the floating diffusion layer 61 to the vertical signal line 104.
  • the read circuit 62 has, for example, a selection transistor and an amplification transistor.
  • the amplification transistor forms a source follower circuit together with the load circuit connected to the vertical signal line 104.
  • the solid-state imaging device 20 simultaneously achieves high speed by column processing operation and low dark current by using a vertical transfer channel in the signal accumulation area, so that a fast-moving object can be measured with high accuracy. It becomes possible to distance.
  • the solid-state imaging device 20 has a hybrid configuration including a vertical transfer unit 102 included in a general CCD image sensor and a readout unit 103 and a vertical signal line 104 included in a general CMOS image sensor. It was described as being. However, the solid-state imaging device 20 does not necessarily need to be limited to the above-described example of the hybrid configuration, and may have another configuration.
  • the solid-state imaging device 20 may be realized by, for example, a CCD image sensor, a CMOS image sensor, or an image sensor including a photoelectric conversion film.
  • the ranging image pickup device 10 having the above configuration will be considered.
  • the ranging image capturing apparatus 10 includes the total exposure amount A0 of the first emission exposure process and the exposure amount of the second emission exposure process due to the phase error between the emission timing and the exposure timing. Of the total exposure A1 and the total exposure A2 of the third light emission exposure processing can be reduced. Then, the distance-measuring imaging apparatus 10 calculates the distance L to the target object by using the reduced A0, A1, and A2. Therefore, the ranging image capturing apparatus 10 can suppress a decrease in ranging accuracy due to a phase error between the light emission timing and the exposure timing.
  • the present disclosure is not limited to the embodiments. Another embodiment realized by combining arbitrary constituent elements in the embodiment, a modification obtained by performing various modifications conceived by those skilled in the art without departing from the gist of the present disclosure, and The present disclosure also includes various devices including the distance measurement imaging device and the solid-state imaging device according to the present disclosure.
  • the ranging image pickup device and the solid-state image pickup device according to the present disclosure can be widely used for an image pickup device for picking up an image of an object.

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Abstract

発光を指示する発光信号の出力と、露光を指示する露光信号の出力とを繰り返し行う制御部（３）と、制御部（３）が繰り返し出力する発光信号のそれぞれに従って複数回の発光を行う光源部（１）と、制御部（３）が繰り返し出力する露光信号のそれぞれに従って複数回の露光を行う固体撮像素子（２０）を有し、当該複数回の露光により撮像信号を生成する撮像部（２）とを備え、制御部（３）は、互いに位相が異なる複数の遅延クロックを生成する多相遅延信号発生回路（３０）を有し、当該複数の遅延クロックを用いて、発光信号と露光信号との出力を繰り返し行う。

Description

測距撮像装置、及び固体撮像素子
　本発明は、測距撮像装置、及び固体撮像素子に関する。
　物体を検知する複数の方式の中で、測定対象物まで光が往復する飛行時間を利用して測距を行うＴＯＦ（Time Of Flight）方式が知られている。
　特許文献１には、光源の発光および露光ドライバの実駆動パルスと基準パルスとの位相比較に基づいて、温度や経年によるカメラの状態変化によるともなう光源の発光駆動と撮像部の露光駆動との位相誤差を原因とする測距誤差を能動的に補償する技術が開示されている。
特開２０１６－９５２９８号公報
　しかしながら、特許文献１に開示された技術では、基準パルスを発生する駆動制御回路のバラツキ、温度変化、経年劣化に起因する光源の発光タイミングと撮像部の露光タイミングとの位相誤差は補正されない。このため、例えば、測定されたＤｅｐｔｈ値を実距離値に換算する際の係数を決定するための測距カメラキャリブレーションにおいて、被写体（測定対象物）を固定し、駆動制御回路を制御して光源の発光タイミングあるいは撮像部の露光タイミングのどちらか一方をスキャン（走査）させて仮想的に距離を変えてキャリブレーションを行う場合、この仮想的な距離変化に誤差が発生し、結果的にキャリブレーションの精度が悪くなり、測距精度が低下するという問題がある。
　そこで、本発明は、発光タイミングと露光タイミングとの位相誤差に起因する測距精度の低下を抑制することができる測距撮像装置、及び個体撮像素子を提供することを目的とする。
　本開示の一態様に係る測距撮像装置は、発光を指示する発光信号の出力と、露光を指示する露光信号の出力とを繰り返し行う制御部と、前記制御部が繰り返し出力する前記発光信号のそれぞれに従って複数回の発光を行う光源部と、前記制御部が繰り返し出力する前記露光信号のそれぞれに従って複数回の露光を行う固体撮像素子を有し、当該複数回の露光により撮像信号を生成する撮像部とを備え、前記制御部は、互いに位相が異なる複数の遅延クロックを生成する多相遅延信号発生回路を有し、当該複数の遅延クロックを用いて、前記発光信号と前記露光信号との出力を繰り返し行う。
　また、前記制御部は、基本クロックを基準とする、前記発光信号の出力タイミング及び前記露光信号の出力タイミングの位相差を設定する２つ以上の位相設定の中から、逐次利用する位相設定を更新するとしてもよい。
　また、前記２つ以上の位相設定のそれぞれを、前記基本クロックと露光信号の出力タイミングとの位相差が小さい方から順に、第１の位相設定～第ｋ（ｋは２以上の整数）の位相設定とする場合において、任意のｋについて、第ｋ－１の位相設定における露光信号の出力タイミングと、第ｋの位相設定における露光信号の出力タイミングとの位相差が、前記基本クロックの１サイクルの１／ｋとなるとしてもよい。
　また、前記制御部は、前記２つ以上の位相設定の中から一の位相設定を用いて、前記発光信号の出力と前記露光信号の出力とを繰り返し行う第１のセットを複数回行い、前記２つ以上の位相設定の中から他の一の位相設定を用いて、前記発光信号の出力と前記露光信号の出力とを繰り返し行う第２のセットを、前記第１のセットを行う回数と同数回の複数回行うとしてもよい。
　また、前記制御部は、前記逐次利用する位相設定の更新を、一のフレームの露光期間内において行うとしてもよい。
　また、前記制御部は、前記逐次利用する位相設定の更新を、互いに異なるフレームの露光期間の切り替えの際に行うとしてもよい。
　また、前記制御部は、前記発光信号の出力と前記露光信号の出力との複数の繰り返しにおいて、前記発光信号の出力タイミングと前記露光信号の出力タイミングとの相対位相関係を維持し、更に、互いに前記相対位相関係が等しい２つ以上の位相設定の中から、前記逐次利用する位相設定を更新するとしてもよい。
　また、前記多相遅延信号発生回路は、ＤＬＬ回路であるとしてもよい。
　また、前記多相遅延信号発生回路は、前記基本クロックを順次遅延させ、前記複数の遅延クロックを生成する可変遅延回路と、前記複数の遅延クロックのいずれか１つ又は前記基本クロックである第１の基準クロックと、前記複数の遅延クロックのいずれか１つであって、前記第１の基準クロックよりも位相が遅れた遅延クロックである第２の基準クロックとが入力され、前記第１の基準クロックと前記第２の基準クロックとの電圧レベルに基づいて、前記基本クロックの１サイクルの範囲内における前記第１の基準クロックと前記第２の基準クロックとの位相を比較する位相比較回路と、前記位相比較回路による比較結果に基づいて、前記可変遅延回路における前記基本クロックの順次遅延における遅延量を制御する遅延制御回路と、前記可変遅延回路により生成された前記複数の遅延クロックから、１以上の遅延クロックを選択して出力する選択回路と、を備えるとしてもよい。
　また、さらに、前記撮像信号に基づいて、被写体までの距離の情報を含む距離信号を出力する演算部を備えるとしてもよい。
　また、前記固体撮像素子は、行列状に配置される複数の画素からなる画素アレイを備え、前記複数の画素のそれぞれは、受光した光を電荷に変換する光電変換部と、前記光電変換部により変換された電荷を読み出す読み出しゲートとを有し、前記画素アレイは、列毎に、前記読み出しゲートにより読み出された電荷を、列方向に転送する垂直転送部を有するとしてもよい。
　本開示の一態様に係る固体撮像素子は、発光を指示する発光信号の出力と、露光を指示する露光信号の出力とを繰り返し行う制御部であって、互いに位相が異なる複数の遅延クロックを生成する多相遅延信号発生回路を有し、当該複数の遅延クロックを用いて、前記発光信号と前記露光信号との出力を繰り返し行う制御部と、前記制御部が繰り返し出力する前記発光信号のそれぞれに従って複数回の発光を行う光源部と、撮像信号を生成する撮像部とを備える測距撮像装置における前記撮像部に含まれ、前記制御部が繰り返し出力する前記露光信号のそれぞれに従って複数回の露光を行う。
　本開示の一態様に係る測距撮像装置、及び固体撮像素子によると、発光タイミングと露光タイミングとの位相誤差に起因する測距精度の低下を抑制することができる
図１は、実施の形態に係る測距撮像装置の構成の一例を示す機能ブロック図である。 図２は、実施の形態に係る多相遅延信号発生回路の構成の一例を示す機能ブロック図である。 図３は、実施の形態に係る単位発光露光処理における、発光信号の出力タイミングと露光の出力タイミングとの相対位相関係の一例を示すタイミングチャートである。 図４Ａは、実施の形態に係る測距撮像装置が行う撮像動作における発光信号及び露光信号のタイミングの一例を示すタイミングチャートである。 図４Ｂは、発光露光処理と位相設定との対応関係の一例を示す対応表である。 図５は、実施の形態に係る測距撮像装置の構成の一例を示す機能ブロック図である。 図６は、実施の形態に係る位相調整回路の構成の一例を示すブロック図である。 図７Ａは、実施の形態に係る固体撮像素子の構成の一例を示すブロック図である。 図７Ｂは、実施の形態に係る画素の構成の一例を示すブロック図である。
　以下、本開示の実施の形態に係る測距撮像装置、及びそれに用いられる固体撮像素子について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本開示の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは一例であり、本開示を限定するものではない。
　また、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　（実施の形態）
　図１は、実施の形態に係る測距撮像装置１０の構成の一例を示す機能ブロック図である。
　図１に示すように、測距撮像装置１０は、光源部１と、撮像部２と、制御部３と、演算部４とを含んで構成される。この構成により、測距撮像装置１０は、静止画の撮像、及び動画の撮影を行うことが可能である。
　制御部３は、発光を指示する発光信号の出力と、露光を指示する露光信号の出力とを繰り返し行う。制御部３は、互いに位相が異なる複数の遅延クロックを生成する多相遅延信号発生回路３０を有し、多相遅延信号発生回路３０により生成された複数の遅延クロックを用いて、発光信号の出力と露光信号の出力とを行う。より具体的には、制御部３は、複数の遅延クロックのエッジを用いて、生成する発光信号のエッジと、生成する露光信号のエッジを生成することで、発光信号と露光信号とを生成して出力する。
　光源部１は、制御部３が繰り返し出力する発光信号のそれぞれに従って複数回の発光を行う。光源部１は、例えば、図示していない駆動回路、コンデンサ、及び発光素子を有し、駆動回路が、発光信号に従って、コンデンサに蓄えられたエネルギーを用いて発光素子から照射光を放射させることで発光を行う。発光素子は、例えば、レーザダイオード、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）、発光ダイオード（ＬＥＤ：Light emitting device）により実現されてもよいし、他の素子により実現されてもよい。照射光は、例えば、赤外光である。ここで、赤外光には、近赤外光、遠赤外光が含まれる。
　撮像部２は、制御部３が繰り返し出力する露光信号のそれぞれに従って複数回の露光を行う固体撮像素子２０を有する。
　固体撮像素子２０は、光源部１から放射された照射光が対象物により反射された反射光、太陽光等の背景光を受光する。
　撮像部２は、固体撮像素子２０による複数回の露光により撮像信号を生成する。撮像部２は、さらに、カメラレンズ、光源部１から放射される照射光の波長近傍の光のみを通過させる光学的バンドフィルタ（帯域通過フィルタ）、及び、Ａ／Ｄコンバータ等の回路を適宜有してもよい。
　演算部４は、撮像部２により生成された撮像信号に基づいて、被写体である対象物までの距離の情報を含む距離信号を出力する。距離信号は、例えば、距離画像である。演算部４は、距離信号に加えて、輝度信号を出力してもよい。
　図２は、多相遅延信号発生回路３０の構成の一例を示す機能ブロック図である。
　ここでは、多相遅延信号発生回路３０がＤＬＬ（Delay Locked Loop）回路であるとして説明する。しかしながら、以下で説明する機能と同様の機能を実現することができれば、多相遅延信号発生回路３０は、必ずしも、ＤＬＬ回路である例に限定される必要はない。多相遅延信号発生回路３０は、例えば、ＰＬＬ（Phase Locked Loop）回路により実現されてもよい。
　図２に示すように、多相遅延信号発生回路３０は、可変遅延回路３２と、位相比較回路３３と、遅延制御回路３４と、選択回路３８とを備える。なお、ここでの説明が煩雑なものとなりすぎてしまわないように、図２には、後述する図５に示される回路の一部（エッジ分離回路５１、可変シフトレジスタ５２、位相比較５３、遅延調整回路５６等。それぞれ、図５参照。）の図示が省略されている。これら図示が省略された回路については、後程、図５を用いて説明する。
　可変遅延回路３２は、基本クロックを順次遅延させ、それぞれ位相が異なる複数の遅延クロックを生成する。より具体的には、可変遅延回路３２は、縦続接続されたｎ（ｎは２以上の整数）個の遅延素子３１を含み、入力される基本クロックＣＫｉｎを順次遅延させてｎ個の遅延クロックＣＫ（１）、ＣＫ（２）、・・・、ＣＫ（ｎ）を生成する。遅延素子３１のそれぞれにおける遅延時間を“Ｔｐ”とすると、遅延クロックＣＫ（１）、ＣＫ（２），・・・，ＣＫ（ｎ）の遅延時間は、それぞれ、“Ｔｐ×１”、“Ｔｐ×２”、・・・、“Ｔｐ×ｎ”となる。
　位相比較回路３３は、遅延クロックＣＫ（ｎ）のいずれか１つ又は基本クロックＣＫｉｎである第１の基準クロックと、遅延クロックＣＫ（ｎ）のいずれか１つであって、第１の基準クロックよりも位相が遅れた遅延クロックＣＫ（ｎ）である第２の基準クロックとが入力され、第１の基準クロックと第２の基準クロックとの電圧レベルに基づいて、基本クロックＣＫｉｎの１サイクルの範囲内における第１の基準クロックと第２の基準クロックとの位相を比較する。ここでは、位相比較回路３３は、第１番目の遅延クロックＣＫ（１）及び第ｎ番目の遅延クロックＣＫ（ｎ）が、それぞれ第１の基準クロック及び第２の基準クロックとして入力され、第１の基準クロックすなわち遅延クロックＣＫ（１）と、第２の基準クロックすなわちＣＫ（ｎ）のそれぞれの電圧レベルに基づいて位相比較を行い、比較結果として充電信号ＵＰ又は放電信号ＤＮを出力する。
　充電信号ＵＰは、後述のチャージポンプ回路３５に充電動作をさせるための信号であり、遅延クロックＣＫ（ｎ）の位相が遅延クロックＣＫ（１）の位相よりも遅れていることを示す。
　一方、放電信号ＤＮは、チャージポンプ回路３５に放電動作をさせるための信号であり、遅延クロックＣＫ（ｎ）の位相が遅延クロックＣＫ（１）の位相よりも進んでいることを示す。
　遅延制御回路３４は、位相比較回路３３による出力結果に基づいて、可変遅延回路３２における基本クロックＣＫｉｎの順次遅延における遅延量を制御する。
　遅延制御回路３４は、チャージポンプ回路３５と、ローパスフィルタ３６と、電圧制御回路３７とを含んで構成される。
　チャージポンプ回路３５は、位相比較回路３３から出力される充電信号ＵＰ又は放電信号ＤＮに応答して、ローパスフィルタ３６へ出力する出力電圧を昇圧又は降圧する。
　電圧制御回路３７は、ローパスフィルタ３６から出力される出力電圧をｎ個の遅延素子３１のそれぞれの電源端子に供給する。ローパスフィルタ３６から出力される出力電圧が低い程、遅延素子３１のそれぞれにおける遅延時間が大きくなり、ローパスフィルタ３６から出力される出力電圧が高い程、遅延素子３１のそれぞれにおける遅延時間が小さくなる。このように、遅延素子３１のそれぞれの電源端子に供給する電圧を制御することで、遅延クロックＣＫ（１）と遅延クロックＣＫ（ｎ）との位相が一致し、遅延時間“Ｔｐ”が入力の基本クロックＣＫｉｎの１周期の１／ｎとなる。
　選択回路３８は、可変遅延回路３２により生成された複数の遅延クロックＣＫ（ｎ）から、１以上の遅延クロックＣＫ（ｎ）を選択して出力する。より具体的には、選択回路３８は、可変遅延回路３２から出力されるｎ個の遅延クロックＣＫ（１）、ＣＫ（２）、・・・、ＣＫ（ｎ）の中から、発光信号、露光信号のそれぞれの前エッジ及び後エッジの位相に使用する遅延クロックＣＫ（ｎ）を選択して出力する。
　選択回路３８から出力された遅延クロックＣＫ（ｎ）は、後段の論理回路にて、基本クロックＣＫｉｎの１クロック単位でタイミング作成された前エッジ信号及び後エッジ信号と論理が組まれた後、発光基準信号の前エッジ、発光基準信号の後エッジ、露光基準信号の前エッジ、露光基準信号の後エッジが生成される。そして、発光基準信号の前エッジ及び後エッジと、露光基準信号の前エッジ及び後エッジとが、それぞれ、エッジ合成回路３９に入力される。そして、エッジ合成回路３９のそれぞれにて発光基準信号及び露光基準信号の両エッジが合成されて、エッジ合成回路３９のそれぞれから、発光信号と露光信号とが出力される。これにより、発光信号及び露光信号のパルス幅及び相対位相を、基本クロックＣＫｉｎの１クロック周期の１／ｎの細かさでの微調整が可能となる。これにより、測距撮像装置１０は、要望される測距範囲に最適な距離分解能を実現することができる。
　制御部３は、発光信号の出力タイミングと露光信号の出力タイミングとの相対位相関係を維持しつつ、発光信号の出力と露光信号の出力とを行う単位発光露光処理を行う。
　また、制御部３は、基本クロックＣＫｉｎを基準とする、発光信号の出力タイミングの位相差及び露光信号の出力タイミングの位相差を設定する２つ以上の位相設定であって、互いに、発光信号の出力タイミングと露光信号の出力タイミングとの相対位相関係が等しい２つ以上の位相設定の中から、逐次利用する位相設定を更新して、単位発光露光処理を繰り返し行う。
　図３は、単位発光露光処理における、発光信号の出力タイミングと露光の出力タイミングとの相対位相関係の一例を示すタイミングチャートである。
　ここでは、可変遅延回路３２において縦続接続される遅延素子３１の数が１２８であり、各遅延素子３１が基本クロックＣＫｉｎを順次遅延させて、１２８個の遅延クロックＣＫ（１）、ＣＫ（２）・・・、ＣＫ（１２８）を生成するとして説明する。また、ここでは、２つ以上の位相設定が、第１の位相設定１～第４の位相設定の４つであるとして説明する。
　ここでは、単位発光露光処理は、第１の発光信号Ａ０と露光信号との組を出力する処理、第２の発光信号Ａ１と露光信号との組を出力する処理、及び、第３の発光信号Ａ２と露光信号との組を出力する処理のそれぞれのことを言う。
　図３に示すように、第１の位相設定では、第１の発光露光期間の発光信号である第１の発光信号Ａ０は、前エッジには遅延クロックＣＫ（１００）を使用し、後エッジには遅延クロックＣＫ（１２４）を使用し、第２の発光露光期間の発光信号である第２の発光信号Ａ１は、前エッジには遅延クロックＣＫ（６７）を使用し、後エッジには遅延クロックＣＫ（９１）を使用し、第３の発光露光期間の発光信号である第３の発光信号Ａ２は、無発光なので常にローレベル、露光信号は、第１、第２および第３の発光露光期間の全てにおいて、前エッジには遅延クロックＣＫ（９４）を使用し、後エッジには遅延クロックＣＫ（１２７）を使用する。
　第２の位相設定では、第１の発光露光期間の発光信号である第１の発光信号Ａ０は、前エッジには遅延クロックＣＫ（６８）を使用し、後エッジには遅延クロックＣＫ（９２）を使用し、第２の発光露光期間の発光信号である第２の発光信号Ａ１は、前エッジには遅延クロックＣＫ（３５）を使用し、後エッジには遅延クロックＣＫ（５９）を使用し、第３の発光露光期間の発光信号である第３の発光信号Ａ２は、無発光なので常にローレベル、露光信号は、第１、第２および第３の発光露光期間の全てにおいて、前エッジには遅延クロックＣＫ（６２）を使用し、後エッジには遅延クロックＣＫ（９５）を使用する。
　第３の位相設定では、第１の発光露光期間の発光信号である第１の発光信号Ａ０は、前エッジには遅延クロックＣＫ（３６）を使用し、後エッジには遅延クロックＣＫ（６０）を使用し、第２の発光露光期間の発光信号である第２の発光信号Ａ１は、前エッジには遅延クロックＣＫ（３）を使用し、後エッジには遅延クロックＣＫ（２７）を使用し、第３の発光露光期間の発光信号である第３の発光信号Ａ２は、無発光なので常にローレベル、露光信号は、第１、第２および第３の発光露光期間の全てにおいて、前エッジには遅延クロックＣＫ（３０）を使用し、後エッジには遅延クロックＣＫ（６３）を使用する。
　第４の位相設定では、第１の発光露光期間の発光信号である第１の発光信号Ａ０は、前エッジには遅延クロックＣＫ（４）を使用し、後エッジには遅延クロックＣＫ（２８）を使用し、第２の発光露光期間の発光信号である第２の発光信号Ａ１は、前エッジには遅延クロックＣＫ（９９）を使用し、後エッジには遅延クロックＣＫ（１２３）を使用し、第３の発光露光期間の発光信号である第３の発光信号Ａ２は、無発光なので常にローレベル、露光信号は、第１、第２および第３の発光露光期間の全てにおいて、前エッジには遅延クロックＣＫ（１２６）を使用し、後エッジには遅延クロックＣＫ（３１）を使用する。
　以上のように、第１の位相設定、第２の位相設定、第３の位相設定、及び、第４の位相設定における、第１の発光信号Ａ０と、第２の発光信号Ａ１と、第３の発光信号Ａ２と、露光信号との相対位相関係が全て同じとなる。また、第１の位相設定と第２の位相設定の間、第２の位相設定と第３の位相設定との間、第３の位相設定と第４の位相設定との間、及び、第４の位相設定と第１の位相設定との間における、第１の発光信号Ａ０の位相差、第２の発光信号Ａ１の位相差、第３の発光信号Ａ２の位相差、及び、露光信号の位相差が全て、基本クロックＣＫｉｎの１サイクルの１／４である“Ｔｐ×３２”となる。すなわち、２～４のうちの任意の整数ｊについて、第ｊ－１の位相設定における露光信号の出力タイミングと、第ｊの位相設定における露光信号の出力タイミングとの位相差が、基本クロックＣＫｉｎの１サイクルの１／４となる。
　次に、測距撮像装置１０が１フレームを撮像する撮像動作について説明する。
　図４Ａは、測距撮像装置１０が行う撮像動作における発光信号及び露光信号のタイミングの一例を示すタイミングチャートである。図４Ａにおいて、横軸は時間軸を示し、縦軸は、発光信号及び露光信号の信号レベルを示す。
　発光信号は、発光を指示するパルスを有する正論理のデジタル信号である。発光信号は、ハイレベルで光源部１に発光を指示し、ローレベルで光源部１に非発光を指示する。
　露光信号は、露光を指示するパルスを有する正論理のデジタル信号である。露光信号は、ハイレベルで固体撮像素子２０に露光を指示し、ローレベルで固体撮像素子２０に非露光を指示する。
　１フレームの撮像動作は、Ｎ（Ｎは２以上の整数）セットの発光露光処理と、１回の信号出力処理とからなる。ここではＮは１２であるとする。
　図４Ａにおいて、発光露光期間は、Ｎセットの発光露光処理を行う期間を示し、信号し出力処理期間は、１回の信号出力処理を行う期間を示す。
　１セットの発光露光処理は、第１の発光露光処理、第２の発光露光処理、及び第３の発光露光処理を含む。また、第１の発光露光処理、第２の発光露光処理、及び第３の発光露光処理は、それぞれ、ｍ（ｍは１以上の整数）回の単位発光露光処理を含む。
　第１の発光露光処理では、各単位発光露光処理において、制御部３は、露光信号を発光信号よりも第１の遅延時間だけ遅らせるように、発光信号及び露光信号を出力する。また、各単位発光露光処理において、固体撮像素子２０では、後述の各画素で露光量を示す信号電荷が生成され、生成された各画素の信号電荷は、画素毎に構成される後述の複数の信号蓄積領域のうちの１つに蓄積される。第１の発光露光処理では、この単位発光露光処理がｍ回繰り返される。
　第２の発光露光処理では、各単位発光露光処理において、制御部３は、露光信号を発光信号よりも第２の遅延時間だけ遅らせるように、発光信号及び露光信号を出力する。また、各単位発光露光処理において、固体撮像素子２０では、各画素で露光量を示す信号電荷が生成され、生成された各画素の信号電荷は、画素毎に構成される複数の信号蓄積領域のうちの１つに蓄積される。ここで、第２の発光露光処理において信号電荷が蓄積される信号蓄積領域は、第１の発光露光処理において信号電荷が蓄積される信号蓄積領域とは異なる信号蓄積領域である。第２の発光露光処理では、この単位発光露光処理がｍ回繰り返される。
　第３の発光露光処理では、各単位発光露光処理において、制御部３は、発光信号を出力せずに、露光信号のみを出力するように、発光信号及び露光信号を出力する。また、各単位発光露光処理において、固体撮像素子２０では、各画素で露光量を示す信号電荷が生成され、生成された各画素の信号電荷は、画素毎に構成される複数の信号蓄積領域のうちの１つに蓄積される。ここで、第３の発光露光処理において信号電荷が蓄積される信号蓄積領域は、第１の発光露光処理において信号電荷が蓄積される信号蓄積領域、及び、第２の発光露光処理において信号電荷が蓄積される信号蓄積領域とは異なる信号蓄積領域である。第３の発光露光処理では、この単位発光露光処理がｍ回繰り返される。
　１フレームの撮像動作では、上述の１セットの発光露光処理を１２セット繰り返される。そして、１２セット繰り返された後に、各画素の各信号蓄積領域に格納された信号電荷が読み出される。そして、読み出された各信号電荷は、演算部４へ出力される。
　第１の発光露光処理における露光期間と、第２の発光露光処理における露光期間とが加算された期間に、光源部１から放射された照射光が対象物により反射された反射光の全てが固体撮像素子２０によって受光されるように、第１の発光露光処理における露光期間と、第２の発光露光処理における露光期間とが決定される。この場合、第１の発光露光処理による露光量の総和をＡ０、第２の発光露光処理における露光量の総和をＡ１、第３の発光露光処理における露光量の総和をＡ２、発光信号のパルス幅（ハイレベルの期間）をＴｏ、光速（２９９，７９２，４５８ｍ／ｓ）をＣとすると、演算部４は、以下の式１の演算を行うことにより、対象物までの距離Ｌを算出することができる。
Figure JPOXMLDOC01-appb-M000001
　式１に示されるように、対象物までの距離Ｌの算出にＡ２を用いることで、距離Ｌの算出における、背景光、暗電流等による悪影響が低減される。
　図４Ｂは、１２セットの発光露光処理のそれぞれにおいて、図３に示される第１の位相設定～第４の位相設定のうちのいずれの位相設定を用いて、発光信号と露光信号とを出力するかを示す対応表の一例を示す図である。
　図４Ｂに示されるように、ここでは、制御部３は、１セット目、５セット目、及び９セット目において、第１の位相設定によって設定されるタイミングで、発光信号と露光信号とを出力する。また、制御部３は、２セット目、６セット目、及び１０セット目において、第２の位相設定によって設定されるタイミングで、発光信号と露光信号とを出力する。また、制御部３は、３セット目、７セット目、及び１１セット目において、第３の位相設定によって設定されるタイミングで、発光信号と露光信号とを出力する。また、制御部３は、４セット目、８セット目、及び１２セット目において、第４の位相設定によって設定されるタイミングで、発光信号と露光信号とを出力する。
　このように、各セットの発光露光処理において、発光信号の出力タイミングと露光信号の出力タイミングとの相対位相関係は維持される一方で、発光信号及び露光信号を生成するために使用される、可変遅延回路３２から出力される遅延クロックは互いに異なる。このため、可変遅延回路３２を構成する各遅延素子３１間の遅延差に起因する、発光信号のパルス幅のずれ、露光信号のパルス幅のずれ、発光信号と露光信号との位相関係のずれによる、Ａ０、Ａ１、Ａ２のばらつきを低減することができる。これにより、測距撮像装置１０は、測距精度の低下を抑制することができる。
　なお、１２セットの発光露光処理のそれぞれにおいて、図３に示される第１の位相設定～第４の位相設定のうちのいずれの位相設定を利用するかは、ランダムに決定されるとしてもよい。
　また、一のフレームの撮像動作における各セットの発光露光処理のそれぞれにおいて、図３に示される第１の位相設定～第４の位相設定のうちの一の位相設定を用いてその一のフレームの撮像動作を行う一方で、互いに異なるフレームの撮像動作毎に、利用する位相設定が決定されるとしてもよい。
　次に、測距撮像装置１０の構成について、より詳細に説明する。
　図５は、測距撮像装置１０のより詳細な構成の一例を示す機能ブロック図である。
　図５に示すように、制御部３は、ＰＬＬ４５と、タイミング制御部４６と、位相調整回路４９とを含んで構成される。タイミング制御部４６は、撮像制御部４７と、発光露光制御部４８とを備える。
　撮像制御部４７は、撮像部２と演算部４とを制御する撮像制御信号を生成する。
　発光露光制御部４８は、多相遅延信号発生回路３０を備え、光源部１の発光及び撮像部２の露光を制御する信号を作成する。
　撮像部２は、受光部４１と、露光駆動部４２と、垂直走査４３と、列処理部４４とを備える。ここで、受光部４１と列処理部４４とは、固体撮像素子２０に含まれる。
　受光部４１は、行列状に配置された複数の画素からなる画素アレイを備える。ここで、前述したように、各画素には、露光量を示す信号電荷を蓄積する複数の信号蓄積領域が構成される。信号蓄積領域は、例えば、ＭＩＭ（Ｍｅｔａｌ　ＩｎｓｕｌａｔｏｒＭｅｔａｌ）構造の容量などの各種アナログメモリを用いて実現してもよいし、後述するように垂直転送チャネルを用いて実現してもよい。
　露光駆動部４２は、制御部３で生成された露光信号が示すタイミングに従って、受光部４１の露光駆動制御を行う。
　垂直走査４３は、受光部４１において蓄積された信号電荷を列毎に読み出して、読み出した信号電荷を列処理部４４に順次送る動作を制御する。
　列処理部４４は、受光部４１から列毎に送られてくる信号電荷を受けて撮像信号を生成する。
　ＰＬＬ４５は、入力クロックを適宜分周、逓倍を行って基本クロックを生成し、撮像制御部４７、発光露光制御部４８に分配する。
　発光露光制御部４８は、多相遅延信号発生回路３０を備え、ＰＬＬ４５から分配された基本クロックを基に発光基準信号と露光基準信号とを生成し、位相調整回路４９へ出力する。
　位相調整回路４９は、発光基準信号と、光源部１からの発光フィードバック信号との位相を比較して、発光基準信号の位相を調整して発光信号を生成する。ここで、発光フィードバック信号とは、光源部１が発光したことを示す信号である。発光フィードバック信号は、例えば、光源部１の発光素子が発光ダイオードである場合には、発光ダイオードのカソードの信号であってもよい。
　また、位相調整回路４９は、露光基準信号と、露光駆動部４２からの露光フィードバック信号との位相を比較して、露光基準信号の位相を調整して露光信号を生成する。ここで、露光フィードバック信号とは、露光駆動部４２が受光部４１の露光駆動を行ったことを示す信号である。露光フィードバック信号は、例えば、露光駆動部４２が、受光部４１の露光駆動を行うための信号を出力するドライバを有する場合には、そのドライバの出力信号であってもよい。
　これにより、発光基準信号と露光基準信号とを生成する多相遅延信号発生回路３０における遅延バラツキ、温度変化や経年劣化に起因する光源部１の発光駆動と撮像部２の露光駆動との位相誤差による測距誤差を抑制し、かつ、温度や経年による測距撮像装置１０の状態変化によるともなう光源の発光駆動と撮像部の露光駆動との位相誤差を原因とする測距誤差も能動的に補償することができる。
　光源部１は、前述した通り、制御部３が繰り返し出力する発光信号のそれぞれに従って複数回の発光を行う。
　撮像部２は、露光駆動部４２が受光部４１を制御して、制御部３が繰り返し出力する露光信号のそれぞれに従って複数回の露光を行い、画素毎に異なる複数の信号蓄積領域に信号電荷を蓄積することで撮像を行う。そして、撮像制御部４７からの撮像制御信号に従って、垂直走査４３は、受光部４１において蓄積された信号電荷を列毎に読み出して、読み出した信号電荷を列処理部４４に順次送る。すると、列処理部４４は、信号電荷を受信して、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）を行って画素信号を生成し、さらに、生成した画素信号に対して、Ａ／Ｄコンバータにて列毎にデジタル信号に変換し、水平走査を行って、デジタル信号に変換された画素信号を、演算部４に出力する。
　演算部４は、撮像部２により生成された撮像信号に基づいて、信号処理部にて演算により、距離信号、輝度信号を生成し、生成した距離信号、輝度信号を、出力インターフェースから出力する。
　次に、位相調整回路４９の一例について説明する。
　図６は、位相調整回路４９の構成の一例を示すブロック図である。
　図６に示すように、位相調整回路４９は、複数のエッジ分離回路５１と、複数の可変シフトレジスタ５２と、複数の位相比較５３と、複数のチャージポンプ５４と、複数のループフィルタ５５と、複数の遅延調整回路５６と、複数のエッジ合成回路３９とを備える。
　発光露光制御部４８から出力された発光基準信号と露光基準信号とは、それぞれ、遅延調整回路５６と、可変シフトレジスタ５２を介して位相比較５３とに入力される。
　可変シフトレジスタ５２では、それぞれ、位相比較５３における最大位相差が遅延調整回路５６の遅延調整可能範囲内になるように、光源部１の駆動回路における発光信号の遅延量又は撮像部２の露光駆動部４２の遅延量に合わせて、発光基準信号又は露光基準信号のシフト量を設定する。
　一方、光源部１からの発光フィードバック信号及び撮像部２の露光駆動部４２からの露光フィードバック信号は、それぞれ、エッジ分離回路５１で前エッジと後エッジとに分離され、それぞれ、位相比較５３に入力される。
　位相比較５３では、それぞれ、発光基準信号の前エッジと発光フィードバック信号の前エッジ、発光基準信号の後エッジと発光フィードバック信号の後エッジ、露光基準信号の前エッジと露光フィードバック信号の前エッジ、露光基準信号の後エッジと露光フィードバック信号の後エッジとを位相比較し、位相比較結果に基づいて充電信号又は放電信号をチャージポンプ５４に出力する。
　チャージポンプ５４は、それぞれ、位相比較５３からの充電信号又は放電信号に応答してループフィルタ５５へ出力する出力電圧を昇圧又は降圧して遅延調整回路５６の遅延調整電圧を変化させることで遅延調整回路５６の遅延量を調整し、常に位相比較５３における位相差が無いようにフィードバックをかける。これにより、発光基準信号の前エッジ、発光基準信号の後エッジ、露光基準信号の前エッジ、露光基準信号の後エッジの位相が調整される。位相が調整された、発光基準信号の前エッジと発光基準信号の後エッジとは、エッジ合成回路３９で合成されて、発光信号として光源部１に出力される。位相が調整された、露光基準信号の前エッジと露光基準信号の後エッジとは、エッジ合成回路３９で合成されて、露光信号として撮像部２に出力される。
　これにより、可変遅延回路３２を構成する遅延素子３１間の遅延差のバラツキ、温度変化や経年劣化に起因する発光信号と露光信号のパルス幅のズレと位相関係のずれによる測距誤差を抑圧し、かつ温度や経年によるカメラの状態変化によるともなう光源の発光駆動と撮像部の露光駆動との位相誤差を原因とする測距誤差も能動的に補償することができる。
　次に、固体撮像素子２０の一例について説明する。
　図７Ａは、固体撮像素子２０の構成の一例を示すブロック図である。
　図７Ａに示すように、固体撮像素子２０は、受光部４１と、列処理部４４とを備える。
　受光部４１は、行列状に配置された複数の画素１００からなる画素アレイと、画素アレイの列毎に設けられた垂直転送部１０２と、画素アレイの列毎に設けられた垂直信号線１０４とを備える。
　画素１００は、光電変換部１０１と、複数の信号蓄積領域（図７Ａには図示されず）と、読み出し部１０３とを有する。
　光電変換部１０１は、例えば、フォトダイオードによって実現され、受光した光を信号電荷に変換する。
　複数の信号蓄積領域のそれぞれは、光電変換部１０１で変換された信号電荷を蓄積する領域であって、垂直転送部１０２内にポテンシャルの井戸として形成される。複数の信号蓄積領域は、第１の信号蓄積領域と第２の信号蓄積領域と第３の信号蓄積領域とを少なくとも含む。すなわち、垂直転送部１０２には、画素１００毎に、少なくとも３つのポテンシャルの井戸が形成される。各画素１００の第１の信号蓄積領域、第２の信号蓄積領域、及び、第３の信号蓄積領域には、それぞれ、第１の発光露光処理においてその画素１００で生成された信号電荷、第２の発光露光処理においてその画素１００で生成された信号電荷、及び、第３の発光露光処理においてその画素１００で生成された信号電荷が蓄積される。
　読み出し部１０３は、複数の信号蓄積領域の中の特定の信号蓄積領域に蓄積された信号電荷を読み出して、電圧に変換して垂直信号線１０４に出力する。
　垂直転送部１０２は、垂直転送チャネルと複数の垂直転送ゲートとを備える。
　複数の垂直転送ゲートは、垂直転送チャネルを覆う複数種類の垂直転送電極である。複数の垂直転送ゲートに印加される電圧の組み合わせによって垂直転送チャネル内に、複数の信号蓄積領域として複数のポテンシャルの井戸が形成される。以下、ポテンシャルの井戸をパケットとも呼ぶ。
　上記構成の固体撮像素子２０は、一般的なＣＣＤ（Charge Coupled Device）イメージセンサが有する垂直転送部１０２と、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが備える読み出し部１０３及び垂直信号線１０４とを併せ持つハイブリッド構成の例となっている。なお、ここでＣＭＯＳイメージセンサとＣＣＤイメージセンサのハイブリッド構成とは、ＣＭＯＳイメージセンサの特徴である垂直信号線に選択的に電圧信号出力する構成と、ＣＣＤイメージセンサの特徴である画素毎の信号蓄積領域として電荷転送路を形成する構成とを併せ持つ構成をいう。
　次に画素１００のより具体的な構成例について説明する。
　図７Ｂは、画素１００の構成の一例を示すブロック図である。
　図７Ｂに示すように、画素１００は、第１の信号蓄積領域Ｐ１と、第２の信号蓄積領域Ｐ２と、第３の信号蓄積領域Ｐ３と、光電変換部１０１と、読み出し部１０３とを含んで構成される。光電変換部１０１には、読み出しゲート６４と、露光制御ゲート６５と、オーバーフロードレイン６６とが設けられている。読み出し部１０３は、浮遊拡散層６１（フローティング・ディフュージョン６１）と、読み出し回路６２と、出力制御ゲート６３とを備える。
　第１の信号蓄積領域Ｐ１と、第２の信号蓄積領域Ｐ２と、第３の信号蓄積領域Ｐ３とは、それぞれ、垂直転送部１０２のうちの画素１００に対応する部分にパケットとして形成される。
　垂直転送部１０２は、それぞれ、１つの垂直転送チャネル６８と、１つの光電変換部１０１当たり６種類の垂直転送ゲート６７とを有する。６種類の垂直転送ゲート６７のそれぞれは、垂直転送ゲートＶＧ１、垂直転送ゲートＶＧ２、垂直転送ゲートＶＧ３、垂直転送ゲートＶＧ４、垂直転送ゲートＶＧ５、垂直転送ゲートＶＨとも称する。
　第１の信号蓄積領域Ｐ１と第２の信号蓄積領域Ｐ２と第３の信号蓄積領域Ｐ３とのそれぞれは、より具体的には、複数の垂直転送ゲート６７に印加される電圧の組み合わせに従って垂直転送チャネル６８内にパケットとして形成される。
　図７Ｂにおいて、第１の信号蓄積領域Ｐ１は、垂直転送ゲートＶＨによって形成されるパケットであり、第２の信号蓄積領域Ｐ２は、垂直転送ゲートＶＧ４によって形成されるパケットであり、第３の信号蓄積領域Ｐ３は、垂直転送ゲートＶＧ２によって形成されるパケットである。但し、第１の信号蓄積領域Ｐ１と第２の信号蓄積領域Ｐ２と第３の信号蓄積領域Ｐ３とのそれぞれの位置は、固定的ではなく、信号電荷の順方向または逆方向への垂直転送に伴って上下に移動する。
　読み出しゲート６４は、読み出しゲート６４に印加される電圧に応じて、光電変換部１０１で変換された信号電荷を垂直転送部１０２に転送するゲート電極である。より具体的には、読み出しゲート６４は、光電変換部１０１で変換された信号電荷を、垂直転送ゲートＶＧ４によって形成されるパケットに転送する。
　露光制御ゲート６５は、露光制御ゲート６５に印加される電圧に応じて、光電変換部１０１の露光を制御する。露光制御ゲート６５には、例えば、アクティブローの（つまり負論理の）パルスを有する露光制御信号が入力される。例えば、露光制御信号がハイレベルのときは、露光制御ゲート６５は、光電変換部１０１の信号電荷をオーバーフロードレイン６６に放出し、光電変換部１０１による光電変換を無効にする。つまり、露光制御ゲート６５は、光電変換部１０１をクリアした状態にして、光電変換部１０１が露光していない状態と同じにする。また、例えば、露光制御信号がローレベルのときは、露光制御ゲート６５は、光電変換部１０１を受光量に応じて信号電荷を発生する露光状態にする。露光制御信号がローレベルの期間は、光電変換部１０１が露光状態にあり、かつ、読み出しゲート６４が開いていれば（読み出しゲート６４に印加される電圧がハイレベルであれば）、光電変換部１０１で変換された信号電荷は、読み出しゲート６４を介して垂直転送ゲートＶＧ４によって形成されるパケットに転送および蓄積される。
　オーバーフロードレイン６６は、光電変換部１０１の信号電荷を半導体基板の深さ方向（つまり裏面側）に放出するための領域である。
　出力制御ゲート６３は、垂直転送ゲートＶＨによって形成されるパケットの信号電荷を、浮遊拡散層６１に転送するためのゲート電極である。
　浮遊拡散層６１は、垂直転送ゲートＶＨによって形成されるパケットから出力制御ゲート６３を介して転送された信号電荷を電圧に変換する。
　読み出し回路６２は、浮遊拡散層６１で電圧に変換された信号を垂直信号線１０４に出力する。読み出し回路６２は、例えば、選択トランジスタおよび増幅トランジスタを有する。増幅トランジスタは、垂直信号線１０４に接続された負荷回路と共にソースフォロワ回路を構成する。
　固体撮像素子２０は、上記構成により、列処理動作による高速化と信号蓄積領域に垂直転送チャネルを使用することによる低暗電流化とを同時に実現するので、動きの速い対象物を高精度に測距することが可能となる。
　なお、ここでは、固体撮像素子２０は、一例として、一般的なＣＣＤイメージセンサが有する垂直転送部１０２と、一般的なＣＭＯＳイメージセンサが備える読み出し部１０３及び垂直信号線１０４とを併せ持つハイブリッド構成であるとして説明した。しかしながら固体撮像素子２０は、必ずしも、上記ハイブリッド構成の例に限定される必要はなく、他の構成であってもよい。固体撮像素子２０は、例えば、ＣＣＤイメージセンサにより実現されてもよいし、ＣＭＯＳイメージセンサにより実現されてもよいし、光電変換膜を備えるイメージセンサにより実現されてもよい。
　以下、上記構成の測距撮像装置１０について考察する。
　上述した通り、測距撮像装置１０は、上記構成により、発光タイミングと露光タイミングとの位相誤差に起因する、第１の発光露光処理による露光量の総和Ａ０、第２の発光露光処理による露光量の総和Ａ１、及び、第３の発光露光処理による露光量の総和Ａ２のばらつきを低減することができる。そして、測距撮像装置１０は、これらばらつきが低減されたＡ０、Ａ１、及びＡ２を用いて、対象物までの距離Ｌを算出する。従って、測距撮像装置１０は、発光タイミングと露光タイミングとの位相誤差に起因する測距精度の低下を抑制することができる。
　以上、本開示に係る測距撮像装置及び固体撮像素子について、実施の形態に基づいて説明したが、本開示は、実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る測距撮像装置及び固体撮像素子を内蔵した各種機器も本開示に含まれる。
　本開示に係る測距撮像装置及び固体撮像素子は、対象物を撮像する撮像装置等に広く利用可能である。
　１　光源部
　２　撮像部
　３　制御部
　４　演算部
　１０　撮像装置（測距撮像装置）
　２０　固体撮像素子
　３０　多相遅延信号発生回路
　３１　遅延素子
　３２　可変遅延回路
　３３　位相比較回路
　３４　遅延制御回路
　３５　チャージポンプ回路
　３６　ローパスフィルタ
　３７　電圧制御回路
　３８　選択回路
　３９　エッジ合成回路
　４１　受光部
　４２　露光駆動部
　４３　垂直走査
　４４　列処理部
　４５　ＰＬＬ
　４６　タイミング制御部
　４７　撮像制御部
　４８　発光露光制御部
　４９　位相調整回路
　５１　エッジ分離回路
　５２　可変シフトレジスタ
　５３　位相比較
　５４　チャージポンプ
　５５　ループフィルタ
　５６　遅延調整回路
　６１　浮遊拡散層（フローティング・ディフュージョン）
　６２　読み出し回路
　６３　出力制御ゲート
　６４　読み出しゲート
　６５　露光制御ゲート
　６６　オーバーフロードレイン
　６７、ＶＧ１、ＶＧ２、ＶＧ３、ＶＧ４、ＶＧ５、ＶＨ　垂直転送ゲート
　６８　垂直転送チャネル
　１００　画素
　１０１　光電変換部
　１０２　垂直転送部
　１０３　読み出し部
　１０４　垂直信号線

Claims (12)

  1. 　発光を指示する発光信号の出力と、露光を指示する露光信号の出力とを繰り返し行う制御部と、
    　前記制御部が繰り返し出力する前記発光信号のそれぞれに従って複数回の発光を行う光源部と、
    　前記制御部が繰り返し出力する前記露光信号のそれぞれに従って複数回の露光を行う固体撮像素子を有し、当該複数回の露光により撮像信号を生成する撮像部とを備え、
    　前記制御部は、互いに位相が異なる複数の遅延クロックを生成する多相遅延信号発生回路を有し、当該複数の遅延クロックを用いて、前記発光信号と前記露光信号との出力を繰り返し行う
    　測距撮像装置。
  2. 　前記制御部は、基本クロックを基準とする、前記発光信号の出力タイミング及び前記露光信号の出力タイミングの位相差を設定する２つ以上の位相設定の中から、逐次利用する位相設定を更新する
    　請求項１に記載の測距撮像装置。
  3. 　前記２つ以上の位相設定のそれぞれを、前記基本クロックと露光信号の出力タイミングとの位相差が小さい方から順に、第１の位相設定～第ｋ（ｋは２以上の整数）の位相設定とする場合において、任意のｋについて、第ｋ－１の位相設定における露光信号の出力タイミングと、第ｋの位相設定における露光信号の出力タイミングとの位相差が、前記基本クロックの１サイクルの１／ｋとなる
    　請求項２に記載の測距撮像装置。
  4. 　前記制御部は、前記２つ以上の位相設定の中から一の位相設定を用いて、前記発光信号の出力と前記露光信号の出力とを繰り返し行う第１のセットを複数回行い、前記２つ以上の位相設定の中から他の一の位相設定を用いて、前記発光信号の出力と前記露光信号の出力とを繰り返し行う第２のセットを、前記第１のセットを行う回数と同数回の複数回行う
    　請求項２又は３に記載の測距撮像装置。
  5. 　前記制御部は、前記逐次利用する位相設定の更新を、一のフレームの露光期間内において行う
    　請求項２又は３に記載の測距撮像装置。
  6. 　前記制御部は、前記逐次利用する位相設定の更新を、互いに異なるフレームの露光期間の切り替えの際に行う
    　請求項２又は３に記載の測距撮像装置。
  7. 　前記制御部は、前記発光信号の出力と前記露光信号の出力との複数の繰り返しにおいて、前記発光信号の出力タイミングと前記露光信号の出力タイミングとの相対位相関係を維持し、
    　更に、互いに前記相対位相関係が等しい２つ以上の位相設定の中から、前記逐次利用する位相設定を更新する
    　請求項２～６のいずれか１項に記載の測距撮像装置。
  8. 　前記多相遅延信号発生回路は、ＤＬＬ回路である
    　請求項１～７のいずれか１項に記載の測距撮像装置。
  9. 　前記多相遅延信号発生回路は、
    　前記基本クロックを順次遅延させ、前記複数の遅延クロックを生成する可変遅延回路と、
    　前記複数の遅延クロックのいずれか１つ又は前記基本クロックである第１の基準クロックと、前記複数の遅延クロックのいずれか１つであって、前記第１の基準クロックよりも位相が遅れた遅延クロックである第２の基準クロックとが入力され、前記第１の基準クロックと前記第２の基準クロックとの電圧レベルに基づいて、前記基本クロックの１サイクルの範囲内における前記第１の基準クロックと前記第２の基準クロックとの位相を比較する位相比較回路と、
    　前記位相比較回路による比較結果に基づいて、前記可変遅延回路における前記基本クロックの順次遅延における遅延量を制御する遅延制御回路と、
    　前記可変遅延回路により生成された前記複数の遅延クロックから、１以上の遅延クロックを選択して出力する選択回路と、を備える
    　請求項８に記載の測距撮像装置。
  10. 　さらに、前記撮像信号に基づいて、被写体までの距離の情報を含む距離信号を出力する演算部を備える
    　請求項１～９のいずれか１項に記載の測距撮像装置。
  11. 　前記固体撮像素子は、行列状に配置される複数の画素からなる画素アレイを備え、
    　前記複数の画素のそれぞれは、受光した光を電荷に変換する光電変換部と、前記光電変換部により変換された電荷を読み出す読み出しゲートとを有し、
    　前記画素アレイは、列毎に、前記読み出しゲートにより読み出された電荷を、列方向に転送する垂直転送部を有する
    　請求項１～１０のいずれか１項に記載の測距撮像装置。
  12. 　発光を指示する発光信号の出力と、露光を指示する露光信号の出力とを繰り返し行う制御部であって、互いに位相が異なる複数の遅延クロックを生成する多相遅延信号発生回路を有し、当該複数の遅延クロックを用いて、前記発光信号と前記露光信号との出力を繰り返し行う制御部と、前記制御部が繰り返し出力する前記発光信号のそれぞれに従って複数回の発光を行う光源部と、撮像信号を生成する撮像部とを備える測距撮像装置における前記撮像部に含まれ、前記制御部が繰り返し出力する前記露光信号のそれぞれに従って複数回の露光を行う
    　固体撮像素子。
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