JP7167036B2 - センサチップおよび電子機器 - Google Patents

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Description

本開示は、センサチップおよび電子機器に関し、特に、より高速な制御を行うことができるようにしたセンサチップおよび電子機器に関する。
近年、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサや、ToF（Time of Flight）センサ、蛍光発光検出センサなどのセンサチップでは、高速に制御を行うことが求められている。例えば、1Mfpsのフレームレートを超えるような高速駆動が求められセンサチップでは、サブμ秒または１０ｎ秒のオーダで制御信号のパルスを制御することが必要となる。
例えば、特許文献１には、測定情報をランダムに出力することにより、三次元画像で測定されているオブジェクトを追跡する信号処理などを、すぐに遂行することができるToFセンサが開示されている。
特開２０１２－０４９５４７号公報
ところで、上述したようなセンサチップが有するセンサ素子を駆動する駆動素子が、センサ素子から離れて配置されている場合、センサ素子を駆動するための制御信号の遅延やスルーレートなどの影響によって、高速な制御を行うことは困難であった。
本開示は、このような状況に鑑みてなされたものであり、より高速な制御を行うことができるようにするものである。
本開示の一側面のセンサチップは、複数のセンサ素子がアレイ状に配置された矩形形状の領域のピクセルアレイ部と、前記センサ素子を同時的に駆動する駆動素子が一方向に向かって配置され、その長手方向が前記ピクセルアレイ部の長辺に沿うように配置され、前記センサ素子の１列ごとに設けられる制御線に前記駆動素子がそれぞれ接続されるグローバル制御回路とを備える。
本開示の一側面の電子機器は、複数のセンサ素子がアレイ状に配置された矩形形状の領域のピクセルアレイ部と、前記センサ素子を同時的に駆動する駆動素子が一方向に向かって配置され、その長手方向が前記ピクセルアレイ部の長辺に沿うように配置され、前記センサ素子の１列ごとに設けられる制御線に前記駆動素子がそれぞれ接続されるグローバル制御回路とを有するセンサチップを備える。
本開示の一側面においては、ピクセルアレイ部は、複数のセンサ素子がアレイ状に配置された矩形形状の領域とされ、グローバル制御回路には、センサ素子を同時的に駆動する駆動素子が一方向に向かって配置され、その長手方向がピクセルアレイ部の長辺に沿うように配置され、センサ素子の１列ごとに設けられる制御線に駆動素子がそれぞれ接続される。
本開示の一側面によれば、より高速な制御を行うことができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したセンサチップの第１の実施の形態の構成例を示すブロック図である。 グローバル制御回路の構成例を示す図である。 ローリング制御回路の構成例を示す図である。 図１のセンサチップの第１の変形例を示すブロック図である。 図１のセンサチップの第２の変形例を示すブロック図である。 センサチップの第２の実施の形態の構成例を示すブロック図である。 センサチップの第３の実施の形態の構成例を示す斜視図である。 センサチップの第３の実施の形態の構成例を示すブロック図である。 図８のセンサチップの第１の変形例を示すブロック図である。 図８のセンサチップの第２の変形例を示すブロック図である。 センサチップの第４の実施の形態の構成例を示すブロック図である。 センサチップの第５の実施の形態の構成例を示すブロック図である。 センサチップの第６の実施の形態の構成例を示す斜視図である。 センサチップの第６の実施の形態の構成例を示すブロック図である。 図１４のセンサチップの第１の変形例を示すブロック図である。 図１４のセンサチップの第２の変形例を示すブロック図である。 図１４のセンサチップの第３の変形例を示すブロック図である。 図１４のセンサチップの第４の変形例を示すブロック図である。 図１４のセンサチップの第５の変形例を示すブロック図である。 図１４のセンサチップの第６の変形例を示すブロック図である。 図１４のセンサチップの第７の変形例を示すブロック図である。 図１４のセンサチップの第８の変形例を示すブロック図である。 センサチップの第７の実施の形態の構成例を示す斜視図である。 図２３のセンサチップの第１の変形例を示す斜視図である。 図２３のセンサチップの第２の変形例を示す斜視図である。 センサチップの第８の実施の形態の構成例、および、その変形例を示すブロック図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
＜センサチップの第１の構成例＞
図１は、本技術を適用したセンサチップの第１の実施の形態の構成例を示すブロック図である。
図１に示すように、センサチップ１１は、ピクセルアレイ部１２、グローバル制御回路１３、ローリング制御回路１４、カラムADC（Analog-to-Digital Converter）１５、および、入出力部１６が、半導体基板に配置されて構成される。
ピクセルアレイ部１２は、センサチップ１１の機能に応じた様々なセンサ素子が、例えば、光を光電変換する光電変換素子が、アレイ状に配置された矩形形状の領域である。図１に示す例では、ピクセルアレイ部１２は、横方向に長辺が設けられ、縦方向に短辺が設けられた横長の長方形の領域となっている。
グローバル制御回路１３は、ピクセルアレイ部１２に配置される複数のセンサ素子が略同一のタイミングで一斉に（同時的に）駆動するように制御するグローバル制御信号を出力する制御回路である。図１に示す構成例では、グローバル制御回路１３は、その長手方向がピクセルアレイ部１２の長辺に沿うように、ピクセルアレイ部１２の上辺側に配置される。従って、センサチップ１１では、グローバル制御回路１３から出力されるグローバル制御信号をピクセルアレイ部１２のセンサ素子に供給する制御線２１は、ピクセルアレイ部１２に行列状に配置されるセンサ素子の列ごとに、ピクセルアレイ部１２の上下方向に向かって配置される。
ローリング制御回路１４は、ピクセルアレイ部１２に配置される複数のセンサ素子が行ごとに次々と順番に（逐次的に）駆動するように制御するローリング制御信号を出力する制御回路である。図１に示す構成例では、ローリング制御回路１４は、その長手方向がピクセルアレイ部１２の短辺に沿うように、ピクセルアレイ部１２の右辺側に配置される。
カラムADC１５は、ピクセルアレイ部１２のセンサ素子から出力されるアナログのセンサ信号を列ごとに並列的にデジタル値にAD（Analog-to-Digital）変換する。このとき、カラムADC１５は、例えば、センサ信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことによって、センサ信号に含まれるリセットノイズを除去することができる。
入出力部１６には、センサチップ１１と外部回路との間で入出力を行うための端子が設けられており、例えば、入出力部１６を介して、グローバル制御回路１３の駆動に必要な電力がセンサチップ１１に入力される。図１に示す構成例では、入出力部１６は、グローバル制御回路１３に隣接するように、グローバル制御回路１３に沿って配置される。例えば、グローバル制御回路１３は消費電力が大きいことより、IRドロップ（電圧降下）の影響を低減するために、入出力部１６はグローバル制御回路１３の近傍に配置することが好ましい。
このようにセンサチップ１１は構成されており、グローバル制御回路１３がピクセルアレイ部１２の長辺に沿うように配置されるレイアウトが採用される。これにより、センサチップ１１は、グローバル制御回路１３から制御線２１の遠端（図１の例では下端）に配置されるセンサ素子までの距離を、例えば、グローバル制御回路１３がピクセルアレイ部１２の短辺に沿うように配置されるレイアウトよりも短くすることができる。
従って、センサチップ１１は、グローバル制御回路１３から出力されるグローバル制御信号に発生する遅延量およびスルーレートを改善することができるため、より高速にセンサ素子に対する制御を行うことができる。特に、センサチップ１１がグローバルシャッタ駆動を行うイメージセンサである場合、画素に供給する転送信号やリセット信号、オーバーフローゲート信号などの高速制御が可能となる。また、センサチップ１１がToFセンサである場合には、MIX信号の高速制御が可能となる。
例えば、ToFセンサや蛍光発光検出センサなどでは、グローバル制御信号のスルーレートや、駆動素子からの距離に応じて発生するグローバル制御信号の遅延量などが、センサ素子ごとに違うものになると、検出誤差となってしまう。これに対し、センサチップ１１は、上述したように、グローバル制御信号に発生する遅延量およびスルーレートを改善することができるので、そのような検出誤差を抑制することができる。
また、センサチップ１１がToFセンサや蛍光発光検出センサなどである場合、露光期間に100回を超えるような複数回のオン／オフ制御が必要になるだけでなく、トグル周波数が高いため消費電流が大きくなってしまう。これに対し、センサチップ１１は、上述したように入出力部１６をグローバル制御回路１３の近傍に配置して、電源を独立した配線とすることができる。
また、センサチップ１１では、露光期間において、グローバル制御回路１３が動作することが多いのに対し、ローリング制御回路１４は停止している。一方、センサチップ１１では、読み出し期間において、ローリング制御回路１４が動作しているのに対し、グローバル制御回路１３が停止していることが多い。そのため、センサチップ１１では、グローバル制御回路１３とローリング制御回路１４とを独立して制御することが求められる。さらに、センサチップ１１では、面内同時性を担保するために、グローバル制御回路１３において、後述の図２のＣに示すようなクロックツリー構造を採用することが一般的であるため、ローリング制御回路１４とは独立して配置することが好ましい。
従って、センサチップ１１のように、より高速な制御を行うことが求められる場合、グローバル制御回路１３とローリング制御回路１４とを独立して個別に配置するレイアウトとすることで、より良好な制御を行うことができる。なお、グローバル制御回路１３とローリング制御回路１４とが独立して個別に配置されていれば、同一方向に沿うようなレイアウト、および、互いに直交するようなレイアウトのどちらを採用してもよい。
なお、本実施の形態では、図示する構成例に従って、図の上側をピクセルアレイ部１２の上辺とし、図の下側をピクセルアレイ部１２の下辺として説明するが、例えば、グローバル制御回路１３は、ピクセルアレイ部１２の長辺に沿うように配置されていれば、その上辺側および下辺側のどちらに配置されていても同様の作用効果を得ることができる。また、ピクセルアレイ部１２およびカラムADC１５についても同様である。
図２を参照して、グローバル制御回路１３の構成について説明する。
図２のＡには、グローバル制御回路１３の第１の構成例が示されており、図２のＢには、グローバル制御回路１３の第２の構成例が示されており、図２のＣには、グローバル制御回路１３の第３の構成例が示されている。なお、グローバル制御回路１３は、ピクセルアレイ部１２に配置されるセンサ素子の列数に応じたグローバル制御信号を同時的に出力するように構成されているが、図２においては、その一部として、８つのグローバル制御信号を同時的に出力する構成が概略的に図示されている。
図２のＡに示すグローバル制御回路１３は、１個の内部バッファ３１と、８個の駆動素子３２ａ乃至３２ｈとを備えて構成される。
図示するように、グローバル制御回路１３は、長手方向に沿って設けられる内部配線の一端に内部バッファ３１が接続され、図１の制御線２１の位置に応じて一方向に向かって、駆動素子３２ａ乃至３２ｈが内部配線に接続される接続構成となっている。従って、グローバル制御回路１３に入力されるグローバル制御信号は、内部バッファ３１を介して内部配線の一端側（図２の例では左側）から駆動素子３２ａ乃至３２ｈに供給され、それぞれに接続される制御線２１に同時的に出力される。
図２のＢに示すグローバル制御回路１３Ａは、２個の内部バッファ３１ａおよび３１ｂと、８個の駆動素子３２ａ乃至３２ｈとを備えて構成される。
図示するように、グローバル制御回路１３Ａは、グローバル制御回路１３Ａの長手方向に沿って設けられる内部配線の両端に内部バッファ３１ａおよび３１ｂが接続され、図１の制御線２１の位置に応じて一方向に向かって、駆動素子３２ａ乃至３２ｈが内部配線に接続される接続構成となっている。従って、グローバル制御回路１３Ａに入力されるグローバル制御信号は、内部バッファ３１ａおよび３１ｂを介して内部配線の両端から駆動素子３２ａ乃至３２ｈに供給され、それぞれに接続される制御線２１に同時的に出力される。
図２のＣに示すグローバル制御回路１３Ｂは、７個の内部バッファ３１ａ乃至３１ｇと、８個の駆動素子３２ａ乃至３２ｈとを備えて構成される。
図示するように、グローバル制御回路１３Ｂは、内部バッファ３１ａ乃至３１ｇによりクロックツリー構造が構成され、最終段において、制御線２１の位置に応じて一方向に向かって配置される駆動素子３２ａ乃至３２ｈに接続される接続構成となっている。例えば、クロックツリー構造は、１段目において、１つの内部バッファ３１の出力が２つの内部バッファ３１に入力され、２段目において、それらの２つの内部バッファ３１の入力が４つの内部バッファ３１に入力されるという構成が、複数段において繰り返される構造である。従って、グローバル制御回路１３Ｂに入力されるグローバル制御信号は、内部バッファ３１ａ乃至３１ｇからなるクロックツリー構造を介して駆動素子３２ａ乃至３２ｈに供給され、それぞれに接続される制御線２１に同時的に出力される。
このような構成のグローバル制御回路１３Ｂは、駆動素子３２ａ乃至３２ｈどうしの間における遅延の発生を回避することができ、例えば、グローバル制御回路１３および１３Ａと比較して、面内均一性を担保することができる。即ち、グローバル制御回路１３Ｂは、駆動素子３２が並ぶ方向に亘って、同時性が強く求められる用途に採用することが好適である。
図３を参照して、ローリング制御回路１４の構成について説明する。
図３のＡには、ローリング制御回路１４の第１の構成例が示されており、図３のＢには、ローリング制御回路１４の第２の構成例が示されている。なお、ローリング制御回路１４は、ピクセルアレイ部１２に配置されるセンサ素子の行数に応じたローリング制御信号を逐次的に出力するように構成されているが、図３においては、その一部として、８つのローリング制御信号を逐次的に出力する構成が概略的に図示されている。
図３のＡに示すローリング制御回路１４は、シフトレジスタ方式を採用しており、２個の内部バッファ４１および４２、８個のレジスタ４３ａ乃至４３ｈ、並びに８個の駆動素子４４ａ乃至４４ｈを備えて構成される。なお、簡易化のため、２個の内部バッファ４１および４２が配置されている構成例を示しているが、内部バッファの配線長などに応じて、複数個の内部バッファを配置する構成を採用してもよい。
図示するように、ローリング制御回路１４は、長手方向に沿って設けられる内部配線の一端に内部バッファ４１が接続され、ピクセルアレイ部１２に配置されるセンサ素子の行の位置に応じて、その内部配線にレジスタ４３ａ乃至４３ｈが接続される接続構成となっている。また、ローリング制御回路１４は、内部バッファ４２がレジスタ４３ａに接続され、レジスタ４３ａ乃至４３ｈが順次接続されるとともに、レジスタ４３ａ乃至４３ｈに駆動素子４４ａ乃至４４ｈがそれぞれ接続される接続構成となっている。
従って、ローリング制御回路１４では、内部バッファ４２を介してレジスタ４３ａに供給されるスタートパルスが、内部バッファ４１を介して供給されるクロックに従って、レジスタ４３ａ乃至４３ｈに順次シフトされ、レジスタ４３ａ乃至４３ｈそれぞれに接続される駆動素子４４ａ乃至４４ｈからローリング制御信号として逐次的に出力される。
図３のＢに示すローリング制御回路１４Ａは、デコーダ方式を採用しており、２個の内部バッファ４１および４２、デコーダ４５、８個のＡＮＤゲート４６ａ乃至４６ｈ、並びに８個の駆動素子４４ａ乃至４４ｈを備えて構成される。なお、デコーダ４５には、ラッチを含む方式、および、ラッチを含まない方式のどちらを用いてもよい。例えば、デコーダ４５が、信号をラッチする方式では、アドレスを１度で送る方式や、アドレスを分割して送る方式などを採用することができる。
図示するように、ローリング制御回路１４Ａは、内部バッファ４１がデコーダ４５に接続されており、内部バッファ４２がＡＮＤゲート４６ａ乃至４６ｈの入力端に接続されるとともに、デコーダ４５が行ごとにＡＮＤゲート４６ａ乃至４６ｈの入力端に接続される。そして、ローリング制御回路１４Ａは、ＡＮＤゲート４６ａ乃至４６ｈの出力端が、それぞれ駆動素子４４ａ乃至４４ｈに接続される接続構成となっている。
従って、ローリング制御回路１４Ａでは、内部バッファ４２を介してＡＮＤゲート４６ａ乃至４６ｈに供給されるパルスが、内部バッファ４１を介してデコーダ４５に供給されるアドレスで指定された行の駆動素子４４ａ乃至４４ｈからローリング制御信号として逐次的に出力される。
図２および図３を参照して説明したように、グローバル制御回路１３およびローリング制御回路１４は、それぞれ異なる回路構成となっている。
図４は、図１に示したセンサチップ１１の第１の変形例を示すブロック図である。なお、図４に示すセンサチップ１１－ａを構成するブロックのうち、図１のセンサチップ１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図４に示すように、センサチップ１１－ａは、ピクセルアレイ部１２、ローリング制御回路１４、カラムADC１５、および、入出力部１６の配置は、図１のセンサチップ１１と共通する構成となっている。
一方、センサチップ１１－ａは、２個のグローバル制御回路１３－１および１３－２がピクセルアレイ部１２の上辺および下辺にそれぞれ沿うように配置されており、制御線２１の両端に駆動素子３２－１および３２－２が接続される点で、図１のセンサチップ１１と異なる構成となっている。即ち、センサチップ１１－ａは、グローバル制御回路１３－１が有する駆動素子３２－１が制御線２１の上端からグローバル制御信号を供給し、グローバル制御回路１３－２が有する駆動素子３２－２が制御線２１の下端からグローバル制御信号を供給するように構成される。
このように構成されるセンサチップ１１－ａは、２個の駆動素子３２－１および駆動素子３２－２間のスキューを抑制することができ、制御線２１を介して伝播されるグローバル制御信号に発生する遅延時間のバラツキを解消することができる。これにより、センサチップ１１－ａでは、より高速にセンサ素子に対する制御を行うことができる。なお、センサチップ１１－ａでは、貫通電流が発生することがないようにグローバル制御信号の出力の遅延差が大きくなることを回避するように制御を行う必要がある。
図５は、図１に示したセンサチップ１１の第２の変形例を示すブロック図である。なお、図５に示すセンサチップ１１－ｂを構成するブロックのうち、図１のセンサチップ１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図５に示すように、センサチップ１１－ｂは、ピクセルアレイ部１２、ローリング制御回路１４、カラムADC１５、および、入出力部１６の配置は、図１のセンサチップ１１と共通する構成となっている。
一方、センサチップ１１－ｂは、２個のグローバル制御回路１３－１および１３－２がピクセルアレイ部１２の上辺および下辺にそれぞれ沿うように配置されるとともに、ピクセルアレイ部１２に行列状に配置されるセンサ素子の列の中央で分離されるように、２本の制御線２１－１および２１－２が配置される点で、図１のセンサチップ１１と異なる構成となっている。そして、センサチップ１１－ｂでは、制御線２１－１の上端に駆動素子３２－１が接続され、制御線２１－２の下端に駆動素子３２－２が接続されている。
従って、センサチップ１１－ｂは、ピクセルアレイ部１２の中央より上側に配置されるセンサ素子には、グローバル制御回路１３－１が有する駆動素子３２－１が制御線２１－１の上端からグローバル制御信号を供給するように構成される。また、センサチップ１１－ｂは、ピクセルアレイ部１２の中央より下側に配置されるセンサ素子には、グローバル制御回路１３－２が有する駆動素子３２－２が制御線２１－２の下端からグローバル制御信号を供給するように構成される。
このように構成されるセンサチップ１１－ｂは、駆動素子３２－１から制御線２１－１の遠端（図５の例では下端）に配置されるセンサ素子までの距離、および、駆動素子３２－２から制御線２１－２の遠端（図５の例では上端）に配置されるセンサ素子までの距離を、例えば、図１のセンサチップ１１よりも短くすることができる。これにより、センサチップ１１－ｂは、グローバル制御回路１３－１および１３－２から出力されるグローバル制御信号に発生する遅延量およびスルーレートをさらに低減することができるため、さらに高速にセンサ素子に対する制御を行うことができる。
＜センサチップの第２の構成例＞
図６を参照して、本技術を適用したセンサチップの第２の実施の形態について説明する。なお、図６に示すセンサチップ１１Ａを構成するブロックのうち、図１のセンサチップ１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図６に示すように、センサチップ１１Ａは、ピクセルアレイ部１２Ａ、グローバル制御回路１３Ａ、ローリング制御回路１４Ａ、カラムADC１５Ａ、および、入出力部１６Ａが、半導体基板に配置されて構成される。
そして、センサチップ１１Ａでは、ピクセルアレイ部１２Ａが、縦方向に長辺が設けられ、横方向に短辺が設けられた縦長の長方形の領域となっている点で、図１のセンサチップ１１と異なる構成となっている。従って、センサチップ１１Ａでは、グローバル制御回路１３Ａおよび入出力部１６Ａが、ピクセルアレイ部１２Ａの長辺に沿うように、ピクセルアレイ部１２Ａの左辺側に配置される。これに伴い、制御線２１Ａは、ピクセルアレイ部１２Ａに行列状に配置されるセンサ素子の行ごとに、ピクセルアレイ部１２Ａの左右方向に向かって配置される。
また、センサチップ１１Ａでは、ローリング制御回路１４Ａが、ピクセルアレイ部１２Ａの長辺に沿うように、ピクセルアレイ部１２Ａの右辺側（グローバル制御回路１３Ａと対向する側）に配置されている。なお、グローバル制御回路１３Ａおよびピクセルアレイ部１２Ａを、ピクセルアレイ部１２Ａに対して同一側に配置してもよいが、この場合、いずれか一方の配線長が長くなることが想定されるため、図示するような配置とすることが好ましい。
また、センサチップ１１Ａでは、カラムADC１５Ａが、ピクセルアレイ部１２Ａの短辺に沿うように、ピクセルアレイ部１２Ａの下辺側に配置される。このように、ローリング制御回路１４Ａに対して直交する方向にカラムADC１５Ａが配置されているのは、カラムADC１５Ａは、１つのＡＤコンバータに接続されるセンサ素子を１つずつオンする必要があるためであり、それぞれの配線が重なるようなレイアウトとなるのを回避している。
このように構成されるセンサチップ１１Ａは、図１のセンサチップ１１と同様に、グローバル制御回路１３Ａがピクセルアレイ部１２Ａの長辺に沿うように配置されるレイアウトにより、制御線２１Ａの配線長を短くすることができる。従って、センサチップ１１Ａは、図１のセンサチップ１１と同様に、より高速にセンサ素子に対する制御を行うことができる。
＜センサチップの第３の構成例＞
図７乃至１０を参照して、本技術を適用したセンサチップの第３の実施の形態について説明する。なお、図７乃至１０に示すセンサチップ１１Ｂを構成するブロックのうち、図１のセンサチップ１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図７には、センサチップ１１Ｂの斜視図が示されており、図８には、センサチップ１１Ｂのブロック図が示されている。
図７に示すように、センサチップ１１Ｂは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている。そして、センサチップ１１Ｂは、平面的に見たときにピクセルアレイ部１２と重ならないセンサチップ１１Ｂの周辺領域において、センサ基板５１の制御線２１と、ロジック基板５２のグローバル制御回路１３とが接続される接続構成となっている。即ち、図７に示す例では、センサチップ１１Ｂは、ピクセルアレイ部１２に行列状に配置されるセンサ素子の列方向に沿って配置される複数の制御線２１が、センサ基板５１の上辺側においてグローバル制御回路１３側に接続されている。
従って、センサチップ１１Ｂでは、グローバル制御回路１３から出力されるグローバル制御信号は、図７において白抜きの矢印で示すように、センサ基板５１の上辺側からピクセルアレイ部１２のセンサ素子に供給される。このとき、グローバル制御回路１３の長手方向が、ピクセルアレイ部１２の長辺に沿うように配置されており、センサチップ１１Ｂは、グローバル制御回路１３からピクセルアレイ部１２のセンサ素子まで最短距離となるような構成となっている。
図８を参照して、センサチップ１１Ｂの構成について、さらに説明する。
センサ基板５１には、ピクセルアレイ部１２、および、TSV（Through Silicon Via）領域５３－１乃至５３－３が配置されている。ロジック基板５２には、グローバル制御回路１３、ローリング制御回路１４、カラムADC１５、ロジック回路１７、およびTSV領域５４－１乃至５４－３が配置されている。例えば、センサチップ１１Ｂでは、ピクセルアレイ部１２のセンサ素子から出力されるセンサ信号はカラムADC１５でAD変換され、ロジック回路１７において各種の信号処理が施された後、外部に出力される。
TSV領域５３－１乃至５３－３およびTSV領域５４－１乃至５４－３は、センサ基板５１およびロジック基板５２を電気的に接続するための貫通電極が形成される領域であり、例えば、制御線２１ごとに貫通電極が配置されている。従って、TSV領域５３－１乃至５３－３およびTSV領域５４－１乃至５４－３は、センサ基板５１およびロジック基板５２を積層したときに重なり合うように配置される。なお、TSV領域５４において貫通電極を利用して接続を行う他、例えば、マイクロバンプや銅（Cu-Cu）接続などを利用することができる。
このように構成されるセンサチップ１１Ｂは、図１のセンサチップ１１と同様に、グローバル制御回路１３がピクセルアレイ部１２の長辺に沿うように配置されるレイアウトにより、制御線２１の配線長を短くすることができる。従って、センサチップ１１Ｂは、図１のセンサチップ１１と同様に、より高速にセンサ素子に対する制御を行うことができる。
図９は、図８に示したセンサチップ１１Ｂの第１の変形例を示すブロック図である。なお、図９に示すセンサチップ１１Ｂ－ａを構成するブロックのうち、図８のセンサチップ１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図９に示すように、センサチップ１１Ｂ－ａは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図８のセンサチップ１１Ｂと共通する構成となっている。
一方、センサチップ１１Ｂ－ａは、２個のグローバル制御回路１３－１および１３－２がピクセルアレイ部１２の上辺および下辺にそれぞれ沿うようにロジック基板５２に配置されるとともに、ピクセルアレイ部１２に行列状に配置されるセンサ素子の列の中央で分離されるように、２本の制御線２１－１および２１－２が配置される点で、図８のセンサチップ１１Ｂと異なる構成となっている。
即ち、センサチップ１１Ｂ－ａは、図５に示したセンサチップ１１－ｂと同様に、制御線２１－１の上端に駆動素子３２－１が接続され、制御線２１－２の下端に駆動素子３２－２が接続されている。従って、センサチップ１１Ｂ－ａは、ピクセルアレイ部１２の中央より上側に配置されるセンサ素子には、グローバル制御回路１３－１が有する駆動素子３２－１が制御線２１－１の上端からグローバル制御信号を供給するように構成される。また、センサチップ１１Ｂ－ａは、ピクセルアレイ部１２の中央より下側に配置されるセンサ素子には、グローバル制御回路１３－２が有する駆動素子３２－２が制御線２１－２の下端からグローバル制御信号を供給するように構成される。
このように構成されるセンサチップ１１Ｂ－ａは、駆動素子３２－１から制御線２１－１の遠端（図９の例では下端）に配置されるセンサ素子までの距離、および、駆動素子３２－２から制御線２１－２の遠端（図９の例では上端）に配置されるセンサ素子までの距離を、例えば、図８のセンサチップ１１Ｂよりも短くすることができる。これにより、センサチップ１１Ｂ－ａは、グローバル制御回路１３－１および１３－２から出力されるグローバル制御信号に発生する遅延量およびスルーレートをさらに低減することができるため、さらに高速にセンサ素子に対する制御を行うことができる。
図１０は、図８に示したセンサチップ１１Ｂの第２の変形例を示すブロック図である。なお、図１０に示すセンサチップ１１Ｂ－ｂを構成するブロックのうち、図８のセンサチップ１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図１０に示すように、センサチップ１１Ｂ－ｂは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図８のセンサチップ１１Ｂと共通する構成となっている。
一方、センサチップ１１Ｂ－ｂは、２個のグローバル制御回路１３－１および１３－２がピクセルアレイ部１２の上辺および下辺にそれぞれ沿うようにロジック基板５２に配置されるとともに、制御線２１の両端に駆動素子３２－１および３２－２が接続される点で、図８のセンサチップ１１Ｂと異なる構成となっている。
即ち、センサチップ１１Ｂ－ｂは、図４に示したセンサチップ１１－ａと同様に、グローバル制御回路１３－１が有する駆動素子３２－１が制御線２１の上端からグローバル制御信号を供給し、グローバル制御回路１３－２が有する駆動素子３２－２が制御線２１の下端からグローバル制御信号を供給するように構成される。
このように構成されるセンサチップ１１Ｂ－ｂは、２個の駆動素子３２－１および駆動素子３２－２間のスキューを抑制することができ、制御線２１を介して伝播されるグローバル制御信号に発生する遅延時間のバラツキを解消することができる。これにより、センサチップ１１Ｂ－ｂでは、より高速にセンサ素子に対する制御を行うことができる。なお、センサチップ１１Ｂ－ｂでは、貫通電流が発生することがないようにグローバル制御信号の出力の遅延差が大きくなることを回避するように制御を行う必要がある。
以上のように構成されるセンサチップ１１Ｂでは、ロジック基板５１およびセンサ基板５２が積層されたスタック構造において、図１のセンサチップ１１と同様に、より高速にセンサ素子に対する制御を行うことができる。
なお、図８乃至図１０に示した構成例では、カラムADC１５は、下辺に配置されているTSV領域５３－３およびTSV領域５４－３を介してピクセルアレイ部１２の下端側からセンサ信号を読み出すように構成されている。このような構成の他、例えば、２個のカラムADC１５を上辺近傍および下辺近傍に配置して、それぞれピクセルアレイ部１２の上端側および下端側からセンサ信号を読み出すように構成してもよい。
＜センサチップの第４の構成例＞
図１１を参照して、本技術を適用したセンサチップの第４の実施の形態について説明する。なお、図１１に示すセンサチップ１１Ｃを構成するブロックのうち、図８のセンサチップ１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図１１に示すように、センサチップ１１Ｃは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図８のセンサチップ１１Ｂと共通する構成となっている。
一方、センサチップ１１Ｃは、図６に示したセンサチップ１１Ａのピクセルアレイ部１２Ａと同様に、ピクセルアレイ部１２Ｃが、縦長の長方形の領域となっている点で、図８のセンサチップ１１Ｂと異なる構成となっている。従って、センサチップ１１Ｃでは、グローバル制御回路１３Ｃが、ピクセルアレイ部１２Ｃの長辺に沿うように、ロジック基板５２の左辺側に配置される。これに伴い、制御線２１Ｃは、ピクセルアレイ部１２Ｃに行列状に配置されるセンサ素子の行ごとに、ピクセルアレイ部１２Ｃの左右方向に向かって配置される。
また、センサチップ１１Ｃでは、ローリング制御回路１４Ｃが、ピクセルアレイ部１２Ｃの長辺に沿うように、ロジック基板５２の右辺側（グローバル制御回路１３Ｃと対向する側）に配置されている。なお、グローバル制御回路１３Ｃおよびピクセルアレイ部１２Ｃを、ロジック基板５２の同一側に配置してもよいが、この場合、いずれか一方の配線長が長くなることが想定されるため、図示するような配置とすることが好ましい。
また、センサチップ１１Ｃでは、カラムADC１５Ｃが、ピクセルアレイ部１２Ｃの短辺に沿うように、ロジック基板５２の下辺側に配置される。このように、ローリング制御回路１４Ｃに対して直交する方向にカラムADC１５Ｃが配置されているのは、カラムADC１５Ｃは、１つのＡＤコンバータに接続されるセンサ素子を１つずつオンする必要があるためであり、それぞれの配線が重なるようなレイアウトとなるのを回避している。
このように構成されるセンサチップ１１Ｃは、図８のセンサチップ１１Ｂと同様に、グローバル制御回路１３Ｃがピクセルアレイ部１２Ｃの長辺に沿うように配置されるレイアウトにより、制御線２１Ｃの配線長を短くすることができる。従って、センサチップ１１Ｃは、図８のセンサチップ１１Ｂと同様に、より高速にセンサ素子に対する制御を行うことができる。
＜センサチップの第５の構成例＞
図１２を参照して、本技術を適用したセンサチップの第５の実施の形態について説明する。なお、図１２に示すセンサチップ１１Ｄを構成するブロックのうち、図８のセンサチップ１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図１２に示すように、センサチップ１１Ｄは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図８のセンサチップ１１Ｂと共通する構成となっている。
一方、センサチップ１１Ｄは、ロジック基板５２において、センサ基板５１のピクセルアレイ部１２が形成される領域に対応して、複数のADC１５が、図１２の例では、１２個のADC１５－１乃至１５－１２が配置されている点で、図８のセンサチップ１１Ｂと異なる構成となっている。
例えば、センサチップ１１Ｄは、ピクセルアレイ部１２の所定領域ごとに、ADC１５が配置されて構成される。図示するように１２個のADC１５－１乃至１５－１２を使用する場合には、ピクセルアレイ部１２を１２等分した領域ごとに、ADC１５が配置され、それぞれの領域に設けられるセンサ素子から出力されるセンサ信号のＡＤ変換が並列的に行われる。なお、ピクセルアレイ部１２の所定領域ごとにADC１５を配置する構成の他、例えば、ピクセルアレイ部１２が有する１つのセンサ素子ごとに１個のADC１５を配置する構成としてもよい。
このように構成されるセンサチップ１１Ｄは、図８のセンサチップ１１Ｂと同様に、グローバル制御回路１３がピクセルアレイ部１２の長辺に沿うように配置されるレイアウトにより、制御線２１の配線長を短くすることができる。従って、センサチップ１１Ｄは、図８のセンサチップ１１Ｂと同様に、より高速にセンサ素子に対する制御を行うことができる。
さらに、センサチップ１１Ｄは、ローリング制御回路１４とADC１５との位置関係は、図８に示したカラムADC１５のような制約に限定されることがなくなる。例えば、図１２に示すセンサチップ１１Ｄでは、ロジック基板５２の右辺側にローリング制御回路１４が配置されているが、ローリング制御回路１４は、上辺側または下辺側のどちらに配置してもよい。つまり、センサチップ１１Ｄに対するピクセルアレイ部１２の配置位置（例えば、光学的な中心に対するセンサチップ１１Ｄの中心位置）などの制限がなければ、ローリング制御回路１４をどこに配置してもよい。
または、例えば、光学的な中心とセンサチップ１１Ｄの中心位置とに強い制限がある場合には、グローバル制御回路１３に対してADC１５が配置されている領域の反対側となる位置にローリング制御回路１４を配置することで、レイアウトをバランス良くすることができる。これにより、センサチップ１１Ｄの特性を向上させることができる。
＜センサチップの第６の構成例＞
図１３乃至２２を参照して、本技術を適用したセンサチップの第６の実施の形態について説明する。なお、図１３乃至２２に示すセンサチップ１１Ｅを構成するブロックのうち、図７および図８のセンサチップ１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
図１３に示すように、センサチップ１１Ｅは、図７に示したセンサチップ１１Ｂと同様に、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている。そして、センサチップ１１Ｅは、平面的に見たときにピクセルアレイ部１２の中央に重なるようにグローバル制御回路１３が配置されており、ピクセルアレイ部１２の中央部においてグローバル制御回路１３が制御線２１に接続される接続構成となっている。
例えば、センサチップ１１Ｅは、配線を構成する銅（Ｃｕ）どうしの接続や、マイクロバンプまたはTSVを利用した接続などにより、ピクセルアレイ部１２において接続可能である場合、駆動素子３２から制御線２１の遠端に配置されるセンサ素子までの距離を短くすることができる。
図１４を参照して、センサチップ１１Ｅの構成について、さらに説明する。
図１４に示すように、センサ基板５１において、ピクセルアレイ部１２は、横方向に長辺が設けられ、縦方向に短辺が設けられた横長の長方形の領域となっている。従って、ロジック基板５２において、グローバル制御回路１３は、その長手方向がピクセルアレイ部１２の長辺に沿うように配置される。そして、グローバル制御回路１３の駆動素子３２から出力される配線が、ピクセルアレイ部１２の上下方向に向かって配置される制御線２１の中央に接続されるように、グローバル制御回路１３がロジック基板５２の略中央に配置される。なお、平面的に見て、グローバル制御回路１３から直接的にピクセルアレイ部１２に向かって、駆動素子３２から出力される配線が基板を貫通するような構成としてもよい。
このように構成されるセンサチップ１１Ｅでは、駆動素子３２から制御線２１の両端に配置されるセンサ素子までの距離を短くすることができる。従って、センサチップ１１Ｅは、グローバル制御信号の遅延量およびスルーレートを改善することができるため、より高速にセンサ素子に対する制御を行うことができる。
また、センサチップ１１Ｅに示すような構成は、例えば、ToFセンサに適用するのに好適である。
図１５は、図１４に示したセンサチップ１１Ｅの第１の変形例を示すブロック図である。なお、図１５に示すセンサチップ１１Ｅ－ａを構成するブロックのうち、図１４のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図１５に示すように、センサチップ１１Ｅ－ａは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図１４のセンサチップ１１Ｅと共通する構成となっている。
一方、センサチップ１１Ｅ－ａは、センサ基板５１において、ピクセルアレイ部１２に行列状に配置されるセンサ素子の１行に対し、中央で分割された２本の制御線２１－１および２１－２が配置される点で、図１４のセンサチップ１１Ｅと異なる構成となっている。また、センサチップ１１Ｅ－ａは、ロジック基板５２において、グローバル制御回路１３が、センサ素子の１行に対して２個の駆動素子３２－１および３２－２を備える点で、図１４のセンサチップ１１Ｅと異なる構成となっている。
そして、センサチップ１１Ｅ－ａでは、制御線２１－１の中央側の端部に駆動素子３２－１が接続されるとともに、制御線２１－２の中央側の端部に駆動素子３２－２が接続される接続構成となっている。即ち、センサチップ１１Ｅ－ａは、ピクセルアレイ部１２の１行に配置される複数のセンサ素子のうち、中央より上側に配置されるセンサ素子は制御線２１－１を介して駆動素子３２－１により駆動され、中央より下側に配置されるセンサ素子は制御線２１－２を介して駆動素子３２－２により駆動されるように構成される。
このように構成されるセンサチップ１１Ｅ－ａは、図１４のセンサチップ１１Ｅと同様に、駆動素子３２－１から制御線２１－１の遠端に配置されるセンサ素子までの距離、および、駆動素子３２－２から制御線２１－２の遠端に配置されるセンサ素子までの距離を短くすることができる。従って、センサチップ１１Ｅ－ａは、図１４のセンサチップ１１Ｅと同様に、グローバル制御信号の遅延量およびスルーレートを改善することができる。
さらに、センサチップ１１Ｅ－ａは、１個の駆動素子３２あたりの負荷を削減することができるので、図１４のセンサチップ１１Ｅよりも、駆動素子３２のサイズを小型化することができる。さらに、センサチップ１１Ｅ－ａは、センサ素子の１列に対して２個の駆動素子３２を配置する構成とすることで、駆動素子３２のレイアウトが一カ所に集積されることになり、全体のレイアウト構造を簡易化することができる。
図１６は、図１４に示したセンサチップ１１Ｅの第２の変形例を示すブロック図である。なお、図１６に示すセンサチップ１１Ｅ－ｂを構成するブロックのうち、図１４のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図１６に示すセンサチップ１１Ｅ－ｂは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図１４のセンサチップ１１Ｅと共通する構成となっている。
一方、センサチップ１１Ｅ－ｂは、センサ基板５１において、ピクセルアレイ部１２に行列状に配置されるセンサ素子の１行に対し、中央で分割された２本の制御線２１－１および２１－２が配置されている点で、図１４のセンサチップ１１Ｅと異なる構成となっている。また、センサチップ１１Ｅ－ｂは、ロジック基板５２において、２個のグローバル制御回路１３－１および１３－２が配置される点で、図１４のセンサチップ１１Ｅと異なる構成となっている。
そして、センサチップ１１Ｅ－ｂでは、制御線２１－１の中央に駆動素子３２－１が接続されるとともに、制御線２１－２の中央に駆動素子３２－２が接続される接続構成となっている。即ち、センサチップ１１Ｅ－ｂは、ピクセルアレイ部１２の１行に配置される複数のセンサ素子のうち、中央より上側に配置されるセンサ素子は制御線２１－１を介して駆動素子３２－１により駆動され、中央より下側に配置されるセンサ素子は制御線２１－２を介して駆動素子３２－２により駆動されるように構成される。
このように構成されるセンサチップ１１Ｅ－ｂは、図１４のセンサチップ１１Ｅと比較して、駆動素子３２－１から制御線２１－１の遠端に配置されるセンサ素子までの距離、および、駆動素子３２－２から制御線２１－２の遠端に配置されるセンサ素子までの距離を短くすることができる。これにより、センサチップ１１Ｅ－ｂは、図１４のセンサチップ１１Ｅよりも、より高速な駆動が可能となり、グローバル制御信号の遅延量およびスルーレートのさらなる改善を図ることができる。
また、図１６に示すように、センサチップ１１Ｅ－ｂでは、グローバル制御回路１３－１および１３－２を分割して配置することができるので、それらの間となる中央箇所にロジック回路１７を配置することができる。なお、図示しないが、グローバル制御回路１３－１および１３－２の間となる中央箇所にカラムADC１５を配置してもよい。
また、センサチップ１１Ｅ－ｂに示すような構成は、例えば、ToFセンサに適用するのに好適である。
図１７は、図１４に示したセンサチップ１１Ｅの第３の変形例を示すブロック図である。なお、図１７に示すセンサチップ１１Ｅ－ｃを構成するブロックのうち、図１４のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図１７に示すセンサチップ１１Ｅ－ｃは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図１４のセンサチップ１１Ｅと共通する構成となっている。
一方、センサチップ１１Ｅ－ｃは、センサ基板５１において、ピクセルアレイ部１２に行列状に配置されるセンサ素子の１行に対し、中央で分割された２本の制御線２１－１および２１－２が配置されている点で、図１４のセンサチップ１１Ｅと異なる構成となっている。また、センサチップ１１Ｅ－ｃは、ロジック基板５２において、２個のグローバル制御回路１３－１および１３－２が配置される点で、図１４のセンサチップ１１Ｅと異なる構成となっている。
そして、センサチップ１１Ｅ－ｃでは、図１６のセンサチップ１１Ｅ－ｂと同様に、制御線２１－１の中央に駆動素子３２－１が接続されるとともに、制御線２１－２の中央に駆動素子３２－２が接続される接続構成となっている。従って、センサチップ１１Ｅ－ｃは、図１６のセンサチップ１１Ｅ－ｂと同様に、図１４のセンサチップ１１Ｅよりも、より高速な駆動が可能となり、グローバル制御信号の遅延量およびスルーレートのさらなる改善を図ることができる。
さらに、センサチップ１１Ｅ－ｃは、ロジック基板５２の上辺側にカラムADC１５－１が配置されるとともに、ロジック基板５２の下辺側にカラムADC１５－２が配置されている。このように構成されるセンサチップ１１Ｅ－ｃは、レイアウトを上下に対象となる構造となり対称性が向上する結果、センサチップ１１Ｅ－ｃの特性を向上させることができる。
図１８は、図１４に示したセンサチップ１１Ｅの第４の変形例を示すブロック図である。なお、図１８に示すセンサチップ１１Ｅ－ｄを構成するブロックのうち、図１４のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図１８に示すセンサチップ１１Ｅ－ｄは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図１４のセンサチップ１１Ｅと共通する構成となっている。
一方、センサチップ１１Ｅ－ｄは、ロジック基板５２において、２個のグローバル制御回路１３－１および１３－２が配置されており、グローバル制御回路１３－１が制御線２１の上側半分の略中央に接続されるとともに、グローバル制御回路１３－２が制御線２１の下側半分の略中央に接続されるような接続構成となっている点で、図１４のセンサチップ１１Ｅと異なる構成となっている。つまり、センサチップ１１Ｅ－ｄは、図１７の制御線２１－１および２１－２が接続された１本の制御線２１が用いられる構成となっている。
このように構成されるセンサチップ１１Ｅ－ｄは、２個の駆動素子３２－１および駆動素子３２－２間のスキューを抑制することができ、制御線２１を介して伝播されるグローバル制御信号に発生する遅延時間のバラツキを解消することができる。これにより、センサチップ１１Ｅ－ｄでは、より高速にセンサ素子に対する制御を行うことができる。なお、センサチップ１１Ｅ－ｄでは、貫通電流が発生することがないようにグローバル制御信号の出力の遅延差が大きくなることを回避するように制御する必要がある。
図１９は、図１４に示したセンサチップ１１Ｅの第５の変形例を示すブロック図である。なお、図１９に示すセンサチップ１１Ｅ－ｅを構成するブロックのうち、図１４のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。また、図１９に示すセンサチップ１１Ｅ－ｅでは、図が煩雑になることを回避するために、センサチップ１１Ｅ－ｅを構成する一部のブロックの図示が省略されている。
即ち、図１９に示すセンサチップ１１Ｅ－ｅは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図１４のセンサチップ１１Ｅと共通する構成となっている。
一方、センサチップ１１Ｅ－ｅは、センサ基板５１において、ピクセルアレイ部１２に行列状に配置されるセンサ素子の１行に対し、４分割された制御線２１－１乃至２１－４が配置されている点で、図１４のセンサチップ１１Ｅと異なる構成となっている。また、センサチップ１１Ｅ－ｅは、ロジック基板５２において、４個のグローバル制御回路１３－１乃至１３－４が配置される点で、図１４のセンサチップ１１Ｅと異なる構成となっている。
そして、センサチップ１１Ｅ－ｅでは、制御線２１－１乃至２１－４それぞれの中央にグローバル制御回路１３－１乃至１３－４の駆動素子３２－１乃至３２－４が接続される接続構成となっている。従って、センサチップ１１Ｅ－ｅは、駆動素子３２－１乃至３２－４それぞれから制御線２１－１乃至２１－４の遠端に配置されるセンサ素子までの距離を、さらに短くすることができる。これにより、センサチップ１１Ｅ－ｅは、センサ素子に対する制御のさらなる高速化を図ることができる。なお、センサチップ１１Ｅ－ｅでは、カラムADC１５Ａやロジック回路１７などが分離されて配置されることが想定されるが、そのような場合でも特性に影響を与えないようなレイアウトを採用することが必要となる。
なお、図１９に示す構成例では、４本に分割された制御線２１－１乃至２１－４を用いて説明を行っているが、制御線２１を３本に分割したり、５本以上に分割したりしてもよい。そして、分割された制御線２１の略中央に、それぞれ対応するグローバル制御回路１３が接続されるような構成とすることができる。
図２０は、図１４に示したセンサチップ１１Ｅの第６の変形例を示すブロック図である。なお、図２０に示すセンサチップ１１Ｅ－ｆを構成するブロックのうち、図１４のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図２０に示すセンサチップ１１Ｅ－ｆは、ピクセルアレイ部１２が形成されるセンサ基板５１と、グローバル制御回路１３が形成されるロジック基板５２とが積層される積層構造となっている点で、図１４のセンサチップ１１Ｅと共通する構成となっている。
一方、センサチップ１１Ｅ－ｆは、ロジック基板５２において、４個のグローバル制御回路１３－１乃至１３－４が配置されており、グローバル制御回路１３－１乃至１３－４が、制御線２１に対して均等な間隔で接続されるような接続構成となっている点で、図１４のセンサチップ１１Ｅと異なる構成となっている。つまり、センサチップ１１Ｅ－ｄは、図１９の制御線２１－１乃至２１－４が接続された１本の制御線２１が用いられる構成となっている。
このように構成されるセンサチップ１１Ｅ－ｆは、４個の駆動素子３２－１乃至３２－４間のスキューを抑制することができ、制御線２１を介して伝播されるグローバル制御信号に発生する遅延時間のバラツキを解消することができる。これにより、センサチップ１１Ｅ－ｆでは、より高速にセンサ素子に対する制御を行うことができる。なお、センサチップ１１Ｅ－ｆでは、貫通電流が発生することがないようにグローバル制御信号の出力の遅延差が大きくなることを回避するように制御する必要がある。
図２１は、図１４に示したセンサチップ１１Ｅの第７の変形例を示すブロック図である。なお、図２１に示すセンサチップ１１Ｅ－ｇを構成するブロックのうち、図１９のセンサチップ１１Ｅ－ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、センサチップ１１Ｅ－ｇは、１個のグローバル制御回路１３を備えて構成され、図１９のセンサチップ１１Ｅ－ｅのグローバル制御回路１３－２乃至１３－４に替えて、バッファ回路５５－１乃至５５－３を備えて構成される。バッファ回路５５－１乃至５５－３は、それぞれバッファ５６－１乃至５６－３を有しており、グローバル制御回路１３の駆動素子３２の出力がバッファ５６－１乃至５６－３それぞれで分岐されて、４分割された制御線２１－１乃至２１－４に接続されている。
このように構成されるセンサチップ１１Ｅ－ｇにおいても、図１９のセンサチップ１１Ｅ－ｅと同様に、センサ素子に対する制御のさらなる高速化を図ることができる。
図２２は、図１４に示したセンサチップ１１Ｅの第８の変形例を示すブロック図である。なお、図２２に示すセンサチップ１１Ｅ－ｈを構成するブロックのうち、図２０のセンサチップ１１Ｅ―ｆと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、センサチップ１１Ｅ－ｇは、１個のグローバル制御回路１３を備えて構成され、図２０のセンサチップ１１Ｅ―ｆのグローバル制御回路１３－２乃至１３－４に替えて、バッファ回路５５－１乃至５５－３を備えて構成される。バッファ回路５５－１乃至５５－３は、それぞれバッファ５６－１乃至５６－３を有しており、グローバル制御回路１３の駆動素子３２の出力がバッファ５６－１乃至５６－３それぞれで分岐されて、制御線２１に接続されている。
このように構成されるセンサチップ１１Ｅ－ｈにおいても、図２０のセンサチップ１１Ｅ―ｆと同様に、センサ素子に対する制御のさらなる高速化を図ることができる。
＜センサチップの第７の構成例＞
図２３乃至２５を参照して、本技術を適用したセンサチップの第７の実施の形態について説明する。なお、図２３乃至２５に示すセンサチップ１１Ｆを構成するブロックのうち、図１３のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、図２３に示すセンサチップ１１Ｆは、センサ基板５１と、２枚のロジック基板５２－１および５２－２とが積層される積層構造となっている。即ち、本技術は、３枚の半導体基板が積層される構造に適用することができる。
図２３に示すように、センサチップ１１Ｆは、１層目のセンサ基板５１にピクセルアレイ部１２が形成され、２層目のロジック基板５２－１に、グローバル制御回路１３と、メモリ６１－１および６１－２とが形成され、３層目のロジック基板５２－２に、例えば、図示しないカラムADC１５やロジック回路１７などが形成されて構成される。
このように構成されるセンサチップ１１Ｆにおいても、センサ基板５１のピクセルアレイ部１２の長手方向に沿って、ロジック基板５２－１にグローバル制御回路１３を配置することで、図１３のセンサチップ１１Ｅと同様に、より高速にセンサ素子に対する制御を行うことができる。
また、センサ基板５１、ロジック基板５２－１、およびロジック基板５２－２の順番で積層されるセンサチップ１１Ｆは、グローバル制御回路１３は、センサ基板５１およびロジック基板５２－２の間に積層されるロジック基板５２－１の中央に配置することが好ましい。これにより、グローバル制御回路１３から制御線２１の遠端に配置されるセンサ素子までの距離を短くすることができる。もちろん、グローバル制御回路１３から制御線２１の遠端に配置されるセンサ素子までの距離を短くすることができれば、図２３に示すようなレイアウトに限定されることはない。
図２４は、図２３に示したセンサチップ１１Ｆの第１の変形例を示す斜視図である。
図２４に示すように、センサチップ１１Ｆ－ａでは、１層目のセンサ基板５１にピクセルアレイ部１２が形成され、２層目のロジック基板５２－１に、メモリ６１－１および６１－２が形成され、３層目のロジック基板５２－２に、例えば、グローバル制御回路１３や、図示しないカラムADC１５およびロジック回路１７などが形成されて構成される。
このように構成されるセンサチップ１１Ｆ－ａにおいても、センサ基板５１のピクセルアレイ部１２の長手方向に沿って、ロジック基板５２－２にグローバル制御回路１３を配置することで、図１３のセンサチップ１１Ｅと同様に、より高速にセンサ素子に対する制御を行うことができる。
図２５は、図２３に示したセンサチップ１１Ｆの第２の変形例を示す斜視図である。
図２５に示すように、センサチップ１１Ｆ－ｂでは、１層目のセンサ基板５１にピクセルアレイ部１２が形成され、２層目のロジック基板５２－１に、メモリ６１が形成され、３層目のロジック基板５２－２に、例えば、グローバル制御回路１３や、図示しないカラムADC１５およびロジック回路１７などが形成されて構成される。なお、センサチップ１１Ｆ－ｂでは、例えば、図８のセンサチップ１１Ｂと同様に、センサチップ１１Ｆ－ｂの周辺領域に形成されるTSV領域を利用して、グローバル制御回路１３に制御線２１が接続される接続構成となっている。
このように構成されるセンサチップ１１Ｆ－ｂにおいても、センサ基板５１のピクセルアレイ部１２の長手方向に沿って、ロジック基板５２－２にグローバル制御回路１３を配置することで、図１３のセンサチップ１１Ｅと同様に、より高速にセンサ素子に対する制御を行うことができる。
なお、例えば、３枚以上の半導体基板を積層してもよく、上述の図１６に示したように２カ所にグローバル制御回路１３を配置したり、２カ所以上の複数個所にグローバル制御回路１３を配置したりしてもよい。この場合、メモリ６１が配置される半導体基板や、メモリ６１の配置位置または分割数を、グローバル制御回路１３の配置に応じて適切にレイアウトすることができる。
例えば、１層目の半導体基板にピクセルアレイ部１２を配置し、２層目の半導体基板にカラムADC１５やロジック回路１７などを配置し、３層目の半導体基板にメモリ６１を配置する構成を採用してもよい。このような構成においても、２層目の半導体基板にグローバル制御回路１３を配置することで、配線長を短くすることができるが、メモリ６１が配置される半導体基板にグローバル制御回路１３を配置してもよい。
＜センサチップの第８の構成例＞
図２６を参照して、本技術を適用したセンサチップの第８の実施の形態について説明する。なお、図２６に示すセンサチップ１１Ｇを構成するブロックのうち、図１４のセンサチップ１１Ｅと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
即ち、センサチップ１１におけるグローバル制御回路１３の配置は、上述した各実施の形態で説明したものに限定されることなく、図２６に示すような様々なレイアウトを採用することができる。もちろん、いずれの配置においても、ピクセルアレイ部１２の長辺に沿うようにグローバル制御回路１３が配置されていれば、図示されていないようなレイアウトを採用してもよい。
図２６のＡに示すように、センサチップ１１Ｇは、センサ基板５１にピクセルアレイ部１２およびグローバル制御回路１３が配置され、ロジック基板５２にローリング制御回路１４、カラムADC１５、およびロジック回路１７が配置されたレイアウトとなっている。そして、センサチップ１１Ｇでは、グローバル制御回路１３は、ピクセルアレイ部１２の長辺に沿うように、ピクセルアレイ部１２の下辺側に配置されている。
図２６のＢに示すように、センサチップ１１Ｇ－ａは、センサ基板５１にピクセルアレイ部１２およびグローバル制御回路１３が配置され、ロジック基板５２にローリング制御回路１４、カラムADC１５、およびロジック回路１７が配置されたレイアウトとなっている。そして、センサチップ１１Ｇ－ａでは、グローバル制御回路１３は、ピクセルアレイ部１２の長辺に沿うように、ピクセルアレイ部１２の上辺側に配置されている。
図２６のＣに示すように、センサチップ１１Ｇ－ｂは、センサ基板５１にピクセルアレイ部１２、並びに、グローバル制御回路１３－１および１３－２が配置され、ロジック基板５２にローリング制御回路１４、カラムADC１５、およびロジック回路１７が配置されたレイアウトとなっている。そして、センサチップ１１Ｇ－ｂでは、グローバル制御回路１３－１および１３－２は、ピクセルアレイ部１２の長辺に沿うように、ピクセルアレイ部１２の上辺側および下辺側にそれぞれ配置されている。
図２６のＤに示すように、センサチップ１１Ｇ－ｃは、センサ基板５１にピクセルアレイ部１２、並びに、グローバル制御回路１３－１および１３－２が配置され、ロジック基板５２にローリング制御回路１４、カラムADC１５、およびロジック回路１７が配置されたレイアウトとなっている。そして、センサチップ１１Ｇ－ｃでは、グローバル制御回路１３－１および１３－２は、ピクセルアレイ部１２の長辺に沿うように、ピクセルアレイ部１２の上辺側および下辺側にそれぞれ配置されているとともに、ピクセルアレイ部１２に行列状に配置されるセンサ素子の列の中央で分離されるように、２本の制御線２１－１および２１－２が配置されている。
図２６のＥに示すように、センサチップ１１Ｇ－ｄは、センサ基板５１にピクセルアレイ部１２、並びに、グローバル制御回路１３－１および１３－２が配置され、ロジック基板５２にローリング制御回路１４、カラムADC１５、およびロジック回路１７が配置されたレイアウトとなっている。さらに、センサチップ１１Ｇ－ｄでは、ピクセルアレイ部１２の長辺に沿うように、ロジック基板５２に入出力部１６が配置されている。
例えば、センサチップ１１Ｇ－ｄは、入出力部１６からTSV領域５４－１およびTSV領域５３－１を介してグローバル制御回路１３へ電源を供給するように構成される。なお、TSVを利用する他、配線を構成する銅（Ｃｕ）どうしの接続や、マイクロバンプなどを利用して、グローバル制御回路１３へ電源を供給するようにしてもよい。また、グローバル制御回路１３へ電力を供給する配線は、制御線２１と同一の接続方法を用いてもよいし、他の組み合わせの接続方法を用いてもよい。また、２層の半導体基板が積層される構成の他、３層の半導体基板が積層される構成であっても同様に、入出力部１６の近傍にグローバル制御回路１３を配置することが好ましい。
なお、図２６に示した各種のレイアウトでは、カラムADC１５はロジック基板５２の片側に配置された例が示されているが、カラムADC１５がロジック基板５２の上下両側に配置されるレイアウトを採用してもよい。また、カラムADC１５やロジック回路１７の位置は、図２６に示したような配置に限定されることはない。
以上のように、センサチップ１１に積層型の構造を適用することで、グローバル制御回路１３を様々なレイアウトで配置することができ、レイアウトの自由度が増すとともに、グローバル制御回路１３とローリング制御回路１４とを個別に制御する効果が大きくなる。
＜距離画像センサの構成例＞
図２７は、センサチップ１１を利用した電子機器である距離画像センサの構成例を示すブロック図である。
図２７に示すように、距離画像センサ２０１は、光学系２０２、センサチップ２０３、画像処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成される。そして、距離画像センサ２０１は、光源装置２１１から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）をセンサチップ２０３に導き、センサチップ２０３の受光面（センサ部）に結像させる。
センサチップ２０３としては、上述した各実施の形態のセンサチップ１１が適用され、センサチップ２０３から出力される受光信号（APD OUT）から求められる距離を示す距離信号が画像処理回路２０４に供給される。
画像処理回路２０４は、センサチップ２０３から供給された距離信号に基づいて距離画像を構築する画像処理を行い、その画像処理により得られた距離画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
このように構成されている距離画像センサ２０１では、上述したセンサチップ１１を適用することで、より高速な制御を行うことによって、例えば、より正確な距離画像を取得することができる。
＜イメージセンサの使用例＞
図２８は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜内視鏡手術システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
図２９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図２９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図３０は、図２９に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）、ＣＣＵ１１２０１（の画像処理部１１４１２）等に適用され得る。
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図３１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３２は、撮像部１２０３１の設置位置の例を示す図である。
図３２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。
＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
複数のセンサ素子がアレイ状に配置された矩形形状の領域のピクセルアレイ部と、
前記センサ素子を同時的に駆動する駆動素子が一方向に向かって配置され、その長手方向が前記ピクセルアレイ部の長辺に沿うように配置され、前記センサ素子の１列ごとに設けられる制御線に前記駆動素子がそれぞれ接続されるグローバル制御回路と
を備えるセンサチップ。
（２）
前記ピクセルアレイ部の長手方向に沿って前記ピクセルアレイ部の両側の辺に２個の前記グローバル制御回路が配置されており、
それぞれの前記グローバル制御回路の駆動素子が、前記制御線の両端に接続されている
上記（１）に記載のセンサチップ。
（３）
前記センサ素子の１列ごとに配置される前記信号線が、前記ピクセルアレイ部の略中央で分割されており、
前記ピクセルアレイ部の両側の辺にそれぞれ配置されている２個の前記グローバル制御回路の前記駆動素子のうち、一方の前記駆動素子が、分割された一方の前記信号線に接続されるとともに、他方の前記駆動素子が、分割された他方の前記信号線に接続される
上記（１）または（２）に記載のセンサチップ。
（４）
前記ピクセルアレイ部が配置されるセンサ基板と、前記グローバル制御回路が配置されるロジック基板とが積層される積層構造である
上記（１）から（３）までのいずれかに記載のセンサチップ。
（５）
前記センサ基板において前記ピクセルアレイ部が配置されている領域の周辺に設けられる接続部を介して、前記ロジック基板の前記グローバル制御回路に配置される前記駆動素子が、前記信号線の一方の端部に接続される
上記（１）から（４）までのいずれかに記載のセンサチップ。
（６）
前記ピクセルアレイ部の長手方向に沿って前記ピクセルアレイ部の両側の辺に対応するように、前記ロジック基板に２個の前記グローバル制御回路が配置されており、
前記センサ基板において前記ピクセルアレイ部が配置されている領域の周辺の対向する両辺に設けられる接続部を介して、前記ロジック基板に配置される２個の前記グローバル制御回路それぞれに配置される前記駆動素子が、前記信号線の両方の端部に接続される
上記（１）から（５）までのいずれかに記載のセンサチップ。
（７）
前記センサ素子の１列ごとに配置される前記信号線が、前記ピクセルアレイ部の略中央で分割されており、
前記ピクセルアレイ部の両側の辺にそれぞれ対応するように前記ロジック基板に配置されている２個の前記グローバル制御回路の前記駆動素子のうち、一方の前記駆動素子が、分割された一方の前記信号線に接続されるとともに、他方の前記駆動素子が、分割された他方の前記信号線に接続される
上記（１）から（６）までのいずれかに記載のセンサチップ。
（８）
前記グローバル制御回路は前記ロジック基板の略中央に配置されており、平面的に見て前記ピクセルアレイ部に重なるように設けられる接続部を介して、前記ロジック基板の前記グローバル制御回路に配置される前記駆動素子が、前記信号線の略中央に接続される
上記（１）から（７）までのいずれかに記載のセンサチップ。
（９）
前記センサ素子の１列ごとに配置される前記信号線が、前記ピクセルアレイ部の略中央で分割されており、
前記グローバル制御回路には、前記センサ素子の１列ごとに２個の前記駆動素子が配置されており、一方の前記駆動素子は、前記信号線の一方の前記ピクセルアレイ部の中央側の端部に接続されるとともに、他方の前記駆動素子は、前記信号線の他方の前記ピクセルアレイ部の中央側の端部に接続される
上記（１）から（８）までのいずれかに記載のセンサチップ。
（１０）
前記ロジック基板には、２個の前記グローバル制御回路が配置され、一方の前記グローバル制御回路の前記駆動素子は前記信号線の一方の片側半分の中央に接続されるとともに、他方の前記グローバル制御回路の前記駆動素子は前記信号線の他方の片側半分の中央に接続される
上記（１）から（９）までのいずれかに記載のセンサチップ。
（１１）
前記センサ素子の１列ごとに配置される前記信号線が、前記ピクセルアレイ部の略中央で分割されており、
前記ロジック基板には、２個の前記グローバル制御回路が配置され、一方の前記グローバル制御回路の前記駆動素子は前記信号線の一方の中央に接続されるとともに、他方の前記グローバル制御回路の前記駆動素子は前記信号線の他方の中央に接続される
上記（１）から（１０）までのいずれかに記載のセンサチップ。
（１２）
前記信号線が３本以上に分割されており、それぞれの前記信号線の略中央に、それぞれ対応する３個以上の前記グローバル制御回路の前記駆動素子が接続される
上記（１）から（１１）までのいずれかに記載のセンサチップ。
（１３）
前記信号線が複数に分割されており、前記ロジック基板には少なくとも１個の前記グローバル制御回路が配置されるとともに、前記信号線の分割数に応じた複数のバッファ回路が配置されている
上記（１）から（１２）までのいずれかに記載のセンサチップ。
（１４）
３枚以上の半導体基板が積層されて構成される
上記（１）から（１２）までのいずれかに記載のセンサチップ。
（１５）
複数のセンサ素子がアレイ状に配置された矩形形状の領域のピクセルアレイ部と、
前記センサ素子を同時的に駆動する駆動素子が一方向に向かって配置され、その長手方向が前記ピクセルアレイ部の長辺に沿うように配置され、前記センサ素子の１列ごとに設けられる制御線に前記駆動素子がそれぞれ接続されるグローバル制御回路と
を有するセンサチップを備える電子機器。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
１１ センサチップ， １２ ピクセルアレイ部， １３ グローバル制御回路， １４ ローリング制御回路， １５ カラムADC， １６ 入出力部， １７ ロジック回路， ２１ 制御線， ３１ 内部バッファ， ３２ 駆動素子， ４１および４２ 内部バッファ， ４３ レジスタ， ４４ 駆動素子， ４５ デコーダ， ４６ ＡＮＤゲート， ５１ センサ基板， ５２ ロジック基板， ５３および５４ TSV領域， ５５ バッファ回路， ６１ メモリ

Claims (15)

  1. 複数のセンサ素子がアレイ状に配置された矩形形状の領域のピクセルアレイ部と、
    前記センサ素子を同時的に駆動する駆動素子が一方向に向かって配置され、その長手方向が前記ピクセルアレイ部の長辺に沿うように配置され、前記センサ素子の１列ごとに設けられる制御線に前記駆動素子がそれぞれ接続されるグローバル制御回路と
    を備えるセンサチップ。
  2. 前記ピクセルアレイ部の長手方向に沿って前記ピクセルアレイ部の両側の辺に２個の前記グローバル制御回路が配置されており、
    それぞれの前記グローバル制御回路の駆動素子が、前記制御線の両端に接続されている
    請求項１に記載のセンサチップ。
  3. 前記センサ素子の１列ごとに配置される前記制御線が、前記ピクセルアレイ部の略中央で分割されており、
    前記ピクセルアレイ部の両側の辺にそれぞれ配置されている２個の前記グローバル制御回路の前記駆動素子のうち、一方の前記駆動素子が、分割された一方の前記制御線に接続されるとともに、他方の前記駆動素子が、分割された他方の前記制御線に接続される
    請求項２に記載のセンサチップ。
  4. 前記ピクセルアレイ部が配置されるセンサ基板と、前記グローバル制御回路が配置されるロジック基板とが積層される積層構造である
    請求項１に記載のセンサチップ。
  5. 前記センサ基板において前記ピクセルアレイ部が配置されている領域の周辺に設けられる接続部を介して、前記ロジック基板の前記グローバル制御回路に配置される前記駆動素子が、前記制御線の一方の端部に接続される
    請求項４に記載のセンサチップ。
  6. 前記ピクセルアレイ部の長手方向に沿って前記ピクセルアレイ部の両側の辺に対応するように、前記ロジック基板に２個の前記グローバル制御回路が配置されており、
    前記センサ基板において前記ピクセルアレイ部が配置されている領域の周辺の対向する両辺に設けられる接続部を介して、前記ロジック基板に配置される２個の前記グローバル制御回路それぞれに配置される前記駆動素子が、前記制御線の両方の端部に接続される
    請求項４に記載のセンサチップ。
  7. 前記センサ素子の１列ごとに配置される前記制御線が、前記ピクセルアレイ部の略中央で分割されており、
    前記ピクセルアレイ部の両側の辺にそれぞれ対応するように前記ロジック基板に配置されている２個の前記グローバル制御回路の前記駆動素子のうち、一方の前記駆動素子が、分割された一方の前記制御線に接続されるとともに、他方の前記駆動素子が、分割された他方の前記制御線に接続される
    請求項４に記載のセンサチップ。
  8. 前記グローバル制御回路は前記ロジック基板の略中央に配置されており、平面的に見て前記ピクセルアレイ部に重なるように設けられる接続部を介して、前記ロジック基板の前記グローバル制御回路に配置される前記駆動素子が、前記制御線の略中央に接続される
    請求項４に記載のセンサチップ。
  9. 前記センサ素子の１列ごとに配置される前記制御線が、前記ピクセルアレイ部の略中央で分割されており、
    前記グローバル制御回路には、前記センサ素子の１列ごとに２個の前記駆動素子が配置されており、一方の前記駆動素子は、前記制御線の一方の前記ピクセルアレイ部の中央側の端部に接続されるとともに、他方の前記駆動素子は、前記制御線の他方の前記ピクセルアレイ部の中央側の端部に接続される
    請求項４に記載のセンサチップ。
  10. 前記ロジック基板には、２個の前記グローバル制御回路が配置され、一方の前記グローバル制御回路の前記駆動素子は前記制御線の一方の片側半分の中央に接続されるとともに、他方の前記グローバル制御回路の前記駆動素子は前記制御線の他方の片側半分の中央に接続される
    請求項４に記載のセンサチップ。
  11. 前記センサ素子の１列ごとに配置される前記制御線が、前記ピクセルアレイ部の略中央で分割されており、
    前記ロジック基板には、２個の前記グローバル制御回路が配置され、一方の前記グローバル制御回路の前記駆動素子は前記制御線の一方の中央に接続されるとともに、他方の前記グローバル制御回路の前記駆動素子は前記制御線の他方の中央に接続される
    請求項４に記載のセンサチップ。
  12. 前記制御線が３本以上に分割されており、それぞれの前記制御線の略中央に、それぞれ対応する３個以上の前記グローバル制御回路の前記駆動素子が接続される
    請求項１１に記載のセンサチップ。
  13. 前記制御線が複数に分割されており、前記ロジック基板には少なくとも１個の前記グローバル制御回路が配置されるとともに、前記制御線の分割数に応じた複数のバッファ回路が配置されている
    請求項１２に記載のセンサチップ。
  14. ３枚以上の半導体基板が積層されて構成される
    請求項４に記載のセンサチップ。
  15. 複数のセンサ素子がアレイ状に配置された矩形形状の領域のピクセルアレイ部と、
    前記センサ素子を同時的に駆動する駆動素子が一方向に向かって配置され、その長手方向が前記ピクセルアレイ部の長辺に沿うように配置され、前記センサ素子の１列ごとに設けられる制御線に前記駆動素子がそれぞれ接続されるグローバル制御回路と
    を有するセンサチップを備える電子機器。
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* Cited by examiner, † Cited by third party
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US10418405B2 (en) 2017-09-05 2019-09-17 Sony Semiconductor Solutions Corporation Sensor chip and electronic apparatus
JP7102159B2 (ja) * 2018-02-09 2022-07-19 キヤノン株式会社 光電変換装置、撮像システム、および、移動体
WO2020255575A1 (ja) * 2019-06-19 2020-12-24 ソニー株式会社 暗号鍵生成装置、暗号鍵生成方法
JP7292135B2 (ja) * 2019-07-09 2023-06-16 キヤノン株式会社 撮像素子及び撮像装置
TWI831995B (zh) * 2019-10-04 2024-02-11 日商索尼半導體解決方案公司 固體攝像元件及電子機器
JPWO2021172364A1 (ja) * 2020-02-25 2021-09-02
JP2022040579A (ja) * 2020-08-31 2022-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および、半導体装置の製造方法
KR20220112362A (ko) 2021-02-04 2022-08-11 삼성전자주식회사 이미지 센서

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003041174A1 (fr) 2001-11-05 2003-05-15 Mitsumasa Koyanagi Capteur d'images a semi-conducteur et procede de fabrication associe
JP2005354567A (ja) 2004-06-14 2005-12-22 Sony Corp 画素アレイ装置および画素アレイ装置の駆動方法
JP2006050566A (ja) 2004-07-01 2006-02-16 Sony Corp 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置
JP2009177207A (ja) 2009-05-07 2009-08-06 Sony Corp 半導体モジュール
JP2014030170A (ja) 2012-07-04 2014-02-13 Makoto Shizukuishi 撮像素子、半導体集積回路及び撮像装置
JP2015070591A (ja) 2013-10-01 2015-04-13 オリンパス株式会社 撮像装置
JP2015106924A (ja) 2013-11-28 2015-06-08 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． イメージセンサ及び該イメージセンサを駆動する方法
WO2015119243A1 (ja) 2014-02-07 2015-08-13 国立大学法人静岡大学 イメージセンサ
JP2016171375A (ja) 2015-03-11 2016-09-23 株式会社東芝 固体撮像装置
WO2016170833A1 (ja) 2015-04-24 2016-10-27 ソニー株式会社 固体撮像素子、半導体装置、及び、電子機器
JP2017188879A (ja) 2016-03-30 2017-10-12 パナソニックＩｐマネジメント株式会社 撮像装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6721008B2 (en) * 1998-01-22 2004-04-13 Eastman Kodak Company Integrated CMOS active pixel digital camera
US6906793B2 (en) 2000-12-11 2005-06-14 Canesta, Inc. Methods and devices for charge management for three-dimensional sensing
US8174603B2 (en) * 2008-05-01 2012-05-08 Alexander Krymski Image sensors and methods with antiblooming channels and two side driving of control signals
US8411184B2 (en) * 2009-12-22 2013-04-02 Omnivision Technologies, Inc. Column output circuits for image sensors
JP5631050B2 (ja) * 2010-05-10 2014-11-26 キヤノン株式会社 固体撮像装置およびカメラ
US8569700B2 (en) * 2012-03-06 2013-10-29 Omnivision Technologies, Inc. Image sensor for two-dimensional and three-dimensional image capture
US9343497B2 (en) * 2012-09-20 2016-05-17 Semiconductor Components Industries, Llc Imagers with stacked integrated circuit dies
TWI648986B (zh) * 2014-04-15 2019-01-21 日商新力股份有限公司 攝像元件、電子機器
US10586819B2 (en) * 2014-11-12 2020-03-10 Sony Corporation Solid-state imaging device and electronic apparatus including driver control circuits for driving multiple pixel rows
JP6437344B2 (ja) * 2015-02-25 2018-12-12 ルネサスエレクトロニクス株式会社 半導体装置
FR3034902B1 (fr) * 2015-04-10 2017-05-19 Commissariat Energie Atomique Procede d’affichage d’images sur un ecran matriciel
US10418405B2 (en) * 2017-09-05 2019-09-17 Sony Semiconductor Solutions Corporation Sensor chip and electronic apparatus
WO2019123738A1 (ja) * 2017-12-22 2019-06-27 ソニーセミコンダクタソリューションズ株式会社 センサチップ、電子機器、及び装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003041174A1 (fr) 2001-11-05 2003-05-15 Mitsumasa Koyanagi Capteur d'images a semi-conducteur et procede de fabrication associe
JP2005354567A (ja) 2004-06-14 2005-12-22 Sony Corp 画素アレイ装置および画素アレイ装置の駆動方法
JP2006050566A (ja) 2004-07-01 2006-02-16 Sony Corp 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置
JP2009177207A (ja) 2009-05-07 2009-08-06 Sony Corp 半導体モジュール
JP2014030170A (ja) 2012-07-04 2014-02-13 Makoto Shizukuishi 撮像素子、半導体集積回路及び撮像装置
JP2015070591A (ja) 2013-10-01 2015-04-13 オリンパス株式会社 撮像装置
JP2015106924A (ja) 2013-11-28 2015-06-08 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． イメージセンサ及び該イメージセンサを駆動する方法
WO2015119243A1 (ja) 2014-02-07 2015-08-13 国立大学法人静岡大学 イメージセンサ
JP2016171375A (ja) 2015-03-11 2016-09-23 株式会社東芝 固体撮像装置
WO2016170833A1 (ja) 2015-04-24 2016-10-27 ソニー株式会社 固体撮像素子、半導体装置、及び、電子機器
JP2017188879A (ja) 2016-03-30 2017-10-12 パナソニックＩｐマネジメント株式会社 撮像装置

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