JP2006050566A - 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置 - Google Patents

Abstract

【課題】固体撮像装置において、高解像度にする場合でも、駆動能力の不均一性の問題を改善できるようにする。
【解決手段】駆動制御線の各端の何れからも駆動することなく、駆動制御線の任意の内分点の一例として、配線上のスキュー抑制対象範囲の両側の端点からそれぞれ全長に対して１／４の２箇所の内分点を被駆動原点に設定する。被駆動原点からの最遠点の時定数は、従来の非内分両端駆動法の場合に対して１／４、従来の非内分片端駆動法の場合に対して１／１６となる。スキュー低減の理論的限界を、それぞれ１／１６，１／４にまで伸ばすことができる。
【選択図】図３

Description

本発明は、物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置を用いる場合に好適な、単位構成要素から単位信号を読み出す駆動制御技術に関する。

光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式が多く用いられている。

また、読出手法としては、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式に適合するように、垂直列ごとにＡＤ変換部やその他の信号処理を行なう信号処理部を配置したいわゆる列並列方式を採っているものもある。特に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出す方式のものをカラム型と称している。

一方、ＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子の小型化、低価格化により、これらを利用した各種映像機器、たとえば静止画を撮影するデジタルスチルカメラやカメラ付き携帯電話あるいは動画を撮影するビデオカメラなどが急激に普及しつつある。なかでもＣＭＯＳイメージセンサは、ＣＣＤに比べて低消費電力、低コストで製造可能であることから、将来ＣＣＤを置き換えるものとして注目を集めている。
また、近年、半導体技術の進歩により、固体撮像素子の高画素化が急速に進んでおり、たとえば数１００万画素の固体撮像素子が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどに利用されている。

しかしながら、高解像度化が進むと、画素トランジスタの数が増加し、また各画素への任意アクセス性を活用したセンサの多機能化も相俟って、画素信号読出のための各種制御線の配線長もさらに長くなる傾向にあり、画素信号読出のための各種制御線と接続されている駆動ドライバの負荷が増大するとともに、負荷の線長依存性に起因するスキューも無視できない状況となってきている。

たとえば、ＣＭＯＳイメージセンサでは、画素ごとに光電変換によって電子が蓄積された後、各画素列（垂直列）を指定するアドレス制御信号がＳＣＵ（Sensor Control Unit ；駆動制御部）から出され、それを受けて画素信号が順次読み出される。

具体的には、画素部の近傍には垂直走査回路内にアドレスデコーダが配置され、アドレスデコーダからアドレス制御信号が供給され、画素を順次選択するようになっており、垂直走査回路は、この選択結果を受けた水平アドレス位置や画素トランジスタをオンオフ制御する各種制御信号（纏めて駆動制御信号ともいう）を駆動バッファを介して先ず駆動制御線の所定位置（特に被駆動原点ともいう）に供給して、この駆動制御線上の個々の被駆動点に接続された各画素のトランジスタに供給することで、各画素を駆動制御する。結果的に、画素自身が現在選択されているアドレスであるかどうかをデコード可能になる。

ここで、水平アドレス位置や画素トランジスタをオンオフ制御する各種制御信号さらには画素部から行単位で出力された画素信号を水平方向に順次転送する水平信号線（水平転送線）などの各種駆動制御線は、画素部全体を横断する長い配線となるため、多画素化が進むに連れて配線も長くなり、その結果として、着目する被駆動点までの被駆動原点からの距離が長くなり、負荷の線長依存性に起因するスキューの影響が顕著なものとなってきた。

このスキューは、水平方向のシェーディングや後段のアンプとのデータ受渡しタイミングマージン不足などの原因となるため、できる限り小さくすることが課題となっている。

たとえば、センサ内で駆動制御信号（クロック信号）を均等に分配する際には、図１４のようなツリー構造のレイアウトが用いられる。このレイアウトの場合、回路全体としてのスキューは、最も配線長の長い初段のスキューによって制約されることとなり、ここでのスキューを最小化することが課題となる。

一方、同一配線内における駆動バッファのレイアウトとしては、たとえば非特許文献１，２に記載のように、片側もしくは両側に駆動バッファ（画素ドライバ）を設置して画素を駆動する手法が、主に用いられている。

ISSCC Dig Tech. Papers,pp116-117, Feb.,2004 ISSCC Dig. Tech. Papers, pp.110-111, Feb.,2004

ここで、１つの駆動バッファ（駆動部の一例）を駆動制御線の片端に接続して片側から画素を駆動する場合は、駆動バッファと各画素の間に大きな線長依存性を有することになるので、駆動バッファに近い画素と遠い画素との間で駆動パルスの遅延差に基づく駆動能力の不均一性（スキュー）が生じ、信号が読み出されない場合やシェーディングとなる可能性がある。

また、２つの駆動バッファ（駆動部の一例）のそれぞれを駆動制御線の各端に接続して両側から画素を駆動した場合、駆動バッファと各画素の間の線長依存性を片側から画素を駆動する場合よりも小さくすることはできるが、自ずと限界がある。つまり、画素数が増加するにつれて、また信号を読み出す速度が速くなるにつれて、中央の画素の信号の読み出し特性が厳しくなるから、さらなる高速化を図るに当たって、大きな障壁となる。

本発明は、上記事情に鑑みてなされたもので、高解像度にする場合でも、駆動能力の不均一性（スキュー）の問題を改善することができる仕組みを提供することを目的とする。

本発明に係る第１の物理情報取得方法は、物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、単位構成要素が所定の順に配された物理量分布検知のための半導体装置から単位信号を読み出す物理情報取得方法であって、実質的な有効範囲における、単位構成要素から単位信号を読み出す駆動を行なうための駆動制御線上の１箇所の内分点、つまり端点以外の位置にて、さらに好ましくは複数箇所の内分点にて、駆動制御線を駆動するようにした。

ここで、「実質的な有効範囲」とは、駆動部と接続される駆動制御線の内、単位信号の読出しに関わる駆動に有効な領域を意味する。事実上、駆動制御線の内の単位構成要素内のトランジスタなどの能動素子と接続される領域であり、駆動部と接続するための引出配線の領域は含まないと考えてよい。また、「内分点にて駆動制御線を駆動する」とは、内分点を被駆動原点とし、この内分点に駆動部を接続して駆動することを意味する。

この第１の物理情報取得方法は、駆動部を接続する駆動制御線上の位置に着目したもの、すなわち駆動部と駆動制御線の接続態様を構造的な側面から規定したものであり、従来の駆動方法では駆動制御線の端点に駆動部を接続して駆動していたのに対して、本願発明では、駆動制御線上の端点よりも内部の任意の位置となる内分点に駆動部を接続して駆動する点に特徴を有している。

また、内分点にて駆動するだけでなく、実質的な有効範囲における、駆動制御線上の何れか一方の端点、さらに好ましくは両方の端点にて駆動制御線を駆動するとよい。「端点にて駆動制御線を駆動する」とは、端点にも駆動部を接続して、この端点をも被駆動原点とすることを意味する。

また本発明に係る第２の物理情報取得方法では、駆動制御線上の任意の被駆動点（着目被駆動点ともいう）と当該駆動制御線を駆動する駆動部（さらに詳しくは駆動制御線と接続される被駆動原点）との間の駆動制御線の配線抵抗と着目被駆動点における負荷容量との積である時定数の最大値をより小さくして、その着目被駆動点における駆動制御線を駆動することができるように、被駆動原点を設定するようにした。時定数に着目することで、配線抵抗や負荷容量の分布が非均一な場合にも、好適な位置に被駆動原点を設定して駆動制御線を駆動することができるようになる。

この第２の物理情報取得方法は、駆動部により駆動される駆動制御線上の任意の位置における時定数に着目したもの、すなわち駆動部により駆動制御線を駆動するに当たって機能的な側面から駆動の仕組みを規定したもので、従来の駆動方法による時定数よりも本願発明による時定数の方が小さくなるように被駆動原点を設定する点に特徴を有している。

ここで、「着目被駆動点における駆動制御線を駆動する」とは、事実上、この着目被駆動点での画素トランジスタを駆動することを意味する。

また、「時定数の最大値をより小さくして」とは、従来の片側から画素を駆動する場合や両側から画素を駆動する場合における「時定数の最大値」よりも、本願発明を実施した場合における「時定数の最大値」の方が小さくなるようにすることを意味する。

ここで、スキューを最小化するに当たっては、配線抵抗や負荷容量の分布が均一な場合には、着目する被駆動点までの被駆動原点からの距離が問題となるから、被駆動原点からの最遠点に着目して考えるのが最も単純であることになる。

また、時定数の最大値同士の比較に当たっては、駆動部の数が異なる状態で比較するのはナンセンスであり、従来の片側駆動との比較においては、駆動部を１つとする場合同士で比較するし、従来の両側駆動との比較においては、駆動部を２つとする場合同士で比較する。

また、「好適な位置に被駆動原点を設定して」とは、駆動制御線全体（もちろん画素部と対応する実質的な有効範囲内ではある）の各位置における被駆動点での時定数の分布のバランスが取れかつ全体として従来よりも時定数を小さくできるような位置に被駆動原点を設定することを意味する。

配線抵抗や負荷容量の分布が均一な場合には、事実上、第１の物理情報取得方法と同様に、駆動制御線の内分点を駆動原点とするとともに、時定数が線長に応じて（線長に比例して）変化しかつ均等に配分されるような位置に内分点を設定することになる。

一方、配線抵抗や負荷容量の分布が不均一な場合には、必ずしも時定数が線長に応じて変化するとは限らず、大局的に時定数のバランスが取れた位置に内分点を設定し、この内分点を被駆動原点とすることになる。

また、本発明に係る物理情報取得装置は、上記本発明に係る物理情報取得方法を実施するのに好適な装置であって、上述のような位置にて駆動制御線を駆動する駆動制御部を備えるものとした。

また、本発明に係る半導体装置は、駆動制御線に加えて、上述のような位置にて駆動制御線を駆動することを可能にする配線を有するものとした。

本発明によれば、駆動制御線上の内分点にて駆動制御線を駆動するようにしたので、より少ない数の駆動回路を用いて、スキュー抑制対象範囲内におけるスキューを抑制することができる。

また、内分点の位置を決めるに当たって、駆動制御線上の任意の被駆動点と被駆動点を駆動する駆動部との間の配線抵抗と被駆動点における負荷容量で規定される時定数の最大値がより小さくなる位置を、駆動対象の内分点（被駆動点）に設定すれば、配線抵抗や負荷容量の分布が非均一な場合にも、好適な位置にて駆動制御線を駆動することができる。

多画素化、高速化された場合に見られた、駆動能力の不均一性（スキュー）の問題を解決することが可能となり、シェーディングなどを低減することができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳあるいはＰＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜＜固体撮像装置の構成＞＞
図１は、本発明に係る半導体装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。なお、このＣＭＯＳ固体撮像装置は、本発明に係る電子機器の一態様でもある。

なお、図１は、回路構成に着目して示しており、各機能部の配置位置までも規定するものではない。特に、本実施形態の特徴部分である駆動バッファ（画素ドライバ）の配置形態については、後で詳しく説明する。

固体撮像装置１は、入射光量に応じた電気信号を出力するフォトダイオードなどの光電変換素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などのデータ処理部が列並列に設けられているものである。

“列並列にデータ処理部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例は、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列（カラム（列）；Column）ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、正方状の複数の単位画素３が行および列に（正方格子状に）配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、図中画素部１０の下側に設けられたＣＤＳ処理部２６ａおよび図示しないカラムスイッチを有するカラム処理部２６と、出力回路２８とを備えている。

カラム処理部２６は、画素部１０で取得された画素信号に基づき通常画像生成に関わる信号処理を行なうための通常画像処理系統の主要部として機能する。

なお、ＣＤＳ処理部２６ａの前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路やＡＤ(Analog to Digital )変換回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。ＣＤＳ処理部２６ａの前段でＡＧＣを行なう場合にはアナログ増幅、ＣＤＳ処理部２６ａの後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

また、駆動制御部７の構成要素として、画素部１０から画素信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。水平走査回路１２は、カラム処理部２６や演算処理部２７から画素情報を読み出すための水平駆動制御部（特に水平読出走査部）の機能を持つ。

これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

ここで、本実施形態特有の構成として、垂直走査回路１４としては、画素部１０の各単位画素３を順次選択してカラム処理部２６に画素部１０からの画素信号を順次供給する構成要素として、画素部１０の両側あるいは中間の任意位置から各単位画素３を駆動制御できるように、複数の垂直走査回路（図では第１垂直走査回路１４ａと第２垂直走査回路１４ｂと第３垂直走査回路１４ｃ）を任意に使用可能に構成している。

たとえば、典型例としては、第１垂直走査回路１４ａと第２垂直走査回路１４ｂとは、画素部１０の左右の端部から駆動制御線を駆動するのに利用され、また、第３垂直走査回路１４ｃは、駆動制御線上の任意の内分点を駆動するのに利用される。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

単位画素３は、行選択のための行制御線１５を介して垂直走査回路１４と、また垂直信号線１９を介して通常画像生成出力用のカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査回路１４から画素に入る駆動制御用の配線全般（すなわち駆動制御線）を示す。

通信・タイミング制御部２０は、複数の垂直走査回路１４（１４ａ，１４ｂ，１４ｃ）の出力端においては、それぞれから行制御線１５に出力される駆動パルスが、ほぼ同じタイミングや応答性となるような機能を持つものとする。

垂直走査回路１４（１４ａ，１４ｂ，１４ｃ）や水平走査回路１２は、デコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１（ＣＮ１ａ，ＣＮ１ｂ，ＣＮ１ｃ），ＣＮ２に応答して、処理対象の画素信号の読出しを開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々の駆動制御パルス（たとえば、リセットパルスＲＳＴ、転送制御パルスＴＸ、ＤＲＮ制御パルスＤＲＮ、垂直選択パルスＳＥＬなど）が含まれる。

垂直走査回路１４（１４ａ，１４ｂ，１４ｃ）と通信・タイミング制御部２０とで、処理対象の複数の単位画素３のそれぞれの位置を指定して、この単位画素３から複数の画素信号のそれぞれをカラム処理部２６に入力させる単位信号選択制御部（垂直駆動制御部）が構成される。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス制御信号を水平デコーダへ、また垂直アドレス制御信号を垂直デコーダへ出力し、各デコーダは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号の読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

垂直走査回路１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、第１垂直走査回路１４ａ、第２垂直走査回路１４ｂ、および第３垂直走査回路１４ｃのそれぞれは、垂直方向の読出行を規定する、すなわち画素部１０の行を選択する垂直デコーダ（あるいは垂直シフトレジスタ）１４２と、垂直デコーダ１４２から送られてきた信号をバッファリングし、垂直デコーダ１４２にて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５に駆動制御パルスを供給して単位画素３を駆動する図示しない駆動バッファ（画素ドライバ）を含む垂直駆動回路１４４とを有する。なお、垂直デコーダ１４２は、信号を読み出す行の他に、電子シャッタ用の行なども選択する。

水平走査回路１２は、低速クロックCLK2に同期してカラム処理部２６の機能部を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平走査回路１２は、水平方向の読出列を規定する（たとえばカラム処理部２６内の個々のＣＤＳ処理部２６ａなどを選択する）水平デコーダ１２２と、水平デコーダ１２２にて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２４とを有する。

なお、カラム処理部２６（詳しくは個々のＣＤＳ処理部２６ａ）でデジタル化して出力する構成を採る場合、水平信号線１８は、カラム処理部２６が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のＣＤＳ処理部２６ａに供給される。

通常画像生成出力系統において、画素部１０からの画素信号は、画素部１０の図中の下方向に配置されたカラム処理部２６へと伝達される。このとき、画素部１０は、垂直走査回路１４によって同一水平行方向の画素が全てが同時選択され、各垂直列からの画素信号は並列に同時出力される、すなわち、列並列動作となる。

カラム処理部２６のＣＤＳ処理部２６ａでは、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうＣＤＳ処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。

このカラム処理部２６でＣＤＳ処理などがなされた画素信号は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチ（カラムスイッチ）を介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、以上のような通常の画像出力時の処理手順は、基本的に従来公知（たとえば、ISSCC/2000/SESSION6/CMOS IMAGE SENSORS WITH EMBEDDED PROCESSORS/6.1(2000IEEE International Solid-State Circults Conference) 参照) のものであるので、詳細説明は省略する。

このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次カラム処理部２６に、第１垂直走査回路１４ａ，第２垂直走査回路１４ｂ，第３垂直走査回路１４ｃなどで駆動され、通常フレームレートで出力される。

そして、受光素子（フォトダイオードなどの光電変換素子）が行列状に配された画素部１０に対応する１枚分の画像すなわち通常のフレーム画像を示す出力回路２８から外部回路１００に出力される撮像信号Ｓ０が、画素部１０全体の画素信号の集合で示されることとなる。

外部回路１００は、たとえば、出力回路２８から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部と、Ａ／Ｄ変換部によりデジタル化された撮像データに基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）とを備える。デジタル信号処理部は、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データを生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。

また外部回路１００は、デジタル信号処理部にてデジタル処理された画像データをアナログの画像信号に変換するＤ／Ａ（Digital to Analog ）変換部を備える。Ｄ／Ａ変換部から出力された画像信号は、液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスの表示画像を見ながら各種の操作を行なうことが可能になる。

なお、ここでは、半導体装置の一例としてのイメージセンサの主要部である画素部１０と、この画素部１０を駆動制御する駆動制御部７や画素部１０から出力された画素信号に基づいて所定の信号処理をするカラム処理部２６を有する（狭義の）物理情報取得装置とが、１枚の回路基板上に配されたもの、あるいは１つの半導体基板上に形成されたものとして、（広義の）物理情報取得装置の一例である固体撮像装置１を構成しているが、これは一例であって様々な変形形態を採ることができる。たとえば、画素部１０と、その他の機能要素が、個別に提供されるものであってもよい。この場合、駆動制御部７やカラム処理部２６とで、物理情報取得装置が構成される。

＜＜画素構造＞＞
図２は、図１に示した固体撮像装置１に使用される単位画素３の構成例と駆動部と駆動制御線と画素トランジスタの接続態様を示す図である。画素部１０内の単位画素（画素セル）３の構成は、通常のＣＭＯＳイメージセンサと同様であり、本実施形態では、ＣＭＯＳセンサとして汎用的な４ＴＲ構成のものを使用している。なお、４ＴＲ構成のものに限らず、たとえば、特許第２７０８４５５号公報に記載のように、３つのトランジスタからなる３ＴＲ構成のものを使用することもできる。もちろん、これらの画素構成は一例であり、通常のＣＭＯＳイメージセンサのアレイ構成であれば、何れのものでも使用できる。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成（以下４ＴＲ構成ともいう）のものを使用することができる。

たとえば、図２（Ａ）に示す４ＴＲ構成の単位画素３は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ（転送トランジスタ）３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。

この単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Floating Diffusion Amp）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。

読出選択用トランジスタ（第２の転送部）３４は、転送配線（読出選択線ＴＸ）５５を介して転送駆動バッファ２５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線（ＲＳＴ）５６を介してリセット駆動バッファ２５２により駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択線（ＳＥＬ）５２を介して選択駆動バッファ２５４により駆動されるようになっている。各駆動バッファは、垂直走査回路１４ｃによって駆動可能になっている。

画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファから入力される。このリセットトランジスタ３６は、出力回路２８の電位をリセットする機能を持つ。

垂直選択用トランジスタ４０は、一例として、ドレインが電源ＶＤＤに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）が垂直選択線５２に接続されている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０は、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲートが垂直選択線５２に接続されるようにしてもよい。

垂直選択線５２には、垂直選択信号ＳＥＬが印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０を介して電源ＶＤＤに、ソースは画素線５１に接続され、さらに垂直信号線５３（１９）に接続されるようになっている。

このような４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を電圧モードで、画素線５１を介して垂直信号線１９に出力する。

リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線１９には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線１９と接続され、垂直信号線１９には選択画素の信号が出力される。

これに対して、電荷生成部と３つのトランジスタからなる構成（以下３ＴＲ構成ともいう）とすることで、単位画素３におけるトランジスタが占める面積を少なくし、画素サイズを小さくすることができる（たとえば特許第２７０８４５５号公報参照）。

たとえば、図２（Ｂ）に示す３ＴＲ構成の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部３２（たとえばフォトダイオード）と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。また、図示しない垂直走査回路１４より転送配線（ＴＲＦ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。

増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。

読出選択用トランジスタ３４は、転送配線５５を介して転送駆動バッファ２５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ２５２により駆動されるようになっている。

転送駆動バッファ２５０、リセット駆動バッファ２５２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。

この３ＴＲ構成の単位画素３においては、４ＴＲ構成と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線５３に出力する。

リセットトランジスタ３６は、リセット配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線５７は、ドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）２４０により駆動される。リセットトランジスタ３６はリセット駆動バッファ２５２により駆動され、フローティングディフュージョン３８の電位を制御する。

ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。電荷生成部３２（光電変換素子）にて生成された信号電荷は読出選択用トランジスタ３４によりフローティングディフュージョン３８に転送される。

ここで、３ＴＲ構成の単位画素３には、４ＴＲ構成とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、ＦＤ電位の制御により行なう。通常は、ＦＤ電位をロー（Ｌｏｗ）にしている。画素を選択するときは、選択画素のＦＤ電位をハイ（Ｈｉｇｈ）にすることで、選択画素の信号を垂直信号線５３に出す。その後、選択画素のＦＤ電位をローに戻す。この操作は１行分の画素に対して同時に行なわれる。

このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイにするときに、ドレイン線５７をハイにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をハイにする、２）選択行ＦＤ電位をローに戻すときに、ドレイン線５７をローにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をローにする、という動作を行なう。

この意味では、ドレイン線５７を駆動するドレイン駆動バッファ２４０の負荷は、他の駆動制御線である転送ゲート配線５５を駆動する転送駆動バッファ２５０やリセットゲート配線５６を駆動するリセット駆動バッファ２５２よりも大きく、負荷の線長依存性に起因するスキューも、転送ゲート配線５５やリセットゲート配線５６よりも大きくなる。

このような４ＴＲもしくは３ＴＲの構成を持つ単位画素３を具備した画素部１０を駆動するには、各駆動バッファ２４０，２５０，２５２，２５４（纏めて駆動部ともいう）から駆動用の各配線５２，５５，５６，５７（纏めて駆動制御線ともいう）を介して、単位画素３を構成する各トランジスタ３４，３６，４０（纏めて画素トランジスタともいう）を駆動する。

この際には、図２（Ｃ）に示すように、先ず、駆動制御線上のある位置（この接続される位置を特に被駆動原点という）に駆動部を接続することで駆動制御パルスを駆動制御線に伝達し、この駆動制御線を介して駆動制御線上の任意の位置における画素トランジスタに供給することになる。駆動制御線の全体が駆動部の駆動対象となるので、駆動制御線上のあらゆる位置（点）が被駆動点となる。

駆動部に接続された被駆動原点から、実際に駆動される画素トランジスタが接続される駆動制御線上の任意の位置の被駆動点までには、所定の距離があり、その間には当然のごとく配線抵抗が存在するし、図示を割愛しているが、様々な要因によって負荷容量も発生する。

＜＜改善手法の概念＞＞
ここで、画素部１０の各単位画素３を駆動制御して画素信号を読み出すに当たって、本実施形態では、画素の駆動負荷を減らし、かつ均一にする（場所依存性を小さくする）ために、配線上のスキュー抑制対象範囲（実質的な有効範囲に相当する画素部１０）内の所定箇所（好ましくは複数箇所）から、対応する駆動バッファ（駆動部）で、駆動する形態を採る。

この際、先ず、駆動制御線の任意の内分点（１箇所よりも複数箇所の方が好ましい）から駆動するとともに、必要に応じて、両側あるいは片側からも、駆動バッファ（画素ドライバ）により駆動可能な形態を採る。

駆動制御線の任意の内分点に駆動バッファを接続して所定位置の画素トランジスタを駆動するに当たっては、両側あるいは片側からの駆動制御パルスと同じタイミングの駆動制御パルスで駆動される駆動制御線を画素部１０に配線し、任意の内分点で接続する形態を採る。駆動バッファと接続される内分点が被駆動原点となる。

このとき、実質的な有効範囲であるスキュー抑制対象範囲内の配線上の任意の被駆動点と駆動バッファと接続された被駆動原点との間の配線抵抗と負荷容量の積（つまり時定数）の最大値が、従来の駆動手法（片側駆動や両側駆動）より小さくなるように、特に好ましくは、時定数の最大値が極小あるいは極小の近傍となるように、スキュー抑制対象の駆動制御線と駆動バッファの接続位置（つまり被駆動原点）を設定するようにする。以下、具体的な事例を用いて詳細に説明する。

＜第１実施形態＞
図３は、スキュー抑制手法に関わる駆動バッファの配置手法（以下スキュー抑制レイアウト手法ともいう）の第１実施形態を説明する図である。また図４は比較例としての片側駆動の場合を説明する図であり、図５は比較例としての両側駆動の場合を説明する図である。また、図６は従来例の時定数の状態を示した図である。

図４（Ａ）に示すように、画素部１０の片側にしか垂直駆動回路１４４（つまり駆動バッファＢＦ）が存在しないときは、高解像度化のために画素数が増えるにつれ、負荷が増大するので、駆動バッファＢＦに近い画素と遠い画素では、読出時間に遅延が生まれ、十分に画素信号を読み出せないことにより、シェーディングやノイズが発生することが予想される。

たとえば、図４（Ｂ）に示すように、全配線抵抗をＲ、全寄生容量をＣと表すと、配線抵抗および負荷容量の分布が均一であるとした場合、時定数τ（配線抵抗×負荷容量）は図６（Ａ）に示すように被駆動原点からの距離に比例して増大し、１つの駆動バッファ（駆動部の一例）ＢＦを駆動制御線の片端のみに接続して駆動する片端駆動法では、他方の端点が被駆動原点からの最遠点となり、この被駆動原点からの最遠点における時定数τａは、下記式（１）で表わすことができる。なお、本実施形態の内分点を用いた駆動法との差を明確にするため、「片端駆動法」を以下「非内分片端駆動法」ともいう。

なお、“最遠点”とは、駆動制御線上における駆動バッファＢＦが接続される被駆動原点から距離的に最も離れた位置の被駆動点を意味する。配線抵抗や負荷容量の分布が均一な場合には、時定数τが最大になり、かつ本実施形態を適用した場合にその最大値を極小とすべき位置でもある。

ここで、上記問題を改善するために、図５（Ａ）に示すように、２つの駆動バッファ（駆動部の一例）ＢＦａ，ＢＦｂを用意し、画素部１０の両側において駆動制御線と垂直駆動回路１４４（つまり駆動バッファＢＦａ，ＢＦｂ）とを接続して駆動する両端駆動法を取ることが考えられる。この両端駆動法を採用すれば、画素の駆動制御線を、画素部１０の両側から駆動するので、駆動バッファ１つ当たりに掛る負荷を低減することができる。なお、本実施形態の内分点を用いた駆動法との差を明確にするため、「両端駆動法」を以下「非内分両端駆動法」ともいう。

この場合、図５（Ｂ）に示すように、全配線抵抗をＲ、全寄生容量をＣと表すと、配線抵抗および負荷容量の分布が均一であるとした場合、時定数τ（配線抵抗×負荷容量）は図６（Ｂ）に示すように被駆動原点からの距離に比例して増大し（その変化の度合いは非内分片端駆動法の１／４となる）、両方の被駆動原点の中間点が各被駆動原点からの最遠点となり、このそれぞれの被駆動点（端点）からの最遠点（ほぼ中間点）については、配線抵抗がＲ／２、寄生容量がＣ／２と表すことができ、非内分両端駆動法における被駆動原点からの最遠点における時定数τｂは、下記式（２）で表わすことができる。したがって、スキュー低減の理論的限界は、非内分片端駆動法の場合の１／４となることが分かる。

しかしながら、非内分両端駆動法は、非内分片端駆動法に対して改善はされているものの、真ん中の画素の立上りが遅くなるので、高速で読み出すときには、さらなる工夫が必要となる。この点が、さらなる高速化を図るに当たっての、大きな障壁となる。

そこで、第１実施形態では、図３に示すように、非内分両端駆動法と同じように２つの駆動バッファ（駆動部の一例）ＢＦａ，ＢＦｂを使用しつつ、両端（両側の被駆動点）の何れからも駆動することなく、駆動制御線の任意の内分点の一例として、配線上のスキュー抑制対象範囲の両側の端点からそれぞれ全長に対して１／４で均等配分し真ん中を除く２箇所の内分点を被駆動原点に設定するようにした。以下、この駆動手法を“２内分点均等駆動法”ともいう。

この場合、全配線抵抗をＲ、全寄生容量をＣと表すと、それぞれの被駆動原点からの最遠点（本例では両側の端点と中間点に相当）については、配線抵抗がＲ／４、寄生容量がＣ／４と表すことができ、“２内分点均等駆動法”における被駆動原点からの最遠点の時定数τｃは、下記式（３）で表わすことができる。したがって、非内分両端駆動法の場合に対して１／４、非内分片端駆動法の場合に対して１／１６となることが分かる。

すなわち、配線端点から配線全長の１／４の内分点を被駆動原点として駆動する場合、図４の非内分片端駆動法および図５の非内分両端駆動法に比べ、スキュー低減の理論的限界を、それぞれ１／１６，１／４にまで伸ばせることが見込まれる。

２つの駆動部を用いる点では従来の非内分両端駆動法と同じであるが、この“２内分点均等駆動法”を適用した場合の時定数の最大値を、駆動制御線の両端（両方の端点）に駆動部を接続して駆動する従来の非内分両端駆動法での時定数の最大値よりも確実に小さくすることができるのである。もちろん、駆動部を駆動制御線の何れか一方の端点に接続する１つの駆動部を用いた従来の非内分片端駆動法での時定数の最大値よりも確実に小さくすることができる。

なお、内分点用の駆動バッファは、垂直走査回路１４ｃ内に設けることに限らず、垂直走査回路１４ａ，１４ｂの少なくとも一方内に設けて、内分点を被駆動原点に設定して駆動するための引出配線を、駆動制御線をなす金属配線と平行に片側もしくは両側に向けて延在するように配するのがよい。

何故なら、駆動制御線を複数行配した２次元センサとする場合、図１に示したように、画素部１０周囲の上方に設けた第３垂直走査回路１４ｃ内に駆動バッファを配すると、行に達するまでの距離が異なり、各行の特性が異なる事象が生じ得る。つまり、新たなスキューが発生し得る。これに対して、垂直走査回路１４ａ，１４ｂ内に設けて、内分点を駆動するための配線を駆動制御線と平行に配するようにすれば、各行ともに同様の特性となるので好ましい。

駆動部を撮像装置などの半導体装置と別体とする場合には、引出配線を半導体装置側に用意し、引出配線の一方の端点（被駆動原点とは反対側の端点）にて駆動部と接続できるようにしておくことで、本実施形態を問題なく実施できるようになる。

図７は、“２内分点均等駆動法”と従来の非内分両端駆動法とについて、ノードｂ０，ｂ１，ｃ０，ｃ１におけるスキューをシミュレーションした結果を示す図である。

各パラメータは、以下のとおりである。
１）全配線抵抗：Ｒ＝１．３ｋΩ、
２）全配線寄生容量：Ｃ＝１．５ｐＦ、
３）、駆動バッファサイズ：上記配線を駆動するのに十分な能力を有する程度、

図７に示したように、ｂ０−ｂ１のスキューは２５０ｐｓ、ｃ０−ｃ１間のスキューは７０ｐｓと約１／４になっており（０．５Ｖｄｄでのスキュー）、“２内分点均等駆動法”では、スキュー低減の理論的限界を伸ばせることを確認できた。

＜第２実施形態＞
図８は、スキュー抑制レイアウト手法の第２実施形態を説明する図である。この第２実施形態では、両端（両側の被駆動点）の何れからも駆動することなく、駆動制御線の任意の内分点の一例として、スキュー抑制対象範囲における被駆動原点からの最遠点が略均等に配置されるように計３箇所を被駆動原点に設定するようにした点に特徴を有する。以下、この駆動手法を、“３内分点均等駆動法”ともいう。

スキュー抑制対象範囲における被駆動原点からの最遠点が略均等に配置されるように計３箇所を被駆動点に設定するには、図８に示すように、被駆動原点からの最遠点が、全長の略１／６となるように均等配分すればよい。

この場合、全配線抵抗をＲ、全寄生容量をＣと表すと、それぞれの被駆動原点からの最遠点については、配線抵抗がＲ／６、寄生容量がＣ／６と表すことができ、“３内分点均等駆動法”における被駆動原点からの最遠点の時定数τｄは、下記式（４）で表わすことができる。したがって、非内分両端駆動法の場合に対して１／９、非内分片端駆動法の場合に対して１／３６となることが分かる。

すなわち、“３内分点均等駆動法”の場合、図４の非内分片端駆動法および図５の非内分両端駆動法に比べ、スキュー低減の理論的限界を、それぞれ１／３６，１／９にまで伸ばせることが見込まれる。

図９および図１０は、第１および第２実施形態並びに１つの内分点で駆動するようにした変形例の各時定数の状態を示した図である。

第１および第２実施形では、両端（両側の被駆動点）の何れからも駆動することなく、駆動制御線の任意の内分点の一例として、スキュー抑制対象範囲における被駆動原点からの最遠点が略均等に配置されるように複数箇所の内分点を被駆動原点に設定する事例を示したが、これら２つの実施形態から推測されるように、内分点の数が増えるほど、改善効果が高まる。

逆に、内分点を一箇所とし１つの駆動バッファ（駆動部）で駆動する“１内分点均等駆動法”を適用した場合には、図６（Ｂ）と図９（Ａ），（Ｂ）の比較から分かるように、スキューや時定数としては、両端からの駆動と変わりがなくなる。ただし、駆動バッファの数が１つで、両端からの駆動と同様のスキュー特性や時定数を得ることができると言う点では、非内分両端駆動法よりも駆動バッファ数を少なくできる利点がある。

また、同じように、１つの駆動バッファで駆動する非内分片端駆動法との比較においては、図６（Ａ）と図９（Ｃ）の比較から分かるように、最遠点における時定数をより小さくすることができ、その結果としてスキュー特性を改善できるのである。

１つの駆動部を用いる点では従来の非内分片端駆動法と同じになるが、この“１内分点均等駆動法”を適用した場合の時定数の最大値を、駆動制御線の片端に駆動部を接続して駆動する従来の非内分片端駆動法での時定数の最大値よりも確実に小さくすることができるのである。

なお、第１および第２実施形では、スキュー抑制対象範囲における被駆動原点からの最遠点が略均等に配置されるような位置に内分点を設定し、この内分点を被駆動原点として駆動バッファで駆動する事例を示したが、図９および図１０の各図に示すように、内分点の位置が均等配置の点からズレると、配線抵抗や負荷容量の分布が均等である場合、全体としての時定数の変化具合のバランスが崩れ、たとえば何れか一方の端点や複数の内分点の中間位置などに発生する最遠点までの距離がズレによって長くなる分だけ、その最遠点における時定数が大きくなる。

このことは、内分点を被駆動原点とするに当たっては、内分点を均等配置することが、全体として時定数の変化具合のバランスを取ることができるとともに、最遠点における時定数の最大値を最小（極小）にする上で重要であることを意味している。

＜第３実施形態＞
図１１は、スキュー抑制レイアウト手法の第３実施形態を説明する図である。この第３実施形態では、駆動制御線の任意の内分点の一例として、配線上のスキュー抑制対象範囲の両側の端点からそれぞれ全長に対して１／４の２箇所（ＢＦａ，ＢＦｂ）および１／２（ＢＦｃ）の計３箇所の内分点を被駆動原点に設定するとともに、両端（両側の被駆動原点）（ＢＦｄ，ＢＦｅ）からも駆動するようにした点に特徴を有する。以下、この駆動手法を、“両端＋３内分点均等駆動法”ともいう。

この場合、図１１に示すように、全配線抵抗をＲ、全寄生容量をＣと表すと、それぞれの被駆動原点からの最遠点については、配線抵抗がＲ／８、寄生容量がＣ／８と表すことができ、“両端＋３内分点均等駆動法”の時定数τｅは、下記式（５）で表わすことができる。したがって、非内分両端駆動法の場合に対して１／１６、非内分片端駆動法の場合に対して１／６４となることが分かる。

すなわち、“両端＋３内分点均等駆動法”の場合、図４の非内分片端駆動法および図５の非内分両端駆動法に比べ、スキュー低減の理論的限界を、それぞれ１／６４，１／１６にまで伸ばせることが見込まれる。また、第２実施形態の“３内分点均等駆動法”との比較から分かるように、端部だけでなく内分点からも駆動することによって、中央部の遅延を抑制することができる。

なお、この第３実施形態では、両端（両側の被駆動点）に加えて、配線上のスキュー抑制対象範囲の両側の端点からそれぞれ全長に対して１／４の２箇所および１／２の計３箇所の内分点を被駆動原点に設定していたが、駆動制御線の任意の内分点は、３箇所に限らず、１あるいは２箇所、さらには４箇所以上に設定してもよい。

両端駆動や片端駆動を併用するのかや、内分点を何箇所に設定するかなどは、画素数、応答速度、負荷抵抗、負荷容量に応じて適宜決めるとよい。駆動制御線を２本以上に増やして駆動を助けたい所に接続すればよい。

何れの場合にも、配線抵抗や負荷容量の分布が均一な場合には、スキュー抑制対象範囲における被駆動原点からの最遠点が、略均等（すなわち対称）に配置されるように被駆動原点を設定するのがよい。図９および図１０を用いて説明したように、均等配置すれば、全体として時定数の変化具合のバランスを取ることができるとともに、最遠点における時定数の最大値を最小（極小）にすることができる。

もちろん、被駆動原点からの最遠点が非対称に配置されるように被駆動原点を設定することもできる。被駆動原点からの最遠点が非対称に配置される場合であっても、配線抵抗および配線容量の積（時定数）が等しくなるような位置に被駆動原点を設定することで、対称に被駆動原点を設定する場合と同様のスキュー低減効果を得ることができる（後述する第４実施形態参照）。

たとえば、両端（両側の被駆動原点）に加えて、１つの内分点を被駆動原点に設定する場合には、被駆動原点からの最遠点が、全長の略１／４となるようにすればよい。このためには、その１つの内分点を、概ね中間点に設定すればよい。すなわち、一列の全ての画素に接続されている駆動制御線と、中央だけが接続されている駆動制御線を用意する。中央だけが接続されている駆動制御線は、負荷として駆動する画素トランジスタの負荷容量が少なく、全てのゲートに接続されている駆動制御線に比べて、両端を駆動する駆動バッファに近い駆動パルスの立ち上がりを示すようになる。

また、両端（両側の被駆動原点）ではなく、一方の端点と内分点を被駆動原点に設定してもよい。一例としては、内分点を１箇所とする場合、内分点の位置が、被駆動原点に設定されない側の端点から全長の略１／３となるようにすればよい。

＜第４実施形態＞
図１２は、スキュー抑制レイアウト手法の第４実施形態を説明する図である。この第４実施形態では、両端（両側の被駆動原点）の何れからも駆動することなく、駆動制御線の任意の内分点の一例として、被駆動原点からの最遠点が非対称に配置され、かつ配線抵抗および配線容量の積（すなわち時定数）が等しくなるような位置に被駆動原点を設定するようにした点に特徴を有する。以下この駆動手法を、“＠内分点非均等駆動法”ともいう。“＠”は内分点の数である。

配線抵抗および配線容量が配線上で均一でない場合においても、配線抵抗および配線容量の積で表わされる最遠点の時定数τｆが等しくなるような内分点の位置を被駆動原点として駆動バッファで駆動することにより、第１〜第３実施形態と同様のスキュー低減効果を得ることができる。

たとえば、図１２に示すように、配線上の２箇所の非対称位置から２つの駆動バッファＢＦａ，ＢＦｂで駆動する場合、何れの最遠点（本例では時定数が最大となる点）でも、時定数τｆは、下記式（６）で表わすことができ、非内分両端駆動法の場合に対して１／９、非内分片端駆動法の場合に対して１／３６となることが分かる。

したがって、この第４実施形態の“非均等駆動法”の場合、図４の非内分片端駆動法および図５の非内分両端駆動法に比べ、スキュー低減の理論的限界を、それぞれ１６／７２９，４／７２９にまで伸ばせることが見込まれる。

以上説明したように、配線上のスキュー抑制対象範囲を含む範囲内において、少なくとも、駆動制御線の任意の内分点（１箇所よりも複数箇所の方が好ましい）を被駆動原点として駆動するようにしたので、スキュー抑制対象範囲内におけるスキューを抑制することができるようになった。

特に、配線抵抗や負荷容量の分布が均一な場合において、内分点に使用する駆動バッファの数を決めた場合、駆動制御線上における駆動バッファが接続される被駆動原点から距離的に最も離れた最遠点が、距離的に均等に配置されるようにすると、実質的な有効範囲であるスキュー抑制対象範囲内の配線上の任意の被駆動点と駆動バッファ（実際には引出線を除く駆動バッファと接続される被駆動原点）までの間の配線抵抗と負荷容量の積である時定数の最大値が極小なる。

また、配線抵抗や負荷容量の分布が非均一な場合において、内分点の数と駆動バッファの数をそれぞれ決めた場合には、駆動制御線上における駆動バッファが接続される被駆動原点から距離的に最も離れた各最遠点における時定数（配線抵抗×負荷容量）が均等に（好ましくは最大値が均等で）配置されるようにすると、効率よく改善できるようになる。

従来の非内分片端駆動法や非内分両端駆動法では、駆動部と接続できる駆動制御線上の位置は、端点に限定され、それ以外の位置を選択する術がなく、結果として、配線抵抗や負荷容量の分布が均一であるのか非均一であるのかを問わず、時定数の最大値が現状よりもより小さくなるように被駆動原点の位置を任意に選択することは不可能であった。

これに対して、本願の仕組みでは、端点以外の内分点を被駆動原点に設定するので、駆動制御線上の任意の位置を被駆動原点とすることができる。この結果、時定数変化のバランスを取ることや時定数の最大値を現状よりもより小さくすることのできる最適な位置（内分点）を被駆動原点として駆動することができるのである。

たとえば、配線抵抗や負荷容量の分布が非均一であって、従来の非内分片端駆動法を用いた場合の時定数の変化具合が図１３（Ａ）に示すような状態である場合には、非内分片端駆動法と同じように１つの駆動部を用いる“１内分点非均等駆動法”を適用し、図１３（Ｂ）に示すように、駆動制御線の中間位置とはズレた点ではあるが、２箇所に生じ得る時定数の最大値が図１３（Ａ）の場合よりも小さく、かつ各時定数の最大値を均等（等しくなるように）にする位置（内分点）を被駆動原点にすることができる。

時定数の変化具合が図１３（Ａ）に示す状態と異なる場合であっても、２箇所に生じ得る時定数の最大値が図１３（Ａ）の場合よりも小さく、かつ各時定数が均等となるように、被駆動原点の位置を自由に調整することができるのである。

同様のことは、図１３（Ｃ），（Ｄ）に示すように、２つの駆動部を用いた非内分両端駆動法と“２内分点非均等駆動法”との関係においても適用できる。

本発明に係る半導体装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。 図１に示した固体撮像装置に使用される単位画素の構成例を示す図である。 スキュー抑制レイアウト手法の第１実施形態を説明する図である。 比較例としての片側駆動の場合を説明する図である。 比較例としての両側駆動の場合を説明する図である。 従来例の時定数の状態を示した図である。 ２内分点均等駆動法と従来の非内分両端駆動法とについて、シミュレーションした結果を示す図である。 スキュー抑制レイアウト手法の第２実施形態を説明する図である。 本実施形態の時定数の状態を示した図（その１）である。 本実施形態の時定数の状態を示した図（その２）である。 スキュー抑制レイアウト手法の第３実施形態を説明する図である。 スキュー抑制レイアウト手法の第４実施形態を説明する図である。 その他の変形例を説明する図である。 ツリー構造のレイアウトを説明する図である。

符号の説明

１…固体撮像装置、３…単位画素、７…駆動制御部、１０…画素部、１２…水平走査回路、１４，１４ａ，１４ｂ，１４ｃ…垂直走査回路、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２６…カラム処理部、２８…出力回路、２５０…転送駆動バッファ、２５２…リセット駆動バッファ、２５４…選択駆動バッファ

Claims (16)

1. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置から前記単位信号を読み出す物理情報取得方法であって、
   実質的な有効範囲における、前記単位構成要素から前記単位信号を読み出す駆動を行なうための駆動制御線上の内分点にて、前記駆動制御線を駆動する
   ことを特徴とする物理情報取得方法。
2. 複数の前記内分点にて、前記駆動制御線を駆動する
   ことを特徴とする請求項１に記載の物理情報取得方法。
3. 実質的な有効範囲における、前記駆動制御線上の端点をさらに駆動する
   ことを特徴とする請求項１に記載の物理情報取得方法。
4. 前記駆動制御線上の両方の端点を駆動する
   ことを特徴とする請求項３に記載の物理情報取得方法。
5. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置から前記単位信号を読み出す物理情報取得方法であって、
   実質的な有効範囲における、前記単位構成要素から前記単位信号を読み出す駆動を行なうための駆動制御線上の任意の被駆動点と当該被駆動点を駆動する駆動部との間の配線抵抗と前記被駆動点における負荷容量の積の最大値をより小さくすることができるように、前記駆動制御線上の所定位置に前記駆動部を接続して前記駆動制御線を駆動する
   ことを特徴とする物理情報取得方法。
6. 前記積の最大値が、前記駆動制御線の何れか一方の端点に前記駆動部を接続して駆動した場合における前記積の最大値よりもより小さい
   ことを特徴とする請求項５に記載の物理情報取得方法。
7. 前記積の最大値が、前記駆動制御線の両方の端点に前記駆動部を接続して駆動した場合における前記積の最大値よりもより小さい
   ことを特徴とする請求項５に記載の物理情報取得方法。
8. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置から前記単位信号を読み出す物理情報取得装置であって、
   実質的な有効範囲における、前記単位構成要素から前記単位信号を読み出す駆動を行なうための駆動制御線上の内分点にて、前記駆動制御線を駆動する駆動制御部
   を備えていることを特徴とする物理情報取得装置。
9. 前記駆動制御部は、複数の前記内分点にて、前記駆動制御線を駆動する
   ことを特徴とする請求項８に記載の物理情報取得装置。
10. 前記駆動制御部は、実質的な有効範囲における、前記駆動制御線上の端点をさらに駆動する
    ことを特徴とする請求項８に記載の物理情報取得装置。
11. 前記駆動制御部は、前記駆動制御線上の両方の端点を駆動する
    ことを特徴とする請求項１０に記載の物理情報取得装置。
12. 前記半導体装置を備えた
    ことを特徴とする請求項８に記載の物理情報取得装置。
13. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置から前記単位信号を読み出す物理情報取得装置であって、
    実質的な有効範囲における、前記単位構成要素から前記単位信号を読み出す駆動を行なうための駆動制御線上の任意の被駆動点と当該被駆動点を駆動する駆動部との間の配線抵抗と前記被駆動点における負荷容量の積の最大値がより小さくすることができるように、前記駆動制御線上の所定位置にて前記駆動制御線を駆動する駆動制御部
    を備えていることを特徴とする物理情報取得装置。
14. 前記半導体装置を備えた
    ことを特徴とする請求項１３に記載の物理情報取得装置。
15. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
    実質的な有効範囲におけるそれぞれの単位構成要素と接続された、当該単位構成要素から前記単位信号を読み出す駆動を行なうための駆動制御線と、
    実質的な有効範囲における、前記駆動制御線上の内分点にて前記駆動制御線を駆動するための引出配線と
    を有することを特徴とする半導体装置。
16. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
    実質的な有効範囲におけるそれぞれの単位構成要素と接続された、当該単位構成要素から前記単位信号を読み出す駆動を行なうための駆動制御線と、
    前記駆動制御線上の任意の被駆動点と当該被駆動点を駆動する駆動部との間の配線抵抗と前記被駆動点における負荷容量の積の最大値がより小さくすることができるように、前記駆動制御線上の所定位置にて前記駆動制御線を駆動するための引出配線と
    を有することを特徴とする半導体装置。
    

Images