JP2009077098A - 固体撮像素子及びその駆動方法 - Google Patents
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Abstract
【課題】シェーディングを抑制し、画品位の向上を実現することができるCMOSイメージセンサを提供する。
【解決手段】画素1がマトリクス状に配列された画素アレイ部2と、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線16と、垂直信号線と接続されて定電流を供給する定電流源17と、垂直信号線と接続され、画素から電気信号の読み出しを行なうカラム信号処理部4とを備えるCMOSイメージセンサであって、垂直信号線の一方側が定電流源と接続され、同垂直信号線の他方側が信号処理回路と接続されている。
【選択図】図1
【解決手段】画素1がマトリクス状に配列された画素アレイ部2と、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線16と、垂直信号線と接続されて定電流を供給する定電流源17と、垂直信号線と接続され、画素から電気信号の読み出しを行なうカラム信号処理部4とを備えるCMOSイメージセンサであって、垂直信号線の一方側が定電流源と接続され、同垂直信号線の他方側が信号処理回路と接続されている。
【選択図】図1
Description
本発明は固体撮像素子及びその駆動方法に関する。詳しくは、定電流源を利用して画素から電気信号の読み出しを行なう固体撮像素子及びその駆動方法に係るものである。
従来、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ(例えば、特許文献1参照。)は、図5で示す様に、光電変換素子を有する多数の画素101がマトリクス状に配列された画素アレイ部102と、画素アレイ部の各画素を1行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路103と、画素アレイ部からの信号を1行分ずつ読み出して、列毎に所定の信号処理(例えば、CDS処理(画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理)、AGC(オートゲインコントロール)処理、アナログデジタル変換処理等)を行なうカラム信号処理部104と、カラム信号処理部の信号を1つずつ選択して水平信号線105に導く水平走査回路106と、水平信号線からの信号を意図した出力形態にデータ変換を行なうデータ信号処理部107と、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ108を有する。
ここで、画素アレイ部の各画素は、図6で示す様に、光電変換によって生成された電子を蓄積するフォトダイオード(PD)110と、PDに蓄積した電子をフローティングディフュージョン(FD)111に転送するための転送トランジスタ(転送Tr)112と、ゲートがFDと接続されてFDの電位変動を電気信号に変換するための増幅トランジスタ(増幅Tr)113と、信号を読み出す画素を行単位で選択するための選択トランジスタ(選択Tr)114と、FDの電位を電源電位(Vdd)にリセットするためのリセットトランジスタ(リセットTr)115を有している。また、選択Trは、画素列毎に配線された垂直信号線116とソースフォロア構造で接続されており、垂直信号線は同垂直信号線に定電流を供給する定電流源117と接続されると共に、カラム信号処理部とも接続されている。
なお、従来の固体撮像素子では、定電流源とカラム信号処理部とは垂直信号線の一方側(同方向側)に接続されており、画素からカラム信号処理部へ向けて定電流が流れる様に構成されている。
上記の様に構成された従来の固体撮像素子では、画素の選択Trをオンの状態とすることで、FDの電圧に連動する電圧を垂直信号線に出力し、定電流源の負荷によって垂直信号線に出力された電圧をカラム信号処理部に伝送している。
しかしながら、同一の垂直信号線を介して読み出される画素であったとしても、画素が配された位置によって画素からカラム信号処理部までの距離が異なるために、画素毎に垂直信号線の配線抵抗に違いが生じることとなる。
即ち、各垂直信号線にn個の画素が接続され、第i行目の画素が接続されている垂直信号線の箇所から第(i+1)行目の画素が接続されている垂直信号線の箇所までの間の垂直信号線の配線抵抗をRiとすると、第1行目の画素は[R1+R2+・・・+R(n−1)]の抵抗を経てカラム信号処理部に電圧が伝送され、第2行目の画素は[R2+R3+・・・+R(n−1)]の抵抗を経てカラム信号処理部に電圧が転送され、・・・、第n行目の画素はR(n−1)の抵抗を経てカラム信号処理部に電圧が転送されるといった具合に、画素毎(画素が配置されている行毎)に垂直信号線の配線抵抗に違いが生じることとなる。
即ち、各垂直信号線にn個の画素が接続され、第i行目の画素が接続されている垂直信号線の箇所から第(i+1)行目の画素が接続されている垂直信号線の箇所までの間の垂直信号線の配線抵抗をRiとすると、第1行目の画素は[R1+R2+・・・+R(n−1)]の抵抗を経てカラム信号処理部に電圧が伝送され、第2行目の画素は[R2+R3+・・・+R(n−1)]の抵抗を経てカラム信号処理部に電圧が転送され、・・・、第n行目の画素はR(n−1)の抵抗を経てカラム信号処理部に電圧が転送されるといった具合に、画素毎(画素が配置されている行毎)に垂直信号線の配線抵抗に違いが生じることとなる。
そして、画素毎に垂直信号線の配線抵抗に違いが生じることとなると、画素毎に電圧降下の違いが生じることとなる。
即ち、定電流源が垂直信号線にIの電流を流すとすると、第1行目の画素は[R1+R2+・・・+R(n−1)]×Iの電圧降下が生じ、第2行目の画素は[R2+・・・R(n−1)]×Iの電圧降下が生じ、・・・、第n行目の画素はR(n−1)×Iの電圧降下が生じるといった具合に、画素毎(画素が配置されている行毎)に電圧降下の違いが生じることとなる(図7参照。)。なお、画素毎(画素が配置されている行毎)に電圧降下の違いが生じると、映像の縦方向にシェーディングが生じてしまうこととなる。
即ち、定電流源が垂直信号線にIの電流を流すとすると、第1行目の画素は[R1+R2+・・・+R(n−1)]×Iの電圧降下が生じ、第2行目の画素は[R2+・・・R(n−1)]×Iの電圧降下が生じ、・・・、第n行目の画素はR(n−1)×Iの電圧降下が生じるといった具合に、画素毎(画素が配置されている行毎)に電圧降下の違いが生じることとなる(図7参照。)。なお、画素毎(画素が配置されている行毎)に電圧降下の違いが生じると、映像の縦方向にシェーディングが生じてしまうこととなる。
以下、タイミングチャートを参照して、上記した電圧降下について説明を行なう。
ここで、図8は各パルスのタイミングチャート及びカラム信号処理部への入力電圧を説明するための模式図であり、符合ΦTは転送Trを制御するパルスであり、符号ΦRはリセットTrを制御するパルスであり、符号ΦSは選択Trを制御するパルスであり、符号Vはカラム信号処理部への入力電圧を示している。
ここで、図8は各パルスのタイミングチャート及びカラム信号処理部への入力電圧を説明するための模式図であり、符合ΦTは転送Trを制御するパルスであり、符号ΦRはリセットTrを制御するパルスであり、符号ΦSは選択Trを制御するパルスであり、符号Vはカラム信号処理部への入力電圧を示している。
画素の電気信号をカラム信号処理部に転送する場合には、1行目の選択パルスであるΦS1をハイレベル(Hレベル)とした上で、図中符合t1で示すタイミングで1行目の画素のリセットパルスであるΦR1をHレベルとし、それに伴って、カラム信号処理部への入力電圧Vに画素のリセットレベルが出力されることとなる。続いて、ΦR1をローレベル(Lレベルとした上で、図中符合t2で示すタイミングでΦT1をHレベルとすることで選択Trをオンの状態とし、第1行目の画素と垂直信号線とを接続し、それに伴って、カラム信号処理部への入力電圧Vに第1行目の画素に蓄積された電荷を反映させる。その後、図中符合t3で示すタイミングでΦT1をLレベルとすることで選択Trをオフの状態とし、第1行目の画素と垂直信号線との接続を切り離す。
なお、リセットパルスを入力した際のカラム信号処理部への入力電圧値(図中の"P_phase"を参照。)と画素の電荷の転送を行なった際のカラム信号処理部への入力電圧値(図中の"D_phase")との差分に基づいて画素に蓄積された電荷の読み出しを行なうこととなる。
なお、リセットパルスを入力した際のカラム信号処理部への入力電圧値(図中の"P_phase"を参照。)と画素の電荷の転送を行なった際のカラム信号処理部への入力電圧値(図中の"D_phase")との差分に基づいて画素に蓄積された電荷の読み出しを行なうこととなる。
次に、2行目の選択パルスであるΦS2をHレベルとした上で、図中符合t4で示すタイミングで2行目の画素のリセットパルスであるΦR2をHレベルとし、それに伴って、カラム信号処理部への入力電圧Vに画素のリセットレベルが出力されることとなる。続いて、ΦR2をLレベルとした上で、図中符合t5で示すタイミングでΦT2をHレベルとすることで選択Trをオンの状態とし、第2行目の画素と垂直信号線とを接続し、それに伴って、カラム信号処理部への入力電圧Vに第2行目の画素に蓄積された電荷を反映させる。その後、図中符合t6で示すタイミングでΦT2をLレベルとすることで選択Trをオフの状態とし、第2行目の画素と垂直信号線との接続を切り離す。
第3行目以降の画素も同様にして画素に蓄積された電荷の読み出しを行なうのであるが、図8で示す様に、電圧降下の影響によってリセットパルスを印加している状態におけるカラム信号処理部への入力電圧が行毎に違いを生じてしまうこととなる。
ところで、デジタルカメラ等に搭載される固体撮像素子は、その解像度の向上を目的として多画素化及び狭ピッチ化が急速に進み、各画素の開口面積の低下が感度低下につながって大きな課題となっている。固体撮像素子の中でも特にCMOSイメージセンサでは、画素内にメタル配線をレイアウトして信号転送を実現しているのであるが、解像度の向上を図るためにはメタル配線の幅をできるだけ狭めることで開口面積を確保することが求められており、メタル配線の幅を狭めた場合には配線抵抗の増大を招くこととなり、上記したシェーディングが顕著になってしまう。
本発明は以上の点に鑑みて創案されたものであって、シェーディングを抑制し、画品位の向上を実現することができる固体撮像素子及びその駆動方法を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る固体撮像素子では、光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、該垂直信号線に定電流を供給する定電流源と、前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子において、前記垂直信号線の一方側が前記定電流源と接続され、同垂直信号線の他方側が前記信号処理回路と接続されている。
ここで、垂直信号線の一方側が定電流源と接続され、同垂直信号線の他方側が信号処理回路と接続されていることによって、定電流源で信号処理回路とは反対向きに電流を流すこととなり、信号処理回路が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができる。
また、上記の目的を達成するために、本発明に係る固体撮像素子の駆動方法では、光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、該垂直信号線と接続され、同垂直信号線に定電流を供給する定電流源と、前記垂直信号線と接続され、前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子の駆動方法において、前記定電流源で前記信号処理回路とは反対向きに電流を流して、前記画素に蓄積された電気信号を前記信号処理回路に読み出す工程を備える。
ここで、定電流源で信号処理回路とは反対向きに電流を流して、画素に蓄積された電気信号を信号処理回路に読み出すことによって、信号処理回路が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができる。
本発明の固体撮像素子及びその駆動方法では、信号処理回路が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができるために、シェーディングを抑制することができ、画品位の向上が期待できる。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図1(a)は本発明を適用した固体撮像素子の一例であるCMOSイメージセンサを説明するための模式図であり、ここで示すCMOSイメージセンサは、従来のCMOSイメージセンサと同様に、光電変換素子を有する多数の画素1がマトリクス状に配列された画素アレイ部2と、画素アレイ部の各画素を1行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路3と、画素アレイ部からの信号を1行分ずつ読み出して、列毎に所定の信号処理(例えば、CDS処理、AGC処理、アナログデジタル変換処理等)を行なうカラム信号処理部4と、カラム信号処理部の信号を1つずつ選択して水平信号線5に導く水平走査回路6と、水平信号線からの信号を意図した出力形態にデータ変換を行なうデータ信号処理部7と、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ8を有する。
図1(a)は本発明を適用した固体撮像素子の一例であるCMOSイメージセンサを説明するための模式図であり、ここで示すCMOSイメージセンサは、従来のCMOSイメージセンサと同様に、光電変換素子を有する多数の画素1がマトリクス状に配列された画素アレイ部2と、画素アレイ部の各画素を1行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路3と、画素アレイ部からの信号を1行分ずつ読み出して、列毎に所定の信号処理(例えば、CDS処理、AGC処理、アナログデジタル変換処理等)を行なうカラム信号処理部4と、カラム信号処理部の信号を1つずつ選択して水平信号線5に導く水平走査回路6と、水平信号線からの信号を意図した出力形態にデータ変換を行なうデータ信号処理部7と、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給するタイミングジェネレータ8を有する。
ここで、画素アレイ部の各画素は、図2で示す様に、光電変換によって生成された電子を蓄積するPD10と、PDに蓄積した電子をFD11に転送するための転送Tr12と、ゲートがFDと接続されてFDの電位変動を電気信号に変換するための増幅Tr13と、信号を読み出す画素を行単位で選択するための選択Tr14と、FDの電位を電源電位(Vdd)にリセットするためのリセットTr15を有している。また、選択Trは、画素列毎に配線された垂直信号線16とソースフォロア構造で接続されており、垂直信号線は同垂直信号線に定電流を供給する定電流源17と接続されると共に、カラム信号処理部とも接続されている。
ここで、本実施例では、定電流源は垂直信号線の一方側に接続され、カラム信号処理部は垂直信号線の他方側に接続されており、即ち、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されており、画素からカラム信号処理部とは反対側へ向けて定電流が流れる様に構成されている。
上記の様に構成されたCMOSイメージセンサでは、画素の選択Trをオンの状態とすることで、FDの電圧に連動する電圧を垂直信号線に出力し、定電流源の負荷によって垂直信号線に出力された電圧をカラム信号処理部に伝送することができるのであるが、カラム信号処理部側に電流が流れないために、カラム信号処理部が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができ(図3参照。)、シェーディングを抑制することができる。
また、レイアウト配置を変更するのみでシェーディングの抑制を行なうことができ、パルスタイミング等の駆動方式については従前と同様で実現が可能であるために、CMOSイメージセンサの設計が非常に容易である。
図1(b)は本発明を適用した固体撮像素子の他の一例であるCMOSイメージセンサを説明するための模式図であり、ここで示すCMOSイメージセンサは、上記した本発明を適用した固体撮像素子の一例であるCMOSイメージセンサと同様に、画素アレイ部2と、垂直走査回路3と、カラム信号処理部4と、水平走査回路6と、データ信号処理部7と、タイミングジェネレータ8を有する。
また、画素アレイ部の各画素についても、上記した本発明を適用した固体撮像素子の一例であるCMOSイメージセンサと同様に、PD10と、転送Tr12と、増幅Tr13と、選択Tr14と、リセットTr15を有している。更に、選択Trは垂直信号線16とソースフォロア構造で接続されており、垂直信号線は同垂直信号線に定電流を供給する定電流源17と接続されると共に、カラム信号処理部とも接続されている(図4参照。)。
ここで、本実施例では、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されると共に、奇数番目の垂直信号線に接続されたカラム信号処理部は、偶数番目の垂直信号線に接続されたカラム信号処理部とは逆側に配置されている。具体的には、[1]奇数番目の垂直信号線の図面上側に定電流源が接続され、図面下側にカラム信号処理部が接続された場合には、偶数番目の垂直信号線の図面上側にカラム信号処理部が接続され、図面下側に定電流源が接続されることとなり、[2]奇数番目の垂直信号線の図面上側にカラム信号処理部が接続され、図面下側に定電流源が接続された場合には、偶数番目の垂直信号線の図面上側に定電流源が接続され、図面下側にカラム信号処理部が接続されることとなる。
上記の様に構成されたCMOSイメージセンサでは、画素の選択Trをオンの状態とすることで、FDの電圧に連動する電圧を垂直信号線に出力し、定電流源の負荷によって垂直信号線に出力された電圧をカラム信号処理部に伝送することができるのであるが、カラム信号処理側に電流が流れないために、カラム信号処理部が読み出しを行なう画素の電気信号への電圧降下の影響を低減することができ(図3参照。)、シェーディングを抑制することができる。
また、レイアウト配置を変更するのみでシェーディングの抑制を行なうことができ、パルスタイミング等の駆動方式については従前と同様で実現が可能であるために、CMOSイメージセンサの設計が非常に容易である。
更に、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されると共に、奇数番目の垂直信号線に接続されたカラム信号処理部が偶数番目の垂直信号線に接続されたカラム信号処理部とは逆側に配置されているために、カラム信号処理部のレイアウト領域を充分に確保することが可能となる。
即ち、近年の狭ピッチ化によって、1列に対応するカラム信号処理部を単位画素のピッチ内にレイアウトすることが非常に困難な状況にあるものの、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されると共に、奇数番目の垂直信号線に接続されたカラム信号処理部が偶数番目の垂直信号線に接続されたカラム信号処理部とは逆側に配置されているために、1列に対応するカラム信号処理部を2倍のピッチでレイアウトすることができ、カラム信号処理部のレイアウト領域を充分に確保することができるのである。
即ち、近年の狭ピッチ化によって、1列に対応するカラム信号処理部を単位画素のピッチ内にレイアウトすることが非常に困難な状況にあるものの、定電流源とカラム信号処理部は垂直信号線の逆方向側に接続されると共に、奇数番目の垂直信号線に接続されたカラム信号処理部が偶数番目の垂直信号線に接続されたカラム信号処理部とは逆側に配置されているために、1列に対応するカラム信号処理部を2倍のピッチでレイアウトすることができ、カラム信号処理部のレイアウト領域を充分に確保することができるのである。
1 画素
2 画素アレイ部
3 垂直走査回路
4 カラム信号処理部
5 水平信号線
6 水平走査回路
7 出力処理部
8 タイミングジェネレータ
10 PD
11 FD
12 転送Tr
13 増幅Tr
14 選択Tr
15 リセットTr
16 垂直信号線
17 定電流源
2 画素アレイ部
3 垂直走査回路
4 カラム信号処理部
5 水平信号線
6 水平走査回路
7 出力処理部
8 タイミングジェネレータ
10 PD
11 FD
12 転送Tr
13 増幅Tr
14 選択Tr
15 リセットTr
16 垂直信号線
17 定電流源
Claims (4)
- 光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、
該垂直信号線に定電流を供給する定電流源と、
前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子において、
前記垂直信号線の一方側が前記定電流源と接続され、同垂直信号線の他方側が前記信号処理回路と接続されている
ことを特徴とする固体撮像素子。 - 奇数番目の垂直信号線に接続された前記信号処理回路は、偶数番目の垂直信号線に接続された前記信号処理回路とは逆側に配置されている
ことを特徴とする請求項1に記載の固体撮像素子。 - 光電変換素子を有する画素がマトリクス状に配列された画素アレイ部と、
該画素アレイ部の画素列毎に配線されると共に、画素の出力段のトランジスタとソースフォロワ構造で接続される垂直信号線と、
該垂直信号線と接続され、同垂直信号線に定電流を供給する定電流源と、
前記垂直信号線と接続され、前記画素から電気信号の読み出しを行なう信号処理回路とを備える固体撮像素子の駆動方法において、
前記定電流源で前記信号処理回路とは反対向きに電流を流して、前記画素に蓄積された電気信号を前記信号処理回路に読み出す工程を備える
ことを特徴とする固体撮像素子の駆動方法。 - 奇数番目の垂直信号線に流れる電流の向きと、偶数番目の垂直信号線に流れる電流の向きが逆向きである
ことを特徴とする請求項3に記載の固体撮像素子の駆動方法。
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