JP4967489B2

JP4967489B2 - 固体撮像装置

Info

Publication number: JP4967489B2
Application number: JP2006191934A
Authority: JP
Inventors: 進大木; 義治工藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-07-12
Filing date: 2006-07-12
Publication date: 2012-07-04
Anticipated expiration: 2026-07-12
Also published as: JP2008022259A

Description

本発明は、光電変換によって被写体を撮像するＣＭＯＳイメージセンサ等の固体撮像装置に関する。

従来より、ＣＭＯＳイメージセンサは１つの半導体チップの中に、フォトダイオードと数個のＭＯＳトランジスタで構成する画素を複数配置した撮像領域と、この撮像領域に流れる信号の制御と撮像領域から出力された信号処理等を行うための周辺回路を設けた領域とを搭載したものである（特許文献１）。
そして、外部からの光をフォトダイオードに集光させて光電変換を起こさせ、各画素毎に光量に応じた信号電荷を発生させる。次に、周辺回路より各画素に設けられた読み出しゲートに制御パルスが入ると、信号電荷はフォトダイオードからＦＤ（フローティングデフュージョン）に転送され、ＦＤの電位が変動し、このＦＤにゲートが接続された増幅トランジスタの増幅出力が変化し、電位の変動に基づく出力電流として垂直信号線から周辺回路に出力される。
また、各画素からの信号の読み出し方式には、行と列の各スキャナを使い、各画素を選択的に読み出すＸ−Ｙアドレス方式と、行スキャナで選択された１行分の信号をまとめて各垂直信号線に設けたコンデンサ、ＡＤＣ、シフトレジスタ等に読み出すカラム方式などがある。
特開２００６−１０１５５９号公報

ところで、最近では、高精細で、被写体の動きをより滑らかに表現可能なイメージセンサが要求されてきており、高フレームレートと多画素化を同時に実現しなければならない。しかし、多画素化により処理すべきデータ量は増加する一方で、高フレームレート化によって各処理動作に与えられる時間は短くなってしまう。
これらの課題に対し、従来技術では読み出し方式のカラム化や、垂直信号線から読み出された信号を受ける水平転送回路のデータパスのパラレル化や、カラムADCによるデジタル化等を行い水平転送回路の高速伝送の手法が取られている。
一方で、撮像領域に存在する垂直信号線の高速伝送に関しては、撮像領域に占めるフォトダイオードの面積をできる限り大きくとる必要があり、高速化のために素子を追加するのは困難であった。しかし、高フレームレート・多画素化の実現には垂直信号線に対しても高速伝送を可能にする必要がある。

以下、図面を用いて具体的に説明する。
図６は従来のＣＭＯＳイメージセンサにおける画素１１０と、その信号の読み出しを行う駆動回路１１１の一部を示す回路図である。
図示のように、画素１１０は、光電変換の機能を有するフォトダイオード（ＰＤ）１０１と、このフォトダイオード１０１から転送される電荷量に応じた信号を得るために、転送された電荷量に応じた電位の変化を得るためのフローティングディフュージョン（ＦＤ）１０６と、フォトダイオード１０１に接続され、転送パルスφTGが入力されるとフォトダイオード１０１に蓄積した信号電荷をＦＤ１０６に転送する転送トランジスタ１０２と、リセットパルスφRSTが供給された時にＦＤ１０６を電源VDDに接続するリセットトランジスタ１０３と、ＦＤ１０６の電位変動を増幅した電気信号に変換する増幅トランジスタ１０５と、行選択パルスφVSELを供給することにより増幅トランジスタ１０５の出力信号を垂直信号線１１２に出力する選択トランジスタ１０４とを含んで構成されている。
垂直信号線１１２の下端側は、Ｓ／Ｈ・ＣＤＳ回路等の信号処理回路（図示せず）への電圧出力端子φVn１１３と撮像領域の外にて存在する定電流源１１４に接続されている。

次に図７のタイミングチャートに従いフォトダイオード１０１に蓄積した信号電荷が垂直信号線１１２の出力端子φVn１１３に転送されるまでの動作を説明する。
まず、図７の横軸に示すｔ０のタイミングでフォトダイオード１０１に光電子を蓄積する。また、ｔ１のタイミングで選択トランジスタ１０４をオンにする。
次に、ｔ２のタイミングでリセットトランジスタ１０３にリセットパルスを入力し、ＦＤ１０６のリセットを行う。また、ｔ３のタイミングで垂直信号線の電位φVn１１３（リセットレベル）を後段のＳ／Ｈ・ＣＤＳ回路で取り込む。
この後、ｔ４のタイミングで転送トランジスタ１０５に転送パルスを入力し、フォトダイオード１０１からＦＤ１０６に光電子を転送する。ＦＤ１０６に光電子が転送されると、ＦＤ１０６の電位が上昇する。この電位の変化が増幅トランジスタ１０５のゲートに入力され、その出力が垂直信号線を通して出力端子φVn１１３に現れる。
垂直信号線１１２には列方向の画素数に応じた増幅トランジスタ１０５が接続されており、寄生容量が存在する。そのため、転送トランジスタ１０２にパルスを入力してから、垂直信号線の出力端子φVn１１３が蓄積電荷に応じた出力レベルに安定するまでには無視できない期間を必要とする。なお、このリセットレベルからの蓄積電荷に応じたレベルへの遷移期間をＨ１と呼ぶことにする。この遷移期間Ｈ１の長さは垂直信号線に存在する寄生容量の総和と、定電流源１１４が流す電流値に強く依存する。

このような構成において、ＣＭＯＳセンサの高フレームレート化を進めると、１画素に蓄えられた光電子からの信号を垂直信号線に出力するための期間が短くなり、多画素化を進めると、垂直信号線の寄生容量が増加し、遷移期間Ｈ１が長くなる。このため相対的に安定期Ｈ２が短くなり、図６のφVn１１３の出力信号を入力に受ける後段の回路の動作マージンを確保するのが困難になる。
なお、図６のφVn１１３の出力信号の遷移期間Ｈ１を短くし、早期に安定期Ｈ２にするためには、定電流源１１４に流す電流を増やす方法がある。
しかし、仮に定電流源の電流値を増加させた場合、垂直信号線は数千本あるため、消費電力が無視できない範囲で上昇してしまい、ＣＣＤイメージセンサと比較して消費電力が小さいと言うＣＭＯＳイメージセンサのメリットを損なってしまう。

そこで本発明は、消費電力の増大を招くことなく、出力信号の安定期間を確保でき、後段回路の動作マージンの確保によって画質の劣化を防止できる固体撮像装置を提供することを目的とする。

上述の目的を達成するため、本発明の固体撮像装置は、
撮像部内に設けられた複数の画素に、受光量に応じて光電荷を蓄積する光電変換手段と、前記光電変換手段に蓄積された光電荷に対応する信号を取り出すための拡散領域と、前記光電変換手段の光電荷を前記拡散領域に転送する転送トランジスタと、前記拡散領域に接続された増幅トランジスタと、前記増幅トランジスタの出力側に接続された信号線と、前記信号線に接続された電流源とを有し、
前記電流源には少なくとも１つのトランジスタが接続されており、
前記少なくとも１つのトランジスタは、当該トランジスタが接続されていないときの出力波形とダウンシュートを起こす出力波形の間になるように前記増幅トランジスタの出力波形を制御し、
前記少なくとも１つのトランジスタのゲート入力信号として、前記転送トランジスタのゲート入力信号をそのパルス幅を調整して利用することを特徴とする。
また本発明の固体撮像装置は、前記電流源に接続された少なくとも１つのトランジスタは前記電流源と並列に接続されていること、また前記電流源に接続された少なくとも１つのトランジスタはＭＯＳトランジスタであることが好適である。

また本発明の固体撮像装置は、
撮像部内に設けられた複数の画素に、受光量に応じて光電荷を蓄積する光電変換手段と、前記光電変換手段に蓄積された光電荷に対応する信号を取り出すための拡散領域と、前記光電変換手段の光電荷を前記拡散領域に転送するための転送トランジスタと、前記拡散領域に接続された増幅トランジスタと、前記増幅トランジスタの出力側に接続された選択トランジスタと、前記選択トランジスタの出力側に接続された信号線と、前記信号線に接続された電流源とを有し、
前記選択トランジスタは１つの画素中に少なくとも２つ設けられ、
前記少なくとも２つの選択トランジスタは、少なくとも１つの選択トランジスタが、前記転送トランジスタがオンの状態にある期間のうちの、一部の期間でオフの状態になるように駆動されることを特徴とする。
また本発明の固体撮像装置は、前記少なくとも１つの選択トランジスタは、前記転送トランジスタのゲート入力信号に同期してオフの状態になるように駆動されることを特徴とする。

本発明の固体撮像装置によれば、撮像部から電流源に画素信号を出力する増幅トランジスタの出力波形を電源部に接続したトランジスタによって制御するようにしたことから、電流源に流す電流値を増加することなく、出力波形を有効に制御して、その安定期間を確保できる。したがって、消費電力の増大を招くことなく、後段回路の動作マージンの確保によって画質の劣化を防止できる。
また、電源部に接続したトランジスタのゲート入力信号として、転送トランジスタのゲート入力信号をそのパルス幅を調整して利用することから、トランジスタの入力パルスの立ち上がりタイミング等を容易に設定できる利点がある。
また特にＭＯＳトランジスタを電流源と並列に接続した構成により、画素内のＭＯＳトランジスタと共通のプロセスで、微小な配置スペースに多数のトランジスタを配置でき、容易に実現できる利点がある。

また本発明の固体撮像装置によれば、撮像部から電流源に画素信号を出力する増幅トランジスタの出力波形を２つの選択トランジスタによって制御するようにしたことから、電流源に流す電流値を増加することなく、出力波形を有効に制御して、その安定期間を確保できる。したがって、消費電力の増大を招くことなく、後段回路の動作マージンの確保によって画質の劣化を防止できる。また、転送トランジスタのゲート入力信号を用いて選択トランジスタを駆動することから、パルスタイミング等を容易に実現できる利点がある。

本発明の実施の形態では、垂直信号線への入力部に相当する画素内や、出力部の定電流源等にＨ１期間中の垂直信号線の出力端子φVnの出力信号に対する波形補正処理を目的としたトランジスタを付加し、図７での言うタイミングｔ４のリセットレベルから、信号レベルに遷移するＨ１期間に垂直信号線の出力端子φVnの出力信号を早期に安定期させる。これにより、Ｈ２期間が相対的が長くなり、高フレームレート化、多画素化を実現しやすくしたものである。

図１は本発明の第１の実施の形態によるＣＭＯＳイメージセンサにおける画素の構成例を示す回路図であり、図２は図１に示す回路の動作時のタイミングチャートの一例である。
また、図３は本例のＣＭＯＳイメージセンサの全体構成を示す概略平面図である。
図３に示す撮像部１に図１に示す画素が含まれており、この撮像部１の側部には、垂直方向スキャナ６１１、Ｓ／Ｈ・ＣＤＳ回路２、水平方向データ転送部３が設けられている。
そして図１に示す回路では、図２のＨ１期間中の出力端子φVn３１３の出力信号に対する波形補正処理を実現するために、定電流源３１４に対して並列にＭＯＳトランジスタ（Ｍ１）３１５を挿入したものである。なお、トランジスタ３１５のゲートへの入力をφM1とする。

図１において、画素は、光電変換によって光電子の蓄積を行うフォトダイオード３０１と、蓄積された光電子をＦＤ３０６に転送する転送トランジスタ３０２と、光電子の蓄積により生じたＦＤ３０６の電位の変化を、増幅して垂直信号線３１２に出力する増幅トランジスタ３０５と、ＦＤ３０６をリセットするためのリセットトランジスタ３０３と、読み出しを行う行を選択するための選択トランジスタ３０４などの素子から構成される。
また、個々の画素からの信号を読み出すために、行を選択するための垂直方向スキャナ３１１と、そこから配線される水平信号線３１６、読み出した画素からの信号をＳ／Ｈ・ＣＤＳ回路部へ出力するための垂直信号線３１２が配線されている。そして、各行の水平信号線３１６は、各画素の選択トランジスタ３０４のゲート（入力）と接続され、選択トランジスタ３０４のドレインは電源線VDDに接続されている。
また、選択トランジスタ３０４のソースと増幅トランジスタ３０５のドレインが接続され、増幅トランジスタ３０５のゲート入力にはＦＤ３０６が接続されている。また、ＦＤ３０６の電位変動を垂直信号線３１２に出力するために、増幅トランジスタ３０５のソース電極が垂直信号線３１２に接続されている。

次に図２のタイミングチャートを用いて本例の駆動動作を説明する。
まず、行選択パルスφVSELがｔ１でオンになり、選択トランジスタ３０４がオンになる。続いてタイミングｔ２で、リセットパルスφRSTの入力によってリセットトランジスタ３０３がオンになり、ＦＤ３０６をリセットする。ＦＤ３０６のリセットにより垂直信号線３１２の電位は若干低下する。次に、ｔ３のタイミングで垂直信号線３１２の電位φVn３１３（リセットレベル）を後段のＳ／Ｈ・ＣＤＳ回路で取り込む。蓄積期間中にフォトダイオードの中に蓄えられた光電子をＦＤ３０５に転送するために、転送パルスφTGを転送トランジスタ３０２のゲートに入力する。この時、転送パルスφTGに同期する形で、定電流源３１４に並列に接続したトランジスタ（Ｍ１）３１５のゲートにもパルスを入力する。転送トランジスタ３０２のオンと同時にトランジスタＭ１をオンにすることで、期間Ｈ１の初期での寄生容量から電荷を引き抜く能力を高め、早期にφVn３１３が安定状態になり、波形３を得られる。

なお、図２のφVnの波形１は、トランジスタ３１５を設けていない従来技術の場合であり、φVnの波形２は垂直信号線３１２が無負荷の状態でトランジスタ３１５を設けた場合の駆動波形である。
本例では、遷移期間Ｈ１を短くするために、トランジスタ（Ｍ１）３１５のチャネル長Ｌとチャネル幅Ｗと、トランジスタ３１５への入力パルスφM1の幅を、目標とする波形３が波形１と波形２の間になる様に設計している。
トランジスタ３１５のＬ／Ｗを小さくし、電流駆動能力を上げ、より遷移期間Ｈ１を短縮することは可能であるが、トランジスタ３１５と定電流源３１４が流す電流値と垂直信号線３１２に存在する寄生容量によっては波形２のようにダウンシュートを起こし、逆に遷移期間Ｈ１を短くするので注意が必要である。
また、トランジスタ３１５への入力パルスφM1の幅はトランジスタ３１５が垂直信号線３１２に流れる電流を増加させている時間に相当する。
また、本例では、トランジスタ３１５へのパルスφM1のパルス幅を転送パルスφTGのパルス幅とほぼ同じにしている。また、転送パルスφTGの立下りのタイミングが、無負荷の場合の出力波形φVnの最も電位が下がったタイミングにほぼ等しい。

なお、パルスの高さ(振幅)を大きくすることでも垂直信号線の電流を駆動する能力を上げることが可能であるが、本例では他のトランジスタに供給されている電源電圧を利用してパルス幅のみ調整を行った。
この結果、全く新たなパルス信号を生成する場合に比べて、簡易に本発明の効果が得ることが可能になる。特に転送トランジスタのゲート入力パルスを利用することにより、入力パルスφM1の立ち上がりのタイミングを容易に設定でき、パルス幅だけの調整で簡単に実現できる。
また、本例では、転送トランジスタのゲート入力信号を用いてトランジスタ（Ｍ１）３１５のパルスφM1を生成したが、本発明はこれに限定されるものではなく、他の方法を用いてもよい。また、電流源にＭＯＳトランジスタを並列に接続した構成を採用したが、他の回路で実現することも可能であり、適宜採用できるものとする。

図４は本発明の第２の実施の形態によるＣＭＯＳイメージセンサにおける画素の構成例を示す回路図である。また、図５は図４に示す回路の動作時のタイミングチャートの一例である。
図４に示す回路は、Ｈ１期間中の出力端子φVn６１３の出力信号に対する波形強調処理を実現するために、図１に示した画素の構成（図４に示す第１の増幅トランジスタ６０５、第１の選択トランジスタ６０４）に加えて、第２の増幅トランジスタ６１８と第２の選択トランジスタ６１７を設け、さらに第１の選択トランジスタ６０４への行選択パルスVSEL1と別に、第２の選択トランジスタ６１７への行選択パルスVSEL2を設けたものである。なお、２つの増幅トランジスタ６０５、６１８のゲートには共通のＦＤ電位が付与されている。
また、選択トランジスタ６０４のゲート幅Ｗ１と選択トランジスタ６１７のゲート幅Ｗ２が、図６に示す従来技術のように、選択トランジスタ６０４が１つの場合のゲート幅Ｗに対してＷ１≒Ｗ２≒Ｗ／２に設計した場合について説明する。

まず、増幅トランジスタ６１８と選択トランジスタ６１７は、図４に示すように、増幅トランジスタ６０５と選択トランジスタ６０４に対して並列に接続され、ＦＤ６０６が各増幅トランジスタ６０５、６１８のゲートに接続されている。
また、垂直方向スキャナ６１１の水平信号線VSEL1が選択トランジスタ６０４のゲートに接続され、水平信号線VSEL2が選択トランジスタ６１７のゲートに接続され、それぞれ独立した選択パルスを供給する構成となっている。なお、本例のように画素に新たなトランジスタを設ける手法は、トランジスタを追加しても１画素内におけるフォトダイオードの占有面積を十分確保可能な場合に適用しやすい。

次に、図５のタイミングチャートを用いて回路の動作と遷移期間Ｈ１が短縮する理由について説明する。
まず、選択パルスφVSEL1とφVSEL2をｔ１で両者ともにHighにし、２つの選択トランジスタ６０４、６１７をオンにする。続いてｔ２のタイミングでリセットパルスφRSTを入力し、リセットトランジスタ６０３をオンにすることでＦＤ６０６のリセットを行う。このＦＤ６０６のリセットにより垂直信号線６１６の電位は若干低下する。
次に、ｔ３のタイミングで垂直信号線の電位φVn（リセットレベル）を後段のＳ／Ｈ・ＣＤＳ回路で取り込む。次に、ｔ４にてφTGに転送パルスを入れ、転送トランジスタ６０２がオンになり、フォトダイオード６０１に蓄積された光電子のＦＤへの転送を開始する。ここで、φTGに転送パルスを入力するのに同期して、φVSEL1もしくはφVSEL2を期間Ｈ３の間だけLowにする。

なお、ここではφVSEL1をLowとした場合で説明する。この時、選択トランジスタ６０４がオフであるため、選択トランジスタ６１７から垂直信号線、出力端子φVn、定電流源で形成するソースフォロア回路の入力電圧φVinと出力電圧φVnの差分が大きくなる。これにより、図５に示すように、従来技術の波形４に対して、波形５のようにφVnの遷移期間Ｈ１を短くすることが可能となる。
ソースフォロア回路の入力電圧φVinと出力電圧φVnの差は、トランジスタのゲート長Ｌに比例し、ゲート幅Ｗに反比例する。本実施例では選択トランジスタのそれぞれのゲート幅をＷ１≒Ｗ２≒Ｗ／２に設計しており、片方の選択トランジスタがオフの瞬間はソースフォロア回路の実効的なゲート幅がＷ／２となり入力電圧と出力電圧の差が大きく、遷移期間Ｈ１の短縮を可能にしている。
なお、片方の選択トランジスタをLowにしている期間Ｈ３は、垂直信号線６１２に接続されている定電流源６１４に流す電流値や、付随する寄生容量の大きさに応じて最適な期間に設計する。期間Ｈ３が経過した後は、再び２つの選択トランジスタをオンの状態にする。
以上のように画素に選択トランジスタと増幅トランジスタを追加し、入力のタイミングを工夫することで、遷移期間Ｈ１を短くすることが可能になる。

以上説明した通り、本発明の実施の形態におけるＣＭＯＳイメージセンサによれば、図７に示した垂直信号線の出力波形における遷移期間Ｈ１を短縮可能になる。これにより、ＣＭＯＳイメージセンサの高フレームレート化や多画素化を行った場合に生じる、図２の安定期間Ｈ２の短縮による後段回路の動作マージン確保の問題等を解決することが可能となる。また、安定期間Ｈ２を確保することで信号が安定する前にサンプル・ホールドが行われることを防ぎ、縦筋などの少ない良好な画質が得られるＣＭＯＳイメージセンサを提供する。

本発明の第１の実施の形態によるＣＭＯＳイメージセンサにおける画素の構成例を示す回路図である。図１に示す回路の動作例を示すタイミングチャートである。ＣＭＯＳイメージセンサの全体構成を示す概略平面図である。本発明の第２の実施の形態によるＣＭＯＳイメージセンサにおける画素の構成例を示す回路図である。図４に示す回路の動作例を示すタイミングチャートである。従来のＣＭＯＳイメージセンサにおける画素の構成例を示す回路図である。図６に示す回路の動作例を示すタイミングチャートである。

符号の説明

３０１……フォトダイオード、３０２……転送トランジスタ、３０３……リセットトランジスタ、３０４……選択トランジスタ、３０５……増幅トランジスタ、３０６……ＦＤ、３１１……垂直方向スキャナ、３１２……垂直信号線、３１６……水平信号線。

Claims

撮像部内に設けられた複数の画素に、受光量に応じて光電荷を蓄積する光電変換手段と、前記光電変換手段に蓄積された光電荷に対応する信号を取り出すための拡散領域と、前記光電変換手段の光電荷を前記拡散領域に転送する転送トランジスタと、前記拡散領域に接続された増幅トランジスタと、前記増幅トランジスタの出力側に接続された信号線と、前記信号線に接続された電流源とを有し、
前記電流源には少なくとも１つのトランジスタが接続されており、
前記少なくとも１つのトランジスタは、当該トランジスタが接続されていないときの出力波形とダウンシュートを起こす出力波形の間になるように前記増幅トランジスタの出力波形を制御し、
前記少なくとも１つのトランジスタのゲート入力信号として、前記転送トランジスタのゲート入力信号をそのパルス幅を調整して利用する
固体撮像装置。
撮像部内に設けられた複数の画素に、受光量に応じて光電荷を蓄積する光電変換手段と、前記光電変換手段に蓄積された光電荷に対応する信号を取り出すための拡散領域と、前記光電変換手段の光電荷を前記拡散領域に転送するための転送トランジスタと、前記拡散領域に接続された増幅トランジスタと、前記増幅トランジスタの出力側に接続された選択トランジスタと、前記選択トランジスタの出力側に接続された信号線と、前記信号線に接続された電流源とを有し、
前記選択トランジスタは１つの画素中に少なくとも２つ設けられ、
前記少なくとも２つの選択トランジスタは、少なくとも１つの選択トランジスタが、前記転送トランジスタがオンの状態にある期間のうちの、一部の期間でオフの状態になるように駆動される
固体撮像装置。
前記少なくとも１つの選択トランジスタは、前記転送トランジスタのゲート入力信号に同期してオフの状態になるように駆動される
請求項２記載の固体撮像装置。