JP5127862B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関するものである。

固体撮像装置として、例えばＣＭＯＳイメージセンサは、画素アレイの列毎に配置されるサンプルホールド信号変換回路が、画素アレイの中の選択された１行の各画素が光量に応じて出力する電圧信号を取り込んでデジタル信号に変換し、列選択されたサンプルホールド信号変換回路が順にその変換したデジタル信号を信号処理回路へ転送して画像処理することで、所定の２次元画像を得る構成になっている。

サンプルホールド信号変換回路は、画素が出力する電圧信号を例えば１０ビットのデジタル信号へ変換するアナログデジタル変換器（ＡＤＣ）と、その１０ビットのデジタル信号を保持するレジスタ回路と、レジスタ回路が保持する１０ビットのデジタル信号を並列に信号処理回路へ転送するデータ転送回路とを備えている。

要するに、従来のＣＭＯＳイメージセンサにおけるサンプルホールド信号変換回路が備えるデータ転送回路は、列方向に、変換されたデジタル信号のビット数設けられ、それぞれ、列毎に１ビットずつデータ転送を行うように構成されている。ところが、近年では、ＣＭＯＳイメージセンサが装備する画素数は増加傾向にあり、画素数の増加に伴い、列数も増大している。そのため、列毎に１ビットずつデータ転送を行う従来の転送方式では、データ転送回路の回路規模が大きくなり、データ転送にも時間がかかるという問題が生じている。

なお、特許文献１では、異なる目的であるが、画素データを、偶数列と奇数列との２系統に分けて出力する構成例が開示されている。

特開２００４−７４７１号公報

本発明は、上記に鑑みてなされたものであり、データ転送回路の回路規模削減や転送時間の短縮化を可能にする固体撮像装置を提供することを目的とする。

本願発明の一態様によれば、画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、前記画素アレイのｎ列（ｎ≧２）をまとめて順に指定する関係にある列選択信号を所定の時間間隔で出力する列選択回路と、前記複数の垂直信号線から前記画素信号が１対１の関係で入力される複数のアナログデジタル変換器、および前記列選択信号に従って、前記複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち前記画素アレイのｎ列（ｎ≧２）毎のｎビットを１本のデータ線を用いて転送する複数のデータ転送回路を有するサンプルホールド信号変換回路と、行方向に前記データ転送回路と１対１の関係で設けられ、それぞれが共通の２^ｎ−１本の基準電圧線を前記列選択信号に従って個別に駆動する複数の基準電圧駆動回路と、前記サンプルホールド信号変換回路からデジタルデータを受け取る信号処理回路の入力段に設けられる複数の差動増幅回路であって、列方向に前記デジタルデータのビット数分配置される前記データ転送回路毎に設けられる２^ｎ−１個の差動増幅回路で構成され、各前記２^ｎ−１個の差動増幅回路の一方の差動入力端に共通に対応する前記１本のデータ線が接続され、他方の差動入力端に個別に前記２^ｎ−１本の基準電圧線の対応するものが接続される複数の差動増幅回路とを備えたことを特徴とする固体撮像装置が提供される。

本発明によれば、データ転送回路の回路規模削減や転送時間の短縮化を可能にする固体撮像装置を実現できるという効果を奏する。

図１は、本発明の一実施の形態に係る固体撮像装置の要部構成を示すブロック図である。 図２は、本発明の第１の実施例に係る固体撮像装置の要部構成を示すブロック図である。 図３は、図２に示すデータ転送回路の構成例を示す回路図である。 図４は、図２に示す基準電圧駆動回路の構成例を示す回路図である。 図５は、図２に示す制御信号駆動回路の構成例を示す回路図である。 図６は、図２に示す画像データ受信回路の構成例を示す回路図である。 図７は、２列２ビット転送時のデータ線および３つの基準電圧線での電位変化を説明する波形図である。 図８は、２ビットデータを受け取る３つの差動増幅回路の各２つのノードにおける電位変化を説明する波形図である。 図９は、図２に示す信号処理回路が画像データ受信回路の出力から転送２列２ビットを算出する動作を説明する図である。 図１０は、本発明の第２の実施例に係る固体撮像装置の要部構成を示すブロック図である。 図１１は、図１０に示すデータ転送回路の構成例を示す回路図である。 図１２は、本発明の第３の実施例に係る固体撮像装置の要部構成を示すブロック図である。 図１３は、図１２に示すデータ転送回路の構成例を示す回路図である。 図１４は、図１２に示す基準電圧駆動回路の構成例を示す回路図である。 図１５は、図１２に示す画像データ受信回路の構成例を示す回路図である。 図１６は、１ビット転送時のデータ線および基準電圧線の電位変化を説明する波形図である。 図１７は、ビット“１”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。 図１８は、ビット“０”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。 図１９は、本発明の第４の実施例に係る固体撮像装置の要部構成を示すブロック図である。 図２０は、図１９に示すデータ転送回路の構成例を示す回路図である。 図２１は、図１９に示す基準電圧駆動回路の構成例を示す回路図である。 図２２は、図１９に示す画像データ受信回路の構成例を示す回路図である。 図２３は、２列２ビット転送時のデータ線および画像データ受信回路内での３つの基準電圧線での電位変化を説明する波形図である。 図２４は、２ビットデータを受け取る３つの差動増幅回路の各２つのノードにおける電位変化を説明する波形図である。

以下に添付図面を参照して本発明の実施の形態に係る固体撮像装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

図１は、本発明の一実施の形態に係る固体撮像装置の要部構成を示すブロック図である。図１において、本実施の形態の固体撮像装置であるＣＭＯＳイメージセンサ１は、画素アレイ２、行選択回路３、サンプルホールド信号変換回路群４、列選択回路５、および画像データ受信回路６を入力段に備える信号処理回路７等を備える一般的な構成において、サンプルホールド信号変換回路群４、列選択回路５および画像データ受信回路６を本実施の形態による修正を加えた構成とし、基準電圧駆動回路群８を追加した構成である。

まず、一般的な構成について簡単に説明する。画素アレイ２は、画素２ａがＮ列Ｍ行のアレイ状に配置され、一列の各画素２ａの出力端が並列に接続される垂直信号線９が列毎に設けられている。各列の垂直信号線９は、サンプルホールド信号変換回路群４に接続されている。行選択回路３は、画素アレイ２の行毎に１行のＮ個の画素２ａを一括選択してアクティブにする。すなわち、画素アレイ２の中の選択された１行のＮ個の画素２ａが出力する光量に応じた画素信号（電圧信号）が各列の垂直信号線９を伝播してサンプルホールド信号変換回路群４に入力される。

列選択回路５は、一般には、画素アレイ２の各列を順に指定する関係にある列選択信号を所定の時間間隔で出力することを繰り返す。各列選択信号は、順にサンプルホールド信号変換回路群４に入力される。

サンプルホールド信号変換回路群４は、一般には、画素アレイ２の列数Ｎと同数個のサンプルホールド信号変換回路を備えている。Ｎ個のサンプルホールド信号変換回路は、それぞれ、画素アレイ２の各列の垂直信号線９と１対１に設けられ、対応する垂直信号線９から電圧信号を取り込み、デジタル信号（例えば１０ビットとする）へ変換するアナログデジタル変換器（ＡＤＣ）と、変換された１０ビットのデジタル信号を保持するレジスタ回路と、レジスタ回路が保持する１０ビットの画像データを列選択回路５からの列選択信号に従って並列に画像データ受信回路６へ転送する１０個のデータ転送回路とを備えている。この場合、１０個のデータ転送回路と画像データ受信回路６の間のデータ線１０は、ツイストペア線で構成されている。

一般的な構成における画像データ受信回路６は、上記のように列方向に配置される１０個のデータ転送回路が使用する１０本のツイストペア線が差動入力端に接続される１０個の差動増幅回路と、該１０個の差動増幅回路を列選択回路５が列毎に出力する各列選択信号の出力タイミングに同期して一括してアクティブにする１つの制御信号を発生する回路とを備えている。

さて、本実施の形態による列選択回路５は、画素アレイ２のｎ列（ｎ≧１）をまとめて順に指定する関係にある列選択信号を所定の時間間隔で出力することを繰り返す。各列選択信号は、本実施の形態によるサンプルホールド信号変換回路群４と追加した基準電圧駆動回路群８とに入力される。

本実施の形態によるサンプルホールド信号変換回路群４は、上記した一般的な構成のサンプルホールド信号変換回路群において、ＡＤＣとレジスタ回路には変更無く、それぞれ画素アレイ２の列毎に備えているが、データ転送回路が、本実施の形態による列選択回路５からの列選択信号に従って、画素アレイ２のｎ列毎のｎビットの転送や、同一列内のｎビットの転送も行えるように構成されている。そして、本実施の形態による列方向に配置されるデータ転送回路（本実施の形態では１０個を含みそれ以下である）と画像データ受信回路６とを接続するデータ線１０は、それぞれ単線である点も特徴点の一つである。

追加した基準電圧駆動回路群８は、本実施の形態によるデータ転送回路の行方向における配置個数（本実施の形態では列数Ｎを含みそれ以下の個数である）と同じ個数の基準電圧駆動回路で構成されている。つまり、基準電圧駆動回路群８内の或る基準電圧駆動回路は、行方向において対応する位置に配置されるデータ転送回路と同じタイミングの列選択信号に従って動作する。各基準電圧駆動回路は、それぞれの出力端が本実施の形態での画像データ受信回路６に接続される複数の基準電圧線１１の対応するものに並列に接続され、該複数の基準電圧線１１を互いに異なる基準電圧で駆動する。この複数の基準電圧線１１の本数は、各データ転送回路の転送ビット数ｎを用いると、２^ｎ−１本または２^ｎ−２本である。

本実施の形態での画像データ受信回路６は、列方向に配置されるデータ転送回路毎に、２^ｎ−１個の差動増幅回路が設けられている。そして、列方向に配置される各データ転送回路がｎビット転送を行う各データ線１０が、対応する２^ｎ−１個の差動増幅回路の各一方の差動入力端に共通に接続される。一方、列方向に配置されるデータ転送回路の個数分の２^ｎ−１個の差動増幅回路の各他方の差動入力端には、基準電圧駆動回路群８の各基準電圧駆動回路が駆動する２^ｎ−１本の基準電圧線１１の対応するものが共通に接続される、または、各基準電圧駆動回路が駆動する２^ｎ−２本の基準電圧線１１に固定電圧が印加される１本の基準電圧線を加えた２^ｎ−１本の基準電圧線の対応するものが共通に接続される。

信号処理回路７は、本実施の形態では、画像データ受信回路６が備える本実施の形態による列方向に配置されるデータ転送回路の個数分の２^ｎ−１個の差動増幅回路の各出力信号から転送ｎビットのデジタルデータ（画像データ）を算出する。

これによって、データ転送回路の回路規模削減や転送時間の短縮化を可能にする固体撮像装置（ＣＭＯＳイメージセンサ）を実現することができる。以下、実施例として、本実施の形態による固体撮像装置におけるデータ転送方式について具体例を挙げて説明する。

（第１の実施例）
図２は、本発明の第１の実施例に係る固体撮像装置の要部構成を示すブロック図である。この第１の実施例では、各データ転送回路の転送ビット数ｎがｎ＝２の場合で２列毎に２ビットを転送する場合の構成例を示す。図２では、サンプルホールド信号変換回路群４ａと、列選択回路５ａと、画像データ受信回路６ａと、信号処理回路７と、基準電圧駆動回路群８ａとに加えて、制御信号駆動回路群１５が示されている。

図２において、列選択回路５ａは、画素アレイ２の２列毎に、各２列をまとめて順に指定する関係にある列選択信号を所定の時間間隔で順に出力することを繰り返す。各列選択信号は、サンプルホールド信号変換回路群４ａと基準電圧駆動回路群８ａと制御信号駆動回路群１５とに入力される。

サンプルホールド信号変換回路群４ａは、列毎の垂直信号線９と１対１で配置される１０ビット出力のＡＤＣ１６と、各列において対応するＡＤＣ１６が出力する１０ビットデータを保持する１０個の１ビットレジスタ回路（Bit No.0 Reg.〜Bit No.9 Reg.）１７と、各２列において各行方向に並ぶ２個の１ビットレジスタ回路毎に列方向に配置される１０個のデータ転送回路（Bit No.0 データ転送回路〜Bit No.9 データ転送回路）１８ａとを備えている。したがって、画像データ受信回路６ａに接続されるデータ線１０の本数は１０本である。

基準電圧駆動回路群８ａは、画素アレイ２の２列毎に、データ転送回路１８ａと１対１の関係で配置される複数の基準電圧駆動回路１９ａで構成されている。画像データ受信回路６ａに接続される基準電圧線１１ａの本数は３本であり、各基準電圧駆動回路１９ａが並列に駆動する。

画像データ受信回路６ａは、転送ビット数がｎ＝２であるので、データ線１０毎に、３個の差動増幅回路を備えている。このデータ線１０毎に備える各３個の差動増幅回路の各一方の差動入力端には、１０本のデータ線１０の対応するものが接続され、各他方の差動入力端には、３本の基準電圧線１１の対応するものが共通に接続されている。

この場合、画像データ受信回路６ａ内にデータ線１０毎に備える各３個の差動増幅回路は、それぞれ共通の制御端を有し、一括してアクティブにする制御信号を印加できる構成となるので、画像データ受信回路６ａ内に備える、該制御信号を列選択回路５ａの出力タイミングと同期して発生する回路を用いることができる。そうすれば、各３個の差動増幅回路を、画素アレイ２の２列毎に一括してアクティブにすることができる。

この第１の実施例では、各３個の差動増幅回路を２列毎に一括してアクティブにする動作を、対応するデータ転送回路１８ａと１対１対応で行う方が好ましいので、画像データ受信回路６ａは、制御信号を発生する回路を備えない構成とし、その代わりに制御信号駆動回路群１５を設けてある。このことは、以下に示す３つの実施例でも同様である。

制御信号駆動回路群１５は、画素アレイ２の２列毎に、データ転送回路１８ａと１対１の関係で配置される複数の制御信号駆動回路２０で構成されている。各制御信号駆動回路２０は、列選択回路５ａからの列選択信号に従って、画像データ受信回路６ａに接続される１本の制御信号線２１を並列に駆動する構成である。この制御信号線２１は、画像データ受信回路６ａ内において、データ線１０毎に備える各３個の差動増幅回路の制御端に並列に接続されている。

次に、図３〜図６を参照して、各回路の構成を具体的に説明する。図３は、データ転送回路１８ａの構成例を示す回路図である。図３では、行方向に配置される複数のデータ転送回路１８ａのそれぞれに、列選択回路５ａから対応する列選択信号が入力されることが示されている。各データ転送回路１８ａは、同じ構成であって、データ線１０とグランドとの間に直列接続された２つのＮＭＯＳトランジスタの２組（２５，２６）（２７，２８）で構成されている。データ線１０側の２つのＮＭＯＳトランジスタ２５，２７の各ゲート端子には列選択回路５ａからの列選択信号が共通に入力される。グランド側の２つのＮＭＯＳトランジスタ２６，２８ではＮＭＯＳトランジスタ２６のゲート端子にｎ列目のレジスタ回路１７が保持する１ビットデータＲｅｇ．Ｄａｔａ Ｄｎが入力され、また、ＮＭＯＳトランジスタ２８のゲート端子にｎ＋１列目のレジスタ回路１７が保持する１ビットデータＲｅｇ．Ｄａｔａ Ｄｎ＋１が入力される。なお、直列接続される２つのＮＭＯＳトランジスタ２５，２６のゲート幅Ｗは、それぞれ同じ２μｍである。直列接続される２つのＮＭＯＳトランジスタ２７，２８のゲート幅Ｗは、それぞれ同じ４μｍである。

図４は、基準電圧駆動回路１９ａの構成例を示す回路図である。図４では、行方向に配置される複数の基準電圧駆動回路１９ａのそれぞれに、列選択回路５ａから対応する列選択信号が入力される様子が示されている。各基準電圧駆動回路１９ａは、同じ構成であって、３本の基準電圧線１１ａを、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３と呼ぶことにすると、基準電圧線Ｖｒｅｆ１とグランドとの間に直列接続された２つのＮＭＯＳトランジスタ３０，３１と、基準電圧線Ｖｒｅｆ２とグランドとの間に直列接続された２つのＮＭＯＳトランジスタ３３，３４と、基準電圧線Ｖｒｅｆ３とグランドとの間に直列接続された２つのＮＭＯＳトランジスタ３５，３６とで構成されている。基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３側の３つのＮＭＯＳトランジスタ３０，３３，３５の各ゲート端子には、列選択回路５ａからの列選択信号が共通に入力される。グランド側の３つのＮＭＯＳトランジスタ３１，３４，３６の各ゲート端子には電源３２が接続される。なお、直列接続される２つのＮＭＯＳトランジスタ３０，３１のゲート幅Ｗは、それぞれ同じ１μｍである。直列接続される２つのＮＭＯＳトランジスタ３３，３４のゲート幅Ｗは、それぞれ同じ３μｍである。直列接続される２つのＮＭＯＳトランジスタ３５，３６のゲート幅Ｗは、それぞれ同じ５μｍである。

図５は、制御信号駆動回路２０の構成例を示す回路図である。図５では、行方向に配置される複数の制御信号駆動回路２０のそれぞれに、列選択回路５ａから列選択回路５ａから対応する列選択信号が入力される様子が示されている。各制御信号駆動回路２０は、同じ構成であって、制御信号線２１とグランドとの間に直列接続された２つのＮＭＯＳトランジスタ４０，４１で構成されている。制御信号線２１側のＮＭＯＳトランジスタ４０のゲート端子には、列選択回路５ａからの列選択信号が入力される。グランド側のＮＭＯＳトランジスタ４１ゲート端子には、電源４２が接続される。なお、直列接続される２つのＮＭＯＳトランジスタ４０，４１のゲート幅Ｗは、それぞれ同じ７μｍである。

図６は、画像データ受信回路６ａの構成例を示す回路図である。図６に示すように、画像データ受信回路６ａは、１本のデータ線１０に対する構成として、３つの差動増幅回路４５ａ，４５ｂ，４５ｃを備えている。そして、それぞれに、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３およびデータ線１０をプリチャージする同じ構成のプリチャージ回路４６が設けられ、共通の制御端４７に論理整合回路４８を介して接続される制御信号線２１にもプリチャージ回路４９が設けられている。

差動増幅回路４５ａ，４５ｂ，４５ｃは、それぞれ、２つのＣＭＯＳインバータを並列接続し、互いの入力端と出力側とを接続し、一方の交差接続端を正相内部ノードＤ１，Ｄ２，Ｄ３とし、他方の交差接続端を逆相内部ノード／Ｄ１，／Ｄ２，／Ｄ３とした構成であり、正相内部ノードＤ１，Ｄ２，Ｄ３が信号処理回路７への出力端となっている。２つのＣＭＯＳインバータの並列回路の一端はＰＭＯＳトランジスタ５０を介して電源５１に接続され、他端はＮＭＯＳトランジスタ５２を介してグランドに接続されている。共通の制御端４７は、ＮＭＯＳトランジスタ５２のゲート端子に直接接続され、インバータ５３を介してＰＭＯＳトランジスタ５０のゲート端子に接続され、また、ＰＭＯＳトランジスタ５４，５５の各ゲート端子に接続されている。逆相内部ノード／Ｄ１，／Ｄ２，／Ｄ３は、それぞれ「差動増幅回路の一方の差動入力端」として、ＰＭＯＳトランジスタ５４を介してデータ線に接続され、正相内部ノードＤ１，Ｄ２，Ｄ３は、それぞれ「差動増幅回路の他方の差動入力端」として、ＰＭＯＳトランジスタ５５を介して基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３に接続されている。

差動増幅回路４５ａ側のプリチャージ回路４６は、プリチャージ信号が低レベルである期間においてデータ線と基準電圧線Ｖｒｅｆ１を電源に接続しプリチャージする構成である。差動増幅回路４５ｂ側のプリチャージ回路４６は、プリチャージ信号が低レベルである期間においてデータ線と基準電圧線Ｖｒｅｆ２を電源に接続しプリチャージする構成である。差動増幅回路４５ｃ側のプリチャージ回路４６は、プリチャージ信号が低レベルである期間においてデータ線と基準電圧線Ｖｒｅｆ３を電源に接続しプリチャージする構成である。また、プリチャージ回路４７は、プリチャージ信号が低レベルである期間において制御信号線２１を電源に接続しプリチャージする構成である。

次に、図７〜図９を参照して動作について説明する。なお、図７は、２列２ビット転送時のデータ線および３つの基準電圧線での電位変化を説明する波形図である。図８は、２ビットデータを受け取る３つの差動増幅回路の各２つのノードにおける電位変化を説明する波形図である。図９は、信号処理回路が画像データ受信回路の出力から転送２列２ビットを算出する動作を説明する図である。

図７において、図７（１）（２）に示すように、プリチャージ信号は、列選択信号が出力されている期間では高レベルであり、プリチャージ回路４６，４９はオフしているが、列選択信号が出力される時間間隔の期間では低レベルである。プリチャージ信号が低レベルである期間に、プリチャージ回路４６，４９がオンし、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３および制御信号線２１は、それぞれ電源電位ＶＤＤにプリチャージされる。このとき、制御端４７が高レベルになると、差動増幅回路４５ａ，４５ｂ，４５ｃは、アクティブになるが、ＰＭＯＳトランジスタ５４，５５がオフしているので、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３から切り離されている。

列選択信号が出力されて高レベルである期間では、制御信号駆動回路２０では、ＮＭＯＳトランジスタ４０がオンする。ＮＭＯＳトランジスタ４１は常時オンしているので、制御信号線２１の放電が行われ、制御信号線２１の電位が低下し論理整合回路４８の閾値を過ぎるタイミングで、図７（３）に示すように、制御端４７に制御信号が現れる。これによって、差動増幅回路４５ａ，４５ｂ，４５ｃは、アクティブになる。このとき、ＰＭＯＳトランジスタ５４，５５がオンしているので、差動増幅回路４５ａ，４５ｂ，４５ｃの正相内部ノードＤ１，Ｄ２，Ｄ３、および逆相内部ノード／Ｄ１，／Ｄ２，／Ｄ３は、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の対応するものが接続される。

データ転送回路１８ａと基準電圧駆動回路１９ａでも、列選択信号が出力されて高レベルである期間では、同様に、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の放電が行われ、電位が低下するが、それぞれの回路特性から、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の電位変化は、例えば図７（４）に示すようになる。図７（４）において、実線はデータ線１０の電位変化を示し、破線は基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の電位変化を示している。

データ転送回路１８ａは、２ビット（Ｄｎ＋１，Ｄｎ）の４通りの組み合わせ（０．０）（０，１）（１，０）（１，１）のいずれか一つを転送するが、図７（４）では、その４通りの組み合わせを転送するときのデータ線１０の電位変化の特性ａ，ｂ，ｃ，ｄが示されている。

データ転送回路１８ａでは、（Ｄｎ＋１，Ｄｎ）＝（０，０）の場合は、ＮＭＯＳトランジスタ２８，２６は共にオフしており、データ線１０を放電させるゲート幅Ｗは０μｍである。（Ｄｎ＋１，Ｄｎ）＝（０，１）の場合は、ＮＭＯＳトランジスタ２８がオフし，ＮＭＯＳトランジスタ２６がオンしており、データ線１０を放電させるゲート幅Ｗは２μｍである。（Ｄｎ＋１，Ｄｎ）＝（１，０）の場合は、ＮＭＯＳトランジスタ２８がオンし，ＮＭＯＳトランジスタ２６がオフしており、データ線１０を放電させるゲート幅Ｗは４μｍである。（Ｄｎ＋１，Ｄｎ）＝（０，０）の場合は、ＮＭＯＳトランジスタ２８，２６は共にオンしており、データ線１０を放電させるゲート幅Ｗは６μｍである。

したがって、データ線１０の電位変化は、（Ｄｎ＋１，Ｄｎ）＝（０，０）の場合には電位低下の無い特性ａとなり、（Ｄｎ＋１，Ｄｎ）が（０，１）（１，０）（１，１）となるに従って特性ｂ，ｃ，ｄのように電位低下が大きくなる。

また、図７（４）では、基準電圧駆動回路１９ａが駆動する基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の電位変化の特性ｅ，ｆ，ｇが示されている。基準電圧駆動回路１９ａでは、列選択信号が出力されて高レベルである期間では、基準電圧線Ｖｒｅｆ１を駆動するＮＭＯＳトランジスタ３０と、基準電圧線Ｖｒｅｆ２を駆動するＮＭＯＳトランジスタ３３と、基準電圧線Ｖｒｅｆ３を駆動するＮＭＯＳトランジスタ３５とが共にオンする。ＮＭＯＳトランジスタ３１，３４，３６は常時オンしている。したがって、基準電圧線Ｖｒｅｆ１を放電させるゲート幅Ｗは１μｍであり、基準電圧線Ｖｒｅｆ２を放電させるゲート幅Ｗは３μｍであり、基準電圧線Ｖｒｅｆ１を放電させるゲート幅Ｗは５μｍである。

そのため、基準電圧線Ｖｒｅｆ１の電位低下のスピードは、転送２ビットが（０，０）の場合の特性ａと（０，１）の場合の特性ｂとの中間スピードとなるので、基準電圧線Ｖｒｅｆ１の電位変化は特性ｅに示すようになる。基準電圧線Ｖｒｅｆ２の電位低下のスピードは、転送２ビットが（０，１）の場合の特性ｂと（１，０）の場合の特性ｃとの中間スピードとなるので、基準電圧線Ｖｒｅｆ１の電位変化は特性ｆに示すようになる。同様に、基準電圧線Ｖｒｅｆ３の電位低下のスピードは、転送２ビットが（１，０）の場合の特性ｃと（１，１）の場合の特性ｄとの中間スピードとなるので、基準電圧線Ｖｒｅｆ３の電位変化は特性ｇに示すようになる。

このように、基準電圧駆動回路１９ａが駆動する基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の電位は、転送２ビットの４通りのビットパターンに対応したデータ線１０の電位の中間電位を取るようになっている。

次に、図８において、図８（１）（２）（３）は、図７（１）（２）（３）と同じである。図８（４）では、データ転送回路１８ａが、２ビット（Ｄｎ＋１，Ｄｎ）の４通りの組み合わせ（０．０）（０，１）（１，０）（１，１）のいずれか一つを転送する場合として、転送２ビットが（０，１）である場合の図７（４）に示したデータ線１０の電位変化の特性ｂと、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の特性ｅ，ｆ，ｇとが示されている。

図８（５）は、データ線１０と基準電圧線Ｖｒｅｆ１とが接続される差動増幅回路４５ａの内部ノード（Ｄ１，／Ｄ１）の電位変化を示している。破線は、基準電圧線Ｖｒｅｆ１が接続される正相内部ノードＤ１の電位変化であり、実線は、データ線１０が接続される逆相内部ノード／Ｄ１の電位変化である。

図８（６）は、データ線１０と基準電圧線Ｖｒｅｆ２とが接続される差動増幅回路４５ｂの内部ノード（Ｄ２，／Ｄ２）の電位変化を示している。破線は、基準電圧線Ｖｒｅｆ２が接続される正相内部ノードＤ２の電位変化であり、実線は、データ線１０が接続される逆相内部ノード／Ｄ２の電位変化である。

図８（６）は、データ線１０と基準電圧線Ｖｒｅｆ３とが接続される差動増幅回路４５ｃの内部ノード（Ｄ３，／Ｄ３）の電位変化を示している。破線は、基準電圧線Ｖｒｅｆ３が接続される正相内部ノードＤ３の電位変化であり、実線は、データ線１０が接続される逆相内部ノード／Ｄ３の電位変化である。

図８（５）（６）（７）に示す正相内部ノードＤ１，Ｄ２，Ｄ３の論理レベルは、Ｄ１＝１，Ｄ２＝０，Ｄ３＝０である。転送２ビット（Ｄｎ＋１，Ｄｎ）の４通りの組み合わせ（１，１）（１，０）（０，１）（０，０）との関係で示すと、正相内部ノードＤ３，Ｄ２，Ｄ１の論理レベルは、図９に示すようになる。つまり、信号処理回路７は、差動増幅回路４５ａ，４５ｂ，４５ｃの正相内部ノードＤ１，Ｄ２，Ｄ３の論理レベルを取り込むことで、転送２ビット（Ｄｎ＋１，Ｄｎ）の４通りの組み合わせ（１，１）（１，０）（０，１）（０，０）の１つを特定することができる。

ここで、データ線１０の配線は、サンプルホールド信号変換回路群４ａを横断しているので、データ線１０の電位変化の特性は、配線の寄生抵抗や寄生容量の影響を受けることになるが、データ線１０と、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３と、制御信号線２１とは、同じ列に存在する回路により制御される構成になっている。そのため、データ線１０と基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３との相対的電位差、および差動増幅回路４５ａ，４５ｂ，４５ｃがアクティブになるタイミングは、配線の寄生抵抗や寄生容量の影響を受け難くなる。よって、信号処理回路７は、誤り少なく、差動増幅回路４５ａ，４５ｂ，４５ｃの正相内部ノードＤ１，Ｄ２，Ｄ３の出力から、転送２ビット（Ｄｎ＋１，Ｄｎ）を読み取ることができる。

以上のように、第１の実施例によれば、画素アレイ２の２列毎に２ビットを同時に転送できるので、転送回数を半減することができ、転送時間の短縮化が図れる。

（第２の実施例）
図１０は、本発明の第２の実施例に係る固体撮像装置の要部構成を示すブロック図である。この第２の実施例では、各データ転送回路の転送ビット数ｎがｎ＝２の場合で同一列の２ビットを転送する場合の構成例を示す。

図１０では、図２（第１の実施例）に示した構成において、サンプルホールド信号変換回路群４ａに代えてサンプルホールド信号変換回路群４ｂが設けられ、列選択回路５ａに代えて列選択回路５ｂが設けられている。その他の構成は、同じであり、同一の符号を付してある。ここでは、この第２の実施例に関わる部分を中心に説明する。

列選択回路５ｂは、この第２の実施例では、画素アレイ２の各列を順に指定する関係にある列選択信号を所定の時間間隔で出力することを繰り返す。つまり、列選択回路５ｂは、一般的な構成での列選択回路と同様である。各列選択信号は、第１の実施例と同様に、サンプルホールド信号変換回路群４ｂと基準電圧駆動回路群８ａと制御信号駆動回路群１５とに入力される。

サンプルホールド信号変換回路群４ｂは、各列において列方向に並ぶ２個の１ビットレジスタ回路毎に、該２個の１ビットレジスタ回路の保持データが入力される５個のデータ転送回路（Bit No.0,No.1データ転送回路〜Bit No.8,No.9データ転送回路）１８ｂが列方向に配置されている。したがって、画像データ受信回路６ａに接続されるデータ線１０の本数は５本である。画像データ受信回路６ａのデータ線１０毎の構成は、図６に示すようになっている。

基準電圧駆動回路群８ａは、列毎に、データ転送回路１８ｂと１対１の関係で配置される複数（今の例ではＮ個）の基準電圧駆動回路１９ａで構成されている。各基準電圧駆動回路１９ａは、図４に示す構成によって、画像データ受信回路６ａに接続される３本の基準電圧線（Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３）１１ａを、列選択回路５ｂからの列選択信号に従って並列に駆動し、図７（４）のに示す特性ｅ，ｆ，ｇの電位変化を起こさせる。

制御信号駆動回路群１５は、列毎に、データ転送回路１８ａと１対１の関係で配置される複数（今の例ではＮ個）の制御信号駆動回路２０で構成されている。各制御信号駆動回路２０は、図５に示す構成によって、画像データ受信回路６ａに接続される１本の制御信号線２１を、列選択回路５ｂからの列選択信号に従って並列に駆動し、画像データ受信回路６ａ内の制御端４７に制御信号（図７（３））を出力させる。

さて、図１１は、データ転送回路１８ｂの構成例を示す回路図である。図１１に示すように、データ転送回路１８ｂは、図３に示したデータ転送回路１８ａと同じ構成であって、扱う２ビットが列方向での２ビットになっている点が異なるだけである。すなわち、データ線１０側の２つのＮＭＯＳトランジスタ２５，２７の各ゲート端子には、データ転送回路１８ａと同様に列選択信号が入力される。一方、グランド側の２つのＮＭＯＳトランジスタ２６，２８では、ＮＭＯＳトランジスタ２６のゲート端子に、ｍ番目のビットを保持する１ビットレジスタ回路の保持データＤｎが入力され、ＮＭＯＳトランジスタ２８のゲート端子に、ｍ＋１番目のビットを保持する１ビットレジスタ回路の保持データＤｎ＋１が入力される。

つまり、データ転送回路１８ｂは、列方向の隣り合う２ビット（Ｄｎ＋１，Ｄｎ）毎の４通りの組み合わせ（０，０）（０，１）（１，０）（１，１）について、データ転送回路１８ａと完全に同じゲート幅Ｗでもってデータ線１０を駆動できるので、図７（４）に示す特性ａ，ｂ，ｃ，ｄの電位変化を起こさせる。

したがって、画像データ受信回路６ａの３つの差動増幅回路４５ａ，４５ｂ，４５ｃの各２つの内部ノードは、例えば図８（５）（６）（７）に示すように、相補的な電位関係を示すので、図９と同様に、列方向の隣り合う２ビット（Ｄｎ＋１，Ｄｎ）毎の４通りの組み合わせ（０，０）（０，１）（１，０）（１，１）を、正相内部ノードＤ３，Ｄ２，Ｄ１の電位（論理レベル）の組み合わせで特定することができる。

このように、この第２の実施例によれば、列方向の２ビットで１つのデータ転送回路を共有するので、１列当たりのデータ転送回路の数を半減でき、サンプルホールド信号変換回路群の回路規模を縮小化することができる。併せて、データ線の本数も減るので、画像データ受信回路の簡素化も図れる。

（第３の実施例）
図１２は、本発明の第３の実施例に係る固体撮像装置の要部構成を示すブロック図である。この第３の実施例では、一般的な構成と同様の１ビット転送を行う場合の構成例を示す。図１２に示すように、図１０（第２の実施例）に示した構成において、列選択回路５ｂ、制御信号駆動回路群１５および信号処理回路７以外の要素の符号が変更されている。

図１２において、サンプルホールド信号変換回路群４ｃは、各列方向において、１ビットレジスタ回路１７毎に、１ビット転送を行うデータ転送回路１８ｃが設けられている。したがって、データ線１０の本数は、１０本である。行方向に配置されるＮ個のデータ転送回路１８ｃは、それぞれ、例えば図１３に示すように構成され、列選択回路５ｂからの列選択信号に従って、１本のデータ線１０を並列に駆動する。

基準電圧駆動回路群８ｂは、各列のデータ転送回路１８ｃと１対１の関係で、行方向に配置されるＮ個の基準電圧駆動回路１９ｂで構成される。各基準電圧駆動回路１９ｂは、それぞれ、例えば図１４に示すように構成され、列選択回路５ｂからの列選択信号に従って、１本の基準電圧線１１ｂを並列に駆動する。

画像データ受信回路６ｂは、１ビット転送であるから、例えば図１５に示すように、データ線１０毎に１つの差動増幅回路を備え、それぞれ、１本のデータ線１０および１本の基準電圧線Ｖｒｅｆの電位変化に対応する１ビットの２値を判別可能に内部ノードに発生し信号処理回路７に出力する。

次に、各要素の構成について説明する。図１３において、各データ転送回路１８ｂは、同じ構成であって、データ線１０とグランドとの間に直列接続された２つのＮＭＯＳトランジスタ２５，２６で構成されている。データ線１０側のＮＭＯＳトランジスタ２５のゲート端子には、列選択回路５ａからの列選択信号が入力される。グランド側のＮＭＯＳトランジスタ２６のゲート端子にｎ列目のレジスタ回路１７が保持する１ビットデータＲｅｇ．Ｄａｔａ Ｄｎが入力される。なお、直列接続される２つのＮＭＯＳトランジスタ２５，２６のゲート幅Ｗは、それぞれ同じ２μｍである。

図１４において、各基準電圧駆動回路１９ｂは、同じ構成であって、１本の基準電圧線１１ｂである基準電圧線Ｖｒｅｆとグランドとの間に直列接続された２つのＮＭＯＳトランジスタ３０，３１で構成されている。基準電圧線Ｖｒｅｆ側のＮＭＯＳトランジスタ３０ゲート端子には、列選択回路５ａからの列選択信号が入力される。グランド側のＮＭＯＳトランジスタ３１のゲート端子には、電源３２が接続される。なお、直列接続される２つのＮＭＯＳトランジスタ３０，３１のゲート幅Ｗは、それぞれ同じ１μｍである。

図１５に示すように、画像データ受信回路６ｂは、１本のデータ線１０に対する構成として、１つの差動増幅回路４５を備えている。そして、基準電圧線Ｖｒｅｆおよびデータ線１０をプリチャージするプリチャージ回路４６が設けられ、制御端４７に論理整合回路４８を介して接続される制御信号線２１にもプリチャージ回路４９が設けられている。

差動増幅回路４５は、２つのＣＭＯＳインバータを並列接続し、互いの入力端と出力側とを接続し、一方の交差接続端を正相内部ノードＤとし、他方の交差接続端を逆相内部ノード／Ｄとした構成であり、正相内部ノードＤが信号処理回路７への出力端である。２つのＣＭＯＳインバータの並列回路の一端はＰＭＯＳトランジスタ５０を介して電源５１に接続され、他端はＮＭＯＳトランジスタ５２を介してグランドに接続されている。制御端４７は、ＮＭＯＳトランジスタ５２のゲート端子に直接接続され、インバータ５３を介してＰＭＯＳトランジスタ５０のゲート端子に接続され、また、ＰＭＯＳトランジスタ５４，５５の各ゲート端子に接続されている。逆相内部ノード／Ｄは、「差動増幅回路の一方の差動入力端」として、ＰＭＯＳトランジスタ５４を介してデータ線に接続され、正相内部ノードＤは、「差動増幅回路の他方の差動入力端」として、ＰＭＯＳトランジスタ５５を介して基準電圧線Ｖｒｅｆに接続されている。

次に、図１６〜図１８を参照して、動作について説明する。図１６は、１ビット転送時のデータ線および基準電圧線の電位変化を説明する波形図である。図１７は、ビット“１”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。図１８は、ビット“０”転送時の差動増幅回路の内部ノードの電位変化を説明する波形図である。

図１６において、図１６（１）（２）（３）は、図７（１）（２）（３）と同じ内容を示している。ここでは、図１６（４）について説明する。図１６（４）において、実線はデータ線１０の電位変化を示し、破線は基準電圧線Ｖｒｅｆの電位変化を示している。データ転送回路１８ｃは、１ビットの２値“０”“１”のいずれか一つを転送するが、図１６（４）では、その２値“０”“１”を転送するときのデータ線１０の電位変化の特性ｈ，ｉが示されている。

データ転送回路１８ｃでは、対応する１ビットレジスタ回路１７がビット“０”を保持している場合は、ＮＭＯＳトランジスタ２６はオフしており、データ線１０を放電させるゲート幅Ｗは０μｍであるので、データ線１０の電位は変化しない特性ｈとなる。また、データ転送回路１８ｃでは、対応する１ビットレジスタ回路１７がビット“１”を保持している場合は、ＮＭＯＳトランジスタ２６はオオしており、データ線１０を放電させるゲート幅Ｗは２μｍであるので、データ線１０の電位は降下する特性ｉとなる。

一方、基準電圧駆動回路１９ｂでは、列選択信号が出力されて高レベルである期間では、基準電圧線Ｖｒｅｆを駆動するＮＭＯＳトランジスタ３０がオンする。ＮＭＯＳトランジスタ３１は常時オンしている。したがって、基準電圧線Ｖｒｅｆを放電させるゲート幅Ｗは１μｍである。

そのため、基準電圧線Ｖｒｅｆの電位低下のスピードは、転送１ビットが“０”の場合の特性ｈと“１”の場合の特性ｉとの中間スピードとなるので、基準電圧線Ｖｒｅｆの電位変化は特性ｊに示すようになる。このように、基準電圧駆動回路１９ｂが駆動する基準電圧線Ｖｒｅｆの電位は、転送１ビットの２値に対応したデータ線１０の電位の中間電位を取るようになっている。

次に、図１７において、図１７（１）（２）（３）は、図１６（１）（２）（３）と同じ内容を示している。ここでは、図１７（４）（５）について説明する。図１７（４）では、ビット“１”を転送するときのデータ線１０の変化特性ｉと基準電圧線Ｖｒｅｆの変化特性ｊとが示されている。

この場合のデータ線１０と基準電圧線Ｖｒｅｆとが接続される差動増幅回路４５の内部ノード（Ｄ，／Ｄ）の電位変化は、図１７（５）に示すようになり、正相内部ノードＤの電位がビット“１”の倫理レベルを示す。

次に、図１８において、図１８（１）（２）（３）は、図１６（１）（２）（３）と同じ内容を示している。ここでは、図１８（４）（５）について説明する。図１８（４）では、ビット“０”を転送するときのデータ線１０の変化特性ｈと基準電圧線Ｖｒｅｆの変化特性ｊとが示されている。

この場合のデータ線１０と基準電圧線Ｖｒｅｆとが接続される差動増幅回路４５の内部ノード（Ｄ，／Ｄ）の電位変化は、図１８（５）に示すようになり、正相内部ノードＤの電位がビット“０”の倫理レベルを示す。

ここで、データ線１０の配線は、サンプルホールド信号変換回路群４ｂを横断しているので、データ線１０の電位変化の特性は、配線の寄生抵抗や寄生容量の影響を受けることになるが、データ線１０と、基準電圧線Ｖｒｅｆと、制御信号線２１とは、同じ列に存在する回路により制御される構成になっている。そのため、データ線１０と基準電圧線Ｖｒｅｆとの相対的電位差、および差動増幅回路４５ｃがアクティブになるタイミングは、配線の寄生抵抗や寄生容量の影響を受け難くなる。よって、信号処理回路７は、誤り少なく、差動増幅回路４５の正相内部ノードＤの出力から、転送１ビットの２値を読み取ることができる。

以上のように、第３の実施例によれば、一般的な構成と同様の１ビット転送を行う場合に、列方向のデータ転送回路の個数は変わらないが、各データ転送回路は、一般的な構成のようにツイストペア線を個別に駆動するのではなく、単線のデータ線を駆動する構成であるので、データ転送回路の回路規模を縮小化することができる。併せて、配線数も、単線１０本のデータ線と１本基準電圧線と１本の制御信号線との都合１３本となり、一般的な構成よりも７本少なくなり、配線の簡素化も図れる。

（第４の実施例）
図１９は、本発明の第４の実施例に係る固体撮像装置の要部構成を示すブロック図である。この第４の実施例では、各データ転送回路の転送ビット数ｎがｎ＝２の場合で２列毎に２ビットを転送する場合の他の構成例を示す。図１９に示すように、図２（第１の実施例）に示した構成において、列選択回路５ａ、制御信号駆動回路群１５および信号処理回路７以外の要素の符号が変更されている。

サンプルホールド信号変換回路群４ｄでは、２列２ビットの転送を行う各データ転送回路１８ｄが、例えば図２０に示すように構成されている。基準電圧駆動回路群８ｃでは、各基準電圧駆動回路１９ｃが、例えば図２１に示すように構成され、２本の基準電圧線１１ｃを並列に駆動する。

画像データ受信回路６ｃは、例えば図２２に示すように構成され、図６に示した基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３が、各基準電圧駆動回路１９ｃが駆動する２本の基準電圧線１１ｃである基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ３に、内部配線の基準電圧線１１ｄである基準電圧線Ｖｒｅｆ２を加えた３本で構成されることが示されている。この基準電圧線Ｖｒｅｆ２は、固定電圧（ＶＤＤ／２）が印加される。

図２０において、データ転送回路１８ｄは、電源６４とグランドとの間に直列接続されたＰＭＯＳトランジスタ６０，６１およびＮＭＯＳトランジスタ６２，６３と、同じく電源６４とグランドとの間に直列接続されたＰＭＯＳトランジスタ６６，６７およびＮＭＯＳトランジスタ６８，６９とを備え、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２の直列接続端と、ＰＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８の直列接続端とが共通にデータ線１０に接続されている。

なお、電源側に直列配置されるＰＭＯＳトランジスタ６０，６１およびＰＭＯＳトランジスタ６６，６７のゲート幅Ｗは、それぞれ４μｍである。また、グランド側に直列配置されるＮＭＯＳトランジスタ６２，６３およびＮＭＯＳトランジスタ６８，６９のゲート幅Ｗは、それぞれ２μｍである。

電源側に直列配置されるＰＭＯＳトランジスタ６０，６１およびＰＭＯＳトランジスタ６６，６７において、電源６４にソース端子が接続されるＰＭＯＳトランジスタ６０，６６のうち、ＰＭＯＳトランジスタ６０のゲート端子には、ｎ＋１列目のレジスタデータＤｎ＋１が直接入力され、ＰＭＯＳトランジスタ６６のゲート端子には、ｎ＋１列目のレジスタデータＤｎ＋１を論理反転したデータ（／Ｄｎ＋１）とｎ列目のレジスタデータＤｎを論理反転したデータ（／Ｄｎ）とがＮＡＮＤ回路７０を介して入力される。また、ＰＭＯＳトランジスタ６０，６６のドレイン端子にソース端子が接続されるＰＭＯＳトランジスタ６１，６７の各ゲート端子には、論理を反転した列選択信号（／列選択信号）が入力される。

グランド側に直列配置されるＮＭＯＳトランジスタ６２，６３およびＮＭＯＳトランジスタ６８，６９において、ＰＭＯＳトランジスタ６１，６７の各ドレイン端子に各ドレイン端子が接続されるＮＭＯＳトランジスタ６２，６８の各ゲート端子には、列選択信号が入力される。また、ＮＭＯＳトランジスタ６２，６８の各ソース端子とグランドとの間に介在するＮＭＯＳトランジスタ６３，６９のうち、ＮＭＯＳトランジスタ６３のゲート端子には、ｎ＋１列目のレジスタデータＤｎ＋１が直接入力され、ＮＭＯＳトランジスタ６９のゲート端子には、ｎ＋１列目のレジスタデータＤｎ＋１を論理反転したデータ（／Ｄｎ＋１）とｎ列目のレジスタデータＤｎを論理反転したデータ（／Ｄｎ）とがＮＯＲ回路７１を介して入力される。なお、ｎは、画素アレイ２の列数をＮとすると、ｎ＝１，３，５，…，Ｎ−３，Ｎ−１の奇数値である。

図２１において、基準電圧駆動回路群８ｄは、基準電圧線Ｖｒｅｆ１を駆動するために電源７７との間に直列接続されたＰＭＯＳトランジスタ７５，７６と、基準電圧線Ｖｒｅｆ３を駆動するためにグランドとの間に直列接続されたＮＭＯＳトランジスタ７８，７９とを備えている。

基準電圧線Ｖｒｅｆ１を駆動するＰＭＯＳトランジスタ７５，７６のうち、電源７７にソース端子が接続されるＰＭＯＳトランジスタ７５のゲート端子は、グランドに接続され、ＰＭＯＳトランジスタ７５のドレイン端子と基準電圧線Ｖｒｅｆ１との間に介在するＰＭＯＳトランジスタ７６のゲート端子には、論理を反転した列選択信号（／列選択信号）が入力される。ＰＭＯＳトランジスタ７５，７６の各ゲート幅Ｗは、６μｍである。

また、基準電圧線Ｖｒｅｆ３を駆動するＮＭＯＳトランジスタ７８，７９のうち、基準電圧線Ｖｒｅｆ３にドレイン端子が接続されるＮＭＯＳトランジスタ７８のゲート端子には、列選択信号が入力され、ＮＭＯＳトランジスタ７８のソース端子とグランドとの間に介在するＮＭＯＳトランジスタ７９のゲート端子は、電源７７に接続されている。

次に、図２２において、画像データ受信回路６ｃは、図６に示した画像データ受信回路６ａにおいて、プリチャージ回路４６に代えてプリチャージ回路８０が設けられている。プリチャージ回路８０は、プリチャージ電圧をＶＤＤ／２としたものである。その他の構成は、図６と同様である。

以下、図２３、図２４を参照して動作について説明する。なお、図２３は、２列２ビット転送時のデータ線および３つの基準電圧線での電位変化を説明する波形図である。図２４は、２ビットデータを受け取る３つの差動増幅回路の各２つのノードにおける電位変化を説明する波形図である。

図２３（１）（２）において、列選択信号が出力される時間間隔の期間におけるプリチャージ信号により、プリチャージ回路８０，４９がオンし、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３がＶＤＤ／２にプリチャージされ、制御信号線２１が電源電位ＶＤＤにプリチャージされる。プリチャージ期間では、差動増幅回路４５ａ，４５ｂ，４５ｃは、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３から切り離されている。

列選択信号が出力されて高レベルである期間では、制御信号駆動回路２０を通して制御信号線２１の放電が行われ、図２３（３）に示すように、列選択信号が高レベルになった時から或る時間の経過後に制御端４７に制御信号が現れる。これによって、差動増幅回路４５ａ，４５ｂ，４５ｃは、アクティブになる。このとき、ＰＭＯＳトランジスタ５４，５５がオンしているので、差動増幅回路４５ａ，４５ｂ，４５ｃの正相内部ノードＤ１，Ｄ２，Ｄ３、および逆相内部ノード／Ｄ１，／Ｄ２，／Ｄ３は、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の対応するものが接続される。

一方、列選択信号が高レベルである期間でのデータ転送回路１８ｄと基準電圧駆動回路１９ｃでは、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の放電だけでなく充電も行われるので、データ線１０、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の電位変化は、例えば図２３（４）に示すようになる。図２３（４）において、実線はデータ線１０の電位変化を示し、破線は基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の電位変化を示している。

データ転送回路１８ｄは、２ビット（Ｄｎ＋１，Ｄｎ）の４通りの組み合わせ（０．０）（０，１）（１，０）（１，１）のいずれか一つを転送するが、図２３（４）では、その４通りの組み合わせを転送するときのデータ線１０の電位変化の特性ｏ，ｐ，ｑ，ｒが示されている。

データ転送回路１８ｄでは、（Ｄｎ＋１，Ｄｎ）＝（０，０）の場合は、ＰＭＯＳトランジスタ６０，６１の直列回路と、ＰＭＯＳトランジスタ６６，６７の直列回路とが共にオンし、データ線１０に並列に接続され、ゲート幅Ｗ＝８μｍでもって、電源６４の電圧ＶＤＤでデータ線１０を充電する。データ線１０の電位は、特性ｏのように、ＶＤＤ／２からＶＤＤに向かって上昇する。

（Ｄｎ＋１，Ｄｎ）＝（０，１）の場合は、ＰＭＯＳトランジスタ６６，６７の直列回路がオンし、データ線１０を、ゲート幅Ｗ＝４μｍでもって、電源６４の電圧ＶＤＤで充電する。データ線１０の電位は、特性ｐのように、特性ｏよりも緩やかなスピードでＶＤＤ／２からＶＤＤに向かって上昇する。

（Ｄｎ＋１，Ｄｎ）＝（１，０）の場合は、ＮＭＯＳトランジスタ６２，６３の直列回路がオンし、データ線１０を、ゲート幅Ｗ＝２μｍでもって、放電させる。データ線１０の電位は、特性ｑのように、緩やかなスピードでＶＤＤ／２から低下する。

（Ｄｎ＋１，Ｄｎ）＝（１，１）の場合は、ＮＭＯＳトランジスタ６２，６３の直列回路と、ＮＭＯＳトランジスタ６８，６９の直列回路とが共にオンし、データ線１０に並列に接続され、ゲート幅Ｗ＝４μｍでもって、データ線１０を放電させる。データ線１０の電位は、特性ｒのように、特性ｑよりも早いスピードで低下する。

基準電圧駆動回路１９ｃでは、ＮＭＯＳトランジスタ７５，７６の直列回路が、ゲート幅Ｗ＝６μｍでもって、基準電圧線Ｖｒｅｆ１を電源７７の電圧ＶＤＤで充電するので、基準電圧線Ｖｒｅｆ１の電位は、特性ｓに示すように、特性ｏと特性ｐの中間のスピードで、ＶＤＤ／２からＶＤＤに向かって上昇する。

一方、ＰＭＯＳトランジスタ７８，７９の直列回路が、ゲート幅Ｗ＝３μｍでもって、基準電圧線Ｖｒｅｆ３を放電させるので、基準電圧線Ｖｒｅｆ３の電位は、特性ｕに示すように、特性ｑと特性ｒの中間のスピードで低下する。

なお、基準電圧線Ｖｒｅｆ２は、基準電圧駆動回路１９ｃに接続されておらず、プリチャージ電圧（ＶＤＤ／２）を維持するので、特性ｔとなり、特性ｐと特性ｑの中間電位を示すことになる。

このように、基準電圧駆動回路１９ｄが駆動する基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ３，および固定電圧（ＶＤＤ／２）の基準電圧線Ｖｒｅｆ２の電位は、第１の実施例と同様に、転送２ビットの４通りのビットパターンに対応したデータ線１０の電位の中間電位を取るようになっている。

次に、図２４において、図２４）（２）（３）は、図２３（１）（２）（３）と同じである。図２４（４）では、データ転送回路１８ｄが、２ビット（Ｄｎ＋１，Ｄｎ）の４通りの組み合わせ（０．０）（０，１）（１，０）（１，１）のいずれか一つを転送する場合として、転送２ビットが（０，１）である場合の図２３（４）に示したデータ線１０の電位変化の特性ｐと、基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の特性ｓ，ｔ，ｕとが示されている。

図２４（５）は、データ線１０と基準電圧線Ｖｒｅｆ１とが接続される差動増幅回路４５ａの内部ノード（Ｄ１，／Ｄ１）の電位変化を示している。破線は、基準電圧線Ｖｒｅｆ１が接続される正相内部ノードＤ１の電位変化であり、実線は、データ線１０が接続される逆相内部ノード／Ｄ１の電位変化である。

図２４（６）は、データ線１０と基準電圧線Ｖｒｅｆ２とが接続される差動増幅回路４５ｂの内部ノード（Ｄ２，／Ｄ２）の電位変化を示している。破線は、基準電圧線Ｖｒｅｆ２が接続される正相内部ノードＤ２の電位変化であり、実線は、データ線１０が接続される逆相内部ノード／Ｄ２の電位変化である。

図２４（６）は、データ線１０と基準電圧線Ｖｒｅｆ３とが接続される差動増幅回路４５ｃの内部ノード（Ｄ３，／Ｄ３）の電位変化を示している。破線は、基準電圧線Ｖｒｅｆ３が接続される正相内部ノードＤ３の電位変化であり、実線は、データ線１０が接続される逆相内部ノード／Ｄ３の電位変化である。

図２４（５）（６）（７）に示す正相内部ノードＤ１，Ｄ２，Ｄ３の論理レベルは、Ｄ１＝１，Ｄ２＝０，Ｄ３＝０である。つまり、第１および第２の実施例と同様に、信号処理回路７は、差動増幅回路４５ａ，４５ｂ，４５ｃの正相内部ノードＤ１，Ｄ２，Ｄ３の論理レベルを取り込むことで、転送２ビット（Ｄｎ＋１，Ｄｎ）の４通りの組み合わせ（１，１）（１，０）（０，１）（０，０）の１つを特定することができる。

ここで、データ線１０の配線は、サンプルホールド信号変換回路群４ｄを横断しているので、データ線１０の電位変化の特性は、配線の寄生抵抗や寄生容量の影響を受けることになるが、データ線１０と基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ３と制御信号線２１とは、同じ列に存在する回路により制御される構成になっている。そのため、データ線１０と基準電圧線Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３との相対的電位差、および差動増幅回路４５ａ，４５ｂ，４５ｃがアクティブになるタイミングは、配線の寄生抵抗や寄生容量の影響を受け難くなる。よって、信号処理回路７は、誤り少なく、差動増幅回路４５ａ，４５ｂ，４５ｃの正相内部ノードＤ１，Ｄ２，Ｄ３の出力から、転送２ビット（Ｄｎ＋１，Ｄｎ）を読み取ることができる。

以上のように、第４の実施例によれば、画素アレイ２の２列毎に２ビットを同時に転送できるので、転送回数を半減することができ、転送時間の短縮化が図れる。要するに以上説明した各実施の形態から、デジタル化された各画像データを複数ビット毎にまとめてマルチレベルのデータ線を用いて信号処理回路へ転送することが可能となり、回路規模の削減や転送時間の短縮化が図れることが理解できる。

１ 固体撮像装置（ＣＭＯＳイメージセンサ）、２ 画素アレイ、３ 行選択回路、４，４ａ，４ｂ，４ｃ，４ｄ サンプルホールド信号変換回路群、５，５ａ、５ｂ 列選択回路、６，６ａ，５ｂ，６ｃ 画像データ受信回路、７ 信号処理回路、８，８ａ，８ｂ，８ｃ 基準電圧駆動回路群、９ 垂直信号線、１５ 制御信号駆動回路群、１８ａ，１８ｂ，１８ｃ，１８ｄ データ転送回路、１９ａ，１９ｂ，１９ｃ 基準電圧駆動回路、２０ 制御信号駆動回路。

Claims (5)

1. 画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、
   前記画素アレイのｎ列（ｎ≧２）をまとめて順に指定する関係にある列選択信号を所定の時間間隔で出力する列選択回路と、
   前記複数の垂直信号線から前記画素信号が１対１の関係で入力される複数のアナログデジタル変換器、および前記列選択信号に従って、前記複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち前記画素アレイのｎ列（ｎ≧２）毎のｎビットを１本のデータ線を用いて転送する複数のデータ転送回路を有するサンプルホールド信号変換回路と、
   行方向に前記データ転送回路と１対１の関係で設けられ、それぞれが共通の２^ｎ−１本の基準電圧線を前記列選択信号に従って個別に駆動する複数の基準電圧駆動回路と、
   前記サンプルホールド信号変換回路からデジタルデータを受け取る信号処理回路の入力段に設けられる複数の差動増幅回路であって、列方向に前記デジタルデータのビット数分配置される前記データ転送回路毎に設けられる２^ｎ−１個の差動増幅回路で構成され、各前記２^ｎ−１個の差動増幅回路の一方の差動入力端に共通に対応する前記１本のデータ線が接続され、他方の差動入力端に個別に前記２^ｎ−１本の基準電圧線の対応するものが接続される複数の差動増幅回路と
   を備えたことを特徴とする固体撮像装置。
2. 画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、
   前記画素アレイの各列を順に指定する関係にある列選択信号を所定の時間間隔で出力する列選択回路と、
   前記複数の垂直信号線から前記画素信号が１対１の関係で入力される複数のアナログデジタル変換器、および前記複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち前記列選択信号毎の列方向におけるｎビット（ｎ≧１）を１本のデータ線を用いて転送する複数のデータ転送回路を有するサンプルホールド信号変換回路と、
   行方向に配置される前記データ転送回路と１対１の関係で設けられ、それぞれが共通の２^ｎ−１本の基準電圧線を、前記列選択信号に従って個別に駆動する複数の基準電圧駆動回路と、
   前記サンプルホールド信号変換回路からデジタルデータを受け取る信号処理回路の入力段に設けられる複数の差動増幅回路であって、列方向に前記デジタルデータのｎビット毎に配置されるデータ転送回路毎に設けられる２^ｎ−１個の差動増幅回路で構成され、各前記２^ｎ−１個の差動増幅回路の一方の差動入力端に共通に対応する前記１本のデータ線が接続され、他方の差動入力端に個別に前記２^ｎ−１本の基準電圧線の対応するものが接続される複数の差動増幅回路と
   を備えたことを特徴とする固体撮像装置。
3. 画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、
   前記画素アレイのｎ列（ｎ≧２）をまとめて順に指定する関係にある列選択信号を所定の時間間隔で出力する列選択回路と、
   前記複数の垂直信号線から前記画素信号が１対１の関係で入力される複数のアナログデジタル変換器、および前記列選択信号に従って、前記複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち前記画素アレイのｎ列（ｎ≧２）毎のｎビットを１本のデータ線を用いて転送する複数のデータ転送回路を有するサンプルホールド信号変換回路と、
   行方向に配置される前記データ転送回路と１対１の関係で設けられ、それぞれが共通の２^ｎ−２本の基準電圧線を、前記列選択信号に従って個別に駆動する複数の基準電圧駆動回路と、
   前記サンプルホールド信号変換回路からデジタルデータを受け取る信号処理回路の入力段に設けられる複数の差動増幅回路であって、列方向に前記デジタルデータのビット数分配置される前記データ転送回路毎に設けられる２^ｎ−１個の差動増幅回路で構成され、各前記２^ｎ−１個の差動増幅回路の一方の差動入力端に共通に対応する前記１本のデータ線が接続され、他方の差動入力端に個別に前記２^ｎ−２本の基準電圧線および固定電圧が印加される１本の基準電圧線の対応するものが接続される複数の差動増幅回路と
   を備えたことを特徴とする固体撮像装置。
4. 画素アレイの列毎に配置され、画素からの画素信号を伝搬する複数の垂直信号線と、
   前記画素アレイの各列を順に指定する関係にある列選択信号を所定の時間間隔で出力する列選択回路と、
   前記複数の垂直信号線から前記画素信号が１対１の関係で入力される複数のアナログデジタル変換器、および前記複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち前記列選択信号毎の列方向におけるｎビット（ｎ≧１）を１本のデータ線を用いて転送する複数のデータ転送回路を有するサンプルホールド信号変換回路と、
   行方向に配置される前記データ転送回路と１対１の関係で設けられ、それぞれが共通の２^ｎ−２本の基準電圧線を、前記列選択信号毎に個別に駆動する複数の基準電圧駆動回路と、
   前記サンプルホールド信号変換回路からデジタルデータを受け取る信号処理回路の入力段に設けられる複数の差動増幅回路であって、列方向に前記デジタルデータのｎビット毎に配置される前記データ転送回路毎に設けられる２^ｎ−１個の差動増幅回路で構成され、各前記２^ｎ−１個の差動増幅回路の一方の差動入力端に共通に対応する前記１本のデータ線が接続され、他方の差動入力端に個別に前記２^ｎ−２本の基準電圧線および固定電圧が印加される１本の基準電圧線の対応するものが接続される複数の差動増幅回路と
   を備えたことを特徴とする固体撮像装置。
5. 前記複数の差動増幅回路における前記２^ｎ−１個の差動増幅回路毎に設けられる制御端が並列に接続される１本の制御信号線であって前記制御端に与える該２^ｎ−１個の差動増幅回路を一括してアクティブにする制御信号を伝送する１本の制御信号線を、前記データ転送回路が動作するのと同じ列選択信号に従って並列に駆動する複数の制御信号駆動回路
   を備えていることを特徴とする請求項１〜４のいずれか一つに記載の固体撮像装置。

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