JP2932612B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2932612B2 JP2932612B2 JP2137373A JP13737390A JP2932612B2 JP 2932612 B2 JP2932612 B2 JP 2932612B2 JP 2137373 A JP2137373 A JP 2137373A JP 13737390 A JP13737390 A JP 13737390A JP 2932612 B2 JP2932612 B2 JP 2932612B2
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- memory cell
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- bit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特にチップ内部のデー
タ線のデータ処理方式に関する。
タ線のデータ処理方式に関する。
［従来の技術］ 例えば読み出しパスを考えた場合、従来の半導体メモ
リは、第２図に示すように、多数のメモリセル20からな
るメモリセル群から各データ出力端子Dout1とDout2とは
独立した２系統のパスにより構成されている。
リは、第２図に示すように、多数のメモリセル20からな
るメモリセル群から各データ出力端子Dout1とDout2とは
独立した２系統のパスにより構成されている。
すなわち、多数のメモリセル20からなるメモリセル群
から引き出された各ビット線対21はそれぞれセンスアン
プ22a,22b,23b,23b…に入力され、２ビット分のメモリ
セルに対応する組のセンスアンプ22a,22b（23a,23b）…
の出力は共通のカラムデコーダ28（29）…で制御される
カラムスイッチ24（25）…を介して一対のデータ線対2
6,27に接続されている。これらデータ線対26,27はそれ
ぞれデータアンプ30,31に接続され、各データアンプ30,
31はそれぞれリード線32,33を介してデータアウトバッ
ファ34,35に接続され、それぞれの出力端子Dout1,Dout2
へ導かれている。このようなメモリでは２ビット分のメ
モリセルデータを同一メモリサイクル内で同時に読み出
すという動作をしている。このため、１つのメモリサイ
クル内で選択されるカラムデコーダは２ビット分のメモ
リセルに対して共通にして構成してあり、２ビット分の
メモリセルデータがそれぞれデータ出力端子Dout1,Dout
2へ出力される。
から引き出された各ビット線対21はそれぞれセンスアン
プ22a,22b,23b,23b…に入力され、２ビット分のメモリ
セルに対応する組のセンスアンプ22a,22b（23a,23b）…
の出力は共通のカラムデコーダ28（29）…で制御される
カラムスイッチ24（25）…を介して一対のデータ線対2
6,27に接続されている。これらデータ線対26,27はそれ
ぞれデータアンプ30,31に接続され、各データアンプ30,
31はそれぞれリード線32,33を介してデータアウトバッ
ファ34,35に接続され、それぞれの出力端子Dout1,Dout2
へ導かれている。このようなメモリでは２ビット分のメ
モリセルデータを同一メモリサイクル内で同時に読み出
すという動作をしている。このため、１つのメモリサイ
クル内で選択されるカラムデコーダは２ビット分のメモ
リセルに対して共通にして構成してあり、２ビット分の
メモリセルデータがそれぞれデータ出力端子Dout1,Dout
2へ出力される。
次に読み出し動作について説明する。まず、メモリセ
ル20のデータを各センスアンプ22a,22b,23a,23b…が増
幅する。増幅したセンスアンプ出力は選択されたカラム
デコーダ28または29…により、活性化したカラムスイッ
チ24または25…を介してデータ線対26,27に接続され
る。この接続により、データ線対26,27には、それぞれ
差電位が発生する。この発生した差電位をデータアンプ
30,31はそれぞれ再増幅してメモリセルデータに従った
データ（HighまたはLowの２値レベル）を出力する。こ
のようにセンスアンプ22aまたは23a…とセンスアンプ22
bまたは23b…がそれぞれ増幅した２ビット分のメモリセ
ルデータは独データアンプ出力として、データアウトバ
ッファ34,35へ伝達され、それぞれ出力端子Dout1とDout
2とに出力されるのである。尚、メモリセルデータはHig
hまたはLowの２値レベルしか持たないのはいうまでもな
く、センスアンプ出力及びデータ線対、データアンプ出
力もHighまたはLowの２値レベルで処理されている。
ル20のデータを各センスアンプ22a,22b,23a,23b…が増
幅する。増幅したセンスアンプ出力は選択されたカラム
デコーダ28または29…により、活性化したカラムスイッ
チ24または25…を介してデータ線対26,27に接続され
る。この接続により、データ線対26,27には、それぞれ
差電位が発生する。この発生した差電位をデータアンプ
30,31はそれぞれ再増幅してメモリセルデータに従った
データ（HighまたはLowの２値レベル）を出力する。こ
のようにセンスアンプ22aまたは23a…とセンスアンプ22
bまたは23b…がそれぞれ増幅した２ビット分のメモリセ
ルデータは独データアンプ出力として、データアウトバ
ッファ34,35へ伝達され、それぞれ出力端子Dout1とDout
2とに出力されるのである。尚、メモリセルデータはHig
hまたはLowの２値レベルしか持たないのはいうまでもな
く、センスアンプ出力及びデータ線対、データアンプ出
力もHighまたはLowの２値レベルで処理されている。
［発明が解決しようとする課題］ 上述した従来の半導体メモリでは複数のビットのメモ
リセルデータの処理動作を同時に実行するには、ビット
数分のデータ線とデータアンプが必要であった。
リセルデータの処理動作を同時に実行するには、ビット
数分のデータ線とデータアンプが必要であった。
このため、多ビット化が進むにつれ、ますますデータ
線及びデータアンプが増加してしまい、高集積化が図れ
ないという問題点があった。
線及びデータアンプが増加してしまい、高集積化が図れ
ないという問題点があった。
［課題を解決するための手段］ 本発明の半導体メモリは、メモリセル群と、メモリセ
ル群にデータ線を介して接続された書き込み回路及び読
み出し回路を有する半導体メモリにおいて、２ビット分
のメモリセルデータを入力とする４値レベル発生回路
と、該４値レベル発生回路の出力を入力として２値レベ
ルの２ビット分のメモリセルデータを再生する２ビット
データ変換回路とを前記データ線に介装したことを特徴
とする。
ル群にデータ線を介して接続された書き込み回路及び読
み出し回路を有する半導体メモリにおいて、２ビット分
のメモリセルデータを入力とする４値レベル発生回路
と、該４値レベル発生回路の出力を入力として２値レベ
ルの２ビット分のメモリセルデータを再生する２ビット
データ変換回路とを前記データ線に介装したことを特徴
とする。
すなわち、２ビット分のメモリセルデータを４値レベ
ル化して伝達させることにより、４値レベルのデータを
伝達する区間におけるデータ数本数やデータアンプ台数
を半減させている。
ル化して伝達させることにより、４値レベルのデータを
伝達する区間におけるデータ数本数やデータアンプ台数
を半減させている。
［実施例］ 次に本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図である。
は本発明の一実施例のブロック図である。
多数のメモリセルＯからなるメモリセル群から引き出
されたビット線対１はそれぞれセンスアンプ2a,2b,3a,3
b…に入力され、２ビット分のメモリセルに対応する組
のセンスアンプ2a,2b（3a,3b）…の出力は４値レベル発
生回路10（11）…入力され、４値レベル発生回路10（1
1）…の出力は共通のリード線を伝達してカラムデコー
ダ８（９）…で制御されるカラムスイッチ４（５）…を
介して１本のデータ線６に伝達される。このデータ線６
は２ビットデータ変換回路12に接続され、この回路12の
出力はそれぞれリード線を介してデータアウトバッファ
14,15に入力され、それぞれのデータ出力端子Dout1,Dou
t2へ導かれている。
されたビット線対１はそれぞれセンスアンプ2a,2b,3a,3
b…に入力され、２ビット分のメモリセルに対応する組
のセンスアンプ2a,2b（3a,3b）…の出力は４値レベル発
生回路10（11）…入力され、４値レベル発生回路10（1
1）…の出力は共通のリード線を伝達してカラムデコー
ダ８（９）…で制御されるカラムスイッチ４（５）…を
介して１本のデータ線６に伝達される。このデータ線６
は２ビットデータ変換回路12に接続され、この回路12の
出力はそれぞれリード線を介してデータアウトバッファ
14,15に入力され、それぞれのデータ出力端子Dout1,Dou
t2へ導かれている。
本実施例では、１つのメモリサイクル内で選択される
２つのセンスアンプ2aと2b（3aと3b）…の出力線対を入
力とする４値レベル発生回路10（11）…をセンスアンプ
出力とカラムスイッチ４（５）…との間に配置してあ
る。４値レベル発生回路10（11）…は２つのセンスアン
プの２値レベル出力により４通りのレベルを発生する回
路であり、例えば、電源電位（ＶCC），電源電位よりＮ
チャネルMOSトランジスタのしきい値電圧（ＶTN）分低
い電位（ＶCC−ＶTN），接地電位（GND），接地電位よ
りＰチャネルMO地電位（GND），接地電位よりＰチャネ
ルMOSトランジスタのしきい値電圧（|VTP｜）分高い電
位（|VTP｜）の４レベルを発生するものである。そし
て、４値レベル発生回路10（11）…の出力は、カラムス
イッチ４（５）…を介して、１本のデータ線６に接続さ
れており、この４値レベルを伝達するデータ線６を２ビ
ットデータ変換回路（12）に入力し、２ビット分のメモ
リセルデータ（２つのセンスアンプ出力データ）を再発
生させている。再発生した２値レベルの２つのメモリセ
ルデータは、独立にデータアウトバッファ14,15よりデ
ータ出力端子Dout1とDout2へ出力される。このような２
ビットデータ変換回路12は、例えば３つの異なる比較電
圧（ＶCC,1/2 VCC,GND）を用いた差動増幅回路により構
成できるものであり、データアンプを兼ねさせることが
できる。すなわち、４値レベル発生回路で４値レベル化
され、再び２ビットデータ変換回路で２値レベル化され
るまでの区間では、データ線は従来に比べて半減され、
データアンプも半減されている。
２つのセンスアンプ2aと2b（3aと3b）…の出力線対を入
力とする４値レベル発生回路10（11）…をセンスアンプ
出力とカラムスイッチ４（５）…との間に配置してあ
る。４値レベル発生回路10（11）…は２つのセンスアン
プの２値レベル出力により４通りのレベルを発生する回
路であり、例えば、電源電位（ＶCC），電源電位よりＮ
チャネルMOSトランジスタのしきい値電圧（ＶTN）分低
い電位（ＶCC−ＶTN），接地電位（GND），接地電位よ
りＰチャネルMO地電位（GND），接地電位よりＰチャネ
ルMOSトランジスタのしきい値電圧（|VTP｜）分高い電
位（|VTP｜）の４レベルを発生するものである。そし
て、４値レベル発生回路10（11）…の出力は、カラムス
イッチ４（５）…を介して、１本のデータ線６に接続さ
れており、この４値レベルを伝達するデータ線６を２ビ
ットデータ変換回路（12）に入力し、２ビット分のメモ
リセルデータ（２つのセンスアンプ出力データ）を再発
生させている。再発生した２値レベルの２つのメモリセ
ルデータは、独立にデータアウトバッファ14,15よりデ
ータ出力端子Dout1とDout2へ出力される。このような２
ビットデータ変換回路12は、例えば３つの異なる比較電
圧（ＶCC,1/2 VCC,GND）を用いた差動増幅回路により構
成できるものであり、データアンプを兼ねさせることが
できる。すなわち、４値レベル発生回路で４値レベル化
され、再び２ビットデータ変換回路で２値レベル化され
るまでの区間では、データ線は従来に比べて半減され、
データアンプも半減されている。
尚、上記実施例では、４値レベル発生回路をセンスア
ンプカラムスイッチとの間に配置したが、第２図に示し
た従来例の２つのデータアンプ30,31とデータアウトバ
ッファ34,35との間に配置するようにすればリード線32,
33の本数を半減することができる。
ンプカラムスイッチとの間に配置したが、第２図に示し
た従来例の２つのデータアンプ30,31とデータアウトバ
ッファ34,35との間に配置するようにすればリード線32,
33の本数を半減することができる。
また、上記実施例は読み出しパスに本発明を適用した
ものであるが、書き込みパスに本発明を適用することも
可能である。
ものであるが、書き込みパスに本発明を適用することも
可能である。
［発明の効果］ 以上説明したように本発明は、４値レベル化してメモ
リセルデータを伝達するようにしたため、１系統のデー
タ処理経路にて２ビット分のメモリセルデータを処理で
きるので、多ビット化によるデータ線数及びデータアン
プ台数の増大を半減することができ、半導体メモリの高
集積化を実現できるという効果を有する。
リセルデータを伝達するようにしたため、１系統のデー
タ処理経路にて２ビット分のメモリセルデータを処理で
きるので、多ビット化によるデータ線数及びデータアン
プ台数の増大を半減することができ、半導体メモリの高
集積化を実現できるという効果を有する。
【図面の簡単な説明】 第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。 Ｏ……メモリセル、 １……ビット線対、 2a,2b,3a,3b……センスアンプ、 10,11……４値レベル発生回路、 4,5……カラムスイッチ、 ６……データ線、 8,9……カラムデコーダ、 13……メモリセルアレイ、 12……２ビットデータ変換回路、 14,15……データアウトバッファ。
例のブロック図である。 Ｏ……メモリセル、 １……ビット線対、 2a,2b,3a,3b……センスアンプ、 10,11……４値レベル発生回路、 4,5……カラムスイッチ、 ６……データ線、 8,9……カラムデコーダ、 13……メモリセルアレイ、 12……２ビットデータ変換回路、 14,15……データアウトバッファ。
Claims (1)
- 【請求項１】メモリセル群と、メモリセル群にデータ線
を介して接続された書き込み回路及び読み出し回路を有
する半導体メモリにおいて、２ビット分のメモリセルデ
ータを入力とする４値レベル発生回路と、該４値レベル
発生回路の出力を入力として２値レベルの２ビット分の
メモリセルデータを再生する２ビットデータ変換回路と
を前記データ線に介装したことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137373A JP2932612B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137373A JP2932612B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432093A JPH0432093A (ja) | 1992-02-04 |
| JP2932612B2 true JP2932612B2 (ja) | 1999-08-09 |
Family
ID=15197170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137373A Expired - Lifetime JP2932612B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932612B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1402329B1 (en) * | 2000-01-06 | 2018-06-27 | Rambus Inc. | Low latency multi-level communication interface |
| DE10114159C2 (de) | 2001-03-22 | 2003-09-11 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Datenübertragung |
| KR100630694B1 (ko) * | 2004-08-03 | 2006-10-02 | 삼성전자주식회사 | 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는메모리 장치 |
| JP5127862B2 (ja) * | 2010-03-24 | 2013-01-23 | 株式会社東芝 | 固体撮像装置 |
-
1990
- 1990-05-28 JP JP2137373A patent/JP2932612B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432093A (ja) | 1992-02-04 |
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Legal Events
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