JP5523131B2

JP5523131B2 - 固体撮像装置

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Publication number: JP5523131B2
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Inventors: 智之野田
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Description

本発明は、ビデオカメラ、デジタルスチルカメラ等に用いられる固体撮像装置に関するものである。

近年、ＣＭＯＳセンサは高画質、高解像度が期待できる為、デジタルカメラやデジタルビデオカメラに広く用いられている。固体撮像装置の多画素化にともない、画素の微細化が進むとともに、固体撮像装置に求められる性能も増えている。中でも信号読み出しの高速化と高Ｓ／Ｎ（信号対ノイズ比）はＨＤ画質を実現するにあたり不可欠な要素となっている。信号読み出しの高速化かつ高Ｓ／Ｎを実現する技術として特許文献１に提案された技術がある。

特開２００５−０８６２６０号公報

特許文献１に記載された手法では、画素ピッチを微細化した際に固定パターンノイズの抑制が充分でないという課題が生じる場合がある。

特許文献１によれば、固体撮像装置の読み出し回路のラインメモリをブロック化した場合に、ブロック配線から共通信号線への引き出し配線が、ブロック配線から共通信号線へ信号を転送するスイッチの制御配線とその反転制御配線で挟み込むように配置されている。この方法により、引き出し配線が制御配線のパルス信号による電気的に振られる現象を反転信号で相殺することができるため固定パターノイズを抑制することができるとしている。

しかしながら、固体撮像装置の画素ピッチの微細化が進むにつれ読み出し回路の配置ピッチが縮小するため、上記スイッチ制御配線を２本配置するスペースが確保できなくなってくるため、このような方法は微細化には適していない。

本発明は上記課題に鑑み、画素ピッチが微細化しても固定パターンノイズを抑制可能な固体撮像装置を提供することを目的とする。

上記課題に鑑み、本発明は、画素列を複数有する画素領域と、前記複数の画素列からの信号を保持する保持部を複数有するラインメモリと、前記ラインメモリからの信号が出力される第１及び第２の共通信号線と、前記ラインメモリと前記第１の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の一方からの信号を保持した前記保持部からの信号が読み出される第１のブロック配線と、前記ラインメモリと前記第２の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の他方からの信号を保持した前記保持部からの信号が読み出される第２のブロック配線と、各々が、前記保持部と前記第１のブロック配線との電気的導通を制御する複数の第１のスイッチと、各々が、前記保持部と前記第２のブロック配線との電気的導通を制御する複数の第２のスイッチと、各々が、前記第１のスイッチの導通を制御する駆動パルスを供給する複数の第１の制御配線と、各々が、前記第２のスイッチの導通を制御する駆動パルスを供給する複数の第２の制御配線と、各々が、前記第１のブロック配線からの信号を前記第１の共通信号線へ伝達する第１の引き出し配線と、各々が、前記第２のブロック配線からの信号を前記第２の共通信号線へ伝達する第２の引き出し配線と、前記第１及び第２の制御配線に駆動パルスを供給する走査部と、を有し、前記第１の引き出し配線を介して前記第２の制御配線及び前記第１の制御配線が隣接し、前記第２の引き出し配線を介して前記第２の制御配線及び前記第１の制御配線が隣接している固体撮像装置において、前記第１の引き出し配線を介して隣接する、前記第２の制御配線及び前記第１の制御配線において、当該第２の制御配線に供給される駆動パルスの立ち下り期間の一部と当該第１の制御配線に供給されるパルスの立ち上がり期間の一部とが重なっており、前記第２の引き出し配線を間に介して隣接する、前記第１の制御配線及び前記第２の制御配線において、当該第１の制御配線に供給される駆動パルスの立ち下り期間の一部と当該第２の制御配線に供給される駆動パルスの立ち上がり期間の一部とが重なっていることを特徴とする。

本発明によれば、画素ピッチを微細化し、固定パターンノイズを抑制可能な固体撮像装置を提供することができる。

本発明の固体撮像装置の全体システム図である。第１の実施例に係る固体撮像装置の素子レイアウト図である。第１の実施例に係る固体撮像装置の駆動を説明するためのタイミング図である。第２の実施例に係る固体撮像装置の駆動を説明するためのタイミング図である。比較例に係る固体撮像装置の素子レイアウト図である。比較例に係る固体撮像装置の駆動パルス図である。第３の実施例に係る固体撮像装置の素子レイアウト図である。第３の実施例に係る固体撮像装置の駆動を説明するためのタイミング図である。第３の実施例の変形例に係る固体撮像装置の素子レイアウト図である。

まず本発明の各実施例に適用可能な固体撮像装置の全体ブロック図に関して説明する。図１に固体撮像装置の全体ブロック図を示す。

１００は画素領域であり、画素が複数アレイ状に配されている。ここでは２次元状に配された例を示したが１次元状であってもよい。各画素は少なくとも光電変換部を有している。その他、光電変換部で生じた信号を転送するためのスイッチや、信号を増幅するための増幅素子、信号をリセットするためのリセット素子などを含んでいても良い。

１０１は画素列である。少なくとも１つの画素を含んでおり、好ましくは、複数の画素が１方向に配されて構成される。複数の画素が直線状に配される場合もあるし、千鳥状、ジグザグ状に配されていても良い。複数の画素列で画素領域１００が構成される。

１０２ａ、ｂは、ラインメモリである。並列に読み出された複数の画素列からの信号を保持する機能を有している。具体的な構成として、容量で構成された複数の保持部を有している。

更にラインメモリ部１０２と画素領域１００との間に列増幅部、ＣＤＳ回路、ＡＤ変換器を設けても良い。

１０３ａ、ｂはブロック配線部である。ラインメモリに含まれる所定数の保持部毎にグループ化されて各グループからの信号がそれぞれ読み出される部分である。ブロック配線部には、ブロック配線と、ブロック配線とラインメモリとの電気的接続を制御するスイッチ及び、ブロック配線と後述の共通信号線との電気的接続を制御するスイッチとが含まれる。

１０４ａ、ｂは共通信号線である。ブロック配線に読み出された信号をチップ外部へ読み出すための配線である。１０４ａ、ｂは少なくとも２本の共通信号線を有している。つまり図１の構成においては４本の共通信号線を有している。

１０５ａ、ｂは走査部である。共通信号線に順次信号を出力させるための駆動パルスを供給する。ここではそれぞれに２系統の走査回路を有している。これにより奇数画素列、偶数画素列をそれぞれ独立に読み出すことが可能となるため、信号読み出しの高速化という観点で好ましい。

図１においては画素領域１００の上下にラインメモリ部１０２、ブロック配線部１０３、共通信号線１０４とが振り分けて配置されている。各画素列からの信号の上下の読み出し回路への振り分け方法は複数あるが、例えば偶数画素列、奇数画素列で上下に振り分ける構成が考えられる。このように上下方向に振り分けることにより信号読み出しの高速化を達成することができる。ただし画素数、読み出し速度によってはラインメモリ、ブロック配線部、共通信号線を片側のみに設けても良い。ラインメモリ、ブロック配線部、共通信号線を総称して読み出し回路とする。

以下、具体的に実施例を挙げて説明を行なう。実施例においては図１におけるラインメモリから共通信号線までの構成を説明する。実施例中で、偶数画素列、奇数画素列といった場合には、例えば上下に振り分けて読み出す構成においては、上下の各読出し回路に読み出される複数の画素列の配置順で奇数、偶数とする。

図２は実施例１の固体撮像装置の読み出し回路の素子レイアウト図である。ここでは２ブロック分の読み出し回路を示している。

図２において、０１−１〜０１−８は保持部であり、複数の保持部で画素列からの信号を保持するラインメモリを構成している。信号読み出しの高速化のため、奇数画素列からの信号を保持する保持部と偶数画素列からの信号を保持する保持部とで異なるブロック配線に信号の読み出しが行なわれる。ラインメモリはこのような保持部を複数有する。

０４は奇数画素列からの信号を保持した保持部から信号が読み出される第１のブロック配線、０５は偶数画素列からの信号を保持した保持部からの信号が読み出される第２のブロック配線である。ブロック配線は、ラインメモリと共通信号線との間の信号経路に配される。

０３−１〜０３−８は、各画素列からの信号を、ラインメモリから第１、第２のブロック配線へ読み出すための転送スイッチである。各ラインメモリと各ブロック配線との電気的導通を制御する。転送スイッチはラインメモリとブロック配線との間の信号経路に配される。ここでは奇数画素列からの信号を転送するスイッチを複数の第１のスイッチ、偶数画素列からの信号を転送するスイッチを複数の第２のスイッチとする。

０６−１、０６−２はブロック選択スイッチである。複数存在するブロックのうち所定のブロックを選択して共通信号線に電気的に接続する。

０７−１、０７−２は、ブロック配線からの信号を後述の共通信号線へ伝達する引き出し配線である。第１のブロック配線からの信号を伝達する第１の引き出し配線０７−１と、第２のブロック配線からの信号を伝達する第２の引き出し配線０７−２とを含んで構成される。

０８−１、０８−２は第１、第２の共通信号線である。ラインメモリで保持された信号が出力され、必要に応じて設けられる不図示のバッファ回路、マルチプレクサ等を介して外部へ出力される。

ａ１〜ａ４は第１のスイッチ０３−１、０３−３、０３−５、０３−７の導通を制御する複数の第１の制御配線である。ｂ０〜ｂ４は、第２のスイッチ０３−２、０３−４、０３−６、０３−８の導通を制御するための駆動パルスを供給する第２の制御配線である。

０９−１、０９−２は第１、第２の共通信号線０８−１、０８−２の電位をリセットするリセット部である。ｃｈｒ１、ｃｈｒ２は、リセット部へリセット制御パルスを供給するリセット制御配線である。

１０は第１及び第２のスイッチ０３−１〜０３−８の駆動パルスを生成する走査部である。シフトレジスタやデコーダを用いて構成することができる。この走査部は一方向に順次第１及び第２のスイッチを導通させることが可能な構成を有している。例えば図の左から右に向かって順次スイッチを導通させる。また、複数の第１及び第２のスイッチを順次走査可能な構成であって、且つランダム走査可能な構成であっても良い。また図１のように、奇数画素列、偶数画素列の信号読み出しを独立制御可能なように、２系統の走査回路により構成されていても良い。

Ｃａ２、Ｃａ３は第１の制御配線ａ３と引き出し配線０７−１、０７−２との間に生じる寄生容量を模式的に図示したものである。Ｃｂ２、Ｃｂ３は第２の制御配線ｂ２、ｂ３と引き出し線０７との間に生じる寄生容量を模式的に図示したものである。

ここで本発明の特徴となる、第１及び第２の制御配線と第１及び第２の引き出し配線との位置関係に関して詳細に説明する。以下の規則にしたがって引き出し配線０７−１、０７−２を配置することにより、固定パターンノイズを抑制することが可能となる。

まず第１の規則として、第１及び第２の引き出し配線０７−１、０７−２は、当該ブロックの制御配線と他ブロックの制御配線の間の領域に配されている必要がある。具体的には第１及び第２の引き出し配線が、第１及び第２の制御配線の間に、第１及び第２の制御配線に隣接して配置される。図において、第１の引き出し配線０７−１の左側には偶数画素列からの信号を読み出すための第２の制御配線ｂ２が配され、右側には、奇数画素列からの信号を読み出すための第１の制御配線ａ３が配されている。そして、第２の引き出し配線０７−２の左側には、奇数画素列からの信号を読み出すための第１の制御配線ａ３が配されており、右側には、偶数画素列からの信号を読み出すための第２の制御配線ｂ３が配されている。

次に、第２の規則として、走査部１０の走査方向に平行な方向に沿って、制御配線と引き出し配線とが交互に配置されている必要がある。具体的には走査部１０の走査方向に平行な方向に沿って、第２の制御配線ｂ２、第１の引き出し配線０７−０１、第１の制御配線ａ３、第２の引き出し配線０７−０２、第２の制御配線ｂ３がこの順で配置されている。各引き出し配線から見て、走査方向の上流側に、その引き出し配線自身とは異なるブロックの信号出力を制御する制御配線が配される。第１の引き出し配線の走査方向の上流側（図の左側）には第２の制御配線が配され、第２の引き出し配線の走査方向の上流側（図の左側）には第１の制御配線が配される。

このような条件を満たす第１の引き出し配線０７−１の配置は、第２の制御配線ｂ１と第１の制御配線ａ２の間、第２の制御配線ｂ２と第１の制御配線ａ３の間、第２の制御配線ｂ３と第１の制御配線ａ４の間である。本実施例では第２の制御配線ｂ２と第１の制御配線ａ３との間に配置した。

上記条件を満たす第２の引き出し配線０７−２の配置は、第１の制御配線ａ１と第２の制御配線ｂ１の間、第１の制御配線ａ２と第２の制御配線ｂ２の間、第１の制御配線ａ３と第２の制御配線ｂ３の間、第１の制御配線ａ４と第２の制御配線ｂ４の間である。本実施例では第１の制御配線ａ３と第２の制御配線ｂ３との間に配置した。

このような配置関係とすることにより、１信号のサンプリング期間に第１、第２の制御配線の駆動パルスのレベル遷移によって生じる第１、第２の引き出し配線に対する電位変化を異なる方向とすることが可能となる。これにより、信号のオフセットを抑制することが可能となる。

これを具体的な駆動パルス図を基に説明する。図３は複数の保持部０１−１〜０１−８から第１及び第２の共通信号線０８−１、０８−２への信号の読み出しタイミング図である。本実施例においては、第１及び第２の共通信号線一方の、リセット期間及び信号読み出し期間（非リセット期間）を１周期とした時に、一方のリセット期間に他方の信号読み出し期間をあてている。換言すれば、１ブロック目と２ブロック目が半周期ずらして読み出されているともいえる。これにより信号読み出しの高速化が可能となる。

図３の駆動タイミングで駆動した場合の固体撮像装置の動作を詳細に説明する。走査部１０からの駆動パルスにより、第１の制御配線、第２の制御配線に図の左から順にハイレベルの駆動パルスが供給され、順次信号が読み出される。ｃｈｒ１、ｃｈｒ２それぞれにおいて、ハイレベルの時が各共通信号線のリセット期間であり、ローレベルの時が信号読み出し期間となる。

まず時刻ｔ１直前に、リセット部０９−１はｃｈｒ１からのリセット制御信号を受け、第１の共通信号線０８−１の電位をリセットする。

時刻ｔ１において第２の制御配線ｂ２にローレベルのパルスが供給されて、保持部０１−４に保持されていた信号の読み出し期間が終了する。このローレベルのパルスと、第１の共通信号線０８−１に生じる寄生容量Ｃｂ２により、第１の共通信号線には、以下の式で表される負の電圧変動（＝振られ）が生じる。
ΔＶ０８−１≒−ＶＤＤ×Ｃｂ２／ＣＨ１式（１）
ここでＶＤＤはリセット電圧、ＣＨ１は第１の共通信号線０８−１の寄生容量である。

また、時刻ｔ１において、第１の制御配線ａ３にハイレベルのパルスが供給され、保持部０１−５に保持されていた信号が、第１のスイッチ０３−０５、第１のブロック配線０４、第１の引き出し配線０７−１を介して出力される。第１の制御配線ａ３がハイレベルの期間中のいずれかのタイミングで、第１の共通信号線の後段に設けられた不図示の回路によって信号のサンプリングが行なわれる。ここで、寄生容量Ｃａ３と第１の制御配線ａ３に供給されるハイレベルの駆動パルスにより以下の式で表される正の電圧変動（＝振られ）が生じる。
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ２式（２）
ＣＨ２は第２の共通信号線０８−２の寄生容量を示す。
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ２−ＶＤＤ×Ｃｂ２／ＣＨ１＝ＶＤＤ×（Ｃａ３−Ｃｂ２）／ＣＨ式（３）
ここではＣＨ１≒ＣＨ２≒ＣＨとしている。一般に複数の共通信号線はレイアウト上、周囲の素子との位置関係がほぼ等しくなる様に配置することが可能であるため、寄生容量はほぼ等しいとみなすことができる。

つまり第１の制御配線ａ３によって生じる正の電圧変化と、第２の制御配線ｂ２によって生じる負の電圧変化とを、１信号のサンプリング期間に生じさせることにより、お互いの電位変化の影響を抑制しあうのである。より好ましくは、第２の制御配線ｂ２、第１の制御配線ａ３と引き出し配線０７−１とを等間隔に配置することによりＣｂ２≒Ｃａ３とするのがよい。この場合、合計の電圧変動（＝振られ）は以下の式で表される。
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ２−ＶＤＤ×Ｃｂ２／ＣＨ１＝ＶＤＤ×（Ｃａ３−Ｃｂ２）／ＣＨ≒０式（３´）
したがってオフセット量をほぼ０にすることが可能となる。

同様に、第２の共通信号線０８−２の電圧変動（＝振られ）は時刻ｔ２において以下の式で表される。
ΔＶ０８−１≒ＶＤＤ×Ｃｂ３／ＣＨ−ＶＤＤ×Ｃａ３／ＣＨ＝ＶＤＤ×（Ｃｂ３−Ｃａ３）／ＣＨ式（４）
式（３´）の仮定と同様に、各寄生容量を等しくすれば、
ΔＶ０８−１≒ＶＤＤ×Ｃｂ３／ＣＨ−ＶＤＤ×Ｃａ３／ＣＨ＝ＶＤＤ×（Ｃｂ３−Ｃａ３）／ＣＨ≒０式（４´）
この時、電圧変動（＝振られ）はほぼ０となり、固定パターンノイズをほぼゼロに抑制することが可能となる。

これに対して、各引き出し配線から見て、走査部の走査方向の上流側（図左側）に、その引き出し配線自身のブロックの信号出力を制御する制御配線が配される場合を考える。例えば、第１の引き出し配線０７−１の走査方向の上流側に第１の制御配線ａ２が隣接して配される場合である。

この場合には図３のｔ１´のタイミングで第１の制御配線ａ２にハイレベルのパルスが供給され、保持部０１−３に保持されていた信号が、第１のスイッチ０３−３、第１のブロック配線０４、第１の引き出し配線を介して、第１の共通信号線へ読み出される。第１の制御配線ａ２にハイレベルのパルスが供給されている期間中のいずれかのタイミングで不図示の後段の回路によって、第１の共通信号線０８−１に読み出された信号のサンプリングが行なわれる。ここで第１の引き出し配線０７−１と第１の制御配線ａ２との間の寄生容量をＣａ２であるとすると、第１の共通信号線０８−１には以下の式で示す電位の変化が生じる。
ΔＶ０８−１≒ＶＤＤ×Ｃａ２／ＣＨ１式（５）
保持部０１−５からの信号読み出し期間中にはこの電位変化を打ち消す方向の電位変化を生じさせる駆動パルスは供給されないため、式（５）で示したオフセットが信号に重畳したままとなってしまう。

これに対して本発明の配置によれば、第１、第２の制御配線でそれぞれ打ち消しあう方向の電位変化を１信号読み出し期間中に生じさせることが可能となる。

本実施例では各ブロック配線に信号が読み出される画素列が４列の場合を説明したが、ブロックの構成列が増えても同様である。構成する画素列が増えた場合、レイアウト上、引き出し配線は、ブロック配線の延在する方向における中央部において、当該ブロック配線と接続すると、ブロック内の各信号の遅延差が抑えられ更に好ましい。

また、本実施例においては、他ブロックの制御配線に供給されるパルスのローレベルへの立ち下がりと当該ブロックの制御配線に供給されるパルスのハイレベルへの立ち上がりとが略同時刻となっている。このような駆動タイミングによれば、更に、電位変化が打ち消しあってオフセットが抑制された状態になるまでの時間を短くすることが可能となり信号の高速読出しという観点で好ましい。ここで、通常パルスの立ち上がり、立ち下がりは一定の遷移期間を有して所望のレベルに達するため、少なくとも、オンからオフ、オフからオンの遷移期間の一部が重なっていれば良い。

以上述べたように本実施例によれば、制御配線によって生じる共通信号線への電位変化の影響を打ち消しあうような電位変化を生じさせることが可能となり、信号に重畳するオフセット成分を抑制することが可能となる。

図２と図４を用いて実施例２を説明する。本実施例は実施例１と素子レイアウトは同様のものを用いることができる。実施例１に対して駆動タイミングが異なる。その他同様の機能を有する部分には同様の符号を付し詳細な説明は省略し、実施例１と異なる部分に着目して説明を行なう。

図４は実施例２の駆動タイミング図である。実施例１と異なる点は、奇数画素列から第１の共通信号線０８−１への信号読み出し期間の一部と偶数画素列から第２の共通信号線０８−２への信号読み出し期間の一部が重なっている点である。またｃｈｒ１、ｃｈｒ２に供給されるパルスにおいて、ハイレベルとローレベルとの比が異なる。具体的にはハイレベルの期間がローレベルの期間に比べて短い。これは信号読み出し期間の一部が重なるようにしたため、同一共通信号線における信号読み出し期間の間隔が短くなるためである。しかし、一方の信号読み出し期間が、他方のリセット期間と重なっている点は実施例１と同様である。

このような駆動を行なうことにより、第１の実施例の効果を有しつつ、第１の実施例に比べて更に高速な信号読み出しが可能となる。本実施例においては第１及び第２の共通信号線の後段に、第１及び第２の共通信号線からの信号を切り換えて外部へ読み出すマルチプレクサを設けると良い。

図４のタイミングで読み出した場合の共通信号線の電圧変動に関して説明する。

第１の共通信号線０８−１の電圧変動（＝振られ）について述べる。

まず、時刻ｔ１直前に、リセット部０９−１はｃｈｒ１からのリセット制御信号を受け、第１の共通信号線０８−１の電位をリセットする。

時刻ｔ１において第１の制御配線ａ３にハイレベルのパルスが供給されて、保持部０１−５に保持されていた信号が第１の共通信号線へ読み出される。この時、第１の共通信号線０８−１には寄生容量Ｃａ３と第１の制御配線ａ３に供給されるハイレベルパルスにより以下の式で表される正の電圧変動（＝振られ）が生じる。
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ式（６）
次に時刻ｔ２に、第２の制御配線ｂ２にローレベルのパルスが供給される。これにより保持部０１−４に保持されていた信号の第２の共通信号線０８−２への信号読み出し期間が終了する。この時、寄生容量Ｃｂ２と第２の制御配線ｂ２とにより以下の式で表される負の電圧変動（＝振られ）が生じる。
ΔＶ０８−１≒−ＶＤＤ×Ｃｂ２／ＣＨ式（７）
この場合、電圧変動（＝振られ）は以下の式で表される。
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ−ＶＤＤ×Ｃｂ２／ＣＨ＝ＶＤＤ×（Ｃａ３−Ｃｂ２）／ＣＨ式（８）
となり反対方向の電位変化を生じさせオフセットを抑制することが可能となる。

実施例１と同様に各寄生容量を等しくすることによって、
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ−ＶＤＤ×Ｃｂ２／ＣＨ＝ＶＤＤ×（Ｃａ３−Ｃｂ２）／ＣＨ≒０式（８´）
となり更に好ましい。

第２の共通信号線０８−２の電圧変動についても同様に、時刻ｔ３と時刻ｔ４において同様の電圧変動（＝振られ）が生じるため電圧変動は以下の式で表される。
ΔＶ０８−１≒ＶＤＤ×Ｃｂ３／ＣＨ−ＶＤＤ×Ｃａ３／ＣＨ＝ＶＤＤ×（Ｃｂ３−Ｃａ３）／ＣＨ式（９）
となり反対方向の電位変化を生じさせオフセットを抑制することが可能となる。更に各寄生容量を等しくすることによって
ΔＶ０８−１≒ＶＤＤ×Ｃｂ３／ＣＨ−ＶＤＤ×Ｃａ３／ＣＨ＝ＶＤＤ×（Ｃｂ３−Ｃａ３）／ＣＨ≒０式（９´）
よって電圧変動（＝振られ）はほぼ０となり、固定パターンノイズが、更に、抑制される。

本実施例によれば、実施例１の効果に加えて、更に信号読み出しを高速化することが可能となる。

図７と図８を用いて第３の実施例を説明する。本実施例ではノイズ信号が重畳した光信号（以下光信号）とノイズ信号とを別々のラインメモリに保存し、それらの差動を取ることによりノイズ信号を抑制可能な固体撮像装置について説明する。実施例１、２と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。ここで本実施例の特徴をより理解しやすくするために上述の特許文献１の構成を基に比較例の説明を行なう。

上述の特許文献１の固体撮像装置では、光信号とノイズ信号とが別々のラインメモリに保持され、両信号を差動信号からノイズ信号を抑制する構成である。

図５は比較例の固体撮像装置の素子レイアウトの一例である。図６は比較例の駆動パルス図である。図５では光信号、ノイズ信号に対してそれぞれラインメモリが２ブロックに分割されている。０１−１〜０１−４は光信号を保持するラインメモリ、０２−１〜０２−４はノイズ信号を保持するラインメモリである。０２−０は前ブロックのノイズ信号を保持する保持部であるが、引き出し配線に対して寄生容量を生じさせるため図示している。

０４−１、０４−２は光信号が出力される第１及び第２のブロック配線、０５−１、０５−２はノイズ信号が出力される第１及び第２のブロック配線であり、それぞれ２つのブロックに分割されている。

Ｃａ１〜Ｃａ４は制御配線ａ１〜ａ４と引き出し線０７との寄生容量、Ｃｂ０〜Ｃｂ４は制御配線ｂ０〜ｂ４と引き出し線０７との寄生容量である。ここでは、Ｃａ１＝Ｃｂ１＝Ｃａ３＝Ｃｂ３、Ｃｂ０＝Ｃａ２＝Ｃｂ２＝Ｃａ４を満たすとする。０１１−１、０１１−２は光信号とノイズ信号の差動を演算する差動回路である。画素領域や読出し回路と同一チップに設けられていても良いし、別のチップに設けられていても良い。

図６は図５の構成における読み出しタイミング図の一例である。

また、差動を取る光信号とノイズ信号とは同一タイミングでブロック配線に読み出される。

時刻ｔ１において、共通信号線０８−１には寄生容量Ｃｂ０と第２の制御配線ｂ０に供給されるパルスのローレベルへの立ち下がり、寄生容量Ｃａ１と制御配線ａ１に供給されるパルスのハイレベルへの立ち上がりより以下のような式で表される電圧変動が起こる。
ΔＶ０８−１≒ＶＤＤ×Ｃａ１／ＣＨ−ＶＤＤ×Ｃｂ０／ＣＨ＝ＶＤＤ×（Ｃａ１−Ｃｂ０）／ＣＨ式（１０）
またＣａ１＞Ｃｂ０としている。

また、時刻ｔ１において、共通信号線０８−２には寄生容量Ｃｂ１と第２の制御配線ｂ１に供給されるパルスのハイレベルへの立ち上がりにより以下のような式で表される電圧変動が生じる。
ΔＶ０８−２≒ＶＤＤ×Ｃｂ１／ＣＨ式（１１）
ここで、差動回路は制御配線ａ１、ｂ１にハイレベルの駆動パルスが供給されている期間内にそれぞれの共通信号線に読み出された信号の差動処理を行なう。パルスがハイレベルから立ち下がりはじめる前に差動処理が行なわれるため、差動処理に影響を与える。

このような場合に、共通信号線０８−１と０８−２の信号の差動演算を行なっても、以下のような式で表される固定パターンノイズが残る。
ΔＶ０８−１−ΔＶ０８−２≒ＶＤＤ×（Ｃａ１−Ｃｂ０−Ｃｂ１）／ＣＨ＝−ＶＤＤ×Ｃｂ０／ＣＨ式（１２）
同様に、共通線０８−３、０８−４にも時刻ｔ２において同様の現象が起こり以下のような固定パターンノイズが残る。
ΔＶ０８−３−ΔＶ０８−４≒−ＶＤＤ×Ｃｂ２／ＣＨ式（１３）
言い換えれば、ある方向の電位変化が生じた時にそれを打ち消す方向の電位変化を生じさせるパルスが存在しないとも言える。

画素ピッチの微細化が進むにつれ、寄生容量の影響は無視できなくなるため、上記固定パターンノイズは大きくなる方向にある。

また、Ｃａ１＞Ｃｂ０と仮定したが、Ｃａ１≒Ｃｂ０、つまり、引き出し配線を隣接する制御配線間に略等距離に配置しても、
ΔＶ０８−１−ΔＶ０８−２≒ＶＤＤ×（Ｃａ１−Ｃｂ０−Ｃｂ１）／ＣＨ＝−ＶＤＤ×Ｃｂ０／ＣＨ＝−ＶＤＤ×Ｃｂ１／ＣＨ式（１４）
が固定パターンノイズとして残る。

次に図７、８を用いて本実施例に関して説明する。構成する素子は比較例と同様であるが、引き出し配線の配置が異なる。光信号とノイズ信号との差動を行なう構成においても、実施例１、２と同様の規則にしたがって引き出し配線を配置することにより、信号に重畳するオフセット成分を抑制することが可能となる。ここで偶数画素列、奇数画素列の表現に関しては、光信号出力用の読み出し系及びノイズ信号出力用の系のなかでの配置順による。すなわち図７において、光信号出力用の読み出し系において、奇数画素列の信号を保持する保持部が、０１−１、０１−３、０１−５、０１−７であり、偶数画素列の信号を保持する保持部が、０１−２、０１−４、０１−６、０１−６である。ノイズ信号出力用の読み出し系において、奇数画素列の信号を保持する保持部が、０２−１、０２−３、０２−５、０２−７であり、偶数画素列の信号を保持する保持部が、０２−２、０２−４、０２−６、０２−８である。奇数画素列からの信号を第１の共通信号線０８−１、０８−２に伝達するのが第１の引き出し配線０７−１、０７−３である。偶数画素列からの信号を第２の共通信号線０８−３、０８−４に伝達するのが第２の引き出し配線０７−２、０７−４である。

奇数画素列からの信号が読み出される第１の引き出し線０７−１、０７−３の配置は、第２の制御配線ｂ１と第１の制御配線ａ２の間、第２の制御配線ｂ２と第１の制御配線ａ３の間、第２の制御配線ｂ３と第１の制御配線ａ４の間のいずれかとなる。本実施例では第１の引き出し配線０７−１は第２の制御配線ｂ１と第１の制御配線ａ２との間、第１の引き出し配線０７−３は第２の制御配線ｂ２と第１の制御配線ａ３の間に配置した。

第２の引き出し配線０７−３，０７−４の配置は、第１の制御配線ａ１と第２の制御配線ｂ１の間、第１の制御配線ａ２と第２の制御配線ｂ２の間、第１の制御配線ａ３と第２の制御配線ｂ３の間、第１の制御配線ａ４と第２の制御配線ｂ４の間のいずれかになる。本実施例では第２の引き出し配線０７−３は第１の制御配線ａ２と第２の制御配線ｂ２の間、第２の引き出し配線０７−４は第１の制御配線ａ３と第２の制御配線ｂ３の間に配置した。

図８は本実施例の読み出しタイミング図である。
まず時刻ｔ１直前において、リセット部０９−１はｃｈｒ１からのリセット制御信号を受け、第１の共通信号線０８−１の電位をリセットする。

時刻ｔ１において、第２の制御配線ｂ１に駆動パルスをローレベルのパルスが供給される。これにより、保持部０１−２、０２−２に保持されていた信号の読み出し期間が終了する。この時第１の共通信号線０８−１には寄生容量Ｃｂ１と第２の制御配線ｂ１に供給されるパルスの立ち下がりにより以下の式で表される負の電圧変動（＝振られ）が生じる。
ΔＶ０８−１≒−ＶＤＤ×Ｃｂ１／ＣＨ式（１５）

また、時刻ｔ１において、第１の制御配線ａ２にハイレベルのパルスが供給されて、保持部０１−３、０２−３に保持されていた信号が第１の共通信号線０８−１、０８−２に出力される。寄生容量Ｃａ２と制御配線ａ２に供給されるパルスの立ち上がりにより以下の式で表される正の電圧変動（＝振られ）が生じる。
ΔＶ０８−１≒ＶＤＤ×Ｃａ２／ＣＨ式（１６）
トータルの電圧変動（＝振られ）は以下の式で表される。
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ−ＶＤＤ×Ｃｂ２／ＣＨ＝ＶＤＤ×（Ｃａ３−Ｃｂ２）／ＣＨ式（１７）
したがって、お互いの電位変化を打ち消しあう方向の電位変化を生じさせる。

更に、第２の制御配線ｂ２、第１の制御配線ａ３と第１の引き出し配線０７−１とを等間隔に配置することによりＣｂ２＝Ｃａ３とすることが可能となる。この時、
ΔＶ０８−１≒ＶＤＤ×Ｃａ３／ＣＨ−ＶＤＤ×Ｃｂに／ＣＨ＝ＶＤＤ×（Ｃａ３−Ｃｂ２）／ＣＨ≒０式（１７´）
となり、更に好ましい。

時刻ｔ１では第１の引き出し配線０７−３の両側に隣接して配置される第２の制御配線ｂ２と第１の制御配線ａ３には駆動パルスの変動は生じていないので、第１の共通信号線０８−２は制御配線に供給される駆動パルスによる電圧変動はない。したがって、固定パターンノイズは抑制される。

同様に、時刻ｔ２、時刻ｔ３、時刻ｔ４において、各制御配線にハイレベルのパルスが供給されて保持部で保持されていた信号が順次読み出されても、同様の電圧変動が起こるため、固定パターンノイズの抑制された固体撮像装置が得られる。

本実施例によれば、ノイズ信号の重畳した光信号からノイズ信号の抑制を行なうような構成においても、制御配線に供給されるパルスに起因して生じる共通信号線に読み出された信号のオフセットを抑制することが可能となる。

図９に実施例３の変形例を示す。図７においては、１つの保持部に対して１つの制御配線が対応して設けられていたが、図９の構成においては差動を取るペアとなる信号を保持する複数の保持部の制御線を共通とした。つまり同一配線で複数の保持部からの信号読み出しを制御する構成とした。このような構成によれば、更に配線の数を減らすことが可能となり好ましい。

以上実施例を挙げて本発明を説明したが、各実施例に限定されるものではなく、発明の主旨を越えない限り、適宜変更修正は可能である。例えば、実施例においては、複数の引き出し配線を隣接して配置しているが、間に更に多数の制御配線が配されていても良い。また、奇数、偶数の振り分けに関しても、走査方向の上流側に奇数画素列からの信号が読み出される第１の引き出し配線を設けたが、偶数画素列から読み出される第２の引き出し配線を設けても良い。

つまり、奇数画素列もしくは偶数画素列の一方からの信号を保持した保持部からの信号が読み出されるのが第１のブロック配線であり、奇数画素列もしくは偶数画素列の他方からの信号を保持した保持部からの信号が読み出される第２のブロック配線である。よって、これに対応する第１の引き出し配線、第２の引き出し配線に関しても、奇数、偶数が入れ替わる構成にも適用可能である。

本発明はデジタルカメラ（スチルカメラ）、デジタルビデオカメラ等の固体撮像装置に用いられるものである。

０１−１〜０１−８ラインメモリ部
０２−１〜０２−８ラインメモリ部
０３−１〜０３−１６第１及び第２のスイッチ
０４−１、０４−２ブロック配線
０５−１、０５−２ブロック配線
０７−１〜０７−４引き出し配線
０８−１〜０８−４共通信号線
１０走査部
ａ１〜ａ４第１の制御配線
ｂ１〜ｂ４第２の制御配線

Claims

画素列を複数有する画素領域と、
前記複数の画素列からの信号を保持する保持部を複数有するラインメモリと、前記ラインメモリからの信号が出力される第１及び第２の共通信号線と、
前記ラインメモリと前記第１の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の一方からの信号を保持した前記保持部からの信号が読み出される第１のブロック配線と、
前記ラインメモリと前記第２の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の他方からの信号を保持した前記保持部からの信号が読み出される第２のブロック配線と、
各々が、前記保持部と前記第１のブロック配線との電気的導通を制御する複数の第１のスイッチと、
各々が、前記保持部と前記第２のブロック配線との電気的導通を制御する複数の第２のスイッチと、
各々が、前記第１のスイッチの導通を制御する駆動パルスを供給する複数の第１の制御配線と、
各々が、前記第２のスイッチの導通を制御する駆動パルスを供給する複数の第２の制御配線と、
各々が、前記第１のブロック配線からの信号を前記第１の共通信号線へ伝達する第１の引き出し配線と、
各々が、前記第２のブロック配線からの信号を前記第２の共通信号線へ伝達する第２の引き出し配線と、
前記第１及び第２の制御配線に駆動パルスを供給する走査部と、を有し、前記第１の引き出し配線を介して前記第２の制御配線及び前記第１の制御配線が隣接し、
前記第２の引き出し配線を介して前記第２の制御配線及び前記第１の制御配線が隣接している固体撮像装置において、
前記第１の引き出し配線を介して隣接する、前記第２の制御配線及び前記第１の制御配線において、当該第２の制御配線に供給される駆動パルスの立ち下り期間の一部と当該第１の制御配線に供給されるパルスの立ち上がり期間の一部とが重なっており、
前記第２の引き出し配線を間に介して隣接する、前記第１の制御配線及び前記第２の制御配線において、当該第１の制御配線に供給される駆動パルスの立ち下り期間の一部と当該第２の制御配線に供給される駆動パルスの立ち上がり期間の一部とが重なっていることを特徴とする固体撮像装置の駆動方法。
画素列を複数有する画素領域と、
前記複数の画素列からの信号を保持する保持部を複数有するラインメモリと、前記ラインメモリからの信号が出力される第１及び第２の共通信号線と、
前記ラインメモリと前記第１の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の一方からの信号を保持した前記保持部からの信号が読み出される第１のブロック配線と、
前記ラインメモリと前記第２の共通信号線との間の信号経路に配され、奇数画素列もしくは偶数画素列の他方からの信号を保持した前記保持部からの信号が読み出される第２のブロック配線と、
各々が、前記保持部と前記第１のブロック配線との電気的導通を制御する複数の第１のスイッチと、
各々が、前記保持部と前記第２のブロック配線との電気的導通を制御する複数の第２のスイッチと、
各々が、前記第１のスイッチの導通を制御する駆動パルスを供給する複数の第１の制御配線と、
各々が、前記第２のスイッチの導通を制御する駆動パルスを供給する複数の第２の制御配線と、
各々が、前記第１のブロック配線からの信号を前記第１の共通信号線へ伝達する第１の引き出し配線と、
各々が、前記第２のブロック配線からの信号を前記第２の共通信号線へ伝達する第２の引き出し配線と、
前記第１及び第２の制御配線に駆動パルスを供給する走査部と、を有し、
前記第１の引き出し配線を介して前記第２の制御配線及び前記第１の制御配線が隣接し、
前記第２の引き出し配線を介して前記第２の制御配線及び前記第１の制御配線が隣接している固体撮像装置において、
前記第１の制御配線に供給される駆動パルスのハイレベルの期間と前記第２の制御配線に供給される駆動パルスのハイレベルの期間とが重なっていることを特徴とする固体撮像装置の駆動方法。
前記固体撮像装置がさらに、複数の読み出し回路を有し、
前記画素領域は、前記複数の読み出し回路のうちの一部の読み出し回路と、前記複数の読み出し回路のうちの別の一部の読み出し回路と、によって挟まれるように配置され、
前記複数の読み出し回路の各々が、
前記ラインメモリと、前記第１および第２の共通信号線と、前記第１および第２のブロック配線と、前記複数の第１のスイッチと、前記複数の第２のスイッチと、前記複数の第１の制御配線と、前記複数の第２の制御配線と、前記第１の引き出し配線と、前記第２の引き出し配線と、前記走査部とを有し、
前記偶数画素列および前記奇数画素列とは、前記複数の読み出し回路のうちの一の読み出し回路に信号を出力する画素列の中での偶数列および奇数列であることを特徴とする請求項１または２に記載の固体撮像装置の駆動方法。
画素列を複数有する画素領域と、
前記複数の画素列の、ノイズ信号が重畳した光信号を各々が保持する複数の保持部と、前記複数の画素列の各々からのノイズ信号を各々が保持する複数の保持部と、をそれぞれ有するラインメモリと、
前記ラインメモリからの信号が出力される第１及び第２の共通信号線と、
各々が前記画素からの光信号を保持した複数の前記保持部からの信号が読み出される第１のブロック配線と、
各々が前記画素からのノイズ信号を保持した複数の前記保持部からの信号が読み出される第２のブロック配線と、
各々が、前記保持部と前記第１のブロック配線との電気的導通を制御する複数の第１のスイッチと、
各々が、前記保持部と前記第２のブロック配線との電気的導通を制御する複数の第２のスイッチと、
各々が、前記第１のスイッチの導通を制御する駆動パルスを供給する複数の第１の制御配線と、
各々が、前記第２のスイッチの導通を制御する駆動パルスを供給する複数の第２の制御配線と、
前記第１のブロック配線からの信号を前記第１の共通信号線へ伝達する第１の引き出し配線と、
前記第２のブロック配線からの信号を前記第２の共通信号線へ伝達する第２の引き出し配線と、
前記複数の第１の制御配線と前記複数の第２の制御配線の各々に駆動パルスを供給する走査部と、を有し、
前記第１の引き出し配線を介して前記複数の第２の制御配線のうちの一の第２の制御配線及び前記複数の第１の制御配線のうちの一の前記第１の制御配線が隣接し、
前記第２の引き出し配線を介して前記一の第２の制御配線及び前記複数の第１の制御配線のうちの別の第１の制御配線が隣接している固体撮像装置において、
前記一の第２の制御配線及び前記一の第１の制御配線において、前記一の第２の制御配線に供給される駆動パルスの立ち上がり期間の一部と前記一の第１の制御配線に供給されるパルスの立ち下り期間の一部とが重なっており、前記一の第２の制御配線及び前記別の第１の制御配線において、前記別の第１の制御配線に供給される駆動パルスの立ち上がり期間の一部と前記一の第２の制御配線に供給される駆動パルスの立ち下り期間の一部とが重なっていることを特徴とする固体撮像装置の駆動方法。
画素列を複数有する画素領域と、
前記複数の画素列からの、ノイズ信号が重畳した光信号を各々が保持する複数の保持部と、前記複数の画素列からのノイズ信号を各々が保持する複数の保持部と、をそれぞれ有するラインメモリと、
前記ラインメモリからの信号が出力される第１及び第２の共通信号線と、
各々が前記画素からの光信号を保持した複数の前記保持部からの信号が読み出される第１のブロック配線と、
各々が前記画素からのノイズ信号を保持した複数の前記保持部からの信号が読み出される第２のブロック配線と、
各々が、前記保持部と前記第１のブロック配線との電気的導通を制御する複数の第１のスイッチと、
各々が、前記保持部と前記第２のブロック配線との電気的導通を制御する複数の第２のスイッチと、
各々が、前記第１のスイッチの導通を制御する駆動パルスを供給する複数の第１の制御配線と、
各々が、前記第２のスイッチの導通を制御する駆動パルスを供給する複数の第２の制御配線と、
前記第１のブロック配線からの信号を前記第１の共通信号線へ伝達する第１の引き出し配線と、
前記第２のブロック配線からの信号を前記第２の共通信号線へ伝達する第２の引き出し配線と、
前記複数の第１の制御配線と前記複数の第２の制御配線の各々に駆動パルスを供給する走査部と、を有し、
前記第１の引き出し配線を介して前記複数の第２の制御配線のうちの一の第２の制御配線及び前記複数の第１の制御配線のうちの一の前記第１の制御配線が隣接し、
前記第２の引き出し配線を介して前記一の第２の制御配線及び前記複数の第１の制御配線のうちの別の第１の制御配線が隣接している固体撮像装置において、
前記一の第２の制御配線に供給される駆動パルスのハイレベルの期間と前記一の第１の制御配線に供給される駆動パルスのハイレベルの期間とが重なっており、
前記一の第２の制御配線に供給される駆動パルスのハイレベルの期間と前記別の第１の制御配線に供給される駆動パルスのハイレベルの期間とが重なっていることを特徴とする固体撮像装置の駆動方法。
前記第１及び第２の共通信号線の電位をリセットするリセット部を有することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置の駆動方法。
前記第１の共通信号線のリセット期間に、前記第２の共通信号線の信号読み出し期間が重なっていることを特徴とする請求項６に記載の固体撮像装置の駆動方法。
前記第１及び第２の引き出し配線は、前記第１及び第２のブロック配線の延在する方向の中央部において前記第１及び第２のブロック配線と接続されていることを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置の駆動方法。
前記第１のブロック配線を各々が有する複数のブロックと、
前記第２のブロック配線を各々が有する複数のブロックと、
を有することを特徴とする請求項１〜８のいずれか１項に記載の固体撮像装置の駆動方法。
画素列を複数有する画素領域と、
前記複数の画素列からの、ノイズ信号が重畳した光信号を各々が保持する複数の保持部と、前記複数の画素列からのノイズ信号を各々が保持する複数の保持部と、をそれぞれ有するラインメモリと、
前記ラインメモリからの信号が出力される第１及び第２の共通信号線と、
奇数画素列もしくは偶数画素列の一方からの光信号を保持した前記保持部からの信号が読み出される一の第１のブロック配線と、
奇数画素列もしくは偶数画素列の前記一方からのノイズ信号を保持した前記保持部からの信号が読み出される、前記一の第１のブロック配線とは別の第１のブロック配線と、
奇数画素列もしくは偶数画素列の他方からの光信号を保持した前記保持部からの信号が読み出される一の第２のブロック配線と、
奇数画素列もしくは偶数画素列の前記他方からのノイズ信号を保持した前記保持部からの信号が読み出される、前記一の第２のブロック配線とは別の第２のブロック配線と、
各々が、前記保持部と前記一の第１のブロック配線との電気的導通および前記保持部と前記別の第１のブロック配線との電気的導通を制御する複数の第１のスイッチと、各々が、前記保持部と前記一の第２のブロック配線との電気的導通および前記保持部と前記別の第２のブロック配線との電気的導通を制御する複数の第２のスイッチと、
各々が、前記第１のスイッチの導通を制御する駆動パルスを供給する複数の第１の制御配線と、
各々が、前記第２のスイッチの導通を制御する駆動パルスを供給する複数の第２の制御配線と、
前記一の第１のブロック配線からの信号を前記第１の共通信号線へ伝達する一の第１の引き出し配線と、
前記別の第１のブロック配線からの信号を前記第１の共通信号線へ伝達する、前記一の第１の引き出し配線とは別の第１の引き出し配線と、
前記第２のブロック配線からの信号を前記第２の共通信号線へ伝達する一の第２の引き出し配線と、
前記別の第２のブロック配線からの信号を前記第２の共通信号線へ伝達する、前記一の第２の引き出し配線とは別の第２の引き出し配線と、
前記複数の第１の制御配線と前記複数の第２の制御配線の各々に駆動パルスを供給する走査部と、を有する固体撮像装置において、
前記走査部の走査方向に、一の前記第２の制御配線、前記一の第１の引き出し配線、一の前記第１の制御配線、前記一の第２の引き出し配線、前記一の第２の制御配線とは別の第２の制御配線、前記別の第１の引き出し配線、前記一の第１の制御配線とは別の第１の制御配線、前記別の第２の引き出し配線、前記一の第２の制御配線および前記別の第２の制御配線とは別の第２の制御配線がこの順に配置されていることを特徴とする固体撮像装置。
前記光信号を保持する保持部に対応する前記第１のスイッチに駆動パルスを供給する前記一の第１の制御配線と、前記ノイズ信号を保持する保持部に対応する前記第１のスイッチに駆動パルスを供給する前記別の第１の制御配線と、が同一配線であり、
前記光信号を保持する保持部に対応する前記第２のスイッチに駆動パルスを供給する前記一の第２の制御配線と、前記ノイズ信号を保持する保持部に対応する前記第２のスイッチに駆動パルスを供給する前記別の第２の制御配線と、が同一配線であることを特徴とする請求項１０に記載の固体撮像装置。
前記第１及び第２の共通信号線の電位をリセットするリセット部を有することを特徴とする請求項１０または１１に記載の固体撮像装置。
前記第１の共通信号線が、前記一の第１の引き出し配線と対応する、一の第１の共通信号線と、前記別の第１の引き出し配線と対応する、前記一の第１の共通信号線とは別の第１の共通信号線と、を含み、前記第２の共通信号線が、前記一の第２の引き出し配線と対応する、一の第２の共通信号線と、前記別の第２の引き出し配線と対応する、前記一の第２の共通信号線とは別の第２の共通信号線と、を含み、前記一の第１の共通信号線の電位と、前記別の第１の共通信号線と、前記一の第２の共通信号線、前記別の第２の共通信号線の電位をそれぞれリセットするリセット部を有することを特徴とする請求項１０〜１２のいずれか１項に記載の固体撮像装置。
前記第１及び第２の引き出し配線は、前記第１及び第２のブロック配線の延在する方向の中央部において前記第１及び第２のブロック配線と接続されていることを特徴とする請求項１０〜１３のいずれか１項に記載の固体撮像装置。
前記第１のブロック配線を各々が有する複数のブロックと、
前記第２のブロック配線を各々が有する複数のブロックと、
を有することを特徴とする請求項１０〜１４のいずれか１項に記載の固体撮像装置。
前記固体撮像装置がさらに、複数の読み出し回路を有し、
前記画素領域は、前記複数の読み出し回路のうちの一部の読み出し回路と、前記複数の読み出し回路のうちの別の一部の読み出し回路と、によって挟まれるように配置され、
前記複数の読み出し回路の各々が、
前記ラインメモリと、前記第１および第２の共通信号線と、前記第１および第２のブロック配線と、前記複数の第１のスイッチと、前記複数の第２のスイッチと、前記複数の第１の制御配線と、前記複数の第２の制御配線と、前記第１の引き出し配線と、前記第２の引き出し配線と、前記走査部とを有し、
前記偶数画素列および前記奇数画素列とは、前記複数の読み出し回路のうちの一の読み出し回路に信号を出力する画素列の中での偶数列および奇数列であることを特徴とする請求項１０〜１５のいずれか１項に記載の固体撮像装置。
請求項１３に記載の固体撮像装置の駆動方法であって、
前記一の第１の共通信号線のリセット期間と、前記別の第１の共通信号線のリセット期間と、前記一の第２の共通信号線の信号読み出し期間と、前記別の第２の共通信号線の信号読み出し期間と、が重なっていることを特徴とする固体撮像装置の駆動方法。