JP7196941B2 - 撮像素子及び撮像装置 - Google Patents
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Description
第2の態様によると、撮像装置は、上述の撮像素子と、前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、を備える。
図1は、第1の実施の形態に係る撮像素子を用いた撮像装置の構成を模式的に示す断面図である。撮像装置1は、撮像光学系2、撮像素子3、制御部4、レンズ駆動部5、および表示部6を備える。
撮像素子3の画素部30の数が増えると、画像部30の信号を高速で読み出すことが難しくなる。画素部30の数が増えると、画素部30の信号を読み出す回数が多くなる。そのため、画素部30からの信号の読み出しを制御する制御信号(後述の行選択信号)の周波数は高くなる。周波数が高い制御信号は、画素部30を含む種々の回路等、制御線や信号線等の影響を大きく受ける。例えば、画素部30を含む種々の回路の抵抗、制御線や信号線の配線抵抗により制御信号の遅延が発生する。制御信号の遅延が発生すると、画素の信号を精確に読み出すことができない。本実施の形態では、制御信号の遅延が発生しても、画素からの信号を高速かつ精確に読み出すことができる撮像素子について説明する。
時刻t31において、行選択回路40は、1行目の行選択信号線51に行選択信号を出力すると共に、中継信号線52に中継信号を出力する。中継アンプ制御回路36は、この中継信号に応じて、プリチャージ信号線/PREにプリチャージ信号を停止する。すなわち、プリチャージ信号線/PREの信号レベルをHレベルにする。このとき、中継アンプ制御線SEの信号レベルはLレベルであるため、中継アンプ回路35内の信号線Rおよび信号線/Rの信号レベルには、信号線Qおよび信号線/Qの変化が反映される。すなわち、中継アンプ回路35内の信号線Rおよび信号線/Rの信号レベルは、いずれもHレベルになる。
(1)行選択回路40は、中継信号線52と複数の行選択信号線51とが接続され、複数の行選択信号線51に対して行選択信号を順次出力し、複数の行選択信号線51に対して行選択信号を出力する度に中継信号線52に対して中継信号を出力する。中継アンプ制御回路36は、中継信号線52と複数の出力信号線54とが接続され、中継信号線52に中継信号が出力される度に、画素部30から複数の出力信号線54に出力されている出力信号を読み出して次の画素ブロック32に接続されている複数の出力信号線54に出力する。このようにしたので、画素部30同士の距離に起因する信号遅延を抑止することができ、高画素数と高速な読み出し速度とを両立することが可能になる。
(変形例1)
画素ブロック列33は、複数の画素ブロック32ではなく、1つの画素ブロック32を含むように構成してもよい。すなわち、中継アンプ回路35、中継アンプ制御回路36、中継信号出力部42などは設けなくてもよい。
日本国特許出願2016年第69737号(2016年3月30日出願)
Claims (17)
- 行方向に複数設けられ、光電変換回路で生成された電荷に基づく信号を出力する第1回路と、
複数の前記第1回路が接続され、複数の前記第1回路から信号を出力させる第1信号を出力する第1制御回路と、
前記第1回路から出力される信号を読み出すための読出回路と、
前記行方向に複数設けられ、前記第1制御回路と接続される複数の第2回路と、
複数の前記第2回路と接続され、前記読出回路による信号の読み出しを制御する第2制御回路と、を備え、
前記第1制御回路は、前記第1信号とともに複数の前記第2回路に第2信号を出力し、
前記第2制御回路は、前記第2信号に基づいて制御信号を生成し、前記読出回路による信号の読み出しを前記制御信号に基づいて制御する撮像素子。 - 請求項1に記載の撮像素子において、
前記第1制御回路と接続され、行方向に設けられた複数の前記第1回路に前記第1信号を出力するための第1制御信号線と、
前記第1制御回路と接続され、行方向に設けられた複数の前記第2回路に前記第2信号を出力するための第2制御信号線と、
を備える撮像素子。 - 請求項2に記載の撮像素子において、
前記第2制御回路は、前記第2制御信号線と接続される撮像素子。 - 請求項1から3のいずれか一項に記載の撮像素子において、
前記第2制御回路は、複数の前記第2回路の間に設けられる撮像素子。 - 請求項1から4のいずれか一項に記載の撮像素子において、
行方向に設けられた前記第2回路の数は、行方向に設けられた前記第1回路の数と同じである撮像素子。 - 請求項1から5のいずれか一項に記載の撮像素子において、
前記第1回路と前記第2回路とは、同じ構成を有する回路または同じ抵抗値を有する回路である撮像素子。 - 請求項1から6のいずれか一項に記載の撮像素子において、
前記第1回路は、列方向に複数設けられ、
前記第1制御回路は、列方向に設けられた複数の前記第1回路に前記第1信号を順次出力する度に、行方向に設けられた複数の前記第2回路に前記第2信号を出力する撮像素子。 - 請求項1から7のいずれか一項に記載の撮像素子において、
前記読出回路は、行方向に複数設けられ、
複数の前記読出回路は、行方向に設けられる複数の前記第1回路から出力される信号をそれぞれ読み出す撮像素子。 - 請求項1から8のいずれか一項に記載の撮像素子において、
前記第2制御回路は、前記第2信号に基づいて、行方向に設けられる複数の前記読出回路を制御する撮像素子。 - 請求項9に記載の撮像素子において、
前記第2制御回路は、前記第2信号に基づいて、行方向に設けられる複数の前記読出回路による信号の読み出しのタイミングを制御する撮像素子。 - 請求項1から10のいずれか一項に記載の撮像素子において、
前記第1回路から出力される信号を増幅する増幅回路と、
前記増幅回路による信号の増幅を制御する第3制御回路と、
を備え、
前記第1制御回路は、前記第1信号とともに複数の前記増幅回路に第3信号を出力し、
前記第3制御回路は、前記第3信号に基づいて、前記増幅回路による信号の増幅を制御する撮像素子。 - 請求項11に記載の撮像素子において、
前記増幅回路は、行方向に複数設けられ、
複数の前記増幅回路は、行方向に設けられる複数の前記第1回路から出力される信号をそれぞれ増幅する撮像素子。 - 請求項11または12に記載の撮像素子において、
前記第3制御回路は、前記第3信号に基づいて、行方向に設けられる前記増幅回路による信号の増幅のタイミングを制御する撮像素子。 - 請求項1から13のいずれか一項に記載の撮像素子において、
前記第1回路は、前記光電変換回路で生成された電荷に基づくアナログ信号をデジタル信号に変換するAD変換回路である撮像素子。 - 請求項1から13のいずれか一項に記載の撮像素子において、
前記第1回路は、前記光電変換回路で生成された電荷に基づく信号を記憶する記憶回路である撮像素子。 - 請求項1から15のいずれか一項に記載の撮像素子において、
前記光電変換回路を有する第1基板と、
前記第1回路と前記第2回路と前記読出回路とを有し、前記第1基板に積層される第2基板と、
を備える撮像素子。 - 請求項1から15のいずれか一項に記載の撮像素子と、
前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、
を備える撮像装置。
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