JP5067011B2 - 固体撮像装置、撮像装置、電子機器 - Google Patents

Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置および撮像装置、並びに電子機器に関する。詳細には、信号を他の機能部や外部に順次（たとえば水平転送して）出力する仕組みに関する。

電気回路の分野では、ある機能部で生成した電気信号を他の機能部や外部に順次（たとえば水平転送して）出力することがしばしば行なわれる。

たとえば光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）を行列状（マトリクス状）に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。

近年では、固体撮像装置の一例として、ＣＣＤイメージセンサが持つ種々の問題を克服し得るＭＯＳやＣＭＯＳ型のイメージセンサが注目を集めている。また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。

また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。

この点については、列並列出力型の固体撮像装置についても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素情報を外部に取り出す方式が考えられている（たとえば非特許文献１を参照）。

W.Yang et. al., "An Integrated 800x600 CMOS Image System" ，ISSCC99 DIGEST OF TECHNICAL PAPERS, SESSION17/PAPER WA17.3，pp.304-305,Feb.,ＩＥＥＥ，1999

ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するための漸次値の変化するいわゆるランプ状の参照信号（ランプ波）と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるスロープ積分型あるいはランプ信号比較型（以下本明細書においては参照信号比較型と称する）と言われるＡＤ変換方式がある。前述の非特許文献１でも参照信号比較型ＡＤ変換方式を採用した構成例が開示されている。参照信号比較型ＡＤ変換方式と前述の列並列出力型とを組み合わせることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速性を両立するイメージセンサに適しているといえる。

しかしながら、単位画素から得られた画素信号に基づく画素の情報を後段に出力する場合（一般的には水平転送と称される）、水平転送用の信号線（情報転送路：特に水平信号線と称する）に存在する寄生容量が問題となる。寄生容量の容量値が大きくなれば、その分だけ信号遅延の原因となり、情報転送の高速化を妨げることとなる。

たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、水平転送などの動作を高速に動作させる必要がある。ＡＤ変換を伴う場合はＡＤ変換も高速に動作させる必要がある。この中で、水平転送を高速化させたい場合、列アドレス選択で指定された列の情報出力段が水平信号線を駆動し、その列の情報が後段の回路に到達するまでの時間が支配的となる。

列並列出力型を採用する場合には水平信号線には水平方向の画素列分の情報出力段が接続されることになり、情報出力段おのおのの持つ寄生容量が合成されて全体の寄生容量が形成されることになるし、情報転送路である水平信号線の長さに起因する線抵抗は画素列の数に依存して大きくなる。選択された列の情報出力段はその大きな寄生容量Ｃや線抵抗Ｒを負荷として駆動することになる。寄生ＣＲが画素情報の転送速度を制限することとなる。近年は多画素化の要求があるため水平信号線に接続される情報出力段の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。

本発明は、上記事情に鑑みてなされたものであり、信号を他の機能部や装置外部に順次転送して出力する仕組みにおいて、高速転送できる仕組みを提供することを目的とする。

本発明に係る固体撮像装置の一実施形態の仕組みは、固体撮像装置において、画素部の各単位画素から読み出されたアナログの画素信号に基づき、互いに相補関係を持つ２種類の相補信号を生成する相補信号生成部と、２種類の相補信号を伝送する２種類の相補の信号線と、２種類の相補信号のそれぞれを相補の信号線上で転送させる水平走査部と、２種類の相補の信号線上の信号を差動入力で受けて比較する差動増幅部を備えるものとした。

端的に言えば、固体撮像装置において、画素情報を水平転送する際に、互いに相補関係を持つ２種類の相補信号で転送して後段の差動増幅部で元の情報（あるいはそれに相当する情報）を再生する点に特徴を有する。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。

また、本発明に係る固体撮像装置の一実施形態の仕組みは、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

本発明に係る電子機器の一実施形態の仕組みは、互いに相補関係を持つ２種類の相補情報を伝送する２種類の相補の信号線と、２種類の相補情報のそれぞれを相補の信号線上で転送させる走査部と、２種類の相補の信号線上の相補情報をそれぞれ増幅する増幅部と、増幅部で増幅された各信号を差動入力で受けて比較する差動増幅部を備えるものとした。

端的に言えば、電子機器において、情報を転送する際に、互いに相補関係を持つ２種類の相補データで転送して後段の差動増幅部で元のデータを再生する。特に、相補の信号線と差動増幅部との間に増幅部を介在させ、信号線側の振幅は小さくし、かつ差動増幅部の入力側は振幅を大きくする点に特徴を有する。

本発明に係る固体撮像装置や撮像装置の一実施形態によれば、画素情報を相補信号で転送して後段の差動増幅部で再生するようにしたので、信号線にノイズが混入しても、その影響をキャンセルできる。その結果、高速転送が可能となる。

本発明に係る電子機器の一実施形態によれば、デジタルデータを相補データで転送して後段の差動増幅部で再生するようにしたので、信号線にノイズが混入しても、その影響をキャンセルできる。また、相補の信号線と差動増幅部との間に増幅部を介在させ、信号線側の振幅は小さくし、かつ差動増幅部の入力側は振幅を大きくするようにしたので、バスラインである水平信号線上の寄生容量に起因する問題を改善できる。大振幅の情報での転送よりも小振幅の情報での転送の方が、低消費電力であり、また高速転送動作が可能になるからである。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。

複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラム回路２５を有するカラム処理部２６と、出力回路（S/A:センスアンプ）２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。

なお、必要に応じて、出力回路２８の前段に、デジタル演算部２９を設けてもよい。ここで、「必要に応じて」とは、カラム回路２５ではなくカラム回路２５の後段にてリセットレベルＳrst と信号レベルＳsig との間の差分処理を行なう場合や、カラム処理部２６にて補数カウント処理を行なうことに対応したデータ修正や、その他の積和演算処理を行なう場合などを意味する。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプ（画素信号生成部の一例）とから構成される。

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

本実施形態のカラム回路２５は、画素信号Ｓｏの基準レベルである画素リセット直後の信号レベル（以下リセットレベルと称する）と信号レベルとの間で差分処理を実行することで、リセットレベルと信号レベルの差で示される信号成分を取得する差分処理部（ＣＤＳ）２５ａと、画素信号の基準レベルであるリセットレベルと信号レベルとの差である信号成分をＮビットデジタルデータに変換するＡＤ変換部（ＡＤＣ）２５ｂの機能を備えている。

差分処理部２５ａとＡＤ変換部２５ｂは、その配置順は自由であり、たとえば、図１に示すように、差分処理部２５ａによりアナログのリセットレベルと信号レベルとの間で差分処理を行ない、その差分処理結果をＡＤ変換部２５ｂでデジタルデータに変換する構成としてもよいし、図示を割愛するが、ＡＤ変換部２５ｂでリセットレベルと信号レベルとをそれぞれデジタルデータに変換し、各デジタルデータの差分を差分処理部２５ａでとる構成としてもよい。なお、画素信号をＡＤ変換部２５ｂでデジタルデータに変換することは必須ではない。

差分処理部２５ａの機能は、画素信号電圧ＶｘのリセットレベルＳrst と真の（受光光量に応じた）信号成分Ｖsig を含む信号レベルＳsig との差分をとる処理（いわゆるＣＤＳ処理と等価）と等価となり、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。

このように、本実施形態のカラム回路２５は、画素アレイ部１０から転送されたアナログの画素信号をデジタルデータに変換するＡＤ変換機能と、ノイズ成分を抑制・除去する機能の両方を兼ね備えたＡＤ変換・ノイズ除去信号処理装置として機能するように構成できる。カラム回路２５では、行アドレスを選択する垂直走査部１４で選択された行の単位画素３から出力される画素信号電圧Ｖｘをそれぞれ１行同時にｎビットのデジタルデータへの変換およびノイズ除去信号処理を行なう。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラム回路２５（詳細にはＡＤ変換部２５ｂ）を使用して、行ごとに並列にＡＤ変換する方法を採ることができる。この際には、参照信号比較型（シングルスロープ積分型やランプ信号比較型など）のＡＤ変換方式を採用するとよい。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

また、この際、ＡＤ変換部２５ｂの回路構成や動作を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後のリセットレベルと真の（受光光量に応じた）信号レベルとの差分をとるＣＤＳ処理を行なうことができ、固定パターンノイズなどのノイズ信号成分を取り除く差分処理部２５ａとしても機能させることができる。

参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間（その期間を示す信号をカウントイネーブル信号と称する）を決定し、カウントイネーブル信号に基づきアナログの処理対象信号をデジタルデータに変換する。

カラム回路２５として参照信号比較型ＡＤ変換方式を採用することは一例に過ぎず、ＡＤ変換処理やノイズ除去信号処理を行なうことができるものであれば好ましく、その他の任意の回路構成を採用することができる。

また、カラム回路２５にて画素信号電圧ＶｘをＡＤ変換してデジタルデータにして水平転送することに限らず、画素信号電圧Ｖｘに対応するアナログ情報を水平転送するものであってもよい。この際には、画素列ごとに、差分処理部２５ａにて画素信号電圧ＶｘのリセットレベルＳrst と信号レベルＳsig との差分をとるＣＤＳ処理を行なっておくのがよい。

本実施形態は、水平転送おける水平信号線１８上の負荷容量に起因する問題を解決する仕組みに特徴があり、参照信号比較型のＡＤ変換の具体的な仕組みとしては、たとえば非特許文献１に記載の仕組みを始めとして、どのようなものを用いてもよい。

詳細は後述するが、本実施形態の水平転送においては、画素信号電圧Ｖｘに対応する１つの情報を表す２つの相補関係（complementarity ）を持つ情報を水平転送して後段回路にて元の情報を復元するようにする点に特徴を有する。特に好ましくは、画素信号電圧ＶｘをＡＤ変換して得たデジタル情報の各ビットデータについて、相補関係を持つ論理が互いに逆の２つの相補データを水平転送して後段回路にて元のビットデータを復元するようにする。

たとえば、アナログ情報で水平転送する場合であれば、互いに逆極性の差動信号をそれぞれ異なる対となる水平信号線１８，１８ｘで出力回路２８まで転送する。また、デジタルデータで水平転送する場合であれば、ビット別にＬ／Ｈが逆の関係を持つ相補データ（相補のビットデータ）をそれぞれ異なる対となる水平信号線１８，１８ｘ（ビット別に持つ）で出力回路２８まで転送する。差動信号や相補データを如何様に生成するかは自由である。差動信号と相補データを纏めて相補情報と称する。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラム回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものであり、たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。

水平走査部１２は、クロックに同期してカラム処理部２６のカラム回路２５を順番に選択し、画素信号をデジタル変換したデータを水平信号線１８へ読み出す読出走査部の機能を持つ。たとえば、水平走査部１２は、水平方向の読出列を規定する（カラム処理部２６内の個々のカラム回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。水平信号線１８は、カラム回路２５で生成されたデータを転送するためのバスラインである。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。水平走査部１２や垂直走査部１４は、アドレス設定用のデコーダ１２ａ，１４ａを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）などにより読出しアドレスを切り替える。

この際、単位画素３を２次元マトリクス状に配置してあるので、単位画素３に設けられる画素信号生成部により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。

なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラム回路２５に供給される。

データ記憶・転送出力部２５６を設けない基本構成の場合は、ＡＤ変換部２５ｂもしくは差分処理部２５ａの出力を水平信号線１８に接続する。差分処理部２５ａによりアナログで差分処理してからＡＤ変換部２５ｂでデジタルデータに変換する場合にはＡＤ変換部２５ｂの出力が水平信号線１８に接続されるし、逆に、ＡＤ変換部２５ｂでデジタルデータに変換してから差分処理部２５ａにより差分処理する場合には差分処理部２５ａの出力が水平信号線１８に接続される。以下、図１のように、前者の場合で説明する。

ＡＤ変換部２５ｂには、水平走査部１２から制御線１２ｃを介して制御パルス（水平データ転送クロックφＨ）を入力する。ＡＤ変換部２５ｂは、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、データを保持する。

本実施形態では、個々のカラム回路２５の出力側は、図示のように、ＡＤ変換部２５ｂの後段に、このＡＤ変換部２５ｂの保持したカウント結果を保持するＮビットのメモリ装置としてのデータ記憶・転送出力部２５６と、ＡＤ変換部２５ｂとデータ記憶・転送出力部２５６との間に配されたデータ切替部の一例であるスイッチ（ＳＥＬ）２５８を備える。

データ記憶・転送出力部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。

スイッチ２５８は、ロード機能に基づき、メモリ転送指示パルスＣＮ８が供給されると、対応する自列のＡＤ変換部２５ｂのデータをデータ記憶・転送出力部２５６に転送する。データ記憶・転送出力部２５６は、転送されたデータを保持・記憶する。

本実施形態の水平走査部１２は、スイッチ２５８を設けたことに対応して、カラム処理部２６の各差分処理部２５ａとＡＤ変換部２５ｂが、それぞれが担当する処理を行なうのと並行して、各データ記憶・転送出力部２５６が保持していたデータを読み出す読出走査部の機能を持つ。

データ記憶・転送出力部２５６を備えた構成とすれば、ＡＤ変換部２５ｂが保持したＡＤ変換データを、データ記憶・転送出力部２５６に転送することができるため、ＡＤ変換部２５ｂのＡＤ変換処理と、ＡＤ変換結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。

たとえばＡＤ変換部２５ｂにて画素データのＡＤ変換結果をラッチ（保持・記憶）することでＡＤ変換を完了する。その後、所定のタイミングでデータ記憶・転送出力部２５６に転送し、記憶・保持しておく。この後、カラム回路２５は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される制御パルスに同期したシフト動作に基づき、データ記憶・転送出力部２５６に記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。

＜＜参照信号比較型ＡＤ変換の仕組み＞＞
図２および図２Ａは、参照信号比較型ＡＤ変換を実行するための基本回路構成例を示す図である。

図２に示すように、参照信号比較型ＡＤ変換を実行するための第１の構成例としては、先ず、カラム処理部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７を備えている。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、参照信号SLP_ADC を生成して、カラム処理部２６の個々のＡＤ変換部２５ｂに、この生成した参照信号SLP_ADC をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号SLP_ADC が基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつカウント値を変化させ、そのカウント値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。カウントクロックＣＫdac はカウントクロックCK_CNTと同一にしてもよい。

ＡＤ変換部２５ｂは、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号SLP_ADC と、行制御線１５（Ｖ１，Ｖ２，Ｖ３，…，Ｖｖ）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号を比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでや完了後から所定期間までの時間をカウントし、その結果を保持するカウンタ部２５４を備えて構成されｎビットＡＤ変換機能を有している。

本構成例におけるカウンタ部２５４は、参照信号SLP_ADC の時間変化に合わせてカウントクロックCK_CNTを計数してカウントデータ（計数値）を生成する計数部と、計数部で生成されるカウントデータの内の画素信号電圧Ｖｘに対応するカウントデータを保持するデータ保持部（計数値保持部）の両機能を備える。

また、ＡＤ変換部２５ｂは、電圧比較部２５２とカウンタ部２５４との間に、カウンタ部２５４におけるカウント処理の期間やカウントデータの保持動作を制御するカウント動作制御部２５３を有する。カウント動作制御部２５３は、カウンタ部２５４におけるカウント処理の期間（カウント動作有効期間ＴEN）を制御するカウント位相調整部（PH SEL）２６０を有する。カウント位相調整部２６０には、通信・タイミング制御部２０からカウント期間を制御するカウント期間制御信号ＳＥＬが供給され、また、電圧比較部２５２から比較パルスCOMPが供給される。

カウント期間制御信号ＳＥＬとしては様々な使い方が考えられる。たとえば、全列のカウンタ部２５４のカウント動作有効期間を一律に制御する使い方や、垂直列を幾つか（典型的には２つ）のグループに分けてグループ別にカウント動作有効期間を制御する使い方や、画素信号電圧Ｖｘのレベルに応じてカウント動作有効期間を制御する使い方などが考えられる。

カウント位相調整部２６０は、通信・タイミング制御部２０からのカウント期間制御信号ＳＥＬあるいは前列もしくは自列の電圧比較部２５２（電圧比較部２５２とは別のコンパレータを使用してもよい）の画素信号電圧Ｖｘと参照信号SLP_ADCとの比較結果（纏めて位相調整制御信号と称する）に基づき電圧比較部２５２からの比較パルスCOMPを論理反転して（逆相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡すか、もしくは比較パルスCOMPをそのまま（同相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡す。カウント位相調整部２６０は、カウント期間を決定するカウント期間制御部の一例である。

たとえば、カウント位相調整部２６０としてはＥＸ−ＯＲ（排他的論理和）ゲートを使用し、一方の入力端に比較パルスCOMPを入力し、他方の入力端に位相調整制御信号を入力する。この場合、ＥＸ−ＯＲゲートは、位相調整制御信号がＨレベルのときに比較パルスCOMPを論理反転してカウントイネーブル信号ENとし、位相調整制御信号がＬレベルのときに比較パルスCOMPをそのままカウントイネーブル信号ENとする。

本構成例のカラムＡＤ変換処理においては、列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号SLP_ADC が共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号SLP_ADC を使用して比較処理を行なう。カウンタ部２５４は、カウント位相調整部２６０の出力をカウントイネーブル信号ENとして使用し、カウントイネーブル信号ENがＨレベルのときにカウントクロックCK_CNTを元にカウント処理を行ない、カウント処理終了時のカウント結果を保持する。

通信・タイミング制御部２０から各ＡＤ変換部２５ｂのカウント位相調整部２６０やカウンタ部２５４には、カウント期間制御信号ＳＥＬの他にも、カウンタ部２５４が２回に亘るカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、１回目のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示するための制御信号ＣＮ５が入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号SLP_ADC が入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号（比較パルスCOMP）はカウント位相調整部２６０に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックCK_CNTが入力されている。このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックCK_CNTの入力で、内部カウントを行なうようになっている。

カウンタ部２５４は、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘るカウント処理において、ダウンカウント動作とアップカウント動作を切り替えて動作させる場合には、好ましくは、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いるのがよい。

一方、２回に亘るカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい場合には、その動作に対応するアップカウンタもしくはダウンカウンタの何れかであれば十分である。ただし、原理的には、利用形態として、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いて、ダウンカウント動作とアップカウント動作の何れか一方で動作させるようにしても差し支えない。しかしながら通常は、アップダウンカウンタは、そのモード切替用の回路構成が必要であり、アップカウンタやダウンカウンタと言った単一のカウントモードのみに対応した構成に比べると回路規模が大きくなるので、何れか一方のみで動作すればよい場合にはアップダウンカウンタを採用しないのがよい。

また、カウンタ部２５４としては、カウント出力値がカウントクロックCK_CNTに同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックCK_CNTで制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。

カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

個々のＡＤ変換部２５ｂの出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図１に示したように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するメモリ装置としてのデータ記憶・転送出力部２５６を備える構成を採ることもできる。

データ記憶・転送出力部２５６の出力は、水平信号線に接続される。前述のように、本実施形態では、ビット別にＬ／Ｈが逆の関係を持つ相補データを出力回路２８まで転送する。よって、水平信号線としては、一例としてカラム回路２５が取り扱うビット数ｎ（ｎは正の整数）分と相補データで転送するための組（水平信号線１８，１８ｘ）に対応する２＊ｎ本、たとえば１０（＝ｎ）ビットであれば、２＊１０＝２０本配置されるバスラインである。

ここで、参照信号比較型のＡＤ変換においては、カウント動作有効期間の側面では、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とする前半カウント動作と、カウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする後半カウント動作とに大別できる。

本願明細書において、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの前半期間でカウント処理を行なうことを、実数のカウント処理とも称する。一方、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの後半期間でカウント処理を行なうことを、補数のカウント処理とも称する。

また、カウントモードの側面では、アップカウントモードで処理するかダウンカウントモードで処理するかに大別できる。

垂直信号線１９から出力される画素信号Ｓｏ（画素信号電圧Ｖｘ）は、時間系列として、一般的には、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。基準レベル（リセットレベルＳrst 、事実上リセットレベルＳrst と等価）についての処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理（もしくはリセットカウンタ期間の処理）と称し、信号レベルＳsig についての処理をデータ相（Ｄ相と省略して記すこともある）の処理（もしくはデータカウンタ期間の処理）と称する。Ｐ相の処理後にＤ相の処理を行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。

第１の構成例を採用する場合、カウンタ部２５４を垂直列ごとに備えているので、列ごとに参照信号比較型のＡＤ変換においてＣＤＳ機能をＡＤ変換とともに実行する際には、前半カウント動作および後半カウント動作と、カウントモード（アップカウントかダウンカウントか）と、これらをＰ相の処理およびＤ相の処理で何れを採用するかの組合せによって、様々な処理手法を採ることができる。

一方、図２Ａに示すように、参照信号比較型ＡＤ変換を実行するための第２の構成例としては、参照信号生成部２７と同様に、カウンタ部２５４を各垂直列に対して共通に使用する構成としている。カラム回路２５は、電圧比較部２５２と、データ記憶・転送出力部２５６を有する。カウンタ部２５４は、Ｐ相およびＤ相の各処理において、参照信号SLP_ADC のスロープ期間に対応する最大ＡＤ変換期間中アップカウント動作（もしくはダウンカウント動作）を継続して行なう。その各ビットのカウントデータ（カウントクロックとも称する）ＣＫ０，…，ＣＫn-1 は各垂直列のデータ記憶・転送出力部２５６に通知される。各垂直列のデータ記憶・転送出力部２５６は、自列の電圧比較部２５２の比較出力COMPが反転したときにカウンタ部２５４のカウントデータを取り込んで保持する。

本構成例におけるカウンタ部２５４は、参照信号SLP_ADC の時間変化に合わせてカウントクロックCK_CNTを計数してカウントデータ（計数値）を生成する計数部の機能を備える。データ記憶・転送出力部２５６は、計数部で生成されるカウントデータの内の画素信号電圧Ｖｘに対応するカウントデータを保持するデータ保持部（計数値保持部）の機能を備える。

データ記憶・転送出力部２５６は、Ｐ相およびＤ相の各処理において取得した各データＤｐ，Ｄｄを内部の異なった格納部に保持する。そして、水平走査部１２の制御の元で、Ｐ相およびＤ相の各処理において取得した各データＤｐ，Ｄｄを各別の水平信号線１８にてデジタル演算部２９へと転送する。デジタル演算部２９では、各データＤｐ，Ｄｄの差分を求めることで信号成分Ｖsig のデジタルデータＤsig を求める。

データ記憶・転送出力部２５６の出力は、水平信号線に接続される。本実施形態では、ビット別にＬ／Ｈが逆の関係を持つ相補データをデジタル演算部２９まで転送する。よって、水平信号線としては、一例としてカラム回路２５が取り扱うビット数ｎ（ｎは正の整数）分とＰ相およびＤ相のデータＤｐ，Ｄｄごとに相補データで転送するための組（水平信号線１８，１８ｘ）に対応する２＊２＊ｎ本、たとえば１０（＝ｎ）ビットであれば、２＊２＊１０＝４０本配置されるバスラインである。

何れの構成例や処理手法においても、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号SLP_ADC を供給し、垂直信号線１９を介して入力されたアナログの画素信号電圧Ｖｘを参照信号SLP_ADC と比較するとともに、カウント動作有効期間に入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間におけるクロック数をカウントすることでＡＤ変換を行なう。

さらに何れの構成例や処理手法においても、Ｐ相処理時には、単位画素３のリセット成分Ｖrst を読み出して、画素信号電圧ＶｘにおけるリセットレベルＳrst について処理することになる。リセット成分Ｖrst 内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分Ｖrst のばらつきは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分Ｖrst の出力値（＝リセットレベルＳrst ）はおおよそ既知である。したがって、Ｐ相処理時には、参照信号SLP_ADC を調整することにより、比較期間を短くすることが可能である。たとえば、Ｐ相処理時の最大カウント数Ｄrmを７ビット分のカウント数（１２８クロック）にする。

一方、Ｄ相処理時には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出して、信号成分Ｖsig を含む信号レベルＳsig について処理することになる。よって、Ｄ相処理時には、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、比較期間を広く取り、電圧比較部２５２に供給する参照信号SLP_ADC を大きく変化させる必要がある。たとえば、Ｄ相処理時の比較処理の最大カウント数Ｄsmを１０ビット分のカウント数（１０２４クロック）〜１２ビット分のカウント数（４０９６クロック）にする。リセットレベルＳrst についての比較処理の最長期間を、信号レベルＳsig についての比較処理の最長期間よりも短くするのである。双方を同じにするのではなく、こうすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫するのである。

＜固体撮像装置の動作；第１処理例の動作＞
図３は、参照信号比較型ＡＤ変換の第１処理例の動作を説明するタイミングチャートである。第１処理例の適用に当たっては、回路構成としては図２に示した第１の構成例を採用する。

参照信号比較型のＡＤ変換におけるカウント動作有効期間としては、カラム回路２５にてリセットレベルと信号レベルとの間の差分処理を行なう場合には、たとえば一般的には、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とする第１処理例を採り得る。つまり、第１処理例では、２回に亘る各回の処理時に何れも前半カウント動作を適用する。

この場合、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘るカウント処理において、カウンタ部２５４を、ダウンカウント動作とアップカウント動作とを切り替えて動作させる。全体動作としては、Ｄ相処理がアップカウントのときには信号レベルＳsig に関して実数をカウントする動作と考えてよく、Ｄ相処理がダウンカウントのときには信号レベルＳsig に関して補数（負数）をカウントする動作と考えてよい。

詳細な説明は割愛するが、基本的には、たとえば、特開２００５−３１１９３３号公報や特開２００６−３３４５２号公報などに記載の手法と同様の手法をとる。一般的な参照信号比較型と称するＡＤ変換処理においては、先ず、ある処理対象行Ｖｘについて、垂直列Ｈ１〜Ｈｈのそれぞれについて、１回目の処理時、つまりリセットレベルＳrst についてのＡＤ変換期間であるＰ相の処理期間においては、カウンタ部２５４の各フリップフロップのカウント値をＰ相の最大ＡＤ変換階調の最小値ｍｉｎ、たとえば”０”にリセットさせる。そして、カウンタ部２５４をダウンカウントモードに設定して、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＰ相レベルとの比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、Ｐ相レベルのＡＤ変換を行なう。当初は、画素信号電圧ＶｘのＰ相レベルよりも参照信号SLP_ADC の方が高く電圧比較部２５２の比較出力COMPはＨレベルにあるものとする。比較処理開始後、Ｐ相レベルであるリセットレベルＳrst と参照信号SLP_ADC とが一致した時点で電圧比較部２５２の比較出力COMPがＨレベルからＬレベルへ変化し、この時点でカウンタ部２５４には、リセットレベルＳrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値が保持される。

続いての２回目の処理時、つまり信号レベルＳsig についてのＡＤ変換期間であるＤ相の処理期間には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。先ず、カウンタ部２５４をＰ相処理時とは逆のアップカウントモードに設定して、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＤ相レベルとの比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、Ｄ相レベルのＡＤ変換を行なう。当初は、画素信号電圧ＶｘのＤ相レベルよりも参照信号SLP_ADC の方が高く電圧比較部２５２の比較出力COMPはＨレベルにあるものとする。比較処理開始後、Ｄ相レベルである信号レベルＳsig と参照信号SLP_ADC とが一致した時点で電圧比較部２５２の比較出力COMPがＨレベルからＬレベルへ変化し、この時点でカウンタ部２５４には、信号レベルＳsig の大きさに対応したカウウント値を保持される。

このとき、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、Ｐ相とは逆にアップカウントする。信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際にカウンタ部２５４に保持されるカウント値は、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”となる。

つまり、カウンタ部２５４におけるカウント動作を、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント数Ｄsig は信号成分Ｖsig に応じたデジタルデータを表すものとなる。

上述のようにして、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＳrst を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得することができる。よって、カラム回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ処理機能部としても動作することとなる。

第１処理例のＡＤ変換処理では、１画素分についての１回目のカウント処理と２回目のカウント処理において、Ｐ相はダウンカウント処理でＤ相はアップカウント処理で各カウント動作を行なうことで、事実上Ｐ相は補数のカウント処理を行ないＤ相は実数のカウント処理を行なうことが特徴となっている。事実上、補数のカウント処理は負側のカウント処理であり減算要素と見なすことができ、実数のカウント処理は正側のカウント処理であり加算要素と見なすことができる。

第１処理例を適用するに当たっては、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘るカウント処理において、ダウンカウント動作とアップカウント動作を切り替えて動作する。よって、カウンタ部２５４は、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いるのがよい。

カウンタ部２５４の後段にデータ記憶・転送出力部２５６を備えている場合、カウンタ部２５４の動作や水平転送を開始する前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８としてサブクロックDLATがデータ記憶・転送出力部２５６に供給される。データ記憶・転送出力部２５６は、このサブクロックDLATをトリガとしてカウンタ部２５４に保持されている１行前Ｖx-1 のデジタルデータＤsig を内部のラッチ回路に取り込み保持する。

つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデジタルデータＤsig をデータ記憶・転送出力部２５６へと退避し、カラム回路２５は次の行ＶｘのＡＤ変換を開始する。データ記憶・転送出力部２５６内の１行前のデジタルデータＤsig は、カラム処理部２６の各垂直列のカラム回路２５におけるＡＤ変換処理の裏で水平走査部１２により順に選択され、相補情報転送用の各水平信号線１８，１８ｘを通じて、相補データＱsig ，ｘＱsig として出力回路２８に転送される。出力回路２８は、相補データＱsig ，ｘＱsig に基づき元のデジタルデータＤsig を再生する。ＡＤ変換処理と並行して、相補データＱsig ，ｘＱsig の水平転送動作も行なわれるのである。水平走査部１２が、高速に各垂直列を順次選択することで、各列の相補データＱsig ，ｘＱsig は、データ記憶・転送出力部２５６の出力段のドライブトランジスタを通して高速に出力回路２８に転送される。その後、順次行ごとに同様の動作が繰り返されることで２次元画像が生成される。

＜固体撮像装置の動作；第２処理例の動作＞
カラム回路２５にてリセットレベルと信号レベルとの間の差分処理を行なう場合に、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第２処理例を採ることもできる。つまり、第２処理例では、２回に亘る各回の処理時に何れも後半カウント動作を適用する。

この場合も、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘るカウント処理において、垂直列ごとに、カウンタ部２５４を、ダウンカウント動作とアップカウント動作とを切り替えて動作させる。このため、第２処理例の適用に当たっては、回路構成としては図２に示した第１の構成例を採用する。

基本的な動作は、第１処理例と大差はないのであるが、最大ＡＤ変換期間の後半にてカウント処理を行なうことに対応したデータの修正を考慮する点が異なる。つまり、第２処理例の全体動作としては、補数をカウントする動作と考えてよい。この場合、補数をカウントするので、最終的なデータが実数となるようにするデータ修正の仕組みが必要となる。そのデータ修正の仕組みとしては、１回目のカウント処理時の初期値で対処することもできるし、後段のデジタル演算部２９にてデジタル演算で対処することもできる。

データ修正を考慮する必要があるのは、以下の理由による。先ず、Ｐ相処理時の最大カウント数をＤrm、Ｄ相処理時の最大の信号成分Ｖsig に対応する最大カウント数をＤsmとする。この場合、Ｄ相処理時の最大カウント数は“Ｄrm＋Ｄsm”となる。各相の最大ＡＤ変換期間において、画素信号電圧Ｖｘと参照信号SLP_ADC とが一致して比較出力COMPが反転した後の後半部分でカウント処理を行なう場合、Ｐ相でのカウント値ＤｐはリセットレベルＳrst のカウント値Ｄrst としたとき“Ｄrm−Ｄrst ”となるし、Ｄ相でのカウント値Ｄｄは信号レベルＳsig のカウント値Ｄsig としたとき“（Ｄrm＋Ｄsm）−（Ｄrst ＋Ｄsig ）”となる。

ここで、Ｐ相処理時にアップカウントモード、Ｄ相処理時にダウカウントモードとし、Ｄ相処理はＰ相処理で得られたカウント値からスタートする場合、Ｄ相処理後のデータは、（Ｄrm−Ｄrst ）−｛（Ｄrm＋Ｄsm）−（Ｄrst ＋Ｄsig ）｝＝Ｄsig −Ｄsmとなる。“−Ｄsm”を相殺して信号成分Ｖsig のデジタルデータＤsig を得るには、たとえば１回目のＰ相処理時の初期値Ｄini をＤsmに設定するか、もしくはデジタル演算部２９にて“Ｄsig −Ｄsm”にＤsmを加算すればよい。

このようなカウントモードの組合せにおいては、信号レベルＳsig に関してＡＤ変換期間の後半部の補数カウントをダウンカウントで行なうので、補数カウントによる負側へのカウント処理の性質とダウンカウント処理による負側へのカウント処理の性質の合成によってＤsig を正側への値として得ることができる。前述の“Ｄsig −Ｄsm”がそれを表している。この場合、１回目の初期値の設定次第で２回目の処理後に直ちにデジタルデータＤsig を取得できる利点がある。

一方、Ｐ相処理時にダウンカウントモード、Ｄ相処理時にアップカウントモードとし、Ｄ相処理はＰ相処理で得られたカウント値からスタートする場合、Ｄ相処理後のデータは、｛（Ｄrm＋Ｄsm）−（Ｄrst ＋Ｄsig ）｝−（Ｄrm−Ｄrst ）＝Ｄsm−Ｄsig となる。Ｄsmを相殺して信号成分Ｖsig のデジタルデータＤsig の負数を得るには、たとえば１回目のＰ相処理時の初期値Ｄini を“−Ｄsm”に設定するか、もしくはデジタル演算部２９にて“Ｄsm−Ｄsig ”からＤsmを減算すればよい。また、デジタルデータＤsig の負数“−Ｄsig ”を正数に戻すには、たとえばデータ記憶・転送出力部２５６から反転したビットデータを出力するかデジタル演算部２９にてビットデータを反転すればよい。ただし、ビットデータの反転だけでは正確には“１”の差があるので、より正確なデータにするにはデジタル演算部２９にて“１”を加えるとよい。あるいは、｛Ｄsm−（Ｄsm−Ｄsig ）｝なる演算をデジタル演算部２９にて行なうことでデジタルデータＤsig を取得することもできる。

このようなカウントモードの組合せにおいては、信号レベルＳsig に関してＡＤ変換期間の後半部の補数カウントをアップカウントで行なうので、補数カウントによる負側へのカウント処理の性質とアップカウント処理による正側へのカウント処理の性質の合成によってＤsig を負側への値として得ることになる。前述の“Ｄsm−Ｄsig ”がそれを表している。

図３Ａは、参照信号比較型ＡＤ変換の第２処理例の動作を説明するタイミングチャートである。ここでは、前述の第１処理例との組合せで示している。具体的には、前行の画素信号電圧Ｖｘにおける信号レベルＳsig が所定の閾値に対して低い低輝度範囲であれば第１処理例を適用し、所定の閾値に対して高い高輝度範囲であれば第２処理例を適用するようにしている。

図示した例では、前行の信号レベルＳsig が低輝度範囲であった画素信号電圧Ｖｘ_0（当該行が低輝度範囲であるとは限らない）および前行の信号レベルＳsig が高輝度範囲であった画素信号電圧Ｖｘ_1（当該行が高輝度範囲であるとは限らない）ともにリセットデータＤrst が５０、信号データＤsig が１９５０で、Ｐ相処理期間の最大カウント数Ｄrmが１２８、Ｄ相処理期間の最大カウント数Ｄsmが４０９６となっている場合で説明する。また、第１処理例および第２処理例の何れにおいても、Ｐ相処理時にダウンカウントモード、Ｄ相処理時にはアップカウントモードとする。Ｐ相処理時には、初期値＝０からカウント処理を開始するものとする。なお、図では、画素信号電圧Ｖｘ_0と画素信号電圧Ｖｘ_1が異なりコンパレータの反転タイミングがずれているが、実際には、画素信号電圧Ｖｘ_0と画素信号電圧Ｖｘ_1は前述のように同一であるので、コンパレータの反転タイミングは同一となる。

画素信号電圧Ｖｘ_0についてはＰ相処理およびＤ相処理ともに第１処理例を適用するので、先ず、Ｐ相処理期間として用意されるＤrm＝１２８カウント期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_0との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_0のリセットレベルＳrst_0 と参照信号SLP_ADC が一致する５０カウント目で電圧比較部２５２の比較出力COMP（＝COMPOUT0）が反転し、さらに、カウントイネーブル信号EN（＝ PCOMPOUT0）も反転（COMPOUT0と PCOMPOUT0は同相）し、ダウンカウント動作は停止してカウント値“−５０”がカウンタ部２５４に保持される。

次にＤ相処理期間として用意されるＤrm＋Ｄsm＝１２８＋４０９６カウント期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_0との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_0の信号レベルＳsig_0 と参照信号SLP_ADC が一致する“５０＋１９５０”＝２０００カウント目で電圧比較部２５２の比較出力COMP（＝COMPOUT0）が反転し、さらに、カウントイネーブル信号EN（＝ PCOMPOUT0）も反転（COMPOUT0と PCOMPOUT0は同相）し、アップカウント動作は停止する。このとき、Ｐ相処理で得られるカウント値“−５０”からアップカウントを行なうので、カウンタ部２５４には、“−５０＋２０００”＝１９５０が保持される。１９５０は、信号データＤsig と一致する。

一方、画素信号電圧Ｖｘ_1についてはＰ相処理およびＤ相処理ともに第２処理例を適用するので、先ず、Ｐ相処理期間として用意されるＤrm＝１２８カウント期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_0との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_1のリセットレベルＳrst_1 と参照信号SLP_ADC が一致する５０カウント目で電圧比較部２５２の比較出力COMP（＝COMPOUT1）が反転し、さらに、カウントイネーブル信号EN（＝ PCOMPOUT1）も反転（COMPOUT1と PCOMPOUT1は逆相）し、この時点からカウンタ部２５４はダウンカウントを開始してＤrm＝１２８カウント目でカウント動作を停止する。したがって、カウンタ部２５４は、“１２８−５０＝７８”クロック分をダウンカウン
トするので、Ｐ相処理終了後には“−７８”を保持することになる。

次にＤ相処理期間として用意されるＤrm＋Ｄsm＝１２８＋４０９６カウント期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_1との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_1の信号レベルＳsig_1 と参照信号SLP_ADC が一致する２０００カウント目で電圧比較部２５２の比較出力COMP（＝COMPOUT1）が反転し、さらに、カウントイネーブル信号EN（＝ PCOMPOUT1）も反転（COMPOUT1と PCOMPOUT1は逆相）し、この時点からカウンタ部２５４はアップカウントを開始してＤrm＋Ｄsm＝１２８＋４０９６カウント目でカウント動作を停止する。

したがって、カウンタ部２５４は、“１２８＋４０９６−２０００＝２２２４”クロック分をアップカウントする。このとき、Ｐ相処理で得られるカウント値“−７８”からアップカウントを行なうので、カウンタ部２５４には、“−７８＋２２２４”＝２１４６が保持される。このカウント値２１４６のデータＤout はデジタル演算部２９へ転送される。デジタル演算部２９は、信号データＤsig の最大値に対応する最大カウント数ＤsmからデータＤout を減算することで、“４０９６−２１４６”＝１９５０を最終的な信号データＤsig として取得する。

なお、画素信号電圧Ｖｘ_0および画素信号電圧Ｖｘ_1の何れについてもＤ相処理時には、カウント位相調整部２６０は、低輝度範囲と高輝度範囲とを切り分ける閾値に対応する、参照信号SLP_ADC のスロープ期間のたとえば中間電圧近傍で立ち上がるクロック信号CLK で電圧比較部２５２の比較出力COMPをラッチしておく。そして。次行の処理時に比較出力COMPを正転出力してカウントイネーブル信号ENとするのか、反転出力してカウントイネーブル信号ENとするのかの位相調整を行なう。低輝度範囲と高輝度範囲とを切り分けるＣＬＫ信号が立ち上がるタイミングを参照信号SLP_ADC の中間電圧に設定すれば、カウンタ部２５４の活性化期間は、参照信号SLP_ADC のスロープ期間の半分より長くなることはない。

当該行でのＤ相処理時の画素信号電圧Ｖｘの信号レベルＳsig が低輝度範囲に属するときにはクロック信号CLK の立上り時点では電圧比較部２５２の比較出力COMPが反転してＬレベルにあるので、カウント位相調整部２６０は、比較出力COMPの位相情報としてＬレベルをラッチする。逆に、当該行でのＤ相処理時の画素信号電圧Ｖｘの信号レベルＳsig が高輝度範囲に属するときにはクロック信号CLK の立上り時点では電圧比較部２５２の比較出力COMPが反転しておらずＨレベルにあるので、カウント位相調整部２６０は、比較出力COMPの位相情報としてＨレベルをラッチする。

ＥＸ−ＯＲゲートの一方の入力端に比較パルスCOMPを入力し、他方の入力端に当該行でのラッチ情報を位相調整制御信号として入力する。位相調整制御信号は、信号レベルＳsig が低輝度範囲に属するときにＬレベル、信号レベルＳsig が高輝度範囲に属するときにＨレベルである。こうすることで、当該行において信号レベルＳsig が低輝度範囲に属するときには、次行の処理時には、比較パルスCOMPを論理反転しないでカウントイネーブル信号ENとして出力するので前半カウント動作（第１処理例）を適用することになる。また、当該行において信号レベルＳsig が高輝度範囲に属するときには、次行の処理時には、比較パルスCOMPを論理反転してカウントイネーブル信号ENとして出力するので後半カウント動作（第２処理例）を適用することになる。

本例のように、補数カウント動作に伴うデータ修正をデジタル演算部２９にて行なう構成とする場合には、カウント位相調整部２６０にてラッチしておいた比較出力COMPの位相情報を水平信号線１８，１８ｘを介してデジタル演算部２９へ通知する。デジタル演算部２９は、この情報を元に、補数カウントがなされた画素データに関して、補数カウント動作に伴うデータ修正を行なう。

＜固体撮像装置の動作；第３処理例の動作＞
図示を割愛するが、第３処理例では、参照信号比較型などと称されるＡＤ変換方式を採用する場合に、カウンタ部２５４の面積増大の問題を抑えながら、差分処理機能をＡＤ変換と同時に行なうことのできる仕組みにする。

回路構成面では、カウントモードを切り替える仕組みを採らずに、１回目と２回目の各ＡＤ変換処理時に同一カウントモードでカウントするとともに、それぞれのカウント位相を異なるものとする仕組みを採る。第１処理例や第２処理例と同様に、２回目のカウント処理時には、１回目のカウント処理結果からカウント処理を開始する。

第３処理例では、カウントモードを切り替える必要がないので、回路構成としては図２に示した第１の構成例を採用することもできれば、図２Ａに示した第２の構成例を採用することもできる。

ここで、「カウント位相を異なるものとする」とは、１回目のＡＤ変換処理（たとえばＰ相の処理）時と２回目のＡＤ変換処理（たとえばＤ相の処理）時とで、カウント処理期間を異なるものとすることを意味する。より具体的には、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの期間でカウント処理を行なうか、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点（通常は参照信号SLP_ADC の変化を停止させる時点）までの期間でカウント処理を行なうかの違いがカウント位相の違いを意味する。

つまり、２回に亘るカウント処理において、比較出力COMPが反転する時点を境として、前半カウント動作である実数カウント処理と後半カウント動作である補数カウント処理とを組み合わせるのである。

一般的には、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの期間および参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの期間と、電圧比較部２５２から出力される比較パルスCOMPの出力レベルとが対応しているので、比較パルスCOMPがＬレベルの期間でカウント処理を開始するかＨレベルの期間でカウント処理を開始するかを切り替えればよい。

加えて第３処理例では、２回に亘るカウント処理結果として差分処理結果が取得できるように、第１の手法としては、１回目のカウント処理を開始する際に、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点以降でカウント処理を行なう回の最大ＡＤ変換期間に相当するカウント値をカウントモードに応じた符号（正または負）を付して初期値Ｄini として初期設定し、その初期値Ｄini からカウント処理を開始する。あるいは、第２の手法としては、第１処理例と同様に“０”からカウント処理を開始しつつ、２回目のカウント処理が完了した後、カウンタ部２５４の後段のデジタル演算部２９で初期値Ｄini の分を補正する。第１の手法は、カウンタ部２５４の後段で初期値Ｄini の分を補正する必要がなく、１画素分のＡＤ変換処理結果が得られればよい場合に好適な手法である。一方、第２の手法は、複数画素の信号成分Ｖsig の積和演算のＡＤ変換処理結果を得る場合に好適な手法である。

つまり、第３処理例において、他方を信号レベルＳsig のカウント処理に割り当てる場合には、信号レベルＳsig のカウント処理は補数をカウントする動作と考えてよい。この場合、補数をカウントするので、最終的なデータが実数となるようにするデータ修正の仕組みが必要となる。そのデータ修正の仕組みとしては、１回目のカウント処理時の初期値で対処することもできるし、後段回路であるデジタル演算部２９にてデジタル演算で対処することもできるのである。

＜固体撮像装置の動作；第４処理例の動作＞
図３Ｂは、参照信号比較型ＡＤ変換の第４処理例の動作を説明するタイミングチャートである。

第４処理例は、カラム回路２５の後段（たとえばデジタル演算部２９）にてリセットレベルと信号レベルとの間の差分処理を行なう場合に対応したものである。

この場合には、ダウンカウント動作とアップカウント動作の何れか一方のみで動作しつつ、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするか、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする。

第４処理例では、カウントモードを切り替える必要がないので、回路構成としては図２に示した第１の構成例を採用することもできれば、図２Ａに示した第２の構成例を採用することもできる。なお、第１の構成例を採用する場合には、たとえばカウンタ部２５４およびデータ記憶・転送出力部２５６ともに、Ｐ相およびＤ相の各処理において取得した各データＤｐ，Ｄｄを内部の異なった格納部に保持するように対処すればよい。

図３Ｂでは、図２Ａに示した第２の構成例を採用した場合で示している。任意の行Ｖｘの単位画素３から垂直信号線１９_1〜１９_hのＰ相レベル（リセットレベルＳrst ）の読み出しが安定した後、参照信号生成部２７は各列の電圧比較部２５２へ供給する参照信号SLP_ADC の時間変化を開始し、かつカウンタ部２５４ではアップカウントを開始し、列ごとにリセットレベルＳrst との比較を行なう。リセットレベルＳrst と参照信号SLP_ADC とが一致したとき比較出力COMPが反転するので、そのタイミングでデータ記憶・転送出力部２５６はカウントデータを取り込み、Ｐ相データＤｐ用の保持部（メモリ装置１）へ格納する。

さらに、Ｄ相レベル（信号レベルＳsig ）の読み出しが安定した後、参照信号生成部２７は各列の電圧比較部２５２へ供給する参照信号SLP_ADC の時間変化を開始し、かつカウンタ部２５４ではアップカウントを開始し、列ごとに信号レベルＳsig との比較を行なう。信号レベルＳsig と参照信号SLP_ADC とが一致したとき比較出力COMPが反転するので、そのタイミングでデータ記憶・転送出力部２５６はカウントデータを取り込み、Ｄ相データＤｄ用の保持部（メモリ装置２）へ格納する。

以上のＡＤ変換期間終了後、水平走査部１２による制御の元で、データ記憶・転送出力部２５６に保持されたＰ相とＤ相のそれぞれｎビットのデジタルデータＤｐ，Ｄｄがそれぞれ相補データＱｐ，ｘＱｐ，Ｑｄ，ｘＱｄとして２＊２＊ｎ本の水平信号線１８，１８ｘを経て、順次デジタル演算部２９へ転送される。つまり、カラム回路２５は、各回のカウント結果をリセットレベルＳrst に関する相補データＱｐ，ｘＱｐと信号レベルＳsig に関する相補データＱｄ，ｘＱｄとしてデジタル演算部２９へ出力する。デジタル演算部２９は、相補データＱｐ，ｘＱｐに基づき元のデジタルデータＤｐを再生するとともに、相補データＱｄ，ｘＱｄに基づき元のデジタルデータＤｄを再生する。その後、再生したデータＤｐ，Ｄｄを使って“Ｄｄ−Ｄｐ”の差分処理を行なうことで、信号成分Ｖsig に関するＡＤ変換データＤsig を取得する。その後、順次行ごとに同様の動作が繰り返され
ることで２次元画像が生成される。

＜水平転送の問題点について＞
ここで、各列のデータ記憶・転送出力部２５６に保持されたデータを、シングルエンドの情報としてバスラインである水平信号線１８を介して順次出力回路２８（あるいはデジタル演算部２９）側に転送する場合、水平信号線１８に寄生容量が存在するため、転送スピードの劣化や、寄生容量抑制のため水平信号線１８に使われる配線幅（ Metal幅）を広げなければならずチップサイズが大きくなるなどの、寄生容量の存在により様々な問題が生ずる。

たとえば、寄生容量の値は、
（１）水平信号線１８による容量、
（２）出力回路２８の入力段による容量、
（３）１つのデータ記憶・転送出力部２５６の出力段による容量×データ記憶・転送出力部２５６の総数、
（４）水平信号線１８と１つのデータ記憶・転送出力部２５６の出力段とを接続する配線の容量×データ記憶・転送出力部２５６の総数、
などを合計した値となる。

したがって、各列のデータ記憶・転送出力部２５６に保持されたデータを、データ記憶・転送出力部２５６を順次選択して水平信号線１８に読み出す場合、上述した水平信号線１８の寄生容量のため、データ転送に障害が生じる。特に、寄生容量の容量値が大きくなれば、信号遅延の原因となり、データ転送の高速化を妨げることとなる。

たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、ＡＤ変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、水平走査部１２で選択されたデータ記憶・転送出力部２５６が水平信号線１８を駆動し、その信号が出力回路２８に到達するまでの時間が支配的となる。

水平方向の画素分、たとえば２０００列の単位画素３を有する画素アレイ部１０の場合、２０００個のデータ記憶・転送出力部２５６が水平信号線１８に接続されることになり、データ記憶・転送出力部２５６の出力段おのおのの持つ寄生容量が合成され、選択されたデータ記憶・転送出力部２５６はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるため水平信号線１８に接続されるデータ記憶・転送出力部２５６の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。

このような問題を解決する一手法として、寄生抵抗を減少させ、寄生容量による配線遅延を抑制するために、水平信号線１８に使われる配線幅を広げる手法が考えられるが、ビット別のデータをバスラインとしての水平信号線１８で転送するには、チップサイズが大きくなってしまう。

そこで、本実施形態では、画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みにおいて、水平信号線の寄生容量に起因する問題を改善することのできる仕組みにする。その仕組みの基本は、シングルエンドの情報として水平信号線上を転送するのではなく、相補情報として水平信号線上を転送することにある。以下、具体的に説明する。

＜データ記憶・転送出力部と出力回路の構成＞
図４〜図４Ｂは、図１に示したカラム処理部２６（特にデータ記憶・転送出力部２５６周辺）と出力回路２８の構成例を説明する図である。図４はデータ記憶・転送出力部２５６の詳細を示す回路ブロック図である。図４Ａはデータ記憶・転送出力部２５６周辺と出力回路２８の構成例を示す回路ブロック図である。図４Ｂは、その基本動作を説明する電圧レベル図である。

本実施形態の固体撮像装置１においては、水平信号線１８の寄生容量の影響を受けずにデータの高速転送を実現する仕組みとして、各データ記憶・転送出力部２５６のデータ保持機能部から出力されるＨ，Ｌの論理レベルのデータをそのまま転送ドライバを介して水平信号線１８に出力するのではなく、相補データＱsig ，ｘＱsig として、それ用の水平信号線１８，１８ｘ上を転送し、出力回路２８にて元の論理レベルのデータＤに再変換する構成をとる。

そのための仕組みの基本構成としては、先ず図４（１）に示すように、データ記憶・転送出力部２５６は、クロック端子CKに入力されたサブクロックDLATに同期してＤ入力端子に入力されたカラム回路２５のＡＤ変換部２５ｂからのデータを取り込み保持するデータ保持部の一例であるＤ型フリップフロップ（Ｄ−ＦＦ）４０２と、転送出力機能部としてのバス駆動回路（データ出力段）の一例である転送ドライバ４０４，４０４ｘを有する。

Ｄ型フリップフロップ４０２の非反転出力Ｑが転送ドライバ４０４に入力され、その出力は、バスラインである水平信号線１８を介して出力回路２８に接続されている。一方、Ｄ型フリップフロップ４０２の反転出力ｘＱが転送ドライバ４０４ｘに入力され、その出力は、バスラインである水平信号線１８ｘを介して出力回路２８に接続されている。

各転送ドライバ４０４_1〜４０４_h，４０４ｘ_1〜４０４ｘ_hの出力イネーブル端子OEには、通信・タイミング制御部２０から、対応する水平データ転送クロックφＨ_1〜φＨ_hが入力されるようになっている。転送ドライバ４０４_1〜４０４_h，４０４ｘ_1〜４０４ｘ_hのそれぞれは、対応する水平データ転送クロックφＨ_1〜φＨ_hがアクティブ（本例ではＨ（ハイ）レベルとする）のときに（つまり出力イネーブル端子OEがＨレベルのときに）、入力された情報を、水平信号線１８，１８ｘを介して出力回路２８に転送する。

図４（２）に示すように、カウンタ部２５４_１〜２５４_hのそれぞれは、非同期アップ／ダウンカウンタの構成を持ち、ｎビット分のカウンタセル（たとえばＤラッチ）２５４_0〜２５４_n-1を縦続接続している。「縦続接続」とは前段のカウンタセルの出力データを後段のカウンタセルのクロック端へ入力する接続を意味する。初段のカウンタセル２５４_0のクロック端へはカウントクロックCK_CNTを供給する。データ記憶・転送出力部２５６のＤ型フリップフロップ４０２_１〜４０２_hのそれぞれは、ビット別にＤラッチを有する。転送ドライバ４０４_1〜４０４_h，４０４ｘ_1〜４０４ｘ_hのそれぞれは、ドライブトランジスタ（Ｄ−Ｔｒ）を有する。カウント数に対応するｎビット分のカウンタセル、Ｄラッチ、ドライブトランジスタは、直列接続されている。

ドライブトランジスタは、対応する水平信号線１８，１８ｘ（以下水平転送バスBUS ，xBUSとも称する）に、並列接続され、水平走査部１２により、選択的にカウントデータをビット別に出力する各Ｄラッチからの相補データＱ，ｘＱを転送する。

固体撮像装置１は、Ｄ型フリップフロップ（Ｄ−ＦＦ）４０２の後段には、Ｄ型フリップフロップ４０２から出力されるＨ（電源側），Ｌ（接地側）の論理レベルの一方を電源−接地間の第３の電圧レベルに変更する第１振幅レベル変更部４１０，４１０ｘと、第１振幅レベル変更部４１０，４１０ｘで振幅レベルが変更された相補情報をそれぞれ増幅する主増幅部４１１と、主増幅部４１１の出力情報（比較結果）を所定のタイミングで保持するラッチ部４１９とを備える。ラッチ部４１９は、差動増幅部４１８から出力された情報を所定のタイミングで取り込み保持するデータ保持部の一例である。ラッチ部４１９には、主増幅部４１１の出力情報（比較結果）を保持するタイミングを規定する制御パルス（ラッチクロック）LTが水平走査部１２から供給される。

ラッチクロックLTは、水平データ転送クロックφＨと同期したものとする。詳しくは、水平データ転送クロックφＨで規定される転送サイクル中の概ね中間の位置で主増幅部４１１の出力情報（比較結果）をラッチ部４１９が保持するような制御パルスにしておく。

図４Ａに示すように、主増幅部４１１は、第１振幅レベル変更部４１０，４１０ｘで振幅レベルが変更された情報を増幅する相補信号増幅部として機能する第２振幅レベル変更部４１７，４１７ｘと、第２振幅レベル変更部４１７，４１７ｘの出力を比較増幅する差動増幅部４１８を具備する。水平転送バスBUS 上のデータＱと水平転送バスxBUS上のデータｘＱとは反転データ（相補データ）となっており、第２振幅レベル変更部４１７，４１７ｘは同一の構成となっている。主増幅部４１１やラッチ部４１９は、各列共通の水平転送バスBUS ，xBUSに対して設けられた出力回路２８内に設けられている。

第１振幅レベル変更部４１０，４１０ｘは先ず、Ｄ型フリップフロップ４０２の最終段アンプの出力端Ｑ，ｘＱから出力されるＨ（電源側），Ｌ（接地側）の論理レベルの一方を電源−接地間の第３の電圧レベルに変換する第１レベル調整部４１４，４１４ｘを、それぞれ列ごとの転送ドライバ４０４，４０４ｘに備える。

また、第１振幅レベル変更部４１０，４１０ｘは、Ｄ型フリップフロップ４０２から出力されるＨ，Ｌの論理レベルの他方を電源−接地間の第４の電圧レベルに変換する第２レベル調整部４１５，４１５ｘと、第２レベル調整部４１５，４１５ｘで変換される第４の電圧レベルによる過充電を抑制して第４の電圧レベルの最大値を電源−接地間の第５の電圧レベルに制限する第３レベル調整部４１６，４１６ｘを有する。第２レベル調整部４１５，４１５ｘと第３レベル調整部４１６，４１６ｘは、各列共通の水平転送バスBUS ，xBUSに対して設けられた出力回路２８内に設けられている。

第１レベル調整部４１４，４１４ｘは、たとえば、図４Ｂに示すように、Ｄ型フリップフロップ４０２から出力されるＨの論理レベルを電源−接地間の第３の電圧レベルＶL3に変更する。これに対応して、第２レベル調整部４１５，４１５ｘは、Ｄ型フリップフロップ４０２から出力されるＬの論理レベルを電源−接地間の第４の電圧レベルＶH4（＞ＶL3）に変更する。

このように、本実施形態の転送ドライバ４０４，４０４ｘ（特に第１レベル調整部４１４，４１４ｘ）と第２レベル調整部４１５，４１５ｘは、反転型の構成となっており、図４Ｂに示すように、Ｄ型フリップフロップ４０２からの一般的な電圧レベルＶＬ（接地電位相当），ＶＨ（論理回路用の電源電位相当）の２値の論理レベル（ロジックレベル）のデータ（同図（１））を、より電圧振幅（ＶL3〜ＶH4）の狭いアナログ状の電圧信号に変換して水平転送バスBUS ，xBUSに出力する（同図（２））。これは、高負荷の水平転送バスBUS ，xBUSの駆動において、高速データ転送の観点では、ＶＬ，ＶＨの元の論理レベルのままで水平転送バスBUS ，xBUSを介して出力回路２８に情報を転送する場合よりも駆動能力や電力消費や対雑音性能などの面で有利にするためである。

出力回路２８の第２振幅レベル変更部４１７，４１７ｘは、転送ドライバ４０４，４０４ｘ（特に第１レベル調整部４１４，４１４ｘ）と第２レベル調整部４１５，４１５ｘによって論理レベル（ロジックレベル）から電圧振幅（ＶL3〜ＶH4）の狭いアナログ状の信号に変換された水平転送バスBUS ，xBUS上の電圧情報（ＶL3〜ＶH4）を受け取ると、振幅レベルがＶL3〜ＶH4よりも広いＶL6〜ＶH6の差動増幅部４１８用の電圧情報ＶＱ，ｘＶＱに変換（反転増幅）して出力する（同図（３））。

第３レベル調整部４１６，４１６ｘは、相補データＱ，ｘＱがＬレベルで第１レベル調整部４１４，４１４ｘに対する駆動がないときに、第２レベル調整部４１５，４１５ｘで変換された第４の電圧レベルＶH4によって水平転送バスBUS ，xBUSが充電されたときの最大充電電位を第５の電圧レベルＶH5に制限することで、電源レベルまで過充電されるのを抑制する機能を持つ。

差動増幅部４１８は、たとえば図４Ｂ（４）に示すように、振幅レベルＶL6〜ＶH6で互いに逆極性で変化する電圧情報ＶＱ，ｘＶＱに基づき、水平転送バスBUS 上の電圧情報ＶＱが、水平転送バスxBUS上の電圧情報ｘＶＱよりも高いか低いかを電圧比較器（コンパレータ）で比較し、その電圧差を電圧比較器が持つ増幅機能により（必要に応じて出力バッファとの協働処理によって）、ラッチ部４１９用の論理レベルＶLout，ＶHoutまで増幅する。

情報をシングルエンドで水平信号線１８上を転送する場合、水平転送路としての水平信号線１８は長く、そのため寄生ＣＲが転送スピードを制限することとなる。また、動作の高速化のため、ＡＤ変換用のカウント動作と水平転送動作を並行して行なうパイプライン処理にする場合、カウンタ動作時の電源ノイズが、水平転送路に混入し、その高速化を制限し、高速化を抑制することにもなる。

これに対して、本実施形態では、ラッチ回路（本例ではＤ型フリップフロップ４０２）の論理出力レベルのままで水平信号線１８上をデータ転送するのではなく、相補情報で転送するとともに、より小振幅の電圧信号に変換して出力回路２８に伝達し、出力回路２８にて再度後段回路用の論理レベルとなるようにデータ再生する構成となっているのである。相補的で、しかも小振幅の電圧信号で水平信号線１８，１８ｘ上を転送することにより、結果として高速な水平転送を実現するようにしている。また、相補情報を転送する構成とすることで、水平転送路に電源ノイズなどのコモンモードノイズがのっても、その影響をキャンセルできることから、転送エラーを飛躍的に低減することもできる。特にデジタルデータを相補データで転送する場合には、転送された相補データに基づき元のデータを再生してから所定のタイミングでラッチすることでデータ精度を飛躍的に高めることもできる。以下、具体的な構成例を示して説明する。

＜構成例＞
図５および図５Ａは、具体的な構成例を説明する図である。図５に示すように、先ずデータ記憶・転送出力部２５６の第１レベル調整部４１４，４１４ｘは、Ｄ型フリップフロップ４０２の出力端Ｑ，ｘＱと水平転送バスBUS ，xBUSとの間にドライブトランジスタ（Ｄ−Ｔｒ）として機能するＮＭＯＳトランジスタ４２０とアナログスイッチ機能を持つスイッチトランジスタとしてのＮＭＯＳトランジスタ４２２を有する。

ＮＭＯＳトランジスタ４２２のゲート端には、水平走査部１２からの水平データ転送クロックφＨ_1〜φＨ_hの列対応のものが供給される。ＮＭＯＳトランジスタ４２２は、水平走査部１２の制御の元で、ＮＭＯＳトランジスタ４２０の反転出力を各列共通の水平転送バスBUS ，xBUS側に出力する。

ＮＭＯＳトランジスタ４２０は、ゲート端にＤ型フリップフロップ４０２の出力端Ｑ，ｘＱの出力データが入力され、ソース端が接地され、ドレイン端がＮＭＯＳトランジスタ４２２の一方の入出力端（たとえばソース端）に接続されている。

ＮＭＯＳトランジスタ４２０は、ＮＭＯＳトランジスタ４２２がオン時にＤ型フリップフロップ４０２の出力端Ｑ，ｘＱの出力データのＨ（電源側）の論理レベルを、論理反転して電源−接地間の第３の電圧レベルＶL3に変換する。

また、水平転送バスBUS ，xBUSには、Ｄ型フリップフロップ４０２の出力端Ｑ，ｘＱから出力されるＬ，Ｈの論理レベルの内のＬ（接地側）の論理レベルに関して、論理反転して第４の電圧レベルＶL4に変換する第２レベル調整部４１５，４１５ｘが接続されている。本構成例において、第２レベル調整部４１５，４１５ｘは、水平転送バスBUS ，xBUSの電位をプルアップする手段として機能するものを用いる。

具体的には、プルアップ手段として機能する第２レベル調整部４１５，４１５ｘは、第１レベル調整部４１４，４１４ｘの出力が非アクティブ時（データＱ，ｘＱがＬレベル時に相当）に水平転送バスBUS ，xBUSを電源電圧Ｖdd側に引き寄せるために、ＰＭＯＳトランジスタを用いてプルアップする。このため、先ず、水平転送バスBUS ，xBUSと電源電圧Ｖddとの間に、ＰＭＯＳトランジスタ４４０を有する第２レベル調整部４１５，４１５ｘを設ける。ＰＭＯＳトランジスタ４４０のソース端には電源電圧Ｖddが供給され、ＰＭＯＳトランジスタ４４０のドレイン端が水平転送バスBUS ，xBUSと接続されている。

また、第１レベル調整部４１４，４１４ｘの出力が非アクティブ（データＱ，ｘＱがＬレベル時に相当）の状態が継続することで第４の電圧レベルＶH4による過充電を第５の電圧レベルＶH5までに制限する第３レベル調整部４１６，４１６ｘとして、ダイオード接続したＮＭＯＳトランジスタ４４２を水平転送バスBUS ，xBUSと接地との間に、アノードが水平転送バスBUS ，xBUS側となり、カソードが接地側となるように設ける。

ＰＭＯＳトランジスタ４４０は、第２振幅レベル変更部４１７，４１７ｘの一部を担当するようにもなっている。第２振幅レベル変更部４１７，４１７ｘは、ゲート端が水平転送バスBUS ，xBUSと接続されているＮＭＯＳトランジスタ４５０と、ＮＭＯＳトランジスタ４５０の負荷側（ドレイン端側）に設けられたカレントミラー接続されたＰＭＯＳトランジスタ４５２，４５４とＰＭＯＳトランジスタ４５４の負荷側（ドレイン端側）に設けられたＮＭＯＳトランジスタ４５６とを有する。

ＰＭＯＳトランジスタ４５２，４５４は、各ソース端には電源電圧Ｖddが供給され、各ベース端が共通に接続されかつＰＭＯＳトランジスタ４５２のドレイン端と接続されている。ＮＭＯＳトランジスタ４５０は、ソース端が接地され、ドレイン端がＰＭＯＳトランジスタ４５２のドレイン端と（さらにＰＭＯＳトランジスタ４５２，４５４の各ゲート端とも）接続されている。ＮＭＯＳトランジスタ４５６は、ソース端が接地され、ドレイン端がＰＭＯＳトランジスタ４５４のドレイン端と接続され、その接続点（アンプ出力端と称する）が差動増幅部４１８の各入力端の何れか一方と接続されている。ここでは、第２振幅レベル変更部４１７のＮＭＯＳトランジスタ４５６のドレイン端が差動増幅部４１８の非反転入力端（＋）と接続され、第２振幅レベル変更部４１７ｘのＮＭＯＳトランジスタ４５６のドレイン端が差動増幅部４１８の反転入力端（−）と接続されている。

アンプ出力端の電圧情報ＶＱ，ｘＶＱは、ＰＭＯＳトランジスタ４４０のゲート端（制御入力端）にも供給する。第２振幅レベル変更部４１７で増幅した電圧情報ＶＱ，ｘＶＱをＮＭＯＳトランジスタ４２０の負荷トランジスタとなるＰＭＯＳトランジスタ４４０のの制御入力端に供給して、増幅した信号（電圧情報ＶＱ，ｘＶＱ）に基づき水平転送バスBUS ，xBUS上の信号振幅を抑制する方向に働く帰還回路を構成するようにしている（その動作の詳細は後述する）。

主増幅部４１１は、ＮＭＯＳトランジスタ４５６の動作電流を規定するバイアス部４６０を有する。バイアス部４６０は、バイアス電圧Ｖｂがゲート端に設定されるＰＭＯＳトランジスタ４６２と、ＰＭＯＳトランジスタ４６２の負荷側（ドレイン端側）に設けられたＮＭＯＳトランジスタ４６４とを有する。ＰＭＯＳトランジスタ４６２は、ソース端には電源電圧Ｖddが供給され、ドレイン端がＮＭＯＳトランジスタ４６４のドレイン端と接続されている。ＮＭＯＳトランジスタ４６４は、ソース端が接地され、ゲート端とドレイン端が接続されている。

第２振幅レベル変更部４１７，４１７ｘの各ＮＭＯＳトランジスタ４５６は、バイアス部４６０のＮＭＯＳトランジスタ４６４のゲート端と接続され、ＮＭＯＳトランジスタ４６４とカレントミラー接続されるようになっている。つまり、ＮＭＯＳトランジスタ４５６の入力側（ゲート端）には、定電流源となるバイアス部４６０から所定のバイアスレベルが入力されている。

BUS増幅部として機能する第２振幅レベル変更部４１７のアンプ出力端の電圧情報ＶＱは差動増幅部４１８の非反転入力（＋）に供給され、xBUS増幅部として機能する第２振幅レベル変更部４１７ｘのアンプ出力端の電圧情報ｘＶＱは差動増幅部４１８の反転入力（−）に供給され、差動増幅部４１８によって比較増幅される。差動増幅部４１８にて比較増幅されることで再生されたデータのＬレベルに対応するＶLoutやデータのＨレベルに対応するＶHoutを呈する電圧情報ＶＤはラッチ部４１９に供給される。ラッチ部４１９は、電圧情報ＶＤを、水平データ転送クロックφＨと同期したラッチクロックLTに基づき、転送サイクル中の概ね中間の位置で取り込むことで、元の論理データＤを再生して、水平データ転送クロックφＨと同期的に出力する。

なお、ここでは、デジタルデータの水平転送に鑑みてラッチ部４１９にて最終的なデータを確定することでデータ再生の精度を高めるようにしているが、ラッチ部４１９を設けることは必須ではない。また、アナログ情報の水平転送のときにはラッチ部４１９を設けずに、差動増幅部４１８から出力される電圧情報をそのまま用いればよい。

第２振幅レベル変更部４１７，４１７ｘは、図から明らかなように同一の構成をなしている。これらは、さらに、アンプ出力端の電圧情報ＶＱ，ｘＶＱが同じような特性を呈するように、同一の性能のものとするのが好ましい。このためには、たとえば、第２振幅レベル変更部４１７，４１７ｘを近接した場所に配置するのが好ましい。特に、第２振幅レベル変更部４１７，４１７ｘの動作点は、ＮＭＯＳトランジスタ４５６の動作電流に大きく依存することから、第２振幅レベル変更部４１７側のＮＭＯＳトランジスタ４５６と第２振幅レベル変更部４１７ｘ側のＮＭＯＳトランジスタ４５６とを近接した場所に配置するのが好ましい。

また、ＮＭＯＳトランジスタ４５６はバイアス部４６０のＮＭＯＳトランジスタ４６４とカレントミラー接続されるので、それぞれのミラー回路を対称に配置するべく、ＮＭＯＳトランジスタ４６４を挟んで、第２振幅レベル変更部４１７側のＮＭＯＳトランジスタ４５６と第２振幅レベル変更部４１７ｘ側のＮＭＯＳトランジスタ４５６とを対称な場所に配置するのが好ましい。図示した構成図（回路図）は、その点を模式的に示している。また、第２振幅レベル変更部４１７，４１７ｘ内でも、それぞれのトランジスタ４４０，４５０，４５２，４５４，４５６を近接した場所に配置するのが好ましい。

このように、ＰＭＯＳトランジスタ４４０をプルアップ手段として持つ第２振幅レベル変更部４１７，４１７ｘの構成では、ある列の出力データＱ，ｘＱが“Ｌ”のときにはＰＭＯＳトランジスタ４４０を用いて水平転送バスBUS ，xBUSの電圧を電源電圧Ｖdd側にプルアップするように作用させる。また、ある列の出力データＱ，ｘＱが“Ｈ”になったときに、駆動されるＮＭＯＳトランジスタ４２０によりプルダウンして、信号値“Ｈ”を論理反転して伝送する。もちろん、ある列の出力データが“Ｌ”の場合は、ＮＭＯＳトランジスタ４２０がオフするため、ＰＭＯＳトランジスタ４４０によるプルアップにより信号値“Ｌ”を論理反転して伝送する。

ある列の出力データＱ，ｘＱが“Ｈ”になったときに、ＮＭＯＳトランジスタ４２０がオンし、水平転送バスBUS ，xBUSがプルダウンされてある電圧だけ低下し、Ｈレベルに対応する電源電圧ＶddとＬレベルに対応する接地電圧GND との間の第３の電圧レベルＶH3になる。どの程度の電圧低下が生じるかは、ＮＭＯＳトランジスタ４２０のドレイン−ソース間の駆動能力（ドレイン−ソース間の駆動電流と出力抵抗に関係する）と水平転送バスBUS ，xBUS側の負荷抵抗と負荷容量とで決まる。

第１レベル調整部４１４を構成するに当たり、ＡＤ変換部２５ｂやＤ型フリップフロップ４０２から出力されるＨ，Ｌの論理レベルを論理反転するトランジスタ（本例ではＮＭＯＳトランジスタ４２０）を使用することで、Ｈ，Ｌの論理レベルの一方（本例ではＨレベル）を簡単に第３の電圧レベルＶH3に変換できる利点がある。

また、ある列の出力データＱ，ｘＱが“Ｌ”のときにＨレベルに対応する電源電圧ＶddとＬレベルに対応する接地電圧GND との間の第４の電圧レベルＶL4とするためのプルアップ手段を具体的に構成するに当たり、ＭＯＳトランジスタを使用すれば、抵抗素子を使用する形態と比べて小面積で実現できる利点がある。加えて、ＬレベルからＨレベル（水平転送バスBUS ，xBUS上では論理反転されてＨレベルからＬレベル）への遷移時にはＰＭＯＳトランジスタ４４０の駆動能力を活かすことができるので抵抗素子に比べて駆動能力もある。ただし、ＮＭＯＳトランジスタ４２０がオンになると、ＰＭＯＳトランジスタ４２２Ｐを通じて、ＰＭＯＳトランジスタ４４０からＮＭＯＳトランジスタ４２０への貫通電流が流れる可能性がある。

＜構成例の増幅作用＞
図６Ａおよび図６Ｂは、図５Ａに示した構成例における第２振幅レベル変更部４１７，４１７ｘの増幅作用を説明する図であり、回路構成を機能的に表している。図６Ａは、図５Ａに示した構成例に対する比較例を適用する場合の動作を説明するものである。図６Ｂは、図５Ａに示した構成例を適用する場合の本実施形態の動作を説明するものである。

図６Ａに示すように、比較例の構成においては、寄生ＣＲの大きい転送路（バス）で、データ転送を行なうべく、本実施形態と同様に、差動型の転送回路を用いている。この差動型の転送回路では、転送路を充電するための負荷トランジスタ（電流源の構成をしている）と、相補データのドライブトランジスタにより駆動し、差動アンプで比較出力する。しかしながら、このような比較例の構成では、転送のスピードは、負荷トランジスタとドライブトランジスタのＤＣ的なバランスで充放電する能力で決まり、転送路の寄生ＣＲが大きい場合、この能力でスピードが決まる難点がある。

一方、図５Ａに示した本実施形態の構成例において、第２振幅レベル変更部４１７，４１７ｘは、帰還増幅回路を構成するようになっている。すなわち、ＰＭＯＳトランジスタ４５４のドレイン端とＮＭＯＳトランジスタ４５６のドレイン端とが接続された接続点がアンプ出力端となり、そのアンプ出力端に生じる差動増幅部４１８用の電圧情報ＶＱ，ｘＶＱがＰＭＯＳトランジスタ４４０のゲート端（制御入力端）に戻される。ＰＭＯＳトランジスタ４４０は、そのゲート電圧に基づき、水平転送バスBUS ，xBUSの電位変動を抑制する帰還回路を構成する。

先ず、Ｄ型フリップフロップ４０２から出力される論理データＱ，ｘＱがＬレベル時にＮＭＯＳトランジスタ４２０がオフすることでＰＭＯＳトランジスタ４４０のプルアップ作用によって水平転送バスBUS ，xBUSの電位を上げる方向に作用すると、ＮＭＯＳトランジスタ４５０はオンする方向に作用しカレントミラー接続されているＰＭＯＳトランジスタ４５２，４５４の電流が増加する。この電流増加はアンプ出力端に生じる電圧情報ＶＱ，ｘＶＱを高くする方向に作用し、その情報がＰＭＯＳトランジスタ４４０のゲート端に通知される。ＰＭＯＳトランジスタ４４０は、ゲート端の電位が高くなるとオフする方向に作用するので動作抵抗が高くなり、その結果、水平転送バスBUS ，xBUSの電位を下げる方向に作用する。つまり、ＰＭＯＳトランジスタ４４０は、水平転送バスBUS ，xBUSの電位上昇（振幅増加）があったとき、第２振幅レベル変更部４１７，４１７ｘのアンプ出力端の電圧情報ＶＱ，ｘＶＱを入力として水平転送バスBUS ，xBUSの振幅増加を抑制する方向に働く。

逆に、Ｄ型フリップフロップ４０２から出力される論理データＱ，ｘＱがＨレベル時にＮＭＯＳトランジスタ４２０がオンすることでプルダウンされ水平転送バスBUS ，xBUSの電位を下げる方向に作用すると、ＮＭＯＳトランジスタ４５０はオフする方向に作用しカレントミラー接続されているＰＭＯＳトランジスタ４５２，４５４の電流が減少する。この電流減少はアンプ出力端に生じる電圧情報ＶＱ，ｘＶＱを低くする方向に作用し、その情報がＰＭＯＳトランジスタ４４０のゲート端に通知される。

ＰＭＯＳトランジスタ４４０は、ゲート端の電位が低下するとオンする方向に作用するので動作抵抗が小さくなり、水平転送バスBUS ，xBUSの電位を上げる方向に作用する。つまり、ＰＭＯＳトランジスタ４４０は、水平転送バスBUS ，xBUSの電位低下（振幅減少）があったとき、第２振幅レベル変更部４１７，４１７ｘのアンプ出力端の電圧情報ＶＱ，ｘＶＱを入力として水平転送バスBUS ，xBUSの振幅減少を抑制する方向に働く。

このことから分るように、第２振幅レベル変更部４１７，４１７ｘは、帰還増幅回路として動作する。第２振幅レベル変更部４１７，４１７ｘのアンプ出力端に生じる電圧情報ＶＱ，ｘＶＱを負荷トランジスタとしてのＰＭＯＳトランジスタ４４０のゲート端に入力していることから、水平転送バスBUS ，xBUSの振幅レベルは、ＮＭＯＳトランジスタ４５６のゲート端のバイアスレベルと釣り合うレベルに自己整合的に安定する。

第２レベル調整部４１５としてＮＭＯＳトランジスタ４２０の負荷トランジスタとなるＰＭＯＳトランジスタ４４０を使用し、さらにそのＰＭＯＳトランジスタ４４０のゲート端にアンプ出力端の電圧情報ＶＱ，ｘＶＱを帰還させる構成とすることで、簡単に帰還増幅回路を構成できる利点がある。

このように、本実施形態の構成では、図６Ｂに示すように、相補出力データを転送するための２本の水平転送バスBUS ，xBUSと、水平転送バスBUS ，xBUS上に分散配置され、相補出力データに基づき水平転送バスBUS ，xBUSを駆動する各列のドライブトランジスタとして機能するＮＭＯＳトランジスタ４２０と、水平転送バスBUS ，xBUS上の信号を入力とし、差動アンプとしての差動増幅部４１８への入力信号（電圧情報ＶＱ，ｘＶＱ）を生成する増幅段としての第２振幅レベル変更部４１７（ BUS増幅部），４１７ｘ（xBUS増幅部）を備える。加えて、第２振幅レベル変更部４１７（ BUS増幅部），４１７ｘ（xBUS増幅部）で生成された電圧情報ＶＱ，ｘＶＱを入力として水平転送バスBUS ，xBUSにフィードバックする、すなわち水平転送路の振幅を抑制する方向に働く、負荷トランジスタとして機能するＰＭＯＳトランジスタ４４０を備える。

このような構成により、データ転送路である水平転送バスBUS ，xBUSに関しては、負荷トランジスタとしてのＰＭＯＳトランジスタ４４０がフィードバックトランジスタとしても機能するので、水平転送バスBUS ，xBUS上の情報を小振幅に抑えられるため、高速動作が可能となる。また、差動アンプとしての差動増幅部４１８の入力は、増幅段である BUS増幅部とて機能する第２振幅レベル変更部４１７およびxBUS増幅部とて機能する第２振幅レベル変更部４１７ｘにより振幅を増幅して電圧情報ＶＱ，ｘＶＱにしているため、高速かつ精度よく比較することができる。さらに、相補情報でデータ転送することで、水平転送バスBUS ，xBUSにノイズが混入しても、その影響をキャンセルできることから、ノイズ耐性が高い。

＜構成例のレベル抑制作用＞
図６Ｃおよび図６Ｄは、図５Ａに示した構成例における第３レベル調整部４１６，４１６ｘによるレベル抑制作用を説明する図である。

高負荷の水平転送バスBUS ，xBUSを高速で駆動する場合には、スルーレートを確保することが難しくなる。このことを示したのが図６Ｃ（１）である。ここでは、第３レベル調整部４１６，４１６ｘが設けられていない場合で示している。図示のように、そもそも電源電圧まで振幅するはずの水平転送バスBUS ，xBUSの電位が、実際にはある微小な振幅しか振れないことになる。これは、水平転送バスBUS ，xBUSには抵抗があり、またバッファ（本例ではＮＭＯＳトランジスタ４２０）に有限の出力インピーダンスがあるため、いわゆるＣＲ遅延により、微小な振幅になってしまうからである。

また、このように微小な振幅でしか振れない場合、信号の誤りを起こす可能性がある。このことを示したのが図６Ｃ（２）や図６Ｄ（１）である。図示のように、動作点が接地側に近い状態で隣り合った列ごとの出力が常に異なり、水平転送バスBUS ，xBUSの変化が常にある場合は、接地側に近い状態で振幅が小さくなり、変化がない場合は振幅が大きくなる。水平転送バスBUS 上の電位はデータがＨになるまで上昇を続けるが、水平転送バスxBUS上の電位は第２振幅レベル変更部４１７の作用により、所定のレベルに留まる。

BUS増幅部として機能する第２振幅レベル変更部４１７のアンプ出力端の電圧情報ＶＱは、差動増幅部４１８の非反転入力（＋）に供給され、xBUS増幅部として機能する第２振幅レベル変更部４１７ｘのアンプ出力端の電圧情報ｘＶＱは、差動増幅部４１８の反転入力（−）に供給され、差動増幅部４１８によって比較増幅される。そのため、図６Ｄ（２）に示すように、差動増幅部４１８にてデータを再生する閾値が出力変化で異なってしまうことにより、誤判定（データの再生エラー）の原因になる。

第３レベル調整部４１６，４１６ｘは、この問題点を解消するために設けられる。第３レベル調整部４１６，４１６ｘとして、たとえばダイオード接続したＮＭＯＳトランジスタ４２２を設けることで、データＱ，ｘＱがＬレベル時に水平転送バスBUS ，xBUSを充電する電位をダイオード接続したＮＭＯＳトランジスタ４４２と第２振幅レベル変更部４１７の作用により、所定の第５の電圧レベルＶH5までの上昇に制限できる。すなわち、第１レベル調整部４１４，４１４ｘによる水平転送バスBUS ，xBUSを接地側にしようとするドライブがない場合に（データＱ，ｘＱがＬレベル時に相当）、水平転送バスBUS ，xBUSの充電は第５の電圧レベルＶH5（≒ダイオード電圧＝０．６Ｖ程度）まで抑えられるので、水平転送バスBUS ，xBUSが電源レベルまで過充電されることを抑制できる。

この結果、水平転送バスBUS ，xBUS上の情報は、振幅レベルＶL3〜ＶH4がダイオード電圧の範囲に制限され、非常に小振幅となり、高速に反転動作が可能となる。その結果、図６Ｄ（３）に示すように、水平転送バスBUS ，xBUSの変化がない場合でも、データの再生エラーが起き難い。より完全にするには、振幅レベルＶL3〜ＶH4がダイオード電圧とほぼ等しくなるようにするのがよい。第３レベル調整部４１６，４１６ｘが存在しないときのプルアップ電位がダイオード電圧以上となるようにＮＭＯＳトランジスタ４５６のバイアスレベルを設定しておけば、ＮＭＯＳトランジスタ４２２によって自動的に、振幅レベルＶL3〜ＶH4がダイオード電圧とほぼ等しくなるようにされる。

なお、プルアップ時の電位を所定範囲（第５の電圧レベルＶH5）に抑制する第３レベル調整部４１６の構成としては、このようなＮＭＯＳトランジスタ４４２をダイオード接続した構成に限定されない。たとえば、ツェナーダイオードやその他の電圧制限素子を使用することもできる。ただし、ダイオードのカソードを接地（基準電位）側にアノードをバス線側に順方向で接続する構成を使用すれば、簡単にプルアップ時の電位を所定範囲（ダイオード電圧）に制限できる利点がある。ＭＯＳトランジスタをダイオード接続した構成では、集積回路への組み込みが容易である。

＜構成例の情報再生作用とバイアスレベルとの関係＞
図６Ｅは、図５Ａに示した構成例におけるＮＭＯＳトランジスタ４６４のバイアスレベルと差動増幅部４１８による情報再生作用との関係を説明する図である。ＮＭＯＳトランジスタ４６４の動作電流は第２振幅レベル変更部４１７，４１７ｘの消費電力や動作点に大きく作用する。消費電力の側面では、バイアス部４６０によるバイアス電流の設定（ＮＭＯＳトランジスタ４５６のゲート端へのバイアスレベル）に依存する構成にできることから、転送スピードに応じて、バイアス電流を変えることが可能であり、低消費電力化が可能となる。

一方、動作点の側面では、バイアスレベルが一致せずに、 BUS増幅部として機能する第２振幅レベル変更部４１７のアンプ出力端の動作点とxBUS増幅部として機能する第２振幅レベル変更部４１７ｘのアンプ出力端の動作点とが一致していないときには、図６Ｅに示すように、入力情報と差動増幅部４１８で再生される電圧情報ＶＤが示す再生情報との間にズレが生じる。図６Ｅでは僅かのズレで示しているが、アンプ出力端の動作点が大きくズレたときには、情報を再生できないことも起こり得る。

デジタルデータの水平転送であれば、差動増幅部４１８の後段にラッチ部４１９を設けて、転送サイクル中の概ね中間のタイミングで取り込むことで、データ再生の精度を高めることもできるが、アナログ情報の転送の場合にはそれができない。

この点においては、先にも説明したように、アンプ出力端の電圧情報ＶＱ，ｘＶＱが同じような特性を呈するように、第２振幅レベル変更部４１７側のＮＭＯＳトランジスタ４５６と第２振幅レベル変更部４１７ｘ側のＮＭＯＳトランジスタ４５６とを近接した場所に配置するなどして、第２振幅レベル変更部４１７，４１７ｘを同一の性能のものとするのが好ましい。

＜類似の構成例との対比＞
なお、上述した本実施形態の構成と似通った仕組みとして、たとえば参考文献１（特開平５−１２８８７０号公報）には、ダイナミック型半導体記憶装置のＩＯバス信号（入出力バス信号）の差動増幅部に関して、列デコーダにより選択された相補のビット線の信号を相補のバス線に伝達する手段と、バス線の信号を差動入力比較判定をする差動増幅器と、相補のバス線と差動増幅器の差動入力との間に設けられた電圧レベル変換回路（たとえばソースフォロワ回路）とを備える仕組みが提案されている。

転送路の差電位を判定する差動増幅器の差動入力電位を電源電圧レベルから、電位レベル変換回路を使って、下げることにより、Ｃ−ＭＯＳ構成での差動増幅器を飽和領域で使うことができるため、増幅動作全体を高速でかつ高利得にできる。

参考文献１の仕組みでは、電圧レベル変換回路（たとえばソースフォロワ回路）には増幅機能がなく、水平転送バスBUS ，xBUS上の情報を小振幅に抑えつつ、差動アンプ（差動増幅部４１８）の入力を大振幅にすることで、データ転送路に関して小振幅に抑えることで高速転送を実現しつつ、差動アンプの入力信号を大振幅にすることで高速かつ精度よく比較することができるという本実施形態に特有の作用効果を享受することはできない。

参考文献２（特開２００２−８４４６０号公報）には、ＣＭＯＳ型撮像装置において、増幅出力を直列接続された帰還抵抗と入力抵抗により電圧分配して電圧分配出力とし、電圧分配出力を差動の反転入力とする仕組みが提案されている。転送対象の情報はアナログ情報であり、正相信号を転送する正相信号線上の画素信号に対しての相補関係となる、逆相信号線上の逆相信号を差動アンプで生成するようにしているとともに、アンプゲインを１以上に設定可能に構成している。固定パターンノイズを抑圧した、１より大きい増幅度で増幅された出力信号を得ることができ、雑音の少ない仕組みになる。

しかしながら、参考文献２に記載の仕組みでは、アナログ情報の安定化時間を必要とする問題がある。それに対して、本実施形態の仕組みでは、デジタル情報の転送であり、２値の比較が可能な時間を保持すればよく、高速化の点で有利である。

＜撮像装置＞
図７は、前述の本実施形態の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置（カメラシステム）の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。

具体的には、撮像装置８は、太陽光や蛍光灯などの光源８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６から出力された撮像データを処理するカメラ信号処理部８１０を備えている。

カメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のカラムＡＤ回路２５ｂ（図１を参照）から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。

また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。

本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。

カメラ制御部９００は、システム全体を制御するものである。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）のための各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。

メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。

また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。

また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。

このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、データ記憶・転送出力部２５６や出力回路２８として、前述の実施形態を適用することで、水平転送おける水平信号線１８上の負荷容量に起因する問題を解決できる。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

＜電子機器への適用＞
たとえば前述の説明では、固体撮像装置や撮像装置において、画素信号をＡＤ変換して水平転送する場合での適用例を説明したが、ＡＤ変換やデータ転送の仕組みは、固体撮像装置や撮像装置に限らず、ダイナミック型半導体記憶装置において入出力バス信号を転送するなど、情報の転送処理を必要とするあらゆる電子機器に適用することができる。

本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 参照信号比較型ＡＤ変換を実行するための基本回路構成例（第１例）を示す図である。 参照信号比較型ＡＤ変換を実行するための基本回路構成例（第２例）を示す図である。 参照信号比較型ＡＤ変換の第１処理例の動作を説明するタイミングチャートである。 参照信号比較型ＡＤ変換の第２処理例の動作を説明するタイミングチャートである。 参照信号比較型ＡＤ変換の第４処理例の動作を説明するタイミングチャートである。 データ記憶・転送出力部の詳細を示す回路ブロック図である。 はデータ記憶・転送出力部周辺と出力回路の構成例を示す回路ブロック図である。 図４Ａに示した構成の基本動作を説明する電圧レベル図である。 具体的な構成例を説明する図である。 具体的な構成例を説明する図である。 図５Ａに示した構成例に対する比較例を適用する場合の動作を説明する図である。 図５Ａに示した構成例を適用する場合の本実施形態の動作を説明する図である。 図５Ａに示した構成例における第３レベル調整部によるレベル抑制作用を説明する図（その１）である。 図５Ａに示した構成例における第３レベル調整部によるレベル抑制作用を説明する図（その２）である。 図５Ａに示した構成例におけるＮＭＯＳトランジスタのバイアスレベルと差動増幅部による情報再生作用との関係を説明する図である。 本実施形態の固体撮像装置と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。

符号の説明

１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８，１８ｘ…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラム回路、２５２…電圧比較部、２５３…カウント動作制御部、２５４…カウンタ部、２５６…データ記憶・転送出力部、２５ｂ…ＡＤ変換部、２５ａ…差分処理部、２６…カラム処理部、２６０…カウント位相調整部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、２９…デジタル演算部、３…単位画素、４１０…第１振幅レベル変更部、４１１…主増幅部、４１４…第１レベル調整部、４１５…第２レベル調整部、４１６…第３レベル調整部、４１７…第２振幅レベル変更部、４１８…差動増幅部、４１９…ラッチ部、７…駆動制御部、８…撮像装置、９００…カメラ制御部

Claims (15)

1. 単位画素が配列された画素部と、
   前記画素部の各単位画素から読み出されたアナログの画素信号の大きさに応じたデジタル値をもつデジタル信号と、当該デジタル信号に対し位相が１８０度異なるデジタル補信号とを生成する相補信号生成部と、
   相補の信号線対と、
   前記デジタル信号と前記デジタル補信号のそれぞれを、前記相補の信号線対に転送する水平走査部と、
   前記相補の信号線対を伝送された前記デジタル信号と前記デジタル補信号を差動入力で受けて、前記デジタル信号を再生する差動増幅部と、
   を備える固体撮像装置。
2. 前記画素部は、前記単位画素が行列状に配列されており、
   前記画素部の各単位画素からアナログの画素信号を読み出す垂直走査部をさらに備えた、
   請求項１に記載の固体撮像装置。
3. 前記画素部の各単位画素から読み出されたアナログの画素信号を前記デジタル信号に変換し、当該デジタル信号と前記デジタル補信号を出力するＡＤ変換部をさらに備え、
   前記デジタル信号と前記デジタル補信号は、相補のビットデータの信号である
   請求項１に記載の固体撮像装置。
4. 前記相補の信号線対上の各信号をそれぞれ増幅する相補信号増幅部をさらに備え、
   前記差動増幅部は、前記相補信号増幅部で増幅された各信号を差動入力で受けて、前記デジタル信号を再生する、
   請求項１から３の何れか一項に記載の固体撮像装置。
5. 前記相補信号増幅部は、増幅した信号に基づき前記相補の信号線対上の各信号の振幅変動を抑制する方向に働く帰還回路を有する、
   請求項４に記載の固体撮像装置。
6. 前記相補の信号線対の電位をプルダウンする駆動トランジスタを具備した第１のレベル調整部と、
   前記相補の信号線対の電位をプルアップする負荷トランジスタを具備した第２のレベル調整部と、
   を備え、
   前記帰還回路は、前記増幅した信号を前記負荷トランジスタの制御入力端に供給するように構成されている、
   請求項５に記載の固体撮像装置。
7. 前記プルアップ時の電位を所定範囲に抑制する第３のレベル調整部を備える、
   請求項６に記載の固体撮像装置。
8. 前記第３のレベル調整部は、前記相補の信号線と基準電位との間に順方向で接続されたダイオードを有する、
   請求項７に記載の固体撮像装置。
9. 単位画素が行列状に配列された画素部と、
   前記画素部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
   前記画素部の各単位画素から読み出されたアナログの画素信号の大きさに応じたデジタル値をもつデジタル信号と、当該デジタル信号に対し位相が１８０度異なるデジタル補信号とを生成する相補信号生成部と、
   相補の信号線対と、
   前記デジタル信号と前記デジタル補信号のそれぞれを、前記相補の信号線対に転送する水平走査部と、
   前記相補の信号線対を伝送された前記デジタル信号と前記デジタル補信号を差動入力で受けて、前記デジタル信号を再生する差動増幅部と、
   前記垂直走査部および前記水平走査部を制御するための制御情報を生成する主制御部と、
   を備える撮像装置。
10. 互いに位相差が１８０度異なる相補関係をもつ２つの相補のデジタル情報を伝送する相補の信号線対と、
    前記２つの相補のデジタル情報を、前記相補の信号線対上に転送して伝送させる走査部と、
    前記相補の信号線対上を伝送された前記２つの相補のデジタル情報をそれぞれ増幅する相補信号増幅部と、
    前記相補信号増幅部で増幅された相補のデジタル情報の各信号を差動入力で受けて、前記２つの相補のデジタル情報の一方を再生する差動増幅部と、
    を備える電子機器。
11. 前記相補信号増幅部は、増幅した信号に基づき前記相補の信号線対上の各信号の振幅変動を抑制する方向に働く帰還回路を有する、
    請求項１０に記載の電子機器。
12. 前記相補の信号線対の電位をプルダウンする駆動トランジスタを具備した第１のレベル調整部と、
    前記相補の信号線対の電位をプルアップする負荷トランジスタを具備した第２のレベル調整部と、
    を備え、
    前記帰還回路は、前記増幅した信号を前記負荷トランジスタの制御入力端に供給するように構成されている、
    請求項１１に記載の電子機器。
13. 前記プルアップ時の電位を所定範囲に抑制する第３のレベル調整部を備える、
    請求項１２に記載の電子機器。
14. 前記第３のレベル調整部は、前記相補の信号線と基準電位との間に順方向で接続されたダイオードを有する、
    請求項１３に記載の電子機器。
15. 前記差動増幅部から出力された情報を所定のタイミングで取り込み保持するデータ保持部をさらに備える、
    請求項１０から１４の何れか一項に記載の電子機器。

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