JP4952498B2 - データ処理装置、固体撮像装置、撮像装置、電子機器 - Google Patents

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本発明は、ＡＤ（アナログ−デジタル）変換を伴うデータ処理を行なうデータ処理装置並びに前記ＡＤ変換の仕組みを利用した物理量分布検知の半導体装置の一例である固体撮像装置、撮像装置、および電子機器に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、デジタル信号処理技術に関する。特に、処理対象信号を取り扱う際のデジタルデータの取得技術に関する。
近年では、固体撮像装置の一例として、ＣＣＤ（Charge Coupled Device ）イメージセンサが持つ種々の問題を克服し得るＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のイメージセンサが注目を集めている。
たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、画素アレイ部１０の後段に列（カラム：Ｃｏｌｕｍｎ）ごとに信号処理回路を設けておき、アドレス制御の一例として、画素アレイ部の中のある１行（ロー：Ｒｏｗ）を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。
また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。
この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている。
またＡＤ変換方式としても、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するための漸次値の変化するいわゆるランプ状の参照信号（ランプ波）と比較するとともに、この比較処理と並行して計数処理を行ない、比較処理が完了した時点の計数値に基づいて単位信号のデジタルデータを取得する、いわゆるスロープ積分型あるいはランプ信号比較型（以下本明細書においては参照信号比較型と称する）と言われるＡＤ変換方式がある。参照信号比較型ＡＤ変換方式と前述の列並列出力型とを組み合わせることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。
ここで画素信号は、詳細には、画素リセット時の画素信号レベルと信号電荷を読み出すときの画素信号レベルとの差分が真の信号成分となるので、参照信号比較型ＡＤ変換方式とする場合においても、何れかの箇所で差分処理が必要となることを考慮した仕組みが採られる。このときには、参照信号比較型ＡＤ変換方式と列並列出力型とを組み合わせて画素信号を１行分の全画素について同時にデジタルデータに変換する場合に差分処理を合わせて行なう仕組みが採られることがある。
たとえば、列並列型のＡＤ変換装置を搭載した固体撮像装置の一例が非特許文献１や特許文献１に提案されている。
W.Yang et. al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp.304-305,Feb.,1999 特開２００５−２７８１３５号公報
非特許文献１に記載の仕組みでは、マスターとなるカウンタをカラム領域外に置くとともにカウンタのビット出力をカラム領域まで引き延ばしておき、カラム領域内では、カラム別に信号レベルに応じた計数処理後にビット出力をラッチ（保持）することで、カラム（列）ごとに画素信号電圧レベルに応じたＡＤ変換データを取得する仕組みが開示されている。この非特許文献１に記載の仕組みでは、画素リセット時の画素信号電圧レベル（リセットレベル）のＡＤ変換結果と信号電荷を読み出すときの画素信号電圧レベル（信号レベル）のＡＤ変換結果とを別のデータ保持部に保持しておきそれらをセットにして水平信号線を介して後段の減算回路に転送し、減算回路で差分処理を行なうようにしている。
また、特許文献１に記載の仕組みでは、カラム領域内にカラム別にカウンタを設け、カラム別に画素信号電圧レベルに応じた計数処理後に自列のカウンタ出力をラッチ（保持）することで、カラム（列）ごとに信号振幅に応じたＡＤ変換データを取得する仕組みが開示されている。この特許文献１に記載の仕組みでは、アップカウントとダウンカウントのモードを切替可能な構成にし、リセットレベルのＡＤ変換時と信号レベルのＡＤ変換時とでカウントモードを異なるものとすることで、２回目のＡＤ変換処理である信号レベルのＡＤ変換時には、処理後に得られる最終的なＡＤ変換出力値として、真の信号成分のＡＤ変換結果を自動的に取得する仕組み、つまり差分処理機能をＡＤ変換と同時に行なう仕組みを採っている。
しかしながら、非特許文献１および特許文献１に記載の仕組みは、何れも、画素から得られたアナログの画素信号電圧をデジタル変換するに当たり、参照信号と画素から得られる画素信号電圧とが一致する点を探し、参照信号の生成時点から画素信号電圧と参照信号が一致するまでのクロック数をカウントすることで、画素信号電圧に応じたＡＤ変換データを取得するようにしている。
このため、信号振幅が大きいときには比較処理期間や計数期間が長くなり消費電力が大きくなる。つまり、比較回路の出力（コンパレータ出力と称する）が反転するまでの期間をカウントして画素信号電圧のＡＤ変換結果を取得しているため、信号振幅が大きい場合はコンパレータ出力の反転タイミングが遅くなり、カウンタの動作期間が長くなり、カウンタの消費電力が多くなる。このため、信号振幅によってカウンタの消費電力に差が出てくる。信号振幅（入力レベル）が消費電力に影響を与えてしまう。詳しくは、消費電力は、信号振幅が小さいときには少なく、信号振幅が大きいと多くなり、信号振幅に応じてばらつくことになる。
本発明は、上記事情に鑑みてなされたものであり、参照信号比較型ＡＤ変換方式を採用する場合に、一般的な基本構成に対する変更事項が少ない新たな方式を提供することを目的とする。好ましくは、入力振幅が消費電力に与える影響を緩和することのできる仕組みを提供することを目的とする。さらに好ましくは、低消費電力化を効果的に実現する仕組みを提供することを目的とする。
本発明に係るデータ処理装置の一形態は、先ず、アナログ信号（アナログの処理対象信号）の所定レベルと、この所定レベルをデジタルデータに変換するための信号振幅の大きくなる方向に漸次変化する参照信号を生成する参照信号生成部と、参照信号生成部で生成された参照信号と処理対象信号とを比較する比較部と、比較部による比較処理と並行して計数処理を行ない、所定の計数期間で取得した計数値を保持することで所定レベルのデジタルデータを取得する計数部を備えるものとする。つまり、アナログ信号についてのＡＤ変換の仕組みとしては、いわゆる参照信号比較型と言われるＡＤ変換方式を採用する。
固体撮像装置や撮像装置や電子機器は、上記データ処理装置と同様の仕組みを利用した装置である。固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
固体撮像装置などの半導体装置から出力される信号が真の信号成分だけでなくリセット成分やばら付きなどの成分（纏めて基準成分と呼ぶ）を持ち、基準成分をベースに真の信号成分が加わった形態で信号成分として出力される場合、１つの処理対象信号に関して、真の信号成分を差信号成分として取り出すために差分処理を行なう。
なお、固体撮像装置では、先ず、電荷生成部および当該電荷生成部で生成された電荷に応じた処理対象信号を出力する出力トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部から信号を読み出すものとする。ここで、行方向と列方向とは相対的なものであり、一般的に走査速度の低速な方向を列方向もしくは垂直方向と呼び、一般的に走査速度の高速な方向を行方向もしくは水平方向と呼ぶ。ただし、たとえば図面を９０度回転させると、上下左右の関係が変わり、行と列もしくは垂直と水平の関係が逆転すると同様に、絶対的なものではない。以下、列方向は垂直方向であるものとし、行方向は水平方向であるものとして代表記述する。
そして、本発明の一形態における特徴的な事項として、参照信号比較型と言われるＡＤ変換方式での計数期間（カウント動作期間）を、所定の基準に基づき独立して制御する。「カウント動作期間を独立して制御する」とは、全体のＡＤ変換期間において、前半部分で実際のカウント動作（換言すると実数カウント動作）を行なうのか、後半部分で実際のカウント動作（換言すると補数カウント動作）を行なうのかを制御することを意味する。
「所定の基準」とそれに対応する「独立した制御」との関係においては、第１例としては、前半カウント動作を行なう第１計数部と後半カウント動作を行なう第２計数部とを設け、それらに処理対象信号を適当に振り分けることが考えられる。つまり、前半カウント動作と後半カウント動作を専用に行なう個別の計数部を用意しておき、それらを独立に制御する態様である。
このような第１例の仕組みでは、第１計数部と第２計数部の各計数期間を独立して制御するため、つまり、第１計数部でのカウントを計数期間の前半で行ない、第２計数部でのカウントを同じ計数期間の後半で行なうことになり、入力振幅との関係においては、実際にカウント動作を行なう期間（カウント活性化期間と称する）の均等化（平準化）に繋がる。また、同じ振幅の信号を第１計数部と第２計数部で並行して処理する場合であれば、全計数期間において何れか一方のみが実際に動作することになるので、同期間内で同時に動作する計数部の数の低減に繋がる。
このとき、１つの信号線から時系列で入力される信号を取り扱う場合であれば、入力レベルに応じて信号を第１計数部および第２計数部の何れかに振り分ける（切り替える）ことで、実際に処理を行なう計数部を切り替える仕組みとすることが考えられる。
また、特に固体撮像装置への適用に当たっては、第１計数部と第２計数部とを所定数（ｋ列：ｋは正の整数）ごとに交互に配置し、対応する列の画素信号電圧を処理するように構成することが考えられる。「所定数ごとに交互に」の典型例は、１列ごとに第１計数部と第２計数部を交互に配置すること、つまり第１計数部と第２計数部とを交互に隣り合うよう配置することである。
また、「所定の基準」とそれに対応する「独立した制御」との関係における第２例としては、各計数部が前半カウント動作と後半カウント動作の何れにも対応可能なようにしておき、入力振幅に応じて前半カウント動作（実数カウント動作）と後半カウント動作（補数カウント動作）を切り分けることが考えられる。つまり、入力振幅を基準として各計数部が前半カウント動作と後半カウント動作の何れかに切り替える態様である。
このような第２例の仕組みでは、計数部の計数期間を入力振幅に応じて独立して制御するため、つまり、入力振幅が小さければ全計数期間の前半で計数処理を行ない、入力振幅が大きければ全計数期間の後半で計数処理を行なうことになり、入力振幅との関係においては、実際にカウント動作を行なう期間（カウント活性化期間）の短縮に繋がる。
このとき、１つの信号線から時系列で入力される信号を取り扱う場合であれば、前半カウント動作と後半カウント動作の何れにも切替対応可能な１つの計数部を用意しておき、入力振幅に応じてその計数部に対して前半カウント動作と後半カウント動作の何れで動作するべきかを設定する仕組みとすることが考えられる。
また、特に固体撮像装置への適用に当たっては、前半カウント動作と後半カウント動作の何れにも対応可能な計数部を各列に配置し、それぞれの計数部において、画素信号電圧の振幅に応じて前半カウント動作と後半カウント動作を切り分ける仕組みとすることが考えられる。このとき、リセットレベルと信号レベルの別に独立して振幅判定（レベル判定）を行なってリセットレベルと信号レベルの別に独立して前半カウント動作と後半カウント動作を切り分ける手法を採ることが考えられるし、振幅判定は信号レベルに関してのみ行ない、その判定結果に基づき、リセットレベルと信号レベルを対（セット）にして前半カウント動作と後半カウント動作を切り分ける手法を採ることも考えられる。
また、振幅判定の対象となる信号に関しては、処理対象となる自身の入力振幅を判定する手法を採ることが考えられるし、今回の処理における入力振幅の判定結果を次回の処理に参照する、つまり、１つ前の処理における入力振幅の判定結果を参照する手法を採ることも考えられる。
また、振幅判定の仕組みそのものに関しては、単一の入力信号（たとえば自身もしくは１つ前の処理の入力信号）で判定することが考えられるし、複数の信号を纏めた結果の値で判定すること、たとえば１行分あるいは１画面分を単位として、それらの平均値や最大値もしくは最小値や中央値などを判定指標とすることも考えられる。
また、「所定の基準」とそれに対応する「独立した制御」との関係における他の例としては、？？？？？？などの仕組みも考えられる。
なお、後半カウント動作を行なう場合、見方を変えると補数カウント動作となる。したがって、この補数カウント動作結果で得られるデータに関しては実数データへの修正が必要になる。このデータ修正に当たっては、最初の処理対象信号についての計数処理時に、参照信号が初期値から終了値に到達する期間に対応する計数値に対応する値を初期値として計数処理部にて計数処理を開始することで修正を行なうようにしてもよい。あるいは、最後の処理対象信号についての計数処理が完了した後、参照信号が初期値から終了値に到達する期間に対応する計数値に対応する値を使って、保持された計数値に対して修正を行なうようにしてもよい。
本発明の一形態によれば、前半カウント動作と後半カウント動作を組み合わせたＡＤ変換処理にできる。このため、入力振幅が消費電力に与える影響を緩和することができる。
たとえば、第１例の仕組みを採ったときには、本構成を有していない場合に比べて、入力振幅によって動作する計数部の数の平準化が可能となり、消費電力の平準化を図ることが可能となる。
また、第２例の仕組みを採ったときには、入力振幅によっては（詳しくは高振幅時は）、本構成を有していない場合に比べて、カウント活性化期間を短縮でき、消費電力の低減を図ることができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、出力回路（S/A:センスアンプ）２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。
なお、必要に応じて、出力回路２８の前段もしくは後段に、デジタル演算部２９を設けてもよい。図では出力回路２８の前段にデジタル演算部２９を備える構成例で示している。デジタル演算部２９を備える場合、このデジタル演算部２９と出力回路２８とを纏めてＤＰＵ（Data Process Unit ）２８ａとも称する。ここで、「必要に応じて」とは、カラムＡＤ回路２５ではなくカラムＡＤ回路２５の後段にてリセットレベルＳrst と信号レベルＳsig との間の差分処理を行なう場合や、カラム処理部２６にて補数計数処理を行なうことに対応したデータ修正や、その他の積和演算処理を行なう場合などを意味する。
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプ（画素信号生成部の一例）とから構成される。
なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルである画素リセット直後の信号レベル（以下リセットレベルと称する）と信号レベルとの間で差分処理を実行することで、リセットレベルと信号レベルの差で示される信号成分を取得する差分処理部（ＣＤＳ）２５ａと、画素信号の基準レベルであるリセットレベルと信号レベルとの差である信号成分をＮビットデジタルデータに変換するＡＤ変換部（ＡＤＣ）２５ｂの機能を備えている。
差分処理部２５ａとＡＤ変換部２５ｂは、その配置順は自由であり、たとえば、図１に示すように、差分処理部２５ａによりアナログのリセットレベルと信号レベルとの間で差分処理を行ない、その差分処理結果をＡＤ変換部２５ｂでデジタルデータに変換する構成としてもよいし、図示を割愛するが、ＡＤ変換部２５ｂでリセットレベルと信号レベルとをそれぞれデジタルデータに変換し、各デジタルデータの差分を差分処理部２５ａでとる構成としてもよい。なお、アナログで差分処理を行なうことは必須ではない。
差分処理部２５ａの機能は、画素信号電圧ＶｘのリセットレベルＳrst と真の（受光光量に応じた）信号成分Ｖsig を含む信号レベルＳsig との差分をとる処理（いわゆるＣＤＳ処理と等価）と等価となり、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。
このように、本実施形態のカラムＡＤ回路２５は、画素アレイ部１０から転送されたアナログの画素信号をデジタルデータに変換するＡＤ変換機能と、ノイズ成分を抑制・除去する機能の両方を兼ね備えたＡＤ変換・ノイズ除去信号処理装置として機能するように構成できる。カラムＡＤ回路２５では、行アドレスを選択する垂直走査部１４で選択された行の単位画素３から出力される画素信号電圧Ｖｘをそれぞれ１行同時にｎビットのデジタルデータへの変換およびノイズ除去信号処理を行なう。
カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５（詳細にはＡＤ変換部２５ｂ）を使用して、行ごとに並列にＡＤ変換する方法を採ることができる。この際には、参照信号比較型（シングルスロープ積分型やランプ信号比較型など）のＡＤ変換方式を採用するとよい。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
また、この際、ＡＤ変換部２５ｂの回路構成や動作を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後のリセットレベルと真の（受光光量に応じた）信号レベルとの差分をとるＣＤＳ処理を行なうことができ、固定パターンノイズなどのノイズ信号成分を取り除く差分処理部２５ａとしても機能させることができる。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間（その期間を示す信号をカウントイネーブル信号と称する）を決定し、カウントイネーブル信号に基づきアナログの処理対象信号をデジタルデータに変換する。
カラムＡＤ回路２５として参照信号比較型ＡＤ変換方式を採用することは一例に過ぎず、ＡＤ変換処理やノイズ除去信号処理を行なうことができるものであれば好ましく、その他の任意の回路構成を採用することができる。また、カラムＡＤ回路２５にて画素信号電圧ＶｘをＡＤ変換してデジタルデータにして水平転送することに限らず、画素信号電圧Ｖｘに対応するアナログ情報を水平転送するものであってもよい。この際には、画素列ごとに、差分処理部２５ａにて画素信号電圧ＶｘのリセットレベルＳrst と信号レベルＳsig との差分をとるＣＤＳ処理を行なっておくのがよい。
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
水平走査部１２は、クロックに同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、画素信号をデジタル変換したデータを水平信号線（水平出力線）１８に導く読出走査部の機能を持つ。たとえば、水平走査部１２は、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号（ＡＤ変換後のデータ）を水平信号線１８に導く水平駆動部１２ｂとを有する。
水平信号線１８は、カラムＡＤ回路２５で生成されたデータを転送するためのバスラインである。水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分もしくはその２倍、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本もしくは２０本配置される。詳しくは、カラムＡＤ回路２５にてリセット成分と信号成分との間の差分処理を行なう場合にはカラムＡＤ回路２５が取り扱うビット数ｎとする。一方、カラムＡＤ回路２５の後段（たとえばデジタル演算部２９）にてリセット成分と信号成分との間の差分処理を行なう場合にはリセット成分のＡＤ変換結果の伝達用にｎ本、信号成分のＡＤ変換結果の伝達用にｎ本の計２ｎ本が使用される。
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。
たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。水平走査部１２や垂直走査部１４は、アドレス設定用のデコーダ１２ａ，１４ａを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）などにより読出しアドレスを切り替える。
この際、単位画素３を２次元マトリクス状に配置してあるので、単位画素３に設けられる画素信号生成部により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。
なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。
データ記憶・転送出力部２５６を設けない基本構成の場合は、ＡＤ変換部２５ｂもしくは差分処理部２５ａの出力を水平信号線１８に接続する。差分処理部２５ａによりアナログで差分処理してからＡＤ変換部２５ｂでデジタルデータに変換する場合にはＡＤ変換部２５ｂの出力が水平信号線１８に接続されるし、逆に、ＡＤ変換部２５ｂでデジタルデータに変換してから差分処理部２５ａにより差分処理する場合には差分処理部２５ａの出力が水平信号線１８に接続される。以下、図１のように、前者の場合で説明する。
ＡＤ変換部２５ｂには、水平走査部１２から制御線１２ｃを介して制御パルス（水平データ転送クロックφＨ）を入力する。ＡＤ変換部２５ｂは、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、データを保持する。
本実施形態では、個々のカラムＡＤ回路２５の出力側は、図示のように、ＡＤ変換部２５ｂの後段に、このＡＤ変換部２５ｂの保持したカウント結果を保持するＮビットのメモリ装置としてのデータ記憶・転送出力部２５６と、ＡＤ変換部２５ｂとデータ記憶・転送出力部２５６との間に配されたデータ切替部の一例であるスイッチ（セレクタ：ＳＥＬ）２５８を備える。
データ記憶・転送出力部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。
スイッチ２５８は、ロード機能に基づき、メモリ転送指示パルスＣＮ８が供給されると、対応する自列のＡＤ変換部２５ｂのデータをデータ記憶・転送出力部２５６に転送する。データ記憶・転送出力部２５６は、転送されたデータを保持・記憶する。
本実施形態の水平走査部１２は、スイッチ２５８を設けたことに対応して、カラム処理部２６の各差分処理部２５ａとＡＤ変換部２５ｂが、それぞれが担当する処理を行なうのと並行して、各データ記憶・転送出力部２５６が保持していたデータを読み出す読出走査部の機能を持つ。
データ記憶・転送出力部２５６を備えた構成とすれば、ＡＤ変換部２５ｂが保持したＡＤ変換データを、データ記憶・転送出力部２５６に転送することができるため、ＡＤ変換部２５ｂのＡＤ変換処理と、ＡＤ変換結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
たとえばＡＤ変換部２５ｂにて画素データのＡＤ変換結果をラッチ（保持・記憶）することでＡＤ変換を完了する。その後、所定のタイミングでデータ記憶・転送出力部２５６に転送し、記憶・保持しておく。この後、カラムＡＤ回路２５は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される制御パルスに同期したシフト動作に基づき、データ記憶・転送出力部２５６に記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。
＜＜参照信号比較型ＡＤ変換の仕組み＞＞
図２および図２Ａは、参照信号比較型ＡＤ変換を実行するための基本回路構成例を示す図である。
図２に示すように、参照信号比較型ＡＤ変換を実行するための第１構成例としては、先ず、カラム処理部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７を備えている。参照信号SLP_ADC は、全体的にある傾きを持って処理対象信号である画素信号電圧Ｖｘの振幅の大きくなる方向に漸次線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、参照信号SLP_ADC を生成して、カラム処理部２６の個々のＡＤ変換部２５ｂに、この生成した参照信号SLP_ADC をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。
通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号SLP_ADC が基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつ計数値を変化させ、その計数値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。カウントクロックＣＫdac はカウントクロックCK_CNTと同一にしてもよい。
ＡＤ変換部２５ｂは、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号SLP_ADC と、行制御線１５（Ｖ１，Ｖ２，Ｖ３，…，Ｖｖ）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号を比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでや完了後から所定期間までの時間をカウントし、その結果を保持する計数部の一例であるカウンタ部２５４を備えて構成されｎビットＡＤ変換機能を有している。
本構成例におけるカウンタ部２５４は、参照信号SLP_ADC の時間変化に合わせてカウントクロックCK_CNTを計数してカウントデータ（計数値）を生成する計数部と、計数部で生成されるカウントデータの内の画素信号電圧Ｖｘに対応するカウントデータを保持するデータ保持部（計数値保持部）の両機能を備える。
また、ＡＤ変換部２５ｂは、電圧比較部２５２とカウンタ部２５４との間に、カウンタ部２５４における計数処理の期間やカウントデータの保持動作を制御するカウント動作制御部２５３を有する。カウント動作制御部２５３は、カウンタ部２５４における計数処理の期間（カウント動作有効期間ＴEN）を制御するカウント位相調整部（PH SEL）２６０を有する。カウント位相調整部２６０には、通信・タイミング制御部２０から計数期間を制御する計数期間制御信号ＳＥＬが供給され、また、電圧比較部２５２から比較パルスCOMPが供給される。
計数期間制御信号ＳＥＬとしては様々な使い方が考えられる。たとえば、全列のカウンタ部２５４のカウント動作有効期間を一律に制御する使い方や、垂直列を幾つか（典型的には２つ）のグループに分けてグループ別にカウント動作有効期間を制御する使い方や、画素信号電圧Ｖｘのレベルに応じてカウント動作有効期間を制御する使い方などが考えられる。
カウント位相調整部２６０は、通信・タイミング制御部２０からの計数期間制御信号ＳＥＬあるいは前列もしくは自列の電圧比較部２５２（電圧比較部２５２とは別のコンパレータを使用してもよい）の画素信号電圧Ｖｘと参照信号SLP_ADCとの比較結果（纏めて位相調整制御信号と称する）に基づき電圧比較部２５２からの比較パルスCOMPを論理反転して（逆相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡すか、もしくは比較パルスCOMPをそのまま（同相で）カウントイネーブル信号ENとしてカウンタ部２５４に渡す。カウント位相調整部２６０は、実数計数動作とするか補数計数動作とするかを決定する（換言すれば計数期間を決定する）計数期間制御部の一例である。
たとえば、カウント位相調整部２６０としてはＥＸ−ＯＲ（排他的論理和）ゲート２６２を使用し、入力端IN１に比較パルスCOMPを入力し、入力端IN２に位相調整制御信号を入力する。この場合、ＥＸ−ＯＲゲート２６２は、位相調整制御信号がＨレベルのときに比較パルスCOMPを論理反転してカウントイネーブル信号ENとし、位相調整制御信号がＬレベルのときに比較パルスCOMPをそのままカウントイネーブル信号ENとする。
本構成例のカラムＡＤ変換処理においては、列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号SLP_ADC が共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号SLP_ADC を使用して比較処理を行なう。カウンタ部２５４は、カウント位相調整部２６０の出力をカウントイネーブル信号ENとして使用し、カウントイネーブル信号ENがＨレベルのときにカウントクロックCK_CNTを元に計数処理を行ない、計数処理終了時のカウント結果を保持する。
通信・タイミング制御部２０から各ＡＤ変換部２５ｂのカウント位相調整部２６０やカウンタ部２５４には、計数期間制御信号ＳＥＬの他にも、カウンタ部２５４が２回に亘る計数処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、１回目の計数処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示するための制御信号ＣＮ５が入力されている。
電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号SLP_ADC が入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号（比較パルスCOMP）はカウント位相調整部２６０に供給される。
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックCK_CNTが入力されている。このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックCK_CNTの入力で、内部カウントを行なうようになっている。
カウンタ部２５４は、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘る計数処理において、ダウンカウント動作とアップカウント動作を切り替えて動作させる場合には、好ましくは、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いるのがよい。
一方、２回に亘る計数処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい場合には、その動作に対応するアップカウンタもしくはダウンカウンタの何れかであれば十分である。ただし、原理的には、利用形態として、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いて、ダウンカウント動作とアップカウント動作の何れか一方で動作させるようにしても差し支えない。しかしながら通常は、アップダウンカウンタは、そのモード切替用の回路構成が必要であり、アップカウンタやダウンカウンタと言った単一のカウントモードのみに対応した構成に比べると回路規模が大きくなるので、何れか一方のみで動作すればよい場合にはアップダウンカウンタを採用しないのがよい。
また、カウンタ部２５４としては、カウント出力値がカウントクロックCK_CNTに同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックCK_CNTで制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。クロック間の同期をとる必要がなく、クロックスピードの妨げにならないからである。
カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
個々のＡＤ変換部２５ｂの出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図１に示したように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するメモリ装置としてのデータ記憶・転送出力部２５６を備える構成を採ることもできる。
データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎもしくは２ｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個もしくは２ｎ個のセンス回路を経由して出力回路２８に接続される。もちろん、前述のように、必要に応じて、出力回路２８の前段もしくは後段に、デジタル演算部２９を設けてもよい。
ここで、参照信号比較型のＡＤ変換においては、カウント動作有効期間の側面では、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とする前半カウント動作と、カウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする後半カウント動作とに大別できる。
本願明細書において、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの前半期間で計数処理を行なうことを、実数の計数処理とも称する。一方、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの後半期間で計数処理を行なうことを、補数の計数処理とも称する。
また、カウントモードの側面では、アップカウントモードで処理するかダウンカウントモードで処理するかに大別できる。
垂直信号線１９から出力される画素信号Ｓｏ（画素信号電圧Ｖｘ）は、時間系列として、一般的には、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。基準レベル（リセットレベルＳrst 、事実上リセットレベルＳrst と等価）についての処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理、もしくはリセットカウンタ期間の処理と称し、信号レベルＳsig についての処理をデータ相（Ｄ相と省略して記すこともある）の処理、もしくはデータカウンタ期間の処理と称する。Ｐ相の処理後にＤ相の処理を行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。
第１の構成例を採用する場合、カウンタ部２５４を垂直列ごとに備えているので、列ごとに参照信号比較型のＡＤ変換においてＣＤＳ機能をＡＤ変換とともに実行する際には、前半カウント動作および後半カウント動作と、カウントモード（アップカウントかダウンカウントか）と、これらをＰ相の処理およびＤ相の処理で何れを採用するかの組合せによって、様々な処理手法を採ることができる。
一方、図２Ａに示すように、参照信号比較型ＡＤ変換を実行するための第２構成例としては、参照信号生成部２７と同様に、カウンタ部２５４を各垂直列に対して共通に使用する構成としている。カラムＡＤ回路２５は、電圧比較部２５２と、データ記憶・転送出力部２５６を有する。カウンタ部２５４は、Ｐ相およびＤ相の各処理において、参照信号SLP_ADC のスロープ期間に対応する最大ＡＤ変換期間中アップカウント動作（もしくはダウンカウント動作）を継続して行なう。その各ビットのカウントデータ（カウントクロックとも称する）ＣＫ０，…，ＣＫn-1 は各垂直列のデータ記憶・転送出力部２５６に通知される。各垂直列のデータ記憶・転送出力部２５６は、自列の電圧比較部２５２の比較出力COMPが反転したときにカウンタ部２５４のカウントデータを取り込んで保持する。
本構成例におけるカウンタ部２５４は、参照信号SLP_ADC の時間変化に合わせてカウントクロックCK_CNTを計数してカウントデータ（計数値）を生成する計数部の機能を備える。データ記憶・転送出力部２５６は、計数部で生成されるカウントデータの内の画素信号電圧Ｖｘに対応するカウントデータを保持するデータ保持部（計数値保持部）の機能を備える。
データ記憶・転送出力部２５６は、Ｐ相およびＤ相の各処理において取得した各データＤｐ（Ｄrst を示すもの），Ｄｄ（Ｄrst ＋Ｄsig を示すもの）を内部の異なった格納部に保持する。そして、水平走査部１２の制御の元で、Ｐ相およびＤ相の各処理において取得した各データＤｐ，Ｄｄを各別の水平信号線１８にてデジタル演算部２９へと転送する。デジタル演算部２９では、各データＤｐ，Ｄｄの差分を求めることで信号成分Ｖsig のデジタルデータＤsig を求める。
何れの構成例や処理手法においても、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号SLP_ADC を供給し、垂直信号線１９を介して入力されたアナログの画素信号電圧Ｖｘを参照信号SLP_ADC と比較するとともに、カウント動作有効期間に入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間におけるクロック数をカウントすることでＡＤ変換を行なう。
さらに何れの構成例や処理手法においても、Ｐ相処理時には、単位画素３のリセット成分Ｖrst を読み出して、画素信号電圧ＶｘにおけるリセットレベルＳrst について処理することになる。リセット成分Ｖrst 内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分Ｖrst のばらつきは一般に小さく、またリセットレベルＳrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分Ｖrst の出力値（＝リセットレベルＳrst ）はおおよそ既知である。したがって、Ｐ相処理時には、参照信号SLP_ADC を調整することにより、比較期間を短くすることが可能である。たとえば、Ｐ相処理時の最大カウント数Ｄrm（＝リセットレベルＳrst のＡＤ変換結果の最大値）を７ビット分のカウント数（１２８クロック）にする。
一方、Ｄ相処理時には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出して、信号成分Ｖsig を含む信号レベルＳsig について処理することになる。よって、Ｄ相処理時には、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、比較期間を広く取り、電圧比較部２５２に供給する参照信号SLP_ADC を大きく変化させる必要がある。たとえば、Ｄ相処理時の比較処理の最大カウント数Ｄsm’を信号成分Ｖsig のＡＤ変換結果の最大値、つまり最大の信号成分Ｖsig に対応する最大カウント数ＤsmにＰ相処理時の最大カウント数Ｄrmを加えた値とする。最大カウント数Ｄsmは、たとえば１０ビット分のカウント数（１０２４クロック）〜１２ビット分のカウント数（４０９６クロック）にする。リセットレベルＳrst についての比較処理の最長期間を、信号レベルＳsig についての比較処理の最長期間よりも短くするのである。双方を同じにするのではなく、こうすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫するのである。
＜固体撮像装置の動作；第１処理例の動作＞
図３は、参照信号比較型ＡＤ変換の第１処理例の動作を説明するタイミングチャートである。第１処理例の適用に当たっては、回路構成としては図２に示した第１の構成例を採用する。
参照信号比較型のＡＤ変換におけるカウント動作有効期間としては、カラムＡＤ回路２５にてリセットレベルと信号レベルとの間の差分処理を行なう場合には、たとえば一般的には、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とする第１処理例を採り得る。つまり、第１処理例では、２回に亘る各回の処理時に何れもＡＤ変換有効期間（各相の最大ＡＤ変換期間）に対して前半カウント動作（実数カウント動作）を適用する。なお、特段の断りのない限り、各回の処理における参照信号SLP_ADC の傾きは同一であるとする。
この場合、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘る計数処理において、カウンタ部２５４を、ダウンカウント動作とアップカウント動作とを切り替えて動作させる。全体動作としては、Ｄ相処理がアップカウントのときには信号レベルＳsig に関して正数をカウントする動作と考えてよく、Ｄ相処理がダウンカウントのときには信号レベルＳsig に関して負数をカウントする動作と考えてよい。
詳細な説明は割愛するが、基本的には、たとえば、特開２００５−３１１９３３号公報や特開２００６−３３４５２号公報などに記載の手法と同様の手法をとる。一般的な参照信号比較型と称するＡＤ変換処理においては、先ず、ある処理対象行Ｖｘについて、垂直列Ｈ１〜Ｈｈのそれぞれについて、１回目の処理時、つまりリセットレベルＳrst についてのＡＤ変換期間であるＰ相の処理期間においては、カウンタ部２５４の各フリップフロップの計数値をＰ相の最大ＡＤ変換階調の最小値ｍｉｎ、たとえば”０”にリセットさせる。そして、カウンタ部２５４をダウンカウントモードに設定して、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＰ相レベルとの比較処理とカウンタ部２５４による計数処理を並行して動作させることで、Ｐ相レベルのＡＤ変換を行なう。当初は、画素信号電圧ＶｘのＰ相レベルよりも参照信号SLP_ADC の方が高く電圧比較部２５２の比較出力COMPはＨレベルにあるものとする。比較処理開始後、Ｐ相レベルであるリセットレベルＳrst と参照信号SLP_ADC とが一致した時点で電圧比較部２５２の比較出力COMPがＨレベルからＬレベルへ変化し、この時点でカウンタ部２５４には、リセットレベルＳrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）計数値が保持される。
続いての２回目の処理時、つまり信号レベルＳsig についてのＡＤ変換期間であるＤ相の処理期間には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。先ず、カウンタ部２５４をＰ相処理時とは逆のアップカウントモードに設定して、電圧比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＤ相レベルとの比較処理とカウンタ部２５４による計数処理を並行して動作させることで、Ｄ相レベルのＡＤ変換を行なう。当初は、画素信号電圧ＶｘのＤ相レベルよりも参照信号SLP_ADC の方が高く電圧比較部２５２の比較出力COMPはＨレベルにあるものとする。比較処理開始後、Ｄ相レベルである信号レベルＳsig と参照信号SLP_ADC とが一致した時点で電圧比較部２５２の比較出力COMPがＨレベルからＬレベルへ変化し、この時点でカウンタ部２５４には、信号レベルＳsig の大きさに対応したカウウント値を保持される。
このとき、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、Ｐ相とは逆にアップカウントする。信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果の計数値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際にカウンタ部２５４に保持される計数値は、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”となる。
つまり、カウンタ部２５４におけるカウント動作を、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント数Ｄsig は信号成分Ｖsig に応じたデジタルデータを表すものとなる。
上述のようにして、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しと計数処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＳrst を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得することができる。よって、カラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ処理機能部としても動作することとなる。
第１処理例のＡＤ変換処理では、１画素分についての１回目の計数処理と２回目の計数処理において、Ｐ相はダウン計数処理でＤ相はアップ計数処理で各カウント動作を行なうことで、事実上Ｐ相は補数の計数処理を行ないＤ相は実数の計数処理を行なうことが特徴となっている。事実上、補数の計数処理は負側の計数処理であり減算要素と見なすことができ、実数の計数処理は正側の計数処理であり加算要素と見なすことができる。
第１処理例を適用するに当たっては、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘る計数処理において、ダウンカウント動作とアップカウント動作を切り替えて動作する。よって、カウンタ部２５４は、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いるのがよい。
カウンタ部２５４の後段にデータ記憶・転送出力部２５６を備えている場合、カウンタ部２５４の動作や水平転送を開始する前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８としてサブクロックDLATがデータ記憶・転送出力部２５６に供給される。データ記憶・転送出力部２５６は、このサブクロックDLATをトリガとしてカウンタ部２５４に保持されている１行前Ｖx-1 のデジタルデータＤsig を内部のラッチ回路に取り込み保持する。
つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデジタルデータＤsig をデータ記憶・転送出力部２５６へと退避し、カラムＡＤ回路２５は次の行ＶｘのＡＤ変換を開始する。データ記憶・転送出力部２５６内の１行前のデジタルデータＤsig は、カラム処理部２６の各垂直列のカラムＡＤ回路２５におけるＡＤ変換処理の裏で水平走査部１２により順に選択され、情報転送用の水平信号線１８を通じて出力回路２８側に転送される。その後、順次行ごとに同様の動作が繰り返されることで２次元画像が生成される。
なお、ここでは、Ｐ相処理時にはダウンカウントモードで処理し、Ｄ相処理時にはアップカウントモードで処理する例を示したが、図示を割愛するが、これとは逆に、Ｐ相処理時にはアップカウントモードで処理し、Ｄ相処理時にはダウンカウントモードで処理することもできる。この場合、Ｄ処理後にカウンタ部２５４に保持されるデータはＤsig の負数となる。
前述の第１処理例のＡＤ変換処理では、１画素分についての１回目の計数処理と２回目の計数処理において、ともに実数カウント動作を行なうとともに、Ｐ相はダウン計数処理でＤ相はアップ計数処理で各カウント動作を行なうことで、事実上Ｐ相は負の方向の計数処理を行ないＤ相は正の方向の計数処理を行なうことが大きな特徴となっている。負の方向の計数処理結果は減算要素と見なすことができ、正の方向の計数処理結果は加算要素と見なすことができる。また、たとえば参照信号SLP_ADC の傾きを変えることで係数を適宜設定することもできる。この特質に鑑み、Ｐ相はアップ計数処理でＤ相はダウン計数処理で各カウント動作を行なう仕組みと組み合わせることで、複数画素の積和演算結果のデジタルデータを取得するのに利用することができる。ここでは、第１処理例を適用して複数画素の積和演算のデジタルデータを取得する仕組みについては説明を割愛する。
＜固体撮像装置の動作；第２処理例の動作＞
図３Ａは、参照信号比較型ＡＤ変換の第２処理例の動作を説明するタイミングチャートである。カラムＡＤ回路２５にてリセットレベルと信号レベルとの間の差分処理を行なう場合に、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第２処理例を採ることもできる。つまり、第２処理例では、２回に亘る各回の処理時に何れも後半カウント動作（補数カウント動作）を適用する。
この場合も、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するための２回に亘る計数処理において、垂直列ごとに、カウンタ部２５４を、ダウンカウント動作とアップカウント動作とを切り替えて動作させる。このため、第２処理例の適用に当たっては、回路構成としては図２に示した第１の構成例を採用する。
基本的な動作は、第１処理例と大差はないのであるが、最大ＡＤ変換期間の後半にて計数処理を行なうことに対応したデータの修正を考慮する点が異なる。つまり、第２処理例の全体動作としては、補数をカウントする動作と考えてよい。この場合、補数をカウントするので、最終的なデータが実数となるようにするデータ修正の仕組みが必要となる。そのデータ修正の仕組みとしては、１回目の計数処理時の初期値で対処することもできるし、後段のデジタル演算部２９を修正部として機能させ、このデジタル演算部２９にてデジタル演算で対処することもできる。初期値で対処する場合、通信・タイミング制御部２０を修正部として機能させ、その初期値の設定を通信・タイミング制御部２０により行なう。
データ修正を考慮する必要があるのは、以下の理由による。先ず、Ｐ相処理時の最大カウント数をＤrm、Ｄ相処理時の最大の信号成分Ｖsig に対応する最大カウント数をＤsm’＝Ｄrm＋Ｄsmとする。Ｄsmは、信号成分Ｖsig の最大値のデジタルデータである。この場合、Ｄ相処理時の最大カウント数は“Ｄrm＋Ｄsm”となる。各相の最大ＡＤ変換期間において、画素信号電圧Ｖｘと参照信号SLP_ADC とが一致して比較出力COMPが反転した後の後半部分で計数処理を行なう場合、Ｐ相での計数値ＤｐはリセットレベルＳrst の計数値Ｄrst としたとき“Ｄrm−Ｄrst ”となるし、Ｄ相での計数値Ｄｄは信号レベルＳsig の計数値Ｄsig としたとき“（Ｄrm＋Ｄsm）−（Ｄrst ＋Ｄsig ）”となる。
ここで、Ｐ相処理時にアップカウントモード、Ｄ相処理時にダウカウントモードとし、Ｐ相処理は“０”からスタートし、Ｄ相処理はＰ相処理で得られた計数値からスタートする場合、Ｄ相処理後のデータは、（Ｄrm−Ｄrst ）−｛（Ｄrm＋Ｄsm）−（Ｄrst ＋Ｄsig ）｝＝Ｄsig −Ｄsmとなる。“−Ｄsm”を相殺して信号成分Ｖsig のデジタルデータＤsig を得るには、たとえば１回目のＰ相処理時の初期値Ｄini をＤsmに設定するか、もしくはデジタル演算部２９にて“Ｄsig −Ｄsm”にＤsmを加算すればよい。
このようなカウントモードの組合せにおいては、信号レベルＳsig に関してＡＤ変換期間の後半部の補数カウントをダウンカウントで行なうので、補数カウントによる負側への計数処理の性質とダウン計数処理による負側への計数処理の性質の合成によってＤsig を正側への値として得ることができる。前述の“Ｄsig −Ｄsm”がそれを表している。この場合、１回目の初期値の設定次第で２回目の処理後に直ちにデジタルデータＤsig を取得できる利点がある。
一方、Ｐ相処理時にダウンカウントモード、Ｄ相処理時にアップカウントモードとし、Ｄ相処理はＰ相処理で得られた計数値からスタートする場合、Ｄ相処理後のデータは、｛（Ｄrm＋Ｄsm）−（Ｄrst ＋Ｄsig ）｝−（Ｄrm−Ｄrst ）＝Ｄsm−Ｄsig となる。Ｄsm’を相殺して信号成分Ｖsig のデジタルデータＤsig の負数を得るには、たとえば１回目のＰ相処理時の初期値Ｄini を“−Ｄsm”に設定するか、もしくはデジタル演算部２９にて“Ｄsm−Ｄsig ”からＤsmを減算すればよい。また、デジタルデータＤsig の負数“−Ｄsig ”を正数に戻すには、たとえばデータ記憶・転送出力部２５６から反転したビットデータを出力するかデジタル演算部２９にてビットデータを反転すればよい。ただし、ビットデータの反転だけでは正確には“１”の差があるので、より正確なデータにするにはデジタル演算部２９にて“１”を加えるとよい。あるいは、｛Ｄsm−（Ｄsm−Ｄsig ）｝なる演算をデジタル演算部２９にて行なうことでデジタルデータＤsig を取得することもできる。
このようなカウントモードの組合せにおいては、信号レベルＳsig に関してＡＤ変換期間の後半部の補数カウントをアップカウントで行なうので、補数カウントによる負側への計数処理の性質とアップ計数処理による正側への計数処理の性質の合成によってＤsig を負側への値として得ることになる。前述の“Ｄsm−Ｄsig ”がそれを表している。
図３Ａを参照して、参照信号比較型ＡＤ変換の第２処理例の動作の一例を説明する。先ず、Ｐ相処理期間として用意されるＤrm計数期間において、参照信号SLP_ADC と画素信号電圧Ｖｘとの比較を電圧比較部２５２にて行ない、画素信号電圧ＶｘのリセットレベルＳrst と参照信号SLP_ADC が一致する時点（Ｄrst クロック分経過後）で電圧比較部２５２の比較出力COMPが反転し、さらに、カウントイネーブル信号EN（＝位相調整された比較出力 PCOMP）も反転（COMPと PCOMPは逆相）し、この時点からカウンタ部２５４は初期値Ｄini からダウンカウントを開始してＰ相処理期間経過後のＤrmクロック目でカウント動作を停止する。したがって、カウンタ部２５４は、“Ｄrm−Ｄrst ”クロック分をダウンカウントするので、Ｐ相処理終了後には“Ｄini −（Ｄrm−Ｄrst ）”を保持することになる。初期値Ｄini を階調ｍｉｎ値＝“０”とすれば、カウンタ部２５４は、“−（Ｄrm−Ｄrst ）”を保持する。
次にＤ相処理期間として用意されるＤsm’計数期間において、参照信号SLP_ADC と画素信号電圧Ｖｘとの比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘの信号レベルＳsig と参照信号SLP_ADC が一致する時点（Ｄrst ＋Ｄsig クロック分経過後）で電圧比較部２５２の比較出力COMPが反転し、さらに、カウントイネーブル信号ENも反転し（COMPと PCOMPは逆相）、この時点からカウンタ部２５４はアップカウントを開始してＤ相処理期間経過後のＤsm’＝Ｄrm＋Ｄsmクロック目でカウント動作を停止する。
したがって、カウンタ部２５４は、“Ｄsm’−（Ｄrst ＋Ｄsig ）”クロック分をアップカウントする。このとき、Ｐ相処理で得られる計数値“Ｄini −（Ｄrm−Ｄrst ）”からアップカウントを行なうので、カウンタ部２５４には、Ｄini −（Ｄrm−Ｄrst ）＋（Ｄsm’−（Ｄrst ＋Ｄsig ））＝Ｄini −（Ｄrm−Ｄrst ）＋（Ｄrm＋Ｄsm）−（Ｄrst ＋Ｄsig ）＝Ｄini ＋Ｄsm−Ｄsig が保持される。この計数値“Ｄini ＋Ｄsm−Ｄsig ”のデータＤout はデジタル演算部２９へ転送される。
デジタル演算部２９は、信号データＤsig の最大値に対応する最大カウント数Ｄsmと初期値Ｄini の分を修正する。つまり、デジタル演算部２９は、補数カウントがなされた画素データに関して、補数カウント動作に伴うデータ修正を行なう。たとえば、図示のように初期値Ｄini を階調ｍｉｎ値＝“０”とすれば、カウンタ部２５４は、“Ｄsm−Ｄsig ”を保持し、これをデジタル演算部２９へデータＤout として渡すので、デジタル演算部２９は、信号データＤsig の最大値に対応する最大カウント数ＤsmからデータＤout を減算することで、Ｄsm−（Ｄsm−Ｄsig ）より最終的な信号データＤsig として取得できる。
なお、ここでは、Ｐ相処理時にはダウンカウントモードで処理し、Ｄ相処理時にはアップカウントモードで処理する例を示したが、図示を割愛するが、これとは逆に、Ｐ相処理時にはアップカウントモードで処理し、Ｄ相処理時にはダウンカウントモードで処理することもできる。この場合、Ｄ処理後にカウンタ部２５４に保持されるデータは“Ｄini −Ｄsm＋Ｄsig ”となり、信号成分Ｖsig に関するＡＤ変換データＤsig としては正数となる。前述のように、“−Ｄsm”を相殺して信号成分Ｖsig のデジタルデータＤsig を得るには、たとえばＰ相処理時の初期値Ｄini をＤsmに設定するか、初期値Ｄini を“０”としたときにはデジタル演算部２９にて“Ｄsig −Ｄsm”にＤsmを加算すればよい。
この第２処理例のＡＤ変換処理では、１画素分についての１回目の計数処理と２回目の計数処理において、ともに補数カウント動作を行なうとともに、一方は負の方向の計数処理を行ない他方は正の方向の計数処理を行なうことが大きな特徴となっている。補数カウント動作の性質は実質的には負の方向の計数処理と見なすこともでき、補数カウント動作を負の方向に計数処理すれば総合的にはその処理結果は加算要素、補数カウント動作を正の方向に計数処理すれば総合的にはその処理結果は減算要素と見なすことができる。また、たとえば参照信号SLP_ADC の傾きを変えることで係数を適宜設定することもできる。この特質に鑑み、アップ計数処理とダウン計数処理との組合せにより、複数画素の積和演算結果のデジタルデータを取得するのに利用することができる。ただし、第２処理例特有の処理として、補数計数処理を行なうことに対応した初期値Ｄini の取扱いに留意する必要がある。ここでは、第２処理例を適用して複数画素の積和演算のデジタルデータを取得する仕組みについては説明を割愛する。
＜固体撮像装置の動作；第３処理例の動作＞
図３Ｂおよび図３Ｃは、参照信号比較型ＡＤ変換の第３処理例の動作を説明するタイミングチャートである。ここで、図３Ｂはその原理の第１例を示し、図３Ｃはその原理の第２例を示す。
第３処理例では、参照信号比較型などと称されるＡＤ変換方式を採用する場合に、カウンタ部２５４の面積増大の問題を抑えながら、差分処理機能をＡＤ変換と同時に行なうことのできる仕組みにする。
回路構成面では、カウントモードを切り替える仕組みを採らずに、１回目と２回目の各ＡＤ変換処理時に同一カウントモードでカウントするとともに、それぞれのカウント位相を異なるものとする仕組みを採る。第１処理例や第２処理例と同様に、２回目の計数処理時には、１回目の計数処理結果から計数処理を開始する。
第３処理例では、カウントモードを切り替える必要がないので、回路構成としては図２に示した第１の構成例を採用することもできれば、図２Ａに示した第２の構成例を採用することもできる。
ここで、「カウント位相を異なるものとする」とは、１回目のＡＤ変換処理（たとえばＰ相の処理）時と２回目のＡＤ変換処理（たとえばＤ相の処理）時とで、計数処理期間を異なるものとすることを意味する。より具体的には、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの期間で計数処理を行なうか、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点（通常は参照信号SLP_ADC の変化を停止させる時点）までの期間で計数処理を行なうかの違いがカウント位相の違いを意味する。
つまり、２回に亘る計数処理において、比較出力COMPが反転する時点を境として、前半カウント動作である実数計数処理と後半カウント動作である補数計数処理とを組み合わせるのである。
一般的には、参照信号SLP_ADC の変化を開始した時点から参照信号SLP_ADC と画素信号電圧Ｖｘが同一になるまでの期間および参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点からその回の最大ＡＤ変換期間に到達する時点までの期間と、電圧比較部２５２から出力される比較パルスCOMPの出力レベルとが対応しているので、比較パルスCOMPがＬレベルの期間で計数処理を行うのかＨレベルの期間で計数処理を行なうかを切り替えればよい。
加えて第３処理例では、２回に亘る計数処理結果として差分処理結果が取得できるように、第１の手法としては、１回目の計数処理を開始する際に、参照信号SLP_ADC と画素信号電圧Ｖｘが同一になった時点以降で計数処理を行なう回の最大ＡＤ変換期間に相当する計数値をカウントモードに応じた符号（正または負）を付して初期値Ｄini として初期設定し、その初期値Ｄini から計数処理を開始する。あるいは、第２の手法としては、第１処理例と同様に“０”から計数処理を開始しつつ、２回目の計数処理が完了した後、カウンタ部２５４の後段のデジタル演算部２９で初期値Ｄini の分を補正する。第１の手法は、カウンタ部２５４の後段で初期値Ｄini の分を補正する必要がなく、１画素分のＡＤ変換処理結果が得られればよい場合に好適な手法である。一方、第２の手法は、複数画素の信号成分Ｖsig の積和演算のＡＤ変換処理結果を得る場合に好適な手法である。
つまり、第３処理例において、他方を信号レベルＳsig の計数処理に割り当てる場合には、信号レベルＳsig の計数処理は補数をカウントする動作と考えてよい。この場合、補数をカウントするので、最終的なデータが実数となるようにするデータ修正の仕組みが必要となる。そのデータ修正の仕組みとしては、１回目の計数処理時の初期値で対処することもできるし、後段回路であるデジタル演算部２９にてデジタル演算で対処することもできるのである。
＜原理：第１例＞
たとえば、図３Ｂに示す第１例は、カウンタ部２５４としてアップカウンタを用いた例であり、減算要素の処理対象信号の一例である１回目のリセットレベルＳrst についてのＡＤ変換処理時には、参照信号Ｖslopと画素信号電圧Ｖｘ（リセットレベルＳrst ）が同一になった時点から、参照信号Ｖslopが所定の終了値に到達する時点まで、具体的には、その回の最大ＡＤ変換期間に到達する時点までの期間でアップカウントモードで計数処理を行ない、加算要素の一例である２回目の信号レベルＳsig についてのＡＤ変換処理時には、参照信号Ｖslopが初期値SLP_ini から変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になるまでの期間でアップカウントモードで計数処理を行なう例を示している。
この場合、１回目のリセットレベルＳrst についてのＡＤ変換処理でのカウント数（Ｄrst_cnt と記す）は、図から明らかなように、リセットレベルＳrst についての最大ＡＤ変換期間に対応する最大カウント数Ｄrmから、参照信号Ｖslopの変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（リセットレベルＳrst ）が同一になるまでの期間に対応するカウント数Ｄrst を差し引いた値（＝Ｄrm−Ｄrst ）になる。したがって、１回目のＡＤ変換処理後にカウンタ部２５４に保持される計数値Ｄ１は図中に示す式（１−１）のようになる。
ここで、仮に、１回目の計数処理の初期値Ｄini を、リセットレベルＳrst についての最大ＡＤ変換期間に対応する最大カウント数Ｄrmの負数に設定すれば、１回目のリセットレベルＳrst についてのＡＤ変換処理後にカウンタ部２５４に保持される計数値Ｄ１は図中に示す式（１−２）で示される。
１回目のＰ相の処理時に、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウンタ部２５４でカウント動作を行なう際に、初期値Ｄini を最大カウント数Ｄrmの負数に設定することで、単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施し、リセットレベルＶrst のデジタルデータを負数として保持できることが分かる。
単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施し、リセットレベルＶrst のデジタルデータを負数として保持するために、１回目の計数処理時には、２回目の計数処理時のカウントモードと異なるモードにしなければならないが、第１例の動作原理の仕組みを採れば、そのようなカウントモードの切替えが不要となる。
この後の２回目の信号レベルＳsig についてのＡＤ変換処理時には、１回目と同一のアップカウントモードで、１回目のＡＤ変換処理後にカウンタ部２５４に保持された計数値Ｄ１（＝Ｄini ＋（Ｄrm−Ｄrst ）＝−Ｄrst ）から計数処理を開始し、参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になったときの計数値を保持する。この２回目の信号レベルＳsig についてのＡＤ変換処理でのカウント数（Ｄsig_cnt と記す）は、図から明らかなように、リセットレベルＳrst と信号成分Ｖsig とを合成したものに対応するので、“Ｄrst ＋Ｄsig ”となる。したがって、２回目のＡＤ変換処理後にカウンタ部２５４に保持される計数値Ｄ２は図中に示す式（２）のようになる。
式（２）から明らかように、２行目に示される減算式はリセットレベルＳrst と信号レベルＳsig との間での減算処理を行なっていることになる。これから分かるように、信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント数は、基本的には“Ｄrst ＋Ｄsig ”であるが、２回目の計数処理の開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”とすることで、実際に保持される計数値を、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”とできるのである。
つまり、第１例の動作原理のように、２回に亘る計数処理を同一モード（本例ではアップカウントモード）にしても、それぞれのカウント位相を異なるものとし、１回目の計数処理の初期値Ｄini を１回目の計数処理の最大カウント数Ｄrmの負数に設定すれば、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig をカウンタ部２５４が保持でき、ＣＤＳ機能と信号成分Ｖsig についてのＡＤ変換を同時に実現できる。
なお、前例では初期値Ｄini を最大カウント数Ｄrmの負数としていたが、“０”としてもよい。この場合、２回目の計数処理後にカウンタ部２５４に保持される計数値Ｄ２は図中に示す式（３）のようになり、信号成分Ｖsig のデジタル値Ｄsig に最大カウント数Ｄrmを加算した状態となる。
最大カウント数Ｄrmは、定数であり、通信・タイミング制御部２０により外部から調整ができる。またその値はリセットレベルＳrst についての最大ＡＤ変換期間に応じて任意に決めることができるものである。このことから分かるように、通信・タイミング制御部２０は、複数の処理対象信号の積和演算結果のデジタルデータを取得するに当たり、積和演算結果のデジタルデータが、減算要素の処理対象信号についての計数処理における参照信号Ｖslopが初期値Ｄini から終了値に到達する期間に対応する計数値の分（本例ではＤrm）が修正されたものとなるようにする修正部の機能を持つ。
また、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算する（本例では減算する）ことで修正の対処可能であり、容易に信号成分Ｖsig のデジタル値Ｄsig を取得できる。この場合、デジタル演算部２９が修正部の機能を持つ。ただし、初期値Ｄini を最大カウント数Ｄrmの負数としておくことで、２回に亘る計数処理で最終的に得られる値は、正の信号成分Ｖsig を示すので、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するだけでよければ、既存のシステムとの親和性が高い。
＜原理：第２例＞
また、図３Ｃに示す第２例は、カウンタ部２５４としてダウンカウンタを用いた例であり、加算要素の一例である１回目のリセットレベルＳrst についてのＡＤ変換処理時には、参照信号Ｖslopが初期値SLP_ini から変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（リセットレベルＳrst ）が同一になるまでの期間でダウンカウントモードで計数処理を行ない、減算要素の一例である２回目の信号レベルＳsig についてのＡＤ変換処理時には、参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になった時点から、参照信号Ｖslopが所定の終了値に到達する時点まで、具体的には、その回の最大ＡＤ変換期間に到達する時点までの期間でダウンカウントモードで計数処理を行なう例を示している。
この場合、１回目のリセットレベルＳrst についてのＡＤ変換処理でのカウント数Ｄrst_cnt は、リセットレベルＳrst のデジタル値Ｄrst となる。したがって、ダウンカウントモードである点も考慮すれば、１回目のＡＤ変換処理後にカウンタ部２５４に保持される計数値Ｄ１は図中に示す式（４）のようになる。
本例の場合、１回目のリセットレベルＳrst は、加算要素の一例であるが、負の方向へのカウントを行なうダウンカウントモードとの組合せによって実質的に減算処理を行なうようになり、図中に示す式（５−１）の１行目に示されるように、事実上、ＡＤ変換後には減算要素に変換できる。
この後の２回目の信号レベルＳsig についてのＡＤ変換処理時には、参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になった時点から、１回目と同一のダウンカウントモードで、１回目のＡＤ変換処理後にカウンタ部２５４に保持されたカウント数“Ｄini −Ｄrst ”から計数処理を開始し、その回の最大ＡＤ変換期間に到達すると計数処理を停止し、その時点の計数値をカウンタ部２５４に保持する。
２回目の信号レベルＳsig についてのＡＤ変換処理でのカウント数Ｄsig_cnt は、図から明らかなように、信号レベルＳsig についての最大ＡＤ変換期間に対応する最大カウント数Ｄsm’から、参照信号Ｖslopの変化を開始した時点から参照信号Ｖslopと画素信号電圧Ｖｘ（信号レベルＳsig ）が同一になるまでの期間に対応するカウント数“Ｄrst ＋Ｄsig ”を差し引いた値（＝Ｄsm’−（Ｄrst ＋Ｄsig ））になる。したがって、ダウンカウントモードである点も考慮すれば、２回目のＡＤ変換処理後にカウンタ部２５４に保持される計数値Ｄ２は式（５−１）のようになる。
本例の場合、２回目の信号レベルＳsig は、減算要素の一例であるが、負の方向へのカウントを行なうダウンカウントモードとの組合せによって実質的に減算処理を行なうようになり、式（５−１）の１行目に示されるように、事実上、ＡＤ変換後には減算要素と減算処理との合成で加算要素に変換できる。
式（５−１）から明らかように、２行目に示される減算式は式（２）の２行目に示される減算式と同一の成分を含んでおり、リセットレベルＳrst と信号レベルＳsig との間での減算処理を行なっていることになる。式（２）との相違としては、“Ｄini −Ｄsm’”の成分が存在するが、リセットレベルＳrst と信号レベルＳsig についての２回に亘るアップカウントモードでの計数処理によって信号成分Ｖsig に応じたＤsig を取得できる。
ここで、仮に、１回目の計数処理の初期値Ｄini を、信号レベルＳsig についての最大ＡＤ変換期間に対応する最大カウント数Ｄsm’に設定すれば、２回目の信号レベルＳsig についてのＡＤ変換処理後にカウンタ部２５４に保持される計数値Ｄ２は式（５−２）で示される。第１例の動作原理と同様に、実際に保持される計数値を、“Ｄsig ”とできる。
つまり、第２例の動作原理のように、２回に亘る計数処理を同一モード（本例ではダウンカウントモード）にしても、それぞれのカウント位相を異なるものとし、１回目の計数処理の初期値Ｄini を２回目の計数処理の最大カウント数Ｄsm’の正数に設定すれば、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig をカウンタ部２５４が保持でき、第１例の動作原理と同様にＣＤＳ機能と信号成分Ｖsig についてのＡＤ変換を同時に実現できる。第２例の動作原理の仕組みを採っても、カウントモードの切替えが不要となる。
第１例の動作原理では、リセットレベルＳrst 側に関してアップカウントモードで補数の計数処理を行ない、信号レベルＳsig 側に関してアップカウントモードで実数の計数処理を行なうようにし、補数の計数処理を行なう際の最大カウント数Ｄrmの負数を初期値Ｄini に設定することで実際に保持される計数値が“Ｄsig ”となるようにしていた。これに対して、第２例の動作原理では、リセットレベルＳrst 側に関してダウンカウントモードで実数の計数処理を行ない、信号レベルＳsig 側に関してダウンカウントモードで補数の計数処理を行なうようにし、補数の計数処理を行なう際の最大カウント数Ｄsm’の正数を初期値Ｄini に設定することで実際に保持される計数値が“Ｄsig ”となるようにしている。
補数の計数処理を１回目の処理とするのか２回目の処理とするのかに応じてアップカウントモードにするかダウンカウントモードにするかを設定するとともに、初期値Ｄini を補数の計数処理を行なう際の最大カウント数Ｄsm’に対応した値としつつ、カウントモードに応じて正数にするか負数にするか設定しており、第１例と第２例の各動作原理は、基本的な仕組みに大差はない。
すなわち、２回目の計数処理後にカウンタ部２５４に保持される計数値は、第１例の動作原理では“Ｄini ＋（Ｄrm−Ｄrst ）＋（Ｄrst ＋Ｄsig ）＝Ｄini ＋Ｄrm＋Ｄsig ”になり、第２例の動作原理では“Ｄini −Ｄsm’＋Ｄsig ”になり、何れも、信号成分Ｖsig のデジタル値Ｄsig に、初期値Ｄini と最大カウント数Ｄrm，Ｄsm’の調整分（第１例では“Ｄini ＋Ｄrm”，第２例では“Ｄini −Ｄsm’”）を加算した状態となる。
なお、前例では初期値Ｄini を最大カウント数Ｄsm’としていたが、“０”としてもよい。この場合、２回目の計数処理後にカウンタ部２５４に保持される計数値は、“Ｄini −Ｄsm’＋Ｄsig ＝−Ｄsm’＋Ｄsig ”になり、信号成分Ｖsig のデジタル値Ｄsig から最大カウント数Ｄsm’を減算した状態となる。この最大カウント数Ｄsm’は、定数であり、通信・タイミング制御部２０により外部から調整ができる。またその値は信号レベルＳsig についての最大ＡＤ変換期間に応じて任意に決めることができるものである。このためたとえば、カウンタ部２５４の後段にデジタル演算部２９を設け補正演算する（本例では加算する）ことで対処可能であり、容易に信号成分Ｖsig のデジタル値Ｄsig を取得できる。この場合、デジタル演算部２９が修正部の機能を持つ。ただし、この通信・タイミング制御部２０が修正部の機能を持つようにし、初期値Ｄini を最大カウント数Ｄsm’としておくことで、２回に亘る計数処理で最終的に得られる値は、正の信号成分Ｖsig を示すので、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するだけでよければ、既存のシステムとの親和性が高い。
＜固体撮像装置の動作；第４処理例の動作＞
図３Ｄは、参照信号比較型ＡＤ変換の第４処理例の動作を説明するタイミングチャートである。
第４処理例は、カラムＡＤ回路２５の後段（たとえばデジタル演算部２９）にてリセットレベルと信号レベルとの間の差分処理を行なう場合に対応したものである。
この場合には、ダウンカウント動作とアップカウント動作の何れか一方のみで動作しつつ、２回に亘る各回の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするか、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする。
第４処理例では、カウントモードを切り替える必要がないので、回路構成としては図２に示した第１の構成例を採用することもできれば、図２Ａに示した第２の構成例を採用することもできる。なお、第１の構成例を採用する場合には、たとえばカウンタ部２５４およびデータ記憶・転送出力部２５６ともに、Ｐ相およびＤ相の各処理において取得した各データＤｐ，Ｄｄを内部の異なった格納部に保持するように対処すればよい。
図３Ｄでは、図２Ａに示した第２の構成例を採用した場合で示している。任意の行Ｖｘの単位画素３から垂直信号線１９_1〜１９_hのＰ相レベル（リセットレベルＳrst ）の読み出しが安定した後、参照信号生成部２７は各列の電圧比較部２５２へ供給する参照信号SLP_ADC の時間変化を開始し、かつカウンタ部２５４ではアップカウントを開始し、列ごとにリセットレベルＳrst との比較を行なう。リセットレベルＳrst と参照信号SLP_ADC とが一致したとき比較出力COMPが反転するので、そのタイミングでデータ記憶・転送出力部２５６はカウントデータを取り込み、Ｐ相データＤｐ用の保持部（メモリ装置１）へ格納する。
さらに、Ｄ相レベル（信号レベルＳsig ）の読み出しが安定した後、参照信号生成部２７は各列の電圧比較部２５２へ供給する参照信号SLP_ADC の時間変化を開始し、かつカウンタ部２５４ではアップカウントを開始し、列ごとに信号レベルＳsig との比較を行なう。信号レベルＳsig と参照信号SLP_ADC とが一致したとき比較出力COMPが反転するので、そのタイミングでデータ記憶・転送出力部２５６はカウントデータを取り込み、Ｄ相データＤｄ用の保持部（メモリ装置２）へ格納する。
以上のＡＤ変換期間終了後、水平走査部１２による制御の元で、データ記憶・転送出力部２５６に保持されたＰ相とＤ相のそれぞれｎビットのデジタルデータＤｐ，Ｄｄがそれぞれｎ本の水平信号線１８を経て、順次デジタル演算部２９へ転送される。つまり、カラムＡＤ回路２５は、各回のカウント結果をリセットレベルＳrst に関する出力データと信号レベルＳsig に関する出力データとしてデジタル演算部２９へ出力する。デジタル演算部２９は、各相の出力データＤｐ，Ｄｄを使って“Ｄｄ−Ｄｐ”の差分処理を行なうことで、信号成分Ｖsig に関するＡＤ変換データＤsig を取得する。その後、順次行ごとに同様の動作が繰り返されることで２次元画像が生成される。
なお、ここでは、Ｐ相処理時およびＤ相処理時の何れについてもアップカウントモードで処理する例を示したが、図示を割愛するが、これとは逆に、Ｐ相処理時およびＤ相処理時の何れについてもダウンカウントモードで処理することもできる。この場合、Ｐ相処理後にカウンタ部２５４に保持されるデータＤｐは、リセットレベルＳrst に関するＡＤ変換データＤrst の正数となる一方、Ｄ相処理後にカウンタ部２５４に保持されるデータＤｄは信号成分Ｖsig に関するＡＤ変換データＤsig の負数となる。デジタル演算部２９は、各相の出力データＤｐ，Ｄｄを使って“−Ｄｄ＋Ｄｐ”の差分処理を行なうことで、信号成分Ｖsig に関するＡＤ変換データＤsig を取得する。
＜＜カウンタ活性化期間の独立制御＞＞
以上のように、参照信号比較型のＡＤ変換においては、前半カウント動作および後半カウント動作と、カウントモード（アップカウントかダウンカウントか）と、これらをＰ相の処理およびＤ相の処理で何れを採用するか、さらにはカラム内（各列のカラムＡＤ回路２５）でＣＤＳ処理を行なうか否かなどの組合せによって、様々な処理手法を採ることができる。もちろん、前述の４つの処理例の手法におけるカウントモードとカウント位相の関係を任意に組み合わせることもできる。
本実施形態では、これらの点を利用して、各カラムＡＤ回路２５におけるＡＤ変換処理期間（比較期間や計数期間）、特にカウンタ部２５４でのカウント動作期間（カウンタ活性化期間とも称する）を、所定の基準に基づき独立して制御することで、入力振幅が消費電力に与える影響を緩和すること、たとえば入力振幅に対しての消費電力を平準化することのできる仕組みや、全体としての消費電力の低減を図ることのできる仕組みにする。
以下、各カウンタ部２５４のカウンタ活性化期間を独立に制御する仕組みについて、具体的に説明する。
＜独立制御：第１実施形態（第１例）＞
図４〜図４Ｂは、各カウンタ部２５４のカウンタ活性化期間を独立に制御する仕組みの第１実施形態の第１例を説明する図である。ここで、図４は、第１実施形態（第１例）を実行するための回路構成例を示すブロック図である。図４Ａは、第１実施形態（第１例）の基本動作を説明するタイミングチャートである。図４Ｂは、第１実施形態（第１例）の具体例を説明するタイミングチャートである。
第１実施形態は、「所定の基準」とそれに対応する「独立した制御」との関係における第１例を適用するもので、前半カウント動作と後半カウント動作を専用に行なう個別の計数部を用意しておき、それらを独立に制御する仕組みにする。このため、前半カウント動作を行なう第１計数部と後半カウント動作を行なう第２計数部とを個別に設け、それらに処理対象信号を振り分ける仕組みを採用する。
特に、第１実施形態（第１例）は、固体撮像装置への適用のもので、第１計数部と第２計数部とを所定数（ｋ列：ｋは正の整数）ごとに交互に配置し、対応する列の画素信号電圧Ｖｘを処理するように構成する。特に、「所定数ごとに交互に」の典型例として、１列ごとに第１計数部と第２計数部を交互に配置する。
具体的には、図４に示すように、第１実施形態（第１例）を実行するための回路構成例は、図２に示した参照信号比較型ＡＤ変換を実行するための第１の構成例をベースとして先ず、各列のカラムＡＤ回路２５を、１行ごとに、前半カウント動作と後半カウント動作を専用に行なう個別の計数部とするべく、一方（図では偶数列）のカウント動作制御部２５３_e（詳細はカウント位相調整部２６０_e）は電圧比較部２５２の比較出力COMP_eを論理反転せずに自列のカウンタ部２５４に伝達する構成とするが、他方（図では奇数列）のカウント動作制御部２５３_o（詳細はカウント位相調整部２６０_o）は電圧比較部２５２_oの比較出力COMP_oを論理反転して自列のカウンタ部２５４_oに伝達する構成とする。このような構成にすることにより、偶数列の電圧比較部２５２_eに基づく比較出力COMP_eと、奇数列の電圧比較部２５２_oに基づく比較出力 xCOMP_oとが反転出力の関係となる。
たとえば、カウント位相調整部２６０_eは、電圧比較部２５２_eの比較出力COMP_eを論理反転しないように、取り込んだ比較出力COMP_eを直接に、または非反転型のバッファを介して自列のカウンタ部２５４_e（第１計数部に対応）に伝達する。あるいは、ＥＸ−ＯＲゲート２６２（図２を参照）の入力端IN１に比較出力COMP_eを供給し入力端IN２をＬレベルにして非反転出力となるようにして、その出力を自列のカウンタ部２５４_eに伝達する構成とすることもできる。図では、取り込んだ比較出力COMP_eをそのまま直接に自列のカウンタ部２５４_eに入力する例で示している。
一方、カウント位相調整部２６０_oは、電圧比較部２５２_oの比較出力COMP_oを論理反転するように、たとえばインバータを介して自列のカウンタ部２５４_o（第２計数部に対応）に伝達する。あるいは、ＥＸ−ＯＲゲート２６２（図２を参照）の入力端IN１に比較出力COMP_oを供給し入力端IN２をＨレベルにして反転出力となるようにして、その出力を自列のカウンタ部２５４_oに伝達する構成とすることもできる。図ではインバータを使用する反転回路２６４の例で示している。
また、第１実施形態（第１例）を実行するための回路構成例は、通信・タイミング制御部２０からの制御信号ＣＮ５として、偶数列と奇数列の別にカウントモードを制御するUPDOWN信号と xUPDOWN信号を出力する。UPDOWN信号は偶数列の各カウンタ部２５４に供給され、 xUPDOWN信号は奇数列の各カウンタ部２５４に供給される。各カウンタ部２５４は、UPDOWN信号や xUPDOWN信号がＬレベルのときダウンカウントモード、Ｈレベルのときアップカウントモードで動作する。なお、UPDOWN信号のみにして、奇数列のカラムＡＤ回路２５_oで、UPDOWN信号を論理反転するインバータなどの反転回路を使用して、反転信号として xUPDOWN信号を生成することも可能である。
また、第１実施形態（第１例）を実行するための回路構成例は、各カウンタ部２５４の出力はデータ記憶・転送出力部２５６を介さずに直接に水平信号線１８に接続する構成としている。なお、カウンタ部２５４は、１回目の処理であるＰ相処理時（リセットレベルＳrst の処理時）と、２回目の処理であるＤ相処理時（信号レベルＳsig の処理時）には、カウントモードを異なるものとすることで、カラム別に、自動的にＣＤＳ処理後のデジタルデータが取得されるようにする。
このような第１実施形態（第１例）を実行するための回路構成を採用した固体撮像装置１では、画素アレイ部１０の各単位画素３で取り込んだ入射光量に応じた画素信号電圧Ｖｘを通信・タイミング制御部２０による所定のタイミングによって行ごとに読み出し、列ごとに設けられたカラムＡＤ回路２５のカウント動作制御部２５３でカウントしてデジタルデータとして順次出力する。本構成では、たとえば、偶数列を第１群とし奇数列を第２群として、各群の画素信号電圧Ｖｘを同じ処理期間内で各々独立したタイミングでカウントする点に特徴がある。
たとえば、第１実施形態（第１例）の基本動作が図４Ａのタイミングチャートに示されている。偶数列のカラムＡＤ回路２５_eでは、カウンタ部２５４_eは、先ずダウンカウントモードにあり、１回目の画素信号電圧Ｖｘ_eの読出しとＡＤ変換処理を以下のようにして行なう。リセットレベルＳrst_e が安定した後に、ＤＡ変換回路２７ａにより参照信号SLP_ADC を初期値から所定の傾きで変化させつつ、画素信号電圧Ｖｘ_eのＰ相レベル（リセットレベルＳrst_e ）と参照信号SLP_ADC とを電圧比較部２５２_eで比較する。比較処理開始当初は参照信号SLP_ADC の方がリセットレベルＳrst_e よりも電圧が高いので比較パルスCOMP_eはＨレベルであり、カウンタ部２５４_eは、参照信号SLP_ADC の変化開始とともにダウンカウントモードでカウント動作を開始する。このとき、カウントの初期値は、ＡＤ変換の階調ｍｉｎ値（最小値）、たとえば“０”とする。そして、参照信号SLP_ADC とリセットレベルＳrst_e が等しくなったとき、電圧比較部２５２_eの比較出力COMP_eは反転し、これを受けてカウンタ部２５４_eはダウンカウント動作を停止し、その時点の計数値、つまりリセットレベルの最大計数期間における前半部分の比較期間に応じたカウントを保持する。
この後、Ｄ相処理期間に入ると、信号レベルＳsig が安定した後に、ＤＡ変換回路２７ａにより参照信号SLP_ADC を初期値から所定の傾きで変化させつつ、画素信号電圧Ｖｘ_eのＤ相レベル（信号レベルＳsig_e ）と参照信号SLP_ADC とを電圧比較部２５２_eで比較する。比較処理開始当初は参照信号SLP_ADC の方が信号レベルＳsig_e よりも電圧が高いので比較パルスCOMP_eはＨレベルであり、カウンタ部２５４_eは、参照信号SLP_ADC の変化開始とともにＰ相処理後のカウウント値からアップカウントモードでカウント動作を開始する。そして、参照信号SLP_ADC と信号レベルＳsig_e が等しくなったとき、電圧比較部２５２_eの比較出力COMP_eは反転し、これを受けてカウンタ部２５４_eはアップカウント動作を停止し、その時点の計数値を保持する。つまり、信号レベルの最大計数期間における前半部分の比較期間に応じた計数値を保持する。
ここで、Ｄ相処理時には、Ｐ相処理後の計数値からＰ相処理時とは異なるモードでカウントするので、Ｐ相でのＡＤ変換データＤrst_cnt とＤ相のＡＤ変換データＤsig_cnt との差分処理が自動的に行なわれる。たとえば、リセットレベルＳrst_e の計数値Ｄrst 、信号成分Ｖsig_e の計数値Ｄsig_e とすると、Ｐ相処理後には“−Ｄrst_e ”がカウンタ部２５４_eに保持され、Ｄ相処理時には“Ｄrst_e ＋Ｄsig_e ”カウントで比較出力COMP_eが反転するので、（−Ｄrst_e ）＋Ｄrst_e ＋Ｄsig_e ＝Ｄsig_e がカウンタ部２５４_eに保持される。カラム内で自動的にＣＤＳ処理が行なわれていることが分る。
このように、最大計数期間と比較出力COMP_eが反転するタイミングの関係においては、偶数列のカラムＡＤ回路２５_eでは、Ｐ相処理期間およびＤ相処理期間の何れにおいても、各最大処理期間の前半（比較出力COMP_eが反転するまで）にカウント動作をすることになる。
一方、奇数列のカラムＡＤ回路２５_oでは、カウンタ部２５４_oは、先ずアップカウントモードにあり、１回目の画素信号電圧Ｖｘ_oの読出しとＡＤ変換処理を以下のようにして行なう。リセットレベルＳrst_o が安定した後に、ＤＡ変換回路２７ａにより参照信号SLP_ADC を初期値から所定の傾きで変化させつつ、画素信号電圧Ｖｘ_oのＰ相レベル（リセットレベルＳrst_o ）と参照信号SLP_ADC とを電圧比較部２５２_oで比較する。比較処理開始当初は参照信号SLP_ADC の方がリセットレベルＳrst_o よりも電圧が高いので比較パルスCOMP_oはＨレベルであり、反転回路２６４によって比較パルスCOMP_o（＝Ｈレベル）が論理反転されてカウンタ部２５４_oに伝達されるのでカウンタ部２５４_oは待機状態にある。そして、参照信号SLP_ADC とリセットレベルＳrst_o が等しくなったとき、電圧比較部２５２_oの比較出力COMP_oは反転し、反転回路２６４はこの比較出力COMP_o（＝Ｌレベル）を論理反転してカウンタ部２５４_oに伝達する。これを受けて、カウンタ部２５４_oはアップカウントモードでカウント動作を開始する。このとき、カウントの初期値は、ＡＤ変換の階調ｍａｘ値（最大値）、たとえば、信号成分Ｖsig を１２ビットでＡＤ変換する場合であれば“４０９６”とする。この値は、Ｄ相処理時の最大の信号成分Ｖsig\o に対応する最大カウント数Ｄsmである。
この後、Ｐ相処理期間が経過すると、カウンタ部２５４_oは、カウント動作を停止する。これにより、カウンタ部２５４_oは、Ｐ相での計数値Ｄｐを初期値＝Ｄsmに加算した値を保持する。計数値Ｄｐは、リセットレベルＳrst_o の計数値Ｄrst_o としたとき“Ｄrm_o−Ｄrst_o ”となり、これはリセットレベルＳrst_o の計数値Ｄrst_o の補数である。つまり、リセットレベルＳrst_o の計数値Ｄrst_o の補数を初期値＝Ｄsmに加算した値＝Ｄsm＋（Ｄrm−Ｄrst_o ）がカウンタ部２５４_oに保持される。
さらに、Ｄ相処理期間に入ると、信号レベルＳsig_o が安定した後に、ＤＡ変換回路２７ａにより参照信号SLP_ADC を初期値から所定の傾きで変化させつつ、画素信号電圧Ｖｘ_oのＤ相レベル（信号レベルＳsig_o ）と参照信号SLP_ADC とを電圧比較部２５２_oで比較する。比較処理開始当初は参照信号SLP_ADC の方が信号レベルＳsig_o よりも電圧が高いので比較パルスCOMP_oはＨレベルであり、反転回路２６４によって比較パルスCOMP_o（＝Ｈレベル）が論理反転されてカウンタ部２５４_oに伝達されるのでカウンタ部２５４_oは待機状態にある。そして、参照信号SLP_ADC と信号レベルＳsig_o が等しくなったとき、電圧比較部２５２_oの比較出力COMP_oは反転し、反転回路２６４はこの比較出力COMP_o（＝Ｌレベル）を論理反転してカウンタ部２５４_oに伝達する。これを受けて、カウンタ部２５４_oは、Ｐ相処理後のカウウント値からダウンカウントモードでカウント動作を開始する。この後Ｄ相の処理期間が経過すると、カウンタ部２５４_oは、カウント動作を停止する。
これにより、カウンタ部２５４_oは、Ｄ相での計数値ＤｄをＰ相処理結果から減算した値を保持する。計数値Ｄｄは、信号成分Ｖsig_o のデジタルデータをＤsig_o としたとき“Ｄsm’−（Ｄrst_o ＋Ｄsig_o ）”となる。よって、信号成分Ｖsig_o の計数値Ｄsig_o の補数分をＰ相処理後のカウウント値から減算した値がカウンタ部２５４に保持される。結果的には、Ｄsm＋（Ｄrm−Ｄrst_o ）−（Ｄsm’−（Ｄrst_o ＋Ｄsig_o ））＝Ｄsm＋（Ｄrm−Ｄrst_o ）−（Ｄsm＋Ｄrm−（Ｄrst_o ＋Ｄsig_o ））＝Ｄsig_o がカウンタ部２５４_oに保持される。カラム内で自動的にＣＤＳ処理が行なわれていることが分る。Ｐ相処理時の初期値Ｄini をＤsmに設定したことで、デジタル演算部２９でのデータ修正が不要となっていることが分る。
このように、最大計数期間と比較出力COMP_oが反転するタイミングとの関係においては、奇数列のカラムＡＤ回路２５_oでは、Ｐ相処理期間（リセットカウンタ期間）およびＤ相処理期間（データカウンタ期間）の何れにおいても、各最大処理期間の後半（比較出力COMP_oが反転した後）にカウント動作をすることになる。
また、偶数列と奇数列とで各カウンタ部２５４_e，２５４_oのカウント動作の期間を、比較出力COMP_eが反転するまでの前半とするか、比較出力COMP_oが反転した後の後半とするかを使い分けることで、つまり偶数列と奇数列の各計数期間を独立に制御することで、それぞれのカウント活性化期間が相補関係となり、入力振幅が消費電力に与える影響を緩和すること、たとえば入力振幅に対しての消費電力を平準化することができる。
たとえば、入力レベルが高い（明るい：高輝度）場合、前半カウント動作を行なう偶数列のカラムＡＤ回路２５_eではカウンタ部２５４_eにおける計数期間が長くなり消費電力は多くなるが、後半カウント動作を行なう奇数列のカラムＡＤ回路２５_oではカウンタ部２５４_oにおける計数期間が短くなり消費電力は少なくなるので、両者を纏めた消費電力は、実質的には、両者が中間レベルの画素信号電圧Ｖｘを処理しているときとほぼ同じになる。
また逆に、入力レベルが低い（暗い：低輝度）場合、前半カウント動作を行なう偶数列のカラムＡＤ回路２５_eではカウンタ部２５４_eにおける計数期間が短く消費電力は少なくなるが、後半カウント動作を行なう奇数列のカラムＡＤ回路２５_oではカウンタ部２５４_oにおける計数期間が長くなり消費電力は多くなるので、両者を纏めた消費電力は、実質的には、両者が中間レベルの画素信号電圧Ｖｘを処理しているときとほぼ同じになる。
このように、第１実施形態（第１例）では、全列のカウンタ部２５４が消費する電源電流を平準化できる。すなわち、全列を前半カウント動作を行なうカウンタ群と後半カウント動作を行なうカウンタ群とに分けることで、全体としては半分のカウンタ部２５４が全期間に亘って動作しているときの状態と同じように電源電流が流れることになりピーク電流の低減を図ることができる。
非特許文献１および特許文献１に記載の仕組みは、偶数列および奇数列の何れでも、前半カウント動作を行なうので、画素信号電圧Ｖｘと参照信号SLP_ADC とが一致するまでは全列のカウンタ部２５４が動作し、その後には、全列のカウンタ部２５４が動作停止するので、全列分の電源電流が流れる期間と、全く流れない期間が生じる。これに対して、第１実施形態（第１例）では、前半カウント動作と後半カウント動作とに分けることで、画素信号電圧Ｖｘの振幅に関わらず、全処理期間を全列分の半分のカウンタ部２５４で動作するようになり、ピーク電源電流を略１／２に抑えることができる。
ただし、これらのことから推測されるように、入力レベルのパターンが、前半カウント動作を行なうカウンタ部２５４と、後半カウント動作を行なうカウンタ部２５４とにマッチングして、逆の関係でレベルの高低が存在すると、全体の消費電力は、中間レベルの画素信号電圧Ｖｘを処理しているときと同じにはならない。本例に則して言えば、偶数列では高輝度、奇数列では低輝度という場合には、偶数列および奇数列ともに、計数期間が長くなり、両者を纏めた消費電力は、中間レベルの画素信号電圧Ｖｘを処理しているときよりも多くなる。逆に、入力レベルのパターンが、偶数列では低輝度、奇数列では高輝度という場合には、偶数列および奇数列ともに、計数期間が短くなり、両者を纏めた消費電力は、中間レベルの画素信号電圧Ｖｘを処理しているときよりも少なくなる。しかしながら、一般的な条件下では、入力レベルのパターンが、このようになることは殆どあり得ず、全体的には、消費電力は、概ね、中間レベルの画素信号電圧Ｖｘを処理しているときと同じになると考えてよい。
図４Ｂには、第１実施形態（第１例）の具体例が示されている。なお、ここでは、一例として、偶数列の画素信号電圧Ｖｘ_eおよび奇数列の画素信号電圧Ｖｘ_oが、ともにリセットレベルＳrst_e ，Ｓrst_o の計数値（リセットデータ）Ｄrst_e， Ｄrst_o が１００、信号成分Ｖsig_e ，Ｖsig_e の計数値（信号データ）Ｄsig _e，Ｄsig_o が１９００となっている場合を説明する。なお、図では、画素信号電圧Ｖｘ_eと画素信号電圧Ｖｘ_oが異なりコンパレータの反転タイミングがずれているが、実際には、画素信号電圧Ｖｘ_eと画素信号電圧Ｖｘ_oは前述のように同一であるので、コンパレータの反転タイミングは同一となる。
先ず、Ｐ相処理期間として用意されるＤrm＝１２８計数期間において、偶数列のカラムＡＤ回路２５_eでは、UPDOWN信号がＬレベルでありダウンカウントモードで動作するので、参照信号SLP_ADC の変化開始ともにカウンタ部２５４が初期値“０”からダウンカウントを開始し、参照信号SLP_ADC と画素信号電圧Ｖｘ_eとの比較を電圧比較部２５２にて行なう。画素信号電圧Ｖｘ_eのリセットレベルＳrst_e と参照信号SLP_ADC が一致する１００クロック目で電圧比較部２５２の比較出力COMP_eが反転し、カウンタ部２５４のダウンカウント動作は停止して計数値“−１００”がカウンタ部２５４に保持される。
また、同じＰ相処理期間において、奇数列のカラムＡＤ回路２５_oでは、参照信号SLP_ADC と画素信号電圧Ｖｘ_oとの比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_oのリセットレベルＳrst_o と参照信号SLP_ADC が一致する１００クロック目で、電圧比較部２５２の比較出力COMP_oが反転し、これが反転回路２６４で論理反転されて比較出力 xCOMP_oとしてカウンタ部２５４に伝達される。これを受けて、カウンタ部２５４は、 xUPDOWN信号がＨレベルでありアップカウントモードで動作するので、初期値＝Ｄsm＝４０９６からアップカウントを開始し、その後にＰ相処理期間が経過する１２８クロック目で、カウンタ部２５４はカウント動作を停止する。これにより、カウンタ部２５４は、初期値４０９６から１２８−１００＝２８クロック分をカウントアップするので、４０９６＋２８＝４１２４を保持する。
偶数列の動作と奇数列の動作を比較すると分るように、Ｐ相処理期間では、最大処理期間の前半（比較出力COMP_oが反転するまで）にリセットレベルＳrst_e についてカウント動作をし、最大処理期間の後半（比較出力COMP_oが反転した後）にリセットレベルＳrst_o （値はリセットレベルＳrst_e と同じ）についてカウント動作をするので、偶数列と奇数列の各カウンタ部２５４が相補関係で動作するようになり、同時にカウント動作を行なうことがなくなる。
次に、Ｄ相処理期間として用意されるＤsm’＝Ｄrm＋Ｄsm＝１２８＋４０９６＝４２２４計数期間において、偶数列のカラムＡＤ回路２５_eでは、UPDOWN信号がＨレベルでありアップカウントモードで動作するので、参照信号SLP_ADC の変化開始ともにカウンタ部２５４がＰ相処理後の値＝−１００からアップカウントを開始し、参照信号SLP_ADC と画素信号電圧Ｖｘ_eとの比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_eの信号レベルＳsig_e と参照信号SLP_ADC が一致する“１００＋１９００”＝２０００クロック目で電圧比較部２５２の比較出力COMP_eが反転し、カウンタ部２５４のアップカウント動作は停止して、計数値“−１００＋１００＋１９００”＝１９００がカウンタ部２５４に保持される。
また、同じＤ相処理期間において、奇数列のカラムＡＤ回路２５_oでは、参照信号SLP_ADC と画素信号電圧Ｖｘ_oとの比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_oの信号レベルＳsig_o と参照信号SLP_ADC が一致する“１００＋１９００”＝２０００クロック目で、電圧比較部２５２の比較出力COMP_oが反転し、これが反転回路２６４で論理反転されて比較出力 xCOMP_oとしてカウンタ部２５４に伝達される。これを受けて、カウンタ部２５４は、 xUPDOWN信号がＬレベルでありダウンカウントモードで動作するので、Ｐ相処理後の値＝４１２４からダウンカウントを開始し、その後にＤ相処理期間が経過する４２２４クロック目で、カウンタ部２５４はカウント動作を停止する。これにより、カウンタ部２５４は、４２２４−２０００＝２２２４クロック分をカウントダウンするので、４１２４−２２２４＝１９００を保持する。
偶数列の動作と奇数列の動作を比較すると分るように、Ｄ相処理期間では、最大処理期間の前半（比較出力COMP_oが反転するまで）に信号レベルＳsig_e についてカウント動作をし、最大処理期間の後半（比較出力COMP_oが反転した後）に信号レベルＳsig_o （値は信号レベルＳsig_e と同じ）についてカウント動作をするので、偶数列と奇数列の各カウンタ部２５４_e，２５４_oが相補関係で動作するようになり、同時にカウント動作を行なうことがなくなる。
これから分るように、Ｐ相処理期間およびＤ相処理期間の何れでも、偶数列のカウンタ群と奇数列のカウンタ群では、Ｐ相処理期間およびＤ相処理期間の各々における前半、後半に分けてカウントを行なっていることから、各リセットレベルＳrst_e ，Ｓrst_o や各信号レベルＳsig_e ，Ｓsig_o が同じであれば、各期間では同時に２つのカウンタ群が動作することがなくなる。これにより、消費電力を平準化できる。
また、第１実施形態（第１例）の仕組みでは、後述する第１実施形態（第２例）の仕組みとの対比として、後半カウント動作を行なう奇数列のカラムＡＤ回路２５_oと前半カウント動作を行なう偶数列のカラムＡＤ回路２５_eの何れについても、最終的なカウンタ値として、実数となるので、カウント値が、そのままＡＤ変換データとして使用できる。その結果、後段（デジタル演算部など）で補正処理などの後処理が不要となり、デジタル演算部の機能を簡略化できる利点がある。また、演算処理が減るので、演算に掛かる遅延時間(レーテンシー)を短縮できる。
＜独立制御：第１実施形態（第２例）＞
図５〜図５Ｂは、各カウンタ部２５４のカウンタ活性化期間を独立に制御する仕組みの第１実施形態の第２例を説明する図である。ここで、図５は、第１実施形態（第２例）を実行するための回路構成例を示すブロック図である。図５Ａは、第１実施形態（第２例）の基本動作を説明するタイミングチャートである。図５Ｂは、第１実施形態（第２例）の具体例を説明するタイミングチャートである。
第１実施形態（第２例）においても、第１実施形態（第１例）と同様に、「所定の基準」とそれに対応する「独立した制御」との関係における第１例を適用するもので、前半カウント動作と後半カウント動作を専用に行なう個別の計数部を用意しておき、それらを独立に制御する仕組みにする。このため、前半カウント動作を行なう第１計数部と後半カウント動作を行なう第２計数部とを個別に設け、それらに処理対象信号を振り分ける仕組みを採用する。
特に、第１実施形態（第２例）は、第１実施形態（第１例）と同様に、固体撮像装置への適用のもので、偶数列に前半カウント動作を行なう第１計数部を配置し、奇数列に後半カウント動作を行なう第２計数部を配置する。
一方、第１実施形態（第２例）を実行するための回路構成例は、第１実施形態（第１例）との相違点として、通信・タイミング制御部２０からの制御信号ＣＮ５として、偶数列と奇数列に対して共通にカウントモードを制御するUPDOWN信号を出力する。各カウンタ部２５４は、UPDOWN信号がＬレベルのときダウンカウントモード、Ｈレベルのときアップカウントモードで動作する。
また、第１実施形態（第２例）を実行するための回路構成例は、出力回路２８（図示せず）の前段に、デジタル演算部２９を備えている。第１実施形態（第２例）のデジタル演算部２９は、奇数列のカウンタ部２５４から出力される補数のデータを実数のデータに修正する。つまり、第１実施形態（第２例）では、偶数列のカラムＡＤ回路２５_eと奇数列のカラムＡＤ回路２５_oの各カウンタ部２５４_e，２５４_oのカウントモードを同じにして１つの出力ライン（水平信号線１８）に出力し、デジタル演算部２９にて、データタイミングに応じて、奇数列のカラムＡＤ回路２５_oの補数データのみを実数データに修正する構成を採っている。
たとえば、第１実施形態（第２例）の基本動作が図５Ａのタイミングチャートに示されている。偶数列のカラムＡＤ回路２５_eの動作は、図４Ａに示した第１実施形態（第１例）の動作と同じである。ここではその動作説明を割愛する。
一方、奇数列のカラムＡＤ回路２５_oでは、カウンタ部２５４は、先ずダウンカウントモードにあり、１回目の画素信号電圧Ｖｘ_oの読出しとＡＤ変換処理を以下のようにして行なう。リセットレベルＳrst_o が安定した後に、ＤＡ変換回路２７ａにより参照信号SLP_ADC を初期値から所定の傾きで変化させつつ、画素信号電圧Ｖｘ_oのＰ相レベル（リセットレベルＳrst_o ）と参照信号SLP_ADC とを電圧比較部２５２で比較する。比較処理開始当初は参照信号SLP_ADC の方がリセットレベルＳrst_o よりも電圧が高いので比較パルスCOMP_oはＨレベルであり、反転回路２６４によって比較パルスCOMP_o（＝Ｈレベル）が論理反転されてカウンタ部２５４に伝達されるのでカウンタ部２５４は待機状態にある。そして、参照信号SLP_ADC とリセットレベルＳrst_o が等しくなったとき、電圧比較部２５２_oの比較出力COMP_oは反転し、反転回路２６４はこの比較出力COMP_o（＝Ｌレベル）を論理反転してカウンタ部２５４に伝達する。これを受けて、カウンタ部２５４はダウンカウントモードでカウント動作を開始する。このとき、カウントの初期値は、ＡＤ変換の階調ｍｉｎ値（最小値）、たとえば“０”とする。
この後、Ｐ相処理期間が経過すると、カウンタ部２５４は、カウント動作を停止する。これにより、カウンタ部２５４は、Ｐ相での計数値Ｄｐを初期値＝０から減算した値を保持する。計数値Ｄｐは、リセットレベルＳrst_o の計数値Ｄrst_o としたとき“Ｄrm−Ｄrst_o ”となり、これはリセットレベルＳrst_o の計数値Ｄrst_o の補数である。つまり、リセットレベルＳrst_o の計数値Ｄrst_o の補数を初期値＝０から減算した値Ｄrm−Ｄrst_o がカウンタ部２５４に保持される。
この後、Ｄ相処理期間に入ると、信号レベルＳsig_o が安定した後に、ＤＡ変換回路２７ａにより参照信号SLP_ADC を初期値から所定の傾きで変化させつつ、画素信号電圧Ｖｘ_oのＤ相レベル（信号レベルＳsig_o ）と参照信号SLP_ADC とを電圧比較部２５２で比較する。比較処理開始当初は参照信号SLP_ADC の方が信号レベルＳsig_o よりも電圧が高いので比較パルスCOMP_oはＨレベルであり、反転回路２６４によって比較パルスCOMP_o（＝Ｈレベル）が論理反転されてカウンタ部２５４に伝達されるのでカウンタ部２５４は待機状態にある。そして、参照信号SLP_ADC と信号レベルＳsig_o が等しくなったとき、電圧比較部２５２_oの比較出力COMP_oは反転し、反転回路２６４はこの比較出力COMP_o（＝Ｌレベル）を論理反転してカウンタ部２５４に伝達する。これを受けて、カウンタ部２５４は、Ｐ相処理後のカウウント値からアップカウントモードでカウント動作を開始する。この後Ｄ相の処理期間が経過すると、カウンタ部２５４は、カウント動作を停止する。
これにより、カウンタ部２５４は、Ｄ相での計数値ＤｄをＰ相処理結果に加算した値を保持する。計数値Ｄｄは、信号成分Ｖsig_o のデジタルデータをＤsig_o としたとき“Ｄsm’−（Ｄrst_o ＋Ｄsig_o ）”となる。よって、信号成分Ｖsig_o の計数値Ｄsig_o の補数分をＰ相処理後のカウウント値に加算した値がカウンタ部２５４に保持される。結果的には、０−（Ｄrm−Ｄrst_o ）＋（Ｄsm’−（Ｄrst_o ＋Ｄsig_o ））＝０−（Ｄrm−Ｄrst_o ）＋（Ｄsm＋Ｄrm−（Ｄrst_o ＋Ｄsig_o ））＝Ｄsm−Ｄsig_o がカウンタ部２５４に保持される。Ｄsig_o の符号は負になるとともにＤsm分のオフセットがあり、事実上Ｄsig_o の補数を示すことになるが、カラム内で自動的にＣＤＳ処理が行なわれていることが分る。
Ｄsmを相殺して信号成分Ｖsig_o のデジタルデータＤsig_o の負数を得るには、たとえば１回目のＰ相処理時の初期値Ｄini を“−Ｄsm”に設定するか、もしくはデジタル演算部２９にて“Ｄsm−Ｄsig_o ”からＤsmを減算すればよい。また、デジタルデータＤsig_o の負数“−Ｄsig_o ”を正数に戻すには、たとえば簡易な手法としては、デジタル演算部２９にてビットデータを反転すればよい。ただし、ビットデータの反転だけでは正確には“１”の差があるので、より正確なデータにするにはビットデータの反転後に“１”を加えるとよい。あるいは、｛Ｄsm−（Ｄsm−Ｄsig_o ）｝なる補正演算をデジタル演算部２９にて行なうことでデジタルデータＤsig_o を取得することもできる。第１実施形態（第２例）では、１回目のＰ相処理時の初期値Ｄini を“０”に設定しておき、｛Ｄsm−（Ｄsm−Ｄsig_o ）｝なる補正演算をデジタル演算部２９にて行なう手法を採っている。
図５Ａには、第１実施形態（第２例）の具体例が示されている。なお、ここでは、一例として、偶数列の画素信号電圧Ｖｘ_eおよび奇数列の画素信号電圧Ｖｘ_oが、ともにリセットレベルＳrst_e ，Ｓrst_o の計数値（リセットデータ）Ｄrst_e ，Ｄrst_e が１００、信号成分Ｖsig_e ，Ｖsig_o の計数値（信号データ）Ｄsig_e ，Ｄsig_o が１９００となっている場合を説明する。なお、図では、画素信号電圧Ｖｘ_eと画素信号電圧Ｖｘ_oが異なりコンパレータの反転タイミングがずれているが、実際には、画素信号電圧Ｖｘ_eと画素信号電圧Ｖｘ_oは前述のように同一であるので、コンパレータの反転タイミングは同一となる。
先ず、Ｐ相処理期間として用意されるＤrm＝１２８計数期間において、偶数列のカラムＡＤ回路２５_eでは、UPDOWN信号がＬレベルでありダウンカウントモードで動作するので、参照信号SLP_ADC の変化開始ともにカウンタ部２５４_eが初期値“０”からダウンカウントを開始し、参照信号SLP_ADC と画素信号電圧Ｖｘ_eとの比較を電圧比較部２５２にて行なう。画素信号電圧Ｖｘ_eのリセットレベルＳrst_e と参照信号SLP_ADC が一致する１００クロック目で電圧比較部２５２_eの比較出力COMP_eが反転し、カウンタ部２５４_eのダウンカウント動作は停止して計数値“−１００”がカウンタ部２５４_eに保持される。
また、同じＰ相処理期間において、奇数列のカラムＡＤ回路２５_oでは、参照信号SLP_ADC と画素信号電圧Ｖｘ_oとの比較を電圧比較部２５２_oにて行ない、画素信号電圧Ｖｘ_oのリセットレベルＳrst_o と参照信号SLP_ADC が一致する１００クロック目で、電圧比較部２５２_oの比較出力COMP_oが反転し、これが反転回路２６４で論理反転されて比較出力 xCOMP_oとしてカウンタ部２５４_oに伝達される。これを受けて、カウンタ部２５４_oは、UPDOWN信号がＬレベルでありダウンカウントモードで動作するので、初期値＝０からダウンカウントを開始し、その後にＰ相処理期間が経過する１２８クロック目で、カウンタ部２５４_oはカウント動作を停止する。これにより、カウンタ部２５４_oは、１２８−１００＝２８クロック分をカウントダウンするので、０−２８＝−２８を保持する。
第１実施形態（第２例）においては、Ｐ相処理期間における奇数列のカウントモードが第１実施形態（第１例）と異なるものの、第１実施形態（第１例）と同様に、偶数列の動作と奇数列の動作を比較すると分るように、Ｐ相処理期間では、最大処理期間の前半（比較出力COMP_oが反転するまで）にリセットレベルＳrst_e についてカウント動作をし、最大処理期間の後半（比較出力COMP_oが反転した後）にリセットレベルＳrst_o （値はリセットレベルＳrst_e と同じ）についてカウント動作をするので、偶数列と奇数列の各カウンタ部２５４_oが相補関係で動作するようになり、同時にカウント動作を行なうことがなくなる。
次に、Ｄ相処理期間として用意されるＤsm’＝Ｄrm＋Ｄsm＝１２８＋４０９６＝４２２４計数期間において、偶数列のカラムＡＤ回路２５_eでは、UPDOWN信号がＨレベルでありアップカウントモードで動作するので、参照信号SLP_ADC の変化開始ともにカウンタ部２５４_oがＰ相処理後の値＝−１００からアップカウントを開始し、参照信号SLP_ADC と画素信号電圧Ｖｘ_eとの比較を電圧比較部２５２_oにて行ない、画素信号電圧Ｖｘ_eの信号レベルＳsig_e と参照信号SLP_ADC が一致する“１００＋１９００”＝２０００クロック目で電圧比較部２５２_oの比較出力COMP_eが反転し、カウンタ部２５４_oのアップカウント動作は停止して、計数値“−１００＋１００＋１９００”＝１９００がカウンタ部２５４_oに保持される。デジタル演算部２９は、偶数列のカウンタ部２５４_eから出力されたデータに関しては、これをそのまま出力回路２８へ渡す。
また、同じＤ相処理期間において、奇数列のカラムＡＤ回路２５_oでは、参照信号SLP_ADC と画素信号電圧Ｖｘ_oとの比較を電圧比較部２５２_oにて行ない、画素信号電圧Ｖｘ_oの信号レベルＳsig_o と参照信号SLP_ADC が一致する“１００＋１９００”＝２０００クロック目で、電圧比較部２５２_oの比較出力COMP_oが反転し、これが反転回路２６４で論理反転されて比較出力 xCOMP_oとしてカウンタ部２５４_oに伝達される。これを受けて、カウンタ部２５４_oは、UPDOWN信号がＨレベルでありアップカウントモードで動作するので、Ｐ相処理後の値＝−２８からアップカウントを開始し、その後にＤ相処理期間が経過する４２２４クロック目で、カウンタ部２５４_oはカウント動作を停止する。これにより、カウンタ部２５４_oは、（Ｄsm＋Ｄrm）−（Ｄrst_o ＋Ｄsig_o ）＝４２２４−２０００＝２２２４クロック分をＰ相処理結果からカウントアップするので、−（Ｄrm−Ｄrst_o ）＋｛（Ｄsm＋Ｄrm）−（Ｄrst_o ＋Ｄsig_o ）｝＝−２８＋２２２４＝２１９６（＝Ｄsm−Ｄsig_o ）を保持する。デジタル演算部２９は、奇数列のカウンタ部２５４_oから出力されたデータに関しては、階調ｍａｘ値＝Ｄsm＝４０９６から引き算して、Ｄsm−（Ｄsm−Ｄsig_o ）＝４０９６−２１９６＝１９００を出力回路２８へ渡す。
第１実施形態（第２例）においては、Ｄ相処理期間における奇数列のカウントモードが第１実施形態（第１例）と異なるものの、第１実施形態（第１例）と同様に、偶数列の動作と奇数列の動作を比較すると分るように、Ｄ相処理期間では、最大処理期間の前半（比較出力COMP_oが反転するまで）に信号レベルＳsig_e についてカウント動作をし、最大処理期間の後半（比較出力COMP_oが反転した後）に信号レベルＳsig_o （値は信号レベルＳsig_e と同じ）についてカウント動作をするので、偶数列と奇数列の各カウンタ部２５４_e，２５４_oが相補関係で動作するようになり、同時にカウント動作を行なうことがなくなる。
これから分るように、第１実施形態（第２例）においても、第１実施形態（第１例）と同様に、最大計数期間と比較出力COMP_oが反転するタイミングとの関係においては、奇数列のカラムＡＤ回路２５_oでは、Ｐ相処理期間（リセットカウンタ期間）およびＤ相処理期間（データカウンタ期間）の何れにおいても、各最大処理期間の後半（比較出力COMP_oが反転した後）にカウント動作をすることになる。
また、偶数列と奇数列とで、カウンタ部２５４のカウント動作の期間を、比較出力COMP_eが反転するまでの前半とするか、比較出力COMP_oが反転した後の後半とするかを使い分けることで、つまり偶数列と奇数列の各計数期間を独立に制御することで、それぞれのカウント活性化期間が相補関係となり、入力振幅が消費電力に与える影響を緩和すること、たとえば入力振幅に対しての消費電力を平準化することができる。もちろん、このことが言えるのは、入力レベルのパターンが、前半カウント動作を行なうカウンタ部２５４と、後半カウント動作を行なうカウンタ部２５４とにマッチングして、逆の関係でレベルの高低が存在するときを除く。
また、第１実施形態（第２例）の仕組みでは、前述の第１実施形態（第１例）の仕組みとの対比として、カウンタ部の動作をUPDOWN信号信号のみで一括制御できることから、カウンタ部の面積縮小が可能となる。第１実施形態（第１例）の仕組みでは、後半カウント動作を行なう奇数列のカラムＡＤ回路２５_oのカウント動作を制御する xUPDOWN信号が必要となるため、信号線の配線領域の確保が必要となる。また、たとえば、UPDOWN信号のみにして、カウンタ部で反転信号として、 xUPDOWN信号を生成することも可能であるが、この場合も、インバータなどの反転回路が必要となり、面積の拡大が懸念される。
＜独立制御：第２実施形態（第１例）＞
図６〜図６Ｂは、各カウンタ部２５４のカウンタ活性化期間を独立に制御する仕組みの第２実施形態の第１例を説明する図である。ここで、図６は、第２実施形態（第１例）を実行するための回路構成例を示すブロック図である。図６Ａは、第２実施形態（第１例）の基本動作を説明するタイミングチャートである。図６Ｂは、第２実施形態（第１例）の具体例を説明するタイミングチャートである。
第２実施形態は、「所定の基準」とそれに対応する「独立した制御」との関係における第２例を適用するもので、各計数部が前半カウント動作と後半カウント動作の何れにも対応可能なようにしておき、入力レベルに応じて前半カウント動作（つまり実数カウント動作）と後半カウント動作（つまり補数カウント動作）を切り分けるように各計数部を入力レベルに応じて独立に制御する仕組みにする。特に、第２実施形態（第１例）は、固体撮像装置への適用のものである。
特に、第２実施形態（第１例）を実行するための回路構成例の特徴点として、前半カウント動作と後半カウント動作を切り分けるように制御するための判定部分をカラム別に備える。具体的には、図６に示すように、第２実施形態（第１例）を実行するための回路構成例は、図２に示した参照信号比較型ＡＤ変換を実行するための第１の構成例をベースとして先ず、各列のカウント位相調整部２６０は電圧比較部２５２の比較出力COMPを通信・タイミング制御部２０から供給されるラッチクロックＣＬＫ信号に基づきラッチするＤ型フリップフロップなどの判定結果保持部として機能するラッチ回路２６６（図６（２）を参照）を備え、ラッチ回路２６６にラッチしたデータを比較出力COMPの位相情報PCOMP つまり輝度レベルの範囲を示すデータとして使用する。電圧比較部２５２は、今回の処理における画素信号電圧Ｖｘの振幅が中間レベルよりも小さいかそれとも大きいかを判定する判定部として機能する。
つまり、レベル判定の対象となる信号に関しては、処理対象となる自身の信号レベルを判定した結果を参照するのではなく、１つ前の処理における信号レベルの判定結果を参照する手法を採る。また、振幅判定（レベル判定）はＰ相処理およびＤ相処理の内のＤ相処理のみにおいて行ない、次回の処理である次行のＰ相処理およびＤ相処理の双方について、その判定結果を共通に使用する手法を採る。振幅判定（レベル判定）をＤ相処理においてのみ行なうようにすることで、各相の別に行なうよりも判定処理や回路構成を簡易にする。
本例の場合、図６（２）に示すように、ラッチ回路２６６にラッチされた比較出力COMPの位相情報PCOMP （輝度レベルの範囲を示すデータ）はＥＸ−ＯＲゲート２６２の入力端IN２に供給される。位相情報PCOMP は、Ｌレベルであれば画素信号電圧Ｖｘは中間輝度よりも低輝度レベルであったことを示し、Ｈレベルであれば画素信号電圧Ｖｘは中間輝度よりも高輝度レベルであったことを示す。そこで、ＥＸ−ＯＲゲート２６２は、この位相情報PCOMP を使って、次行のＰ相処理およびＤ相処理の双方について、前半カウント動作とするか後半カウント動作とするかを決定する。たとえば、ラッチ回路２６６でラッチした位相情報PCOMP がＬレベルであれば、次行のＰ相処理時およびＤ相処理時には、比較パルスCOMPを論理反転しないでカウントイネーブル信号ENとして出力するので前半カウント動作（図３に示した第１処理例）を適用することになる。一方、位相情報PCOMP がＨレベルであれば、次行のＰ相処理時およびＤ相処理時には、比較パルスCOMPを論理反転してカウントイネーブル信号ENとして出力するので後半カウント動作（図３Ａに示した第２処理例）を適用することになる。
なお、第２実施形態（第１例）を実行するための回路構成例は、第１実施形態（第２例）と同様に、通信・タイミング制御部２０からの制御信号ＣＮ５として、全列を共通にカウントモードを制御するUPDOWN信号を出力する。各カウンタ部２５４は、UPDOWN信号がＬレベルのときダウンカウントモード、Ｈレベルのときアップカウントモードで動作する。
また、第２実施形態（第１例）を実行するための回路構成例は、カウンタ部２５４の出力はデータ記憶・転送出力部２５６を介さずに直接に水平信号線１８に接続する構成としている。なお、カウンタ部２５４は、１回目の処理であるＰ相処理時（リセットレベルＳrst の処理時）と、２回目の処理であるＤ相処理時（信号レベルＳsig の処理時）には、カウントモードを異なるものとすることで、カラム別に、自動的にＣＤＳ処理後のデジタルデータが取得されるようにする。
たとえば、第２実施形態（第１例）の基本動作が図６Ａのタイミングチャートに示されている。さらに、図６Ｂには第２実施形態（第１例）の具体例が示されている。ここでは、前述の第１処理例との組合せで示している。具体的には、前行の画素信号電圧Ｖｘにおける信号レベルＳsig が所定の閾値に対して低い低輝度範囲であれば第１処理例を適用し、所定の閾値に対して高い高輝度範囲であれば第２処理例を適用するようにしている。
図６Ｂに示した例では、１回前の処理での振幅判定により前行の信号レベルＳsig が低輝度範囲内であった画素信号電圧Ｖｘ_0（当該行が低輝度範囲内であるとは限らない）および１回前の処理での振幅判定により前行の信号レベルＳsig が高輝度範囲内であった画素信号電圧Ｖｘ_1（当該行が高輝度範囲内であるとは限らない）ともにリセットデータＤrst_O ，Ｄrst_1 が５０、信号データＤsig_0 , Ｄsig_1 が１９５０で、Ｐ相処理期間の最大カウント数Ｄrmが１２８、Ｄ相処理期間の信号データＤsig の最大カウント数Ｄsmが１２ビット分（＝４０９６）で、全体の最大カウント数Ｄsm’が４０９６＋１２８となっている場合で説明する。また、第１処理例および第２処理例の何れにおいても、Ｐ相処理時にダウンカウントモード、Ｄ相処理時にはアップカウントモードとする。Ｐ相処理時には、初期値＝０から計数処理を開始するものとする。なお、図では、画素信号電圧Ｖｘ_0と画素信号電圧Ｖｘ_1が異なりコンパレータの反転タイミングがずれているが、実際には、画素信号電圧Ｖｘ_0と画素信号電圧Ｖｘ_1は前述のように同一であるので、コンパレータの反転タイミングは同一となる。
画素信号電圧Ｖｘ_0についてはＰ相処理およびＤ相処理ともに第１処理例を適用するので、先ず、Ｐ相処理期間として用意されるＤrm＝１２８計数期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_0との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_0のリセットレベルＳrst_0 と参照信号SLP_ADC が一致するＤrst_0 ＝５０クロック目で電圧比較部２５２の比較出力COMP（＝COMP0）が反転し、さらに、カウントイネーブル信号EN（＝ PCOMP0）も反転（COMP0と PCOMP0は同相）し、ダウンカウント動作は停止して計数値“Ｄini −Ｄrst_0 ＝−５０”がカウンタ部２５４に保持される。
次にＤ相処理期間として用意されるＤrm＋Ｄsm＝１２８＋４０９６計数期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_0との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_0の信号レベルＳsig_0 と参照信号SLP_ADC が一致するＤrst_0 ＋Ｄsig_0 ＝５０＋１９５０＝２０００クロック目で電圧比較部２５２の比較出力COMP（＝COMP0 ）が反転し、さらに、カウントイネーブル信号EN（＝PCOMP0）も反転（COMP0 とPCOMP0は同相）し、アップカウント動作は停止する。このとき、Ｐ相処理で得られる計数値“−５０”からアップカウントを行なうので、カウンタ部２５４には、Ｄini −Ｄrst_0 ＋（Ｄrst_0 ＋Ｄsig_0 ）＝−５０＋２０００＝１９５０が保持される。１９５０は、信号データＤsig_0 と一致する。
一方、画素信号電圧Ｖｘ_1についてはＰ相処理およびＤ相処理ともに第２処理例を適用するので、先ず、Ｐ相処理期間として用意されるＤrm＝１２８計数期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_0との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_1のリセットレベルＳrst_1 と参照信号SLP_ADC が一致するＤrst_1 ＝５０カウント目で電圧比較部２５２の比較出力COMP（＝COMP1 ）が反転し、さらに、カウントイネーブル信号EN（＝PCOMP1）も反転（COMP1 とPCOMP1は逆相）する。この時点からカウンタ部２５４はダウンカウントを開始してＰ相処理期間経過のＤrm＝１２８クロック目でカウント動作を停止する。したがって、カウンタ部２５４は、Ｄrm−Ｄrst_1 ＝１２８−５０＝７８クロック分をダウンカウントするので、Ｐ相処理終了後にはＤini −（Ｄrm−Ｄrst_1 ）＝−７８を保持することになる。
次にＤ相処理期間として用意されるＤrm＋Ｄsm＝１２８＋４０９６計数期間において、参照信号SLP_ADC と画素信号電圧Ｖｘ_1との比較を電圧比較部２５２にて行ない、画素信号電圧Ｖｘ_1の信号レベルＳsig_1 と参照信号SLP_ADC が一致するＤrst_1 ＋Ｄsig_1 ＝５０＋１９５０＝２０００クロック目で電圧比較部２５２の比較出力COMP（＝COMP1 ）が反転し、さらに、カウントイネーブル信号EN（＝PCOMP1）も反転（COMP1 とPCOMP1は逆相）する。この時点からカウンタ部２５４はアップカウントを開始してＤ相処理期間経過のＤrm＋Ｄsm＝１２８＋４０９６クロック目でカウント動作を停止する。
したがって、カウンタ部２５４は、Ｄrm＋Ｄsm−（Ｄrst_1 ＋Ｄsig_1 ）＝１２８＋４０９６−（５０＋１９５０）＝２２２４クロック分をアップカウントする。このとき、Ｐ相処理で得られる計数値“−７８”からアップカウントを行なうので、カウンタ部２５４には、Ｄini −（Ｄrm−Ｄrst_1 ）＋Ｄrm＋Ｄsm−（Ｄrst_1 ＋Ｄsig_1 ）＝Ｄini ＋Ｄsm−Ｄsig_1 ＝−７８＋２２２４＝２１４６が保持される。この計数値２１４６のデータＤout はデジタル演算部２９へ転送される。デジタル演算部２９は、信号データＤsig_1 の最大値に対応する最大カウント数ＤsmからデータＤout を減算することで、Ｄsm−（Ｄsm−Ｄsig_1 ）＝４０９６−２１４６＝１９５０を最終的な信号データＤsig_1 として取得する。
なお、画素信号電圧Ｖｘ_0および画素信号電圧Ｖｘ_1の何れについてもＤ相処理時には、カウント位相調整部２６０は、低輝度範囲と高輝度範囲とを切り分ける閾値に対応する、参照信号SLP_ADC のスロープ期間のたとえば中間電圧近傍で立ち上がるラッチクロック信号CLK で電圧比較部２５２の比較出力COMPをラッチしておく。そして。次行の処理時に比較出力COMPを正転出力してカウントイネーブル信号ENとするのか、反転出力してカウントイネーブル信号ENとするのかの位相調整を行なう。低輝度範囲と高輝度範囲とを切り分けるラッチクロック信号CLK が立ち上がるタイミングを参照信号SLP_ADC の中間電圧に設定すれば、前行と当該行の輝度レベルが同じである限り、画素信号電圧Ｖｘのレベルに関わらず、カウンタ部２５４の活性化期間は、参照信号SLP_ADC のスロープ期間の半分より長くなることはない。
当該行でのＤ相処理時の画素信号電圧Ｖｘの信号レベルＳsig が低輝度範囲に属するときにはクロック信号CLK の立上り時点では電圧比較部２５２の比較出力COMPが反転してＬレベルにあるので、カウント位相調整部２６０は、比較出力COMPの位相情報としてＬレベルをラッチする。逆に、当該行でのＤ相処理時の画素信号電圧Ｖｘの信号レベルＳsig が高輝度範囲に属するときにはクロック信号CLK の立上り時点では電圧比較部２５２の比較出力COMPが反転しておらずＨレベルにあるので、カウント位相調整部２６０は、比較出力COMPの位相情報としてＨレベルをラッチする。
ＥＸ−ＯＲゲート２６２の入力端IN１に比較パルスCOMPを入力し、入力端IN２にラッチ回路２６６で検知した位相情報PCOMP を入力する。位相情報PCOMP は、信号レベルＳsig が低輝度範囲に属するときにＬレベル、信号レベルＳsig が高輝度範囲に属するときにＨレベルである。こうすることで、当該行において信号レベルＳsig が低輝度範囲に属するときには、次行の処理時には、比較パルスCOMPを論理反転しないでカウントイネーブル信号ENとして出力するので前半カウント動作（図３に示した第１処理例）を適用することになる。また、当該行において信号レベルＳsig が高輝度範囲に属するときには、次行の処理時には、比較パルスCOMPを論理反転してカウントイネーブル信号ENとして出力するので後半カウント動作（図３Ａに示した第２処理例）を適用することになる。
本例のように、後半カウント動作（補数カウント動作）に伴うデータ修正をデジタル演算部２９にて行なう構成とする場合には、カウント位相調整部２６０のラッチ回路２６６にてラッチしておいた比較出力COMPの位相情報PCOMP つまり輝度レベルの範囲を示すデータを同列の画素データであるＤsig と同期して水平信号線１８ｂを介してデジタル演算部２９へ通知する。デジタル演算部２９は、この位相情報PCOMP を元に、補数カウントがなされた画素データに関して、補数カウント動作に伴うデータ修正を行なう。
このような構成にすることにより、低輝度レベルを処理したカウントイネーブル信号EN_Lと、高輝度レベルを処理したカウントイネーブル信号EN_Lとが反転出力の関係となる。前行が低輝度レベルであれば当該行では前半カウント動作を行ない、前行が高輝度レベルであれば当該行では後半カウント動作を行なうので、前行と当該行の輝度レベルが同じであれば、本実施形態を実行しない場合よりもカウント動作期間を短くできる場合があり、消費電力を低減できる。
たとえば、入力レベルが高い（明るい：高輝度）場合、カラムＡＤ回路２５にて前半カウント動作を行なうと計数期間が長くなり消費電力は多くなるが、カラムＡＤ回路２５にて後半カウント動作を行なうことで計数期間が短くなり消費電力は少なくなる。また逆に、入力レベルが低い（暗い：低輝度）場合、カラムＡＤ回路２５にて後半カウント動作を行なうと計数期間が長くなり消費電力は多くなるが、カラムＡＤ回路２５にて前半カウント動作を行なうことで計数期間が短くなり消費電力は少なくなる。
前述のように、第２実施形態（第１例）では、前行の画素信号電圧Ｖｘの信号レベルＳsig での電圧比較部２５２の比較出力COMPをラッチしておき、このラッチした位相情報PCOMP に基づき次の行の画素信号電圧ＶｘのリセットレベルＳrst と信号レベルＳsig の双方についてカウント動作期間を制御するので、入力レベルが高い（明るい：高輝度）場合は後半カウント動作、入力レベルが低い（暗い：低輝度）場合は前半カウント動作が選択され、何れの入力レベルであっても、計数期間が短く消費電力が少なくなる状態が選択される。
非特許文献１および特許文献１に記載の仕組みは、入力レベルに関わらず前半カウント動作を行なうので、画素信号振幅が大きいときには比較処理期間や計数期間が長くなり消費電力が大きくなるのに対して、画素信号振幅が小さいときには比較処理期間や計数期間が短くなり消費電力が少なくなる。これに対して、第２実施形態（第１例）では、画素信号振幅が小さいときには前半カウント動作、画素信号振幅が大きいときには後半カウント動作と言うように、画素信号振幅に応じてカウント動作期間が短くなるように各カウンタ部２５４を制御する。これによって、画素信号電圧Ｖｘの振幅が小さいときには非特許文献１および特許文献１に記載の仕組みと同じ動作となり、消費電力の低減効果は無いが、画素信号電圧Ｖｘの振幅が大きいときには非特許文献１および特許文献１に記載の仕組みよりも消費電力を少なくできる。全体としては、消費電力が信号振幅に応じて大きくばらつくことはない。見方を変えると、第１実施形態のような「入力振幅に対しての消費電力を平準化する」と言うものではないが、入力振幅が消費電力に与える影響を緩和することができる。
ただし、これらのことから推測されるように、入力レベルが、前半カウント動作を行なう行と、後半カウント動作を行なう行とにマッチングして、逆の関係でレベルの高低が存在するような映像パターンであると、消費電力の低減効果が得られなくなるだけでなく、消費電力が増加してしまう。本例に則して言えば、前行では低輝度、次の行では高輝度という場合には、次の行では画素信号電圧Ｖｘが実際には高輝度であるにも関わらず低輝度であるものとして前半カウント動作を行なうことになり、計数期間が長くなり、消費電力は本実施形態を適用しない場合と同じになる。ところが、前行では高輝度、次の行では低輝度という場合には、次の行では画素信号電圧Ｖｘが実際には低輝度であるにも関わらず高輝度であるものとして後半カウント動作を行なうことになり、計数期間が長くなり、本実施形態を適用しない場合よりも消費電力が増加してしまう。
しかしながら、一般的な条件下では、入力レベルのパターンが、このようになることは殆どあり得ず、画素信号電圧Ｖｘの振幅が大きいときに非特許文献１および特許文献１に記載の仕組みよりも消費電力を少なくできるという効果が得られると考えてよく、全体的には、消費電力の低減効果が得られる。
また、第２実施形態（第１例）では、判定部として機能する電圧比較部２５２の判定結果を、判定結果保持部として機能するラッチ回路２６６において「次回」の処理用に保持するようにしていたが、必ずしも「直後の行」に限定されるものではなく、それ以降の処理用に保持するものであればよい。直前の行の位相情報を参照する形態に限定されるものではない。たとえば、カラー撮像対応とする場合は色分離用のカラーフィルタの色配列を考慮した対応をとるのがよい。
たとえば図６Ｃのように、カラー撮像用の色分離フィルタを画素アレイ部１０が具備する一例として、緑色に感度を持ったＧ＊＊と、青色に感度を持ったＢ＊＊と、赤色に感度を持ったＲ＊＊を、たとえばベイヤー配列などの規則性を持った配列で並べた場合を考える。この配列で、たとえば緑色の画を撮像した場合、Ｇ１１では、画素信号振幅が大きく、次行では後半カウント動作となる。しかし、この結果を次行のＲ２１に適応すると、画素信号振幅が小さいにも関わらず、後半カウント動作となる。また、次行は、前半カウント動作となる。さらに、この結果を次行のＧ３１に適応すると、画素信号振幅が大きいにも関わらず、前半カウント動作となる。
このような現象を回避するためには、２行前の情報を参照するとよく、たとえば、Ｇ１１の位相情報をＧ３１に、Ｒ２１の位相情報をＲ４１になど、同等の感度条件の画素の位相情報を適応するように構成することが好ましいことは明らかである。因みに、色配列は図６Ｃの例に限定されず種々あるので、必ずしも２行前の情報を参照すると言うことにはならない。基本的には、同一列で同一色(同一条件）の結果を元に、参照する情報を決めればよい。
＜独立制御：第２実施形態（第２例）＞
図７は、各カウンタ部２５４のカウンタ活性化期間を独立に制御する仕組みの第２実施形態の第２例を説明する図である。ここで、図７は、第２実施形態（第２例）を実行するための回路構成例を示すブロック図である。第２実施形態（第２例）の動作を説明するタイミングチャートは図示を割愛するが、振幅判定（本例に則して言うとレベル判定）を除く部分では、基本的には、第２実施形態（第１例）の動作と大差はない。
第２実施形態（第２例）においても、第２実施形態（第１例）と同様に、「所定の基準」とそれに対応する「独立した制御」との関係における第２例を適用するもので、各計数部が前半カウント動作と後半カウント動作の何れにも対応可能なようにしておき、入力レベルに応じて前半カウント動作（つまり実数カウント動作）と後半カウント動作（つまり補数カウント動作）を切り分けるように各計数部を入力レベルに応じて独立に制御する仕組みにする。
一方、第２実施形態（第２例）を実行するための回路構成例は、前半カウント動作と後半カウント動作を切り分けるための振幅判定（レベル判定）を、カラムＡＤ回路２５により得られたデジタルデータに基づいて行なう点に特徴を有する。そのための回路機能分を何処に設けるかはカラムＡＤ回路２５以降であれば何処でもよいのであるが、本例では、前半カウント動作と後半カウント動作を切り分けるように制御するための判定部分を画素アレイ部１０が搭載されるチップ領域の外部に備え、チップ外部から、前半カウント動作と後半カウント動作をコントロールする仕組みにする。
具体的には、第２実施形態（第２例）を実行するための回路構成例は、チップ外部に、前半カウント動作と後半カウント動作を制御するデジタル信号処理部２７０（ＤＳＰ：Digital Signal Processor）を備える。デジタル信号処理部２７０からは、位相調整制御信号PHASE がＤＰＵ２８ａとカウント位相調整部２６０に供給される。本構成の場合、カウント位相調整部２６０は、今回の処理における画素信号電圧Ｖｘの振幅が中間レベルよりも小さいか大きいかを判定する判定部並びに実数計数動作とするか補数計数動作とするかを決定する（換言すれば計数期間を決定する）計数期間制御部の両機能を備える。
カウント位相調整部２６０は、第２実施形態（第１例）とは異なり、データ記憶・転送出力部２５６を備えておらず、デジタル信号処理部２７０から供給される位相制御信号PHASE がＥＸ−ＯＲゲート２６２の入力端IN２に供給される。ＥＸ−ＯＲゲート２６２は、２７０からの位相調整制御信号PHASE がＨレベルのときに比較パルスCOMPを論理反転してカウントイネーブル信号ENとし、位相調整制御信号PHASE がＬレベルのときに比較パルスCOMPをそのままカウントイネーブル信号ENとする。
第２実施形態（第１例）との対比では、第２実施形態（第１例）ではラッチ回路２６６でラッチしたラッチデータを位相制御信号として使用することでチップ内部で行ごとに前半カウント動作と後半カウント動作を制御するのに対して、第２実施形態（第２例）ではチップ外部のデジタル信号処理部２７０での輝度レベル判定結果に基づき前半カウント動作と後半カウント動作を制御する点が異なるのである。
後半カウント動作（補数カウント動作）に伴うデータ修正をデジタル演算部２９にて行なう構成とする場合には、デジタル信号処理部２７０からの位相調整制御信号PHASE をデジタル演算部２９に供給しておく。デジタル演算部２９は、この位相調整制御信号PHASE を元に、補数カウントがなされた画素データに関して、補数カウント動作に伴うデータ修正を行なう。
デジタル信号処理部２７０は、出力回路２８（ＤＰＵ２８ａ）から出力された画素信号電圧Ｖｘのデジタルデータ（特に第２実施形態（第１例）との対比においては信号データＤsig ）に基づき、輝度情報を判定し、この判定結果に基づき、位相調整制御信号PHASE のＬレベルとＨレベル（以下単にＬ／Ｈと記す）を切り替えることで、画素アレイ部１０の各列のカラムＡＤ回路２５のカウント動作に関して、前半カウント動作と後半カウント動作を制御する。カラムＡＤ回路２５は、位相調整制御信号PHASE がＬレベル（＝０）の場合は前半カウント動作を、位相調整制御信号PHASE がＨレベル（＝１）の場合は後半カウント動作になるように、カウント位相調整部２６０（詳細にはＥＸ−ＯＲゲート２６２）で計数期間の位相を調整する。
ここで、デジタル信号処理部２７０での輝度情報の判定とそれに基づくカウント動作位相の制御に関しては、つまり、位相調整制御信号PHASE のＬ／Ｈを切り替えるに当たっては、第２実施形態（第１例）と同様に、行ごとに輝度レベルを判定することで次行に対しての制御を行なうようにしてもよい。たとえば、出力回路２８（ＤＰＵ２８ａ）から出力されるデータの１行分の平均値を算出し、中間輝度よりも高いか低いかに基づき、位相調整制御信号PHASE のＬ／Ｈを行ごとに切り替えることができる。
また、図６Ｃのような規則性を持った色分離フィルタの配列の場合は、たとえば、色ごとに区別して平均値を算出するようにし、同等の感度条件の画素の位相情報を適応する様にように構成するのが好ましいことは明らかである。この場合は、位相調整制御信号PHASE を複数用意すればよい。
また、１画面分の輝度情報を参照して画面全体で判定することで、次画面に対しての制御を行なうようにしてもよい。たとえば、出力回路２８（ＤＰＵ２８ａ）から出力されるデータの１画面分の平均値を算出し、中間輝度よりも高いか低いかに基づき、位相調整制御信号PHASE のＬ／Ｈを画面ごとに切り替えることができる。
また、図６Ｃのような規則性を持った色分離フィルタの配列の場合は、１画面全体ではなく、色ごとに区別して平均値を算出するようにし、同等の感度条件の画素の位相情報を適応するように構成するのが好ましいことは明らかである。この場合は、位相調整制御信号PHASE を複数用意すればよい。
このような第２実施形態（第２例）によれば、チップ内部のカウント位相調整部２６０の構成を第２実施形態（第１例）よりも簡略化できる利点がある。ラッチ回路２６６を要しないからである。また、各列のラッチ回路２６６でラッチされた輝度レベルの範囲を示す比較出力COMPの位相情報PCOMP をデジタル演算部２９に順次転送する必要がないので、データ転送用の水平信号線１８ｂにする必要はなく、位相調整制御信号PHASE 用の単純な制御線１８ｃでよく、配線抵抗をさほど気にする必要がなくパターン幅が狭くてもよい。これらにより、第２実施形態（第１例）よりも、面積の縮小が可能となる。
また、出力回路２８から出力されたデータに基づき輝度情報の判定を行なうので、その精度が高くなる利点もある。これは、第２実施形態（第１例）ではリセットレベルＳrst に左右される信号レベルＳsig を使用した判定となるのに対して、第２実施形態（第２例）ではＣＤＳ処理後のデータ、つまりリセットレベルＳrst の影響を排除した信号成分Ｖsig のデジタルデータＤsig を使用した判定ができるからである。
なお、画面全体で輝度レベルを判定する手法としては、出力回路２８（ＤＰＵ２８ａ）から出力されるデータの１画面分の平均値をデジタル信号処理部２７０で算出して判定する例に限らず、たとえば、露光制御処理（電子シャッタ制御を含む）のための情報を利用することも考えられる（後述する図８とその説明を参照）。この場合、デジタル信号処理部２７０を別途設けて平均化処理を行なうことが不要となる利点が得られる。
＜撮像装置＞
図８は、前述の本実施形態の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置（カメラシステム）の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。
具体的には、撮像装置８は、太陽光や蛍光灯などの光源８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる画像情報を取り込むための光学系の主要部となる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６から出力された撮像データを処理するカメラ信号処理部８１０を備えている。
カメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のカラムＡＤ回路２５ｂ（図１を参照）から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。
また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。
本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。
カメラ制御部９００は、システム全体を制御するものである。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
ここで、撮像装置８におけるカメラ制御部９００としては、マイクロプロセッサ９０２には、露光制御用のプログラムも組み込まれて、露光条件を制御する露光条件制御部としても機能するようになっている。
ここで、電子計算機の中枢をなすマイクロプロセッサ９０２を露光条件を制御する露光条件制御部として機能させるための露光制御用のプログラムとしては、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの計算（たとえば所定サイズおよび所定位置の測光エリアの平均値の計算）と、その計算結果に基づく輝度レベル判定（中間レベルよりも高いか低いか）などためのものを含む。
記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）のための各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。
メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。
また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。
または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。
また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。
このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、各カウンタ部２５４におけるカウンタ活性化期間を、所定の基準に基づき独立して制御することで、入力振幅が消費電力に与える影響を緩和することのできる仕組みや、全体としての消費電力の低減を図ることのできる仕組みにできる。特に、第２実施形態（第２例）を適用する場合であれば、１画面分の輝度レベルの判定を、マイクロプロセッサ９０２における露光制御処理を利用して行なうことができる。
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、第２実施形態（第１例）では、信号レベルＳsig についての電圧比較部２５２の比較出力COMPをラッチ回路２６６でラッチして比較出力COMPの位相情報PCOMP として、次行のＰ相処理およびＤ相処理の双方について、その位相情報PCOMP に基づき前半カウント動作とするか後半カウント動作とするかを決定するようにしていた。しかしながらこれは一例に過ぎない。
＜Ｐ相とＤ相の個別制御＞
たとえば、Ｐ相（つまりリセットレベルＳrst ）とＤ相（つまり信号レベルＳsig ）の別に前半カウント動作とするか後半カウント動作とするかを決定することができる。このためには、画素信号電圧Ｖｘのレベル判定に関しては、Ｐ相（つまりリセットレベルＳrst ）とＤ相（つまり信号レベルＳsig ）の別に電圧比較部２５２から出力される比較出力COMPを別々にラッチするラッチ回路２６６_P，２６６_D（図示せず）を設ける。Ｐ相処理時のラッチタイミングは、リセットレベルＳrst の最大範囲の中間レベルに対応するものとする。たとえば、Ｐ相処理期間を７ビット相当の１２８クロック分とする場合には、参照信号SLP_ADC の変化を開始してから６４クロック経過した時点とする。そして、次行のＰ相処理時には、ラッチ回路２６６_Pによりラッチされた位相情報COMP_PH_P に基づき前半カウント動作とするか後半カウント動作とするかを決定し、また、次行のＤ相処理時には、ラッチ回路２６６_Dによりラッチされた位相情報COMP_PH_D に基づき前半カウント動作とするか後半カウント動作とするかを決定するようにしてもよい。こうすることで、Ｐ相処理に関しても、消費電力の低減効果が得られるようになる。
なお、この場合、カラム内でＰ相処理結果とＤ相処理結果との間での差分処理（ＣＤＳ処理）を行なうように構成するには、Ｐ相処理とＤ相処理とが同じ位相関係で計数処理を行なうとは限らなくなる点と、後半計数処理（補数計数処理）に対するデータ補正のための仕組みと相俟って、カラム内の回路構成が複雑になる。この点においては、図２Ａに示した第２構成例で採用しているように、Ｐ相処理結果Ｄｐ（Ｄrst を示すもの）とＤ相処理結果Ｄｄ（Ｄrst ＋Ｄsig を示すもの）とを各別にデジタル演算部２９へ転送し、デジタル演算部２９にて対処するようにするとよい。なお、この場合、ラッチ回路２６６_Pにてラッチしておいた位相情報COMP_PH_P とラッチ回路２６６_Dにてラッチしておいた位相情報COMP_PH_Dを、同列のＰ相処理結果ＤｐやＤ相処理結果Ｄdと同期して水平信号線１８ｂを介してデジタル演算部２９へ通知し、デジタル演算部２９では、位相情報COMP_PH_Pおよび位相情報COMP_PH_Dに基づきデータ補正を行ないつつ、最終的にはＤsig を求める。
＜自行での判定＆カウント位相制御＞
また、第２実施形態（第１例）では、画素信号電圧Ｖｘのレベル判定を当該行よりも１つ前の処理行にて行なっていたが、レベル判定の対象となる信号に関しては処理対象となる自身の入力レベルを判定し、その判定結果に基づきカウント位相制御を行なう手法を採ることもできる。この場合、Ｐ相（つまりリセットレベルＳrst ）とＤ相（つまり信号レベルＳsig ）の別に前半カウント動作とするか後半カウント動作とするかを決定する仕組みと組み合わせるのがよい。あるいは、Ｐ相処理時には前半カウント動作と後半カウント動作の何れか一方に固定しておき、Ｄ相処理に関してのみ自行の信号レベルＳsig のレベル判定結果を参照するようにしてもよい。以下、Ｐ相処理とＤ相処理の別にカウント位相を制御する例で説明する。
たとえば、最初に画素信号電圧Ｖｘがフルレンジの前半と後半の何れの電圧レベル側にあるかを特定し、その判定結果に基づき前半カウント動作とするか後半カウント動作とするかを決定する。つまり、電圧比較部２５２における比較処理の最初に、リセットレベルＳrst や信号レベルＳsig がそれぞれの中間レベルを境に上側であるか下側であるかを調べる。このために、たとえば、今回の処理における画素信号電圧Ｖｘの振幅が中間レベルよりも小さいかそれとも大きいかを判定する判定部として電圧比較部２５２を利用する。リセットレベルＳrst や信号レベルＳsig が安定した後、比較処理の開始前では、たとえば、ＤＡ変換回路２７ａは先ず、参照信号SLP_ADC をリセットレベルＳrst や信号レベルＳsig の中間レベル相当の値にして電圧比較部２５２に供給する。電圧比較部２５２は、リセットレベルＳrst や信号レベルＳsig がフルレンジの前半側にあるときには電圧比較部２５２の比較出力COMPはＬレベルとなり、リセットレベルＳrst や信号レベルＳsig がフルレンジの後半側にあるときには電圧比較部２５２の比較出力COMPはＨレベルとなる。これらの電圧比較部２５２の比較出力COMPをラッチ回路２６６でラッチし、これをＥＸ−ＯＲゲート２６２の入力端IN２に供給する。ＥＸ−ＯＲゲート２６２の入力端IN１には電圧比較部２５２の比較出力COMPを供給する。
これにより、第２実施形態（第１例）と同様に、ラッチ回路２６６でラッチしたデータは、リセットレベルＳrst や信号レベルＳsig が低入力範囲に属するときにＬレベルで高入力範囲に属するときにＨレベルである。こうすることで、当該行においてリセットレベルＳrst や信号レベルＳsig が低入力範囲に属するときには、当該行のＰ相処理やＤ相処理時には、電圧比較部２５２の比較パルスCOMPを論理反転しないでカウントイネーブル信号ENとして出力するので前半カウント動作（図３に示した第１処理例）を適用することになる。また、当該行においてリセットレベルＳrst や信号レベルＳsig が高入力範囲に属するときには、当該行のＰ相処理やＤ相処理時には、電圧比較部２５２の比較パルスCOMPを論理反転してカウントイネーブル信号ENとして出力するので後半カウント動作（図３Ａに示した第２処理例）を適用することになる。
第２実施形態（第１例）では、前半カウント動作を行なう行と、後半カウント動作を行なう行とにマッチングして、逆の関係でレベルの高低が存在するような映像パターンであると、消費電力の低減効果が得られなくなるだけでなく消費電力が増加してしまうことになる。これに対して、自行のレベル判定結果に基づき自行の処理を行なうようにすれば、確実に計数期間が短く消費電力が少なくなる状態が選択される。
なお、ここでの説明では、画素信号電圧Ｖｘがフルレンジの前半と後半の何れの電圧レベル側にあるかを特定するに当たり、ＤＡ変換回路２７ａで中間レベルの値を参照信号SLP_ADC を利用して電圧比較部２５２に供給して、電圧比較部２５２にてレベル判定を行なっていた。この場合、回路構成次第ではあるが、ＡＤ変換処理の当初に参照信号SLP_ADC を中間レベルに設定することで、その後の実際の比較処理の動作点が変動することが起こり得る。
この点が問題となる場合には、回路規模が増えるけれども、たとえば、次のように対処すればよい。先ず、電圧比較部２５２とは別に、今回の処理における画素信号電圧Ｖｘの振幅が中間レベルよりも小さいかそれとも大きいかを判定する判定部として電圧比較部２５２_DET（図示せず）をカラムごとに設ける。ＤＡ変換回路２７ａは、参照信号SLP_ADC とは別にレベル判定用の参照信号SLP_DET （中間レベルの値）を電圧比較部２５２_DETの一方の入力端に供給する。電圧比較部２５２_DETの他方の入力端には画素信号電圧Ｖｘを供給する。電圧比較部２５２_DETは、画素信号電圧Ｖｘとレベル判定用の参照信号SLP_DET とを比較することで、リセットレベルＳrst や信号レベルＳsig がそれぞれの中間レベルを境に上側であるか下側であるかを調べる。
＜電子機器への適用＞
また、前述の説明では、処理対象信号に応じた電気信号とＡＤ変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、ダウンカウントモードやアップカウントモードの何れか一方のモードで計数処理を行ない、前半カウント動作や後半カウント動作で取得した計数値を保持するカウンタ部とを備えてなるＡＤ変換回路（ＡＤ変換装置；前例ではカラムＡＤ回路２５）をデータ処理装置として固体撮像装置や撮像装置に適用した事例を説明したが、ＡＤ変換回路やデータ処理装置の仕組みは、固体撮像装置や撮像装置に限らず、アナログ情報のデジタルデータを取得するデータ処理の仕組みを必要とするあらゆる電子機器に適用することができる。
また、ＡＤ変換回路（ＡＤ変換装置）は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）やＡＤ変換モジュールなどのようにして、単独の装置として提供されてもよい。
この場合、比較部とカウンタ部とを備えたＡＤ変換装置で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部における計数処理のモードを切り替える制御部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。
これらを組み込んで提供することで、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる。
また、前述の実施形態では、ＡＤ変換回路（ＡＤ変換装置）を固体撮像装置や撮像装置に適用するという観点から、比較処理と計数処理をそれぞれ２回行なう、つまり、基準成分としてのリセットレベルＳrst と真の信号成分に対応する信号レベルＳsig とについて別々に比較処理と計数処理を行なう事例を説明したが、一般的なアナログ信号の場合、比較処理と計数処理を１回行なうだけで差し支えないのは言うまでもない。また、カウントモードの組合せにより、３以上の信号についての積和演算結果のデジタルデータを取得することもできる。この点は、図３に示した第１処理例や図３Ａに示した第２処理例の説明の各最後の方に述べた「複数画素の積和演算結果のデジタルデータを取得する」のと同様である。
そしてこれらの際に、前半カウント動作（実数カウント動作）を適用するのか、後半カウント動作（補数カウント動作）を適用するのかを、回路構成や信号振幅（信号レベル）などに応じて適宜独立に制御することで、入力振幅が消費電力に与える影響を緩和することができ、たとえば、入力振幅に対してカウント活性化期間を平準化し、あるいは、入力振幅によっては消費電力を低減できる。
本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 参照信号比較型ＡＤ変換を実行するための基本回路構成例（第１例）を示す図である。 参照信号比較型ＡＤ変換を実行するための基本回路構成例（第２例）を示す図である。 参照信号比較型ＡＤ変換の第１処理例の動作を説明するタイミングチャートである。 参照信号比較型ＡＤ変換の第２処理例の動作を説明するタイミングチャートである。 参照信号比較型ＡＤ変換の第３処理例（その１）の動作を説明するタイミングチャートである。 参照信号比較型ＡＤ変換の第３処理例（その２）の動作を説明するタイミングチャートである。 参照信号比較型ＡＤ変換の第４処理例の動作を説明するタイミングチャートである。 カウンタ活性化期間を独立に制御する仕組みの第１実施形態（第１例）を実行するための回路構成例を示すブロック図である。 第１実施形態（第１例）の基本動作を説明するタイミングチャートである。 第１実施形態（第１例）の具体例を説明するタイミングチャートである。 カウンタ活性化期間を独立に制御する仕組みの第１実施形態（第２例）を実行するための回路構成例を示すブロック図である。 第１実施形態（第２例）の基本動作を説明するタイミングチャートである。 第１実施形態（第２例）の具体例を説明するタイミングチャートである。 カウンタ活性化期間を独立に制御する仕組みの第２実施形態（第１例）を実行するための回路構成例を示すブロック図である。 第２実施形態（第１例）の基本動作を説明するタイミングチャートである。 第２実施形態（第１例）の具体例を説明するタイミングチャートである。 第２実施形態の変形適用例を説明する図である。 カウンタ活性化期間を独立に制御する仕組みの第２実施形態（第２例）を実行するための回路構成例を示すブロック図である。 本実施形態の固体撮像装置と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。
符号の説明
１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラムＡＤ回路、２５２…電圧比較部、２５３…カウント動作制御部、２５４…カウンタ部、２５６…データ記憶・転送出力部、２５８…スイッチ、２５ａ…差分処理部、２５ｂ…ＡＤ変換部、２６…カラム処理部、２６０…カウント位相調整部、２６２…ＥＸ−ＯＲゲート、２６４…反転回路、２６６…ラッチ回路、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２７０…デジタル信号処理部、２８…出力回路、２８ａ…ＤＰＵ、２９…デジタル演算部、３…単位画素、７…駆動制御部、８…撮像装置、９００…カメラ制御部

Claims (18)

  1. アナログの処理対象信号の所定レベルをデジタルデータに変換するための前記処理対象信号の振幅の大きくなる方向に漸次変化する参照信号を生成する参照信号生成部と、
    前記参照信号生成部で生成された参照信号と処理対象信号とを比較する比較部と、
    前記比較部の比較結果に基づき、前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間で計数処理を行なう実数計数動作とするか、処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間で計数処理を行なう補数計数動作とするかを決定する計数期間制御部と、
    前記計数期間制御部により指定された計数期間で計数処理を行ない、計数処理が完了した時点の計数値を保持することで所定レベルのデジタルデータを取得する計数部と、
    前記補数計数動作の分を修正することで前記デジタルデータが実数の値として得られるように修正する修正部と
    を備え、
    前記計数期間制御部は、前記計数部について、所定の基準に基づき、前記実数計数動作と前記補数計数動作とを、独立に制御する
    ことを特徴とするデータ処理装置。
  2. 前記計数部は、前記実数計数動作で計数を行なう第１計数部と、前記補数計数動作で計数を行なう第１計数部とを有し、
    前記計数期間制御部は、前記第１計数部が前記実数計数動作で計数を行ない、前記第２計数部が前記補数計数動作で計数を行なうように制御する
    ことを特徴とする請求項１に記載のデータ処理装置。
  3. 電荷生成部および当該電荷生成部で生成された電荷に応じた処理対象信号を出力する出力トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部と、
    前記画素アレイ部の各単位画素からから得られるアナログの処理対象信号をデジタルデータに変換するための前記処理対象信号の振幅の大きくなる方向に漸次変化する参照信号と処理対象信号とを比較する列ごとに設けられた比較部と、
    前記比較部の比較結果に基づき、前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間で計数処理を行なう実数計数動作とするか、処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間で計数処理を行なう補数計数動作とするかを決定する計数期間制御部と、
    前記計数期間制御部により指定された計数期間で計数処理を行ない、計数処理が完了した時点の計数値を保持することで所定レベルのデジタルデータを取得する列ごとに設けられた計数部と
    を備え、
    前記計数部は、前記実数計数動作で計数を行なう第１計数部と、前記補数計数動作で計数を行なう第２計数部とを有し、
    前記計数期間制御部は、前記第１計数部が前記実数計数動作で計数を行ない、前記第２計数部が前記補数計数動作で計数を行なうように制御する
    ことを特徴とする固体撮像装置。
  4. 前記第１計数部と前記第２計数部とが交互に隣り合うよう配置されている
    ことを特徴とする請求項３に記載の固体撮像装置。
  5. 前記画素アレイ部の各単位画素からから得られるアナログの処理対象信号は、基準成分と信号成分とを含んでおり、
    前記第１計数部は、１回目の処理として、前記基準成分と前記信号成分のうちの何れか一方に応じた信号についてダウンカウントモードおよびアップカウントモードのうちの何れか一方のモードで計数処理を行ない当該計数処理が完了した時点の計数値を保持し、この後、２回目の処理として、前記基準成分と前記信号成分のうちの他方に応じた信号について、前記１回目の処理において保持しておいた計数値から、前記ダウンカウントモードおよび前記アップカウントモードのうちの他方のモードで計数処理を行ない当該計数処理が完了した時点のカウント値を保持し、
    前記第２計数部は、１回目の処理として、前記基準成分と前記信号成分のうちの何れか一方に応じた信号について前記第１計数部での１回目の処理時のカウントモードとは反対のモードで計数処理を行ない当該計数処理が完了した時点の計数値を保持し、この後、２回目の処理として、前記基準成分と前記信号成分のうちの他方に応じた信号について、前記１回目の処理において保持しておいた計数値から、前記第１計数部での２回目の処理時のカウントモードとは反対のモードで計数処理を行ない当該計数処理が完了した時点の計数値を保持する
    ことを特徴とする請求項３に記載の固体撮像装置。
  6. 電荷生成部および当該電荷生成部で生成された電荷に応じた処理対象信号を出力する出力トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部と、
    前記画素アレイ部の各単位画素からから得られるアナログの処理対象信号をデジタルデータに変換するための前記処理対象信号の振幅の大きくなる方向に漸次変化する参照信号と処理対象信号とを比較する列ごとに設けられた比較部と、
    前記比較部の比較結果に基づき、前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間で計数処理を行なう実数計数動作とするか、処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間で計数処理を行なう補数計数動作とするかを決定する計数期間制御部と、
    前記計数期間制御部により指定された計数期間で計数処理を行ない、計数処理が完了した時点の計数値を保持することで所定レベルのデジタルデータを取得する列ごとに設けられた計数部と
    を備え、
    前記計数部は、前記実数計数動作および前記補数計数動作を切り替えて動作可能に構成されており、
    前記計数期間制御部は、前記処理対象信号の振幅に応じて、前記計数部の前記実数計数動作および前記補数計数動作の切替えを制御する
    ことを特徴とする固体撮像装置。
  7. 前記計数期間制御部は、前記処理対象信号の振幅が中間レベルよりも小さいときには前記計数部が前記実数計数動作で計数を行ない、前記処理対象信号の振幅が中間レベルよりも大きいときには前記計数部が前記補数計数動作で計数を行なうように制御する
    ことを特徴とする請求項６に記載の固体撮像装置。
  8. 前記計数期間制御部は、今回の処理における前記処理対象信号の振幅が中間レベルよりも小さいかそれとも大きいかを判定する判定部と、前記判定部の判定結果を以降の処理用に保持する判定結果保持部とを有し、前記判定結果保持部に保持されている判定結果に基づき、以降の処理における前記計数部の前記実数計数動作および前記補数計数動作を制御する
    ことを特徴とする請求項６に記載の固体撮像装置。
  9. 前記判定部は、列ごとに設けられ、行ごとに前記判定を行なう
    ことを特徴とする請求項８に記載の固体撮像装置。
  10. 前記判定部は、前記計数部により得られたデジタルデータに基づいて、行ごとに前記判定を行なう
    ことを特徴とする請求項８に記載の固体撮像装置。
  11. 前記判定部は、前記計数部により得られたデジタルデータに基づいて、画面単位で前記判定を行なう
    ことを特徴とする請求項８に記載の固体撮像装置。
  12. 前記画素アレイ部は、カラー撮像用の色分離フィルタを具備し、
    前記判定部と前記判定結果保持部は、色別に処理を行なう
    ことを特徴とする請求項９〜１１のうちの何れか１項に記載の固体撮像装置。
  13. 前記画素アレイ部の各単位画素からから得られるアナログの処理対象信号は、基準成分と信号成分とを含んでおり、
    前記判定部は、前記信号成分に応じた信号に基づき、行ごとに前記判定を行ない、
    前記計数期間制御部は、前記判定結果保持部に保持されている判定結果に基づき、前記基準成分に応じた信号および前記信号成分に応じた信号の双方について、次の処理における前記計数部の前記実数計数動作および前記補数計数動作を共通に制御する
    ことを特徴とする請求項８に記載の固体撮像装置。
  14. 前記画素アレイ部の各単位画素からから得られるアナログの処理対象信号は、基準成分と信号成分とを含んでおり、
    前記判定部は、前記基準成分に応じた信号に基づき行ごとに前記判定を行なうともに、前記信号成分に応じた信号に基づき行ごとに前記判定を行ない、
    前記判定結果保持部は、前記基準成分について前記判定部の判定結果を保持する第１判定結果保持部および前記信号成分について前記判定部の判定結果を保持する第２判定結果保持部を列ごとに有し、
    前記計数期間制御部は、前記第１判定結果保持部に保持されている判定結果に基づき、前記基準成分に応じた信号について次の処理における前記計数部の前記実数計数動作および前記補数計数動作を制御し、前記第２判定結果保持部に保持されている判定結果に基づき、前記信号成分に応じた信号について次の処理における前記計数部の前記実数計数動作および前記補数計数動作を制御する
    ことを特徴とする請求項８に記載の固体撮像装置。
  15. 前記計数期間制御部は、今回の処理に先立って前記処理対象信号の振幅が中間レベルよりも小さいかそれとも大きいかを判定する判定部と、前記判定部の判定結果を今回の処理用に保持する判定結果保持部とを有し、前記判定結果保持部に保持されている判定結果に基づき、今回の処理における前記計数部の前記実数計数動作および前記補数計数動作を制御する
    ことを特徴とする請求項６に記載の固体撮像装置。
  16. 前記画素アレイ部の各単位画素からから得られるアナログの処理対象信号は、基準成分と信号成分とを含んでおり、
    前記判定部は、列ごとに設けられ、前記信号成分に応じた信号に基づき、行ごとに前記判定を行ない、
    前記計数期間制御部は、前記判定結果保持部に保持されている判定結果に基づき、前記基準成分に応じた信号および前記信号成分に応じた信号の双方について、今回の処理における前記計数部の前記実数計数動作および前記補数計数動作を共通に制御する
    ことを特徴とする請求項１４に記載の固体撮像装置。
  17. 画像情報を取り込む光学系と、
    前記光学系を介して取り込まれた画像情報に基づき信号電荷を生成する電荷生成部および当該電荷生成部で生成された信号電荷に応じた処理対象信号を出力する出力トランジスタを含む単位画素が行列状に配置されてなる画素アレイ部と、
    前記処理対象信号の所定レベルをデジタルデータに変換するための前記処理対象信号の振幅の大きくなる方向に漸次変化する参照信号を生成する参照信号生成部と、
    前記参照信号生成部で生成された参照信号と前記処理対象信号とを比較する列ごとに設けられた比較部と、
    前記比較部の比較結果に基づき、前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間で計数処理を行なう実数計数動作とするか、処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間で計数処理を行なう補数計数動作とするかを決定する計数期間制御部と、
    前記計数期間制御部により指定された計数期間で計数処理を行ない、計数処理が完了した時点の計数値を保持することで所定レベルのデジタルデータを取得する列ごとに設けられた計数部と、
    前記補数計数動作の分を修正することで前記デジタルデータが実数の値として得られるように修正する修正部と
    を備え、
    前記計数期間制御部は、各列の前記計数部について、所定の基準に基づき、前記実数計数動作と前記補数計数動作とを、独立に制御する
    ことを特徴とする撮像装置。
  18. アナログの処理対象信号の所定レベルをデジタルデータに変換するための前記処理対象信号の振幅の大きくなる方向に漸次変化する参照信号を生成する参照信号生成部と、
    前記参照信号生成部で生成された参照信号と前記処理対象信号とを比較する列ごとに設けられた比較部と、
    前記比較部の比較結果に基づき、前記参照信号が所定の初期値から当該処理対象信号と参照信号とが一致する時点までの期間で計数処理を行なう実数計数動作とするか、処理対象信号と参照信号とが一致した時点から前記参照信号が所定の終了値に到達する時点までの期間で計数処理を行なう補数計数動作とするかを決定する計数期間制御部と、
    前記計数期間制御部により指定された計数期間で計数処理を行ない、計数処理が完了した時点の計数値を保持することで所定レベルのデジタルデータを取得する列ごとに設けられた計数部と、
    前記補数計数動作の分を修正することで前記デジタルデータが実数の値として得られるように修正する修正部と
    を備え、
    前記計数期間制御部は、各列の前記計数部について、所定の基準に基づき、前記実数計数動作と前記補数計数動作とを、独立に制御する
    ことを特徴とする電子機器。
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