CN101409772B - 数据处理器、固态成像设备、成像设备以及电子装置 - Google Patents

Abstract

本发明公开了数据处理器、固态成像设备、成像设备和电子装置，其中，该数据处理器包括：参考信号生成器，生成逐渐改变以提高处理信号的振幅的参考信号；比较器，比较所述处理信号与通过参考信号生成器生成的参考信号；计数周期控制器，确定执行实数计数操作或补数计数操作；计数器，在通过计数周期控制器确定的计数周期内执行计数操作，并通过存储完成计数操作时的计数值来获取数字数据的预定电平；以及校正器，通过校正补数计数操作来获取数字数据作为实数值。计数周期控制器基于预定标准独立控制计数器的实数计数操作和补数计数操作。通过本发明，可以降低输入振幅对功耗的影响。

Description

数据处理器、固态成像设备、成像设备以及电子装置

相关申请的交叉参考

本发明包含于2007年10月12日向日本专利局提交的日本专利申请JP2007-266227的主题，其全部内容结合于作为参考。

技术领域

本发明涉及与模数转换(AD转换)结合执行数据处理的数据处理器以及作为采用AD转换结构的物理量分布检测半导体设备实例的固态成像设备、成像设备和电子装置。更具体地，本发明涉及适用于物理量分布检测半导体设备或诸如固态成像设备的其它电子装置的数字信号处理技术，其中，配置响应诸如光或辐射的外部输入电磁波的多个单位元件，从而在地址控制下自发选择通过单位元件转换成电信号的物理量分布，并读出所选择的物理量分布作为电信号。具体地，本发明涉及用于处理处理信号的数字信号获取技术。

背景技术

近年来，作为固态成像设备的实例，能够克服CCD(电荷耦合器件)图像传感器所具有的各种问题的MOS(金属氧化物半导体)或CMOS(互补MOS)图像传感器引起了人们的注意。

例如，所谓的列并列输出型或列型的方式被广泛应用于CMOS图像传感器，其中，为每个像素配置采用浮置扩散放大器的放大器电路，在每列的像素阵列单元10的后级配置信号处理电路，选择像素阵列单元中的行，同时访问该行从而以行为单位从像素阵列单元中读取像素信号，即，从该行中的所有像素中同时并行读取像素信号。

可以对固态成像设备采用通过使用模数转换器将从像素阵列单元读取的模拟像素信号转换成数字数据、随后将数字数据输出至外部的方式。

这对于列并列输出型图像传感器也是一样的。已经发明了多种信号输出电路，并且其最先进的实例是每列都具有AD转换器并从中作为数字数据得到像素信号的方式。

根据电路规模、处理速度(速度增加)、分辨率等考虑了各种AD转换方式。其一个实例为AD转换方式，其中，将模拟单位信号与用于转换为数字数据的、其值逐渐改变的所谓斜坡型参考信号(斜坡波)进行比较，与比较处理一起执行计数处理，并基于完成比较处理时的计数值来获取单位信号的数字数据，这被称作斜率积分型或斜坡信号比较型(下文称作参考信号比较型)。通过将参考信号比较AD转换方式与列并列输出型方式进行组合，可以逐列并行地以AD转换方式将来自像素的模拟输出转换成低频带，这适用于将高速与高图像质量结合的图像传感器。

这里，对于像素信号，复位(reset)像素时的像素信号电平与读取信号电荷时的像素信号电平之间的差是真实信号分量。因此，当使用参考信号比较AD转换方式时，采用考虑任意一侧的差分处理的结构。采用用于通过参考信号比较AD转换方式和列并列输出型的组合在将来自一行中所有像素的像素信号同时转换成数字数据时一起执行差分处理的结构。

例如，在JP-A-2005-278135和W.Yang等人的“An Integrated800×600 CMOS Image System”，(ISSCC Digest of Technical Papers，304～305页，1999年2月)中公开了安装有列并列型AD转换器的固态成像设备。

在W.Yang等人描述的结构中，主计数器设置在列区域外，计数器的比特输出被引入列区域，并通过根据像素信号的电压电平逐列执行计数处理并随后锁存(存储)各列的计数器输出来在列区域中获取每列的基于信号振幅的AD转换数据。在W.Yang等人描述的结构中，在不同的数据存储器中存储复位像素时的像素信号电压电平(复位电平)的AD转换结果和读取信号电荷时的像素信号电压电平(信号电平)的AD转换结果，通过水平信号线将AD转换结果组传输至后续级中的减法电路，并通过减法电路对AD转换结果组进行差分处理。

在JP-A-2005-278135描述的结构中，为列区域中的每列均配置一个计数器，并通过根据像素信号的电压电平逐列执行计数处理并随后锁存(保存)各列的计数器输出来获取每列的基于信号振幅的AD转换数据。在JP-A-2005-278135描述的结构中，通过在复位电平AD转换时和信号电平AD转换时在递增计数模式和递减计数模式之间切换计数模式，在作为第二AD转换处理的信号电平AD转换时自动获取真实信号分量的AD转换结果作为最终的AD转换输出值。即，在AD转换处理的同时执行差分处理功能。

发明内容

然而，在W.Yang等人和JP-A-2005-278135所描述的结构中，在将由多个像素获取的模拟像素信号电压转换成数字信号的过程中，通过找出参考信号和像素信号电压彼此一致的点并对从生成参考信号的时间点到像素信号电压和参考信号彼此一致的时间点的时钟数进行计数，获取对应于像素信号电压的AD转换数据。

因此，当信号振幅较大时，比较处理周期或计数周期被延长，因此功耗增大。即，直至比较电路的输出(被称作比较器输出)被反转的时间周期被计数，以获取像素信号电压的AD转换结果。因此，当信号振幅较大时，比较器输出的反转定时被延迟，从而计数器的操作周期变长且计数器的功耗变大。因此，计数器的功耗根据信号振幅而改变。信号振幅(输入电平)对功耗具有影响。具体地，当信号振幅较小时，功耗降低，并且当信号振幅较时，功耗提高，使得功耗根据信号的振幅而变得不标准。

需要一种新方法，当采用参考信号比较型AD转换方式时，其仅引起基本结构的很小改变。期望提供一种用于降低输入振幅对功耗的影响的结构。还希望提供一种用于有效地实现低功耗的结构。

根据发明实施例的数据处理器包括：参考信号生成器，用于生成用于将模拟信号电平(模拟处理信号)转换成数字数据、逐渐改变以增大处理信号的振幅的参考信号；比较器，将处理信号与由参考信号生成器生成的参考信号进行比较；以及计数器，与比较器的比较处理并行地执行计数处理，并保持在预定计数周期内获取的计数值，来获取预定电平的数字数据。即，作为用于模拟信号的AD转换结构，采用被称作参考信号比较型的AD转换方式。

固态成像设备、成像设备或电子装置使用与数据处理器相同的结构。固态成像设备可以通过一个芯片构成，或者可以具有通过成像单元、信号处理器或光学系统的结合而封装的具有成像功能的模块形状。数据处理器可以应用于除固态成像设备之外的成像设备。倘若如此，成像设备具有与固态成像设备相同的作用。这里，成像设备表示例如具有成像功能的相机或便携设备。“成像”广义上包括普通相机工作时的图像拾取、指纹检测等。

当从诸如固态成像设备的半导体设备输出的信号不仅具有真实信号分量而且具有复位分量或不标准分量(通常称作参考分量)，并被输出作为基于参考分量被添加有真实信号分量的信号分量时，执行差分处理，以对于一个像素信号提取真实信号分量作为差分信号分量。

在固态成像设备中，从以矩阵形式配置单位像素的像素阵列单元中读出信号，每个单位像素均包括电荷生成器和响应于由电荷生成器生成的电荷来输出处理信号的输出晶体管。这里，行方向和列方向没有固定。通常，扫描速度较低的方向被称作列方向或垂直方向，扫描速度较高的方向被称作行方向或水平方向。然而，这种定义不是绝对的，例如，当画面被旋转90°时，上、下、左和右的关系改变，因此行和列的关系或垂直和水平的关系被颠倒。此后，假设列方向为垂直方向，行方向为水平方向。

在本发明的实施例中，基于预定的标准独立控制被称作参考信号比较型的AD转换方式中的计数周期(计数操作周期)。“独立控制计数操作周期”是指控制应该在整个AD转换周期的前半部分执行实际计数操作(换句话说，实数计数操作)或者在后半部分执行实际计数操作(换句话说，补数(complement number)计数操作)。

在“预定标准”和与其对应的“独立控制”之间的关系中，作为第一实例，考虑提供执行前半计数操作的第一计数器和执行后半计数操作的第二计数器，并且向其适当地分配处理信号。即，预备专门执行前半计数操作和后半计数操作的各个计数器，并且独立地控制计数器。

在第一实例的结构中，由于第一计数器和第二计数器的计数周期被独立控制，即，由于控制第一计数器以在计数周期的前半部分内执行计数操作并且使第二计数器在计数周期的后半部分内执行计数操作，所以当根据输入振幅实际执行计数操作时，实现了周期(被称作计数器激活周期)的均等化。类似地，当通过第一计数器和第二计数器并行处理振幅信号时，仅它们中的一个在整个计数周期内实际进行操作，从而减小了在相同周期内同时操作的计数器的数量。

此时，当处理从一条信号线以时间顺序输入的信号时，可以考虑根据输入电平将信号分配(切换)给第一计数器和第二计数器中的一个，从而切换实际执行处理的计数器。

具体地，在固态成像设备的应用中，可以考虑每隔预定的数目(k列：k为正整数)交替配置第一计数器和第二计数器，以处理对应列的像素信号电压。“每隔预定数目交替配置”的实例为每隔一列交替配置第一计数器和第二计数器，即，交替配置第一计数器和第二计数器以彼此邻近。

在“预定标准”和与此对应的“独立控制”之间的关系中，作为第二实例，可以考虑使计数器执行前半计数操作和后半计数操作，并根据输入振幅选择性地执行前半计数操作(实数计数操作)和后半计数操作(补数计数操作)。即，基于输入振幅，计数器被切换至前半计数操作和后半计数操作中的一个。

在第二实例的结构中，由于独立控制计数器的计数周期，即，由于当输入振幅较小时在整个计数周期的前半部分执行计数操作并且当输入振幅较大时在整个计数周期的后半部分执行计数操作，所以缩短了当根据输入振幅实际执行计数操作时的周期(计数激活周期)。

此时，当处理从一条信号线以时间顺序输入的信号时，可以考虑提供能够执行前半计数操作和后半计数操作的一个计数器，并且控制计数器，以根据输入振幅执行前半计数操作和后半计数操作中的一个。

具体地，在固态成像设备的应用中，可以考虑每列设置能够执行前半计数操作和后半计数操作的计数器，并且控制计数器以根据像素信号电压的振幅选择性地执行前半计数操作或后半计数操作。此时，可以采用用于对复位电平和信号电平独立执行振幅确定(电平确定)并且对复位电平和信号电平选择性地执行前半计数操作和后半计数操作的方式。另外，可以采用用于仅对信号电平执行振幅确定并且基于确定结果对复位电平和信号电平组选择性地执行前半计数操作和后半计数操作的方式。

可以采用用于确定将经受振幅确定的信号的当前处理信号的输入振幅的方式。另外，可以采用将当前处理中输入振幅的确定结果用于后续处理(即，使用先前处理中输入振幅的确定结果)的方式。

对于振幅确定的结构，可以考虑使用单个输入信号(例如，当前或先前处理中的输入信号)来执行振幅确定，以及使用作为由多个信号获得的结果的值来执行振幅确定，例如，使用其平均值、最大值、或最小值、或其中间值作为确定指标以一行或一个画面为单位来执行振幅确定。

换句话说，后半计数操作是补数计数操作。因此，需要将通过补数计算操作获取的数据校正为实际数据。在对初始处理信号执行计数操作时，可以通过使计数器在参考信号从初始值开始到达最终值时使用对应于时间周期的计数值作为初始值开始计数操作来执行数据的校正。可选地，在完成对最终处理信号的计数处理后，当参考信号从初始值到达最终值时，可以使用对应于时间周期的计数值来校正所存储的计数值。

根据本发明的实施例，可以实现AD转换处理，其中，组合前半计数操作和后半计数操作。因此，可以降低输入振幅对功耗的影响。

例如，当采用第一实施例的结构时，与没有采用该结构的情况相比，可以将根据输入振幅的计数器操作数均等化，从而使功耗均等。

当采用第二实例的结构时，与没有采用该结构的情况相比，可以根据输入振幅(具体地，通过高振幅)缩短计数激活周期，从而减小功耗。

附图说明

图1是示意性示出作为根据本发明实施例的固态成像设备的一个实例的CMOS固态成像设备的结构的示图；

图2A是示出用于执行参考信号比较型AD转换操作的基本电路结构的实例(第一实例)的示图；

图2B是示出用于执行参考信号比较型AD转换操作的基本电路结构的实例(第二实例)的示图；

图3A是示出参考信号比较型AD转换操作的第一处理实例的操作的时序图；

图3B是示出参考信号比较型AD转换操作的第二处理实例的操作的时序图；

图3C是示出参考信号比较型AD转换操作的第三处理实例(1)的操作的时序图；

图3D是示出参考信号比较型AD转换操作的第三处理实例(2)的操作的时序图；

图3E是示出参考信号比较型AD转换操作的第四处理实例的操作的时序图；

图4A是示出用于将具有独立控制计数器激活周期结构的第一实施例(第一实例)实际使用的电路结构的实例的框图；

图4B是示出第一实施例(第一实例)的基本操作的时序图；

图4C是示出第一实施例(第一实例)的具体实例的时序图；

图5A是示出用于将具有独立控制计数器激活周期结构的第一实施例(第二实例)实际使用的电路结构的实例的框图；

图5B是示出第一实施例(第二实例)的基本操作的时序图；

图5C是示出第一实施例(第二实例)的具体实例的时序图；

图6A是示出用于将具有独立控制计数器激活周期结构的第二实施例(第一实例)实际使用的电路结构的实例的框图；

图6B是示出第二实施例(第一实例)的基本操作的时序图；

图6C是示出第二实施例(第一实例)的具体实例的时序图；

图6D是示出第二实施例的修改实例的示图；

图7是示出用于将具有独立控制计数器激活周期结构的第二实施例(第二实例)实际使用的电路结构的实例的框图；以及

图8是示意性示出作为采用与根据本发明实施例的固态成像设备相同结构的物理信息获取设备实例的成像设备的结构的示图。

具体实施方式

下文，将参照附图详细描述发明的优选实施例。假设在随后的实施例中使用CMOS固态成像设备作为X-Y地址型固态成像设备的实例。在CMOS固态成像设备中，由NMOS构成所有像素。

然而，这仅仅是实例，应用了发明的设备不限于CMOS固态成像设备。可将下面描述的所有实施例应用于物理量分配检测半导体设备，其中，以行或矩阵形式配置对应于诸如光或辐射的外部输入电磁波的多个单位元件。

固态成像设备的结构

图1是示意性示出作为根据本发明实施例的固态成像设备的CMOS固态成像设备(CMOS成像传感器)的示图。

固态成像设备1包括以行和列(即，以二维矩阵)的形式配置具有输出对应于入射光的强度的信号的光接收元件(电荷生成器的实例)的多个像素的像素单元，其中，从每个像素输出的信号为电压信号，并且与列平行地配置CDS(相关双采样)功能单元或模数转换器(ADC)。

“与列平行地配置CDS功能单元或模数转换器”是指基本与垂直列的垂直信号线(列信号线的实例)19平行地配置多个CDS功能单元或模数转换器。

当在平面上观察设备时，多个功能单元可以仅设置在像素阵列单元10的列方向上的一个端部(图下方设置的输出侧)，或者可以设置在像素阵列单元10的列方向上的一个端部(图中下侧设置的输出侧)和相对端部(图中的上侧)。在第二种情况下，优选地将在行方向上执行读取扫描操作(水平扫描操作)的水平扫描器分开设置在各个端部并且可以独立操作。

CDS功能单元或模数转换器与列平行设置的典型实例是列类型，其中，在成像单元输出侧设置的列区域中每个垂直列都设置CDS功能单元或模数转换器，以顺序将信号读出至输出侧。除列类型(列并列型)之外，可以采用将一个CDS功能单元或模数转换器分配给相邻多条(例如，2条)垂直信号线19(垂直列)的类型或者将一个CDS功能单元或模数转换器通过N间隔(其中，N为正整数，并在间隔中配置了N-1条线)分配给N条垂直信号线19(垂直列)的类型。

由于除列类型之外的其它类型具有多条垂直信号线19(垂直列)共同使用一个CDS功能单元或模数转换器的结构，所以设置将与由像素阵列单元10提供的多列相对应的像素信号提供给一个CDS功能单元或模数转换器的切换电路(开关)。根据随后的处理，需要提供存储输出信号等的存储器的对策。

在任何情况下，通过采用将一个CDS功能单元或模数转换器分配给多条垂直信号线19(垂直列)的类型，在以像素列为单位读出像素信号之后处理像素信号，从而与以单位像素为单位处理信号的情况相比，每个像素的结构被简化，从而解决了图像传感器的像素数增加的问题，并且降低了使其大小和成本。

由于通过与列并列设置的多个信号处理器同时处理一个行的像素信号，所以与通过在输出电路侧或设备外部的一个CDS功能单元或模数转换器处理像素信号的情况相比，可以以低速操作信号处理器。因此，在功耗或带宽性能或噪声上具有优势。换句话说，当功耗或带宽性能恒定时，总体上可以以高速操作传感器。

在列型结构中，可以以低速操作传感器，这使其在功耗或带宽性能或噪声上具有优势，并提供了不需要切换电路(开关)的优势。在下面的描述中，只要没有描述具体定义，就是描述列类型。

如图1所示，根据本发明实施例的固态成像设备1包括：像素阵列单元10，称作像素单元或成像单元，其中，多个单位像素3以行和列进行配置；驱动控制器7，设置在像素阵列单元10的外部；读取电流源电路24，为像素阵列单元10的单位像素3提供用于读取像素信号的操作电流(读取电流)；列处理器26，具有以垂直列设置的列AD电路25；以及输出电路(读出放大器：S/A)28。在单个半导体基板上设置这些功能单元。

根据需要，可以在输出电路28前级或后级设置数字计算器29。在该图中，在输出电路28的前级设置数字计算器29。当设置数字计算器29时，数字计算器29与输出电路28一起被称作DPU(数据处理单元)28a。这里，“根据需要”是指不通过列AD电路25而是在列AD电路25的后级执行复位电平Srst和信号电平Ssig之间的差分处理，或者是指执行对应于列处理器26的补数计数操作或其它积和计算操作的数据校正操作。

为了简化图1的目的，省略了一些行和列。然而，在每行或列中配置了几十至上千个单位像素3。单位像素3通常包括作为传感器实例的光接收元件(电荷生成器)的光电二极管和具有半导体元件(例如，晶体管)用于放大的像素内放大器(像素信号生成器的实例)。

固态成像设备1可以使像素阵列单元10通过采用分色滤色器来解决彩色成像的问题。即，例如，在所谓的Bayer配置中，在光接收表面(来自像素阵列单元10的电荷生成器(光电二极管)的电磁波(在该实施例中为光)入射在其上)上设置具有用于获取彩色图像的多个色彩的滤色器的组合的分色滤色器中的一个滤色器，从而处理彩色成像问题。

该实施例中的列AD电路25包括：差分处理器(CDS)25a，通过在紧接将像素复位为像素信号So的参考电平后的信号电平(下文称作“复位电平”)和信号电平之间执行差分处理来获取由复位电平和信号电平之间的差所表示的信号分量；以及AD转换器(ADC)25b，将作为像素信号的参考电平的复位电平与信号电平之间的差的信号分量转换成N比特数字数据。

差分处理器25a和AD转换器25b不限于该配置顺序。例如，如图1所示，可通过差分处理器25a在模拟的复位电平和信号电平之间执行差分处理，随后可通过AD转换器25将差分处理结果转换成数字数据。可选地，尽管没有示出，但可通过AD转换器25b分别将复位电平和信号电平转换成数字数据，随后可通过差分处理器25a获取数字数据之间的差分。模拟差分处理不是必须的。

差分处理器25a的功能等同于计算像素信号电压Vs的复位电平Srst与包括真实信号分量Vsig(对应于所接收的光强度)的信号电平Ssig之间的差的处理(CDS处理)，从而消除被称为固定模式噪声(FPN)或复位噪声的噪声信号分量。

以这种方式，该实施例中的列AD电路25可被配置为用作具有将从像素阵列单元10传输的模拟像素信号转换成数字数据的AD转换功能和抑制并消除噪声分量的功能的AD转换和噪声消除信号处理器。列AD电路25执行将从由用于选择行地址的垂直扫描器14所选择的行中的单位像素3输出的像素信号电压Vx以行为单位转换成n比特数字数据的处理和噪声消除信号处理。

列处理器26的AD转换处理可采用通过使用列AD电路25(具体地，AD转换器25b)将以行为单位并列存储的模拟信号逐行转换成数字数据的方法。此时，可采用参考信号比较型(单个斜率积分型或斜坡信号比较型)AD转换方式。该方式可通过简单的结构实现AD转换器，因此即使当它们被平行配置时，也不会增大电路规模。

此时，考虑到AD转换器25b的电路结构或操作，AD转换器可以与AD转换处理一起执行以从垂直信号线19输入的电压模式获取紧接复位像素之后的复位电平与像素信号的真实信号电平(对应于所接收的光强度)之间的差的CDS处理，并且可以用作用于消除诸如固定模式噪声的噪声信号分量的差分处理器25a。在参考信号比较型AD转换中，AD转换器基于从转换开始(比较处理开始)到转换结束(比较处理结束)的时间周期来确定有效计数操作周期(表示周期的信号被称作计数使能信号)，并根据计数使能信号将模拟处理信号转换成数字数据。

在列AD电路25中使用参考信号比较型AD转换方式仅仅是一个实例，也可以使用其他电路结构，只要能够执行AD转换处理或噪声消除处理。列AD电路25以AD转换方式转换像素信号电压Vx，并水平地传输所得到的数字数据，但是也可以水平地传输与像素信号电压Vs相对应的模拟信息。在这种情况下，差分处理器25a优选执行以像素列为单位获取像素信号电压Vx的复位电平Srst与信号电平Ssig之间的差的CDS处理。

驱动控制器7具有从像素阵列单元10中顺序读取信号的控制电路功能。例如，驱动控制器7包括：水平扫描器(列扫描电路)12，控制列地址或列扫描；垂直扫描器(行扫描电路)14，控制行地址和行扫描；以及通信定时控制器20，具有生成内置时钟的功能。

单位像素3通过用于选择行的行控制线15连接至垂直扫描器14，并通过垂直信号线19连接至具有为每个垂直列设置的列AD电路25的列处理器26。这里，行控制线15表示从垂直扫描器14延伸至像素的所有配线。

垂直扫描器14用于选择像素阵列单元10的行，并将所需脉冲提供给所选行。例如，垂直扫描器14包括：垂直地址设置器14a，在垂直方向上定义读取行(选择像素阵列单元10中的行)；以及垂直驱动器14b，提供脉冲并驱动用于在通过垂直地址设置器14a定义的读取地址(行方向)中的单位像素3的行控制线15。垂直地址设置器14a选择用于电子快门的行以及信号读取行(读取行：也被称作选择行或信号输出行)。

水平扫描器12具有与时钟同步地顺序选择列处理器26中的列AD电路25并将通过将像素信号转换至数字数据获取的数据传输至水平信号线(水平输出线)18的读取扫描器功能。例如，水平扫描器12包括：水平解码器12a，在水平方向上定义读取列(选择列处理器26中的各个列AD电路25)；以及水平驱动器12b，根据由水平解码器12a定义的读取地址将列处理器26的信号(AD转换数据)传输至水平信号线18。

水平信号线18是用于传输由列AD电路25生成的数据的总线。水平信号线18的数目对应于由列AD电路25处理的比特数n(n为正整数)或其二倍，例如，当比特数为10(＝n)时，其为10或20。具体地，当列AD电路25执行复位分量和信号分量之间的差分处理时，水平信号线的数目等于被列AD电路25处理的比特数n。另一方面，当列AD电路25后级(例如，数字计算器29)执行复位分量与信号分量之间的差分处理时，水平信号线的数目为2n，其中，n条用于传输复位分量的AD转换结果，n条用于传输信号分量的AD转换结果。

尽管图中没有示出，但通信定时控制器20包括：定时生成器TG功能块(读取地址控制器的实例)，提供单元操作所需的预定定时的时钟或脉冲信号；以及通信接口功能块，通过终端5a接收从外部主控制器提供的主时钟CLK0，通过终端5b接收表示操作模式并从外部主控制器提供的数据，并将包括固态成像设备1的信息的数据输出至外部主控制器。

例如，水平地址信号被输出至水平解码器12a，垂直地址信号被输出至垂直解码器14a。解码器12a和14a接收信号，并选择对应于信号的行或列。水平扫描器12或垂直扫描器14包括用于设置地址的解码器12a或14a，响应于由通信定时控制器20给出的控制信号CN1和CN2通过移动操作(扫描)来切换读取地址。

由于以二维矩阵配置单位像素3，所以通过执行访问并获取通过在单位像素3中设置的像素信号生成器生成的、以行为单位(逐列平行)通过垂直信号线19在列方向上输出的模拟像素信号的(垂直)扫描读取操作，随后执行访问作为垂直列的配置方向的行方向并将像素信号(在该实施例中为数字化的像素数据)读出至输出侧的(水平)扫描读取操作，可以实现读取像素信号或像素数据的读取速度的增加。当然，可以代替扫描读取操作来执行通过直接寻址将被读取的单位像素3仅读取所需单位像素3的信息的随机访问操作。

通过使用与半导体集成电路制造技术相同的技术与像素阵列单元10一起在单晶硅等的半导体区域中单片形成诸如水平扫描器12或垂直扫描器14的驱动控制器7的组元，以形成所谓的一个芯片(形成在单个半导体基板上)，其是作为半导体系统实例的CMOS图像传感器，并构成根据该实施例的固态成像设备1的一部分。

固态成像设备1可以具有一个芯片结构，其中，在半导体区域中单片形成组元，或者可以具有成像功能的模块结构，其中，集成并封装诸如成像透镜、光学低通滤波器和红外截止滤光器的光学系统以及诸如像素阵列单元10、驱动控制器7和列处理器26的信号处理器。

在具有上述结构的固态成像设备1中，通过垂直列经由垂直信号线19将从单位像素3输出的像素信号提供给列处理器26的列AD电路25。

在没有包括数据存储和传输输出单元256的基本结构中，AD转换器25b或差分处理器25a的输出连接至水平信号线18。当像素信号通过差分处理器25a经受差分处理、随后通过AD转换器25b转换成数字数据时，AD转换器25b的输出连接至水平信号线18。相反，当像素信号通过AD转换器25b被转换成数字数据、随后通过差分处理器25经受差分处理时，差分处理器25a的输出连接至水平信号线18。下文中，如图1所示假设为前者。

通过控制线12c将控制脉冲(水平数据传输时钟φH)从水平扫描器12输入至AD转换器25b。AD转换器25b具有用于存储计数结果的锁存功能并保存数据直至通过控制线12c给出控制脉冲为止。

在该实施例中，在列AD电路25的输出侧，如图所示，在AD转换器25b的后级设置作为存储在AD转换器25b中存储的计数结果的N比特存储单元的数据存储和传输输出单元256以及作为设置在AD转换器25b与数据存储和传输输出单元256之间的数据开关实例的开关(选择器：SEL)258。

当设置数据存储和传输输出单元256时，在与其它垂直列的开关258共同的预定定时，将作为控制脉冲的存储传输指示脉冲CN8从通信定时控制器20提供至开关258。

当基于加载功能提供存储传输指示脉冲CN8时，开关258将对应列中的AD转换器25b的数据传输至数据存储和传输输出单元256。数据存储和传输输出单元256存储所传输的数据。

在该实施例的水平扫描器12中，列处理器26的差分处理器25a和AD转换器25b具有在执行它们自身处理的同时读取存储在数据存储和传输输出单元256中的数据以对应于开关258的读取扫描器功能。

当设置数据存储和传输输出单元256时，存储在AD转换器25b中的AD转换数据可以被传输至数据存储和传输输出单元256。因此，可以独立地控制AD转换器25b的AD转换处理和AD转换结果到水平信号线18的读取操作，因此，实现并行地执行AD转换处理和向外部的信号读取操作的流水线操作。

例如，AD转换器25b通过在其中锁存(存储)像素数据的AD转换结果来完成AD转换。此后，数据在预定定时传输至数据存储和传输输出单元256并存储在其中。此后，列AD电路25在预定时刻通过与经由控制线12c从水平扫描器12输入的控制脉冲同步的移动操作将存储在数据存储和传输输出单元256中的像素数据通过输出终端5c从具有列处理器26和像素阵列单元10的芯片中输出。

参考信号比较AD转换的结构

图2A和图2B是示出用于执行参考信号比较AD转换的基本电路结构的示图。

如图2A所示，用于执行参考信号比较AD转换的第一结构实例包括将AD转换参考信号SLP_ADC提供给列处理器26的参考信号生成器27。AD转换参考信号SLP_ADC可具有逐渐线性变化以增大像素信号电压Vx的振幅的波形作为具有总体倾斜的处理信号，并且其变化可表现为逐渐变化的平滑斜面形状或台阶形状。

参考信号生成器27包括DA转换电路(DAC：数模转换器)27a，根据由来自通信定时控制器20的控制数据CN4表示的初始值与计数时钟CKdac同步地生成参考信号SLP_ADC，并将生成的参考信号SLP_ADC作为AD转换参考电压(ADC参考信号)提供给列处理器26的AD转换器25b。尽管在图中没有示出，但是还可以提供防噪声过滤器。

从通信定时控制器20提供给参考信号生成器27的DA转换电路27a的控制数据CN4包括用于将数字数据的变化相对于时间保持恒定的信息，使得通过处理的参考信号SLP_ADC基本上具有相同的斜率(变化率)。具体地，与计数时钟CKdac同步在每个单位时间内将计数值改变1，并通过电流相加AD转换电路将计数值转换成电压信号。计数时钟CKdac可以等于计数时钟CK_CNT。

AD转换器25b包括：电压比较器252，将由参考信号生成器27的DA转换电路27a生成的参考信号SLP_ADC与以行控制线15(V1，V2，V3，...，Vv)为单位从单位像素3通过垂直信号线19(H1，H2，...，Hh)获取的模拟像素信号进行比较；以及计数器单元254，作为计数器的一个实例，对直到电压比较器252完成比较处理的时间周期或完成并存储结果之后的预定时间的时间周期进行计数，并具有n比特AD转换功能。

该实施例中的计数器单元254包括用于对计数时钟CK_CNT进行计数以随着参考信号SLP_ADC的时间变化生成计数数据(计数值)的计数器以及存储与由计数器生成的计数数据中的像素信号电压Vx相对应的计数数据的数据存储器(计数值存储器)的功能。

AD转换器25b在电压比较器252和计数器单元254之间包括控制计数器单元254的计数操作周期或计数数据存储操作的计数操作控制器253。计数操作控制器253包括计数相位调节器(PH SEL)260，用于控制计数器单元254的计数操作周期(有效计数操作周期TEN)。从通信定时控制器20为计数相位调节器260提供用于控制计数周期的计数周期控制信号SEL，并从电压比较器252为其提供比较脉冲COMP。

可以考虑计数周期控制信号SEL的各种用法。例如，可以考虑均匀控制整个列的计数器单元254的有效计数操作周期的用法、将垂直列分成几个组(通常为两组)并通过组来控制有效计数操作周期的用法、或者根据像素信号电压Vx的电平控制有效计数操作周期的用法。

计数相位调节器260基于来自通信定时控制器20的计数周期控制信号SEL或者先前列或当前列的电压比较器252(可以使用与电压比较器252分开的比较器)的像素信号电压Vx与参考信号SLP_ADC的比较结果(称作相位调节控制信号)，逻辑地反转(反相)来自电压比较器252的比较脉冲COMP并将结果作为计数使能信号EN输出至计数器单元254，或者将比较脉冲COMP不进行任何改变地(同相)作为计数使能信号EN输出至计数器单元254。计数相位调节器260是确定执行实数计数操作或补数计数操作(换句话说，确定计数周期)的计数周期控制器的一个实例。

例如，通过使用EX-OR(异或)门262作为计数相位调节器260，比较脉冲COMP输入至输入端IN1，且相位调节控制信号输入至输入端IN2。在这种情况下，当相位调节控制信号处于H电平时，EX-OR门262逻辑地反转比较脉冲COMP以生成计数使能信号EN，并且当相位调节控制信号处于L电平时，没有任何改变地使用比较脉COMP作为计数使能信号EN。

在该结构实例的列AD转换处理中，每列设置的电压比较器252提供有来自DA转换电路27a的参考信号SLP_ADC，并且使用通用的参考信号SLP_ADC对将被电压比较器252处理的像素信号电压Vx进行比较处理。当计数使能信号EN处于H电平时，计数器单元254基于计数时钟CK_CNT使用计数相位调节器260的输出作为计数使能信号EN来执行计数处理，并存储在计数处理结束时的计数结果。

除计数周期控制信号SEL之外，从通信定时控制器20为AD转换器25b的计数相位调节器260或计数器单元254提供用于表示计数器单元254是否应该执行递减计数模式或递增计数模式中的两个计数处理的控制信号CN5或者关于在第一计数处理或复位处理中设置初始值Dini的其它控制信息。

通过参考信号生成器27生成的台阶形参考信号SLP_ADC被输入至与其它电压比较器252的输入端RAMP共同的电压比较器252的一个输入端RAMP。其它输入端连接至对应垂直列的垂直信号线19，并且来自像素阵列单元10的像素信号电压被输入其中。电压比较器252的输出信号(比较脉冲COMP)被提供给计数相位调节器260。

计数时钟CK_CNT从通信定时控制器20输入至与其它计数器单元254的时钟端CK共同的计数器单元254的时钟端CK。尽管图中没有示出其结构，但是计数器单元254可以通过将包括锁存的数据存储器的配线类型改变为同步计数器类型来具体化，并通过一个计数时钟CK_CNT的输入执行内部计数处理。

当在用于获取一个像素的信号分量Vsig的数字数据Dsig的两个计数处理中切换递减计数操作和递增计数操作时，优选计数器单元254使用切换递减计数操作和递增计数操作的递增递减计数器。

另一方面，当在两个计数处理中仅执行递减计数操作或递增计数操作中的一个时，使用对应于操作的递增计数器或递减计数器中的一个。然而，原则上，可以使切换递减计数操作和递增计数操作的递增递减计数器仅执行递减计数操作和递增计数操作中的一个。通常，递增递减计数器需要用于切换模式的电路结构，并且与采用递增计数器或递减计数器的单个计数模式的结构相比，该电路结构具有较大的电路规模。因此，当仅执行一个操作时，优选地不采用递增递减计数器。

优选地，不与计数时钟CK_CNT同步输出计数值的异步计数器被用作作计数器单元254。基本上，可以采用同步计数器，但通过计数时钟CK_CNT限制同步计数器中所有触发器(计数器的基本元件)的操作。因此，当需要更高频率的操作时，仅通过第一触发器(计数器的基本元件)的极限频率来确定操作极限频率，因此优选地，将适用于高速操作的异步计数器用作计数器单元254。这是因为不需要时钟的同步，因此不用阻止时钟速度。

通过控制线12c从水平扫描器12将控制脉冲输入至计数器单元254。计数器单元254具有锁存计数结果的锁存功能，并存储计数器输出值直至通过控制线12c使用控制脉冲给出指示为止。

在AD转换器25b的输出侧，例如，计数器单元254的输出可连接至水平信号线18。可选地，如图1所示，可以在计数器单元254的后级设置作为存储在计数器单元254中锁存的计数结果的存储单元的数据存储和传输输出单元256。

数据存储和传输输出单元256的输出连接至水平信号线18。水平信号线18具有与作为列AD电路25的比特宽度的n或2n的比特宽度相对应的信号线，并通过与没有示出的输出线相对应的n或2n个读出电路连接至输出电路28。当然，如上所述，根据需要可将数字计算器29设置在输出电路28的前级或后级。

这里，考虑到有效计数操作周期，参考信号比较AD转换处理被粗略划分为计数起始点为参考信号SLP_ADC的变化起始点且计数结束点为参考信号SLP_ADC等于处理信号电压的时间点的前半计数操作以及计数起始点为参考信号SLP_ADC等于处理信号电压的时间点且计数结束点为计数数达到当前时间所期望的计数数的时间点(通常，最大AD转换周期届满的时间点)的后半计数操作。

在本说明书中，在从参考信号SLP_ADC开始其变化的时间点到参考信号SLP_ADC等于像素信号电压Vx的时间点的前半周期内执行的计数操作被称作实数计数操作。另一方面，在从参考信号SLP_ADC等于像素信号电压Vx的时间点到最大AD转换周期届满的时间点的后半周期内执行的计数操作被称作补数计数操作。

考虑到计数模式，可以根据递增计数模式或递减计数模式粗略地划分计数处理。

从垂直信号线19输出的像素信号So(像素信号电压Vx)为时间序列型，其中，信号电平Ssig在包括像素信号的噪声的复位电平Srst之后出现作为参考电平。对参考电平(基本等于复位电平Srst的复位电平Srst)的处理被称作预充电相位处理(可缩写为P相处理)或复位计算器周期处理。对信号电平Ssig的处理被称作数据相位处理(可缩写为D相处理)或数据计数器周期处理。当在P相处理之后执行D相处理时，D相处理是对信号电平Ssig的处理，其中，将信号分量Vsig与复位电平Srst相加。

在第一结构实例中，由于为每个垂直列设置计数器单元254，所以可以使用各种方法，以通过前半计数操作和后半计数操作、计数模式(递增计数模式或递减计数模式)以及P相处理和D相处理和组合，与参考信号比较AD转换中的AD转换一起逐列执行CDS功能。

另一方面，如图2B所示，在用于执行参考信号比较AD转换的第二结构实例中，类似于参考信号生成器27，对垂直列共同使用计数器单元254。列AD电路25包括电压比较器252和数据存储和传输输出单元256。计数器单元254在P相和D相处理中与参考信号SLP_ADC的倾斜周期相对应的最大AD转换周期内持续执行递增计数操作(或递减计数操作)。将比特计数数据(也称作计数时钟)CK0，...，CKn-1提供给每个垂直列的数据存储和传输输出单元256。当对应列中的电压比较器252的比较输出COMP被反转时，每个垂直列的数据存储和传输输出单元256获取并存储计数器单元254的计数数据。

该实例的计数器单元254包括对计数时钟CK_CNT进行计数以随着参考信号SLP_ADC相对于时间的变化生成计数数据(计数值)的计数器。数据存储和传输输出单元256具有存储由计数器生成的计数数据中对应于像素信号电压Vx的计数数据的数据存储器(计数值存储器)的功能。

数据存储和传输输出单元256在不同的存储器中存储在P相和D相处理中获取的数据Dp(表示Drst)和Dd(表示Drst+Dsig)。数据存储和传输输出单元在水平扫描器12的控制下通过不同的水平信号线18将在P相和D相处理中获取的数据Dp和Dd传输至数字计算器29。数字计算器29通过计算数据Dp和Dd之间的差来获取信号分量Vsig的数字数据Dsig。

在任何实例或处理方法中，原则上，通过将斜坡形参考信号SLP_ADC提供给比较器(电压比较器)、将参考信号SLP_ADC与通过垂直信号线19输入的模拟像素信号电压Vx进行比较、以及当开始有效计数操作周期时利用时钟信号开始计数操作以在指定的有效计数操作周期内对时钟数进行计数来执行AD转换处理。

在任意实例或处理方法中，在执行P相处理时，读取单位像素3的复位分量Vrst，并处理像素信号电压Vx的复位电平Srst。复位分量Vrst包括作为偏移每个单位像素3的不均匀噪声。但是，由于复位分量Vrst的不均匀性通常很小并且对整个像素共用复位电平Srst，所以基本知道任意垂直信号线19的像素信号电压Vx中的复位分量Vrst的输出值(＝复位电平Srst)。因此，在执行P相处理时，可通过调节参考信号SLP_ADC来缩短比较周期。例如，执行P相处理时的最大计数数Drm(＝复位电平Srst的AD转换结果的最大值)为对应于7比特的计数数(128个时钟)。

另一方面，在执行D相处理时，除复位电平Srst之外，读取每个单位像素3对应于入射光强度的信号分量Vsig，并处理包括信号分量Vsig的信号电平Ssig。因此，在执行D相时，由于读取了对应于入射光强度的信号分量Vsig，所以获取更宽的比较周期，以极大地改变提供给电压比较器252的参考信号SLP_ADC，从而在较宽范围内确定光强度的大小。例如，D相处理的比较处理的最大计数数Dsm′被设置为通过将P相处理的最大计数数Drm与信号分量Vsig的AD转换结果的最大值相加所获取的值，即，对应于最大信号分量Vsig的最大计数数Dsm。例如，最大计数数Dsm处于10比特计数数(1024个时钟)至12比特计数数(4096个时钟)的范围内。使对于复位电平Srst的比较处理的最大周期短于对于信号电平Ssig的比较处理的最大周期。通过不将所有周期设置为相同而是以这种方式设置周期，缩短了两个转换处理的总AD转换周期。

固态成像设备的操作：第一处理实例的操作

图3A是示出参考信号比较AD转换的第一处理实例的操作的时序图。第一处理实例的应用采用了图2A所示的第一结构实例作为电路结构。

当列AD电路25在参考信号比较AD转换中的有效计数操作周期内执行复位电平和信号电平之间的差分处理时，例如，可以在所有两个处理中使用第一处理实例，其中，计数起始点为参考信号SLP_ADC开始其变化的时间点，并且计数结束点为参考信号SLP_ADC等于处理信号电压的时间点。即，在第一处理实例中，在所有两个处理中的有效AD转换周期(每个相位的最大AD转换周期)内执行前半计数操作(实数计数操作)。只要没有具体描述，就假设在各个处理中参考信号SLP_ADC的斜率恒定。

在这种情况下，在用于获取一个像素的信号分量Vsig的数字数据Dsig的两个计数处理中，切换计数器单元254，以执行递减计数操作和递增计数操作。在整个操作中，D相处理中的递增计数操作可以被认为是对信号电平Ssig的正整数(正数)进行计数的操作，D相处理中的递减计数操作可以被认为是对信号电平Ssig的负整数(负数)进行计数的操作。

尽管省略了详细描述，但例如基本使用与在JP-A-2005-311933或JP-A-2006-33452中描述的相同技术。在被称作一般参考信号比较型的AD转换处理中，首先，在任意处理行Vx中对各个垂直列H1～Hh执行第一处理时，即，在作为复位电平Srst的AD转换周期的P相处理周期中，计数器单元254的触发器的计数值被复位至P相最大AD转换灰阶的最小值min，例如，“0”。随后，通过将计数器单元254设置为递减计数模式并且并行地执行对参考信号SLP_ADC和像素信号电压Vx的电压比较器252的P相电平比较处理和计数器单元254的计数处理来执行P相电平AD转换。最初，假设参考信号SLP_ADC高于像素信号电压Vx的P相电平，并且电压比较器252的比较输出COMP处于H电平。在开始比较处理之后，在参考信号SLP_ADC等于作为P相电平的复位电平Srst的时间点，将电压比较器252的比较输出COMP从H电平改变至L电平，并且在计数器单元254中存储表示对应于复位电平Srst的振幅的数字值Drst(由加法符号表示-Drst)的计数值。

在第二处理中，即，在作为对信号电平Ssig的AD转换周期的D相处理周期内，除复位电平Srst之外，读取对应于每个单位像素3的入射光强度的信号分量Vsig，并执行与P相读取处理相同的操作。首先，通过与P相处理相反将计数器单元254设置为递增计数模式并允许并行地执行对参考信号SLP_ADC和像素信号电压Vx的电压比较器252的D相电平比较处理和计数器单元254的计数处理。最初，假设参考信号SLP_ADC高于像素信号电压Vx的D相电平，并且电压比较器252的比较输出COMP处于H电平。在开始比较处理之后，在参考信号SLP_ADC等于作为D相电平的信号电平Ssig的时间点，将电压比较器252的比较输出COMP从H电平改变至L电平，此时，在计数器单元254中存储对应于信号电平Ssig的振幅的计数值。

此时，与P相相反，通过P相和AD转换所获取的像素信号电压Vx的复位电平Srst的数字值Drst(为负值)执行递增计数操作。由于信号电平Ssig为通过将信号分量Vsig与复位电平Srst相加所获取的电平，所以作为信号电平Ssig的AD转换结果的计数值基本上为“Drst+Dsig”。但是，由于递增计数操作的起始点为作为复位电平Srst的AD转换结果的“-Drst”，所以在计数器单元254中实际存储的计数值为“-Drst+(Dsig+Drst)＝Dsig”。

即，由于对P相处理以递减计数模式以及对D相处理以递增计数模式执行计数器单元254的计数操作，所以在计数器单元254中自动地执行在作为复位电平Srst的AD转换结果的计数数“-Drst”与作为信号电平Ssig的AD转换结果的计数数“Drst+Dsig”之间的差分处理(减法处理)，并且作为差分处理结果存储在计数器单元254中的计数数Dsig表示对应于信号分量Vsig的数字数据。

如上所述，使用P相处理时的递减计数操作和D相处理时的递增计数操作的两次读取和计数处理通过计数器单元254中的差分处理可以消除包括每个单位像素3的不均匀性的复位电平Srst，并且通过简单的结构可获取仅对应于每个单位像素3的入射光强度的信号分量Vsig的AD转换结果。因此，列AD电路25用作CDS处理功能单元以及将模拟像素信号转换成数字像素数据的数字转换器。

在第一处理实例的AD转换处理中，由于通过对一个像素信号的第一计数处理和第二计数处理使P相经受递减计数处理且D相经受递增计数处理，所以P相经受补数计数处理，并且D相经受实数计数处理。实际上，补数计数处理为负计数处理和减法因子。实数计数处理为正计数处理和加法因子。

在第一处理实例的应用中，在用于获取像素信号分量Vsig的数字数据Dsig的两种计数处理之间切换递减计数操作和递增计数操作。因此，优选将切换递减计数操作和递增计数操作的递增递减计数器用作计数器单元254。

当在计数器单元254的后级设置数据存储和传输输出单元256时，在开始计数器单元254的操作或水平传输之前，将来自通信定时控制器20作为存储传输指示脉冲CN8的子时钟DLAT提供给数据存储和传输输出单元256。数据存储和传输输出单元256使用子时钟DLAT作为触发器将存储在计数器单元254中的先前行Vx-1的数字数据Dsig存储在内部锁存电路中。

即，在AD转换周期届满之后，计数器单元254中的数字数据Dsig被传输至数据存储和传输输出单元256，并且列AD电路25开始随后行Vx的AD转换。在通过列处理器26的每个垂直列的列AD电路25的AD转换处理之后，通过电平扫描器12顺序选择数据存储和传输输出单元256中先前行的数字数据Dsig，随后通过用于传输信息的水平信号线18将其传输至输出电路28。此后，对每列顺序重复相同的操作，从而生成二维图像。

这里，描述以递减计数模式执行P相处理并且以递增计数模式执行D相处理的实例。相反，尽管没有示出，可以以递增计数模式执行P相处理，并且可以以递减计数模式执行D相处理。在这种情况下，在D相处理之后存储在计数器单元254中的数据为负值Dsig。

第一处理实例的AD转换处理的特征在于，通过对一个像素在第一计数处理和第二计数处理中执行实数计数操作、对P相执行递减计数处理、并对D相执行递增计数处理来使P相经受负计数处理且使D相经受正计数处理。负计数处理结果可以被认为是减法因子，正计数处理结果可以被认为是加法因子。例如，通过改变参考信号SLP_ADC的斜率，可以适当地设置系数。通过考虑到特性组合关于P相位的递增计数处理和关于D相位的递减计数处理，可以获取作为多个像素积和计算结果的数字数据。这里，将不再描述用于使用第一处理实例获取多个像素的积和计算的数字数据的结构。

固态成像设备的操作：第二处理实例的操作

图3B是示出参考信号比较AD转换的第二处理实例的操作的时序图。当列AD电路25执行复位电平和信号电平之间的差分处理时，例如，可以在所有两个处理中使用第二处理实例，其中，计数起始点为参考信号SLP_ADC等于处理信号电压的时间点，并且计数结束点为计数数达到期望计数数的时间点(通常为最大AD转换周期届满的时间点)。即，在第二处理实例中，在所有两个处理中执行后半计数操作(补数计数操作)。

在这种情况下，在用于获取一个像素的信号分量Vsig的数字数据Dsig的两个计数处理中，切换计数器单元254，以执行每个垂直列的递减计数操作和递增计数操作。因此，图2A所示的第一结构实例被用作第二处理实例应用中的电路结构。

第二处理实例的基本操作与第一处理实例没有很大的差别，但它们的不同之处在于，考虑到与在最大AD转换周期的后半部分中执行计数处理相对应的数据校正。即，第二处理实例的整个操作可以被认为是对补数进行计数的操作。在这种情况下，由于补数被计数，所以需要用于使最终数据变为实数的数据校正结构。在该数据校正结构中，可以使用第一计数处理的初始值来提供对策，或者可以通过使数字计算器29用作校正器使用数字计算器29的数字计数来提供对策。当改变初始值时，使通信定时控制器20用作校正器，并通过通信定时控制器20执行初始值的设置。

考虑到数据校正的原因如下。首先，假设P相处理中的最大计数数为Drm，并且在D相处理中对应于最大信号分量Vsig的最大计数数为Dsm′＝Drm+Dsm。Dsm表示信号分量Vsig的最大数字数据。在这种情况下，D相处理中的最大计数数为“Drm+Dsm”。当在参考信号SLP_ADC等于像素信号电压Vx并且在各个图像的最大AD转换周期内反转比较输出COMP之后的后半部分中执行计数处理时，当复位电平Srst的计数值为Drst时，P相的计数数Dp为“Drm-Drst”，并且当信号电平Ssig的计数值为Dsig时，D相的计数值Dd为“(Drm+Dsm)-(Drst+Dsig)”。

这里，当以递增计数模式执行P相处理时，以递减计数方式执行D相处理时，P相处理从“0”开始，并且从通过P相处理获取的计数值开始D相处理，D相处理后的数据为(Drm-Drst)-{(Drm+Dsm)-(Drst+Dsig)}＝Dsig-Dsm。为了消去“-Dsm”以获取信号分量Vsig的数字数据Dsig，例如，可将第一P相处理的初始值Dini设置为Dsm，或者可通过数字计算器29将Dsm与“Dsig-Dsm”相加。

在计数模式的组合中，由于在AD转换周期的后半部分中以递减计数模式执行对信号电平Ssig的补数计数操作，所以通过组合补数计数操作的负计数特性和递减计数处理的负计数特性可以获取Dsig作为正值。“Dsig-Dsm”表示这样的情况。在这种情况下，根据第一初始值的设置，可以紧接着第二处理获取数字数据Dsig。

另一方面，当以递减计数模式执行P相处理时，以递增计数模式执行D相处理，并且从通过P相处理获取的计数值开始D相处理，D相处理之后的数据为{(Drm+Dsm)-(Drst+Dsig)}-(Drm-Drst)＝Dsm-Dsig。为了消去Dsm′以获取信号分量Vsig的数字数据Dsig的负数，例如，可以将第一P相处理的初始值Dini设置为“-Dsm”，或者可以通过数字计算器29从“Dsm-Dsig”减去Dsm。为了将数字数据Dsig的负数“-Dsig”变为正数，例如，可以从数据存储和传输输出单元256输出反转比特数据，或者可以通过数字计算器29反转比特数据。然而，由于仅通过比特数据的反转准确地生成差值“1”，所以数字计算器29可以将其加“1”以获取精确的数据。可选地，通过使数字计算器29执行{Dsm-(Dsm-Dsig)}的操作，可以获取数字数据Dsig。

在计数模式的组合中，由于在AD转换周期的后半部分中以递增计数模式对信号电平Ssig执行补数计数操作，所以可以通过组合补数计数操作的负计数特性和递增计数处理的正计数特性，可以获得Dsig作为负值。“Dsm-Dsig”表示这种情况。

将参照图3B描述参考信号比较AD转换的第二处理实例的操作。首先，在作为P相处理周期准备的Drm计数周期内，通过电压比较器252执行参考信号SLP_ADC与像素信号电压Vx的比较，当参考信号SLP_ADC等于像素信号电压Vx的复位电平Srst时，反转电压比较器252的比较输出COMP，并反转计数使能信号EN(＝相位调节的比较输出PCOMP)(COMP与PCOMP的相位彼此相反)。此时，计数器单元254从初始值Dini开始递减计数操作，并在P相处理周期之后的Drm时钟停止计数操作。因此，由于计数器单元254对“Drm-Drst”时钟进行递减计数，所以在P相处理结束之后存储“Dini-(Drm-Drst)”。当初始值Dini为灰阶最小值＝“0”时，计数器单元254存储“-(Drm-Drst)”。

接下来，在作为D相处理周期准备的Dsm′计数周期内，通过电压比较器252执行参考信号SLP_ADC与像素信号电压Vx的比较，在参考信号SLP_ADC等于像素信号电压Vx的信号电平Ssig的时间点(Drst+Dsig时钟过去之后)反转电压比较器252的比较输出COMP，并反转计数使能信号EN(COMP与PCOMP相位彼此相反)。此时，计数器单元254开始递增计数操作，并在D相位处理周期之后的Dsm′＝Drm+Dsm时钟停止计数操作。

因此，计数器单元254对“Dsm′-(Drst+Dsig)”时钟进行递增计数。此时，由于从P相处理获得的计数值“Dini-(Drm-Drst)”开始执行递增计数处理，所以计数器单元254存储Dini-(Drm-Drst)+(Dsm′-(Drst+Dsig))＝Dini-(Drm-Drst)+(Drm+Dsm)-(Drst+Dsig)＝Dini+Dsm-Dsig。计数值“Dini+Dsm-Dsig”的数据Dout传输至数字计算器29。

数字计算器29校正与信号数据Dsig的最大值相对应的最大计数数Dsm和初始值Dini。即，数字计算器29与对已经经受补数计数操作的像素数据的补数计数操作一起执行数据校正。例如，如图所示，当初始值Dini为最小灰阶值＝“0”时，计数器单元254存储“Dsm-Dsig”，并将数据作为数据Dout传输至数字计算器29。因此，数字计算器29可以通过从与信号数据Dsig的最大值相对应的最大计数数Dsm中减去数据Dout从Dsm-(Dsm-Dsig)中获取最终的信号数据Dsig。

这里，已经描述了以递减计数模式执行P相处理并且以递增计数模式执行D相处理的实例。但是，尽管没有示出，相反，可以以递增计数模式执行P相处理，并且可以以递减计数模式执行D相处理。在这种情况下，在D相处理之后存储在计数器单元254中的数据为“Dini-Dsm+Dsig”，并且信号分量Vsig的AD转换数据Dsig为正数。如上所述，为了消去“-Dsm”以获得信号分量Vsig的数字数据Dsig，例如，P相处理中的初始值Dini被设置为Dsm，或者当初始值Dini为“0”时，数字计算器29可将Dsm与“Dsig-Dsm”相加。

在第二处理实例的AD转换处理中，在对一个像素的第一计数处理和第二计数处理中执行补数计数操作，在一个处理中执行负计数处理，并且在另一个处理中执行正计数处理。补数计数操作可以基本上视为负计数处理。当在负方向上执行补数计数操作时，其处理结果可以被视为加法因子。当在正方向上执行补数计数操作时，其处理结果可以被视为减法因子。例如，通过适当地改变参考信号SLP_ADC的斜率，可以正确地设置系数。通过考虑到特性组合递增计数处理和递减计数处理，可以获取数字数据作为多个像素的积和计算结果。但是，对应于补数计数操作的初始值Dini的处理应该注意第二处理实例的特性。这里，将不再描述使用第二处理实例用于获取多个像素的积和计算的数字数据的结构。

固态成像设备的操作：第三处理实例的操作

图3C和图3D是示出参考信号比较AD转换的第二处理实例的操作的时序图。这里，图3C示出了原理的第一实例，图3D示出了原理的第二实例。

当采用参考信号比较AD转换方式时，第三实例具有在抑制计数器单元254面积增大的同时与AD转换一起可执行差分处理功能的结构。

该电路结构采用以下结构：在第一和第二AD转换处理的时刻以相同的计数模式执行计数操作，其计数相位被改变，而不采用计数模式改变结构。类似于第一处理实例或第二处理实例，在第二计数处理时从第一计数处理的结果开始计数处理。

在第三处理实例中，由于不需要切换计数模式，所以可以采用图2A所示的第一结构实例和图2B所示的第二结构实例作为电路结构。

这里，“使用不同的计数相位”是指在第一AD转换处理(例如，P相处理)和第二AD转换处理(例如，D相处理)之间计数处理周期不同。更具体地，在从参考信号SLP_ADC开始其变化的时间点到参考信号SLP_ADC等于像素信号电压Vx的时间点的时间周期内所执行的计数处理以及在从参考信号SLP_ADC等于像素信号电压Vx的时间点到最大AD转换周期届满的时间点(参考信号SLP_ADC停止其变化的时间点)的时间周期内所执行的计数处理之间的差指的是计数相位的差。

即，在两个计数处理中，使用反转比较输出COMP的时间点作为基准，组合作为前半计数操作的实数计数处理和作为后半计数操作的补数计数处理。

通常，从参考信号SLP_ADC开始其变化的时间点到参考信号SLP_ADC等于像素信号电压Vx的时间点的时间周期以及从参考信号SLP_ADC等于像素信号电压Vx的时间点到最大AD转换周期届满的时间点的时间周期对应于从电压比较器252输出的比较脉冲COMP的输出电平。因此，可用确定在比较脉冲COMP处于L电平时的周期或比较脉冲处于H电平的周期期间是否应该执行计数处理。

另外，为了在第三处理实例中获取作为两个计数处理的差分处理结果，在第一方式中，在开始第一计数处理时，对应于计数模式的符号(正或负)被附加给与在参考信号SLP_ADC等于像素信号电压Vx的时间点之后所执行的计数处理的最大AD转换周期相对应的计数值，以设置初始值Dini，并从初始值Dini开始计数处理。可选地，在第二方式中，类似于第一处理实例，计数处理从“0”开始，并在完成第二计数处理之后，计数器单元254后级的数字计算器29校正初始值Dini。第一方式适用于在计数器单元254的后级不需要校正初始值Dini并且期望一个像素的AD转换处理结果的情况。另一方面，第二方式适用于期望多个像素的信号分量Vsig的积和计算的AD转换处理结果的情况。

即，在第三处理实例中，当其它侧被赋予信号电平Ssig的计数处理时，对信号电平Ssig的计数处理可以被视为补数计数操作。在这种情况下，由于补数被计数，所以需要用于获取最终数据作为实数的数据校正结构。在数据校正结构中，可以使用第一计数处理的初始值来获得对策，或者可以使用作为随后电路的数字计算器29的数字计算来获得对策。

原理：第一实例

例如，在图3C所示的第一实例中，递增计数器被用作计数器单元254。在对作为减法因子的处理信号实例的第一复位电平Srst执行AD转换处理时，在从参考信号Vslop等于像素信号电压Vx(复位电平Srst)的时间点到参考信号Vslop达到预定最终值的时间点(具体地，到最大AD转换周期届满的时间点)的时间周期内，以递增计数模式执行计数处理。在对作为加法因子实例的第二信号电平Ssig执行AD转换处理时，在从参考信号Vslop从初始值SLP_ini开始其变化的时间点到参考信号Vslop等于像素信号电压Vx(信号电平Ssig)的时间点的时间周期内，以递增计数模式执行计数处理。

在这种情况下，如图所示，在对第一复位电平Srst的AD转换处理中的计数数(描述为Drst_cnt)是通过将与从参考信号Vslop开始其变化时的时间点到参考信号Vslop等于像素信号电压Vx(复位电平Srst)的时间点的时间周期相对应的计数数Drst从与对复位电平Srst的最大AD转换周期相对应的最大计数数Drm中减去所获得的值(＝Drm-Drst)。因此，通过图中所示的表达式(1-1)来表示第一AD转换处理之后存储在计数单元254中的计数值D1。

这里，当第一计数处理的初始值Dini被设置为与复位电平Srst的最大AD转换周期相对应的最大计数数Drm的负值时，通过图中所示的表达式(1-2)来表示在对第一复位电平Srst的AD转换处理之后存储在计数器单元254中的计数值D1。

在第一P相处理中，当通过电压比较器252感测像素信号电压Vx的复位电平Vrst且通过计数器单元254执行计数操作时，可以看到通过将初始值Dini设置为最大计数数Drm的负值，单位像素3的复位电平Vrst被读取，复位电平Vrst经受AD转换，并且复位电平Vrst的数字数据可以被存储为负值。

为了读取单位像素3的复位电平Vrst，执行对复位电平Vrst的AD转换，并将复位电平Vrst的数字数据存储为负值，应该以与第二计数处理的计数模式不同的模式来执行第一计数处理。但是，通过采用第一实例的操作原理，不需要改变计数模式。

在对第二信号电平Ssig执行AD转换处理时，以与第一处理相同的递增计数模式，从第一AD转换处理之后存储在计数单元254中的计数值D1(＝Dini+(Drm-Drst)＝-Drst)开始计数处理，并存储参考信号Vslop等于像素信号电压Vx(信号电平Ssig)时的计数值。由于如图所示在对第二信号电平Ssig的AD转换处理中的计数数(描述为Dsig_cnt)对应于复位电平Srst和信号分量Vsig的组合，所以为“Drst+Dsig”。因此，通过图中所示的表达式(2)来表示第二AD转换处理之后存储在计数器单元254中的计数值D2。

从表达式(2)可以看出，第二行中所示的减法表达式用于执行复位电平Srst和信号电平Ssig之间的减法处理。如可以通过这个描述所推测的，由于信号电平Ssig是通过将信号分量Vsig与复位电平Srst相加所获得的电平，所以作为信号电平Ssig的AD转换结果的计数数基本上为“Drst+Dsig”，但是通过将第二计数处理的开始点设置为“-Drst”作为复位电平Srst的AD转换结果，实际上存储的计数值为“-Drst+(Dsig+Drst)＝Dsig”。

即，类似于第一实例的操作原理，即使当以相同的模式(该实例中为递增计数模式)执行两个计数处理但是其计数相位彼此不同以及第一计数处理的初始值Dini被设置为第一计数处理的最大计数数Drm的负值时，也在计数器单元254中自动执行作为复位电平Srst的AD转换结果的计数数“-Drst”与作为信号电平Ssig的AD转换结果的计数数“Drst+Dsig”之间的差分计算(减法处理)，并且在计数器单元254中存储作为差分处理结果的计数数Dsig，从而同时对信号分量Vsig执行CDS功能和AD转换功能。

在该实例中，初始值Dini被设置为最大计数数Drm的负值，但是也可以被设置为“0”。在这种情况下，通过图中所示的表达式(3)表示在第二计数处理之后存储在计数器单元254中的计数值D2，并且其是通过将最大计数数Drm与信号分量Vsig的数字值Dsig相加所获得的值。

最大计数数Drm为常数，并且可以通过通信定时控制器20进行外部调节。可根据复位电平Srst的最大AD转换周期来确定该值。从中可以看出，在获取作为多个处理信号的积和计算的数字数据的过程中，通信定时控制器20具有使作为积和计算结果的数字数据成为与对作为减法因子的处理信号的计数处理中的参考信号Vslop从初始值Dini达到最终值的时间周期相对应的计数值(该实例中为Drm)的校正器的功能。

通过将数字计算器29设置在计数器单元254的后级并执行校正操作(在该实例中为减法操作)，可以获得用于校正的对策，并且可以容易地获取信号分量Vsig的数字值Dsig。在这种情况下，数字计算器29具有校正器功能。然而，通过将初始值Dini设置为最大计数数Drm的负值，由两个计数处理所最终获得的值表示正信号分量Vsig，因此，仅可以获取一个像素的信号分量Vsig的数字数据Dsig。因此，该结构对于现有系统来说亲和性较高。

原理：第二实例

例如，在图3D中所示的第二实例中，递减计数器被用作计数器单元254。在对作为加法因子实例的第一复位电平Srst执行AD转换处理时，在从参考信号Vslop从初始值SLP_ini开始其变化的时间点到参考信号Vslop等于像素信号电压Vx(复位电平Srst)的时间点的时间周期内以递减计数模式执行计数处理。在对作为减法因子实例的第二信号电平Ssig执行AD转换处理时，在从参考信号Vslop等于像素信号电压Vx(信号电平Ssig)的时间点到参考信号Vslop达到预定最终值的时间点(具体地，到最大AD转换周期届满的时间点)的时间周期内以递减计数模式执行计数处理。

在这种情况下，在对第一复位电平Srst的AD转换处理中的计数数Drst_cnt为复位电平Srst的数字值Drst。因此，考虑到递减计数模式，通过图中所示的表达式(4)来表示第一AD转换处理之后存储在计数器单元254中的计数值D1。

在该实例中，第一复位电平Srst为加法因子的实例，但实质上通过在负方向上执行计数操作的递减计数模式的组合来执行减法处理，因此，如图中所示表达式(5-1)的第一行所示，在AD转换之后可将其改变至减法因子。

在对第二信号电平Ssig执行AD转换处理时，从参考信号Vslop等于像素信号电压Vx(信号电平Ssig)的时间点开始，以与第一处理相同的递减计数模式从第一AD转换处理之后存储在计数器单元254中的计数数“Dini-Drst”开始计数处理，当最大AD转换周期届满时停止计数处理，随后在计数器单元254中存储那个时刻的计数值。

从图中可以看出，在对第二信号电平Ssig的AD转换处理中的计数数Dsig_cnt是通过将与从参考信号Vslop开始其变化的时间点到参考信号Vslop等于像素信号电压Vx(信号电平Ssig)的时间点的时间周期相对应的计数数“Drst+Dsig”从与对信号电平Ssig的最大AD转换周期相对应的最大计数数Dsm′中减去所获得的值(＝Dsm′-(Drst+Dsig))。因此，考虑到递减计数模式，通过图中所示的表达式(5-1)来表示第二AD转换处理之后存储在计数器单元254中的计数值D2。

在该实例中，第二信号电平Ssig为减法因子的实例，但实质上通过在负方向上执行计数操作的递减计数模式的组合来执行减法处理，因此，如图中所示表达式(5-1)的第一行所示，通过AD转换之后的减法因子与减法处理的组合可将其改变为加法因子。

从表达式(5-1)可以看出，第二行中所示的减法表达式包括与表达式(2)的第二行所示减法表达式相同的分量，并且在复位电平Srst与信号电平Ssig之间执行减法处理。作为与表达式(2)的差异，存在分量“Dini-Dsm′”，但是可以通过对复位电平Srst和信号电平Ssig以递增计数模式的两个计数处理获取对应于信号分量Vsig的数字数据Dsig。

这里，当将第一计数处理的初始值Dini设置为与信号电平Ssig的最大AD转换周期相对应的最大计数数Dsm′时，通过表达式(5-2)表示在对第二信号电平Ssig的AD转换处理之后存储在计数器单元254中的计数值D2。类似于第一实例的操作原理，实际存储的计数值可以为“Dsig”。

即，类似于第二实例的操作原理，即使当以相同的模式(在该实例中为递减计数模式)执行两个计数处理但其计数相位彼此不同以及第一计数处理的初始值Dini被设置为第二计数处理的最大计数数Dsm′的正值时，在计数器单元254中自动执行作为复位电平Srst的AD转换结果的计数数“-Drst”与作为信号电平Ssig的AD转换结果的计数数“Drst+Dsig”之间的差分处理(减法处理)，并且可在计数器单元254中存储作为差分处理结果的计数数Dsig，从而类似于第一实例的操作原理同时对信号分量Vsig执行CDS功能和AD转换功能。当采用对应于第二实例的操作原理的结构时，不需要计数模式的切换。

在第一实例的操作原理中，以递增计数模式对复位电平Srst执行补数计数处理，以递增计数模式对信号电平Ssig执行实数计数处理，并且初始值Dini被设置为补数计数处理的最大计数数Drm的负值，从而实际存储的计数值为“Dsig”。相反，在第二实例的操作原理中，以递减计数模式对复位电平Srst执行实数计数处理，以递减计数模式对信号电平Ssig执行补数计数处理，并且初始值Dini被设置为补数计数处理的最大计数数Dsm′的正值，从而实际存储的计数值为“Dsig”。

根据应该执行补数计数处理的第一处理或第二处理设置递增计数模式或递减计数模式，初始值Dini被设置为对应于补数计数处理的最大计数数Dsm′的值，并根据计数模式设置正或负。因此，第一实例和第二实例的操作原理在基本结构上彼此没有很大的不同。

即，在第二计数处理之后存储在计数器单元254中的计数值在第一实例的操作原理中为“Dini+(Drm-Drst)+(Drst+Dsig)＝Dini+Drm+Dsig”，在第二实例的操作原理中为“Dini-Dsm′+Dsig”。在任意情况下，计数值是通过将初始值Dini和最大计数数Drm和Dsm′的调节值(第一实例中为“Dini+Drm”，在第二实例中为“Dini-Dsm′”)与信号分量Vsig的数字值Dsig相加所获得的值。

在该实例中，初始值Dini被设置为最大计数数Dsm′，但是也可以被设置为“0”。在这种情况下，在第二计数处理之后存储在计数器单元254中的计数值为“Dini-Dsm′+Dsig＝-Dsm′+Dsig”，并且是通过将最大计数数Dsm′从信号分量Vsig的数字值Dsig中减去所获得的值。最大计数数Dsm′为常量，并且可以通过通信定时控制器20外部调节。可以根据信号电平Ssig的最大AD转换周期来确定该值。因此，例如，通过在计数器单元254的后级设置数字计算器29并执行校正操作(在该实例中为加法操作)，可以获得用于校正的对策，并且可以容易地获取信号分量Vsig的数字值Dsig。在这种情况下，数字计算器29具有校正器功能。然而，通过使通信定时控制器20具有校正器功能并将初始值Dini设置为最大计数值Dsm′，由两个计数处理最终获得的值表示正信号分量Vsig，因此仅可以获取一个像素的信号分量Vsig的数字数据Dsig。因此，该结构对现有系统来说亲和性较高。

固态成像设备的操作：第四处理实例的操作

图3E使示出参考信号比较AD转换的第四处理实例的操作的时序图。

第四处理实例对应于在列AD电路25的后级(例如，数字计算器29)执行复位电平与信号电平之间的差分处理的情况。

在这种情况下，仅执行递减计数操作和递增计数操作中的一个，并且在所有两个处理中，计数开始点是参考信号SLP_ADC开始其变化的时间点，计数结束点是参考信号SLP_ADC等于处理信号电压的时间点，或者计数开始点是参考信号SLP_ADC等于处理信号电压的时间点，计数结束点是计数数达到期望计数数的时间点(通常，为最大AD转换周期届满的时间点)。

在第四处理实例中，由于不需要改变计数模式，所以可以采用图2A所示的第一结构实例或图2B所示的第二结构实例作为电路结构。当采用第一结构实例时，例如，计数器单元254和数据存储和传输输出单元256将在P相和D相处理中获取的数据Dp和Dd存储在其中不同的存储器中。

图3E示出了采用图2B所示第二结构实例的情况。在从行Vx中的单位像素3的垂直信号线19_1至19_h的P相电平(复位电平Srst)的读取稳定后，参考信号生成器27开始将被提供给各列的电压比较器252的参考信号SLP_ADC的时间变化，计数器单元254开始递增计数操作，从而逐列将参考信号与复位电平Srst进行比较。当复位电平Srst等于参考信号SLP_ADC时，反转比较输出COMP。因此，此时，数据存储和传输输出单元256接收计数数据并将其据存储在P相数据Dp的存储器(存储单元1)中。

在D相电平(信号电平Ssig)的读取稳定后，参考信号生成器27开始将被提供给各列的电压比较器252的参考信号SLP_ADC的时间改变，并且计数器单元254开始递增计数操作，从而逐列将参考信号与信号电平Ssig进行比较。当信号电平Ssig等于参考信号SLP_ADC时，反转比较输出COMP。因此，此时，数据存储和传输输出单元256接收计数数据并将其存储在D相数据Dd的存储器(存储单元2)中。

当AD转换周期届满时，在水平扫描器12的控制下，通过n条水平信号线18将存储在数据存储和传输输出单元256中的P相和D相的n比特数字数据Dp和Dd顺序传输至数字计算器29。即，列AD电路25将作为关于复位电平Srst的输出数据和关于信号电平Ssig的输出数据的计数结果输出至数字计算器29。数字计算器29通过使用输出数据Dp和Dd执行差分处理“Dd-Dp”来获取信号分量Vsig的AD转换数据Dsig。此后，通过顺序重复每行的相同操作来生成二维图像。

这里，已经描述了以递增计数模式执行P相处理和D相处理。尽管没有示出，但相反，可以以递减计数方式执行P相处理和D相处理。在这种情况下，在P相处理之后存储在计数器单元254中的数据Dp为复位电平Srst的AD转换数据Drst的正值，并且在D相处理之后存储在计数器单元254中的数据Dd为信号分量Vsig的AD转换数据Dsig的负值。数字计算器29使用各个图像的输出数据Dp和Dd执行差分处理“-Dd+Dp”，从而获取信号分量Vsig的AD转换数据Dsig。

计数器激活周期的独立控制

如上所述，在参考信号比较AD转换中，可以通过前半计数操作和后半计数操作、计数模式(递增计数模式或递减计数模式)、P相处理和D相处理以及在列中(每列的列AD电路25)执行的CDS处理的组合来使用各种方法。当然，可以组合上述四个处理实例的计数模式和计数相位。

在该实施例中，通过基于预定标准独立控制各列AD电路25中的AD转换处理周期(比较周期或计数周期)(具体地，计数器单元254中的计数操作周期(也称作计数器激活周期))，获得用于减小输入振幅对功耗的影响的结构，例如，用于相对于输入振幅补偿功耗的结构或者用于整体上减小功耗的结构。

下文，将具体描述用于独立控制计数器单元254的计数器激活周期的结构。

独立控制：第一实施例(第一实例)

图4A～图4C是示出根据第一实施例的第一实例的用于独立控制计数器单元254的计数器激活周期的结构的示图。这里，图4A是示出用于将第一实施例(第一实例)用于实际的电路结构的框图。图4B是示出第一实施例(第一实例)的基本操作的时序图。图4C是示出第一实施例(第一实例)的具体实例的时序图。

第一实施例提供用于独立控制被设置为通过使用“预定标准”和与预定标准相对应的“独立控制”之间的关系的第一实例来专门执行前半计数操作和后半计数操作的计数器的结构。因此，分别设置执行前半计数操作的第一计数器和执行后半计数操作的第二计数器，并为其分配处理信号。

具体地，在应用于固态成像设备的第一实施例(第一实例)中，每隔预定数(k列，k为正整数)交替配置第一计数器和第二计数器，以处理对应列的像素信号电压Vx。具体地，在“每隔预定数交替”的实例中，每隔一列交替配置第一计数器单元和第二计数器单元。

具体地，如图4A所示，在基于用于执行图2A所示参考信号比较AD转换的第一结构实例执行第一实施例(第一实例)以使各列的列AD电路25用作专门以行为单位执行前半计数操作和后半计数操作的独立计数器的电路结构中，一侧(图中的偶数列)的计数操作控制器253_e(具体地，计数相位调节器260_e)将电压比较器252_e的比较输出COMP_e传输至对应列的计数器单元254_e而没有逻辑反转比较输出，并且另一侧(图中的奇数列)的计数操作控制器253_o(具体地，计数相位调节器260_o)逻辑反转电压比较器252_o的比较输出COMP_o并将其传输至对应列的计数器单元254_o而没有逻辑反转比较输出。通过采用这种结构，基于偶数列的电压比较器252_e的比较输出COMP_e和基于奇数列的电压比较器252_o的比较输出xCOMP_o具有彼此反转的输出关系。

例如，计数相位调节器260_e将所接收的比较输出COMP_e直接或通过非反转缓冲器传输至对应列的计数器单元254_e(对应于第一计数器)而没有逻辑反转电压比较器252e的比较输出COMP_e。可选地，可以采用以下结构，其中，比较输出COMP_e被提供给EX-OR门262的输入端IN1(参见图2A)，输入端IN2被设置为L电平，以生成非反转输出，并将非反转输出传输至该列的计数器单元254_e。在该图中，将所接收的比较输出COMP_e没有任何改变地直接输入对应列的计数器单元254_e。

另一方面，例如，计数相位调节器260_o通过反相器将电压比较器252_o的比较输出COMP_o传输至对应列的计数器单元254_o(对应于第二计数器)，从而逻辑反转比较输出。可选地，可以采用以下结构，其中，将比较输出COMP_o提供给至EX-OR门262的输入端IN1(参见图2A)，其输入端IN2被设置为H电平，从而生成反转输出，并将反转输出传输至对应列的计数器单元254_o。图中示出了包括反相器的转换电路264。

在用于执行第一实施例(第一实例)的电路结构实例中，从通信定时控制器20输出作为控制信号CN5的用于控制偶数列和奇数列的计数模式的UPDOWN信号和xUPDOWN信号。将UPDOWN信号提供给偶数列的计数器单元254，并将xUPDOWN信号提供给奇数列的计数器单元254。当UPDOWN信号或xUPDOWN信号处于L电平时，计数器单元254以递减计数模式进行操作，并且当其处于H电平时，以递增计数模式进行操作。仅可以使用UPDOWN信号，并且可以通过使用诸如逻辑反转UPDOWN信号的反相器的反相器电路，通过奇数列的列AD电路25_o生成作为反转信号的xUPDOWN信号。

在用于将实施例(第一实例)用于实际的电路结构实例中，不通过数据存储和传输输出单元256，而是将计数器单元254的输出直接连接至水平信号线18。计数器单元254通过在作为第一处理的P相处理(复位电平Srst的处理)和作为第二处理的D相处理(信号电平Ssig的处理)中使计数模式改变来逐列自动获取经受了CDS处理的数字数据。

在采用用于将第一实施例(第一实例)用于实际的电路结构的固态成像设备中，在由通信定时控制器20给出的预定定时，每行都读取对应于入射光强度的、从像素阵列单元10的单位像素3接收的像素信号电压Vx，并通过每列设置的列AD电路25的计数操作控制器253来执行计数操作，然后顺序输出数字数据。在该结构中，例如，偶数列被分成第一组，奇数列被分成第二组，并且在相同的处理周期内，以彼此独立的定时对各组的像素信号电压Vx进行计数。

例如，在图4B的时序图中示出了第一实施例(第一实例)的基本操作。在偶数列的列AD电路25_e中，计数器单元254_e如下以递减计数模式对第一像素信号电压Vx_e执行读取和AD转换处理。在复位电平Srst_e稳定之后，电压比较器252_e比较参考信号SLP_ADC与像素信号电压Vx_e的P相电平(复位电平Srst_e)，同时DA转换电路27a将参考信号SLP_ADC从初始值开始改变为预定斜率。由于在比较处理开始时参考信号SLP_ADC的电压高于复位电平Srst_e，所以比较脉冲COMP_e处于H电平，并且当参考信号SLP_ADC开始其变化时，计数器单元254_e以递减计数模式开始计数操作。此时，计数初始值被设置为AD转换的最小灰阶值(最小值)，例如，“0”。当参考信号SLP_ADC等于复位电平Srst_e时，反转电压比较器252_e的比较输出COMP_e，并且已经接收了反转输出的计数器单元254_e停止递减计数操作，并存储此时的计数值，即，对应于复位电平的最大计数周期的前半部分的比较周期的计数值。

此后，在D相处理期间，在信号电平Ssig_e稳定之后，电压比较器252_e比较参考信号SLP_ADC与像素信号电压Vx_e的D相电平(信号电平Ssig_e)，同时DA转换电路27a将参考信号SLP_ADC从初始值开始改变至预定斜率。由于在比较处理开始时参考信号SLP_ADC的电压高于信号电平Ssig_e，所以比较脉冲COMP_e处于H电平，并且当参考信号SLP_ADC开始其变化时，计数器单元254_e从P相处理之后的计数值开始以递增计数模式开始计数操作。当参考信号SLP_ADC等于信号电平Ssig_e时，反转电压比较器252_e的比较输出COMP_e，并且已经接收了反转输出的计数器单元254_e停止递增计数操作，并存储此时的计数值，即，对应于信号电平的最大计数周期的前半部分的比较周期的计数值。

这里，在D相处理中，由于以与P相处理不同的模式从P相处理之后的计数值开始执行计数操作，所以自动执行P相AD转换数据Drst_cnt和D相AD转换数据Dsig_cnt之间的差分处理。例如，当假设复位电平Srst_e的计数值为Drst_e且信号分量Vsig_e的计数值为Dsig_e时，在P相处理之后“-Drst_e”被存储在计数器单元254_e中，并通过D相处理中“Drst_e+Dsig_e”的计数来反转比较输出COMP_e。因此，在计数器单元254_e中存储(-Drst_e)+Drst_e+Dsig_e＝Dsig_e。因此，可以看出，在列中自动执行CDS处理。

以这种方式，在最大计数周期与反转比较输出COMP_e的时间点之间的关系中，在P相处理周期和D相处理周期内，偶数列的列AD电路25_e在最大处理周期的前半部分中(直至反转比较输出COMP_e为止)执行计数操作。

另一方面，在奇数列的列AD电路25_o中，计数器单元254_o如下以递增计数模式对第一像素信号电压Vx_o执行读取和AD转换处理。在复位电平Srst_o稳定之后，电压比较器252_o比较参考信号SLP_ADC与像素信号电压Vx_o的P相电平(复位电平Srst_o)，同时DA转换电路27a将参考信号SLP_ADC从初始值开始改变至预定斜率。由于在比较处理开始时参考信号SLP_ADC的电压高于复位电平Srst_o，所以比较脉冲COMP_o处于H电平，比较脉冲COMP_o(＝H电平)通过转换电路264被逻辑反转并被传输至计数器单元254_o，因此计数器单元254_o处于等待状态。当参考信号SLP_ADC等于复位电平Srst_o时，反转电压比较器252_o的比较输出COMP_o，并且转换器电路264逻辑反转比较输出COMP_o(＝L电平)并将其传输至计数器单元254_o。因此，计数器单元254_o以递增计数模式开始计数操作。此时，当通过12比特将信号分量Vsig转换成数字数据时，计数初始值被设置为AD转换的最大灰阶值(最大值)，例如，“4096”。该值是对应于D相处理的最大信号分量Vsig_o的最大计数数Dsm。

此后，当P相处理周期过去时，计数器单元254_o停止其计数操作。因此，计数器单元254_o存储通过将P相的计数值Dp与初始值Dsm相加所获得的值。当复位电平Srst_o的计数值为Drst_o时，计数值Dp为“Drm_o-Drst_o”，其是复位电平Srst_o的计数值Drst_o的补数。即，在计数器单元254_o中存储通过将复位电平Srst_o的计数值Drst_o的补数与初始值Dsm相加所获得的值Dsm+(Drm-Drst_o)。

在D相处理周期中，在信号电平Ssig_o稳定之后，电压比较器252_o比较参考信号SLP_ADC与像素信号电压Vx_o的D相电平(信号电压Ssig_o)，同时DA转换电路27a将参考信号SLP_ADC从初始值开始改变至预定斜率。由于在比较处理开始时参考信号SLP_ADC的电压高于信号电平Ssig_o，所以比较脉冲COMP_o处于H电平，比较脉冲COMP_o(＝H电平)通过转换器电路264被逻辑反转并被传输至计数器单元254_o，因此计数器单元254_o处于等待状态。当参考信号SLP_ADC等于信号电平Ssig_o时，反转电压比较器252_o的比较输出COMP_o，并且转换器电路264逻辑反转比较输出COMP_o(＝L电平)并将其传输至计数器单元254_o。因此，计数器单元254_o从P相处理之后的计数值开始以递减计数模式开始计数操作。此后，当D相处理周期过去时，计数器单元254_o停止其计数操作。

因此，计数器单元254_o存储通过将D相的计数值Dd从P相处理结果中减去所获得的值。当信号分量Vsig_o的数字值为Dsig_o时，计数值Dd为“Dsm′-(Drst_o+Dsig_o)”。因此，在计数器单元254中存储通过将信号分量Vsig_o的计数值Dsig_o的补数从P相处理后的计数值中减去所获得的值。结果，在计数器单元254_o中存储Dsm+(Drm-Drst_o)-(Dsm′-(Drst_o+Dsig_o))＝Dsm+(Drm-Drst_o)-(Dsm+Drm-(Drst_o+Dsig_o))＝Dsig_o。因此，可以看出在列中自动执行CDS处理。通过将P相处理的初始值Dini设置为Dsm，可以看出在数字计算器29中不需要数据的校正。

以这种方式，在最大计数周期与反转比较输出COMP_o的时间点之间的关系中，在P相处理周期(复位计数器周期)和D相处理周期(数据计数器周期)内，奇数列的列AD电路25_o在最大处理周期的后半部分中(反转比较输出COMP_o之后)执行计数操作。

通过将偶数列和奇数列中的计数器单元254_e和254_o的计数操作周期选择性地设置为前半部分(直至反转比较输出COMP_e为止)或后半部分(反转比较输出COMP_o之后)，即，通过独立地控制偶数列和奇数列的计数周期，计数激活周期彼此互补，从而减小输入振幅对功耗的影响，例如，相对于输入振幅补偿功耗。

例如，当输入电平较高(明亮：高亮度)时，计数器单元254_e的计数周期被延长，并提高了执行前半计数操作的偶数列的列AD电路25e中的功耗，但是计数器单元254_o的计数周期被缩短，并减小了执行后半计数操作的奇数列的列AD电路25_o中的功耗。因此，总功耗几乎等于中间电平的像素信号电压Vx的两个处理情况下的功耗。

例如，当输入电平较低(黑暗：低亮度)时，计数器单元254e的计数周期被缩短，并降低了执行前半计数操作的偶数列的列AD电路25_e中的功耗，但是计数器单元254_o的计数周期被延长，并提高了执行后半计数操作的奇数列的列AD电路25_o中的功耗。因此，总功耗几乎等于中间电平的像素信号电压Vx的两个处理情况下的功耗。

以这种方式，在第一实施例(第一实例)中，可以使被所有列的计数器单元254所消耗的源电流均一化。即，通过将列分成执行前半计数操作的计数器组和执行后半计数操作的计数器组，源电流整体上类似于在整个周期内一半计数器单元254操作的情况而流动，从而减小了峰值电流。

在JP-A-2005-278135和W.Yang等人描述的结构中，由于在偶数列和奇数列中都执行前半计数操作，所以所有列的计数器单元254都进行操作直至参考信号SLP_ADC等于像素信号电压Vx为止，随后所有列的计数器单元254停止它们的操作。因此，出现了对应于所有列的源电流流动的周期和源电流不流动的周期。相反，在第一实施例(第一实例)中，通过将计数操作分成前半计数操作和后半计数操作，不管像素信号电压Vx的振幅如何，对应于所有列的一半的计数器单元254在整个处理周期内操作，从而将峰值源电流减小为约1/2。

从中可见，当通过根据执行前半计数操作的计数器单元254和执行后半计数操作的计数器单元254的互补关系，输入电平的图形在高度上具有差异时，总功耗不等于处理中间电平的像素信号电压Vs时的功耗。在该实例中，当输入电平的图形在偶数列中具有高亮度且在奇数列中具有低亮度时，在偶数列和奇数列中均延长计数周期，并且总功耗大于处理中间电平的像素信号电压Vx时的功耗。相反，当输入电平的图形在偶数列中具有低亮度且在奇数列中具有高亮度时，在偶数列和奇数列中均缩短计数周期，并且总功耗小于处理中间电平的像素信号电压Vx时的功耗。但是，在一般的条件下，输入电平的图形很难具有这种状态，并且总功耗等于处理中间电平的像素信号电压Vx时的功耗。

图4C示出了第一实施例(第一实例)的具体实例。例如，假设偶数列的像素信号电压为Vx_e，奇数列的像素信号电压为Vx_o，复位电平Srst_e和Srst_o的计数值(复位数据)Drst_e和Drst_o都为100，并且信号分量Vsig_e和Vsig_o的计数值(信号数据)Dsig_e和Dsig_o都为1900。在该图中，像素信号电压Vx_e与像素信号电压Vx_o不同，因此比较器的反转定时发生偏离。但是，由于如上所述像素信号电压Vx_e实际等于像素信号电压Vx_o，所以比较器的反转定时没有偏离。

首先，在作为P相处理周期所提供的Drm＝128计数周期中，UPDOWN信号处于L电平，并且偶数列的列AD电路25e以递减计数模式操作。因此，当参考信号SLP_ADC开始其变化时，所有计数器单元254均从初始值“0”开始递减计数操作，并且电压比较器252比较参考信号SLP_ADC与像素信号电压Vx_e。在参考信号SLP_ADC等于像素信号电压Vx_e的复位电平Srst_e时的第100个时钟，反转电压比较器252的比较输出COMP_e，停止计数器单元254的递减计数操作，并在计数器单元254中存储计数值“-100”。

类似地，在P相处理周期内，在奇数列的列AD电路25_o中，电压比较器252比较参考信号SLP_ADC与像素信号电压Vx_o。在参考信号SLP_ADC等于像素信号电压Vx_o的复位电平Srst_o时的第100个时钟，电压比较器252的比较输出COMP_o被反转，随后被反相器电路264逻辑反转，并作为比较输出xCOMP_o传输至计数器单元254。由于xUPDOWN信号处于H电平并且计数器单元254以递增计数模式操作，所以递增计数操作从初始值Dsm＝4096开始，并且计数器单元254在P相处理单元过去后的第128个时钟停止计数操作。因此，由于计数器单元254从初始值4096开始递增计数128-100＝28个时钟，因此，存储4096+28＝4124。

从偶数列的操作和奇数列的操作之间的比较可以看出，在P相处理周期中，在最大处理周期的前半部分中(直至反转比较输出COMP_o为止)对复位电平Srst_e执行计数操作，并在最大处理周期的后半部分中(反转比较输出COMP_o之后)对复位电平Srst_o(其值等于复位电平Srst_e)执行计数操作。因此，偶数列和奇数列的计数器单元254以互补关系进行操作，因此，没有同时操作。

在作为D相处理周期提供的Dsm′＝Drm+Dsm＝128+4096＝4224的计数周期中，UPDOWN信号处于H电平，并且偶数列的列AD电路25e以递增计数模式操作。因此，当参考信号SLP_ADC开始其变化时，所有计数器单元254从P相处理之后的值-100开始递增计数操作，并且电压比较器252比较参考信号SLP_ADC与像素信号电压Vx_e。在参考信号SLP_ADC等于像素信号电压Vx_e的信号电平Ssig_e时的第“100+1900”＝2000个时钟，反转电压比较器252的比较输出COMP_e，停止计数器单元254的递增计数操作，并在计数器单元254中存储计数值“-100+100+1900”＝1900。

类似地，在D相处理周期内，在奇数列的列AD电路25_o中，电压比较器252比较参考信号SLP_ADC与像素信号电压Vx_o。在参考信号SLP_ADC等于像素信号电压Vx_o的信号电平Ssig_o时的第“100+1900”＝2000个时钟，电压比较器252的比较输出COMP_o被反转，随后通过反相器电路264被逻辑反转，并作为比较输出xCOMP_o传输至计数器单元254。由于xUPDOWN信号处于L电平且计数器单元254以递减计数模式操作，所以从P相处理之后的值＝4124开始递减计数操作，并且计数器单元254在D相处理周期过去之后的第4224个时钟停止计数操作。因此，计数器单元254递减计数4224-2000＝2224个时钟，因此存储4124-2224＝1900。

从偶数列的操作和奇数列的操作之间的比较可以看出，在D相处理周期中，在最大处理周期的前半部分中(直至反转比较输出COMP_o为止)对信号电平Ssig_e执行计数操作，并在最大处理周期的后半部分中(反转比较输出COMP_o之后)对信号电平Ssig_o(其值等于信号电平Ssig_e)执行计数操作。因此，偶数列和奇数列的计数器单元254_e和254_o通过互补关系进行操作，因此，不同时操作。

从中可以看出，在所有P相处理周期和D相处理周期中，偶数列的计数器组和奇数列的计数器组在P相处理周期和D相处理周期的前半部分和后半部分中执行计数操作。因此，当复位电平Srst_te和Srst_o或信号电平Ssig_e和Ssig_o彼此相等时，在各个周期中，两个计数器组不同时操作。因此，可使功耗均一化。

在第一实施例(第一实例)的结构中，与稍后描述的第一实施例(第二实例)的结构相比，由于执行后半计数操作的奇数列的列AD电路25_o和执行前半计数操作的偶数列的列AD电路25e的最终计数值为实数，所以计数值可以被直接用作AD转换数据。结果，不需要后级(诸如数字计算器)中诸如校正处理的后处理，从而简化了数字计算器的功能。由于减少了计算处理，所以可减少用于计算的延迟时间(等待时间)。

独立控制：第一实施例(第二实例)

图5A～图5C是示出根据第一实施例的第二实例的用于独立控制计数器单元254的计数器激活周期的结构的示图。这里，图5A是示出用于将第一实施例(第二实例)用于实际的电路结构的框图。图5B是示出第一实施例(第二实例)的基本操作的时序图。图5C是示出第一实施例(第二实例)的具体实例的时序图。

类似于第一实施例(第一实例)，第一实施例(第二实例)提供了用于独立控制被设置为通过使用“预定标准”和与预定标准相对应的“独立控制”之间的关系的第一实例来专门执行前半计数操作和后半计数操作的计数器的结构。因此，分别设置执行前半计数操作的第一计数器和执行后半计数操作的第二计数器，并为其分配处理信号。

具体地，类似于第一实施例(第一实例)，在应用于固态成像设备的第一实施例(第二实例)中，在偶数列中设置执行前半计数操作的第一计数器，在奇数列中设置执行后半计数操作的第二计数器。

另一方面，用于将第一实施例(第二实例)用于实际的电路结构与第一实施例(第一实例)不同，其中，从通信定时控制器20作为控制信号CN5输出用于控制偶数列和奇数列共同的计数模式的UPDOWN信号。当UPDOWN信号处于L电平时，计数器单元254以递减计数模式操作，并且当其处于H电平时，以递增计数模式操作。

用于将第一实施例(第二实例)用于实际的电路结构实例在输出电路28(未示出)的前级包括数字计算器29。第一实施例(第二实例)的数字计算器29将从奇数列的计数器单元254输出的补数数据校正成实数数据。即，在第一实施例(第二实例)中，偶数列的列AD电路25_e和奇数列的列AD电路25_o的计数器单元254_e和254_o的计数模式彼此相匹配，将输出输出至单条信号输出线(水平信号线18)，并且数字计算器29根据数据定时仅将奇数列的列AD电路25_o的补数数据校正为实数数据。

例如，在图5B的时序图中示出了第一实施例(第二实例)的基本操作。偶数列的列AD电路25_e的操作等于图4B所示第一实施例(第一实例)的操作。因此，省略对其的描述。

另一方面，在奇数列的列AD电路25_o中，计数器单元254如下以递减计数模式对第一像素信号电压Vx执行读取和AD转换处理。在复位电平Srst_o稳定之后，电压比较器252比较参考信号SLP_ADC与像素信号电压Vx_o的P相电平(复位信号Srst_o)，同时DA转换电路27a将参考信号SLP_ADC从初始值开始改变至预定斜率。由于在比较处理开始时参考信号SLP_ADC的电压高于复位电平Srst_o，所以比较脉冲COMP_o处于H电平，比较脉冲COMP_o(＝H电平)通过反相器电路264被逻辑反转并被传输至计数器单元254，因此计数器单元254处于等待状态。当参考信号SLP_ADC等于复位电平Srst_o时，反转电压比较器252_o的比较输出COMP_o，并且反相器电路264逻辑反转比较输出COMP_o(＝L电平)并将其传输至计数器单元254。因此，计数器单元254以递减计数模式开始计数操作。此时，计数初始值被设置为AD转换的最小灰阶值(最小值)，例如，“0”。

此后，当P相处理周期过去时，计数器单元254停止其计数操作。因此，计数器单元254存储通过将P相位的计数值Dp从初始值＝0中减去所获得的值。当复位电平Srst_o的计数值为Drst_o时，计数值Dp为“Drm-Drst_o”，其是复位电平Srst_o的计数值Drst_o的补数。即，在计数器单元254中存储通过将复位电平Srst_o的计数值Drst_o的补数从初始值＝0中减去所获得的值Drm-Drst_o。

在D相处理周期中，在信号电平Ssig_o稳定之后，电压比较器252比较参考信号SLP_ADC与像素信号电压Vx_o的D相电平(信号电平Ssig_o)，同时DA转换电路27a将参考信号SLP_ADC从初始值开始改变至预定斜率。由于在比较处理开始时参考信号SLP_ADC的电压高于信号电平Ssig_o，所以比较脉冲COMP_o处于H电平，比较脉冲COMP_o(＝H电平)通过反相器电路264被逻辑反转并被传输至计数器单元254，因此计数器单元254处于等待状态。当参考信号SLP_ADC等于信号电平Ssig_o时，反转电压比较器252_o的比较输出COMP_o，并且反相器电路264逻辑反转比较输出COMP_o(＝L电平)并将其传输至计数器单元254。因此，计数器单元254从P相处理之后的计数值开始以递增计数模式开始计数操作。当D相处理时间过去时，计数器单元254停止它们的计数操作。

因此，计数器单元254存储通过将D相的计数值Dd与P相处理结果相加所获得的值。当信号分量Vsig_o的数字数据为Dsig_o时，计数值Dd为“Dsm′-(Drst_o+Dsig_o)”。因此，在计数器单元254中存储通过将信号分量Vsig_o的计数值Dsig_o的补数与P相处理之后的计数值相加所获得的值。结果，在计数器单元254中存储0-(Drm-Drst_o)+(Dsm′-(Drst_o+Dsig_o))＝0-(Drm-Drst_o)+(Dsm+Drm-(Drst_o+Dsig_o))＝Dsm-Dsig_o。Dsig_o的符号为负，并被偏移了Dsm，这实际上表示Dsig_o的补数，但是可以看出，在列中自动执行CDS处理。

为了消去Dsm以获得信号分量Vsig_o的数字数据Dsig_o的负数，例如，第一P相处理的初始值Dini可被设置为“-Dsm”，或者可以通过数字计算器29从“Dsm-Dsig_o”中减去Dsm。为了将数字数据Dsig_o的负数“-Dsig_o”变回正值，例如，可以通过数字计算器29反转比特数据。然而，由于仅通过比特数据的反转精确地生成差值“1”，所以在比特数据的反转之后，数字计算器29可将“1”加至其中，从而获得精确的数据。可选地，通过使数字计算器29执行{Dsm-(Dsm-Dsig_o)}的校正计算，可以获取数字数据Dsig_o。在第一实施例(第二实例)中，第一P相处理的初始值Dini被设置为“0”，并通过数字计算器29执行{Dsm-(Dsm-Dsig_o)}的校正计算。

图5C示出了第一实施例(第二实例)的具体实例。例如，假设偶数列的像素信号电压为Vx_e，奇数列的像素信号电压为Vx_o，复位电平Srst_e和Srst_o的计数值(复位数据)Drst_e和Drst_o都为100，并且信号分量Vsig_e和Vsig_o的计数值(信号数据)Dsig_e和Dsig_o都为1900。在该图中，像素信号电压Vx_e与像素信号电压Vx_o不同，因此，比较器的反转定时发生偏离。但是，由于如上所述像素信号电压Vx_e实际上等于像素信号电压Vx_o，所以比较器的反转定时没有偏离。

首先，在作为P相处理周期所提供的Drm＝128计数周期中，UPDOWN信号处于L电平，并且偶数列的列AD电路25_e以递减计数模式操作。因此，当参考信号SLP_ADC开始其变化时，所有计数器单元254均从初始值“0”开始递减计数操作，并且电压比较器252比较参考信号SLP_ADC与像素信号电压Vx_e。在参考信号SLP_ADC等于像素信号电压Vx_e的复位电平Srst_e时的第100个时钟，反转电压比较器252的比较输出COMP_e，停止计数器单元254的递减计数操作，并在计数器单元254中存储计数值“-100”。

类似地，在P相处理周期内，在奇数列的列AD电路25_o中，电压比较器252_o比较参考信号SLP_ADC与像素信号电压Vx_o。在参考信号SLP_ADC等于像素信号电压Vx_o的复位电平Srst_o时的第100个时钟，电压比较器252_o的比较输出COMP_o被反转，随后被反相器电路264逻辑反转，并作为比较输出xCOMP_o被传输至计数器单元254_o。由于UPDOWN信号处于L电平且计数器单元254_o以递减计数模式操作，所以递减计数操作从初始值＝0开始，并且计数器单元254_o在P相处理单元过去后的第128个时钟停止计数操作。因此，计数器单元254_o从初始值递减计数128-100＝28个时钟，因此，存储0-28＝-28。

在第一实施例(第二实例)中，P相处理周期中的奇数列的计数模式与第一实施例(第一实例)不同。但是，类似于第一实施例(第一实例)，从偶数列的操作和奇数列的操作之间的比较可以看出，在P相处理周期中，在最大处理周期的前半部分中(直至反转比较输出COMP_o为止)对复位电平Srst_e执行计数操作，并在最大处理周期的后半部分中(反转比较输出COMP_o之后)对复位电平Srst_o(其值等于复位电平Srst_e)执行计数操作。因此，偶数列和奇数列的计数器单元254_o以互补关系操作，因此没有同时操作。

在作为D相处理周期所提供的Dsm′＝Drm+Dsm＝128+4096＝4224的计数周期中，UPDOWN信号处于H电平，并且偶数列的列AD电路25_e以递增计数模式操作。因此，当参考信号SLP_ADC开始其变化时，所有计数器单元254_o均从P相处理之后的值-100开始递增计数操作，并且电压比较器252_o比较参考信号SLP_ADC与像素信号电压Vx_e。在参考信号SLP_ADC等于像素信号电压Vx_e的信号电平Ssig_e时的第“100+1900”＝2000个时钟，反转电压比较器252_o的比较输出COMP_e，停止计数器单元254_o的递增计数操作，并在计数器单元254_o中存储计数值“-100+100+1900”＝1900。数字计算器29将从偶数列的计数器单元254_e输出的数据直接传输至输出电路28。

类似地，在D相处理周期内，在奇数列的列AD电路25_o中，电压比较器252_o比较参考信号SLP_ADC与像素信号电压Vx_o。在参考信号SLP_ADC等于像素信号电压Vx_o的信号电平Ssig_o时的第“100+1900”＝2000个时钟，电压比较器252_o的比较输出COMP_o被反转，随后通过反相器电路264被逻辑反转，并作为比较输出xCOMP_o传输至计数器单元254_o。由于UPDOWN信号处于H电平且计数器单元254_o以递增计数模式操作，所以从P相处理之后的值＝-28开始递增计数操作，并且计数器单元254_o在D相处理周期过去之后的第4224个时钟停止计数操作。因此，由于计数器单元254_o从P相处理结果开始递增计数(Dsm+Drm)-(Drst_o+Dsig_o)＝4224-2000＝2224个时钟，因此存储-(Drm-Drst_o)+{(Dsm+Drm)-(Drst_o+Dsig_o)}＝-28+2224＝2196(＝Dsm-Dsig_o)。数字计算器29将从奇数列的计数器单元254_o输出的数据从最大灰阶值＝Dsm＝4096中减去，并将Dsm-(Dsm-Dsig_o)＝4096-2196＝1900传输至输出电路28。

在第一实施例(第二实例)中，D相处理周期中的奇数列的计数模式与第一实施例(第一实例)不同。但是，类似于第一实施例(第一实例)，从偶数列的操作和奇数列的操作之间的比较可以看出，在D相处理周期中，在最大处理周期的前半部分中(直至反转比较输出COMP_o为止)对信号电平Ssig_e执行计数操作，并在最大处理周期的后半部分中(反转比较输出COMP_o之后)对信号电平Ssig_o(其值等于信号电平Ssig__e)执行计数操作。因此，偶数列和奇数列的计数器单元254_e和254_o通过互补关系操作，因此不同时操作。

从中可以看出，在第一实施例(第二实例)中，类似于第一实施例(第一实例)，在最大计数周期与反转比较输出COMP_o的时间点之间的关系中，奇数列的列AD电路25_o在P相处理周期(复位计数器周期)和D相处理周期(数据计数器周期)内在最大处理周期的后半部分中(反转比较输出COMP_o之后)执行计数操作。

通过将偶数列和奇数列中的计数器单元254的计数操作周期选择性设置为前半部分(直至反转比较输出COMP_e为止)和后半部分(反转比较输出COMP_o之后)，即，通过独立控制偶数列和奇数列的计数周期，计数激活周期彼此互补，从而减小了输入振幅对功耗的影响，例如，相对于输入振幅补偿功耗。当然，这不适用于输入电平的图形根据执行前半计数操作的计数器单元254和执行后半计数操作的计数器单元254在高度上具有相反差异的情况。

在第一实施例(第二实例)的结构中，与上述第一实施例(第一实例)的结构相比，由于可以仅通过UPDOWN信号控制计数器单元的操作，所以可减小计数器单元的面积。在第一实施例(第一实例)的结构中，由于需要用于控制执行后半操作的奇数列的列AD电路25_o的xUPDOWN信号，所以需要确保信号线的配线区域。例如，计数器单元可以仅通过使用UPDOWN信号生成xUPDOWN信号作为反转信号。在这种情况下，需要诸如反相器的反相器电路，并且可以增大面积。

独立控制：第二实施例(第一实例)

图6A～图6C是示出根据第二实施例的第一实例的用于独立控制计数器单元254的计数器激活周期的结构的示图。这里，图6A是示出用于将第二实施例(第一实例)用于实际的电路结构的框图。图6B是示出第二实施例(第一实例)的基本操作的时序图。图6C是示出第二实施例(第一实例)的具体实例的时序图。

第二实施例提供了通过使用“预定标准”和与预定标准相对应的“独立控制”之间的关系的第二实例，使计数器执行前半计数操作和后半计数操作并根据输入电平独立控制计数器以根据输入电平选择性地执行前半计数操作(即，实数计数操作)和后半计数操作(即，补数计数操作)的结构。具体地，第二实施例(第一实例)被应用于固态成像设备。

具体地，在用于将第二实施例(第一实例)用于实际的电路结构中，每列均设置用于控制以选择性地执行前半计数操作和后半计数操作的确定单元。具体地，如图6A所示，在用于执行第二实施例(第一实例)的电路结构中，基于用于执行图2A所示参考信号比较AD转换的第一结构实例，首先，每列的计数相位调节器260均包括锁存电路266(参见图6A的(2))，其被用作基于从通信定时控制器20提供的锁存时钟信号CLK锁存电压比较器252的比较输出COMP的确定结果存储部(例如，D触发器)，并且通过锁存电路266所锁存的数据被用作比较输出COMP的相位信息PCOMP，即，表示亮度电平(brightness level)范围的数据。电压比较器252用作确定当前处理的像素信号电压Vx的振幅大于或小于中间电平的确定部。

即，采用没有参照处理信号的信号电平的确定结果而是参照先前处理的信号电平的确定结果的方式用于经受电平确定的处理信号。采用仅在P相处理和D相处理的D相处理中执行振幅确定(电平确定)并使用随后行的P相处理和D相处理共同的确定结果作为后续处理的方式。通过仅在D相处理中执行振幅确定(电平确定)，确定处理或电路结构可以比逐相执行确定的情况更加简化。

在该实例中，如图6A的(2)所示，在锁存电路266中锁存的比较输出COMP的相位信息PCOMP(表示亮度电平范围的数据)被提供给EX-OR门262的输入端IN2。当相位信息PCOMP处于L电平时，表示像素信号电压Vx具有低于中间亮度电平的亮度电平。当其处于H电平时，表示像素信号电压Vx具有高于中间亮度电平的亮度电平。因此，EX-OR门262通过使用相位信息PCOMP确定在随后行的P相处理和D相处理中应该执行前半计数操作或后半计数操作。例如，当被锁存电路266锁存的相位信息PCOMP为L电平时，在随后行的P相处理和D相处理中，输出比较脉冲COMP作为计数使能信号EN，而没有被逻辑反转，从而应用前半计数操作(图3A所示的第一处理实例)。另一方面，当相位信息PCOMP处于H电平时，在随后行的P相处理和D相处理中，比较脉冲COMP被逻辑反转并作为计数使能信号EN输出，从而应用后半计数操作(图3B中的第二处理实例)。

在用于将第二实施例(第一实例)用于实际的电路结构实例中，类似于第一实施例(第二实例)，从通信定时控制器20中输出用于控制对所有列共同的计数模式的UPDOWN信号作为控制信号CN5。当UPDOWN信号处于L电平时，计数器单元254以递减计数模式操作，当其处于H电平时，以递增计数模式进行操作。

在用于将第二实施例(第一实例)用于实际的电路结构实例中，计数器单元254的输出不通过数据存储和传输输出单元256直接连接至水平信号线18。在作为第一处理的P相处理(复位电平Srst的处理)和作为第二处理的D相处理(信号电平Ssig的处理)中，计数器单元254通过使计数模式改变来自动获取已经逐列经受了CDS处理的数字数据。

例如，在图6B的时序图中示出了第二实施例(第一实例)的基本操作。在图6C中示出了第二实施例(第一实例)的具体实例。这里，将其于第一处理组合。具体地，在先前行的像素信号电压Vx的信号电平Ssig低于预定的阈值的低亮度电平的范围内，应用第一处理实例。在其高于预定阈值的高亮度电平的范围内，应用第二处理实例。

在图6C所示的实例中，假设根据先前处理中的振幅确定先前行的信号电平Ssig被确定在低亮度范围内的像素信号电压为Vx_0(不意味着当前行处于低亮度范围)，根据先前处理中的振幅确定先前行的信号电平Ssig被确定在高亮度范围内的像素信号电压为Vx_1(不意味着当前行处于高亮度范围)，复位数据Drst_0和Drst_1为50，信号数据Dsig_0和Dsig_1为1950，P相处理周期的最大计数数Drm为128，D相处理周期的信号数据Dsig的最大计数数Dsm为12比特(＝4096)，且整个最大计数数Dsm′为4096+128。在第一处理实例和第二处理实例中，以递减计数模式执行P相处理，并且以递增计数模式执行D相处理。在P相处理中，从初始值＝0开始计数处理。在图中，相位信号电压Vx_0与像素信号电压Vx_1不同，因此比较器的反转定时偏离。但是，由于如上所述像素信号电压Vx_0实际上等于像素信号电压Vx_1，所以比较器的反转定时没有偏离。

在P相处理和D相处理中，第一处理实例被应用于像素信号电压Vx_0。因此，首先，在预备作为P相处理周期的Drm＝128计数周期内，通过电压比较器252执行参考信号SLP_ADC与像素信号电压Vx_0的比较，在参考信号SLP_ADC等于像素信号电压Vx_0的复位电平Srst_0时的第Drst_0＝50个时钟，反转电压比较器252的比较输出COMP(＝COMP0)，并反转计数使能信号EN(＝PCOMP0)(其中，COMP0和PCOMP0的相位彼此相等)。随后，停止递减计数操作，并在计数器单元254中存储计数值“Dini-Drst_0＝-50”。

接下来，在预备为D相处理周期的Drm+Dsm＝128+4096计数周期内，通过电压比较器252执行参考信号SLP_ADC与像素信号电压Vx_0的比较，在参考信号SLP_ADC等于像素信号电压Vx_0的信号电平Ssig_0时的第Drst_0+Dsig_0＝50+1950＝2000个时钟，反转电压比较器252的比较输出COMP(＝COMP0)，并反转计数使能信号EN(PCOMP0)(其中，COMP0和PCOMP0的相位彼此相等)。随后，停止递增计数操作。此时，由于从通过P相处理获得的计数值“-50”开始执行递增计数操作，所以计数器单元254存储Dini-Drst_0+(Drst_0+Dsig_0)＝-50+2000＝1950。1950等于信号数据Dsig_0。

另一方面，在P相处理和D相处理中，第二处理实例被应用于像素信号电压Vx_1。因此，首先，在预备作为P相处理周期的Drm＝128的计数周期内，通过电压比较器252执行参考信号SLP_ADC与像素信号电压Vx_1的比较，在参考信号SLP_ADC等于像素信号电压Vx_1的复位电平Srst_1时的第Drst_0＝50个时钟，反转电压比较器252的比较输出COMP(＝COMP1)，并反转计数使能信号EN(＝PCOMP1)(其中，COMP1和PCOMP1相位彼此相反)。此时，计数器单元254开始递减计数操作，并在P相处理周期过去之后的第Drm＝128个时钟停止递减计数操作。因此，计数器单元254递减计数Drm-Drst_1＝128-50＝78个时钟，因此，在P相处理结束后存储Dini-(Drm-Drst_1)＝-78。

接下来，在预备为D相处理周期的Drm+Dsm＝128+4096计数周期内，通过电压比较器252执行参考信号SLP_ADC与像素信号电压Vx_1的比较，在参考信号SLP_ADC等于像素信号电压Vx_1的信号电平Ssig_1时的第Drst_1+Dsig_1＝50+1950＝2000个时钟，反转电压比较器252的比较输出COMP(＝COMP1)，并反转计数使能信号EN(＝PCOMP1)(其中，COMP1和PCOMP1相位彼此相反)。此时，计数器单元254开始递增计数操作，并在D相处理周期过去之后的第Drm+Dsm＝128+4096个时钟停止递增计数操作。

因此，计数器单元254递增计数Drm+Dsm-(Drst_1+Dsig_1)＝128+4096-(50+1950)＝2224个时钟。此时，由于从通过P相处理获得的“-78”开始执行递增计数处理，所以计数器单元254存储Dini-(Drm-Drst_1)+Drm+Dsm-(Drst_1+Dsig_1)＝Dini+Dsm-Dsig_1＝-78+2224＝2146。将计数值2146的数据Dout传输至数字计算器29。数字计算器29可通过将数据Dout从对应于信号数据Dsig_1的最大值的最大计数数Dsm中减去来获取Dsm-(Dsm-Dsig_1)＝4096-2146＝1950作为最终信号数据Dsig_1。

在对像素信号电压Vx_0和像素信号电压Vx_1执行D相处理时，计数相位调节器260通过使用锁存时钟信号CLK锁存电压比较器252的比较输出COMP，其中，该锁存时钟信号对应于分割低亮度范围和高亮度范围的阈值并且例如在参考信号SLP_ADC的斜率周期中的中间电压附近上升。随后，计数相位调节器执行相位调节操作，用于确定是否不应该在处理随后行时反转比较输出COMP并作为计数使能信号EN输出，或者应该反转比较输出并作为计数使能信号EN输出。当在分割低亮度范围和高亮度范围的锁存时钟信号CLK上升时设置参考信号SLP_ADC的中间电压时，计数器单元254的激活周期不长于参考信号SLP_ADC的斜率周期的一半，而不管相位信号电压Vx的电平，只要先前行的亮度电平等于当前行的亮度电平即可。

当对当前行的D相处理中的像素信号电压Vx的信号电平Ssig处于低亮度电平时，电压比较器252的比较输出COMP在时钟信号CLK上升时被反转并处于L电平。因此，计数相位调节器260锁存L电平作为比较输出COMP的相位信息。相反，当对当前行的D相位处理中的相位信号电压Vx的信号电平Ssig处于高亮度电平时，电压比较器252的比较输出COMP在时钟信号CLK上升时没有被反转，因此处于H电平。因此，计数相位调节器260锁存H电平作为比较输出COMP的相位信息。

比较脉冲COMP被输入至EX-OR门262的输入端IN1，并且由锁存电路266检测的相位信息PCOMP被输入至输入端IN2。当信号电平Ssig处于低亮度范围时，相位信息PCOMP处于L电平，并且当信号电平Ssig处于高亮度范围时，其处于H电平。因此，当当前行的信号电平Ssig处于低亮度范围内时，在处理随后行时比较脉冲COMP没有被逻辑反转并被输出作为计数使能信号EN。结果，使用前半计数操作(图3A所示的第一处理实例)。另一方面，当当前行的信号电平Ssig处于高亮度范围内时，在处理随后行时比较脉冲COMP被逻辑反转并输出作为计数使能信号EN。结果，使用后半计数操作(图3B中所示的第二处理实例)。

类似于该实例，当数字计算器29伴随着后半计数操作(补数计数操作)执行数据的校正时，在计数相位调节器260的锁存电路266中锁存的比较输出COMP的相位信息PCOMP(即，表示亮度电平范围的数据)通过水平信号线18b与对应列的像素数据Dsig同步地提供给数字计算器29。数字计算器29基于相位信息PCOMP与补数计数操作一起对已经经受补数计数操作的像素数据执行数据的校正。

通过采用上述结构，在由低亮度电平获得的计数使能信号EN_L和由高亮度电平获得的计数使能信号EN_H之间建立反转输出关系。当先前行处于低亮度电平时，在当前行执行前半计数操作，以及当先前行处于高亮度电平时，在当前行执行后半计数操作。因此，当先前行和当前行的亮度电平彼此相等时，与没有应用本实施例的情况相比，可减小计数操作周期，从而减小了功耗。

例如，当输入电平很高(明亮：高亮度)时，通过使列AD电路25执行前半计数操作，计数周期被延长，并且功耗增大。然而，通过使列AD电路25执行后半计数操作，计数周期被缩短，并且功耗减小。相反，当输入电平很低(黑暗：低亮度)时，通过使列AD电路25执行后半计数操作，计数周期被延长，并且功耗增大。然而，通过使列AD电路25执行前半计数操作，计数周期被缩短，并且功耗减小。

如上所述，在第二实施例(第一实例)中，处于先前行的像素信号电压Vx的信号电平Ssig的电压比较器252的比较输出COMP被锁存，并基于锁存的相位信息PCOMP控制随后行的像素信号电压Vx的复位电平Srst和信号电平Ssig的计数操作周期。因此，当输入电平较高(明亮：高亮度)时，选择后半计数操作，当输入电平较低(黑暗：低亮度)时，选择前半计数操作。结果，以任意输入电平选择计数周期被缩短且功耗被减小的状态。

在W.Yang等人和JP-A-2005-278135描述的结构中，不管输入电平而执行前半计数操作。因此，当像素信号振幅较大时，比较处理周期或计数周期被延长且功耗增大，而当像素信号振幅较小时，比较处理周期或计数周期被缩短且功耗减小。相反，在第二实施例(第一实例)中，当像素信号振幅较小时，选择前半计数操作，而当像素信号振幅较大时，选择后半计数操作，从而控制计数器单元254以根据像素信号振幅缩短计数操作周期。因此，当像素信号电压Vx的振幅较小时，操作与W.Yang等人和JP-A-2005-278135中所描述的一样，从而没有减小功耗。但是，当像素信号电压Vx的振幅较大时，与在W.yang等人和JP-A-2005-278135描述的结构相比，可以减小功耗。整体上，功耗不会根据像素信号的振幅而变得不规则。换句话说，不能够获得“相对于输入振幅使功耗均一化”的优势，但是可以降低输入振幅对功耗的影响。

但是，通过上面的描述可以推测，在根据经受前半计数操作的行和经受后半计数操作的行由于逆关系而使输入电平不均匀的图像图形中，不能够获得减小功耗的优势，功耗增大。在该实例中，当先前行处于低亮度电平且随后行处于高亮度电平时，即使像素信号电压Vx实际上处于高亮度电平，在随后的行中也与低亮度电平一样执行前半计数操作，使得计数周期被延长且功耗与没有应用该实施例的情况一样。但是，当先前行处于高亮度电平且随后行处于低亮度电平时，即使像素信号电压Vx实际上处于低亮度电平，在随后行中也与高亮度电平一样执行后半计数操作，使得计数周期被延长，并且功耗与没有应用这个实施例的情况相比被增大。

但是，在通常条件下，输入电平的这种图形很少出现。然而，当像素信号电压Vx的振幅很大时，与在W.Yang等人或JP-A-2005-278135中描述的结构相比，功耗减小。整体上，可以获得减小功耗的优势。

在第二实施例(第一实例)中，在用于“随后”处理的用作确定结果存储部的锁存电路266中存储用作确定部的电压比较器252的确定结果。可以为紧后行随后的行以及“紧后行”存储确定结果。本发明不限于参照紧前行的相位信息。例如，为了处理彩色成像，可以考虑色分离滤色器的色彩配置。

例如，如图6D所示，当在像素阵列单元10中设置彩色成像分色滤色器时，考虑到根据类似于Bayer配置的规则配置对绿色敏感的G^**、对蓝色敏感的B^**及对红色敏感的R^**。在这种配置中，当拾取绿色画面时，G11中的像素信号振幅较大，并在随后行中执行后半计数操作。但是，当将该结果应用于随后行的R21时，不管像素信号的振幅多小，都执行后半计数操作。当将该结果应用于随后行的G31时，不管像素信号振幅多大，都执行前半计数操作。

为了避免这种现象，可以参照先前两行的信息。例如，优选地，明显采用具有相同敏感度条件的像素的相位信息，例如，将G11的相位信息用于G31，将R21的相位信息用于R41。另外，色彩配置不限于图6D中的实例。由于存在各种类型的色彩配置，所以不是必须参照先前两行的信息。基本地，基于相同行中的相同色彩(相同条件)的结果来确定所参照的信息。

独立控制：第二实施例(第二实例)

图7是示出根据第二实施例的第二实例的用于独立控制各个计数器254的计数器激活周期的结构的示图。这里，图7是示出用于将第二实施例(第二实例)用于实际的电路结构实例。省略了示出根据第二实施例(第二实例)的操作的时序图，但是除了振幅确定(该实例中的电平确定)之外，与第二实施例(第一实例)的操作基本上没有不同。

类似于第二实施例(第一实例)，第二实施例(第二实例)提供了通过使用“预定标准”和与预定标准相对应的“独立控制”之间的关系的第二实例，使计数器执行前半计数操作和后半计数操作，并根据输入电平独立控制计数器从以根据输入电平选择性地执行前半计数操作(即，实数计数操作)和后半计数操作(即，补数计数操作)的结构。

另一方面，在将第二实施例(第二实例)用于实际的电路结构实例中，基于由列AD电路25获得的数字数据执行用于分割前半计数操作和后半计数操作的振幅确定(电平确定)。可以在列AD电路25之后的任意阶段设置其电路功能部。在该实例中，在安装了像素阵列单元10的芯片区域外设置用于控制前半计数操作和后半计数操作的分割的确定部，并且从芯片的外部控制前半计数操作和后半计数操作。

具体地，在用于将第二实施例(第二实例)用于实际的电路结构实例中，在芯片外部设置控制前半计数操作和后半计数操作的数字信号处理器(DSP)270。从数字信号处理器270将相位调节控制信号PHASE提供给DPU28a和计数相位调节器260。在该结构中，计数相位调节器260具有确定当前处理的像素信号电压Vx的振幅是否大于中间电平的确定部以及确定应该执行实数计数操作或补数计数操作(换句话说，确定计数周期)的计数周期控制器的功能。

不同于第二实施例(第一实例)，计数相位调节器260不包括数据存储和传输输出单元256。从数字信号处理器270提供的相位控制信号PHASE被提供给EX-OR门262的输入端IN2。当来自数字信号处理器270的相位调节控制信号PHASE处于H电平时，EX-OR门262逻辑反转比较脉冲COMP，以输出反转比较脉冲作为计数使能信号EN，而当相位调节控制信号PHASE处于L电平时，输出比较脉冲COMP作为计数使能信号EN而不进行任何改变。

第二实施例(第二实例)与第二实施例(第一实例)的不同之处在于，第二实施例(第一实例)使用锁存在锁存电路266中的锁存数据作为相位控制信号来在芯片中逐行控制前半计数操作和后半计数操作，但第二实施例(第二实例)使用芯片外的数字信号处理器270的亮度电平确定结果来控制前半计数操作和后半计数操作。

在数字计算器29与后半计数操作(补数计数操作)一起执行数据校正的结构中，来自数字信号处理器270的相位调节控制信号PHASE被提供给数字计算器29。数字计算器29基于相位调节控制信号PHASE与补数计数操作一起对经受了补数计数操作的像素数据执行数据的校正。

数字信号处理器270控制像素阵列单元10中各列的列AD电路25，以通过基于从输入电路28(DPU28a)输出的像素信号电压Vx的数字数据(具体地，与第二实施例(第一实施例)相比的信号数据Dsig)确定亮度信息并基于确定结果切换相位调节控制信号PHASE的L电平和H电平(下文称作L/H)来选择性地执行前半计数操作和后半计数操作。计数相位调节器260(具体地，EX-OR门262)调节计数周期的相位，使得列AD电路25在相位调节控制信号PHASE处于L电平(＝0)时执行前半计数操作，以及在相位调节控制信号PHASE处于H电平(＝1)时执行后半计数操作。

这里，在数字信号处理器270中亮度信息的确定及基于其的计数操作相位的控制中，即，在相位调节控制信号PHASE的L/H的切换中，类似于第二实施例(第一实例)，通过逐行确定亮度电平可以执行对随后行的控制。例如，基于表示由从输出电路28(DPU28a)输出的数据所计算的一行的平均亮度电平是否高于中间亮度电平的信息，可以逐行切换相位调节控制信号PHASE的L/H。

在具有图6D所示规则性的分色滤色器的配置中，例如，优选地，明显通过色彩计算平均值，并采用具有相同敏感度条件的像素的相位信息。在这种情况下，应该准备多个相位调节控制信号PHASE。

通过参照对应于一个画面的亮度信息对整个画面执行确定，可以执行对随后画面的控制。例如，基于表示由从输出电路28(DPU28a)输出的数据所计算的一个画面的平均亮度电平是否高于平均亮度电平的信息，可以逐画面地切换相位调节控制信号PHASE的L/H。

在具有图6D所示的规则性的分色滤色器的配置中，例如，优选地，明显通过色彩计算平均值，而不是通过整个画面，并采用具有相同敏感度条件的像素的相位信息。在这种情况下，应该准备多个相位调节控制信号PHASE。

根据第二实施例(第二实例)，可以比第二实施例(第一实例)更加简化芯片中计数相位调节器260的结构。这是因为不需要锁存电路266。由于锁存在各列的锁存电路266中的表示亮度电平范围的比较输出COMP的相位信息PCOMP不需要顺序输出至数字计数器29，所以可以使用用于相位调节控制信号PHASE的控制线18c来代替用于数据传输的水平信号线18b。另外，不需要过多考虑导线电阻，并且图形宽度可以很小。因此，与第二实施例(第一实例)相比，可以进一步减小面积。

由于基于从输出电路28输出的数据来确定亮度信息，所以提高了精度。这是因为在第二实施例(第一实例)中根据复位电平Srst使用信号电平Ssig执行确定，而在第二实施例(第二实例)中，使用经受了CDS处理的数据(即，排除了复位电平Srst的影响的信号分量Visg的数字数据Dsig)执行确定。

用于确定整个画面的亮度电平的方式不限于通过数字信号处理器270来计算并确定从输出电路28(DPU28a)输出的数据的一个画面的平均值的实例，而是可以考虑使用用于曝光控制处理(包括电子快门控制)的信息(参见参照图8在下面的描述)。在这种情况下，不需要特别提供数字信号处理器270来执行平均处理。

成像设备

图8是示出作为使用与根据上述实施例的固态成像设备1相同结构的物理信息获取装置实例的成像设备(相机系统)的示意结构的示图。配置成像设备8以获得可视彩色图像。

具体地，成像设备8包括：成像透镜802，用作光学系统的主要部分，通过将承载位于诸如日光和荧光灯的光源801下面的拍摄对象Z的图像的光L引导向图像装置并进行成像来获得图像信息；光学低通滤波器804；滤色器组812，其中，例如以Bayer图形排列对应于R、G和B的滤色器；像素阵列单元10；驱动控制器7，驱动像素阵列单元10；列处理器26，对从像素阵列单元10输出的像素信号执行CDS处理、AD转换处理等；以及相机信号处理器810，处理从列处理器26输出的成像数据。

相机信号处理器810包括成像信号处理器820和用作控制整个成像设备8的主控制器的相机控制器900。成像信号处理器820包括：信号分离器822，具有当使用除原色分色器器之外的滤色器时将从列处理器26的列AD电路25b(参照图1)提供的数字成像信号分离成原色信号R(红色)、G(绿色)和B(蓝色)的原色分离功能；以及彩色信号处理器830，基于通过信号分离器822分离的原色信号R、G和B对彩色信号C执行信号处理。

另外，成像信号处理器820包括：亮度信号处理器840，基于通过信号分离器822分离的原色信号R、G和B对亮度信号Y执行信号处理；以及编码器单元860，基于亮度信号Y/彩色信号C生成视频信号VD。

本实施例中的相机控制器900包括：微处理器902，作为计算机的核心部件，其代表实例为CPU(中央处理器)，其中，在微型集成电路中集成了由计算机所执行的操作和控制的功能；ROM(只读存储器)904，作为只读的存储单元；RAM(随机存取存储器)906，当需要时能够读写，并且其为易失性存储单元的实例；以及图中没有示出的其它外围组件。微处理器902、ROM904和RAM906被统称为微型计算机。

在上面的描述中，“易失性存储单元”是指当装置断电时所存储的内容被消除的存储单元。另一方面，“非易失性存储单元”是指即使切断装置的主电源时仍然存储所存储内容的存储单元。能够持久存储所存储内容的任意存储单元都可被用作非易失性存储单元。非易失性存储单元不限于具有非易失性质的半导体存储设备。例如，可以构成易失性存储设备，以通过提供备用电源来显示“非易失性质”。

相机控制器900控制整个系统。例如，在ROM904中存储相机控制器900的控制程序。具体地，在该实例中，存储通过相机控制器900设置各种控制脉冲的开/关定时的程序。在RAM906中存储当相机控制器900执行各种处理时所需的数据等。

另外，相机控制器900被配置为使得诸如存储卡的记录介质924可以插入其中或从中拆卸，并被配置为能够与诸如互联网的通信网络连接。例如，相机控制器900除微处理器902、ROM904和RAM906之外还包括存储读取器907和通信I/F(接口)908。

这里，在微处理器902中包括用于曝光控制的程序，使得成像设备8的相机控制器900也具有控制曝光条件的曝光条件控制器的功能。

在这种情况下，使作为计算机核心部件的微处理器902用作曝光条件控制器的曝光控制程序包括：基于来自亮度信号处理器840的亮度信号计算测光数据DL(例如，具有预定大小且处于预定位置的测光区的平均值的计算)；基于计算结果确定亮度电平(亮度电平是否高于或低于中间电平)等。

例如，记录介质924用于寄存用于使微处理器902执行软件处理的程序数据或者诸如用于执行曝光控制处理(包括电子快门控制)的各种控制脉冲的开/关定时或基于来自亮度信号处理器840的亮度信号的测光数据DL的收敛范围的各种设置值的数据。

存储读取器907在RAM906中存储(安装)从记录介质924读取的数据。通信I/F908协调诸如互联网的通信网络与相机控制器900之间的通信数据的传输和接收。

另外，以模块的形式示出成像设备8，其中，与像素阵列单元10分开形成驱动控制器7和列处理器26。然而，如对固态成像设备1所描述的，不用说成像设备8可以使用一个芯片形式的固态成像设备1，其中，在与像素阵列单元10相同的半导体基板上集成形成驱动控制器7和列处理器26。

此外，在图中，以以下状态示出成像设备8，除像素阵列单元10、驱动控制器7、列处理器26或相机信号处理器810之外，还包括诸如成像透镜802、光学低通滤波器804或红外截止滤光器805的光学系统。这适用于采用具有通过集成上述部件封装的成像功能的模块形式的情况。

这里，对于固态成像设备1中的模块，如图所示，可以配置整个成像设备8，使得以集成封装像素阵列单元10(成像单元)和与像素阵列单元10密切关联的、诸如具有AD转换功能和差分(CDS)处理功能的列处理器26的信号处理器(除设置在列处理器26后的相机信号处理器)的条件，以具有成像功能的模块形式设置固态成像设备1，并且在以模块形式设置的固态成像设备1之后设置作为剩余信号处理器的相机信号处理器810。

可选地，尽管没有示出，可以配置整个成像设备8，使得以集成封装包括像素阵列单元10和成像透镜802的光学系统的条件，以具有成像功能的模块形式设置固态成像设备1，并且除以模块形式设置的固态成像设备1之外还在模块中设置相机信号处理器810。

此外，作为固态成像设备1的模块形式，可以包括等价于相机信号处理器200的相机信号处理器810。在这种情况下，可以将固态成像设备1和成像设备8视为实际上相同的设备。

例如，作为用于执行“成像”的具有成像功能的相机或便携装置来提供这种成像设备8。另外，“成像”不仅包括在普通相机拍摄时的图像成像，而且还包括广义上的指纹检测。

具有这种结构的成像设备8包括上述固态成像设备1的所有功能，其基本结构和操作可以与固态成像设备1相同，并且可以采用通过基于预定标准独立控制计数器单元254中的计数器激活周期可以减小输入振幅对功耗的影响的结构或者可以整体上减小功耗的结构。具体地，在采用第二实施例(第二实例)的情况下，通过采用微处理器902中的曝光控制处理可进行一个画面的亮度电平确定。

如上所述，已经参照实施例描述了发明，但本发明的技术范围不限于实施例所描述的范围。只要不背离发明的范围，就可以对发明进行各种改变和变化，并且这些改变和变化包括在本发明的技术范围内。

另外，上述实施例不用于限制在权利要求中描述的发明，不能说实施例中描述的所有特性组合是用于解决本发明问题的必要手段。在上述实施例中，包括本发明的很多阶段，并且可以通过适当地组合其中公开的多个组成元件提取出本发明更多其它的特征。即使去除在实施例中示出的组成单元中的一些组成单元，只要其处于显示效果的范围内，就可以作为发明设置去除一些组成单元的结构。

例如，在第二实施例(第一实例)中，对于信号电平Ssig的电压比较器252的比较输出COMP被锁存电路266锁存并提供作为比较输出COMP的相位信息PCOMP，并基于随后行的P相处理和D相处理的相位信息PCOMP确定应该执行前半计数操作或后半计数周期操作。但是，这仅仅是一个实例。

P相位和D相位的独立控制

例如，可以对P相位(复位电平Srst)和D相位(信号电平Ssig)单独确定应该执行前半计数操作和后半计数操作。为了做到这点，对于像素信号电压Vx的电平确定，分别为P相(复位电平Srst)和D相(信号电平Ssig)的每一个设置用于锁存电压比较器252的比较输出COMP的锁存电路266_P和266_D(图中没有示出)。P相处理时的锁存定时对应于复位电平Srst的最大范围中的中间电平。例如，当P相处理周期被设置为对应于7比特的128个时钟时，定时被设置在参考信号SLP_ADC改变开始后的64个时钟点处。然后，在随后的P相处理中，基于被锁存电路266_P锁存的相位信息COMP_PH_P确定应该执行前半计数操作或后半计数操作，或者在随后的D相处理中，基于被锁存电路266_D锁存的相位信息COMP_PH_D确定应该执行前半计数操作或后半计数操作。以这种方式，即使在P相处理中也可以现减小功耗的效果。

然而，在这种情况下，各列中的电路结构由于为了给出允许各列中的P相处理结果和D相处理结果之间的差分处理(CDS处理)的结构P相处理和D相处理不总是以相同的相位关系执行计数操作的因素以及用于后半计数处理(补数计数处理)的数据校正的结构的其它因素而变得复杂。如图2B所示第二结构实例所采用的，可以通过将P相处理结果Dp(表示Drst)和D相处理结果Dd(表示Drst+Dsig)的每一个都传输至数字计算器29，通过数字计算器29处理这个问题。这里，通过锁存电路266_P锁存的相位信息COMP_PH_P和通过锁存电路266_D锁存的相位信息COMP_PH_D通过不同的水平信号线18与处于相同电平的P相处理结果Dp和D相处理结果Dd同步地被提供给数字计算器29。在数字计算器29中，基于相位信息COMP_PH_P和相位信息COMP_PH_D执行数据校正，并获得最终的Dsig。

当前行的确定和计数相位控制

在第二实施例(第一实例)中，在紧接当前行之前的处理行中执行像素信号电压Vx的电平确定。但是，可以采用对即将经受电平确定的信号确定当前处理信号的输入电平并基于确定结果执行计数相位控制的方法。在这种情况下，优选地，将该方法与用于根据P相(即，复位电平Srst)或D相(即，信号电平Ssig)确定执行前半计数操作或后半计数操作的结构组合。可选地，可以在P相处理中固定前半计数操作和后半计数操作中的一个，并且可以在D相处理中参照当前行的信号电平Ssig的电平确定结果。下文，将作为实例描述根据P相处理和D相处理的计数相位控制。

例如，首先，确定像素信号电压Vx处于全部范围的前半部分或后半部分的电压电平，然后基于确定结果，确定应该执行前半计数操作或后半计数操作。即，在电压比较器252的初始比较中，检查复位电平Srst或信号电平Ssig是否小于其中间电平。因此，例如，电压比较器252被用作确定部，用于确定当前处理中的像素信号电压Vx的振幅是否小于中间电平。例如，在复位电平Srst或信号电平Ssig稳定之后并且在比较处理开始之前，DA转换电路27a将参考信号SLP_ADC设置为对应于复位电平Srst或信号电平Ssig的中间电平的值，然后将设置值提供给电压比较器252。当复位电平Srst或信号电平Ssig处于全部范围的前半部分内时，电压比较器252的比较输出COMP处于L电平。当复位电平Srst或信号电平Ssig处于全部范围的后半部分内时，电压比较器252的比较输出COMP处于H电平。在锁存电路266中锁存电压比较器252的比较输出COMP，然后将其提供给EX-OR门262的输入端IN2。为EX-OR门262的输入端IN1提供电压比较器252的比较输出COMP。

此后，类似于第二实施例(第一实例)，当复位电平Srst或信号电平Ssig属于低输入范围时，锁存在锁存电路266中的数据处于L电平，或者当复位电平Srst或信号电平Ssig属于高输入电平时，其处于H电平。因此，当在当前行中复位电平Srst或信号电平Ssig属于低输入范围时，在该行的P相处理或D相处理中，电压比较器252的比较脉冲COMP不被逻辑反转并作为计数使能信号EN输出。以这种方式，应用前半计数操作(图3A所示的第一处理实例)。此外，当在当前行中复位电平Srst或信号电平Ssig属于高输入范围时，在该行的P相处理或D相处理中，比较器252的比较脉冲COMP被逻辑反转并作为计数使能信号EN输出。以这种方式，应用后半计数操作(图3B所示的第二处理实例)。

在第二实施例(第一实例)中，在根据经受前半计数操作的行和经受后半计数操作的行由于逆关系而具有电平高度差的图像图形中，不能够获得减小功耗的效果，并且还增大了功耗。但是，当基于当前行的电平确定结果执行当前行的处理时，明确减小了计数周期，因此，减小了功耗。

在这个描述中，在确定像素信号电压Vx是否被设置为全部范围的前半部分或后半那部分中的电压电平的过程中，DA转换电路27a使用参考信号SLP_ADC将中间电平的值提供给电压比较器252，然后电压比较器252执行电平确定。在这种情况下，根据电路结构，通过最初将参考信号SLP_ADC设置为中间值，可以改变后续比较处理的操作点。

当这样引起问题时，电路规模增大，但是，例如，可以下述方式解决所述问题。首先，独立于电压比较器252，为每列设置电压比较器252_DET(未示出)作为确定部，用于确定当前处理中的像素信号电压Vx的振幅是否小于中间值。除参考信号SLP_ADC之外，DA转换电路27a将用于电平确定的参考信号SLP_DET(中间电平值)提供给电压比较器252_DET的一个输入端。电压比较器252_DET的另一个输入端被提供有像素信号电压Vx。通过比较用于电平确定的参考信号SLP_DET与像素信号电压Vx，电压比较器252_DET检查复位电平Srst或信号电平Ssig是否小于其中间值。

对电子装置的应用

在上述实施例中，已经描述了作为数据处理器应用于固态成像设备或成像设备的AD转换电路(AD转换器；该实例中的列AD电路25)，包括：比较器，比较AD转换参考信号与对应于处理信号的电信号；以及计数器单元，在比较器的比较处理的同时以递减计数模式和递增计数模式中的一种来执行计数处理，并存储通过前半计数操作或后半计数操作获取的计数值。然而，AD转换电路或数据处理器的结构可以被应用于需要用于获取模拟信息的数字数据的数据处理结构的所有电子装置以及固态成像设备或成像设备。

AD转换电路(AD转换器)不限于安装在固态成像设备或其它电子装置上，而是可以被设置作为诸如IC(集成电路)和AD转换模块的单个设备。

在这种情况下，AD转换电路可以设置作为具有比较器和计数器的AD转换器，但是可以被安装在包括多个IC和各个芯片的组合的模块中，其中，在相同的半导体基板上设置生成AD转换参考信号以将所生成的参考信号提供给比较器的参考信号生成器或根据经受比较器的比较处理的参考分量或信号分量切换计数器的计数处理模式的控制器。

通过安装并设置功能单元，可以共同处理用于控制比较器和计数器的操作所需的功能单元，从而便于其处理或管理。由于AD转换处理所需的元件被集成到IC或模块中，所以可以很容易制造诸如固态成像设备或其它电子装置的最终产品。

在上述实施例中，考虑到对固态成像设备或成像设备的AD转换电路(AD转换器)的应用，已经描述了两次执行比较处理和计数处理，即，对作为参考分量的复位电平Srst和对应于真实信号分量的信号电平Ssig分别执行比较处理和计数处理。但是，对通常的模拟信号仅执行一次比较处理和计数处理。通过组合计数模式可以获取作为三个以上信号的积和结果的数字数据。这与在图3A所示的第一处理实例和图3B所示的第二处理实例的最终部分中所描述的“获取作为多个像素的积和结果的数字数据”相同。

此时，通过基于电路结构或信号振幅(信号电平)独立确定是否应该执行前半计数操作(实数计数操作)或后半计数操作(补数计数操作)，可以减小输入振幅对功耗的影响。因此，例如，可以将可计数周期相对于输入振幅均一化，或者减小根据输入振幅的功耗。

本领域的技术人员应该理解，根据设计要求和其它因素，可以有多种修改、组合、再组合和改进，均应包含在本发明的权利要求或等同物的范围之内。

Claims (14)

1.一种数据处理器，包括：

参考信号生成器，生成用于将模拟处理信号的电平转换成数字数据、且逐渐改变以提高处理信号的振幅的参考信号；

比较器，将所述处理信号与由所述参考信号生成器生成的所述参考信号进行比较；

计数周期控制器，基于所述比较器的比较结果，确定执行在从所述参考信号具有预定初始值的时间点到所述处理信号等于所述参考信号的时间点的周期内执行计数处理的实数计数操作或者在从所述处理信号等于所述参考信号的时间点到所述参考信号达到预定终止值的时间点的周期内执行计数处理的补数计数操作；

计数器，在由所述计数周期控制器确定的计数周期内执行计数处理，并存储完成所述计数处理时的计数值，从而获取预定电平的数字数据；以及

校正器，校正所述补数计数操作的结果，以获取所述数字数据作为实数值，

其中，所述计数器被配置为切换所述实数计数操作和所述补数计数操作，以及

其中，所述计数周期控制器根据所述处理信号的振幅来控制所述计数器的所述实数计数操作和所述补数计数操作的切换。

2.一种固态成像设备，包括：

像素阵列单元，其中，以矩阵形式配置单位像素，每一个单位像素都具有电荷生成器和输出与由所述电荷生成器生成的电荷相对应的处理信号的输出晶体管；

比较器，为每列进行设置，以将从所述像素阵列单元的所述单位像素中获得的模拟处理信号与用于将所述模拟处理信号转换成数字数据、且逐渐改变以提高所述处理信号的振幅的参考信号进行比较；

计数周期控制器，基于所述比较器的比较结果，确定执行在从所述参考信号具有预定初始值的时间点到所述处理信号等于所述参考信号的时间点的周期内执行计数处理的实数计数操作或者在从所述处理信号等于所述参考信号的时间点到所述参考信号达到预定终止值的时间点的周期内执行计数处理的补数计数操作；以及

计数器，为每列进行设置，以在由所述计数周期控制器确定的计数周期内执行计数处理，并通过存储完成计数处理时的计数值来获取预定电平的数字数据，

其中，所述计数器被配置为切换所述实数计数操作和所述补数计数操作，以及

其中，所述计数周期控制器根据所述处理信号的振幅来控制所述计数器的所述实数计数操作和所述补数计数操作的切换。

3.根据权利要求2所述的固态成像设备，其中，当所述处理信号的振幅小于中间电平时，所述计数周期控制器控制所述计数器执行所述实数计数操作，以及当所述处理信号的振幅大于所述中间电平时，控制所述计数器执行所述补数计数操作。

4.根据权利要求2所述的固态成像设备，其中，所述计数周期控制器包括：确定部，确定当前处理中的所述处理信号的振幅是否小于中间电平；以及确定结果存储部，存储所述确定部的确定结果用于后续的处理，所述计数周期控制器基于存储在所述确定结果存储部中的确定结果来控制后续的处理中所述计数器的所述实数计数操作和所述补数计数操作。

5.根据权利要求4所述的固态成像设备，其中，所述确定部以列进行设置，并且以行进行确定。

6.根据权利要求4所述的固态成像设备，其中，所述确定部基于由所述计数器获得的数字数据逐行进行确定。

7.根据权利要求4所述的固态成像设备，其中，所述确定部基于由计数器获得的数字数据逐画面进行确定。

8.根据权利要求5至7中任意一项所述的固态成像设备，其中，所述像素阵列单元包括彩色成像分色滤色器，以及

其中，所述确定部和所述确定结果存储部根据颜色来执行它们的处理。

9.根据权利要求4所述的固态成像设备，其中，从所述像素阵列单元的每个单位像素获得的所述模拟处理信号包括参考分量和信号分量，

其中，所述确定部基于对应于所述信号分量的信号逐行进行确定，以及

其中，所述计数周期控制器基于存储在所述确定结果存储部中的确定结果对对应于所述参考分量的信号和对应于所述信号分量的信号在后续的处理中共同地控制所述计数器的所述实数计数操作和所述补数计数操作。

10.根据权利要求4所述的固态成像设备，其中，从所述像素阵列单元的每个单位像素中获得的所述模拟处理信号包括参考分量和信号分量，

其中，所述确定部基于对应于所述参考分量的信号逐行进行确定，并基于对应于所述信号分量的信号逐行进行确定，

其中，所述确定结果存储部每列均包括：第一确定存储器，存储关于所述参考分量的所述确定部的确定结果；以及第二确定结果存储部，存储关于所述信号分量的所述确定部的确定结果，以及

其中，所述计数周期控制器基于存储在所述第一确定结果存储部中的确定结果对与所述参考分量相对应的信号在后续的处理中控制所述计数器的所述实数计数操作和所述补数计数操作，并基于存储在所述第二确定结果存储部中的确定结果对与所述信号分量相对应的信号在后续的处理中控制所述计数器的所述实数计数操作和所述补数计数操作。

11.根据权利要求2所述的固态成像设备，其中，所述计数周期控制器包括：确定部，确定在当前处理之前的所述处理信号的振幅是否小于中间电平；以及确定结果存储部，存储用于所述当前处理的所述确定部的确定结果，所述计数周期控制器基于存储在所述确定结果存储部中的确定结果来控制所述当前处理中的所述计数器的所述实数计数操作和所述补数计数操作。

12.根据权利要求10所述的固态成像设备，其中，所述确定部为每列进行设置，并基于对应于所述信号分量的信号来逐行进行确定。

13.一种成像设备，包括：

光学系统，接收图像信息；

像素阵列单元，其中，以矩阵形式配置单位像素，每一个单位像素都包括基于由所述光学系统接收的所述图像信息生成信号电荷的电荷生成器和输出与由所述电荷生成器生成的所述信号电荷相对应的处理信号的输出晶体管；

参考信号生成器，生成用于将模拟处理信号的电平转换成数字数据、且逐渐改变以提高处理信号的振幅的参考信号；

比较器，为每列进行设置，以将所述处理信号与由所述参考信号生成器生成的所述参考信号进行比较；

计数周期控制器，基于所述比较器的比较结果，确定执行在从所述参考信号具有预定初始值的时间点到所述处理信号等于所述参考信号的时间点的周期内执行计数处理的实数计数操作或者在从所述处理信号等于所述参考信号的时间点到所述参考信号达到预定终止值的时间点的周期内执行计数处理的补数计数操作；

计数器，为每列进行设置，以在由所述计数周期控制器确定的计数周期内执行计数处理，并通过存储完成所述计数处理操作时的计数值来获取预定电平的数字数据；以及

校正器，通过校正所述补数计数操作来获取所述数字数据作为实数值，

其中，所述计数器被配置为切换所述实数计数操作和所述补数计数操作，以及

其中，所述计数周期控制器根据所述处理信号的振幅来控制所述计数器的所述实数计数操作和所述补数计数操作的切换。

14.一种电子装置，包括：

参考信号生成器，生成用于将模拟处理信号的电平转换成数字数据、且逐渐改变以提高处理信号的振幅的参考信号；

比较器，为每列进行设置，以将所述处理信号与由所述参考信号生成器生成的所述参考信号进行比较；

计数周期控制器，基于所述比较器的比较结果，确定执行在从所述参考信号具有预定初始值的时间点到所述处理信号等于所述参考信号的时间点的周期内执行计数处理的实数计数操作或者在从所述处理信号等于所述参考信号的时间点到所述参考信号达到预定终止值的时间点的周期内执行计数处理的补数计数操作；

计数器，为每列进行设置，以在由所述计数周期控制器确定的计数周期内执行计数处理，并通过存储完成计数处理时的计数值来获取预定电平的数字数据；以及

校正器，通过校正所述补数计数操作来获取所述数字数据作为实数值，

其中，所述计数器被配置为切换所述实数计数操作和所述补数计数操作，以及

其中，所述计数周期控制器根据所述处理信号的振幅来控制所述计数器的所述实数计数操作和所述补数计数操作的切换。

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